JPH088226B2 - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
- Publication number
- JPH088226B2 JPH088226B2 JP2418005A JP41800590A JPH088226B2 JP H088226 B2 JPH088226 B2 JP H088226B2 JP 2418005 A JP2418005 A JP 2418005A JP 41800590 A JP41800590 A JP 41800590A JP H088226 B2 JPH088226 B2 JP H088226B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon
- contact window
- metal
- silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 40
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 40
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 22
- 229910021332 silicide Inorganic materials 0.000 claims description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 12
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 13
- 239000010936 titanium Substances 0.000 description 13
- 229910052719 titanium Inorganic materials 0.000 description 13
- 229910021341 titanium silicide Inorganic materials 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- -1 Phosphorus ions Chemical class 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 206010010144 Completed suicide Diseases 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- LUTSRLYCMSCGCS-BWOMAWGNSA-N [(3s,8r,9s,10r,13s)-10,13-dimethyl-17-oxo-1,2,3,4,7,8,9,11,12,16-decahydrocyclopenta[a]phenanthren-3-yl] acetate Chemical compound C([C@@H]12)C[C@]3(C)C(=O)CC=C3[C@@H]1CC=C1[C@]2(C)CC[C@H](OC(=O)C)C1 LUTSRLYCMSCGCS-BWOMAWGNSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/019—Contacts of silicides
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体本体を有し、該
半導体本体はフィールド酸化物パターンおよび該パター
ンに隣接するシリコン領域を具える半導体デバイスを製
造するに当って、前記半導体本体の表面上にシリコン導
体パターンを設け、次いでこの表面を金属層で被覆し、
マスクを使用して相互接続作用をする部分をアモルファ
スシリコン層で被覆し、しかる後に前記金属層を窒素含
有雰囲気中で加熱することにより少くとも部分的に金属
ケイ化物に転化し、この全表面上に誘電体層を設け、次
いで該誘電体層を平坦化し、この平坦になった誘電体層
にエッチングにより深い接点窓および浅い接点窓を設
け、しかる後に表面上および接点窓内に金属化導体部を
設けることにより前記半導体デバイスを製造する方法に
関するものである。
半導体本体はフィールド酸化物パターンおよび該パター
ンに隣接するシリコン領域を具える半導体デバイスを製
造するに当って、前記半導体本体の表面上にシリコン導
体パターンを設け、次いでこの表面を金属層で被覆し、
マスクを使用して相互接続作用をする部分をアモルファ
スシリコン層で被覆し、しかる後に前記金属層を窒素含
有雰囲気中で加熱することにより少くとも部分的に金属
ケイ化物に転化し、この全表面上に誘電体層を設け、次
いで該誘電体層を平坦化し、この平坦になった誘電体層
にエッチングにより深い接点窓および浅い接点窓を設
け、しかる後に表面上および接点窓内に金属化導体部を
設けることにより前記半導体デバイスを製造する方法に
関するものである。
【０００２】
【従来の技術】上述の方法は「ジャーナル・オブ・バキ
ューム・サイエンス・テクノロジィ(Journal of Vacuum
Sience technology),ビーシー（ジー）（ＢＣＧ）」11
月／12月，1988年，第1734〜1739頁に記載されているエ
ッチ・ジェイ・ダブリュ、ファン・ホウツム(H.J.W.van
Houtun)等の報文に記載されている。実装密度の高い集
積半導体回路を製造する最近の技術では素子成分を接触
および相互接続させるために進歩した技術が使用されて
おり、この技術では極めて多数の極めて小さい寸法を有
する半導体回路素子を半導体スライスすなわち「チッ
プ」の上に設ける。これらの技術は、極めて幅狭である
が電気抵抗の低い接点および相互接続部を再現可能に製
造できるようにした。
ューム・サイエンス・テクノロジィ(Journal of Vacuum
Sience technology),ビーシー（ジー）（ＢＣＧ）」11
月／12月，1988年，第1734〜1739頁に記載されているエ
ッチ・ジェイ・ダブリュ、ファン・ホウツム(H.J.W.van
Houtun)等の報文に記載されている。実装密度の高い集
積半導体回路を製造する最近の技術では素子成分を接触
および相互接続させるために進歩した技術が使用されて
おり、この技術では極めて多数の極めて小さい寸法を有
する半導体回路素子を半導体スライスすなわち「チッ
プ」の上に設ける。これらの技術は、極めて幅狭である
が電気抵抗の低い接点および相互接続部を再現可能に製
造できるようにした。
【０００３】上述の報文に記載されている方法はこの目
的に使用されることが極めて多く、この方法では多結晶
シリコン導体パターンをその厚さの少くとも一部にわた
って金属ケイ化物に転化する。金属ケイ化物はシリコン
より可成り低い抵抗を有する。金属ケイ化物の相互接続
部（普通「ストラップ部（strap)」と呼ばれる）をフィ
ールド酸化物上にも形成しようとする場合には、フィー
ルド酸化物上に存在する金属を関連する位置においてア
モルファスシリコン層で被覆する。次いで、金属ケイ化
物パターンを有する表面を、誘電体層、例えば、ガス状
シリコン化合物の分解によって得られ、熱分解堆積酸化
シリコからなる誘電体層で被覆する。次に、この誘電体
層はその表面に存在するレベルの差異のために平坦でな
いので、既知のホトレジストおよびバックエッチング技
術を使用して誘電体層を平坦にする。次いで、平坦にな
った誘電体層に必要な接点窓をエッチングにより設け
る。
的に使用されることが極めて多く、この方法では多結晶
シリコン導体パターンをその厚さの少くとも一部にわた
って金属ケイ化物に転化する。金属ケイ化物はシリコン
より可成り低い抵抗を有する。金属ケイ化物の相互接続
部（普通「ストラップ部（strap)」と呼ばれる）をフィ
ールド酸化物上にも形成しようとする場合には、フィー
ルド酸化物上に存在する金属を関連する位置においてア
モルファスシリコン層で被覆する。次いで、金属ケイ化
物パターンを有する表面を、誘電体層、例えば、ガス状
シリコン化合物の分解によって得られ、熱分解堆積酸化
シリコからなる誘電体層で被覆する。次に、この誘電体
層はその表面に存在するレベルの差異のために平坦でな
いので、既知のホトレジストおよびバックエッチング技
術を使用して誘電体層を平坦にする。次いで、平坦にな
った誘電体層に必要な接点窓をエッチングにより設け
る。
【０００４】平坦にした誘電体層の表面から下側の金属
ケイ化物までの距離はすべての位置において同じにはな
らないので、能動半導体領域を有しフィールド酸化物に
よって画成されるシリコン領域の上方において接点窓は
深さが等しくならず、「深い」接点窓のエッチング時間
は「浅い」接点窓のエッチング時間より著しく長くな
る。同一エッチング工程中にすべての接点窓を形成する
のが目的であるから、「浅い」接点窓では金属ケイ化物
は不必要に長い時間にわたってエッチング剤に曝され
る。この結果、選択性の比較的大きいエッチング処理に
おいても、「浅い」接点窓の下側の金属ケイ化物は完全
あるいはほぼ完全に消失し、これらの接点窓における接
触抵抗が許容できない程度まで増大する。
ケイ化物までの距離はすべての位置において同じにはな
らないので、能動半導体領域を有しフィールド酸化物に
よって画成されるシリコン領域の上方において接点窓は
深さが等しくならず、「深い」接点窓のエッチング時間
は「浅い」接点窓のエッチング時間より著しく長くな
る。同一エッチング工程中にすべての接点窓を形成する
のが目的であるから、「浅い」接点窓では金属ケイ化物
は不必要に長い時間にわたってエッチング剤に曝され
る。この結果、選択性の比較的大きいエッチング処理に
おいても、「浅い」接点窓の下側の金属ケイ化物は完全
あるいはほぼ完全に消失し、これらの接点窓における接
触抵抗が許容できない程度まで増大する。
【０００５】
【発明が解決しようとする課題】本発明の目的は、なか
んずく、金属ケイ化物上のすべての接点窓を同一エッチ
ング工程で設けることができ、しかも追加の整列工程お
よびマスキング工程を導入する必要がなく、また「浅
い」接点窓において接触抵抗が実質的に増大することの
ないは導体デバイスの製造方法を提供することにある。
んずく、金属ケイ化物上のすべての接点窓を同一エッチ
ング工程で設けることができ、しかも追加の整列工程お
よびマスキング工程を導入する必要がなく、また「浅
い」接点窓において接触抵抗が実質的に増大することの
ないは導体デバイスの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、なかんずく、
ストラップ部の形成に使用するマスクを適切に適合させ
ることによって上述の目的を達成できることを見い出し
たことに基く。
ストラップ部の形成に使用するマスクを適切に適合させ
ることによって上述の目的を達成できることを見い出し
たことに基く。
【０００７】本発明は、冒頭に記載した方法において、
前記マスクを使用することにより、前記アモルファスシ
リコン層を、少くとも前記シリコン導体パターンの上方
に形成される浅い接点窓の位置で、前記金属層上に設け
ることを特徴とする。
前記マスクを使用することにより、前記アモルファスシ
リコン層を、少くとも前記シリコン導体パターンの上方
に形成される浅い接点窓の位置で、前記金属層上に設け
ることを特徴とする。
【０００８】本発明方法を適用することにより、少くと
も浅い接点窓の下方の金属ケイ化物を可成り厚い厚さに
することができる。事実、窒素含有雰囲気中で加熱する
ことは、（通常多結晶の）金属薄膜を通るシリコン原子
の横方向の拡散を防止するため、従って望ましくない短
絡を防止するために必要であり、被覆されていない金属
の一部はこのような加熱によって金属ケイ化物および金
属窒化物に転化され、金属窒化物を後で除去する。他
方、アモルファスシリコンで被覆されている金属は窒化
物に転化しないので、金属ケイ化物はその位置で可成り
厚い厚さになる。この結果、浅い接点窓の下側の金属ケ
イ化物はエッチング剤に比較的長い時間曝され、接点窓
のエッチング中に金属ケイ化物の厚さの一部分のみがエ
ッチング除去されるにすぎないので、接触抵抗は極めて
低い値に留まる。
も浅い接点窓の下方の金属ケイ化物を可成り厚い厚さに
することができる。事実、窒素含有雰囲気中で加熱する
ことは、（通常多結晶の）金属薄膜を通るシリコン原子
の横方向の拡散を防止するため、従って望ましくない短
絡を防止するために必要であり、被覆されていない金属
の一部はこのような加熱によって金属ケイ化物および金
属窒化物に転化され、金属窒化物を後で除去する。他
方、アモルファスシリコンで被覆されている金属は窒化
物に転化しないので、金属ケイ化物はその位置で可成り
厚い厚さになる。この結果、浅い接点窓の下側の金属ケ
イ化物はエッチング剤に比較的長い時間曝され、接点窓
のエッチング中に金属ケイ化物の厚さの一部分のみがエ
ッチング除去されるにすぎないので、接触抵抗は極めて
低い値に留まる。
【０００９】本発明方法を適用するには、ストラップ部
を形成するのに使用するマスクを、アモルファスシリコ
ン層が前記接点窓の位置にも存在するようにアモルファ
スシリコン層を画成すように、適合させることで十分で
あるから、特別なマスキング工程またはエッチング工程
を介挿する必要がなくなる。アモルファス層は金属層の
上方に位置するすべての接点窓の位置、従ってフィール
ド酸化物に隣接する単結晶シリコン領域の上方にも設け
るのが好ましい。
を形成するのに使用するマスクを、アモルファスシリコ
ン層が前記接点窓の位置にも存在するようにアモルファ
スシリコン層を画成すように、適合させることで十分で
あるから、特別なマスキング工程またはエッチング工程
を介挿する必要がなくなる。アモルファス層は金属層の
上方に位置するすべての接点窓の位置、従ってフィール
ド酸化物に隣接する単結晶シリコン領域の上方にも設け
るのが好ましい。
【００１０】使用する金属はケイ化物を形成する任意の
耐熱性金属、例えば、タングステン、モリブデン、白
金、コバルトなどによって形成することができる。本発
明はチタン金属層を設ける場合に特に重要である。チタ
ン金属は固有抵抗が低くかつエッチングが容易であると
いう好ましい工学的特性を有しているので広く使用され
ているが、ケイ化チタンに対する酸化シリコンのエッチ
ング選択性は既知のエッチング法では特に大きい訳では
ない。本発明方法においては、深さの異なる接点窓の存
在においても、チタンを何の欠点もなく使用することが
できる。
耐熱性金属、例えば、タングステン、モリブデン、白
金、コバルトなどによって形成することができる。本発
明はチタン金属層を設ける場合に特に重要である。チタ
ン金属は固有抵抗が低くかつエッチングが容易であると
いう好ましい工学的特性を有しているので広く使用され
ているが、ケイ化チタンに対する酸化シリコンのエッチ
ング選択性は既知のエッチング法では特に大きい訳では
ない。本発明方法においては、深さの異なる接点窓の存
在においても、チタンを何の欠点もなく使用することが
できる。
【００１１】
【実施例】次に本発明を図面を参照して実施例について
説明する。図１〜５は本発明方法の一例によって半導体
デバイスを製造する逐次の段階を説明する断面図であ
る。図１〜５は略線図であって、一定の比率で描かれた
ものではなく、厚さ方向の寸法は特に大きく描かれてい
る。図１〜５では全体的に対応する部分に同じ符号を付
けた。
説明する。図１〜５は本発明方法の一例によって半導体
デバイスを製造する逐次の段階を説明する断面図であ
る。図１〜５は略線図であって、一定の比率で描かれた
ものではなく、厚さ方向の寸法は特に大きく描かれてい
る。図１〜５では全体的に対応する部分に同じ符号を付
けた。
【００１２】図１は本発明方法の一例の第１段階を示す
断面図である。先ず、半導体本体１から説明を始める。
半導体本体１はフィールド酸化物パターン２およびこの
酸化物パターン２に隣接する単結晶シリコン領域３、こ
の例ではｐ導電型単結晶シリコン領域３を具える。フィ
ールド酸化物パターン２は半導体基板を選択的に酸化す
ることにより常法で被着させることができる、フィール
ド酸化物２は図示するように半導体本体１の表面の外側
に部分的に突出させてもよく、あるいはシリコン領域３
中に全体を埋込み形成してもよい。ある厚さ、例えば、
300nm の厚さを有する多結晶シリコン導体パターン４
を、既知の堆積技術を適用することにより、半導体本体
１の表面に設ける。この例では、少くとも１個の絶縁ゲ
ート型電界効果トランジスタをシリコン領域３に形成す
る。ゲート電極は多結晶シリコンパターン４の一部によ
って形成され、薄いゲート酸化物層５によってシリコン
領域３から分離されている。相互接続部として作用する
多結晶シリコンパターン４の他の部分は、図１に示すよ
うに、フィールド酸化物２の上に設けられている。
断面図である。先ず、半導体本体１から説明を始める。
半導体本体１はフィールド酸化物パターン２およびこの
酸化物パターン２に隣接する単結晶シリコン領域３、こ
の例ではｐ導電型単結晶シリコン領域３を具える。フィ
ールド酸化物パターン２は半導体基板を選択的に酸化す
ることにより常法で被着させることができる、フィール
ド酸化物２は図示するように半導体本体１の表面の外側
に部分的に突出させてもよく、あるいはシリコン領域３
中に全体を埋込み形成してもよい。ある厚さ、例えば、
300nm の厚さを有する多結晶シリコン導体パターン４
を、既知の堆積技術を適用することにより、半導体本体
１の表面に設ける。この例では、少くとも１個の絶縁ゲ
ート型電界効果トランジスタをシリコン領域３に形成す
る。ゲート電極は多結晶シリコンパターン４の一部によ
って形成され、薄いゲート酸化物層５によってシリコン
領域３から分離されている。相互接続部として作用する
多結晶シリコンパターン４の他の部分は、図１に示すよ
うに、フィールド酸化物２の上に設けられている。
【００１３】次いで、例えは50keV のエネルギーおよび
４×1013イオン／cm2 のドース量においてリンイオンを
注入する。この際、ゲート電極４およびフィールド酸化
物２は注入マスクとして作用する。しかる後に、導体パ
ターン４全体に側壁絶縁区域すなわちスペーサ８を設け
る。これは、表面全体の上に酸化シリコン層を堆積さ
せ、次いでこの層に側壁絶縁区域のみが残留するような
長時間にわたって異方性エッチング処理を施すことによ
って、実施される。この後、例えば100keVのエネルギー
および２×1015イオン／cm2 のドース量においてヒ素イ
オンを注入する。このようにしてゲート電極４の下に延
在するｎ型のソース領域６およびドレイン領域７を得
る。
４×1013イオン／cm2 のドース量においてリンイオンを
注入する。この際、ゲート電極４およびフィールド酸化
物２は注入マスクとして作用する。しかる後に、導体パ
ターン４全体に側壁絶縁区域すなわちスペーサ８を設け
る。これは、表面全体の上に酸化シリコン層を堆積さ
せ、次いでこの層に側壁絶縁区域のみが残留するような
長時間にわたって異方性エッチング処理を施すことによ
って、実施される。この後、例えば100keVのエネルギー
および２×1015イオン／cm2 のドース量においてヒ素イ
オンを注入する。このようにしてゲート電極４の下に延
在するｎ型のソース領域６およびドレイン領域７を得
る。
【００１４】次いで、堆積工程中に既知方法により、例
えば、ダイオードスパッタリング装置内でスパッタリン
グすることにより、表面に金属層９および金属層９上の
厚さ約90nmのアモルファスシリコン（ａ−シリコン）層
10を設ける。金属層９はこの実施例では厚さ約35nmのチ
タン層であり、チタン層９はシリコンと金属ケイ化物を
形成することができる。このようにして図１に示す本発
明方法の第１段階が実現される。
えば、ダイオードスパッタリング装置内でスパッタリン
グすることにより、表面に金属層９および金属層９上の
厚さ約90nmのアモルファスシリコン（ａ−シリコン）層
10を設ける。金属層９はこの実施例では厚さ約35nmのチ
タン層であり、チタン層９はシリコンと金属ケイ化物を
形成することができる。このようにして図１に示す本発
明方法の第１段階が実現される。
【００１５】次いで、ホトレジストマスク（図示せず）
を使用して、例えば、フッ素含有プラズマ中のリアクテ
ィブイオンエッチング（RIE ）により、アモルファスシ
リコン層10をエッチングする。このエッチング処理は下
側のチタンに対して高度の選択性を有する。本発明方法
においては、このために、アモルファスシリコン層10が
相互接続部の位置のほか、少くとも多結晶シリコン４の
上方に形成される接点窓の位置にも存在し続けるような
形状のエッチングマスクを使用する。図２に断面図で示
す本発明方法の第２段階はこのようにして実現される。
を使用して、例えば、フッ素含有プラズマ中のリアクテ
ィブイオンエッチング（RIE ）により、アモルファスシ
リコン層10をエッチングする。このエッチング処理は下
側のチタンに対して高度の選択性を有する。本発明方法
においては、このために、アモルファスシリコン層10が
相互接続部の位置のほか、少くとも多結晶シリコン４の
上方に形成される接点窓の位置にも存在し続けるような
形状のエッチングマスクを使用する。図２に断面図で示
す本発明方法の第２段階はこのようにして実現される。
【００１６】エッチングマスクを取り除いた後に、全体
を窒素含有雰囲気中で温度約700 ℃において短時間例え
ば30秒間加熱する。この加熱中に、シリコンと接触して
いないチタンは窒化チタンに転化するが、チタンが（単
結晶、多結晶またはアモルファス）シリコンと接触して
いるすべての位置でケイ化チタン（TiSi2 ）12が生成す
る。この段階を図３に示す。図３ではケイ化チタン（12
A,12B ）を黒色で示す。単結晶シリコンまたは多結晶シ
リコンの上に位置し、アモルファスシリコンで被覆され
ていないチタンは部分的に窒化チタン11に転化する（図
３参照）。チタンがアモルファスシリコン層10で被覆さ
れている位置では窒素は金属層９に向けて拡散しないの
で、窒化チタンが形成しない。その結果、ケイ化チタン
はこれらの位置において厚さ約100nm となり、アモルフ
ァスシリコン層10で被覆されていないチタンの位置にお
ける厚さ約60nmより厚くなる。このようにして第３図に
示す本発明方法を第３段階が実現される。
を窒素含有雰囲気中で温度約700 ℃において短時間例え
ば30秒間加熱する。この加熱中に、シリコンと接触して
いないチタンは窒化チタンに転化するが、チタンが（単
結晶、多結晶またはアモルファス）シリコンと接触して
いるすべての位置でケイ化チタン（TiSi2 ）12が生成す
る。この段階を図３に示す。図３ではケイ化チタン（12
A,12B ）を黒色で示す。単結晶シリコンまたは多結晶シ
リコンの上に位置し、アモルファスシリコンで被覆され
ていないチタンは部分的に窒化チタン11に転化する（図
３参照）。チタンがアモルファスシリコン層10で被覆さ
れている位置では窒素は金属層９に向けて拡散しないの
で、窒化チタンが形成しない。その結果、ケイ化チタン
はこれらの位置において厚さ約100nm となり、アモルフ
ァスシリコン層10で被覆されていないチタンの位置にお
ける厚さ約60nmより厚くなる。このようにして第３図に
示す本発明方法を第３段階が実現される。
【００１７】次いで、生成した窒化チタン11を、例え
ば、H2O2/NH4OH/H2O混合液中で除去する。その後、一層
高い温度（約900 ℃）において窒素含有雰囲気中でさら
に加熱処理を約30秒間行って、生成したC 49構造および
比較的高い固有抵抗を有するケイ化チタンを、低い固有
抵抗を有するC 54構造に転化する。この実施例では、ア
モルファスシリコン層10の厚さを、アモルファスシリコ
ンが完全にケイ化チタンに転化するように選定する。こ
れより厚いアモルファスシリコン層を使用した場合に
は、ケイ化チタン上に残るアモルファスシリコンを少く
とも接点が形成される金属ケイ化物の位置において除去
する必要がある。その後、全表面を、この実施例ではケ
イ素含有ガス混合物を解離させることにより、常法で酸
化ケイ素誘電体（TEOS）層13によって被覆する。次い
で、一般的に使用されているエッチング技術を適用する
ことによりこの層を平坦にして、実際上平坦な表面を得
る。このようにして第４図に示す本発明方法の第４段階
が実現される。
ば、H2O2/NH4OH/H2O混合液中で除去する。その後、一層
高い温度（約900 ℃）において窒素含有雰囲気中でさら
に加熱処理を約30秒間行って、生成したC 49構造および
比較的高い固有抵抗を有するケイ化チタンを、低い固有
抵抗を有するC 54構造に転化する。この実施例では、ア
モルファスシリコン層10の厚さを、アモルファスシリコ
ンが完全にケイ化チタンに転化するように選定する。こ
れより厚いアモルファスシリコン層を使用した場合に
は、ケイ化チタン上に残るアモルファスシリコンを少く
とも接点が形成される金属ケイ化物の位置において除去
する必要がある。その後、全表面を、この実施例ではケ
イ素含有ガス混合物を解離させることにより、常法で酸
化ケイ素誘電体（TEOS）層13によって被覆する。次い
で、一般的に使用されているエッチング技術を適用する
ことによりこの層を平坦にして、実際上平坦な表面を得
る。このようにして第４図に示す本発明方法の第４段階
が実現される。
【００１８】次いで、第５図に示すように、誘電体層13
に接点窓15をエッチングする。誘電体層13が設けられて
いる表面は平坦ではないので、深さの異なる接点窓が形
成する。単結晶シリコン上の接点窓15A のような深い接
点窓をエッチングするには、多結晶シリコン４上の深く
ない接点窓15B,15C またはフィールド酸化物２上のケイ
化物相互接続部上の深くない接点窓15D をエッチングす
るより可なり長い時間が必要である。その結果、これら
の浅い接点窓15B,15C,15D の下のケイ化物は比較的長い
時間にわたってエッチング剤の作用を受ける。ケイ化チ
タンに対するエッチング処理の選択性は良好であるが、
それにもかかわらずケイ化チタンはその厚さの一部がエ
ッチング除去される。
に接点窓15をエッチングする。誘電体層13が設けられて
いる表面は平坦ではないので、深さの異なる接点窓が形
成する。単結晶シリコン上の接点窓15A のような深い接
点窓をエッチングするには、多結晶シリコン４上の深く
ない接点窓15B,15C またはフィールド酸化物２上のケイ
化物相互接続部上の深くない接点窓15D をエッチングす
るより可なり長い時間が必要である。その結果、これら
の浅い接点窓15B,15C,15D の下のケイ化物は比較的長い
時間にわたってエッチング剤の作用を受ける。ケイ化チ
タンに対するエッチング処理の選択性は良好であるが、
それにもかかわらずケイ化チタンはその厚さの一部がエ
ッチング除去される。
【００１９】本発明方法においては、アモルファスシリ
コン層10は相互接続部すなわち「ストラップ部」の上の
ほかに多結晶シリコン４の上方に用けられる接点窓の位
置に被着させるので、ケイ化チタンはエッチング後にお
いても低い接触抵抗を保証するのに十分な厚さで存在す
る。この実施例では、一例として、ソース領域６および
ドレイン領域７の上のアモルファスシリコン層10がオー
バーエッチングされておらず、全く残っていないか、あ
るいは所要に応じて部分的にのみ残るようにした。しか
し、アモルファスシリコン層10は金属層の上方に存在す
るすべての接点窓の位置に設けるのが有利である。最後
に、既知技術を適用することにより、例えば、アルミニ
ウムを蒸着させた後にホトリソグラフィエッチング処理
を行うことにより、第５図に示すように、金属化導体部
16を表面上および接点窓内に設ける。
コン層10は相互接続部すなわち「ストラップ部」の上の
ほかに多結晶シリコン４の上方に用けられる接点窓の位
置に被着させるので、ケイ化チタンはエッチング後にお
いても低い接触抵抗を保証するのに十分な厚さで存在す
る。この実施例では、一例として、ソース領域６および
ドレイン領域７の上のアモルファスシリコン層10がオー
バーエッチングされておらず、全く残っていないか、あ
るいは所要に応じて部分的にのみ残るようにした。しか
し、アモルファスシリコン層10は金属層の上方に存在す
るすべての接点窓の位置に設けるのが有利である。最後
に、既知技術を適用することにより、例えば、アルミニ
ウムを蒸着させた後にホトリソグラフィエッチング処理
を行うことにより、第５図に示すように、金属化導体部
16を表面上および接点窓内に設ける。
【００２０】本発明方法は上述の実施例に限定されるも
のではなく、平坦にした誘電体層を使用するすべての類
似の場合に適用することができる。この誘電体層は酸化
シリコン以外の材料から構成することができる。また、
上述の実施例とは異なる堆積法を使用することもでき
る。チタンの代りに他の耐熱性ケイ化物形成性金属、例
えば、白金、タングステン、モリブデン、コバルトなど
を使用することができる。
のではなく、平坦にした誘電体層を使用するすべての類
似の場合に適用することができる。この誘電体層は酸化
シリコン以外の材料から構成することができる。また、
上述の実施例とは異なる堆積法を使用することもでき
る。チタンの代りに他の耐熱性ケイ化物形成性金属、例
えば、白金、タングステン、モリブデン、コバルトなど
を使用することができる。
【図１】本発明方法の一例によって半導体デバイスを製
造する逐次の段階の第１段階を示す断面図である。
造する逐次の段階の第１段階を示す断面図である。
【図２】本発明方法の一例によって半導体デバイスを製
造する逐次の段階の第２段階を示す断面図である。
造する逐次の段階の第２段階を示す断面図である。
【図３】本発明方法の一例によって半導体デバイスを製
造する逐次の段階の第３段階を示す断面図である。
造する逐次の段階の第３段階を示す断面図である。
【図４】本発明方法の一例によって半導体デバイスを製
造する逐次の段階の第４段階を示す断面図である。
造する逐次の段階の第４段階を示す断面図である。
【図５】本発明方法の一例によって半導体デバイスを製
造する逐次の段階の第５段階を示す断面図である。
造する逐次の段階の第５段階を示す断面図である。
１ 半導体本体 ２ フィールド酸化物パターン（フィールド酸化物） ３ 単結晶シリコン領域 ４ シリコン導体パターン（多結晶シリコン、ゲート電
極） ５ ゲート酸化物層 ６ ｎ型ソース領域 ７ ｎ型ドレイン領域 ８ 側壁絶縁区域（スペーサ） ９ 金属層（チタン層、ケイ化物形成性金属層） 10 アモルファスシリコン層 11 窒化チタン 12，12A，12B ケイ化チタン（金属ケイ化物） 13 誘電体層（酸化ケイ素） 15A，15B，15C，15D 接点窓 16 金属化導体部
極） ５ ゲート酸化物層 ６ ｎ型ソース領域 ７ ｎ型ドレイン領域 ８ 側壁絶縁区域（スペーサ） ９ 金属層（チタン層、ケイ化物形成性金属層） 10 アモルファスシリコン層 11 窒化チタン 12，12A，12B ケイ化チタン（金属ケイ化物） 13 誘電体層（酸化ケイ素） 15A，15B，15C，15D 接点窓 16 金属化導体部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハラルド ゴードン ドイツ連邦共和国 2082 トルネッシュ ノルダーリング 28アー (72)発明者 アンドレ ストルメイヤー オランダ国 5621 ベーアー アインドー フェンフルーネバウツウェッハ１ (56)参考文献 特開 昭64−19722（ＪＰ，Ａ) 特開 昭63−258070（ＪＰ，Ａ) 特開 昭57−192073（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体本体を有し、該半導体本体はフィー
ルド酸化物パターンおよび該パターンに隣接するシリコ
ン領域を具える半導体デバイスを製造するに当って、前
記半導体本体の表面上にシリコン導体パターンを設け、
次いでこの表面を金属層で被覆し、マスクを使用して相
互接続作用をする部分をアモルファスシリコン層で被覆
し、しかる後に前記金属層を窒素含有雰囲気中で加熱す
ることにより少くとも部分的に金属ケイ化物に転化し、
この全表面上に誘電体層を設け、次いで該誘電体層を平
坦化し、この平坦になった誘電体層にエッチングにより
深い接点窓および浅い接点窓を設け、しかる後に表面上
および接点窓内に金属化導体部を設けることにより前記
半導体デバイスを製造する方法において、 前記マスクを使用することにより、前記アモルファスシ
リコン層を、少くとも前記シリコン導体パターンの上方
に形成される浅い接点窓の位置で、前記金属層上に設け
ることを特徴とする半導体デバイスの製造方法。 - 【請求項２】前記アモルファスシリコン層をすべての浅
い接点窓およびすべての深い接点窓の位置に設けること
を特徴とする請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8903158A NL8903158A (nl) | 1989-12-27 | 1989-12-27 | Werkwijze voor het contacteren van silicidesporen. |
| NL8903158 | 1989-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137622A JPH04137622A (ja) | 1992-05-12 |
| JPH088226B2 true JPH088226B2 (ja) | 1996-01-29 |
Family
ID=19855830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418005A Expired - Fee Related JPH088226B2 (ja) | 1989-12-27 | 1990-12-25 | 半導体デバイスの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5081065A (ja) |
| EP (1) | EP0435392B1 (ja) |
| JP (1) | JPH088226B2 (ja) |
| KR (1) | KR100191359B1 (ja) |
| DE (1) | DE69022836T2 (ja) |
| NL (1) | NL8903158A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834368A (en) * | 1992-02-13 | 1998-11-10 | Nec Corporation | Integrated circuit with a metal silicide film uniformly formed |
| EP0567815B1 (de) * | 1992-04-29 | 1998-07-15 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Kontaktlochs zu einem dotierten Bereich |
| US5313084A (en) * | 1992-05-29 | 1994-05-17 | Sgs-Thomson Microelectronics, Inc. | Interconnect structure for an integrated circuit |
| US5256597A (en) * | 1992-09-04 | 1993-10-26 | International Business Machines Corporation | Self-aligned conducting etch stop for interconnect patterning |
| JP3067433B2 (ja) * | 1992-12-04 | 2000-07-17 | キヤノン株式会社 | 半導体装置の製造方法 |
| US5268330A (en) * | 1992-12-11 | 1993-12-07 | International Business Machines Corporation | Process for improving sheet resistance of an integrated circuit device gate |
| JPH06349826A (ja) * | 1993-04-13 | 1994-12-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5322809A (en) * | 1993-05-11 | 1994-06-21 | Texas Instruments Incorporated | Self-aligned silicide process |
| US5342798A (en) * | 1993-11-23 | 1994-08-30 | Vlsi Technology, Inc. | Method for selective salicidation of source/drain regions of a transistor |
| JP2630290B2 (ja) * | 1995-01-30 | 1997-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| ATE183335T1 (de) * | 1995-05-23 | 1999-08-15 | Siemens Ag | Halbleiteranordnung mit selbstjustierten kontakten und verfahren zu ihrer herstellung |
| US5631188A (en) * | 1995-12-27 | 1997-05-20 | Taiwan Semiconductor Manufacturing Company Ltd. | Low voltage coefficient polysilicon capacitor |
| KR100642648B1 (ko) * | 2005-09-13 | 2006-11-10 | 삼성전자주식회사 | 실리사이드막들을 갖는 콘택 구조체, 이를 채택하는반도체소자, 및 이를 제조하는 방법들 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192073A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
| US4873204A (en) * | 1984-06-15 | 1989-10-10 | Hewlett-Packard Company | Method for making silicide interconnection structures for integrated circuit devices |
| US4708767A (en) * | 1984-10-05 | 1987-11-24 | Signetics Corporation | Method for providing a semiconductor device with planarized contacts |
| US4788160A (en) * | 1987-03-31 | 1988-11-29 | Texas Instruments Incorporated | Process for formation of shallow silicided junctions |
| EP0296718A3 (en) * | 1987-06-26 | 1990-05-02 | Hewlett-Packard Company | A coplanar and self-aligned contact structure |
| WO1989011733A1 (en) * | 1988-05-24 | 1989-11-30 | Micron Technology, Inc. | Alpha shielded tisi2 local interconnects |
-
1989
- 1989-12-27 NL NL8903158A patent/NL8903158A/nl not_active Application Discontinuation
-
1990
- 1990-11-30 US US07/621,116 patent/US5081065A/en not_active Expired - Lifetime
- 1990-12-18 EP EP90203382A patent/EP0435392B1/en not_active Expired - Lifetime
- 1990-12-18 DE DE69022836T patent/DE69022836T2/de not_active Expired - Fee Related
- 1990-12-25 JP JP2418005A patent/JPH088226B2/ja not_active Expired - Fee Related
- 1990-12-26 KR KR1019900021725A patent/KR100191359B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69022836T2 (de) | 1996-05-15 |
| NL8903158A (nl) | 1991-07-16 |
| US5081065A (en) | 1992-01-14 |
| KR100191359B1 (ko) | 1999-06-15 |
| EP0435392B1 (en) | 1995-10-04 |
| KR910013541A (ko) | 1991-08-08 |
| JPH04137622A (ja) | 1992-05-12 |
| DE69022836D1 (de) | 1995-11-09 |
| EP0435392A1 (en) | 1991-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100302894B1 (ko) | 이중(ｄｕａｌ) 두께 코발트 실리사이드 층을 갖는 집적 회로 구조 및 그 제조 방법 | |
| US4920073A (en) | Selective silicidation process using a titanium nitride protective layer | |
| US5767004A (en) | Method for forming a low impurity diffusion polysilicon layer | |
| JP2978748B2 (ja) | 半導体装置の製造方法 | |
| US4384301A (en) | High performance submicron metal-oxide-semiconductor field effect transistor device structure | |
| US4510670A (en) | Method for the manufacture of integrated MOS-field effect transistor circuits silicon gate technology having diffusion zones coated with silicide as low-impedance printed conductors | |
| JP3067263B2 (ja) | 半導体装置およびその製造方法 | |
| US5318924A (en) | Nitridation of titanium-tungsten interconnects | |
| US4818723A (en) | Silicide contact plug formation technique | |
| US5086017A (en) | Self aligned silicide process for gate/runner without extra masking | |
| US5838051A (en) | Tungsten policide contacts for semiconductor devices | |
| EP0471185A2 (en) | Process for forming refractory metal silicide layers in an integrated circuit | |
| JPH0480532B2 (ja) | ||
| US20070222000A1 (en) | Method of forming silicided gate structure | |
| JPH08191054A (ja) | 半導体装置及びその製造方法 | |
| US5543362A (en) | Process for fabricating refractory-metal silicide layers in a semiconductor device | |
| US5866947A (en) | Post tungsten etch bank anneal, to improve aluminum step coverage | |
| JPH088226B2 (ja) | 半導体デバイスの製造方法 | |
| US5911114A (en) | Method of simultaneous formation of salicide and local interconnects in an integrated circuit structure | |
| US5366928A (en) | Method of manufacturing a semiconductor device, in which a metal conductor track is provided on a surface of a semiconductor body | |
| JP3173094B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH06163578A (ja) | 接続孔形成法 | |
| US5698468A (en) | Silicidation process with etch stop | |
| JPS59207623A (ja) | 半導体装置の製造方法 | |
| US5329161A (en) | Molybdenum boride barrier layers between aluminum and silicon at contact points in semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |