JP3067263B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Description
【０００１】
【産業上の利用分野】本発明は各種電子機器に搭載され
るメモリー，光電変換装置，信号処理装置等の半導体集
積回路装置に関し、特に機能素子の電極構造に特徴を有
する半導体装置およびその製造方法に関するものであ
る。
るメモリー，光電変換装置，信号処理装置等の半導体集
積回路装置に関し、特に機能素子の電極構造に特徴を有
する半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、高集積化された半導体回路装置を
提供するために、例えばゲート長がサブミクロンオーダ
ーのMOS トランジスタの開発等、微細加工された機能素
子の実用化が望まれている。具体的にはゲート長が0.8
μm のMOS トランジスタであれば、素子は20μm2程の面
積を占め、高集積化に適した構造となっている。
提供するために、例えばゲート長がサブミクロンオーダ
ーのMOS トランジスタの開発等、微細加工された機能素
子の実用化が望まれている。具体的にはゲート長が0.8
μm のMOS トランジスタであれば、素子は20μm2程の面
積を占め、高集積化に適した構造となっている。
【０００３】しかしながら、機能素子の微細化が進み、
高集積化が計られてきたが、期待されたような良好な特
性を得ることは難しかった。このような点は従来より機
能素子の形成方法に係る問題点と考えられており、必然
的に機能素子形成プロセスの改良に重点が置かれてい
た。すなわち、良好な動作をする素子を安定して再現性
良く形成することが歩留まりを向上させる重要な点であ
るとの認識が強かった。
高集積化が計られてきたが、期待されたような良好な特
性を得ることは難しかった。このような点は従来より機
能素子の形成方法に係る問題点と考えられており、必然
的に機能素子形成プロセスの改良に重点が置かれてい
た。すなわち、良好な動作をする素子を安定して再現性
良く形成することが歩留まりを向上させる重要な点であ
るとの認識が強かった。
【０００４】しかしながら、本発明者らが、素子構造や
素子形成プロセスを詳細に研究検討した結果、その電極
および／または配線の構造を大幅に工夫をこらして構成
することにより微細加工および高集積化を図ることがで
き、性能も向上することが判明した。このことを以下に
MOSFETおよびプレーナ型のCMOSトランジスタを例に挙げ
て説明する。
素子形成プロセスを詳細に研究検討した結果、その電極
および／または配線の構造を大幅に工夫をこらして構成
することにより微細加工および高集積化を図ることがで
き、性能も向上することが判明した。このことを以下に
MOSFETおよびプレーナ型のCMOSトランジスタを例に挙げ
て説明する。
【０００５】図１(a),(b) は従来の機能素子の一例を示
すものであり、図１(a) はその模式的上面図、図１(b)
は図１(a) のAA’線による模式的断面図である。
すものであり、図１(a) はその模式的上面図、図１(b)
は図１(a) のAA’線による模式的断面図である。
【０００６】図中、符号１はｎ型半導体基板、２はP-型
半導体領域（P-ウエル）である。このP-ウエル２にはn+
型半導体からなるドレイン領域３、ソース領域４および
P-ウエル２と電極とをオーミックに接続するためのサブ
領域５とが形成されている。P-ウエル２のチャネル部上
にはゲート絶縁膜を介してゲート電極６が設けられ、図
のようなｎチャネルMOSFETが形成されている。７はドレ
イン電極、８はソース電極であり、各々絶縁層９に設け
られたコンタクトホールを介して前記ドレイン領域３、
ソース領域４およびサブ領域５に接続されている。
半導体領域（P-ウエル）である。このP-ウエル２にはn+
型半導体からなるドレイン領域３、ソース領域４および
P-ウエル２と電極とをオーミックに接続するためのサブ
領域５とが形成されている。P-ウエル２のチャネル部上
にはゲート絶縁膜を介してゲート電極６が設けられ、図
のようなｎチャネルMOSFETが形成されている。７はドレ
イン電極、８はソース電極であり、各々絶縁層９に設け
られたコンタクトホールを介して前記ドレイン領域３、
ソース領域４およびサブ領域５に接続されている。
【０００７】機能素子のように複数の端子を有するもの
は、その一方の電位を固定して使用する場合が多くあ
り、上述したMOSFETの例では、ソース領域とサブ領域と
を同電位にして使用する。そのために、ソース領域４の
隣にはフィールド絶縁膜10を介してサブ領域５が横方向
に配置され、前記ソース領域４とサブ領域５とがコンタ
クトホールによりその上のソース電極８を介して短絡し
て配線されている。
は、その一方の電位を固定して使用する場合が多くあ
り、上述したMOSFETの例では、ソース領域とサブ領域と
を同電位にして使用する。そのために、ソース領域４の
隣にはフィールド絶縁膜10を介してサブ領域５が横方向
に配置され、前記ソース領域４とサブ領域５とがコンタ
クトホールによりその上のソース電極８を介して短絡し
て配線されている。
【０００８】このような構造では、平面的に間に介在す
るフィールド絶縁膜10およびコンタクトホールとを複数
設ける必要性があり、そのため素子の占める面積が大き
くなり、微細加工できたとしても高集積化が充分達成さ
れない。
るフィールド絶縁膜10およびコンタクトホールとを複数
設ける必要性があり、そのため素子の占める面積が大き
くなり、微細加工できたとしても高集積化が充分達成さ
れない。
【０００９】上述した問題を解決するための構造として
は、図２(a),(b) に示すような半導体装置がある。図２
(a) はその模式的上面図、図２(b) は図２(a) のBB’線
による模式的断面図である。この構成ではソース領域４
とサブ領域５とを直接接するように配置することで、フ
ィールド絶縁膜を間に介在させることなく済み、また、
コンタクトホールもソース領域４とサブ領域５にそれぞ
れ１ずつは必要なくなり、ソース領域４およびサブ領域
５に対して１つで済む。
は、図２(a),(b) に示すような半導体装置がある。図２
(a) はその模式的上面図、図２(b) は図２(a) のBB’線
による模式的断面図である。この構成ではソース領域４
とサブ領域５とを直接接するように配置することで、フ
ィールド絶縁膜を間に介在させることなく済み、また、
コンタクトホールもソース領域４とサブ領域５にそれぞ
れ１ずつは必要なくなり、ソース領域４およびサブ領域
５に対して１つで済む。
【００１０】しかしながら、上記構成といえども、ソー
ス領域４とサブ領域５とが横方向に配置されるために余
分な領域を占有している。また、ソース領域４とサブ領
域５とを充分に短絡させるためにはコンタクトホールの
径寸法もある程度大きくする必要があり、製造プロセス
の設計自由度の増大を図りにくい。
ス領域４とサブ領域５とが横方向に配置されるために余
分な領域を占有している。また、ソース領域４とサブ領
域５とを充分に短絡させるためにはコンタクトホールの
径寸法もある程度大きくする必要があり、製造プロセス
の設計自由度の増大を図りにくい。
【００１１】次に、プレーナ型のCMOSトランジスタの例
を説明する。
を説明する。
【００１２】集積回路中に使われる論理回路には、高集
積度、高速動作、低消費電力等の機能を持ち合わせた機
能素子が必要とされ、近年ではプレーナ型のCMOSトラン
ジスタで形成された論理回路が、上記の要求を満たす素
子として広く使われている。図３は従来のプレーナ型CM
OSトランジスタで形成された反転論理回路の構造を説明
するための模式図である。
積度、高速動作、低消費電力等の機能を持ち合わせた機
能素子が必要とされ、近年ではプレーナ型のCMOSトラン
ジスタで形成された論理回路が、上記の要求を満たす素
子として広く使われている。図３は従来のプレーナ型CM
OSトランジスタで形成された反転論理回路の構造を説明
するための模式図である。
【００１３】ｐ型基板501 にはn-層502,p-層503 が設け
られ、更にLOCOS 酸化膜504,層間絶縁膜505 が形成され
ている。PMOSトランジスタ側には基板電位をとるための
n+層506,ドレインp+層507 およびソースp+層508 が、NM
OSトランジスタ側にはソースn+層509,ドレインn+層510
および基板電位をとるためのp+層511 が形成されてい
る。さらに、ゲート酸化膜512,PMOSトランジスタのゲー
ト電極513 およびNMOSトランジスタのゲート電極514 が
形成されている。
られ、更にLOCOS 酸化膜504,層間絶縁膜505 が形成され
ている。PMOSトランジスタ側には基板電位をとるための
n+層506,ドレインp+層507 およびソースp+層508 が、NM
OSトランジスタ側にはソースn+層509,ドレインn+層510
および基板電位をとるためのp+層511 が形成されてい
る。さらに、ゲート酸化膜512,PMOSトランジスタのゲー
ト電極513 およびNMOSトランジスタのゲート電極514 が
形成されている。
【００１４】PMOSのドレイン507 と基板電位をとるｎ+
層506 は最高電位を与えられ、NMOSのドレイン510 と基
板電位をとるｐ+ 層511 は最低電位を与えられる。PMOS
とNMOSのゲート電極513,514 は配線金属により互いに接
続され入力端子となり、PMOSのソース508 とNMOSのソー
ス509 は互いに配線金属により接続され出力端子にな
り、反転論理回路を形成している。
層506 は最高電位を与えられ、NMOSのドレイン510 と基
板電位をとるｐ+ 層511 は最低電位を与えられる。PMOS
とNMOSのゲート電極513,514 は配線金属により互いに接
続され入力端子となり、PMOSのソース508 とNMOSのソー
ス509 は互いに配線金属により接続され出力端子にな
り、反転論理回路を形成している。
【００１５】ゲート電極513 および514 にNMOSのVTH 以
上の電圧たとえば最高電位を印加すると、NMOSのゲート
直下にチャネルが形成され、NMOSのドレイン510 とソー
ス509 が導通する。チャネルを通じて電子電流が流れ、
出力端子は最低電位に保持される。
上の電圧たとえば最高電位を印加すると、NMOSのゲート
直下にチャネルが形成され、NMOSのドレイン510 とソー
ス509 が導通する。チャネルを通じて電子電流が流れ、
出力端子は最低電位に保持される。
【００１６】次にゲート電極513 および514 に（最高電
位+PMOS のVTH)以下の電圧たとえば最低電位を印加する
と、PMOSのゲート直下にチャネルが形成されPMOSのドレ
イン507 とソース508 が導通する。チャネルを通じて正
孔電流が流れ、出力端子は最高電位に保持される。
位+PMOS のVTH)以下の電圧たとえば最低電位を印加する
と、PMOSのゲート直下にチャネルが形成されPMOSのドレ
イン507 とソース508 が導通する。チャネルを通じて正
孔電流が流れ、出力端子は最高電位に保持される。
【００１７】このように入力端子に最高電位を与えた時
には出力端子は最低電位に保持され、入力端子に最低電
位を与えた時には出力端子は最高電位に保持されること
でインバータ動作を実現している。
には出力端子は最低電位に保持され、入力端子に最低電
位を与えた時には出力端子は最高電位に保持されること
でインバータ動作を実現している。
【００１８】上記従来のプレーナ型CMOSトランジスタで
は、ゲート長，コンタクトホール，配線幅を微細化する
ことにより素子寸法を縮小している。しかしながら、上
記従来例のようなプレーナ型CMOSトランジスタでは表面
にゲート領域を形成する必要があり、さらにLOCOS 酸化
膜によりNMOSとPMOSを素子分離する必要がある。従って
素子寸法に限界があり、さらなる縮小化が困難である。
は、ゲート長，コンタクトホール，配線幅を微細化する
ことにより素子寸法を縮小している。しかしながら、上
記従来例のようなプレーナ型CMOSトランジスタでは表面
にゲート領域を形成する必要があり、さらにLOCOS 酸化
膜によりNMOSとPMOSを素子分離する必要がある。従って
素子寸法に限界があり、さらなる縮小化が困難である。
【００１９】
【発明が解決しようとする課題】本発明は、上記技術課
題に鑑みてなされたものであり、微細加工および高集積
化に適した半導体装置を提供することを目的とするもの
である。
題に鑑みてなされたものであり、微細加工および高集積
化に適した半導体装置を提供することを目的とするもの
である。
【００２０】本発明の別の目的は微細な機能素子を有す
る半導体装置を提供することにある。
る半導体装置を提供することにある。
【００２１】本発明の他の目的は電極数が少なく、かつ
素子分離領域が小さくでき、従って素子寸法がさらに縮
小された半導体装置を提供することを目的とする。
素子分離領域が小さくでき、従って素子寸法がさらに縮
小された半導体装置を提供することを目的とする。
【００２２】さらに本発明の別の目的は、微細加工，高
集積化に適した半導体装置の製造方法を提供することに
ある。
集積化に適した半導体装置の製造方法を提供することに
ある。
【００２３】本発明のさらに他の目的は、微細なコンタ
クトホールあるいは微細で、かつ深い溝を埋め、良好な
電気的接続が得られる半導体装置の製造方法を提供する
ことにある。
クトホールあるいは微細で、かつ深い溝を埋め、良好な
電気的接続が得られる半導体装置の製造方法を提供する
ことにある。
【００２４】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、まず、以下のような構成を特徴とし
た。すなわち、本発明の半導体装置は、第１導電型の第
１半導体領域と、この第１半導体領域の下に設けられ、
前記第１導電型とは異なる第２導電型の第２半導体領域
とを有し、前記第２半導体領域に電気的に接続される電
極が、前記第１半導体領域を通じて形成され、前記第１
半導体領域と前記第２半導体領域とが前記電極によって
電気的に短絡されており、前記第２半導体領域が電界効
果トランジスタのソースまたはドレイン領域であり、前
記電界効果トランジスタが埋込みゲート領域を有し、該
埋込みゲートの両側に前記電界効果トランジスタとして
ＰＭＯＳトランジスタとＮＭＯＳトランジスタがそれぞ
れ形成されていることを特徴とする。
に、本発明では、まず、以下のような構成を特徴とし
た。すなわち、本発明の半導体装置は、第１導電型の第
１半導体領域と、この第１半導体領域の下に設けられ、
前記第１導電型とは異なる第２導電型の第２半導体領域
とを有し、前記第２半導体領域に電気的に接続される電
極が、前記第１半導体領域を通じて形成され、前記第１
半導体領域と前記第２半導体領域とが前記電極によって
電気的に短絡されており、前記第２半導体領域が電界効
果トランジスタのソースまたはドレイン領域であり、前
記電界効果トランジスタが埋込みゲート領域を有し、該
埋込みゲートの両側に前記電界効果トランジスタとして
ＰＭＯＳトランジスタとＮＭＯＳトランジスタがそれぞ
れ形成されていることを特徴とする。
【００２５】
【００２６】
【００２７】また、前記電極はＡｌまたはＡｌを主成分
とする導電材料により形成されていることを特徴とす
る。
とする導電材料により形成されていることを特徴とす
る。
【００２８】また、前記半導体装置はNOT 回路素子また
はNOR 回路素子またはNAND回路素子であることを特徴と
する。
はNOR 回路素子またはNAND回路素子であることを特徴と
する。
【００２９】
【００３０】
【００３１】さらに、本発明の半導体装置の製造方法
は、半導体基体にPMOSトランジスタおよびNMOSトランジ
スタのそれぞれのドレイン領域を埋込み形成する工程
と、前記PMOSトランジスタのドレイン領域とNMOSトラン
ジスタのドレイン領域の接合部を貫く様に開口部を形成
する工程と、該開口部の内表面を覆う絶縁膜を形成する
工程と、前記開口部内にPMOSトランジスタとNMOSトラン
ジスタの共通のゲートを堆積する工程と、前記PMOSトラ
ンジスタの埋込みドレイン領域およびNMOSトランジスタ
の埋込みドレイン領域の少なくとも一方に達する埋込み
電極を形成する工程とを有することを特徴とする。
は、半導体基体にPMOSトランジスタおよびNMOSトランジ
スタのそれぞれのドレイン領域を埋込み形成する工程
と、前記PMOSトランジスタのドレイン領域とNMOSトラン
ジスタのドレイン領域の接合部を貫く様に開口部を形成
する工程と、該開口部の内表面を覆う絶縁膜を形成する
工程と、前記開口部内にPMOSトランジスタとNMOSトラン
ジスタの共通のゲートを堆積する工程と、前記PMOSトラ
ンジスタの埋込みドレイン領域およびNMOSトランジスタ
の埋込みドレイン領域の少なくとも一方に達する埋込み
電極を形成する工程とを有することを特徴とする。
【００３２】上記構成において、前記二つの埋込みドレ
イン領域の少なくとも一方に達する開口部を設け、ジメ
チルアルミニウムハイドライトと水素とを用いたCVD 法
によって前記開口部にＡｌを選択的に堆積させて前記埋
込み電極を形成することを特徴とする。
イン領域の少なくとも一方に達する開口部を設け、ジメ
チルアルミニウムハイドライトと水素とを用いたCVD 法
によって前記開口部にＡｌを選択的に堆積させて前記埋
込み電極を形成することを特徴とする。
【００３３】
【作用】本発明によれば、半導体装置の構成において、
平面的に余分な面積を必要とせず、必要最小限の構成要
素のみで形成することができ、レイアウト面積を大幅に
縮小することができ、微細加工および高集積化に適し、
微細な機能素子を有する半導体装置を提供することがで
きる。
平面的に余分な面積を必要とせず、必要最小限の構成要
素のみで形成することができ、レイアウト面積を大幅に
縮小することができ、微細加工および高集積化に適し、
微細な機能素子を有する半導体装置を提供することがで
きる。
【００３４】また、本発明によれば、電極数を減少し、
素子分離領域が小さくでき、素子寸法をさらに縮小する
ことができる。
素子分離領域が小さくでき、素子寸法をさらに縮小する
ことができる。
【００３５】さらに、本発明においては、Ａｌ電極を形
成する際にアルキルアルミニウムハイドライドのガスと
H2とを利用したCVD 法により低温でＡｌを堆積させる方
法を採用している。そのために電気的特性が大幅に改善
され、かつ製造歩留りを向上させることができる。
成する際にアルキルアルミニウムハイドライドのガスと
H2とを利用したCVD 法により低温でＡｌを堆積させる方
法を採用している。そのために電気的特性が大幅に改善
され、かつ製造歩留りを向上させることができる。
【００３６】
【実施例】以下、本発明を実施例によりさらに詳しく説
明する。
明する。
【００３７】本発明の好適な一実施態様例は以下の通り
である。すなわち、電界効果トランジスタ，バイポーラ
トランジスタ，拡散抵抗等の機能素子において、電気的
に短絡して用いるべき端子を構成するために、第１導電
型の第１半導体領域上に第２導電型の第２半導体領域を
設け、この第２半導体領域を通して前記第１半導体領域
に接触する電極を形成するものである。
である。すなわち、電界効果トランジスタ，バイポーラ
トランジスタ，拡散抵抗等の機能素子において、電気的
に短絡して用いるべき端子を構成するために、第１導電
型の第１半導体領域上に第２導電型の第２半導体領域を
設け、この第２半導体領域を通して前記第１半導体領域
に接触する電極を形成するものである。
【００３８】図４(a) 〜(d) は本発明を説明するための
模式的断面図である。
模式的断面図である。
【００３９】図４(a) の例では、第２半導体領域104 の
中心を完全に貫通して第１半導体領域102 まで達する電
極120 が形成されている。
中心を完全に貫通して第１半導体領域102 まで達する電
極120 が形成されている。
【００４０】図４(b) の例では、電極120 が第２半導体
領域104 の端部を通じて第１半導体領域102 に達してい
る。
領域104 の端部を通じて第１半導体領域102 に達してい
る。
【００４１】図４(c) の例では、図４(a) のように、第
１半導体領域102 内に電極120 がはいり込んではおら
ず、第１半導体領域102 の上面部分で電極と接触してい
るだけである。なお、図中符号121 はソース電極配線を
示すものである。
１半導体領域102 内に電極120 がはいり込んではおら
ず、第１半導体領域102 の上面部分で電極と接触してい
るだけである。なお、図中符号121 はソース電極配線を
示すものである。
【００４２】図４(a) 〜(c) ではサブ領域を図示しては
いないが、電極120 の材料が第１半導体領域102 とその
ままオーミックコンタクトをとれるものであれば、サブ
領域を設ける必要がなく、必要であれば、第１半導体領
域102 における電極との接触部分に、図４(d) のよう
に、サブ領域105 を設ければ良い。
いないが、電極120 の材料が第１半導体領域102 とその
ままオーミックコンタクトをとれるものであれば、サブ
領域を設ける必要がなく、必要であれば、第１半導体領
域102 における電極との接触部分に、図４(d) のよう
に、サブ領域105 を設ければ良い。
【００４３】電極120 は後述する図22のように側壁の大
部分を絶縁膜として、領域104 とは、その絶縁膜より露
出したSiの露出部を介してコンタクトをとると一層よ
い。
部分を絶縁膜として、領域104 とは、その絶縁膜より露
出したSiの露出部を介してコンタクトをとると一層よ
い。
【００４４】図５(a) は本発明の他の実施態様例を示す
模式的断面図であり、図５(b) はその等価回路図であ
る。
模式的断面図であり、図５(b) はその等価回路図であ
る。
【００４５】図５(a) において、57はｐ型基板、56はn-
型拡散層、51はPMOSの埋込みドレイン領域、52はPMOSの
チャネル領域、53はPMOSのソース領域、54はPMOS,NMOS
共通のゲート酸化膜、55はPoly-Si ゲート、58は絶縁
膜、201 はNMOSのソース領域、202 はNMOSのチャネル領
域、 203 はNMOSの埋込みドレイン領域、 60はPMOSのドレ
インおよびウェル共通の埋込み電極、61はNMOSのドレイ
ンおよびウェル共通の埋込み電極、 62および63はそれぞ
れPMOSおよびNMOSのソース電極、64は共通のゲート電極
である。
型拡散層、51はPMOSの埋込みドレイン領域、52はPMOSの
チャネル領域、53はPMOSのソース領域、54はPMOS,NMOS
共通のゲート酸化膜、55はPoly-Si ゲート、58は絶縁
膜、201 はNMOSのソース領域、202 はNMOSのチャネル領
域、 203 はNMOSの埋込みドレイン領域、 60はPMOSのドレ
インおよびウェル共通の埋込み電極、61はNMOSのドレイ
ンおよびウェル共通の埋込み電極、 62および63はそれぞ
れPMOSおよびNMOSのソース電極、64は共通のゲート電極
である。
【００４６】図５(b) の等価回路に示す様に、Ｐチャネ
ルMOS トランジスタ30はドレイン51とウェル52に最高電
位を与えられ、ＮチャネルMOS トランジスタ31のドレイ
ン203 とウェル202 に最低電位が与えられる。PMOS1 と
NMOS2 の共通ゲート55は入力端子となり、PMOS1 のソー
ス53とNMOS2 のソース201 が互いに接続されて出力端子
になり、反転論理回路を構成している。入力端子に最高
電位を印加すると、NMOS2 が導通し、出力端子に最低電
位があらわれる。入力端子に最低電位を印加すると、PM
OS1 が導通し出力端子に最高電位があらわれ、反転論理
回路として動作する。
ルMOS トランジスタ30はドレイン51とウェル52に最高電
位を与えられ、ＮチャネルMOS トランジスタ31のドレイ
ン203 とウェル202 に最低電位が与えられる。PMOS1 と
NMOS2 の共通ゲート55は入力端子となり、PMOS1 のソー
ス53とNMOS2 のソース201 が互いに接続されて出力端子
になり、反転論理回路を構成している。入力端子に最高
電位を印加すると、NMOS2 が導通し、出力端子に最低電
位があらわれる。入力端子に最低電位を印加すると、PM
OS1 が導通し出力端子に最高電位があらわれ、反転論理
回路として動作する。
【００４７】本発明においては、図５(a) に示す様に細
い埋込電極60および61が半導体基体中に深く埋込まれて
いる。従来の技術では例えばアスペクト比の大きなコン
タクトホール等を完全に導電材料で埋めるという技術さ
え困難であった。まして図５(a) に示すような深い埋込
み電極を金属の堆積によって形成することは不可能であ
った。
い埋込電極60および61が半導体基体中に深く埋込まれて
いる。従来の技術では例えばアスペクト比の大きなコン
タクトホール等を完全に導電材料で埋めるという技術さ
え困難であった。まして図５(a) に示すような深い埋込
み電極を金属の堆積によって形成することは不可能であ
った。
【００４８】本発明は後述する新規なCVD 法を利用する
ことにより非常に良好な選択性のもとに良質の金属を堆
積することができることを見い出した上でなされたもの
である。
ことにより非常に良好な選択性のもとに良質の金属を堆
積することができることを見い出した上でなされたもの
である。
【００４９】次に、図６〜図17を参照して図５に示した
CMOSトランジスタの作製工程を説明する。
CMOSトランジスタの作製工程を説明する。
【００５０】まず、ｐ基板57中にn-拡散層56をイオン注
入およびアニール工程により形成した（図６) 。
入およびアニール工程により形成した（図６) 。
【００５１】次にｐ基板57中にn+ドレイン層203 を、n-
層56中にp+ドレイン層51をそれぞれイオン注入およびア
ニールにより形成した（図７) 。
層56中にp+ドレイン層51をそれぞれイオン注入およびア
ニールにより形成した（図７) 。
【００５２】その上全面にn-層52をCVD により形成した
（図８) 。
（図８) 。
【００５３】次にエッチングを行なってn-層52,p+ 層51
とn+層203,さらにn-層56に達する開口部を設けた（図
９) 。
とn+層203,さらにn-層56に達する開口部を設けた（図
９) 。
【００５４】n-層のうち、NMOSトランジスタを形成する
部分にイオン注入を行いアニールしてp-層202 を形成し
た（図10) 。
部分にイオン注入を行いアニールしてp-層202 を形成し
た（図10) 。
【００５５】n-層52中にp+ソース領域および電極取出し
のためのn+層59をp-層202 中にはn+ソース領域201 およ
び電極取出しのためのp+領域204 をそれぞれイオン注入
およびアニールにより形成した（図11) 。
のためのn+層59をp-層202 中にはn+ソース領域201 およ
び電極取出しのためのp+領域204 をそれぞれイオン注入
およびアニールにより形成した（図11) 。
【００５６】次に熱酸化によりゲート酸化膜54を形成し
た（図12) 。
た（図12) 。
【００５７】さらに、CVD 法によってPoly-Si を開口内
に堆積した後エッチバックを行ない、Poly-Si の埋込み
層55を形成した（図13) 。
に堆積した後エッチバックを行ない、Poly-Si の埋込み
層55を形成した（図13) 。
【００５８】ついで、CVD 法によって層間絶縁膜58を堆
積し（図14) 、エッチングにより、ドレイン51,203およ
びウェル52,202のコンタクトホールを形成した（図15)
。
積し（図14) 、エッチングにより、ドレイン51,203およ
びウェル52,202のコンタクトホールを形成した（図15)
。
【００５９】次にコンタクトホール内に上述したDMAHと
H2を用いたCVD 法によってＡｌを埋込み、ドレインとウ
ェル共通の電極60および61を形成した（図16) 。
H2を用いたCVD 法によってＡｌを埋込み、ドレインとウ
ェル共通の電極60および61を形成した（図16) 。
【００６０】さらにエッチングによってソースおよびゲ
ートのコンタクトホールを形成した（図17) 。
ートのコンタクトホールを形成した（図17) 。
【００６１】最後にコンタクトホールにCVD 法によって
Ａｌを埋込みソース電極61,62 およびゲート電極63を形
成して図５(a) に示した構造を作製した。この時PMOSお
よびNMOSのソース電極が互いに接続するようにＡｌ配線
をパターニングすることで反転論理回路が形成される。
Ａｌを埋込みソース電極61,62 およびゲート電極63を形
成して図５(a) に示した構造を作製した。この時PMOSお
よびNMOSのソース電極が互いに接続するようにＡｌ配線
をパターニングすることで反転論理回路が形成される。
【００６２】ゲート電極55にNMOSのVTH 以上の電圧、た
とえば最高電位を印加すると、NMOSのゲート直下にチャ
ネルが形成され、NMOSのドレイン203 とソース201 が導
通する。チャネルを通じて電子電流が流れ、出力端子は
最低電位に保持される。
とえば最高電位を印加すると、NMOSのゲート直下にチャ
ネルが形成され、NMOSのドレイン203 とソース201 が導
通する。チャネルを通じて電子電流が流れ、出力端子は
最低電位に保持される。
【００６３】次にゲート電極55に（最高電位+PMOS のV
TH)以下の電圧、たとえば最低電位を印加すると、PMOS
のゲート直下にチャネルが形成されPMOSのドレイン51と
ソース53が導通する。チャネルを通じて正孔電流が流
れ、出力端子は最高電位に保持される。
TH)以下の電圧、たとえば最低電位を印加すると、PMOS
のゲート直下にチャネルが形成されPMOSのドレイン51と
ソース53が導通する。チャネルを通じて正孔電流が流
れ、出力端子は最高電位に保持される。
【００６４】このように、入力端子に最高電位を与えた
時には出力端子は最低電位に保持され、入力端子に最低
電位を与えた時には出力端子は最高電位に保持されるこ
とでインバータ動作を実現している。
時には出力端子は最低電位に保持され、入力端子に最低
電位を与えた時には出力端子は最高電位に保持されるこ
とでインバータ動作を実現している。
【００６５】本実施例によればゲート電極がひとつでも
良く、さらにゲートがPMOSとNMOSの分離層を兼ねている
ので、新たに分離領域を必要としない。従って電極数を
減らし、分離領域を小さくすることができ、より小さな
寸法の論理回路を形成することができる。
良く、さらにゲートがPMOSとNMOSの分離層を兼ねている
ので、新たに分離領域を必要としない。従って電極数を
減らし、分離領域を小さくすることができ、より小さな
寸法の論理回路を形成することができる。
【００６６】前記第１の実施態様例の電極120 や第２の
実施態様例の埋込み電極60,61 と同様、ソース電極62お
よび63，ゲート電極64を構成するに適した材料として
は、多結晶シリコン, Ａｌ，W, Mo, Cu,Ａｌ- Si, Ａｌ
-Cu,Ａｌ-Ti,Ａｌ-Si-Ti, Ａｌ-Si-Cu, WSi2，MoSi2, T
iSi2等であるが、製造プロセスを考慮すると、Ａｌおよ
びＡｌ-Si,Ａｌ-Cu,Ａｌ- Ti, Ａｌ-Si-Ti, Ａｌ-Si-Cu
等のＡｌを主成分とする化合物が好ましい。しかも、そ
れらの材料は、以下に詳述する堆積方法により形成され
るものであることが好ましい。
実施態様例の埋込み電極60,61 と同様、ソース電極62お
よび63，ゲート電極64を構成するに適した材料として
は、多結晶シリコン, Ａｌ，W, Mo, Cu,Ａｌ- Si, Ａｌ
-Cu,Ａｌ-Ti,Ａｌ-Si-Ti, Ａｌ-Si-Cu, WSi2，MoSi2, T
iSi2等であるが、製造プロセスを考慮すると、Ａｌおよ
びＡｌ-Si,Ａｌ-Cu,Ａｌ- Ti, Ａｌ-Si-Ti, Ａｌ-Si-Cu
等のＡｌを主成分とする化合物が好ましい。しかも、そ
れらの材料は、以下に詳述する堆積方法により形成され
るものであることが好ましい。
【００６７】（成膜方法）本発明による電極の形成に好
適な成膜方法について以下に説明する。
適な成膜方法について以下に説明する。
【００６８】この方法は、上述した構成の電極を形成す
る為に開孔へ導電材料を埋め込むのに適した成膜方法で
ある。本発明に好適な成膜方法とは、アルキルアルミニ
ウムハイドライドのガスと水素ガスとを用いて、電子供
与性の基体上に表面反応により堆積膜を形成するもので
ある。
る為に開孔へ導電材料を埋め込むのに適した成膜方法で
ある。本発明に好適な成膜方法とは、アルキルアルミニ
ウムハイドライドのガスと水素ガスとを用いて、電子供
与性の基体上に表面反応により堆積膜を形成するもので
ある。
【００６９】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド(MMAH)またはジメチルアルミニウムハ
イドライド（DMAH) を用い、反応ガスとしてH2ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡｌ膜を堆積することが出来る。ここで、Ａｌ選択堆
積の際には直接加熱または間接加熱により基体の表面温
度をアルキルアルミニウムハイドライドの分解温度以上
450 ℃未満に保持することが好ましく、より好ましくは
260 ℃以上440 ℃以下がよい。
ウムハイドライド(MMAH)またはジメチルアルミニウムハ
イドライド（DMAH) を用い、反応ガスとしてH2ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡｌ膜を堆積することが出来る。ここで、Ａｌ選択堆
積の際には直接加熱または間接加熱により基体の表面温
度をアルキルアルミニウムハイドライドの分解温度以上
450 ℃未満に保持することが好ましく、より好ましくは
260 ℃以上440 ℃以下がよい。
【００７０】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である260 ℃
〜440 ℃とした時、300 Å〜5000Å／分という抵抗加熱
の場合よりも高い堆積速度で良質な膜が得られるのであ
る。このような直接加熱（加熱手段からのエネルギーが
直接基体に伝達されて基体自体を加熱する）の方法とし
ては、例えば、ハロゲンランプ、キセノンランプ等によ
るランプ加熱があげられる。また、間接加熱の方法とし
ては抵抗加熱があり、堆積膜を形成すべき基体を支持す
るための堆積膜形成用の空間に配設された基体支持部材
に設けられた発熱体等を用いて行うことが出来る。
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である260 ℃
〜440 ℃とした時、300 Å〜5000Å／分という抵抗加熱
の場合よりも高い堆積速度で良質な膜が得られるのであ
る。このような直接加熱（加熱手段からのエネルギーが
直接基体に伝達されて基体自体を加熱する）の方法とし
ては、例えば、ハロゲンランプ、キセノンランプ等によ
るランプ加熱があげられる。また、間接加熱の方法とし
ては抵抗加熱があり、堆積膜を形成すべき基体を支持す
るための堆積膜形成用の空間に配設された基体支持部材
に設けられた発熱体等を用いて行うことが出来る。
【００７１】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にCVD 法を適用
すれば電子供与性の基体表面部分にのみ良好な選択性の
もとにＡｌの単結晶が形成される。このＡｌは電極／配
線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。
電子供与性の表面部分とが共存する基体にCVD 法を適用
すれば電子供与性の基体表面部分にのみ良好な選択性の
もとにＡｌの単結晶が形成される。このＡｌは電極／配
線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。
【００７２】これは、電子供与性の表面としての半導体
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えられる。
そして、半導体装置の電極として採用した場合には従来
考えられてきたＡｌ電極の概念を越えた従来技術では予
想だにしなかった効果が得られるのである。
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えられる。
そして、半導体装置の電極として採用した場合には従来
考えられてきたＡｌ電極の概念を越えた従来技術では予
想だにしなかった効果が得られるのである。
【００７３】以上のように電子供与性の表面例えば絶縁
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ-CVD法によれば以下のようなＡｌを主成分とする金属
膜をも選択的に堆積でき、その膜質も優れた特性を示す
のである。
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ-CVD法によれば以下のようなＡｌを主成分とする金属
膜をも選択的に堆積でき、その膜質も優れた特性を示す
のである。
【００７４】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてSiH4、Si2H6 、Si3H8 、Si
(CH3)4、 SiCl4、 SiH2Cl2、SiHCl3等のSi原子を含むガ
スや、TiCl4 、TiBr4 、Ti(CH3)4等のTi原子を含むガス
や、ビスアセチルアセトナト銅Cu(C5H7O2)、ビスジピバ
ロイルメタナイト銅Cu(C11H19O2)2 、ビスヘキサフルオ
ロアセチルアセトナト銅Cu(C5HF6O2)2等のCu原子を含む
ガスを適宜組み合わせて導入して混合ガス雰囲気とし
て、例えばＡｌ-Si、Ａｌ-Ti、Ａｌ-Cu、Ａｌ-Si-Ti、Ａｌ
-Si-Cu等の導電材料を選択的に堆積させて電極を形成し
てもよい。
イドのガスと水素とに加えてSiH4、Si2H6 、Si3H8 、Si
(CH3)4、 SiCl4、 SiH2Cl2、SiHCl3等のSi原子を含むガ
スや、TiCl4 、TiBr4 、Ti(CH3)4等のTi原子を含むガス
や、ビスアセチルアセトナト銅Cu(C5H7O2)、ビスジピバ
ロイルメタナイト銅Cu(C11H19O2)2 、ビスヘキサフルオ
ロアセチルアセトナト銅Cu(C5HF6O2)2等のCu原子を含む
ガスを適宜組み合わせて導入して混合ガス雰囲気とし
て、例えばＡｌ-Si、Ａｌ-Ti、Ａｌ-Cu、Ａｌ-Si-Ti、Ａｌ
-Si-Cu等の導電材料を選択的に堆積させて電極を形成し
てもよい。
【００７５】また、上記Ａｌ-CVD法は、選択性に優れた
成膜方法であり且堆積した膜の表面性が良好であるため
に、次の堆積工程に非選択性の成膜方法を適用して、上
述の選択堆積したＡｌ膜および絶縁膜としてのSiO2等の
上にもＡｌ又はＡｌを主成分とする金属膜を形成するこ
とにより、半導体装置の配線として汎用性の高い好適な
金属膜を得ることができる。
成膜方法であり且堆積した膜の表面性が良好であるため
に、次の堆積工程に非選択性の成膜方法を適用して、上
述の選択堆積したＡｌ膜および絶縁膜としてのSiO2等の
上にもＡｌ又はＡｌを主成分とする金属膜を形成するこ
とにより、半導体装置の配線として汎用性の高い好適な
金属膜を得ることができる。
【００７６】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ、Ａｌ- Si、Ａｌ-Ti
、Aｌ-Cu 、Ａｌ-Si-Ti、Ａｌ- Si- Cuと非選択的に堆
積したＡｌ、Aｌ-Si、Ａｌ-Ti、Ａｌ-Cu、Ａｌ-Si-Ti、Aｌ-S
i-Cuとの組み合わせ等である。
とおりである。選択堆積したＡｌ、Ａｌ- Si、Ａｌ-Ti
、Aｌ-Cu 、Ａｌ-Si-Ti、Ａｌ- Si- Cuと非選択的に堆
積したＡｌ、Aｌ-Si、Ａｌ-Ti、Ａｌ-Cu、Ａｌ-Si-Ti、Aｌ-S
i-Cuとの組み合わせ等である。
【００７７】非選択体積のための成膜方法としては上述
したＡｌ-CVD法以外のCVD 法やスパッタリング法等があ
る。
したＡｌ-CVD法以外のCVD 法やスパッタリング法等があ
る。
【００７８】（成膜装置）次に、本発明による電極配線
を形成するに好適な成膜装置について説明する。
を形成するに好適な成膜装置について説明する。
【００７９】図18ないし図20に上述した成膜方法を適用
するに好適な金属膜連続形成装置を模式的に示す。
するに好適な金属膜連続形成装置を模式的に示す。
【００８０】この金属膜連続形成装置は、図18に示すよ
うに、ゲートバルブ310a〜310fによって互いに外気遮断
下で連通可能に連接されているロードロック室311 、第
１の成膜室としてのCVD 反応室312 、Rfエッチング室31
3 、第２の成膜室としてのスパッタ室314 、ロードロッ
ク室315 とから構成されており、各室はそれぞれ排気系
316a〜316eによって排気され減圧可能に構成されてい
る。ここで前記ロードロック室311 は、スループット性
を向上させるために堆積処理前の基体雰囲気を排気後に
H2雰囲気に置き換える為の室である。次のCVD 反応室31
2 は基体上に常圧または減圧下で上述したＡｌ-CVD法に
よる選択堆積を行う室であり、成膜すべき基体表面を少
なくとも 200℃〜450 ℃の範囲で加熱可能な発熱抵抗体
317 を有する基体ホルダ318 が内部に設けられるととも
に、CVD 用原料ガス導入ライン319によって室内にバブ
ラー319-1 で水素によりバブリングされ気化されたアル
キルアルミニウムハイドライド等の原料ガスが導入さ
れ、またガスライン319'より反応ガスとしての水素ガス
が導入されるように構成されている。次のRfエッチング
室313 は選択堆積後の基体表面のクリーニング（エッチ
ング）をAr雰囲気下で行う為の室であり、内部には基体
を少なくとも100 ℃〜 250℃の範囲で加熱可能な基体ホ
ルダ320 とRfエッチング用電極ライン321 とが設けられ
るとともに、Arガス供給ライン322 が接続されている。
次のスパッタ室314 は基体表面にAr雰囲気下でスパッタ
リングにより金属膜を非選択的に堆積する室であり、内
部に少なくとも 200℃〜250 ℃の範囲で加熱される基体
ホルダ323 とスパッタターゲット材324aを取りつけるタ
ーゲット電極324 とが設けられるとともに、Arガス供給
ライン325 が接続されている。最後のロードロック室31
5 は金属膜堆積完了後の基体を外気中に出す前の調整室
であり、雰囲気をN2に置換するように構成されている。
うに、ゲートバルブ310a〜310fによって互いに外気遮断
下で連通可能に連接されているロードロック室311 、第
１の成膜室としてのCVD 反応室312 、Rfエッチング室31
3 、第２の成膜室としてのスパッタ室314 、ロードロッ
ク室315 とから構成されており、各室はそれぞれ排気系
316a〜316eによって排気され減圧可能に構成されてい
る。ここで前記ロードロック室311 は、スループット性
を向上させるために堆積処理前の基体雰囲気を排気後に
H2雰囲気に置き換える為の室である。次のCVD 反応室31
2 は基体上に常圧または減圧下で上述したＡｌ-CVD法に
よる選択堆積を行う室であり、成膜すべき基体表面を少
なくとも 200℃〜450 ℃の範囲で加熱可能な発熱抵抗体
317 を有する基体ホルダ318 が内部に設けられるととも
に、CVD 用原料ガス導入ライン319によって室内にバブ
ラー319-1 で水素によりバブリングされ気化されたアル
キルアルミニウムハイドライド等の原料ガスが導入さ
れ、またガスライン319'より反応ガスとしての水素ガス
が導入されるように構成されている。次のRfエッチング
室313 は選択堆積後の基体表面のクリーニング（エッチ
ング）をAr雰囲気下で行う為の室であり、内部には基体
を少なくとも100 ℃〜 250℃の範囲で加熱可能な基体ホ
ルダ320 とRfエッチング用電極ライン321 とが設けられ
るとともに、Arガス供給ライン322 が接続されている。
次のスパッタ室314 は基体表面にAr雰囲気下でスパッタ
リングにより金属膜を非選択的に堆積する室であり、内
部に少なくとも 200℃〜250 ℃の範囲で加熱される基体
ホルダ323 とスパッタターゲット材324aを取りつけるタ
ーゲット電極324 とが設けられるとともに、Arガス供給
ライン325 が接続されている。最後のロードロック室31
5 は金属膜堆積完了後の基体を外気中に出す前の調整室
であり、雰囲気をN2に置換するように構成されている。
【００８１】図19は上述した成膜方法を適用するに好適
な金属膜連続形成装置の他の構成例を示しており、前述
の図18と同じ部分については同一符号とする。図19の装
置が図18の装置と異なる点は、直接加熱手段としてハロ
ゲンランプ330 が設けられており基体表面を直接加熱出
来る点であり、そのために、基体ホルダ312 には基体を
浮かした状態で保持するツメ331 が配設されていること
である。
な金属膜連続形成装置の他の構成例を示しており、前述
の図18と同じ部分については同一符号とする。図19の装
置が図18の装置と異なる点は、直接加熱手段としてハロ
ゲンランプ330 が設けられており基体表面を直接加熱出
来る点であり、そのために、基体ホルダ312 には基体を
浮かした状態で保持するツメ331 が配設されていること
である。
【００８２】このような構成により基体表面を直接加熱
することで前述した様に堆積速度をより一層向上させる
ことが可能である。
することで前述した様に堆積速度をより一層向上させる
ことが可能である。
【００８３】上記構成の金属膜連続形成装置は、実際的
には、図20に示すように、搬送室326 を中継室として前
記ロードロック室311 、CVD 反応室312 、Rfエッチング
室313 、スパッタ室314 、ロードロック室315 が相互に
連結された構造のものと実質的に等価である。この構成
ではロードロック室311 はロードロック室315 を兼ねて
いる。前記搬送室326 には、図に示すように、AA方向に
正逆回転可能かつBB方向に伸縮可能な搬送手段としての
アーム327 が設けられており、このアーム327によっ
て、図21中に矢印で示すように、基体を工程に従って順
次ロードロック室311 からCVD 室312 、Rfエッチング室
313 、スパッタ室314 、ロードロック室315 へと、外気
にさらすことなく連続的に移動させることができるよう
になっている。
には、図20に示すように、搬送室326 を中継室として前
記ロードロック室311 、CVD 反応室312 、Rfエッチング
室313 、スパッタ室314 、ロードロック室315 が相互に
連結された構造のものと実質的に等価である。この構成
ではロードロック室311 はロードロック室315 を兼ねて
いる。前記搬送室326 には、図に示すように、AA方向に
正逆回転可能かつBB方向に伸縮可能な搬送手段としての
アーム327 が設けられており、このアーム327によっ
て、図21中に矢印で示すように、基体を工程に従って順
次ロードロック室311 からCVD 室312 、Rfエッチング室
313 、スパッタ室314 、ロードロック室315 へと、外気
にさらすことなく連続的に移動させることができるよう
になっている。
【００８４】（成膜手順）本発明による電極および配線
を形成する為の成膜手順について説明する。
を形成する為の成膜手順について説明する。
【００８５】図22は本発明による電極および配線を形成
する為の成膜手順を説明する為の模式的斜視図である。
する為の成膜手順を説明する為の模式的斜視図である。
【００８６】始めに概略を説明する。絶縁膜に開孔の形
成された半導体基体を用意し、この基体を成膜室に配し
その表面を例えば 260℃〜 450℃に保持して、アルキル
アルミニウムハイドライドとしてDMAHのガスと水素ガス
との混合雰囲気での熱CVD 法により開孔内の半導体が露
出した部分に選択的にＡｌを堆積させる。もちろん前述
したようにSi原子等を含むガスを導入してＡｌ-Si 等の
Ａｌを主成分とする金属膜を選択的に堆積させてもよ
い。次にスパッタリング法により選択的に堆積したＡｌ
および絶縁膜上にＡｌ又はＡｌを主成分とする金属膜を
非選択的に形成する。その後、所望の配線形状に非選択
的に堆積した金属膜をパターニングすれば電極および配
線を形成することが出来る。
成された半導体基体を用意し、この基体を成膜室に配し
その表面を例えば 260℃〜 450℃に保持して、アルキル
アルミニウムハイドライドとしてDMAHのガスと水素ガス
との混合雰囲気での熱CVD 法により開孔内の半導体が露
出した部分に選択的にＡｌを堆積させる。もちろん前述
したようにSi原子等を含むガスを導入してＡｌ-Si 等の
Ａｌを主成分とする金属膜を選択的に堆積させてもよ
い。次にスパッタリング法により選択的に堆積したＡｌ
および絶縁膜上にＡｌ又はＡｌを主成分とする金属膜を
非選択的に形成する。その後、所望の配線形状に非選択
的に堆積した金属膜をパターニングすれば電極および配
線を形成することが出来る。
【００８７】次に、図19および図22を参照しながら具体
的に説明する。
的に説明する。
【００８８】まず基体の用意をする。基体としては、例
えば単結晶Siウエハに各口径の溝が設けられ溝の底部を
除いて絶縁膜で覆われたものを用意する。
えば単結晶Siウエハに各口径の溝が設けられ溝の底部を
除いて絶縁膜で覆われたものを用意する。
【００８９】図22(a) はこの基体の一部分を示す模式図
である。ここで、401 は伝導性基体としての単結晶シリ
コン基体、402 は絶縁膜（層）としての熱酸化シリコン
膜である。403 および404 は開孔（露出部）であり、そ
れぞれ口径が異なる。410 は溝である。
である。ここで、401 は伝導性基体としての単結晶シリ
コン基体、402 は絶縁膜（層）としての熱酸化シリコン
膜である。403 および404 は開孔（露出部）であり、そ
れぞれ口径が異なる。410 は溝である。
【００９０】基体上への第１配線層としての電極となる
Ａｌ成膜の手順は図19をもってすれば次の通りである。
Ａｌ成膜の手順は図19をもってすれば次の通りである。
【００９１】まず、上述した基体をロードロック室311
に配置する。このロードロック室311 に前記したように
水素を導入して水素雰囲気としておく。そして、排気系
316bにより反応室312 内をほぼ１×10-8Torrに排気す
る。ただし反応室312 内の真空度は１×10-8Torrより悪
くてもＡｌは成膜出来る。
に配置する。このロードロック室311 に前記したように
水素を導入して水素雰囲気としておく。そして、排気系
316bにより反応室312 内をほぼ１×10-8Torrに排気す
る。ただし反応室312 内の真空度は１×10-8Torrより悪
くてもＡｌは成膜出来る。
【００９２】そして、ガスライン319 からバブリングさ
れたDMAHのガスを供給する。DMAHラインのキャリアガス
にはH2を用いる。
れたDMAHのガスを供給する。DMAHラインのキャリアガス
にはH2を用いる。
【００９３】第２のガスライン319'は反応ガスとしての
H2用であり、この第２のガスライン319'からH2を流し、
不図示のスローリークバルブの開度を調整して反応室31
2 内の圧力を所定の値にする。この場合の典型的圧力は
略々1.5Torr がよい。DMAHラインよりDMAHを反応管内へ
導入する。全圧を略々1.5Torr 、DMAH分圧を略々5.0×1
0-3Torrとする。その後ハロゲンランプ330 に通電しウ
エハを直接加熱する。このようにしてＡｌを選択的に堆
積させる。
H2用であり、この第２のガスライン319'からH2を流し、
不図示のスローリークバルブの開度を調整して反応室31
2 内の圧力を所定の値にする。この場合の典型的圧力は
略々1.5Torr がよい。DMAHラインよりDMAHを反応管内へ
導入する。全圧を略々1.5Torr 、DMAH分圧を略々5.0×1
0-3Torrとする。その後ハロゲンランプ330 に通電しウ
エハを直接加熱する。このようにしてＡｌを選択的に堆
積させる。
【００９４】所定の堆積時間が経過した後、DMAHの供給
を一端停止する。この過程で堆積されるＡｌ膜の所定の
堆積時間とは、Si（単結晶シリコン基体１）上のＡｌ膜
の厚さが、SiO2（熱酸化シリコン膜２）の膜厚と等しく
なるまでの時間であり、実験によりあらかじめ求めるこ
とが出来る。
を一端停止する。この過程で堆積されるＡｌ膜の所定の
堆積時間とは、Si（単結晶シリコン基体１）上のＡｌ膜
の厚さが、SiO2（熱酸化シリコン膜２）の膜厚と等しく
なるまでの時間であり、実験によりあらかじめ求めるこ
とが出来る。
【００９５】このときの直接加熱による基体表面の温度
は270 ℃程度とする。ここまでの工程によれば図22(b)
に示すように開孔内に選択的にＡｌ膜405 が堆積するの
である。
は270 ℃程度とする。ここまでの工程によれば図22(b)
に示すように開孔内に選択的にＡｌ膜405 が堆積するの
である。
【００９６】以上を開孔内に電極を形成する為の第１成
膜工程と称する。
膜工程と称する。
【００９７】上記第１成膜工程後、CVD 反応室312 を排
気系316bにより５×10-3Torr以下の真空度に到達するま
で排気する。同時に、Rfエッチング室313 を５×10-6To
rr以下に排気する。両室が上記真空度に到達したことを
確認した後、ゲートバルブ310cが開き、基体を搬送手段
によりCVD 反応室312 からRfエッチング室313 へ移動
し、ゲートバルブ310cを閉じる。基体をRfエッチング室
313 に搬送し、排気系316cによりRfエッチング室313 を
10-6Torr以下の真空度に達するまで排気する。その後Rf
エッチング用アルゴン供給ライン322 によりアルゴンを
供給し、Rfエッチング室313 を10-1〜10-3Torrのアルゴ
ン雰囲気に保つ。Rfエッチング用基体ホルダー320 を20
0 ℃程に保ち、Rfエッチング用電極321 へ100WのRfパワ
ーを60秒間程供給し、Rfエッチング室313 内でアルゴン
の放電を生起させる。このようにすれば、基体の表面を
アルゴンイオンによりエッチングし、CVD 堆積膜の不要
な表面層をとり除くことができる。この場合のエッチン
グ深さは酸化物相当で約 100Å程度とする。なお、ここ
では、Rfエッチング室でCVD 堆積膜の表面エッチングを
行ったが、真空中を搬送される基体のCVD 膜の表面層は
大気中の酸素等を含んでいないため、Rfエッチングを行
わなくてもかなわない。その場合、Rfエッチング室313
は、CVD 反応室12とスパッタ室314 の温度差が大きく異
なる場合、温度変化を短時間で行なうための温度変更室
として機能する。
気系316bにより５×10-3Torr以下の真空度に到達するま
で排気する。同時に、Rfエッチング室313 を５×10-6To
rr以下に排気する。両室が上記真空度に到達したことを
確認した後、ゲートバルブ310cが開き、基体を搬送手段
によりCVD 反応室312 からRfエッチング室313 へ移動
し、ゲートバルブ310cを閉じる。基体をRfエッチング室
313 に搬送し、排気系316cによりRfエッチング室313 を
10-6Torr以下の真空度に達するまで排気する。その後Rf
エッチング用アルゴン供給ライン322 によりアルゴンを
供給し、Rfエッチング室313 を10-1〜10-3Torrのアルゴ
ン雰囲気に保つ。Rfエッチング用基体ホルダー320 を20
0 ℃程に保ち、Rfエッチング用電極321 へ100WのRfパワ
ーを60秒間程供給し、Rfエッチング室313 内でアルゴン
の放電を生起させる。このようにすれば、基体の表面を
アルゴンイオンによりエッチングし、CVD 堆積膜の不要
な表面層をとり除くことができる。この場合のエッチン
グ深さは酸化物相当で約 100Å程度とする。なお、ここ
では、Rfエッチング室でCVD 堆積膜の表面エッチングを
行ったが、真空中を搬送される基体のCVD 膜の表面層は
大気中の酸素等を含んでいないため、Rfエッチングを行
わなくてもかなわない。その場合、Rfエッチング室313
は、CVD 反応室12とスパッタ室314 の温度差が大きく異
なる場合、温度変化を短時間で行なうための温度変更室
として機能する。
【００９８】Rfエッチング室313 において、Rfエッチン
グが終了した後、アルゴンの流入を停止し、Rfエッチン
グ室313 内のアルゴンを排気する。Rfエッチング室313
を５×10-6Torrまで排気し、かつスパッタ室314 を５×
10-6Torr以下に排気した後、ゲートバルブ310dを開く。
その後、基体を搬送手段を用いてRfエッチング室313か
らスパッタ室314へ移動させゲートバルブ310dを閉じ
る。
グが終了した後、アルゴンの流入を停止し、Rfエッチン
グ室313 内のアルゴンを排気する。Rfエッチング室313
を５×10-6Torrまで排気し、かつスパッタ室314 を５×
10-6Torr以下に排気した後、ゲートバルブ310dを開く。
その後、基体を搬送手段を用いてRfエッチング室313か
らスパッタ室314へ移動させゲートバルブ310dを閉じ
る。
【００９９】基体をスパッタ室314 に搬送してから、ス
パッタ室314 をRfエッチング室313と同様に10-1〜10-3T
orrのアルゴン雰囲気となし、基体を載置する基体ホル
ダー323 の温度を 200〜 250℃程に設定する。そして、
５〜10kwのDCパワーでアルゴンの放電を行い、ＡｌやＡ
ｌ-Si （Si:0.5％）等のターゲット材をアルゴンイオン
で削りＡｌやＡｌ-Si 等の金属を基体上に10000 Å／分
程の堆積速度で成膜を行う。この工程は非選択的堆積工
程である。これを埋込配線と接続する配線を形成する為
の第２成膜工程と称する。
パッタ室314 をRfエッチング室313と同様に10-1〜10-3T
orrのアルゴン雰囲気となし、基体を載置する基体ホル
ダー323 の温度を 200〜 250℃程に設定する。そして、
５〜10kwのDCパワーでアルゴンの放電を行い、ＡｌやＡ
ｌ-Si （Si:0.5％）等のターゲット材をアルゴンイオン
で削りＡｌやＡｌ-Si 等の金属を基体上に10000 Å／分
程の堆積速度で成膜を行う。この工程は非選択的堆積工
程である。これを埋込配線と接続する配線を形成する為
の第２成膜工程と称する。
【０１００】基体上に5000Å程の金属膜を形成した後、
アルゴンの流入およびDCパワーの印加を停止する。ロー
ドロック室311 を５×10-3Torr以下に排気した後、ゲー
トバルブ310eを開き基体を移動させる。ゲートバルブ31
0eを閉じた後、ロードロック室311 にN2ガスを大気圧に
達するまで流しゲートバルブ310fを開いて基体を装置の
外へ取り出す。
アルゴンの流入およびDCパワーの印加を停止する。ロー
ドロック室311 を５×10-3Torr以下に排気した後、ゲー
トバルブ310eを開き基体を移動させる。ゲートバルブ31
0eを閉じた後、ロードロック室311 にN2ガスを大気圧に
達するまで流しゲートバルブ310fを開いて基体を装置の
外へ取り出す。
【０１０１】以上の第２Ａｌ膜堆積工程によれば図22
(c) のようにSiO2膜402 上にＡｌ膜406 を形成すること
ができる。
(c) のようにSiO2膜402 上にＡｌ膜406 を形成すること
ができる。
【０１０２】そして、このＡｌ膜406 をパターニングす
ることにより所望の形状の配線を得ることができる。
ることにより所望の形状の配線を得ることができる。
【０１０３】（実験例）以下に、上記Ａｌ-CVD法が優れ
ており、且つそれにより開孔内に堆積したＡｌがいかに
良質の膜であるかを実験結果をもとに説明する。
ており、且つそれにより開孔内に堆積したＡｌがいかに
良質の膜であるかを実験結果をもとに説明する。
【０１０４】まず基体として0.25μm ×0.25μm 角から
100 μm ×100 μm 角の口径で、深さが２μm の溝を形
成したＮ型単結晶シリコンウエハーの表面を熱酸化して
8000ÅのSiO2を形成した。こうして、溝の底に下地のSi
単結晶を露出したものを複数個用意した（サンプル1-
1)。
100 μm ×100 μm 角の口径で、深さが２μm の溝を形
成したＮ型単結晶シリコンウエハーの表面を熱酸化して
8000ÅのSiO2を形成した。こうして、溝の底に下地のSi
単結晶を露出したものを複数個用意した（サンプル1-
1)。
【０１０５】これらを以下の条件によるＡｌ-CVD法によ
りＡｌ膜を形成した。原料ガスとしてDMAH、反応ガスと
して水素、全圧力を1.5Torr 、DMAH分圧を5.0 ×10ー3To
rrという共通条件のもとで、ハロゲンランプに通電する
電力量を調整し直接加熱により基体表面温度を200 ℃〜
490 ℃の範囲で設定し成膜を行った。
りＡｌ膜を形成した。原料ガスとしてDMAH、反応ガスと
して水素、全圧力を1.5Torr 、DMAH分圧を5.0 ×10ー3To
rrという共通条件のもとで、ハロゲンランプに通電する
電力量を調整し直接加熱により基体表面温度を200 ℃〜
490 ℃の範囲で設定し成膜を行った。
【０１０６】その結果を表１に示す。
【０１０７】
【表１】
【０１０８】表１から判るように、直接加熱による基体
表面温度が260 ℃以上では、Ａｌが開孔内に3000〜5000
Å／分という高い堆積速度で選択的に堆積した。
表面温度が260 ℃以上では、Ａｌが開孔内に3000〜5000
Å／分という高い堆積速度で選択的に堆積した。
【０１０９】基体表面温度が260 ℃〜440 ℃の範囲での
開孔内のＡｌ膜の特性を調べてみると、炭素の含有はな
く、抵抗率2.8 〜3.4 μΩcm、反射率90〜95％、１μm
以上のヒロック密度が０〜10であり、スパイク発生(0.1
5 μm 接合の破壊確率）がほとんどない良好な特性であ
ることが判明した。
開孔内のＡｌ膜の特性を調べてみると、炭素の含有はな
く、抵抗率2.8 〜3.4 μΩcm、反射率90〜95％、１μm
以上のヒロック密度が０〜10であり、スパイク発生(0.1
5 μm 接合の破壊確率）がほとんどない良好な特性であ
ることが判明した。
【０１１０】これに対して基体表面温度が200 ℃〜250
℃では、膜質は260 ℃〜440 ℃の場合に比較して若干悪
いものの従来技術から見れば相当によい膜であるが、堆
積速度が1000〜1500Å／分と決して十分に高いとはいえ
なかった。
℃では、膜質は260 ℃〜440 ℃の場合に比較して若干悪
いものの従来技術から見れば相当によい膜であるが、堆
積速度が1000〜1500Å／分と決して十分に高いとはいえ
なかった。
【０１１１】また、基体表面温度が450 ℃以上になる
と、反射率が60％以下、１μm 以上のヒロック密度が10
〜104 cm-2、アロイスパイク発生が０〜30％となり、開
孔内のＡｌ膜の特性は低下した。
と、反射率が60％以下、１μm 以上のヒロック密度が10
〜104 cm-2、アロイスパイク発生が０〜30％となり、開
孔内のＡｌ膜の特性は低下した。
【０１１２】次に上述した方法が溝の埋込みにいかに好
適に用いることができるかを説明する。
適に用いることができるかを説明する。
【０１１３】即ち以下に述べる材料からなる溝の構造に
も好ましく適用されるのである。
も好ましく適用されるのである。
【０１１４】上述したサンプル1-1 にＡｌを成膜した時
と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ膜を形成した。
と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ膜を形成した。
【０１１５】第１の基体表面材料としての溝の形成され
た単結晶シリコンの上に、第２の基体表面材料としての
CVD 法による酸化シリコン膜を形成し、フォトリソグラ
フィー工程によりパターニングを行い、溝の底部に単結
晶シリコン表面を部分的に露出させた。
た単結晶シリコンの上に、第２の基体表面材料としての
CVD 法による酸化シリコン膜を形成し、フォトリソグラ
フィー工程によりパターニングを行い、溝の底部に単結
晶シリコン表面を部分的に露出させた。
【０１１６】このときの熱酸化SiO2膜の膜厚は8000Å、
単結晶シリコンの露出部の大きさは0.25μm ×0.25μm
〜 100μm × 100μm 、溝の深さは２μmであった。こ
のようにしてサンプル1-2 を準備した（以下このような
サンプルを“CVDSiO2(以下SiO2と略す）／単結晶シリコ
ン”と表記することとする）。
単結晶シリコンの露出部の大きさは0.25μm ×0.25μm
〜 100μm × 100μm 、溝の深さは２μmであった。こ
のようにしてサンプル1-2 を準備した（以下このような
サンプルを“CVDSiO2(以下SiO2と略す）／単結晶シリコ
ン”と表記することとする）。
【０１１７】サンプル1-3 は常圧CVD によって成膜した
ボロンドープの酸化膜（以下BSG と略す）／単結晶シリ
コン、サンプル1-4 は常圧CVD によって成膜したリンド
ープの酸化膜（以下PSGと略す）／単結晶シリコン、サ
ンプル1-5 は常圧CVD によって成膜したリンおよびボロ
ンドープの酸化膜（以下BSPGと略す）／単結晶シリコ
ン、サンプル1-6 はプラズマCVD によって成膜した窒化
膜（以下P-SiN と略す）／単結晶シリコン、サンプル1-
7 は熱窒化膜（以下Ｔ- SiN と略す）／単結晶シリコ
ン、サンプル1-8 は減圧CVD によって成膜した窒化膜
（以下LP-SiNと略す）／単結晶シリコン、サンプル1-9
はECR 装置によって成膜した窒化膜（以下ECR-SiN と略
す）／単結晶シリコンである。
ボロンドープの酸化膜（以下BSG と略す）／単結晶シリ
コン、サンプル1-4 は常圧CVD によって成膜したリンド
ープの酸化膜（以下PSGと略す）／単結晶シリコン、サ
ンプル1-5 は常圧CVD によって成膜したリンおよびボロ
ンドープの酸化膜（以下BSPGと略す）／単結晶シリコ
ン、サンプル1-6 はプラズマCVD によって成膜した窒化
膜（以下P-SiN と略す）／単結晶シリコン、サンプル1-
7 は熱窒化膜（以下Ｔ- SiN と略す）／単結晶シリコ
ン、サンプル1-8 は減圧CVD によって成膜した窒化膜
（以下LP-SiNと略す）／単結晶シリコン、サンプル1-9
はECR 装置によって成膜した窒化膜（以下ECR-SiN と略
す）／単結晶シリコンである。
【０１１８】さらに以下に示す第１の基体表面材料（18
種類）と第２の基体表面材料（９種類）の全組み合わせ
によりサンプル1-11〜1-179(注意：サンプル番号1-10、
20、30、40、50、60、70、80、90、100 、110 、120 、
130 、140 、150 、160 、170 、は欠番）を作成した。
第１の基体表面材料として単結晶シリコン（単結晶S
i）、多結晶シリコン（多結晶Si）、非晶質シリコン
（非晶質Si）、タングステン(W) 、モリブデン(Mo)、タ
ンタル(Ta)、タングステンシリサイド(WSi）、チタンシ
リサイド（TiSi）、アルミニウム(Aｌ）、アルミニウム
シリコン(Aｌ-Si ）、チタンアルミニウム(Aｌ-Ti ）、
チタンナイトライド（Ti-N) 、銅（Cu）、アルミニウム
シリコン銅(Aｌ-Si-Cu）、アルミニウムパラジウム（Ａ
ｌ- Pd) 、チタン（Ti）、モリブデンシリサイド( Mo-S
i ）、タンタルシリサイド(Ta-Si）を使用した。第２の
基体表面材料としてはＴ- SiO2，SiO2，BSG ，PSG ，BP
SG，P-SiN ，T-SiN ，LP-SiN，ECR-SiNである。以上の
ような全サンプルについても上述したサンプル1-1 に匹
敵する良好なＡｌ膜を形成することができた。
種類）と第２の基体表面材料（９種類）の全組み合わせ
によりサンプル1-11〜1-179(注意：サンプル番号1-10、
20、30、40、50、60、70、80、90、100 、110 、120 、
130 、140 、150 、160 、170 、は欠番）を作成した。
第１の基体表面材料として単結晶シリコン（単結晶S
i）、多結晶シリコン（多結晶Si）、非晶質シリコン
（非晶質Si）、タングステン(W) 、モリブデン(Mo)、タ
ンタル(Ta)、タングステンシリサイド(WSi）、チタンシ
リサイド（TiSi）、アルミニウム(Aｌ）、アルミニウム
シリコン(Aｌ-Si ）、チタンアルミニウム(Aｌ-Ti ）、
チタンナイトライド（Ti-N) 、銅（Cu）、アルミニウム
シリコン銅(Aｌ-Si-Cu）、アルミニウムパラジウム（Ａ
ｌ- Pd) 、チタン（Ti）、モリブデンシリサイド( Mo-S
i ）、タンタルシリサイド(Ta-Si）を使用した。第２の
基体表面材料としてはＴ- SiO2，SiO2，BSG ，PSG ，BP
SG，P-SiN ，T-SiN ，LP-SiN，ECR-SiNである。以上の
ような全サンプルについても上述したサンプル1-1 に匹
敵する良好なＡｌ膜を形成することができた。
【０１１９】次に、以上のようにＡｌを選択堆積させた
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。このような堆積膜は埋
込配線間を３次元的に結線するのに有効である。
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。このような堆積膜は埋
込配線間を３次元的に結線するのに有効である。
【０１２０】その結果、スパッタリング法によるＡｌ膜
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。
【０１２１】［実施例１］以下、本発明の第１の実施例
としてMOSFETについて説明する。
としてMOSFETについて説明する。
【０１２２】図23(a) は第１実施例によるMOSFETの模式
的上面図、図23(a) は図23(a) のXX’線による模式的断
面図である。図中符号101 はｎ型半導体からなるSi基
板、102 はP-型半導体からなるP-ウエル、103 はP-ウエ
ル102 内に形成されたn+型半導体からなるドレイン領
域、104 はドレイン領域103 同様に形成されたソース領
域、105 はP-ウエル102 とソース電極とがオーミックコ
ンタクトをとるために設けられたP+型半導体のサブ領
域、106 は多結晶シリコンからなるゲート電極、106'は
スルーホールを介してゲート電極106 に接続されている
ゲート電極配線、109は酸化シリコンからなる絶縁層、1
10 は選択酸化法により形成されたバーズビークを有す
るフィールド絶縁膜である。
的上面図、図23(a) は図23(a) のXX’線による模式的断
面図である。図中符号101 はｎ型半導体からなるSi基
板、102 はP-型半導体からなるP-ウエル、103 はP-ウエ
ル102 内に形成されたn+型半導体からなるドレイン領
域、104 はドレイン領域103 同様に形成されたソース領
域、105 はP-ウエル102 とソース電極とがオーミックコ
ンタクトをとるために設けられたP+型半導体のサブ領
域、106 は多結晶シリコンからなるゲート電極、106'は
スルーホールを介してゲート電極106 に接続されている
ゲート電極配線、109は酸化シリコンからなる絶縁層、1
10 は選択酸化法により形成されたバーズビークを有す
るフィールド絶縁膜である。
【０１２３】また、符号120 は本発明の最も特徴的な構
成を示すもので、絶縁層109 のコンタクトホールおよび
ソース領域104 を貫通して、P-ウエル102 に埋め込まれ
たサブ領域105 にまで達している電極であり、単結晶Ａ
ｌで形成されている。さらに、符号121 は絶縁層109 と
電極120 上に形成されているソース電極配線であり、Ａ
ｌで形成されている。そして、122 はドレイン領域103
上のコンタクトホールに埋め込まれたドレイン電極であ
り、単結晶Ａｌで形成されている。123 はドレイン電極
配線である。
成を示すもので、絶縁層109 のコンタクトホールおよび
ソース領域104 を貫通して、P-ウエル102 に埋め込まれ
たサブ領域105 にまで達している電極であり、単結晶Ａ
ｌで形成されている。さらに、符号121 は絶縁層109 と
電極120 上に形成されているソース電極配線であり、Ａ
ｌで形成されている。そして、122 はドレイン領域103
上のコンタクトホールに埋め込まれたドレイン電極であ
り、単結晶Ａｌで形成されている。123 はドレイン電極
配線である。
【０１２４】次に、上記構成のMOSFETの製造方法を図24
(a) 〜(e) を参照して説明する。
(a) 〜(e) を参照して説明する。
【０１２５】公知の製造技術により、Si基板上にP-ウエ
ル102 、ドレイン領域103 、ソース領域104 およびフィ
ールド絶縁膜110 を形成し、その上に絶縁層109 を形成
し、さらにこの絶縁層109 中にゲート電極106 を形成し
た。次に、レジストを使用したフォトリソグラフィーに
よりソース領域104 の上の絶縁層109 上にホールをレジ
スト像として形成した。そして、図24(a) に示すよう
に、CHF3- C2F6系のドライエッチングを用いて絶縁層10
9 をソース領域にまで達するホールを形成した（窓開け
工程）。
ル102 、ドレイン領域103 、ソース領域104 およびフィ
ールド絶縁膜110 を形成し、その上に絶縁層109 を形成
し、さらにこの絶縁層109 中にゲート電極106 を形成し
た。次に、レジストを使用したフォトリソグラフィーに
よりソース領域104 の上の絶縁層109 上にホールをレジ
スト像として形成した。そして、図24(a) に示すよう
に、CHF3- C2F6系のドライエッチングを用いて絶縁層10
9 をソース領域にまで達するホールを形成した（窓開け
工程）。
【０１２６】その後、レジストを除去せずに Cｌ2-CBrF
3 系のドライエッチングによりソース領域104 を貫通
し、P-ウエル102 に入り込むホールを形成した（エッチ
ング工程）。そして、図24(b) に示すように、形成した
ホールの先端にサブ領域105 を形成した（P+形成工
程）。
3 系のドライエッチングによりソース領域104 を貫通
し、P-ウエル102 に入り込むホールを形成した（エッチ
ング工程）。そして、図24(b) に示すように、形成した
ホールの先端にサブ領域105 を形成した（P+形成工
程）。
【０１２７】次に、図24(c) に示すように、前に詳しく
説明した選択Ａｌ-CVD法としてDMAHと水素とを用いて基
体表面を270 ℃に保持して絶縁層109 上面までＡｌを埋
め込んだ（CVD-Ａｌ形成工程）。
説明した選択Ａｌ-CVD法としてDMAHと水素とを用いて基
体表面を270 ℃に保持して絶縁層109 上面までＡｌを埋
め込んだ（CVD-Ａｌ形成工程）。
【０１２８】後は、公知の技術を用いて、図24(d) に示
すように、ドレイン領域103 上の絶縁層109 にコンタク
トホールを形成するとともに（窓開け工程）、再び同じ
Ａｌ-CVD法によりＡｌの埋め込みを行い、図24(e) に示
すように、スパッタリング法により前記電極102 上およ
びドレイン領域103 上にそれぞれソース電極配線121と
ドレイン電極配線123 を形成し（Ａｌ配線工程）、試料
を完成させた。
すように、ドレイン領域103 上の絶縁層109 にコンタク
トホールを形成するとともに（窓開け工程）、再び同じ
Ａｌ-CVD法によりＡｌの埋め込みを行い、図24(e) に示
すように、スパッタリング法により前記電極102 上およ
びドレイン領域103 上にそれぞれソース電極配線121と
ドレイン電極配線123 を形成し（Ａｌ配線工程）、試料
を完成させた。
【０１２９】このように、本発明によれば、MOSFETにお
いて、ソース領域とサブ領域とを電気的に短絡して使用
する場合においても、平面的に余分な面積を必要とせ
ず、必要最小限の構成要素のみで形成し得る。
いて、ソース領域とサブ領域とを電気的に短絡して使用
する場合においても、平面的に余分な面積を必要とせ
ず、必要最小限の構成要素のみで形成し得る。
【０１３０】［実施例２］次に本発明による第２の実施
例を図25(a) に示す。
例を図25(a) に示す。
【０１３１】この第２の実施例は、本発明をCMOS型イン
バータ回路に応用したものである。製造方法は前記実施
例１と基本的には同様であるため、説明を省略する。
バータ回路に応用したものである。製造方法は前記実施
例１と基本的には同様であるため、説明を省略する。
【０１３２】図25(b) は本実施例の回路図、図25(c) は
比較のための従来技術によるものを示したものである。
従来技術である図25(c) と本発明例である図25(a) との
比較から明らかなように、インバータ回路におけるソー
ス領域とサブ領域との接続部に本発明による電極構造を
用いることで、そのレイアウト面積を大幅に縮小するこ
とができる。
比較のための従来技術によるものを示したものである。
従来技術である図25(c) と本発明例である図25(a) との
比較から明らかなように、インバータ回路におけるソー
ス領域とサブ領域との接続部に本発明による電極構造を
用いることで、そのレイアウト面積を大幅に縮小するこ
とができる。
【０１３３】［実施例３］ 次に
本発明による第３の実施例を図26(a),(b) に示す。図26
(c) は本実施例の回路図である。本実施例の主要な製造
方法は前記実施例１と基本的には同様であるため、説明
は省略する。
本発明による第３の実施例を図26(a),(b) に示す。図26
(c) は本実施例の回路図である。本実施例の主要な製造
方法は前記実施例１と基本的には同様であるため、説明
は省略する。
【０１３４】この第３の実施例は、やはりCMOS型インバ
ータ回路に応用したものであり、MOS トランジスタ構造
が縦型であることが前記第２実施例と異なる点である。
図から明らかなように、縦型のMOS トランジスタを使用
する回路では、本発明による電極構造がレイアウト面積
の縮小化において、より一層有効であることがわかる。
ータ回路に応用したものであり、MOS トランジスタ構造
が縦型であることが前記第２実施例と異なる点である。
図から明らかなように、縦型のMOS トランジスタを使用
する回路では、本発明による電極構造がレイアウト面積
の縮小化において、より一層有効であることがわかる。
【０１３５】［実施例４］
次に、本発明による第４の実施例を図27(a),(b) に示
す。図27(c) は本実施例の回路図である。本実施例の主
要な製造方法も前記実施例１と基本的には同様であるた
め、説明は省略する。
次に、本発明による第４の実施例を図27(a),(b) に示
す。図27(c) は本実施例の回路図である。本実施例の主
要な製造方法も前記実施例１と基本的には同様であるた
め、説明は省略する。
【０１３６】この第４の実施例は、やはり縦型MOS トラ
ンジスタで構成したNAND回路に本発明を応用した例であ
る。この例でも、図から明らかなように、本発明による
電極構造がレイアウト面積の縮小化において、より一層
有効であることがわかる。
ンジスタで構成したNAND回路に本発明を応用した例であ
る。この例でも、図から明らかなように、本発明による
電極構造がレイアウト面積の縮小化において、より一層
有効であることがわかる。
【０１３７】［実施例５］図28は本発明の第５の実施例
としてのNOR回路素子の模式的断面図である。
としてのNOR回路素子の模式的断面図である。
【０１３８】図28において、205 および207 はそれぞれ
PMOSおよびNMOSのゲートポリシリコン、206 および208
はゲート絶縁膜、209 はPMOSのドレインp+層，210 はNM
OSのソースn+層,211,212,213および214 はそれぞれドレ
イン209,ソース210,ゲートポリシリコン205 および207
の電極である。本実施例においてもPMOSのソース53とNM
OSのソース201 および210 は接続されている。NMOS側に
はドレインn+層203 に達する埋込み電極61が形成され、
一方PMOS側にはドレインp+層209 の電極211 が形成され
ている。この二つの電極61および211 は前述したＡｌ-C
VDによって選択的に堆積される。図28の構造は図６〜17
と同様の工程で作製することができる。
PMOSおよびNMOSのゲートポリシリコン、206 および208
はゲート絶縁膜、209 はPMOSのドレインp+層，210 はNM
OSのソースn+層,211,212,213および214 はそれぞれドレ
イン209,ソース210,ゲートポリシリコン205 および207
の電極である。本実施例においてもPMOSのソース53とNM
OSのソース201 および210 は接続されている。NMOS側に
はドレインn+層203 に達する埋込み電極61が形成され、
一方PMOS側にはドレインp+層209 の電極211 が形成され
ている。この二つの電極61および211 は前述したＡｌ-C
VDによって選択的に堆積される。図28の構造は図６〜17
と同様の工程で作製することができる。
【０１３９】215 はNOR 回路の第１入力端子でNMOSのゲ
ート207 およびPMOSのゲート205 に接続されている。21
6 はNOR 回路の第２入力端子でNMOSとPMOSの共通のゲー
ト55に接続されている。
ート207 およびPMOSのゲート205 に接続されている。21
6 はNOR 回路の第２入力端子でNMOSとPMOSの共通のゲー
ト55に接続されている。
【０１４０】本素子の動作を説明すると、第１入力端子
215 にNMOSのVTH 以上の電圧たとえば最高電位を印加
し、かつ第２入力端子216 に（最高電位+PMOS のVTH)以
下の電圧、たとえば最低電位を印加するとNMOS直下にチ
ャネルが形成され、NMOSのドレイン203 とソース210 が
導通し、出力端子217 最低電位に保持される。この時PM
OSはp+層101 とソース53がチャネルを通じて導通する
が、ドレイン209 とp+層５１の間にチャネルは形成され
ないのでソース５３は電源にはつながらない。第１入力
端子215 と第２入力端子216 に印加する電圧を入れかえ
ると、NMOSのドレイン203 とソース201 がチャネルを通
じて導通し、出力端子は最低電位に保持される。この
時、PMOSのドレイン209 とp+層51がチャネルを通じて導
通するが、PMOSのソース53とp+層51の間にチャネルが形
成されないので、ソース53は電源にはつながらない。次
に第１入力端子215 および第２入力端子216 に共にNMOS
のVTH 以上の電圧、たとえば最高電位を印加すると、NM
OS直下にチャネルが形成され、ドレイン203 はソース20
1 および210 とチャネルを通じて導通し、出力端子217
は最低電位に保持される。この時PMOS直下にはチャネル
が形成されないので、ソース53は電源にはつながらな
い。次に第１入力端子215 および第２入力端子216 に共
に（最高電位+PMOS のVTH)以下の電圧、たとえば最低電
位を印加すると、PMOS直下にチャネルが形成され、ソー
ス53はp+層51を介してドレイン209と導通し、出力端子2
17 は最高電位に保持される。この時、NMOS直下にはチ
ャネルか形成されないので、 ソース201 および210 は電
源にはつながらない。
215 にNMOSのVTH 以上の電圧たとえば最高電位を印加
し、かつ第２入力端子216 に（最高電位+PMOS のVTH)以
下の電圧、たとえば最低電位を印加するとNMOS直下にチ
ャネルが形成され、NMOSのドレイン203 とソース210 が
導通し、出力端子217 最低電位に保持される。この時PM
OSはp+層101 とソース53がチャネルを通じて導通する
が、ドレイン209 とp+層５１の間にチャネルは形成され
ないのでソース５３は電源にはつながらない。第１入力
端子215 と第２入力端子216 に印加する電圧を入れかえ
ると、NMOSのドレイン203 とソース201 がチャネルを通
じて導通し、出力端子は最低電位に保持される。この
時、PMOSのドレイン209 とp+層51がチャネルを通じて導
通するが、PMOSのソース53とp+層51の間にチャネルが形
成されないので、ソース53は電源にはつながらない。次
に第１入力端子215 および第２入力端子216 に共にNMOS
のVTH 以上の電圧、たとえば最高電位を印加すると、NM
OS直下にチャネルが形成され、ドレイン203 はソース20
1 および210 とチャネルを通じて導通し、出力端子217
は最低電位に保持される。この時PMOS直下にはチャネル
が形成されないので、ソース53は電源にはつながらな
い。次に第１入力端子215 および第２入力端子216 に共
に（最高電位+PMOS のVTH)以下の電圧、たとえば最低電
位を印加すると、PMOS直下にチャネルが形成され、ソー
ス53はp+層51を介してドレイン209と導通し、出力端子2
17 は最高電位に保持される。この時、NMOS直下にはチ
ャネルか形成されないので、 ソース201 および210 は電
源にはつながらない。
【０１４１】このように第１および第２入力端子に最低
電位を与えた時にだけ出力端子が最高電位に保持され、
それ以外の組合わせの時には最低電位に保持されること
でNOR 動作を実現している。
電位を与えた時にだけ出力端子が最高電位に保持され、
それ以外の組合わせの時には最低電位に保持されること
でNOR 動作を実現している。
【０１４２】本実施例も前記図５の例と同様に電極数が
少なく、素子寸法を小さくすることができる。
少なく、素子寸法を小さくすることができる。
【０１４３】［実施例６］図29は本発明の第６の実施例
としてのNAND回路素子の模式的断面図である。
としてのNAND回路素子の模式的断面図である。
【０１４４】図29において、 218 はPMOSのソースp+層,2
19はNMOSのドレインn+層である。本素子においては、PM
OS側にp+ドレイン層51に達する埋込み電極60が形成さ
れ、NMOS側にはドレインn+219 の電極220 が形成されて
いる。電極220 もDMAHと水素を用いたＡｌの選択堆積に
よって形成される。図29の構造も図６〜17と同様の工程
によって作製できる。
19はNMOSのドレインn+層である。本素子においては、PM
OS側にp+ドレイン層51に達する埋込み電極60が形成さ
れ、NMOS側にはドレインn+219 の電極220 が形成されて
いる。電極220 もDMAHと水素を用いたＡｌの選択堆積に
よって形成される。図29の構造も図６〜17と同様の工程
によって作製できる。
【０１４５】221 はNAND回路の第１入力端子でNMOSのゲ
ート207 およびPMOSのゲート205 に接続されている。22
2 はNANDの回路の第２入力端子でNMOSとPMOSの共通のゲ
ート55に接続されている。
ート207 およびPMOSのゲート205 に接続されている。22
2 はNANDの回路の第２入力端子でNMOSとPMOSの共通のゲ
ート55に接続されている。
【０１４６】本素子の動作を説明すると、第１入力端子
221 にNMOSのVTH 以上の電圧、たとえば最高電位を印加
し、かつ第２入力端子222 に（最高電位+PMOS のVTH)以
下の電圧、たとえば最低電位を印加すると、PMOS直下に
チャネルが形成され、PMOSのドレイン51とソース53が導
通し出力端子223 最高電位に保持される。この時NMOSは
n+層203 とドレイン219 がチャネルを通じて導通する
が、ソース201 とn+層203 の間にチャネルは形成されな
いのでソース201は電源にはつながらない。第１入力端
子221 と第２入力端子222に印加する電圧を入れかえる
と、PMOSのドレイン51とソース218 がチャネルを通じて
導通し、出力端子223 は最高電位に保持される。この
時、NMOSのドレイン219 とn+層203 の間にチャネルが形
成されないので、ソース201 は電源にはつながらない。
次に第１および第２入力端子に共に（最高電位+PMOS の
VTH)以下の電圧、たとえば最低電位を印加すると、PMOS
直下にチャネルが形成され、ドレイン51はソース53およ
び218 とチャネルを通じて導通し、出力端子223 は最高
電位に保持される。この時NMOS直下にはチャネルが形成
されないので、ソース201 は電源にはつながらない。次
に第１入力端子および第２入力端子に共にNMOSのVTH 以
上の電圧、たとえば最高電位を印加すると、NMOS直下に
チャネルが形成され、ドレイン219 はn+層203 を介して
ソース200 と導通し、出力端子223 は最低電位に保持さ
れる。この時、PMOS直下にはチャネルが形成されないの
で、 ソース53および218 は電源にはつながらない。
221 にNMOSのVTH 以上の電圧、たとえば最高電位を印加
し、かつ第２入力端子222 に（最高電位+PMOS のVTH)以
下の電圧、たとえば最低電位を印加すると、PMOS直下に
チャネルが形成され、PMOSのドレイン51とソース53が導
通し出力端子223 最高電位に保持される。この時NMOSは
n+層203 とドレイン219 がチャネルを通じて導通する
が、ソース201 とn+層203 の間にチャネルは形成されな
いのでソース201は電源にはつながらない。第１入力端
子221 と第２入力端子222に印加する電圧を入れかえる
と、PMOSのドレイン51とソース218 がチャネルを通じて
導通し、出力端子223 は最高電位に保持される。この
時、NMOSのドレイン219 とn+層203 の間にチャネルが形
成されないので、ソース201 は電源にはつながらない。
次に第１および第２入力端子に共に（最高電位+PMOS の
VTH)以下の電圧、たとえば最低電位を印加すると、PMOS
直下にチャネルが形成され、ドレイン51はソース53およ
び218 とチャネルを通じて導通し、出力端子223 は最高
電位に保持される。この時NMOS直下にはチャネルが形成
されないので、ソース201 は電源にはつながらない。次
に第１入力端子および第２入力端子に共にNMOSのVTH 以
上の電圧、たとえば最高電位を印加すると、NMOS直下に
チャネルが形成され、ドレイン219 はn+層203 を介して
ソース200 と導通し、出力端子223 は最低電位に保持さ
れる。この時、PMOS直下にはチャネルが形成されないの
で、 ソース53および218 は電源にはつながらない。
【０１４７】このように、第１入力端子および第２入力
端子に最高電位を与えた時にだけ出力端子が最低電位に
保持され、それ以外の組合わせの時には最高電位に保持
されることでNAND動作を実現している。
端子に最高電位を与えた時にだけ出力端子が最低電位に
保持され、それ以外の組合わせの時には最高電位に保持
されることでNAND動作を実現している。
【０１４８】このNAND回路素子も電極数が少なく、素子
寸法を縮小することができる。
寸法を縮小することができる。
【０１４９】なお、上記実施例５，６は、ｎ型とｐ型を
入れかえても同様の効果を得られる。
入れかえても同様の効果を得られる。
【０１５０】また、Poly-Si 電極を金属またはシリサイ
ドにしても同様の効果が得られる。
ドにしても同様の効果が得られる。
【０１５１】
【発明の効果】以上説明したように、本発明によれば、
半導体装置の構成において、平面的に余分な面積を必要
とせず、必要最小限の構成要素のみで形成することがで
き、レイアウト面積を大幅に縮小することができ、微細
加工および高集積化に適し、微細な機能素子を有する半
導体装置を提供することができる。
半導体装置の構成において、平面的に余分な面積を必要
とせず、必要最小限の構成要素のみで形成することがで
き、レイアウト面積を大幅に縮小することができ、微細
加工および高集積化に適し、微細な機能素子を有する半
導体装置を提供することができる。
【図１】従来の半導体装置の一例を示すもので、図１
(a) は模式的上面図、図１(b) は図１(a) のAA’線に沿
う模式的断面図である。
(a) は模式的上面図、図１(b) は図１(a) のAA’線に沿
う模式的断面図である。
【図２】従来の半導体装置の他の例を示すもので、図２
(a) は模式的上面図、図２(b)は図２(a) のBB’線に沿
う模式的断面図である。
(a) は模式的上面図、図２(b)は図２(a) のBB’線に沿
う模式的断面図である。
【図３】従来のCMOSトランジスタの模式的断面図であ
る。
る。
【図４】図４(a),(b),(c),(d) は本発明の半導体装置の
特徴を説明するためのもので、それぞれ本発明の変形形
態を示す断面図である。
特徴を説明するためのもので、それぞれ本発明の変形形
態を示す断面図である。
【図５】図５(a) は本発明の好適な実施態様を説明する
断面図、図５(b) はその等価回路図である。
断面図、図５(b) はその等価回路図である。
【図６】図５に示した構造を作製する工程を示す図であ
る。
る。
【図７】図５に示した構造を作製する工程を示す図であ
る。
る。
【図８】図５に示した構造を作製する工程を示す図であ
る。
る。
【図９】図５に示した構造を作製する工程を示す図であ
る。
る。
【図１０】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１１】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１２】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１３】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１４】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１５】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１６】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１７】図５に示した構造を作製する工程を示す図で
ある。
ある。
【図１８】CVD-Al膜やAlを主成分とする金属膜を成膜す
るに好適な金属膜連続形成装置の構成図である。
るに好適な金属膜連続形成装置の構成図である。
【図１９】CVD-Al膜やAlを主成分とする金属膜を成膜す
るに好適な金属膜連続形成装置の構成図である。
るに好適な金属膜連続形成装置の構成図である。
【図２０】CVD-Al膜やAlを主成分とする金属膜を成膜す
るに好適な金属膜連続形成装置の構成図である。
るに好適な金属膜連続形成装置の構成図である。
【図２１】図20で示した装置の動作説明図である。
【図２２】図22(a),(b),(c) はAl-CVD法により電極およ
び配線を形成するための成膜手順を説明する模式的斜視
図である。
び配線を形成するための成膜手順を説明する模式的斜視
図である。
【図２３】図23(a) は本発明の第１実施例によるMOSFET
の模式的上面図、図23(b) は図23(a) のX-X'線に沿う模
式的断面図である。
の模式的上面図、図23(b) は図23(a) のX-X'線に沿う模
式的断面図である。
【図２４】図24(a) ないし(e) は図23(a),(b) に示した
MOSFETの製造方法を説明する模式的断面図である。
MOSFETの製造方法を説明する模式的断面図である。
【図２５】図25(a) は本発明の第２実施例によるCMOS型
インバータ回路に応用した半導体装置の模式的断面図、
図25(b) は本実施例の回路図、図25(c) は本実施例の比
較とした従来技術による装置の模式的断面図である。
インバータ回路に応用した半導体装置の模式的断面図、
図25(b) は本実施例の回路図、図25(c) は本実施例の比
較とした従来技術による装置の模式的断面図である。
【図２６】図26(a) は本発明の第３実施例によるCMOS型
インバータ回路に応用した半導体装置の模式的上面図、
図26(b) は図26(a) のY-Y'線に沿う模式的断面図、図26
(c) は本実施例の回路図である。
インバータ回路に応用した半導体装置の模式的上面図、
図26(b) は図26(a) のY-Y'線に沿う模式的断面図、図26
(c) は本実施例の回路図である。
【図２７】図27(a) は本発明の第４実施例による縦形MO
S トランジスタで構成したNAND回路に応用した半導体装
置の模式的上面図、図27(b) は図27(a) のZ-Z'線に沿う
模式的断面図、図27(c) は本実施例の回路図である。
S トランジスタで構成したNAND回路に応用した半導体装
置の模式的上面図、図27(b) は図27(a) のZ-Z'線に沿う
模式的断面図、図27(c) は本実施例の回路図である。
【図２８】本発明の第５の実施例の模式的断面図であ
る。
る。
【図２９】本発明の第６の実施例の模式的断面図であ
る。
る。
１ PMOSトランジスタ 31 NMOSトランジスタ 51 埋込みドレイン領域 52 チャネル領域 53 ソース 54 ゲート絶縁膜 55 共通のゲート 57 ｐ型基板 58 絶縁膜 60,61 埋込み電極 62,63,64 電極 101 Si基板 102 第１半導体領域（P-ウエル） 103 ドレイン領域 104 第２半導体領域（ソース領域） 105 サブ領域 106 ゲート電極 106' ゲート電極配線 109 絶縁層 110 フィールド絶縁膜 120 電極 121 ソース電極配線 122 ドレイン電極 123 ドレイン電極配線 201 ソース 202 チャネル領域 203 埋込みドレイン領域 205,207 ゲート 206,208 ゲート酸化膜 209 ドレイン 210 ソース 218 ソース 219 ドレイン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−148147（ＪＰ，Ａ) 特開 平２−36540（ＪＰ，Ａ) 特開 昭63−194353（ＪＰ，Ａ) 第50回応用物理学会学術講演会講演予 稿集 第２分冊（1989）Ｐ631 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 29/41 H01L 29/78
Claims (7)
- 【請求項１】 第１導電型の第１半導体領域と、この第
１半導体領域の下に設けられ、前記第１導電型とは異な
る第２導電型の第２半導体領域とを有し、前記第２半導
体領域に電気的に接続される電極が、前記第１半導体領
域を通じて形成され、前記第１半導体領域と前記第２半
導体領域とが前記電極によって電気的に短絡されてお
り、前記第２半導体領域が電界効果トランジスタのソー
スまたはドレイン領域であり、 前記電界効果トランジスタが埋込みゲート領域を有し、
該埋込みゲートの両側に前記電界効果トランジスタとし
てＰＭＯＳトランジスタとＮＭＯＳトランジスタがそれ
ぞれ形成されていることを特徴とする半導体装置。 - 【請求項２】 前記電極がＡｌまたはＡｌを主成分とす
る導電材料により形成されていることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 該半導体装置がＮＯＴ回路素子であるこ
とを特徴とする請求項１または２に記載の半導体装置。 - 【請求項４】 該半導体装置がＮＯＲ回路素子であるこ
とを特徴とする請求項１または２に記載の半導体装置。 - 【請求項５】 該半導体装置がＮＡＮＤ回路素子である
ことを特徴とする請求項１または２に記載の半導体装
置。 - 【請求項６】 半導体基体にＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタのそれぞれのドレイン領域を埋
込み形成する工程と、 前記ＰＭＯＳトランジスタのドレイン領域とＮＭＯＳト
ランジスタのドレイン領域の接合部を貫く様に開口部を
形成する工程と、 前記開口部の内表面を覆う絶縁膜を形成する工程と、 前記開口部内に前記ＰＭＯＳトランジスタと前記ＮＭＯ
Ｓトランジスタの共通のゲートを堆積する工程と、 前記ＰＭＯＳトランジスタの埋込みドレイン領域および
ＮＭＯＳトランジスタの埋込みドレイン領域の少なくも
と一方に達する埋込み電極を形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記二つの埋込みドレイン領域の少なく
とも一方に達する開口部を設け、ジメチルアルミニウム
ハイドライトと水素とを用いたＣＶＤ法によって前記開
口部にＡｌを選択的に堆積させて前記埋込み電極を形成
することを特徴とする請求項６に記載の半導体装置の製
造方法。
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|---|---|---|---|
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| JP2-139618 | 1990-05-31 | ||
| JP20814590 | 1990-08-08 | ||
| JP2-208145 | 1990-08-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04226075A JPH04226075A (ja) | 1992-08-14 |
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03129771A Expired - Fee Related JP3067263B2 (ja) | 1990-05-31 | 1991-05-31 | 半導体装置およびその製造方法 |
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| DE (1) | DE69127402T2 (ja) |
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