DE2930780C2 - Verfahren zur Herstellung eines VMOS-Transistors - Google Patents
Verfahren zur Herstellung eines VMOS-TransistorsInfo
- Publication number
- DE2930780C2 DE2930780C2 DE2930780A DE2930780A DE2930780C2 DE 2930780 C2 DE2930780 C2 DE 2930780C2 DE 2930780 A DE2930780 A DE 2930780A DE 2930780 A DE2930780 A DE 2930780A DE 2930780 C2 DE2930780 C2 DE 2930780C2
- Authority
- DE
- Germany
- Prior art keywords
- zone
- conduction
- type
- epitaxial layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- 229910020472 SiO7 Inorganic materials 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30608—Anisotropic liquid etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
Description
— in der die Epitaxieschicht (2) abdeckenden
SiC^-Schicht (3) wird ein Fenster (4) geöffnet,
— durch das Fenster (4) wird der Halbleiterkörper mit einer Mischung aus n- und p-Dotierungsmitteln
dotien und anschließend werden die Zone entgegengesetzter Leitungsart (5) und die
Source-Zone (6) mittels gleichzeitiger Diffusion erzeugt.
Die Erfindung betrifft ein verbessertes, vereinfachtes Verfahren zur Herstellung eines VMOS-Transistors
nach dem Oberbegriff des Anspruchs 1.
Die herkömmlichen MOS-Feldeffekt-Transistoren besitzen bekanntlich einen hohen »Ein«-Widerstand
und ein ungünstiges Schaltverhalten, der Grund hierfür ist in der relativ geringen Genauigkeit zu suchen, mit der
sich laterale Transistorstrukturen herstellen lassen. Die den »Ein«-Widerstand bestimmende Länge des Kanals
läßt sich nämlich nicht unter ein bestimmtes Maß bringen. Ferner führt die erforderliche große Überlappung
der Gate-Elektrode über Drain und Source zu hohen Kapazitäten und somit langen Schaltzeiten.
Deshalb sind Leistungstransistoren in dieser Technologie insbesondere für höhere Frequenzen relativ
schwierig realisierbar.
Aus den genannten Gründen ist man in der letzten Zeit dazu übergegangen, die laterale Struktur durch eine
vertikale Struktur zu ersetzen, was zu den bekannten VMOS-Transistoren geführt hat (siehe Nachrichten
Elektronik, 1-1978, Seiten 15 bis 18, sowie Elektronik 1977, Heft 8, Seite 35). Diese Transistoren besitzen alle
Vorzüge von MOS-Feldeffekt-Transistoren, wodurch sie sich gegenüber den bipolaren abheben, sie zeigen
dabei gleichzeitig wie letztere hohe Schaltgeschwindigkeiten, ja sie sind ihnen in denselben sogar noch
überlegen.
Das Herstellverfahren für bipolare Transistoren und VMOS-Transistoren ist weitgehend identisch bis auf das
Ätzen des V-förmigen Grabens und der nachfolgenden Gate-Oxidation.
Damit erhöht sich beim VMOS-Prozeß gegenüber ίο dem Bipolar-Prozeß die Anzahl der Verfahrensschritte,
und es steigen auch die Kosten.
In der DE-OS 29 04 769 wird ein VMOS-Transistor beschrieben, bei dem der Halbleiterkörper aus Schichten
mit gleicher Leitungsart, jedoch unterschiedlicher is Fremdstoffkonzentration besteht Auf diesem Halbleiterkörper
ist eine Schicht von entgegengesetzter Leitungsart und darüber wiederum eine Schicht von der
Leitungsart des Halbleiterkörpers angeordnet. Es entstehen dadurch Gleichrichterübergänge, in die unter
Zuhilfenahme entsprechender Masken durch anisotropes Ätzen V-Nuten eingelassen werden, die sich durch
beide oder nur durch einen der Gleichrichterübergänge erstrecken. Die Schichten unterschiedlicher Leitungsart
werden dabei durch Ionenimplantation der einen Fremdstoffkonzentration und Eindiffusion der anderen
Fremdstoffkonzentration erzeugt.
Der Erfindung liegt die Aufgabe zugrunde, im Hinblick auf den genannten Stand der Technik ein
vereinfachtes, kostenreduzierendes Verfahren zur Herstellung von VMOS-Transistoren anzugeben. Diese
Aufgabe wird durch die im Anspruch angegebene Erfindung gelöst.
Die Erfindung wird anhand der F i g. 1 bis 4 der Zeichnung näher erläutert.
Fig. 1 bis 3 zeigen die einzelnen Schritte des Herstellungsverfahrens nach der Erfindung an einem
speziellen Ausführungsbeispiel, einem n-Kana!-VMOS-Transistor.
Fig.4 zeigt den Querschnitt durch einen p-Kanal-VMOS-Transistor.
Bei den Fig. 1 bis 3 wird von einem η+ -dotierten
Substrat 1 aus (lOO)-orientiertem Silicium ausgegangen,
um das Ätzen der V-förmigen Gräben mittels anisotroper Ätzmittel in selbstbegrenzender Weise
durchführen zu können. Auf dem Substrat 1 wird eine Schicht 2 aus η-dotiertem Silicium epitaktisch abgeschieden,
auf der dann durch thermische Oxidation eine SiO2-Schicht 3 erzeugt wird. Mit Hilfe der Photolithographietechnik
öffnet man nun in der SiO2-Schicht 3 das Fenster4(siehe Fig. 1).
Durch dieses Fenster 4 wird der Halbleiterkörper mit einer Mischung aus n- und p-Dotierungsmitteln dotiert.
Als Dotierungsmittel können Bor, Arsen und Phosphor gewählt werden. Dabei ist darauf zu achten, daß im Falle
der Herstellung eines η-Kanals das die Zone der p-Leitungsart ergebenden Dotierungsmittel die größere
Diffusionskonstante besitzen muß. Im vorliegenden Fall wurde Bor und Arsen gewählt. Nach der Dotierung wird
die Halbleiterscheibe der Diffusion unterworfen und man erhält die in Fig. 2 dargestellte Struktur mit der
p-leitenden Zone 5 und der η-leitenden Zone 6 (F i g. 2).
Als nächster Schritt erfolgt nun die Herstellung eines V-förmigen Grabens, und zwar nicht nur für den
Gate-Anschluß, sondern auch gleichzeitig für die Verbindung der p-leitenden Zone 5 mit dem Source-Anschluß.
Hierzu wird eine Maske mit unterschiedlich breiten Ätzfenstern verwendet, die in einem bestimmten
Mindestabstand zueinander angeordnet sind. Mittels
eines anisotropen Ätzmittels werden dann die V-förmigen Gräben geätzt Durch unterschiedliche Breite der
Ätzfenster, deren Ran.dabstand in der Zeichenebene der Breite der V-förmigen Gräben entspricht, und die
Verwendung von Silicium der kristallographischen
(100)-Ordnung in Verbindung mit einem anisotropen
Ätzmittel erhält man abgestufte /Vztiefen, wobei der Ätzvorgang auch noch selbstbegrenzend ist
Auf diese Weise wird einmal ein tiefer V-förmiger Graben 8 für den Gate-Anschluß und ein weniger tief
reichender V-förmiger Graben 7 für die Verbindung des Source-Anschlusses 10 mit der p-leitenden Zone 5
erreicht Zusammen mit der Ablagerung des Gate-Oxides im Graben 8 wird anschließend eine Oxidschutzschicht
in dem Graben 7 abgelagert, die dann zur Kontaktöffnung für die Source-Metallisierung mittels
Photoätztechnik entfernt wird. Im Anschluß daran wird Aluminium aufgebracht und nach entsprechender
Maskierung geätzt, se daß im Bereich von Source und Gate die gewünschten Aluminium-Kontakte, d. h. der
Source-Anschluß 10 und der Gate-Anschluß 9, entstehen (Fig. 3). Das erfindungsgemäße Verfahren wird in
den F i g. 1 bis 3 anhand der Herstellung eines n-Kanal-VMGS-Transistors
gezeigt Die gleiche Technik läßt sich selbstverständlich auch zur Herstellung eines
p-Kanal-VMOS-Transistors anwenden, man muß dann lediglich von einem p+-Substrat 11 ausgehen (Fig.4),
auf dem eine p-dotierte Epitaxschicht 12 abgeschieden
ίο wird, in der wiederum die η-leitende Zone 6 und die
p-leitende Zone 5 eindiffundiert werden. Hierbei ist zu
berücksichtigen, daß der zur η-Dotierung herangezogene Dotierstoff eine größere Diffusionskonstante aufweisen
muß als der Stoff, der zur p-Dotierung benutzt wird.
Der Querschnitt durch einen solchen fertigen p-Kanal-VMOS-Transistor
ist in F i g. 4 dargestellt. Das erfindungsgemäße Verfahren hat den Vorteil, daß gegenüber
des herkömmlichen VMOS-Prozesses ein Diffusionsprozeß eingespart wird.
Hierzu 1 Blatt Zeichnungen
Claims (1)
- Patentanspruch:Verfahren zur Herstellung eines VMOS-Transistors mit einem hochdotierten Substrat der einen Leitungsart und einer darüber angeordneten, schwächer dotierten Epitaxieschicht der gleichen Leitungsart, die von einer SiO7-Schicht abgedeckt ist. mit einer in die Epitaxieschicht eingebrachten Zone entgegengesetzter Leitungsart, in die wiederum eine Zone von der Leitungsart der Epitaxieschicht als Source-Zone eindiffundiert ist, mit einem bis in die Epitaxieschicht reichenden V-förmigen Graben, der die Gate-Elektrode enthält, mit einem weiteren V-förmigen Graben, der nur bis in die über der Epitaxieschicht liegende Zone der entgegengesetzten Leitungsart reicht und den Source-Anschluß enthält, der die Source-Zone und die Zone entgegengesetzter Leitungsart verbindet, wobei die V-förmigen Gräben unterschiedlicher Tiefe unter Verwendung einer entsprechenden Ätzmaskierung mit unterschiedlich breiten, in einem bestimmten Abstand zueinander angeordneten Ätzfenstern erzeugt und dann anschließend die Gräben mit einer SiC>2-Schicht ausgekleidet werden, wobei ferner in diese im Bereich des kleineren V-förmigen Grabens der Kontaktierungsbereich für den Source-Anschluß freigelegt wird und schließlich eine Aluminiumschicht aufgedampft und unter Zuhilfenahme einer entsprechenden Maske unter Ausbildung der Kontakte für den Gate- und Source-Anschluß geätzt wird, gekennzeichnet durch die folgenden Verfahrensschritte:
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2930780A DE2930780C2 (de) | 1979-07-28 | 1979-07-28 | Verfahren zur Herstellung eines VMOS-Transistors |
GB8020113A GB2055247B (en) | 1979-07-28 | 1980-06-19 | Method of fabricating vmos transistors |
JP8529480A JPS5621373A (en) | 1979-07-28 | 1980-06-25 | Method of manufacturing vvmos transistor |
FR8016208A FR2462779A1 (fr) | 1979-07-28 | 1980-07-23 | Methode de fabrication de transistors vmos |
IE1543/80A IE50027B1 (en) | 1979-07-28 | 1980-07-24 | Method of fabricating vmos transistors |
IT23733/80A IT1194673B (it) | 1979-07-28 | 1980-07-28 | Metodo di fabbricazione di transistori cosiddetti vmos |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2930780A DE2930780C2 (de) | 1979-07-28 | 1979-07-28 | Verfahren zur Herstellung eines VMOS-Transistors |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2930780A1 DE2930780A1 (de) | 1981-01-29 |
DE2930780C2 true DE2930780C2 (de) | 1982-05-27 |
Family
ID=6077092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2930780A Expired DE2930780C2 (de) | 1979-07-28 | 1979-07-28 | Verfahren zur Herstellung eines VMOS-Transistors |
Country Status (6)
Country | Link |
---|---|
JP (1) | JPS5621373A (de) |
DE (1) | DE2930780C2 (de) |
FR (1) | FR2462779A1 (de) |
GB (1) | GB2055247B (de) |
IE (1) | IE50027B1 (de) |
IT (1) | IT1194673B (de) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2570880A1 (fr) * | 1984-09-27 | 1986-03-28 | Rca Corp | Procede de fabrication d'un transistor a effet de champ a grille isolee et transistor ainsi obtenu |
US4748103A (en) * | 1986-03-21 | 1988-05-31 | Advanced Power Technology | Mask-surrogate semiconductor process employing dopant protective region |
GB2199694A (en) * | 1986-12-23 | 1988-07-13 | Philips Electronic Associated | A method of manufacturing a semiconductor device |
US5023196A (en) * | 1990-01-29 | 1991-06-11 | Motorola Inc. | Method for forming a MOSFET with substrate source contact |
MY107475A (en) * | 1990-05-31 | 1995-12-30 | Canon Kk | Semiconductor device and method for producing the same. |
DE4435458C2 (de) * | 1994-10-04 | 1998-07-02 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
EP1005091B1 (de) * | 1998-11-17 | 2002-07-10 | STMicroelectronics S.r.l. | Methode zur Herstellung von einem MOSFET mit einem vertikalen Kanal |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2076037B1 (de) * | 1970-01-12 | 1975-01-10 | Ibm | |
US4219835A (en) * | 1978-02-17 | 1980-08-26 | Siliconix, Inc. | VMOS Mesa structure and manufacturing process |
-
1979
- 1979-07-28 DE DE2930780A patent/DE2930780C2/de not_active Expired
-
1980
- 1980-06-19 GB GB8020113A patent/GB2055247B/en not_active Expired
- 1980-06-25 JP JP8529480A patent/JPS5621373A/ja active Pending
- 1980-07-23 FR FR8016208A patent/FR2462779A1/fr active Granted
- 1980-07-24 IE IE1543/80A patent/IE50027B1/en unknown
- 1980-07-28 IT IT23733/80A patent/IT1194673B/it active
Also Published As
Publication number | Publication date |
---|---|
JPS5621373A (en) | 1981-02-27 |
DE2930780A1 (de) | 1981-01-29 |
IT8023733A0 (it) | 1980-07-28 |
IE801543L (en) | 1981-01-28 |
IT1194673B (it) | 1988-09-22 |
IE50027B1 (en) | 1986-02-05 |
FR2462779A1 (fr) | 1981-02-13 |
FR2462779B3 (de) | 1982-04-02 |
GB2055247A (en) | 1981-02-25 |
GB2055247B (en) | 1983-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0123182B1 (de) | Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen | |
DE19527131B4 (de) | Halbleitervorrichtung mit einer T-förmigen Gatestruktur und Verfahren zu deren Herstellung | |
DE1764056C2 (de) | Verfahren zum Herstellen einer Halbleiteranordnung | |
DE4212829A1 (de) | Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren | |
DE10234392B4 (de) | Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür | |
DE2700873A1 (de) | Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren | |
DE3932621A1 (de) | Halbleitervorrichtung und verfahren zur herstellung derselben | |
DE3709708C2 (de) | Halbleitervorrichtung sowie Verfahren zur Herstellung eines Feldeffekttransistors | |
DE3030385C2 (de) | Verfahren zur Herstellung einer MOS-Halbleitervorrichtung | |
DE2247975C3 (de) | Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren | |
DE2845460A1 (de) | Verfahren zur herstellung einer halbleitervorrichtung | |
DE3939319A1 (de) | Asymmetrischer feldeffekttransistor und verfahren zu seiner herstellung | |
DE2404184A1 (de) | Mis-halbleitervorrichtung und verfahren zu deren herstellung | |
EP0981155A2 (de) | Verfahren zur Herstellung einer Halbleiter-Isolationsschicht und eines diese Halbleiter-Isolationsschicht enthaltenden Halbleiterbauelements | |
DE2419019C3 (de) | Verfahren zum Herstellen eines Sperrschichtfeldeffekttransistors | |
EP0038994A2 (de) | Kontakt für MIS-Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE2633714C2 (de) | Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung | |
DE19543859B4 (de) | Transistor und Transistorherstellungsverfahren | |
DE19750221B4 (de) | Verfahren zu Herstellung eines Halbleiterbauteils mit MOS-Gatesteuerung | |
DE2930780C2 (de) | Verfahren zur Herstellung eines VMOS-Transistors | |
DE2752335C3 (de) | Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors mit einem vertikalen Kanal | |
EP0062883B1 (de) | Verfahren zur Herstellung eines integrierten bipolaren Planartransistors | |
DE2316095A1 (de) | Verfahren zur herstellung integrierter schaltungen mit komplementaer-kanal-feldeffekttransistoren | |
DE2219696C3 (de) | Verfarhen zum Herstellen einer monolithisch integrierten Halbleiteranordnung | |
EP0270703B1 (de) | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OAP | Request for examination filed | ||
OD | Request for examination | ||
D2 | Grant after examination | ||
8339 | Ceased/non-payment of the annual fee |