DE69012611T2

DE69012611T2 - Verfahren zum Herstellen bipolarer vertikaler Transistoren und von Hochspannungs-CMOS-Transistoren in einer einzigen integrierten Schaltung.

Info

Publication number: DE69012611T2
Application number: DE69012611T
Authority: DE
Inventors: Walter Kirk Kosiak; Jonathan Douglas Mann; Jack Duana Parrish; Paul Russell Rowlands; Douglas Robert Schnabel
Original assignee: Delco Electronics LLC
Current assignee: Delphi Technologies Inc
Priority date: 1989-03-17
Filing date: 1990-02-09
Publication date: 1995-01-19
Anticipated expiration: 2010-02-10
Also published as: JPH03201474A; KR930009030B1; EP0388000A2; KR900015317A; DE69012611D1; EP0388000B1; US4918026A; EP0388000A3

Description

Bereich der Erfindung

Diese Erfindung bezieht sich auf die Herstellung halbleitender integrierter Schaltungen und insbesondere auf solche Schaltungen, die sowohl bipolare Flächentransistoren als auch Metall-Oxid-Halbleiter-(MOS-)Transistoren auf einem gemeinsamen Halbleiter-Substrat bzw. halbleitenden Substrat oder Chip, wie in dem Oberbegriff von Anspruch 1 spezifiziert ist, einschließen, zum Beispiel wie in einem Artikel von Zeitzoff et al. in dem IEEE Journal of Solid State Circuits offenbart ist, auf den nachher in der Spezifikation verwiesen wird.

Relevante Patentanmeldungen

Diese Anmeldung bezieht sich auf die ebenfalls anstehende, US-A-5047358 entsprechende EP-A-0387999 mit dem Titel "Verfahren zum Herstellen von Hoch- und Niederspannungs-CMOS-Transistoren auf einem einzelnen Chip für eine integrierte Schaltung", die gleichzeitig mit dieser Anmeldung eingereicht wird.

Hintergrund der Erfindung

Obwohl bipolare Transistoren vor MOS-Transistoren verfügbar waren, ist in den letzten Jahren das Gewicht auf MOS-Transistoren, insbesondere komplementäre MOS- (CMOS-)-Transistoren, gelegt worden. Bipolare Transistoren weisen jedoch einige Vorteile gegenüber MOS-Transistoren auf, welche eine höhere Transkonduktanz, eine höhere Ausgangsimpedanz und eine höhere Schaltgeschwindigkeit und in einer vertikalen Form die Befähigung, im allgemeinen größere Ströme pro Einheitsvorrichtungsfläche zu senken, einschließen.
Aus diesem Grund gibt es Schaltungsanwendungen, wo es wünschenswert ist, sowohl bipolare Transistoren als auch MOS-Transistoren, insbesondere CMOS-Transistoren, einzuschließen. Außerdem ist es wegen der Vorteile monolithischer integrierter Schaltungen in derartigen Schaltungsanwendungen wünschenswert, beide Transistorformen auf einem gemeinsamen halbleitenden Substrat oder einzelnen Chip aufzunehmen.
Unter den Schaltungsanwendungen, wo man erwartet, daß so eine monolithische integrierte Schaltung nützlich ist, befinden sich lineare Schaltungen, wie zum Beispiel temperaturstabile Spannungsregler, Bandlücken-Referenzschaltungen, Niedereingangs- Offset-Schaltungen und Rückkopplungs-Verstärkerschaltungen.
Außerdem ist es für eine leichte Herstellung wünschenswert, ein Fabrikationsverfahren zu besitzen, in welchem sowohl bipolare als auch MOS-Transistoren im wesentlichen parallel mit einem Minimum an Bearbeitungsschritten gebildet werden.
Diese Faktoren sind in einem Artikel mit dem Titel "Ein isolierter vertikaler n-p-n- Transistor in einem n-Vertiefungs-CMOS-Verfahren", der in IEEE Journal of Solid State Circuits, Band SC-20, Nr. 2, April 1985, Seiten 489 - 493 veröffentlicht ist, erkannt worden. In dem darin beschriebenen Verfahren wird ein vertikaler n-p-n- Transistor auf einem Chip zusammen mit Niederspannungs-CMOS-Transistoren durch Modifikation eines Standardverfahrens gebildet, um sowohl die Dosierung der Einlagerung, die verwendet wird, um die Quelle und den Drain des PMOS-Transistors zu bilden, als auch die Ausglühbedingungen für die Einlagerung zu ändern.

Zusammenfassung der Erfindung

Ein Verfahren gemäß der vorliegenden Erfindung ist durch die in dem kennzeichnenden Teil von Anspruch 1 spezifizierten Merkmale gekennzeichnet.
Die vorliegende Erfindung ist ein Verfahren, um auf einem gemeinsamen halbleitenden Substrat bekannte, vertikale bipolare Transistoren und bekannte Hochspannungs- CMOS-Transistoren des (LDD)-Transistortyps mit gering dotiertem Drain zu bilden, in welchem die vertikalen n-p-n-Transistoren durch die gleiche Reihe von Schritten gebildet werden, die verwendet wird, um die LDD-Transistoren nur mit Maskenmodifikationen, aber ohne zusätzliche Maskierungsschritte zu bilden.
Insbesondere werden in einer veranschaulichenden Ausführungsform der Erfindung, die unten beschrieben werden soll, vertikale bipolare n-p-n-Transistoren auf einem p- Typ-Substrat wie LDD-CMOS-Transistorpaare durch ein Verfahren gebildet, in welchem ein Einlagerungsschritt, der verwendet wird, um die gering dotierten p-Typ- Erweiterungsvertiefungen der PMOS-Transistoren von jedem CMOS-Paar zu bilden, auch dazu dient, eine gering dotierte Basis für jeden der bipolaren Transistoren zu bilden. Der Einlagerungsscliritt, der beim Bilden der hochdotierten Zonen der Quellen und Drains der PMOS-Transistoren von jedem CMOS-Paar verwendet wird, wird ebenfalls beim Bilden des hochdotierten Basis-Kontaktbereichs von jedem bipolaren Transistor verwendet. Der Einlagerungsschritt, der beim Bilden der hochdotierten Quellen und Drains der NMOS-Transistoren verwendet wird, wird ebenfalls beim Bilden des Emitters und des hochdotierten Kollektor-Kontaktbereichs von jedem bipolaren Transistor verwendet. Für die besten Ergebnisse mit diesem Verfahren ist es insbesondere wichtig, die p-Typ-Einlagerung, die für die Drain-Erweiterung und vertikale Basis verwendet wird, geeignet anzupassen, so daß der Erwärmungsschritt, der zum Bilden von Feld-Oxidationsbereichen genutzt wird, verwendet werden kann, um diese Einlagerung geeignet hineinzutreiben.
Außerdem kann das Verfahren ohne irgendwelche zusätzliche Schritte verwendet werden, sondern einfach mit einer Maskenänderung, um ebenfalls auf dem gemeinsamen Substrat Niederspannungs-CMOS-Transistorpaare zu bilden, die keine gering dotierten Drain-Erweiterungen einschließen. Die Einzelheiten von solch einem Verfahren sind in der oben identifizierten, relevanten europäischen Patentanmeldung bekanntgemacht.
Die Erfindung wird aus der folgenden ausführlicheren Beschreibung, die in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird, und den Ansprüchen besser verstanden werden.

Kurze Beschreibung der Zeichnungen

Figur 1 zeigt einen Querschnitt eines halbleitenden Chips, der einen PMOS- Transistor des LDD-Typs, einen NMOS-Transistor des LDD-Typs und einen vertikalen bipolaren (d.h. Flächen-) n-p-n-Transistor einschließt; und
die Figuren 2A, 2B, 2C, 2D, 2E, 2F und 2G stellen gemäß einer veranschaulichenden Ausführungsform der Erfindung ausgewählte Stufen eines halbleitenden Substrats dar, das bearbeitet wird, um einen Chip der in Figur 1 dargestellten Art zu bilden.
Es sollte bemerkt werden, daß die Zeichnung nicht maßstabgerecht ist.
Außerdem sind in der Zeichnung, wie es in der Technik üblich ist, gering dotierte halbleitende Bereiche durch ein Minus-(-)-Zeichen (z.B. n-) bezeichnet, während hochdotierte halbleitende Bereiche durch ein Plus-(+)-Zeichen (z.B. p+) bezeichnet sind. Gering dotierte Bereiche sind im allgemeinen diejenigen, die eine Dotierungskonzentration von nicht mehr als etwa 5 x 10¹&sup6; Verunreinigungen/cm³ aufweisen, und hochdotierte Bereiche sind im allgemeinen diejenigen, die eine Dotierungskonzentration von mindestens 1 x 10¹&sup9; Verunreinigungen/cm³ aufweisen.

Ausführliche Beschreibung

In Figur 1 ist nun eine monokristalline Siliziumscheibe bzw. ein monokristalliner Siliziumchip 10 dargestellt, der ein Haupt-Substratteilstück 12 aufweist, das vom gering dotierten p-Typ ist. Bei einer Oberseite 12a des Substrates 12 sind ein NMOS- Transistor 100, ein PMOS-Transistor 200 und ein vertikaler bipolarer n-p-n-Transistor 300 ausgebildet. Jeder der MOS-Transistoren 100 und 200 ist von dem Typ mit gering dotiertem Drain, um so ohne einen Lawinendurchbruch feldinduzierten Spannungen zwischen einer Quelle und einem Drain von wenigstens etwa 30 Volt widerstehen zu können.
Der NMOS-Transistor 100 enthält eine hochdotierte n-Typ-Quelle 110 und den hochdotierten n-Typ-Drain 112. Der letztgenannte ist in eine gering dotierte n-Typ- Drain-Erweiterung 114 eingebettet. Eine relativ dünne (65 Nanometer) Gate- bzw. Tor-Oxidschicht 116 liegt über dem Bereich der p-Typ-Oberfläche 12a zwischen der Quelle 110 und der Erweiterungsvertiefung 114. Eine Polysilizium-Torelektrode 118 liegt über der Tor-Oxidschicht 116 und überlappt ebenfalls ein Teilstück eines relativ dicken (typischerweise 800 Nanometer dicken) Feld-Oxidbereiches 120, um als eine Quasi-Feldplatte zu dienen, um die effektive feldinduzierte Lawinendurchbruchsspannung des Bereiches zwischen dem Drain 112 und der Quelle 110 zu erhöhen.
Der PMOS-Transistor 200 ist in einer gering dotieren n-Typ-Vertiefung 214 ausgebildet und schließt eine hochdotierte p-Typ-Quelle 211 und einen hochdotierten p-Typ-Drain 213 ein. Der letztgenannte ist in einer gering dotierten p-Typ- Erweiterungsvertiefung 208 ausgebildet, welche als ein gering dotierter Drainbereich wirkt. Eine relativ dünne Oxidschicht 216 (typischerweise etwa 65 Nanometer) liegt über dem n-Typ-Oberflächenbereich, der sich zwischen der Quelle 211 und der Drain- Erweiterungsvertiefung 208 erstreckt. Eine Polysilizium-Torelektrode 218 liegt über einem Tor-Oxid 216 und überlappt einen relativ dicken (typischerweise etwa 800 Nanometer) Feld-Oxidbereich 220, der als eine Quasi-Feldplatte dient, um die Lawinendurchbruchsspannung des Bereiches zwischen der Quelle und dem Drain zu erhöhen.
Der vertikale bipolare n-p-n-Transistor 300 schließt eine gering dotierte n-Typ- Vertiefung 314 ein, die als dessen Kollektor dient und in die eine gering dotierte p- Typ-Vertiefung 308 eingebettet ist, die als dessen Basis dient und in die wiederum ein hochdotierter n-Typ-Bereich 310 eingebettet ist, der als dessen Emitter dient. Die Oberseite 12a des Substrates 12 enthält ebenfalls in dem Basisbereich 308 einen hochdotierten p-Typ-Bereich 311, der als ein Kontaktbereich für die Basis dient, und in dem Kollektorbereich 314 einen hochdotierten n-Typ-Bereich 312, der als der Kontaktbereich für den Kollektor dient.
Dicke Feld-Oxidbereiche 50 werden ebenfalls bei der Oberseite 12a des Substrates 12 verwendet, um die verschiedenen Transistoren in bekannter Weise voneinander in der horizontalen Richtung zu isolieren.
Schichten 50, 116, 216, 120, 220, 320 und 322 sind, obwohl sie als Oxid- oder Siliziumoxid-Schichten bezeichnet sind, wie es in der Technik üblich ist, tatsächlich überwiegend aus Silizium-(IV)-Oxid gebildete Schichten.
Es ist für die beschriebenen Transistoren charakteristisch, daß sie durch gemeinsame Bearbeitungsschritte gemäß der Erfindung parallel gebildet werden. Insbesondere werden die gering dotierten n-Typ-Vertiefungen 114, 214 und 314 zusammen durch gemeinsame Schritte gebildet, werden die gering dotierten p-Typ-Vertiefungen 208 und 308 zusammen durch gemeinsame Schritte gebildet, werden die hochdotierten n-Typ- Oberflächenbereiche 110, 112, 310 und 312 zusammen durch gemeinsame Schritte gebildet und werden die hochdotierten p-Typ-Oberflächenbereiche 211, 213 und 311 zusammen durch gemeinsame Schritte gebildet.
In einer veranschaulichenden Ausführungsform gilt: Die gering dotierten n-Typ- Vertiefungen weisen eine durchschnittliche Verunreinigungskonzentration von 1 x 10¹&sup6; Verunreinigungen/cm³ und eine Tiefe von etwa 4,0 Mikrometer auf; die gering dotierten p-Typ-Vertiefungen weisen eine durchschnittliche Verunreinigungskonzentration von etwa 4,0 x 10¹&sup6; Verunreinigungen/cm³ und eine Tiefe von etwa 1,0 Mikrometer auf; die hochdotierten p-Typ-Oberflächenbereiche weisen eine durchschnittliche Verunreinigungskonzentration von etwa 1 x 10¹&sup9; Verunreinigungen/cm³ und eine Tiefe von etwa 0,3 Mikrometer auf; und die hochdotierten n-Typ-Bereiche weisen eine durchschnittliche Verunreinigungskonzentration von etwa 1 x 10²&sup0; Verunreinigungen/cm³ und eine Tiefe von etwa 0,3 Mikrometer auf. Das p-Typ-Substrat weist eine durchschnittliche Verunreinigungskonzentration von etwa 5 x 10¹&sup5; Verunreinigungen/cm³ auf.
Es ist in der Technik üblich, einen Siliziumwafer bzw. eine Siliziumscheibe mit einer relativ großen Oberfläche, gegenwärtig typischerweise mindestens 12,77 cm oder 15,24 cm im Durchmesser, zu bearbeiten und danach die Scheibe in eine große Anzahl einzelner Chips kleinerer Fläche zu zerschneiden. In einer veranschaulichenden Ausführungsform des Verfahrens der vorliegenden Erfindung enthält jeder der Chips mindestens eine von jeder der drei Arten von Transistoren, wie auf dem Chip 10 von Figur 1. Die Scheibe besitzt im allgemeinen eine Dicke, die ausreicht, um eine praktische Handhabung zu erleichtern, und typischerweise liegt die Dicke zwischen 584 und 660 Mikrometer (23 und 26 Milli-Inch). Zusätzlich wird die Scheibe im allgemeinen so zerschnitten, daß ihre Oberseite einer (100) Kristallebene entspricht.
In den nachfolgenden Figuren ist aus Gründen der Einfachheit nur ein Teilstück einer Scheibe dargestellt, das einem einzelnen Chip entspricht, welcher nur eine von jeder der drei Arten, wie in Figur 1 dargestellt, enthält.
In Figur 2A ist nun die Oberseite 12a des aus der Siliziumscheibe 12 gebildeten Siliziumsubstrates 12 behandelt worden, um darüber eine Maske aufzunehmen, die Siliziumoxid-Teilstücke 20a enthält, die relativ dick sind, z.B. etwa 550 Nanometer, welche mit Siliziumoxid-Teilstücken 20b durchsetzt sind, die relativ dünn sind, z.B. etwa 50 Nanometer. Dies wird praktischerweise erreicht, indem zuerst eine gleichförmige Siliziumoxid-Schicht von etwa 550 Nanometer Dicke vorgesehen wird, Teilstücke der Schicht selektiv entfernt werden, um das Substrat 12 freizulegen, wo die dünnen Teilstücke gebildet werden sollen, und dann das Oxid über dem freigelegten Substrat 12 auf die gewünschte Dicke der dünnen Schicht wieder gezüchtet wird. Derartige dünne Teilstucke der Maske entsprechen Bereichen, wo gering dotierte n- Typ-Vertiefungen in dem Substrat gebildet werden sollen. Die Oxid-Teilstücke 20b bei solchen Bereichen sind ausgelegt, um eine Dicke aufzuweisen, welche die darunterliegende Oberfläche schützt, während in das Substrat 12 Donatorionen eingelagert werden, um die n-Typ-Vertiefungen zu bilden, aber die Einlagerung nur geringfügig behindert. Die Oxid-Teilstücke 20a sind von einer Dicke, die ausreichend ist, um das darunterliegende Substrat 12 gegen eine derartige Einlagerung abzudecken.
Einmal abgedeckt, werden in das Substrat 12 Donatorionen eingelagert, wie durch die Pfeile 29 angezeigt ist, um die Bereiche 24a, 24b und 24c mit Donator-Einlagerungen zu bilden. In einer veranschaulichenden Ausführungsform beträgt die Dosierung 4,5 x 10¹² Phosphorionen pro Quadratzentimeter bei einer Beschleunigungsspannung von etwa 125 keV, und das Substrat 12 wird später auf 1200 ºC für etwa 4 Stunden erwärmt, um die eingelagerten Ionen hineinzutreiben und die gewünschten n-Typ-Vertiefungen zu bilden.
In Figur 2B ist das resultierende Substrat nach dem Hineintreiben und, nachdem die Oxidschicht 20 entfernt ist, dargestellt. Das Substrat 12 enthält nun gering dotierte n-Typ-Vertiefungen 114, 214 und 314.
Anschließend werden Bereiche mit eingelagerten Akzeptoren, die nach einem Hineintreiben die gewünschten p-Typ-Vertiefungen definieren werden, bei der Oberseite des Substrates 12 gebildet.
Zu diesem Zweck wird eine gleichförmige dünne Oxidschicht 28(z.B. etwa 50 Nanometer dick) über der Oberseite 12a des Substrates 12 gebildet. Diese wird dann mit einer lichtunempfindlichen bzw. Photoresist-Schicht mit einer Dicke bedeckt, die ausreichend ist, um die nachfolgende Akzeptor-Einlagerung abzudecken. Die Photoresist- Schicht wird dann gemustert, um darin Öffnungen zu bilden, wo die eingelagerten Akzeptorionen in das Substrat 12 eingeführt werden sollen. Darauf folgt eine Bestrahlung der Oberseite des Substrates mit Borionen bis zu einer Dosierung von etwa 1,5 x 10¹³ Verunreinigungen-cm&supmin;² bei einer Beschleunigungsspannung von etwa 120 keV. Ein Hineintreiben der eingelagerten Akzeptoren wird vorteilhafterweise bis zu einer späteren Erwärmungsstufe in dem Verfahren, wenn die dicken Feld-Oxidbereiche gebildet werden, hinausgeschoben.
In Figur 2C ist das resultierende Substrat, nachdem die Reste der Photoresist- Schicht entfernt sind, dargestellt, worin sich Bereiche 202 und 302 mit eingelagerten Akzeptoren in den n-Typ-Vertiefungen 214 beziehungsweise 314 befinden. Der Bereich 202 wird schließlich verwendet werden, um die p-Typ-Erweiterungsvertiefung des PMOS-Transistors zu bilden, und der Bereich 302, um die p-Typ-Basis des bipolaren n-p-n-Transistors zu bilden. Die gleichförmige dünne Oxidschicht 28 wird vorteilhafterweise über der Oberfläche 12a gelassen, um anschließend als eine Schutzschicht in dem nachfolgenden herkömmlichen Feld-Einlagerungsschritt zu dienen.
Anschließend werden die verschiedenen, dicken, gewünschten Feld-Oxidschichten, die aus Figur 1 ersichtlich sind, gebildet.
Zu diesem Zweck wird, wie aus Figur 2D ersichtlich, eine Schicht aus Siliziumnitrit 30 mit einer Dicke, die ausreichend ist, um als eine Oxidationsmaske zu dienen, z.B. 200 Nanometer, über der Oberseite 12a des Substrates 12 vorgesehen, gemustert, um nur an den Stellen zurückgelassen zu werden, wo sie über Substratbereichen liegt, wo aktive Bereiche gebildet werden sollen. An diesen Stellen wird sie die Oxidation des darunterliegenden Substratbereiches blockieren bzw. hemmen.
Jedoch ist es vor einer Bildung des dicken Feld-Oxidbereiches gewöhnlich vorteilhaft, zuerst Akzeptorionen bei Oberflächenbereichen einzuführen, wo die Feld- Oxidbereiche gebildet werden sollen, außer wo derartige Bereiche über den n-Typ- Vertiefungen liegen. Diese Einlagerung dient dazu, die Oberfläche, wo eingelagert wird, gegen eine unerwünschte Oberflächeninversion beim Arbeitsvorgang zu schützen.
Zu diesem Zweck ist es wünschenswert, eine Photoresist-Schicht über dem Substrat abzulagern und die Photoresist-Schicht außer über n-Typ-Vertiefungsbereichen zu entfernen. Sie wird dazu dienen, die nachfolgende Feldeinlagerung in das Substrat abzudecken.
In Figur 2 D ist das resultierende Substrat dargestellt, worin die Oberseite 12a des Substrates 12 die gleichförmige dünne Oxidschicht 28, die gemusterte Siliziumnitrit- Schicht 30 und die gemusterte Photoresist-Schicht 32 aufnimmt.
Die Feldeinlagerung schließt eine Bestrahlung typischerweise mit Bor bei einer Dosierung von etwa 1,4 x 10¹³ Ionen/cm² bei einer Beschleunigungsspannung von 35 keV ein. Weil dies eine oberflächliche Einlagerung ist, die den Konduktivitätstyp der Oberfläche nicht ändert, sondern nur die Akzeptor-Konzentration erhöht, wird das Ergebnis der Einlagerung in der Zeichnung nicht wiedergegeben.
Nach der Feldeinlagerung wird die Photoresist-Maske 32 entfernt, und dann wird der Feld-Oxidationsschritt ausgeführt. Weil der Feld-Oxidationsschritt dazu neigt, Bor aus dem Substrat 12 auszulaugen, ist eine gute Regelung der vorherigen Bor-Einlagerung, die verwendet wird, um die Bereiche 202 und 302 zu bilden, wichtig. In einer veranschaulichenden Ausführungsform wurden etwa 800 Nanometer dicke Feld-Oxidbereiche gebildet, indem das Substrat auf 1050 ºC für 4 Stunden erwärmt wurde, wodurch ebenfalls das in die Bereiche 208 und 308 eingelagerte Bor hineingetrieben wurde, um gering dotierte p-Typ-Vertiefungen mit einer Tiefe von etwa 1 Mikrometer und mit einer durchschnittlichen Konzentration von 4 x 10¹&sup6; Verunreinigungen/cm³ zu bilden.
Nachdem die Photoresist-Maske 32, das gemusterte Siliziumnitrit 30 und das gleichförmige dünne Oxid 28 entfernt sind, ergibt sich der in Figur 2E dargestellte Aufbau. Er enthält das p-Typ-Substrat 12 mit gering dotierten n-Typ-Vertiefungen 114, 214 und 314, mit der gering dotierten p-Typ-Vertiefung 208, die in der n-Typ- Vertiefung 214 ausgebildet ist, und mit der gering dotierten p-Typ-Vertiefung 308 in der n-Typ-Vertiefung 314. Außerdem sind Feld-Oxidbereiche 50 lokalisiert, um die aktiven Oberflächenbereiche der verschiedenen, zu bildenden Transistoren zu definieren. Feld-Oxidbereiche 120 und 220 sind lokalisiert, um die Quasi-Feldplattenbereiche der NMOS- und PMOS-Transistoren, die gebildet werden sollen, zu definieren. Feld- Oxidbereiche 320 und 322 sind lokalisiert, um den noch zu bildenden Emitter, Basis- Kontaktbereich und Kollektor-Kontaktbereich des bipolaren Transistors zu isolieren.
An dieser Stelle ist es gewöhnlich vorteilhaft, eine Einlagerung von Akzeptorionen vorzusehen, um das Oberflächenpotential des Substrates für eine bessere Regelung der Schwellenspannung der NMOS- und PMOS-Transistoren für einen Arbeitsvorgang in dem gewünschten Anreicherungsmodus einzustellen.
Jedoch wird vor einer Bestrahlung der Oberfläche 12a mit Akzeptorionen eine dünne Oxidschicht, typischerweise 40 Nanometer dick, vorteilhafterweise über der Oberfläche gebildet, um die Oberfläche vor einer Beschädigung zu schützen.
Eine Bestrahlung der Oberfläche 12a mit Borionen bei einer Dosierung von 1,35 x 10¹² Ionen-cm&supmin;² bei einer Beschleunigungsspannung von 35 keV ist für eine Schwellenregelung typisch. Weil diese Einlagerung zu schwach ist, um den Konduktivitätstyp zu ändern, sondern nur dazu dient, die Oberflächenkonzentration zu beeinflussen, ist ihre Wirkung in der Zeichnung nicht wiedergegeben.
Falls keine Niederspannungs-Transistoren, die geringere Dicken eines Tor-Oxids als die Hochspannungs-CMOS-Transistoren erfordern, in dem Substrat 12 gebildet werden, wird die dünne Oxidschicht, welche nun mit Bor verunreinigt ist, am besten abgestreift und eine neue dünne Oxidschicht wieder gezüchtet, beispielsweise etwa 50 Nanometer dick, die als Schichten 116, 216 und 316 in Figur 2F dargestellt ist.
Falls jedoch Niederspannungs-MOS-Transistoren zusätzlich zu den Hochspannungs- MOS-Transistoren gebildet werden sollen, wie in der vorher identifizierten, relevanten europäischen Patentanmeldung, können dann stattdessen die Bereiche von Hochspannungs-MOS-Transistoren abgedeckt werden, um zu gestatten, daß die dünne borreiche Oxidschicht, nur wo die Niederspannungs-MOS-Transistoren gebildet werden sollen, selektiv entfernt wird. Nach einer Entfernung der verwendeten Maske wird dann eine frische dünne Oxidschicht gezüchtet, wo die Niederspannungs-MOS-Transistoren gebildet werden sollen, und die vorher gebildete dünne Oxidschicht, die zurückbleibt, wo die Hochspannungs-MOS-Transistoren gebildet werden sollen, wird gleichzeitig verdickt.
Alternativ kann, sogar wo sowohl dicke als auch dünne Tor-Oxidbereiche erwünscht sind, die borreiche Oxidschicht vollständig von dem Substrat abgestreift und eine frische dünne Oxidschicht wieder gezüchtet werden. Diese frische Schicht kann dann selektiv entfernt werden, wo dünne Oxidschichten erwünscht sind. Darauf folgt ein anderer Oxidationsschritt, um eine neue Oxidschicht zu züchten, wo dünne Oxidschichten erwünscht sind, und um die vorher gebildete Oxidschicht zu verdicken, wo dicke Tor- Oxidschichten erwünscht sind.
Nach einer Bildung der Oxidschichten 116, 216 und 316 werden die Polysilizium- Torelektroden der CMOS-Transistoren ausgebildet, wie in Figur 2F dargestellt ist.
Zu diesem Zweck wird eine gleichförmige Schicht aus Polysilizium, beispielsweise 350 Nanometer dick, die durch eine Gasphasenabscheidung nach chemischen Verfahren bei niedrigem Druck abgelagert wird, über der Oberseite des Substrates gebildet. Vor einem Mustern des Polysiliziums ist es üblich, die Polysiliziumschicht mit Phosphor zu dotieren, um ihre Konduktivität zu erhöhen.
Die Polysiliziumschicht wird dann in der üblichen Weise gemustert, um die Polysiliziumelektroden zu bilden. Wie aus Figur 2F ersichtlich, überlappt die dotierte Polysilizium-Torelektrode 118 den Feld-Oxidbereich 120 und erstreckt sich über ein Teilstück der dünnen Tor-Oxidschicht 116, und die dotierte Polysilizium-Torelektrode 218 überlappt den Feld-Oxidbereich 220 und erstreckt sich über ein Teilstück der dünnen Tor-Oxidschicht 216.
Es sind noch die hochdotierten n-Typ-Bereiche 110, 112, 310, 312 (siehe Figur 1), die als die Quelle und der Drain des NMOS-Transistors beziehungsweise als die Emitter- und Kollektor-Kontaktbereiche des n-p-n-Transistors dienen werden, und die hochdotierten p-Typ-Bereiche 211, 213, 311 (siehe Figur 1) zu bilden, die als die Quelle und der Drain des PMOS-Transistors beziehungsweise als der Basis-Kontaktbereich des NPN-Transistors dienen werden.
Es ist oft vorteilhaft vor einer Bildung derartiger hochdotierter Bereiche, die Oberfläche der Polysiliziumelektroden leicht zu oxidieren, um das Polysilizium zu puffern und die Wirkung der Photoresist-Maske, womit sie während der Bildung derartiger hochdotierter Bereiche beschichtet wird, zu minimieren. Ein Erwärmen in einer oxidierenden Umgebungsatmosphäre bei 900ºC, um eine Oxidschicht von etwa 22,5 Nanometer über dem Polysilizium zu bilden, ist ausreichend.
Es ist vorteilhaft, die hochdotierten n-Typ-Bereiche zuerst zu bilden. Zu diesem Zweck wird eine Photoresist-Schicht über der Oberseite des Substrates abgelagert, und dann wird die Schicht geöffnet, wo die hochdotierten n-Typ-Bereiche gebildet werden sollen.
Vorteilhafterweise werden in der veranschaulichenden Ausführungsform diese Bereiche durch eine Doppel-Donatoreinlagerung gebildet. Zuerst wird Arsen bei einer Dosierung von etwa 6,5 x 10¹&sup5; Verunreinigungen-cm&supmin;² bei einer Beschleunigungsspannung von etwa 100 keV eingelagert, gefolgt von einer Einlagerung von Phosphor bei einer Dosierung von etwa 1 x 10¹&sup4; Verunreinigungen-cm&supmin;² bei einer Beschleunigungsspannung von etwa 70 keV. Es ist ebenfalls vorteilhaft, diesem Schritt ein Ausglühen bei 900 ºC für etwa 15 Minuten folgen zu lassen.
Diese Photoresist-Maske wird dann entfernt und durch eine neue Photoresist-Maske mit Öffnungen ersetzt, um die Einlagerung von Borionen zu lokalisieren bzw. zu beschränken, welche die gewünschten hochdotierten p-Typ-Bereiche bilden, welche als die Quelle und der Drain des PMOS-Transistors und als der Basis-Kontaktbereich des n-p-n-Transistors dienen werden. Beispielsweise wird das Bor durch BF&sub2; bei einer Dosierung von 3 x 10¹&sup5; Verunreinigungen-cm&supmin;² bei einer Beschleunigungsspannung von 70 keV eingeführt.
Das resultierende Substrat ist in Figur 2G dargestellt, die im wesentlichen die gleiche wie Figur 1 ist. Das Substrat 12 schließt nun die hochdotierte n-Typ-Quelle 110 und den hochdotierten n-Typ-Drain 112 des NMOS-Transistors 100, die hochdotierte p-Typ-Quelle 211 und den hochdotierten p-Typ-Drain 213 des PMOS-Transistors 200 und den hochdotierten n-Typ-Emitter 310, den hochdotierten n-Typ-Kollektorkontakt 312 und den hochdotierten p-Typ-Basiskontakt 311 des bipolaren n-p-n-Transistors 300 ein. Wie ersichtlich ist, trennen die Feld-Oxidbereiche 320 und 322 die Kollektor- und Basis-Kontaktbereiche 312, 311 und den Emitter 310 voneinander, um vorteilhafterweise Oberflächenleckströme zu reduzieren.
Es bleibt die Notwendigkeit, Metallkontakte an den verschiedenen Transistorelementen vorzusehen, um ihre Verbindung miteinander und mit der Außenwelt zu gestatten.
Verschiedene Verfahren sind zu diesem Zweck verfügbar, und die vorliegende Erfindung ist nicht von irgendeinem besonderen, verwendeten Verfahren abhängig.
In einer veranschaulichenden Ausführungsform wird das Verfahren verwendet, das ausführlich in der vorher erwähnten, relevanten europäischen Patentanmeldung beschrieben ist, auf die für die Einzelheiten verwiesen wird. Grundsätzlich schließt dieses Verfahren ein, daß: eine erste Beschichtung aus Phosphosilikat-Glas abgelagert wird; die erste Beschichtung mit einer zweiten Beschichtung aus Spin-on-Glas (Sog) nivelliert wird; Kontaktöffnungen in den zwei Beschichtungen für das Metall einer ersten Stufe, beispielsweise eine Legierung aus Aluminium, Silizium und Kupfer, gebildet werden; das Metall der ersten Stufe abgelagert und gemustert wird, um die verschiedenen Quellen-, Drain-, Torelektrodenkontakte der MOS-Transistoren und die Emitter-, Basis- und Kollektorkontakte des n-p-n-Transistors zu bilden; eine dielektrische Schicht, um die erste Metallschicht von der nachfolgend abgelagerten zweiten Metallschicht zu trennen, gebildet wird, indem dann wieder eine plasmaabgelagerte Oxidschicht abgelagert wird, und ein Sog, gefolgt von einem Rückätz-Nivellierungsschritt; gefolgt von einer Wiederablagerung von Plasma-Oxid auf eine gewünschte Dicke, wobei dann Zugangsöffnungen in der dielektrischen Schicht zu den verschiedenen Metallbereichen der ersten Stufe, die durch das Metall der zweiten Stufe berührt werden sollen, gebildet werden; das Metall der zweiten Stufe, beispielsweise die gleiche Legierung wie das Metall der ersten Stufe, abgelagert wird; das Metall der zweiten Ebene wie benötigt gemustert wird; eine passivierende Schicht über dem Substrat abgelagert wird; und die passivierende Schicht gemustert wird, um Polster bloßzulegen, durch die die einzelnen Chips, in welche die Scheibe zerschnitten wird, mit einem Betriebssystem verbunden werden können.
Außerdem sollte es möglich sein, falls gewünscht, einen vertikalen bipolaren p-n-p- Transistor zu substituieren, indem mit einem n-Typ-Substrat begonnen und die diesbezüglichen geeigneten Änderungen in der Bearbeitung vorgenommen werden. Zusätzlich kann, wie früher betont wurde, falls gewünscht, das Verfahren ebenfalls leicht angepaßt werden, um Niederspannungs-CMOS-Transistoren einzuschließen, die von gering dotierten Drain-Erweiterungen, wie in der vorher diskutierten, relevanten europäischen Patentanmeldung beschrieben, frei sind.

Claims

1. Ein Verfahren, um auf einem gemeinsamen halbleitenden Substrat (12) einen PMOS-Transistor, einen NMOS-Transistor und einen vertikalen bipolaren n-p-n- Transistor (300) zu bilden, dadurch gekennzeichnet, daß der PMOS-Transistor ein PMOS-Transistor-Typ (200) mit gering dotiertem Drain ist, der NMOS- Transistor ein NMOS-Transistor-Typ (100) mit gering dotiertem Drain ist, und dadurch, daß das Verfahren die Schritte aufweist, daß: gleichzeitig in einem halbleitenden p-Typ-Substrat (12) ein erster Satz von mindestens drei relativ gering dotierten n-Typ-Vertiefungen (114, 214, 314) gebildet wird; gleichzeitig in der ersten (214) und der zweiten (314) Vertiefung des ersten Satzes von n-Typ-Vertiefungen eine erste (208) beziehungsweise eine zweite (308) relativ gering dotierte p-Typ-Vertiefung gebildet wird, um als eine gering dotierte Drain-Erweiterung des PMOS-Transistors (200) beziehungsweise als die Basis des n-p-n-Transistors (300) zu dienen; gleichzeitig ein relativ hochdotierter n- Typ-Oberflächenbereich (112) in der dritten Vertiefung (114) des ersten Satzes von n-Typ-Vertiefungen, um als der Drain des NMOS-Transistors (100) zu dienen, und ein relativ hochdotierter n-Typ-Oberflächenbereich (110) in dem p- Typ-Substrat (12), um als die Quelle des NMOS-Transistors (100) zu dienen, ein relativ hochdotierter n-Typ-Oberflächenbereich (310) in der zweiten p-Typ- Vertiefung (308), um als der Emitter des bipolaren n-p-n-Transistors (300) zu dienen, und ein relativ hochdotierter n-Typ-Oberflächenbereich (312) in der zweiten n-Typ-Vertiefung (314) gebildet werden, um als der Kollektor-Kontaktbereich des bipolaren n-p-n-Transistors (300) zu dienen; gleichzeitig ein relativ hochdotierter p-Typ-Bereich (213) in der ersten gering dotierten p-Typ-Vertiefung (208), um als der Drain des PMOS-Transistors (200) zu dienen, ein relativ hochdotierter p-Typ-Oberflächenbereich (211) in der ersten n-Typ-Vertiefung (214), um als die Quelle des PMOS-Transistors (200) zu dienen, und ein relativ hochdotierter p- Typ-Oberflächenbereich (311) in der zweiten gering dotierten p-Typ-Vertiefung (308) gebildet werden, um als der Basis-Kontaktbereich des bipolaren n-p-n- Transistors zu dienen; und Polysilizium-Torelektroden (118, 218) an den PMOS- und NMOS-Transistoren (100, 200) vorgesehen werden.

2. Ein Verfahren nach Anspruch 1, in welchem das halbleitende Substrat (12) monokristallines Silizium ist.

3. Ein Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Verfahren eine Bildung von Feld-Oxidbereichen (50, 120, 220, 320, 322) auf dem Substrat (12) einschließt, während eingelagerte Akzeptorionen hineingetrieben werden, um die ersten und zweiten gering dotierten p-Typ-Vertiefungen (208, 308) zu bilden.

4. Ein Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Bildung des ersten Satzes der relativ gering dotierten n-Typ-Vertiefungen (114, 214, 314) in dem Substrat (12) einen gemeinsamen Donatorionen-Einlagerungsschritt durch eine Maske (20) mit Öffnungen verwendet, um die drei Vertiefungen (114, 214, 314) zu definieren.

5. Ein Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Bildung der ersten und zweiten relativ gering dotierten p-Typ-Vertiefungen (208, 308) in der ersten (214) und zweiten (314) Vertiefung des ersten Satzes einen gemeinsamen Akzeptononen-Einlagerungsschritt durch eine Maske mit Öffnungen verwendet, um die ersten und zweiten p-Typ-Vertiefungen (208, 308) zu definieren.

6. Ein Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die gemeinsame Donatorionen-Einlagerung, um den ersten Satz von n-Typ-Vertiefungen (114, 214, 314) zu bilden, eine Phosphor-Einlagerung ist und die gemeinsame Akzeptorionen-Einlagerung, um die ersten und zweiten p-Typ-Vertiefungen (208, 308) zu bilden, eine Bor-Einlagerung ist.

7. Ein Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Bildung der relativ hochdotierten n-Typ-Oberflächenbereiche (110, 112, 310, 312) ein gemeinsames Paar von Donatorionen-Einlagerungsschritten durch eine Maske mit Öffnungen verwendet, um die Quelle (110) und den Drain (112) des NMOS- Transistors (100), den Emitter (310) des n-p-n-Transistors (300) und den Kollektor-Kontaktbereich (312) des n-p-n-Transistors (300) zu definieren.

8. Ein Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Bildung der relativ hochdotierten p-Typ-Bereiche (211, 213, 311) eine gemeinsame Akzeptorionen-Einlagerung durch eine Maske mit Öffnungen verwendet, um die Quelle (211) und den Drain (213) des PMOS-Transistors (200) und den Basis- Kontaktbereich (311) des n-p-n-Transistors (300) zu definieren.

9. Ein Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß ein gemeinsames Paar von Donatorionen-Einlagerungsschritten gemeinsame Arsen- und Phosphor- Einlagerungsschritte einschließt.

10. Ein Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Bildung der relativ hochdotierten p-Typ-Bereiche (211, 213, 311) einen gemeinsamen Borionen-Einlagerungsschritt durch eine Maske mit Öffnungen verwendet, um die Quelle (211) und den Drain (213) des PMOS-Transistors (200) und den Basis- Kontaktbereich (311) des n-p-n-Transistors (300) zu definieren.