DE2247975C3 - Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren - Google Patents
Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-TransistorenInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung von Dünnschicht-Schaltungen mit
komplementären MOS-Transistoren, bei dem auf ein elektrisch isolierendes Substrat inselförmige Halbleilergebiete
aufgebracht werden, diese Halbieitergebiete mit Source- und Drainzonen eines ersten und zweiten
Leitungstyps versehen werden und auf die inselförmigen Halbieitergebiete Gate-Oxidschichten für die
Transistoren aufgebracht werden.
Dünnschicht-Sehaltungen mit komplementären MOS-Transistoren, und zwar speziell mit Silizium
(ESFI-Komplementär-Kanal-MOS- Schaltkreise), und
ihre Herstellungsverfahren sind bereits bekannt. Unter ESFl-Komplementär-MOS-Schaltkreison (Epitaxial
Silizium-Filme auf Isolatoren) werden Schaltkreise verstanden, bei denen Silizium-Filme epitaktisch auf
Isolatoren, beispielsweise auf einem isolierenden Substrat aus Spinell oder Saphir abgeschieden werden.
Zwischen den einzelnen Siliziuminseln befindet sich dabei Luft oder eine isolierende Zwischenschicht. In den
inselförmigen Siliziumhalbleiterschichten befinden sich durch Diffusion erzeugte Source- und DrL>inzonen. Über
dem Gebiet zwischen Source und Drain ist der Gate:solator, der gewöhnlich aus einer SiOa-Schicht
besteht, aufgebracht. Die Source- und Drainzonen und das Gate sind mit Elektroden, beispielsweise mit
Aluminiumelektroden, versehen. Die Herstellung einer solchen Anordnung ist aus der Zeilschrift »Proceedings
of the IEEE, Vol.57, No. 9, September 1969 zu entnehmen. ESFl-Komplementär-MOS-Schaltkreise
sind schneller als MOS-Schaltkreise in massivem Silizium, da die pn-Übergangskapazitäten und die
Kapazitäten zwischen den Metallisationen und dem Substrat praktisch entfallen.
Aber auch bei den herkömmlichen ESFl-MOS-Schallkreisen treten noch immer parasitäre
Kapazitäten auf. Infolge dieser Überlappungskapazitäten zwischen der Gateelektrode und der Drainzone
und zwischen der Gateelektrode und der Sourcezone ist die Funktionsgeschwindigkeit solcher Schaltkreise
kleiner als bei Schaltkreisen, bei denen diese Kapazitäten nicht auftreten. Weiterhin ist aus der Zeitschrift
»Philips Technische Rundschau«, 31. )ahrgang, 1970/71,
Seiten 278 — 281 zu entnehmen, daß zur Verminderung der parasitären Kapazitäten der Abstand zwischen
Source- und Drainzone bei MOS-Transistoren sehr klein sein muß, weshalb zu deren Herstellung das
lonenimplantationsverfahren vorgeschlagen wird, wobei die Gateelektrode als Maske dient. Diese Erkenntnis
macht sich die Erfindung zunutze.
Außerdem ist aus dem »IBM Technical Disclosure Bulletin«, VoI 12, No. 12, May 1970, die Herstellung von
komplementären Feldeffekttransistoren in einer Massiv-Silizium-Technik zu entnehmen, bei der eine
kombinierte Gal'ium-Phosphor-Diffusion durchgeführt wird. Dabei werden als Diffusionsmasken sowohl SiO;?-
als auch SijN4 (Siliziumnitrid)-Schichten nebeneinander
verwendet.
Die Aufgabe, die der Erfindung zugrunde liegt, besteht in der Herstellung von Dünnschicht-Sehaltungen
mit komplementären MOS-Transistoren, insbesondere nach der ESFI-Technologie, bei denen
I. parasitäre Kapazitäten der herkömmlichen
ESFI-MOS-Schaliungen vermieden werden können
und
2. die Herstellung des Schaltkreises ohne eine Doppelmaskierung erfolgt.
Diese Aufgabe wird durch ein Verfahren gelöst, das erfindungsgemäß dadurch gekennzeichnet ist, daß auf
den Gate-Oxidschichten und auf uen freiliegenden Oberflächen der inselförmigen Halbleitergebiete eine
Schicht aus Elektrodenmaterial aufgebracht wird, daß in einem ersten Ätzschritt über den Halbleitergebieten mit
Source- und Drainzonen des ersten Leitungstyps erste Öffnungen in der Schicht erzeugt werden, wobei der
jeweils zwischen den Source- und Drainzonen verbleibende Teil der Schicht erste Gateelektroden bildet, daß
durch eine erste Ionenimplantation mit Ionen einer ersten lonenart in vorgegebener Dosis durch die ersten
Öffnungen hindurch erste Bereiche des ersten Leitungstyps erzeugt werden, daß in einem zweiten Ätzschritt
über den Halbleitergebieten mit Source- und Drainzonen des zweiten Leitungstyps zweite Öffnungen in
der Schicht erzeugt werden, wobei der jeweils zwischen den Source- und Drainzonen verbleibende Tei! der
Schicht zweite Gateelektroden bildet, und daß eine zweite Ionenimplantation mit Ionen einer zweiten
lonenart, die einen zur ersten lonenart entgegengesetzten Leitungstyp ergibt und deren Dosis kleiner ist
als die Dosis der ersten lonenart, durch die ersten und zweiten Öffnungen hindurch vorgenommen wird, so daß
unterhalb der zweiten Öffnungen zweite Bereiche des zweiten Leitungstyps entstehen, wogegen der Leitungs- jo
typ der ersten Bereiche unverändert bleibt.
Vorzugsweise werden zur n-Dotierung Phosphorionen implantiert und zur p-Dotierung liorionen
implantiert. ·
Vorteilhafterweise kann für den selbstjustierenden Implantationsprozeß die Gateelektrode selbst als
Maske verwendet werden.
Ein weiterer Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß sowohl die Dotierung der
n-Bereiche mit Donatoren als auch die Dotierung der p-Bereiche mit Akzeptoren aufeinanderfolgend durchgeführt
werden kann, ohne daß bereits dotierte Bereiche wieder durch eine Schutzschicht abgedeckt
werden müssen. Die Erfindung weist also den Vorteil auf, daß keine Doppelmaskierung erforderlich ist.
Weitere Erläuterungen zur Erfindung und zu deren Ausgestaltungen gehen aus der Beschreibung und den
Figuren bevorzugter Ausführungsbeispiele des Verfahrens nach der Erfindung und seiner Weiterbildungen
hervor.
In den Fig. 1 bis 3 sind einzelne Verfahrensschritte
des erfindungsgemäßen Verfahrens schematisch dargestellt.
Zu der Erfindung führten die folgenden Überlegungen. Nachdem zunächst mit herkömmlichen
Diffusions-, Oxydations- und photolithographischen Prozessen die ESFI-Komplementär-MOS-Schaltkreise
nach Fig. 1 hergestellt werden, wird in einem Verfahrensschritt die Gateelektrodenschicht entweder
über den mit Akzeptoren zu dotierenden oder den mit W)
Donatoren zu dotierenden Halbleitergebieten teilweise entfernt, so daß an den dann freiliegenden Stellen durch
Ionenimplantation Ionen einer ersten lonenart einer vorgegebenen Dosis in die Bereiche unter den
freiliegenden Stellen implantiert werden. In einem weiteren Verfahrensschritt wird die Metallschicht über
den komplementär zu dotierenden Stellen der komplementären inselförmigen Haibleitergebiete entfernt. Alle
nun freiliegenden Bereiche werden durch Ionenimplantation mit Ionen einer zweiten Ionenart dotiert. Die
Ionen der zweiten Ionenart sind vom entgegengesetzten
Dotierungstyp. Die Dosis der Ionen des zweiten Typs ist kleiner als die Dosis der Ionen des
ersten Typs.
Die Gebiete, die zuerst implantiert wurden, enthalten
nach den beiden abgeschlossenen Implanta'inns
schritten die Ionen beider Ionenarten. Da aber die Dosis der Ionen des ersten Dotierungstyps größer ist yls die
Dosis der Ionen des zweiten Dotierungstyps, wird der
Dotierungslyp von der ersten lonenart bestimmt.
Für den selbstjustierenden Implantationspro/eli wird
die Gateelektrodenschicht als Maske verwendet. Die Ionenenergie muß so groß sein, daß die Ionen, die aiii
die Gateelektrodenschicht auftreffen, nicht in das Halbleitermaterial vordringen können, daß aber die
Ionen, die auf den freiliegenden Gateisolator aultrellen.
in das unter dem Gateisolator liegende Halblciicrgcbict
vordringen können.
Die endgültige Slrukiur der Metallisierungen IaIJi
auch die Gebiete zwischen den einzelnen MOS-Transistoren frei. Bei den vorliegenden ESFI-Komplemen
lär-MOS-Schaltkreisen befindet sich zwischen den einzelnen inselförmigen Halbleitergebieten kein Halbleitermaterial,
sondern Luft oder eine isolierende Zwischenschicht, auf die die beiden Implantationsschritte keinen Einfluß haben. Bei herkömmlichen
Komplementär-MOS-Schaltkreisen in Massivsili/iuni
wären jedoch zusätzliche Maskierungen und daher mehrere Prozeßschritte notwendig.
Im folgenden wird ein erfindungsgemäßes Verfahren zur Herstellung von Komplementiir-MOS-Schaliungen
an Hand der F i g. 1 bis 3 beschrieben. In der F i g. 1 ist eine mit einer Aluminiumschicht als Gateelekimdenschicht
bedeckte Komplementär-MOS-Struktur dargestellt, die zwei verschiedene, herkömmliche Transistortypen
enthält. Dabei sind in an sich bekannter Weise .ml einem isolierenden Substrat I, das vorzugsweise aus
Spinell oder Saphir besteht, die inselförmigen Halbleitergebiete 2 und 22 aufgebracht. Als Halbleitermaterial
dient vorzugsweise Silizium. Das eine Halbleitergebiet, beispielsweise das Halbleitcrgebiet 2.
enthält die beiden diffundierten p-leitenden Gebiete ϊ
und 6, die als Source- b/w. als Drainzone dienen. Das andere Halbleitergebiet, beispielsweise das Halbleitergebiet
22, enthält als Source und Drain die n-lcitenden diffundierten Gebiete 55 bzw. 66. Auf den Halbleitergebieten
ist jeweils zwischen Source und Drain ein Gateisolator 3 bzw. 33 angeordnet. Als Material für den
Gateisolator wird beispielsweise S1O2 verwendet. Zwischen
den inselförmigen Halbleitergebieten ist vorzugsweise eine Zwischenschicht angeordnet, die beispielsweise
aus S1O2 oder S13N4 besieht. Die Zwischenschicht
ist mit 15 bezeichnet. Auf den freiliegenden Oberflächen der Zwischenschichten 15, der Gateoxidschicht 3, 33 und
der inselförmigen Halbleitergebiete 2, 22 befindet sich eine Elektrodenschicht, die vorzugsweise aus aufgedampftem
Aluminium besteht. Die Dicke dieser Aluminium-Aufdampfschicht beträgt vorzugsweise
1 um. Das Aluminium ist in elektrischem Kontakt mit
den diffundierten Gebieten.
Bei einer weiteren Ausgestaltung des Verfahrens nach der Erfindung besteht die Elektrodenschichi aus
einem hochschmelzenden Elektrodenmaterial, beispielsweise aus Silizium oder Molybdän.
Im folgenden werden nun diejenigen Stellen der Aluminiumschicht über denjenigen Stellen der Halb-
leilcrschichl entfernt, in die Ionen implantiert werden
sollen. Beispielsweise werden, wie aus der I" i g. 2 ersichtlich, Aussparungen 7 und 8 in die Aluminiumschicht
geätzt. Es werden nun durch die Aussparungen 7 und 8 hindurch beispielsweise Donatoren in die
Bereiche 11 und 12 des Halbleitergebietes 22 implantiert.
Dabei erfolgt die Ionenimplantation so lange, bis in dem llalblcitergcbiet eine vorgegebene Konzentration
der Donaloren erreicht ist. In den nicht diffundierten
Bereichen Il und 12 wird die Dotierungskonzentration von dem implantierten Dotierstoff bestimmt. Die
Implantation beeinflußt die diffundierten Gebiete nicht. Wie aus der Fig. 3 ersichtlich ist, werden nun in
einem weiteren Verfahrensschritt Aussparungen 9 und 10 in die Aluminiumschicht geätzt, gleichzeitig wird in
demselben Ätzschriu die endgültige Metallisierung hergestellt. Die Implantation von Ionen in frei liegende
Gebiete auch außerhalb der bereits implantierten Gebiete ist nicht störend. Nach diesem Ätzvorgang
besitzt also die Lcilerbahnanordnung ihre endgültige i'orm. Im nächsten Verfahrensschritt werden nun
Akzeptoren mittels Ionenimplantation in die Struktur eingebracht. Dabei erfolgt die Implantation so lange, bis
in den Gebieten 13 und 14 eine vorgegebene Konzentration der Akzeptoren erreicht ist. Die Dosis
der Akzeptoren, die in die Gebiete 11 und 12 implantiert werden, ist kleiner als die Dosis der ursprünglich in die
Gebiete 11 und 12 implantierten Donatoren. Da nach der unten beschriebenen Aktivierung die Konzentration
der Donatoren, die in die Gebiete 11 und 12 implantiert
wurden, größer ist als die Konzentration der Akzeptoren, die in diese Gebiete implantiert wurden, sind
diese Gebiete n-lcilend.
Nach der Implantation werden die implantierten Bereiche aktiviert. Dazu wird die Halbleiteranordnung
vorzugsweise 10 bis 20 min lang auf etwa 500°C erhitzt.
Diese Temperung bewirkt, daß die implantierten Ionen, die zunächst elektrisch in-aklive Zwischengillcrpliitze
einnehmen, auf elektrisch aktive Gilterplätzc übergehen.
Donatoren und Akzeptoren sind unterschiedlich aktivierbar, d. h. das Verhältnis der Anzahl der
implantierten Ionen zu der Anzahl der Ionen, die
elektrisch aktive Gitterplätze einnehmen, ist nach der Aktivierung für Donatoren und Akzeptoren unterschiedlich.
Deshalb wird die Akzeptorionen- und Donatorionendosis so ausgewählt, daß nach der
Aktivierung in den Bereichen 11 und 12 die Donatorcnkonzentration größer ist als die Akzeptorenkonzentration.
Mit Hilfe des erfindungsgemäßen Verfahrens ist es auch möglich, durch Ionenimplantation mit p-Dotierung
zuerst die positiven Source- und Drainzonen herzustellen
und anschließend nach dem zweiten Ätzvorgang durch weitere Ionenimplantation in den dazu komplementären
Halbleitergebieten die η-Gebiete herzustellen. Die zuerst implantierte Dosis des Dotierungsmaterial
muß größer sein.
Hierzu 1 Blatt Zeichnungen
Claims (7)
1. Verfahren zur Herstellung von Dünnschieht-Schaltungen
mit komplementären MOS-Transistoren, bei dem auf ein elektrisch isolierendes Substrat insclförmige Halbleitergebiete
aufgebracht werden, diese Halbleitergebiete mit Source- und Drainzonen eines ersten und zweiten
Leitungstyps versehen werden und auf die inselförmigen
Halbleitergebiete Gate-Oxidschicluen für die Transistoren aufgebracht werden, dadurch
gekennzeichnet, daß auf den Gate-Oxidschichten
(3, 33) und auf den freiliegenden '5 Oberflächen der inselförmigen Halbieitergebiete (2,
22) eine Schicht (4) aus Elektrodenmaterial aufgebracht wird, daß in einem ersten Ätzschritt über den
Halbleitergebieten (22) mit Source- und Drainzonen (55, 66) des ersten Leitungstyps erste Öffnungen (7,
8) in der Schicht (4) erzeugt werden, wobei der jeweils zwischen den Source- und Drainzonen (55,
66) verbleibende Teil der Schicht (4) erste Gateelektroden (4) bildet, daß durch eine erste Ionenimplantation
mit Ionen einer ersten lonenart in vorgcgebener Dosis durch die ersten Öffnungen (7,8) hindurch
erste Bereiche (11, 12) des ersten Leitungstyps erzeugt werden, daß in einem zweiten Ätzschritt
über den Halbleitergebieten (2) mit Source- und Drainzonen (5, 6) des zweiten Leitungstyps. zweite
Öffnungen (9, 10) in der Schicht (4) erzeugt werden, wobei der jeweils zwischen den Source- und
Drainzonen (5, 6) verbleibende Teil der Schicht (4) zweite Gateelektroden (4) bildet, und dall eine
zweite Ionenimplantation mit Ionen einer zweiten lonenart, die einen zur ersten lonenart entgegengesetzten
Leilungstyp ergibt und deren Dosis kleiner ist als die Dosis der ersten lonenart, durch die
ersten und zweiten öffnungen (7, 8; 9, 10) hindurch
vorgenommen wird, so daß unterhalb der zweiten ^0
Öffnungen (9, 10) zweite Bereiche (13, 14) des zweiten Leitungstyps entstehen, wogegen der
Leitungstyp der ersten Bereiche (11,12) unverändert
bleibt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die implantierten Bereiche (II, 12, 13,
14) nach der zweiten Ionenimplantation durch Tempern aktiviert werden.
3. Verfahren nach Anspruch I und 2, dadurch gekennzeichnet, daß das Substrat (1) aus Spinei I oder
aus Saphir besteht.
4. Verfahren nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß die inselförmigen Halbleitergebiete
(2, 22) aus Silizium oder aus Galliumarsenid bestehen.
5. Verfahren nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß als Gateelektrodenmateiial (4)
Aluminium verwendet wird und daß die implantierten Bereiche (11, 12, 13, 14) 10 bis 20 min bei etwa
5000C in einer Wassersloffatmosphäre aktiviert *>o
werden.
6. Verfahren nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß das Gateelektrodenmaterial (4)
aus einem hochschmclzcnden Material besteht und daß die implantierten Bereiche (11, 12, 13, 14) bei
Temperaturen, die höher als 5000C sind, aktiviert
werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet,
daß das Gateelektrodenmaterial (4) aus Silizium oder aus Molybdän besteht.
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2247975A DE2247975C3 (de) | 1972-09-29 | 1972-09-29 | Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren |
GB3819173A GB1417055A (en) | 1972-09-29 | 1973-08-13 | Thin-layer complementary-channel mos circuits |
US400329A US3859716A (en) | 1972-09-29 | 1973-09-24 | Production of thin layer complementary channel mos circuits |
FR7334477A FR2201541B1 (de) | 1972-09-29 | 1973-09-26 | |
JP10830973A JPS5550397B2 (de) | 1972-09-29 | 1973-09-26 | |
LU68516A LU68516A1 (de) | 1972-09-29 | 1973-09-27 | |
BE136187A BE805480A (fr) | 1972-09-29 | 1973-09-28 | Procede pour fabriquer des circuits a mos complementaires en couche mince |
NL7313426A NL7313426A (de) | 1972-09-29 | 1973-09-28 | |
IT29511/73A IT993472B (it) | 1972-09-29 | 1973-09-28 | Procedimento per fabbricare circuiti mos con canali complemen tari a strati sottili |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2247975A DE2247975C3 (de) | 1972-09-29 | 1972-09-29 | Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren |
Publications (3)
Publication Number | Publication Date |
---|---|
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