DE3019850C2

DE3019850C2 -

Info

Publication number: DE3019850C2
Application number: DE3019850A
Authority: DE
Inventors: Ytasuda Hachiohji Tokyo/Tokio Jp Yuji; Takaaki Stanford Calif. Us Hagiwara; Ryuji Kodaira Tokyo/Tokio Jp Kondo; Shinichi Kokubunji Tokyo/Tokio Jp Minami; Yokichi Hachiohji Tokyo/Tokio Jp Itoh
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-05-25
Filing date: 1980-05-23
Publication date: 1992-02-06
Also published as: JPS55156370A; US4586238A; JPH0219980B2; US5114870A; US4851364A; DE3019850A1

Description

Zur Herstellung von Halbleitervorrichtungen ist aus US 38 82 469 ein Verfahren bekannt, bei dem auf einem Halb leitersubstrat ein erster Oxidfilm lokal ausgebildet, in die von diesem Oxidfilm nicht bedeckten Stellen der Substratober flächen ein Störstoff eingebracht, ein zweiter Oxidfilm, der dicker ist als der erste Oxidfilm, ausgebildet, unter diesem die gesamte Substratoberfläche bedeckenden zweiten Oxidfilm ein Halbleiterbereich erzeugt und in diesem Halbleiterbereich Isolierschicht-Feldeffekttransistoren vorgesehen werden. Der die Transistoren aufnehmende Halbleiterbereich ist dabei als p-leitender Trogbereich in einem n-leitenden Substrat ausge bildet.

Aus Philips Research Reports, vol. 25, 1970, Seiten 118 bis 132, ist ferner ein Verfahren zur Herstellung von Halblei tervorrichtungen, insbesondere Planartransistoren, durch loka le Oxidation bekannt, wobei mit einem Antioxidationsfilm gear beitet wird.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, mit dem sich in einem Substrat Trogbereiche mit darin angeordneten Feldeffekttransistoren und zwischen den Trogbereichen ausgebildeten Kanalstoppern mit möglichst weni gen Maskierschritten und hoher Genauigkeit herstellen lassen.

Die erfindungsgemäße Lösung dieser Aufgabe ist im An spruch 1 angegeben.

Bei dem erfindungsgemäßen Verfahren werden Störstoffe eines ersten Leitfähigkeitstyps unter Verwendung eines Anti oxidationsfilms als Maske in das Substrat eingebracht, unter Verwendung des gleichen Oxidationsfilms als Maske ein Oxidfilm aufgebracht und schließlich unter Verwendung dieses Oxidfilms als Maske Störstoffe eines zweiten Leitfähigkeitstyps in das Substrat eingebracht. Die auf diese Weise mit ein und demsel ben Maskenmuster eingebrachten Störstoffe entgegengesetzter Leitfähigkeit ergeben genau zueinander ausgerichtete erste und zweite Halbleiterbereiche, wobei die ersten Halbleiterbereiche als Trogbereiche zur Ausbildung der Feldeffekttransistoren verwendet werden und die zweiten Halbleiterbereiche als Kanal stopper zwischen den Trogbereichen dienen.

In der Weiterbildung nach Anspruch 2 erfolgt auch die Ausrichtung der Source- und Drain-Bereiche der Feldeffekt transistoren wiederum durch Verwendung eines Antioxidations- und eines Oxidfilms.

Ausführungsbeispiele der Erfindung werden im folgenden anhand der Zeichnungen näher erläutert. Darin zeigt

Fig. 1A bis 1O Schnittansichten eines Halbleitersub strats in aufeinanderfolgenden Verfahrensschritten zur Herstellung einer Halbleitervorrichtung,

Fig. 2 und 3 graphische Darstellungen zur Erläuterung der Verteilung von Phosphor- und Boratomen als Störstoffen an der Si-SiO₂-Grenzfläche,

Fig. 4 bis 10 Schnittdarstellungen, die einzelne Verfah rensschritte zur Herstellung wesentlicher Teile der Halbleitervorrichtung verdeutlichen, und

Fig. 11 und 12 Schnitte durch das Halbleitersubstrat an Stellen, an denen ein MISFET bzw. ein Bipolar transistor ausgebildet ist.

Im folgenden wird im einzelnen ein Verfahren zur Ausbil dung eines MNOS FET, eines Anreicherungs-MOSFET (Metall- Oxid-Halbleiter-Feldeffekttransistor des Anreicherungstyps), eines Verarmungs-MOSFET und eines bipolaren Transistors auf einem Stück Halbleitersubstrat unter Bezugnahme auf die Fig. 1A bis 1O beschrieben.

A) Eine Silizium-Einkristallscheibe (Wafer) aus n- Einkristall mit einer (100)-Kristallfläche und einem spezifi schen Widerstand von 8 bis 12 Ohm×cm (einer Fremdstoffkon zentration von ungefähr 5×10¹⁴ cm^-3) wird als Substrat-Ein kristallscheibe 1 verwendet. Für die Ausbildung des Troges mit niedriger Fremdstoffkonzentration unter Aufrechterhal tung guter Reproduzierbarkeit sollte der spezifische Wider stand der Einkristallscheibe so groß wie möglich sein (die Fremdstoffkonzentration sollte klein sein). Bei dieser Aus führungsform des EAROM (electrically alterable read only memory = elektrisch änderbarer Festspeicher) jedoch wird die Silizium-Einkristallscheibe mit einer Fremdstoffkonzen tration des erwähnten Ausmaßes verwendet, weil die Fremd stoffkonzentration im Trog zu ungefähr 3×10¹⁵cm^-3 gewählt worden ist.

Nachdem die Oberfläche der Silizium-Einkristallscheibe 1 unter Verwendung einer geeigneten Waschflüssigkeit (O₃-H₂SO₄- Flüssigkeit oder HF-Flüssigkeit) gewaschen worden ist, wer den ein Siliziumoxid-(SiO₂-)Film 2 mit einer Dicke von unge fähr 50 nm durch thermische Oxidation und ein Siliziumnitrid- (Si₃N₄-)Film 3 mit einer Dicke von ungefähr 100 bis 140 nm durch CVD (Chemische Gasphasenabscheidung) in der in Fig. 14A gezeigten Weise ausgebildet. Der Si₃N₄-Film wurde unter Ver wendung einer vertikalen CVD-Apparatur, welche die Reaktion unter gewöhnlichem Druck bewirkt, unter Verwendung einer seitlichen CVD-Apparatur, welche die Reaktion unter verminder tem Druck bewirkt, und dergleichen ausgebildet. Ernsthafte Unterschiede in den Si₃N₄-Filmen wurden dabei nicht gefunden. Der unter Verwendung der Niederdruck-CVD-Apparatur ausgebil dete Film zeigte jedoch die größte Gleichförmigkeit hinsicht lich der Filmdicke, die ±3% in der Einkristallscheibe betrug, so daß der Film in den nachfolgenden Schritten feinbearbeitet werden konnte. Ein bevorzugter Temperaturbereich für die Ab scheidung liegt zwischen 700° und 1000°C, ist aber gering fügig vom Verfahren abhängig. Die Resultate waren auch hin sichtlich der Ausbildung des Si₃N₄-Films die gleichen.

B) Dann wird ein Photoresist-Film 4 unter Ausnahme derjenigen Bereiche, wo Tröge nach dem Photoätzverfahren ausgebildet werden sollen, (also zwischen Trog und Trog) auf dem Si₃N₄-Film 3 ausgebildet. Das heißt, der Si₃N₄-Film 3 wird an den Oberflächen der Bereiche, wo die Tröge ausgebildet werden, freigelegt. In diesem Zustand wird der Si₃N₄-Film an den freigelegten Abschnitten durch Plasmaätzung entfernt, so daß der SiO₂-Film 2 in der in Fig. 1B gezeigten Weise freigelegt wird. Danach werden unter Verwendung des Photo resist-Films 4 als Maske Bor-Ionen bei einer Implantations energie von 75 keV und in einer Gesamtdosis von 3×10¹²/cm² in das Siliziumsubstrat an den Teilen ohne Photoresist-Film durch den freigelegten SiO₂-Film 2 implantiert, um so p- Halbleiterbereiche 5 und 6 auszubilden.

C) Nach Entfernung des Photoresist-Films 4 werden Tröge durch Diffusion in trockener Sauerstoffatmosphäre ausgebildet. Bor-Atome dienen als Fremdstoffe in Form von Akzeptoren in Silizium; daher wird ein Trog des p-Typs aus gebildet. Bei einer Diffusion bei 1200°C über 16 Stunden haben die resultierenden p-Tröge 10, 11 eine Oberflächen konzentration von ungefähr 3×10¹⁵ cm^-3 und eine Diffusions tiefe von ungefähr 6 µm. Diese Werte wurden jedoch aus der Messung des spezifischen Oberflächenwiderstands nach den 4-Sondenverfahren und aus der Messung der Diffusionstiefe nach dem Farbätzverfahren unter Zugrundelegung der Annahme gewonnen, daß die Fremdstoffe im Trog Gauß-Verteilung an nehmen. Die Diffusion wird in einer Sauerstoffatmosphäre durchgeführt, damit gleichförmige Tröge niedriger Konzen tration ausgebildet werden.

Nach Beendigung der Trogdiffusion sind SiO₂-Filme 12, 13 einer Dicke von ungefähr 0,85 µm auf den Oberflächen der Trogbereiche 10, 11 und ein Oxidfilm von ungefähr 50 nm auf dem Si₃N₄-Film 3 ausgebildet. Nachdem der SiO₂-Film der Dicke von ungefähr 50 nm durch Ätzen entfernt worden ist, sind Siliziumoxidfilme 12, 13 einer Dicke von ungefähr 0,8 µm auf den Oberflächen der Tröge übrig geblieben und der Si₃N₄- Film 3 zwischen den Trögen freigelegt, wie dies in Fig. 1C dargestellt ist.

D) Der Si₃N₄-Film 3 wird durch Ätzen unter Verwendung von beispielsweise einer heißen Phosphorsäurelösung (H₃PO₄) entfernt, so daß SiO₂-Filme 14, 15 und 16 einer Dicke von ungefähr 50 nm, die zu Anfang gebildet worden sind, zwischen den Trögen freigelegt werden. In diesem Zustand sind ein SiO₂- Film einer Dicke von ungefähr 0,8 µm auf den Trögen und ein SiO₂-Film einer Dicke von ungefähr 50 nm zwischen den Trögen ausgebildet. Unter diesen Gegebenheiten werden Phosphor- Ionen in die gesamte Oberfläche bei einer Energie von 125 keV in einer Dosis von 1×10¹³ cm^-2 implantiert. Da die dicken SiO₂-Filme 12, 13 auf den Trögen dabei als Masken wirken, werden abgesehen von den Randabschnitten der Trogbereiche Phosphor-Ionen nicht in die Tröge implantiert, sondern nur zwischen den Trögen, so daß n-Halbleiterbereiche 20, 21 und 22 ausgebildet werden. Während des Diffusionsschritts brei ten sich die Tröge vom Endabschnitt des bei der Diffusion der Tröge als Maske verwendeten Si₃N₄-Films auch in seitlicher Richtung aus, was Höhenunterschiede von ungefähr 6 µm zwischen dem Endabschnitt des Si₃N₄-Films (Endabschnitt des dicken SiO₂-Films auf den Trögen) und dem Endabschnitt der Tröge bewirkt. Mit anderen Worten heißt dies, daß die Schicht, in der Phosphor-Ionen implantiert sind, bis zu ungefähr 6 µm, gemessen vom Endabschnitt des Troges, im Trog ausgebildet wird. Ferner hat die Schicht, in der Phosphor- Ionen implantiert sind eine Dicke von ungefähr 1 µm, wenn sie nach Beendigung der abschließenden Erwärmung gemessen wird.

Da eine elektrische Leitung zwischen den p-Trögen durch selbstausgerichtete Implantation von Phosphor-Ionen zwischen den Trögen verhindert werden kann, werden die Schichten 20, 21 und 22, in denen Phosphor-Ionen implan tiert sind im folgenden als SAP-Schichten (SAP für self aligned p-channel field ion implantation = selbstausge richtete p-Kanalfeldionenimplantation) bezeichnet.

Nach dem obigen Verfahren, bei welchem p-Trogdiffu sionsbereiche durch eine Wärmebehandlung in oxidierender Atmosphäre unter Verwendung des Si₃N₄-Films als Maske und ferner SAP-Schichten zur Verhinderung parasitärer Kanäle zwischen den Trögen durch Implantation von n-Fremdstoffen in die Oberfläche des n-Substrats zwischen den Trögen un ter Verwendung des auf den Trögen ausgebildeten dicken Oxidfilms als Maske ausgebildet werden, ist es möglich, Ionen zwischen den Trögen ohne Erhöhung der Anzahl der Masken zu implantieren sowie die Trogdiffusionsbereiche und die ionen implantierten Schichten zwischen den Trögen in selbstausge richteter Weise zu erzeugen. Diese Technik wird im folgenden als SAP-Verfahren bezeichnet, welches eines der wesentlichen Merkmale der Erfindung ist.

Danach werden die SiO₂-Filme 12, 13, 14, 15 und 16 alle von der Oberfläche des Siliziumsubstrats entfernt. In diesem Zustand liegen dann n-Bereiche 20, 21 und 22 auf der Oberfläche des Siliziumsubstrats vor, wobei diese n-Bereiche 20, 21 und 22 Fremdstoffkonzentrationen haben, die größer als die Konzentrationen der n-Fremdstoffe der p-Trogbereiche 10, 11 und des Substrats sind. Ferner ist ein gestufter Abschnitt 17 von ungefähr 0,4 bis 0,5 µm an der Grenze zwischen den erwähnten Bereichen ausgebildet. Durch Ausnutzung des ge stuften Abschnitts können Masken in nachfolgendem Schritt der Photoätzung ausgerichtet werden.

Danach wird ein Verfahrensschritt einer sogenannten LOCOS-Oxidation (lokale Oxidation von Silizium) ausgeführt.

E) Nachdem der SiO₂-Film, wie oben erwähnt, von den gesamten Oberflächen des Siliziumsubstrats entfernt worden ist, wird ein SiO₂-Film 24 einer Dicke von ungefähr 50 nm durch thermische Oxidation auf den gesamten Oberflächen des Substrats ausgebildet. Danach wird ein Si₃N₄-Film ei ner Dicke von 100 bis 140 nm auf dem SiO₂-Film nach dem CVD-Verfahren ausgebildet.

Dann wird basierend auf dem Photoätzverfahren ein Photo resist-Film (angegeben durch 35, 36, 37, 38, 39 und 40 in Fig. 1E) nur auf bestimmten Bereichen für die Ausbildung der aktiven Elemente stehengelassen. In diesem Zustand ist der Photoresist-Film dort entfernt und der Si₃N₄-Film an den Oberflächen freigelegt, wo ein dicker Oxidfilm zur Iso lation der Elemente ausgebildet werden muß. Danach wird zur Entfernung des freiliegenden Si₃N₄-Films eine Plasmaätzung durchgeführt, so daß der vorher ausgebildete SiO₂-Film 24 einer Dicke von ungefähr 50 nm freigelegt wird. Das heißt, die Si₃N₄-Filme 25, 26, 27, 28, 29 und 30 unter den Photoresist-Filmen 35, 36, 37, 39 und 40 bleiben übrig. Danach werden unter Verwendung der Photoresist- Filme als Masken Bor-Ionen mit einer Energie von 75 keV in einer Gesamtdosis von 2×10¹³cm^-2 durch den freigelegten SiO₂-Film 24 in das Siliziumsubstrat an Stellen ohne Photoresist-Film implantiert, wobei p-Halbleiterschichten 41, 42, 43, 44, 45 und 46 aus gebildet werden. Dabei sind die Abschnitte, wo die Verarmungs-MISFETs hoher Stehspannung ausgebildet werden müssen, so eingerichtet, daß die Endabschnitte des Si₃N₄-Films in der SAP-implantierte Schicht an den Endabschnitten der Tröge liegen. Daher wird der aktive Bereich so ausgebil det, daß er sich, wie in Fig. 1E gezeigt, zwischen der SAP-Schicht 21 und dem Trog erstreckt. Die Implantation von Bor-Ionen wird im folgenden als Feldimplantation bezeichnet.

F) Nach Entfernung des Photoresist-Films wird eine Feldoxidation in nasser Sauerstoffatmosphäre bei einer Tem peratur von 1000°C über ungefähr 4 Stunden durchgeführt, so daß ein SiO₂-Film 60 einer Dicke von ungefähr 0,95 µm auf der Oberfläche des Siliziumsubstrats in einem Teil aus gebildet wird, von dem der Si₃N₄-Film entfernt worden ist. Phosphor-Ionen durch die SAP (selbstausgerichtete p-Kanal- Feldionenimplantation) und Bor-Ionen durch die Feldimplanta tion sind in einem Mischzustand in den Teilen vorhanden, wo ein dicker Feldoxidfilm von ungefähr 0,95 µm Dicke zwi schen den Trögen ausgebildet ist, d. h., Phosphor-Ionen und Bor-Ionen sind in gemischter Weise in der Oberfläche des in Fig. 1F gezeigten n-Bereichs 20 vorhanden. Hierbei sind Phosphor-Ionen in einer Menge von 1×10¹³ cm^-2 vorhanden, was geringer als die Menge der Bor-Ionen von 2×10¹³ cm^-2 ist. Mit der Bewirkung der Feldoxidation sondern sich jedoch Bor-Ionen in großen Mengen in das Siliziumdioxid ab. Mit anderen Worten, Bor-Ionen im Silizium verarmen in der Grenz fläche zu SiO₂. Phosphor-Ionen in Silizium hingegen reichern sich in der Grenzfläche zum Siliziumdioxid an (siehe Fig. 2 und 3). Die Oberflächen zwischen den Trögen haben daher eine große Phorphorkonzentration und wirken ausreichend als Kanalstopper. Durch geeignetes Ausnützen der Verhaltensunter schiede der Phosphor-Ionen und Bor-Ionen in der SiO₂-Grenz fläche können beruhend auf dem SAP-Verfahren und der LOCOS- Methode die Phosphor-Ionen (was, wie später noch beschrieben, zur Ausbildung der Drain des Verarmungs- MISFET mit hoher Stehspannung notwendig ist) mit einer Kon zentration implantiert werden, die so gering wie möglich ist, ohne daß ein Maskierungs-Verfahrensschritt erforderlich wäre, und die Bor-Ionen (was zur Aufrechterhaltung einer verhältnismäßig hohen Schwellenspannung für den parasitären MISFET notwendig ist) in einer Dosis implantiert werden, die größer als diejenige der Phosphor-Ionen ist, so daß am Ende eine Verfahrenstechnik verwirklicht ist, wel che in der Lage ist, eine hohe Phosphorkonzentration auf rechtzuerhalten. Es werden also p-Halbleiterbereiche 51 bis 56 unter auf der Oberfläche des Substrats ausgebildeten dicken Oxidfilmen so ausgebildet, daß sie zu den in Fig. 1E gezeigten ionenimplantierten p-Schichten 41 bis 46 korrespon dieren, wobei die p-Halbleiterbereiche 51 bis 56 eine Ober flächen-Fremdstoffkonzentration haben, die größer ist als die Fremdstoffkonzentrationen in der Oberfläche der p-Trog diffusionsbereiche.

Unmittelbar nach Beendigung der Feldoxidation werden Si₃N₄-Filme 25 bis 30 einer Dicke von ungefähr 100 bis 140 nm auf dem SiO₂-Film 24 einer Dicke von ungefähr 50 nm im aktiven Bereich ausgebildet, und ferner werden Oxidfilme einer Dicke von ungefähr 20 nm auf den Oberflächen der Si₃N₄- Filme 25 bis 30 und ist ein SiO₂-Film 60 einer Dicke von unge fähr 0,95 µm im Feldbereich ausgebildet.

(G) Nach dem Entfernen der ungefähr 50 nm dicken SiO₂-Filme von den gesamten Oberflächen durch Ätzen, bleibt der SiO₂-Film 60 mit einer Dicke von ungefähr 0,9 µm auf dem Feldbereich übrig, und ebenso bleiben der SiO₂-Film 24 der Dicke von 50 nm und die Si₃N₄-Filme 25 bis 30 der Dicke von 100 bis 140 nm auf dem aktiven Bereich stehen, so daß also die Si₃N₄-Filme freigelegt sind. Die Si₃N₄-Filme 25 bis 30 werden dann unter Verwendung von beispielsweise einer heißen Phosphorsäure- (H₃PO₄-)Lösung entfernt. Damit bleibt der vorher ausgebildete SiO₂-Film 24 der Dicke von ungefähr 50 nm auf dem aktiven Bereich schließlich übrig, so daß der SiO₂-Film 24 als Gate- Oxidfilm für die aktiven MOSFETs, d. h. für die Verarmungs-MOSFETs und die Anreicherungs-MOSFETs, verwendet werden kann. Es besteht jedoch oftmals die Gefahr, daß die Gate-Stehspannung durch anomale Bereiche (von denen man gewöhnlich annimmt, daß sie ein Si₃N₄-Film sind), die sich an den Endabschnitten von LOCOS bilden, erniedrigt wird. Wie in Fig. 1G dargestellt, werden daher der dünne Oxidfilm 24 und der darauf ausgebildete Si₃N₄-Film einmal entfernt und ein SiO₂-Film einer Dicke von 45 nm wiederholt ausge bildet und entfernt. Danach werden, wie in Fig. 1H darge stellt, SiO₂-Filme 62 bis 67 einer Dicke von ungefähr 75 nm, die in der Praxis als Gate-Isolationsfilme verwendet werden, in einer trockenen Sauerstoffatmosphäre bei 1000°C über 110 Minuten ausgebildet.

H) Zur Einstellung einer Schwellenspannung für die Anreicherungs-MOSFETs unter den vielen MOSFETs werden Bor- Ionen in die gesamten Oberflächen durch die dünnen Gate-Iso lationsfilme 62 bis 67 bei einer Energie von 40 keV in einer Gesamtdosis von 2×10¹¹/cm² implantiert (in Fig. 1H gezeigte Bereiche 71 bis 76). Der Anreicherungs-MOSFET, auf den hier Bezug genommen ist, hat eine hohe Schwellenspannung und er laubt nur sehr kleine Ströme, wenn die Gate-Spannung 0 V ist. Natürlich werden Bor-Ionen nicht in den einen dicken Oxidfilm aufweisenden Feldbereich implantiert, sondern durch die SiO₂-Filme 62 bis 67 der Dicke von ungefähr 75 nm in die Oberfläche des Siliziumsubstrats im aktiven Bereich.

I) Der in dieser Ausführungsform erwähnte EAROM trägt dazu bei, daß die peripheren Schaltungen basierend auf den E/D-Invertern mit hoher Geschwindigkeit arbeiten. Daher ist es notwendig, zusätzlich zu den erwähnten Anreicherungs- MOSFETs Verarmungs-MOSFETs auszubilden. Die Verarmungs- MOSFETs, auf die hier Bezug genommen ist, haben eine geringe Schwellenspannung und lassen einen Drain- Strom zu, wenn die Gate-Spannung 0 V ist. Zur Ausbildung der Verarmungs-MOSFETs auf den vorgesehenen Bereichen wird ein Photoresist-Film auf den SiO₂-Filmen 60, 62 bis 67 aus gebildet, der Photoresist-Film, wie in Fig. 1I gezeigt, von den Bereichen, wo die Verarmungs-MOSFETs ausgebildet werden sollen, entfernt und in anderen Abschnitten zur Ver wendung als Maske, wie durch 80 bezeichnet, stehengelassen, wonach Phosphor-Ionen allein in die vorgesehenen Abschnitte zum Einstellen einer Schwellenspannung für die Verarmungs- MOSFETs implantiert werden. Phosphor-Ionen werden bei dieser Ausführungsform mit einer Implantationsenergie von 100 keV und einer Dosis von 1,2×10¹²/cm² implantiert. Dies gilt für einen Bereich eines DMISFET hoher Stehspannung (in Fig. 1I gezeigter Bereich 81). Durch Ausbildung von Verarmungs-MOS- FETs zwischen den Trögen auf der Oberfläche in der nach dem SAP-Verfahren ausgebildeten Grenze um die Tröge ist es also möglich, nicht-flüchtige Speichertransistoren, d. h., MNOSFETs sowie Verarmungs-MISFETs hoher Stehspannung auf dem gleichen Chip ohne notwendiger Erhöhung der Anzahl der Photomasken auszubilden, wie aus der folgenden Beschreibung noch klar wird.

J) Als nächstes wird nach der Entfernung des Photo resist-Films 80 eine polykristalline Siliziumschicht einer Dicke von ungefähr 0,35 µm auf den SiO₂-Film nach dem CVD- Verfahren bei einer Temperatur von ungefähr 580°C ausgebildet. Zu Vergleichszwecken wird die polykristalline Siliziumschicht bei gewöhnlichem Druck und unter vermindertem Druck ausgebil det. Es zeigt sich jedoch kein signifikanter Unterschied in den Eigenschaften, abgesehen davon, daß das letztere Ver fahren eine ausgezeichnete Gleichförmigkeit der Filmdicke bietet. Die polykristalline Siliziumschicht wird dann nach dem Diffusionsverfahren mit Phosphor-Ionen dotiert. Die Do tierungsverhältnisse bestehen dabei aus der Abscheidung von Phosphor-Ionen aus einer POCl₃-Quelle auf die Oberfläche der polykristallinen Siliziumschicht für eine Diffusion dersel ben bei einer Temperatur von 1000°C über 20 Minuten und aus einem Ausbreiten der Phosphor-Ionen auf der Oberfläche der art, daß der spezifische Widerstand der polykristallinen Siliziumschicht ungefähr 15 Ohm/cm² beträgt.

Daher wird das auf der Oberfläche der polykristallinen Siliziumschicht ausgebildete Phosphoglas durch Ätzen unter Verwendung einer beispielsweise Fluorwasserstoff enthalten den Flüssigkeit entfernt, der Photoresist-Film nur an be stimmten Abschnitten nach dem Photoätzverfahren stehenge lassen und die polykristalline Siliziumschicht mit Ausnahme der Stellen, wo der Photoresist-Film stehengeblieben ist, nach dem Plasmaätzverfahren entfernt. Folglich werden Gate- Elektroden 83 und 84, bestehend aus polykristallinem Silizium der ersten Schicht, wie in Fig. 1J dargestellt, auf dem SiO₂-Film ausgebildet.

Dann wird der Gate-Oxidfilm 62 einer selektiven Ätzung unter Verwendung der ersten polykristallinen Siliziumschich ten 83, 84 als Masken unterworfen, so daß die Oberfläche des Substrats, wie in Fig. 1J gezeigt, lokal freigelegt wird.

K) Danach wird eine Oxidation in nasser Sauerstoff atmosphäre bei einer Temperatur von 850°C über 20 Minuten durchgeführt, um einen SiO₂-Film 87 einer Dicke von ungefähr 40 nm auf der freigelegten Oberfläche des Siliziumsubstrats sowie SiO₂-Filme 85 und 86 einer Dicke von ungefähr 200 nm auf der Oberfläche der polykristallinen Siliziumschicht ge mäß Fig. 1K auszubilden. Danach werden die gesamten Ober flächen des SiO₂-Films einer Ätzung unterworfen, um den SiO₂ film in einer Dicke von ungefähr 60 nm zu entfernen, so daß ein SiO₂-Film einer Dicke von ungefähr 140 nm auf der polykristalli nen Siliziumschicht übrigbleibt. Zur Ausbildung eines dicken Oxidfilms auf der polykristallinen Siliziumschicht und eines ausreichend dünnen Oxidfilms auf der Oberfläche des Sili ziumsubstrats ist es also notwendig, die polykristalline Siliziumschicht mit Phosphor-Ionen bei einer Konzentration von mindestens über 10²⁰ cm^-3 imprägniert zu haben und die Oxidation bei einer Temperatur im Bereich zwischen 600 und 1000°C in nasser Sauerstoffatmosphäre durchzuführen.

L) Dann werden unter Verwendung der auf der poly kristallinen Siliziumschicht stehengebliebenen SiO₂-Filme 85 und 86 als Masken die freigelegten Oberflächen des Sili ziumsubstrats einer leichten Ätzung unter Verwendung einer Ätzlösung, die NH₃-H₂O₂ und HCl-H₂O₂ enthält, unterworfen. Der SiO₂-Film 85 verhindert dabei, daß die erste poly kristalline Siliziumschicht, die mit hoher Konzentration dotiert ist, geätzt wird.

Danach wird ein dünner SiO₂-Film 88 einer Dicke von un gefähr 2 nm durch Oxidation in einer mit Stickstoff verdünnten Sauerstoffatmosphäre bei einer Temperatur von 850°C über 120 Minuten ausgebildet, wonach ein Si₃N₄-Film 90 einer Dicke von ungefähr 50 nm nach dem CVD-Verfahren ausgebil det wird. Der erwähnte Si₃N₄-Film wurde zu Vergleichszwecken nach einer Reihe von Verfahren hergestellt. In keinem Fall trat jedoch ein Problem hinsichtlich der Eigenschaften auf, nachdem sie einer Hochtemperaturtemperung unter Wasserstoff atmosphäre unterworfen worden waren, wie später noch darge legt wird.

Danach wird eine zweite polykristalline Siliziumschicht in einer Dicke von ungefähr 0,3 µm auf dem Si₃N₄-Film 90 abgeschieden und gemäß Fig. 1L nach dem Photoätzverfahren behandelt, um so eine Gate-Elektrode 91, bestehend aus der zweiten polykristallinen Siliziumschicht, auszubilden. Unter Verwendung der Gate-Elektroden 91, 83 und 84 und des dicken SiO₂-Films 60 als Masken werden Phosphor-Ionen in das Sili ziumsubstrat mit einer Implantationsenergie von 90 keV in einer Dosis von 1×10¹⁶ cm^-2 implantiert, um n⁺-Halbleiterbe reiche 92 bis 100 auszubilden, die als Source- und Drain- Bereiche verwendet werden können. Gleichzeitig wird die zweite Gate-Elektrode (polykristalline Siliziumschicht) 91 mit Phosphor-Ionen dotiert. Dabei sind die ersten poly kristallinen Siliziumschichten 83, 84 bereits mit Phosphor- Ionen dotiert, was zu einer Zunahme der Größe der Kristall teilchen führt. Daher wäre es wahrscheinlich, daß Phosphor- Ionen in die Oberfläche des Siliziumsubstrats unter den poly kristallinen Siliziumschichten 83, 84 implantiert wurden. Da jedoch, wie erwähnt, die SiO₂-Filme 85, 86 einer Dicke von ungefähr 140 nm und der Si₃N₄-Film 90 einer Dicke von 50 nm auf den polykristallinen Siliziumschichten 83, 84 ausgebil det worden sind, werden die Phosphor-Ionen nicht in die Oberfläche des Siliziumsubstrats implantiert. Man erhält also ein Siliziumsubstrat des in Fig. 1L gezeigten Aufbaus.

M) Als nächstes wird unter Verwendung des unter der Gate-Elektrode 91 ausgebildeten Si₃N₄-Films 90 als Maske die Oberfläche der Gate-Elektrode 91 in einer nassen Atmos phäre bei einer Temperatur von beispielsweise 850°C über 10 Minuten oxidiert. Unter Verwendung des Oxidfilms (SiO₂- Films) 102 als Maske wird der Si₃N₄-Film 90 selektiv ent fernt. Die zweite polykristalline Siliziumschicht (Gate- Elektrode 91), welche in hoher Konzentration dotiert ist, ist durch die darauf ausgebildete SiO₂-Schicht 102 vor einer Ätzlösung für den Si₃N₄-Film geschützt. Andererseits sind die ersten polykristallinen Siliziumschichten (Gate- Elektroden 83, 84) vor der Ätzlösung für den Si₃N₄-Film durch die SiO₂-Filme 85, 86 geschützt, die vor der Aus bildung des Si₃N₄-Films 90 ausgebildet worden sind.

Bei diesen Verhältnissen ist jedoch die Stehspannung zwischen Gate-Elektrode 91 und Source- bzw. Drain-Bereichen schlecht. Mit anderen Worten, die Gate-Isolationsspannung ist gering. Daher wird eine Oxidation in einer nassen Atmos phäre bei 850°C über 30 Minuten durchgeführt, um die Gate- Isolationsspannung zu erhöhen. Gleichzeitig werden die Formen an den Enden der Gate-Elektroden 83, 84 die Steh spannung erhöhend verbessert. Bei diesen Verhältnissen, die in Fig. 1M dargestellt sind, werden die SiO₂-Filme 85, 86 mit einer Dicke von ungefähr 0,3 µm auf den Gate-Elektroden 83, 84 ausgebildet. Ferner werden SiO₂-Filme 102, 104 bis 112 einer Dicke von ungefähr 0,2 µm auf der Gate-Elektrode 91 und den n⁺-Halbleiterbereichen 92 bis 100 ausgebildet.

Nach obigem Verfahren wird die MOS-(Metall-Oxid-Halb leiter-)Struktur unter Verwendung eines hohen Temperaturen standhaltenden Materials, etwa von polykristallinem Sili zium, als Gate-Elektrode, wie in den Fig. 1J und 1K ge zeigt, ausgebildet, auf der Gate-Elektrode beruhend auf einem Tieftemperaturoxidationsverfahren ein Oxidfilm (SiO₂- Film) ausgebildet, ein dünner SiO₂-Film vom Siliziumsubstrat (Trogbereich) entfernt, erneut ein SiO₂-Film auf dem Substrat ausgebildet, auf dem SiO₂-Film ein Si₃N₄-Film zur lokalen Ausbildung von Gate-Elektroden aus polykristallinem Silizium ausgebildet, die Oberfläche des Gates aus polykristallinem Silizium unter Verwendung des Si₃N₄-Films als Maske zur Ausbildung eines Oxidfilms (SiO₂-Films) oxidiert, und der Si₃N₄-Film unter Verwendung des Oxidfilms als Maske ent fernt, um damit eine MNOS-(Metall-Nitrid-Oxid-Halbleiter-) Struktur auszubilden, wie sie in Fig. 1M gezeigt ist. Daher werden, da die MNOS-Struktur nach Ausbildung der MOS-Struktur ausgebildet wird, die Eigenschaften der MNOS FETs in einem geringeren Maß verschlechtert. Da ferner die Gate-Abschnitte des MOS FET bzw. des MNOS FET durch das selektive Oxidations verfahren mit einem Oxidfilm abgedeckt sind, zeigt die resul tierende Vorrichtung bevorzugte Eigenschaften hinsichtlich der Stehspannung zwischen den Schichten bzw. der Kapazität zwischen den Schichten. Das vorgenannte Verfahren bildet ebenfalls ein wesentliches Merkmal der Erfindung.

Die MNOS FETs und MOS FETs werden in der oben ausgeführ ten Weise ausgebildet. Die Fig. 4 bis 7 zeigen in ver größertem Maßstab die Querschnitte der den MNOS FET und den MOS FET bildenden Abschnitte, die den Fig. 1L und 1M entsprechen. Gemäß Fig. 4 ist eine polykristalline Silizium schicht 91 lokal auf einem Si₃N₄-Film 90 ausgebildet, der auf einem SiO₂-Film 88 einer Dicke von nur 10 nm ausgebildet ist, und es werden Fremdstoffe zur Ausbildung von Source und Drain unter Verwendung der polykristallinen Silizium schicht 91 als Maske in die Oberfläche des Substrats einge führt. Danach wird gemäß Fig. 5 die Oberfläche der poly kristallinen Siliziumschicht 91 unter Verwendung des Si₃N₄- Films 90 als Maske oxidiert und ein verhältnismäßig dicker Oxidfilm (SiO₂-Film) 102 auf der Oberfläche der polykristalli nen Siliziumschicht 91 ausgebildet. Gemäß Fig. 6 werden Teile des Si₃N₄-Films 90 mit dem Oxidfilm 102 als Maske durch Ätzen entfernt. Dabei wird der dünne SiO₂-Film 88 ebenfalls von der Oberfläche des Substrats entfernt. Gemäß Fig. 7 werden Oxidfilme (SiO₂-Filme) 104, 105 durch Wärme behandlung in oxidierender Atmosphäre auf den Oberflächen der freigelegten Source- und Drain-Bereiche ausgebildet. Abhängig von den Kombinationen aus Gate-Elektrodenmaterial und Ätzlösung (oder -gas) zur Behandlung des Si₃N₄-Films kann es oftmals sein, daß die Gate-Elektrode einem Ätzen unter worfen wird. Gemäß der Erfindung jedoch ist die Gate-Elektrode gemustert, wird die Oberfläche der oxidierten Gate- Elektrode mit einem Oxidfilm unter Verwendung des Si₃N₄- Films als Maske abgedeckt und wird der Si₃N₄-Film der Ätzung unter Verwendung des obigen Oxidfilms als Maske unterworfen. Daher wird das Gate-Elektrodenmaterial keiner Ätzung durch die Ätzlösung für die Behandlung des Si₃N₄-Films ausge setzt, so daß sich die feinen Gate-Elektroden schützen lassen. Gemäß Fig. 7 wird ferner der Si₃N₄-Film 90 voll ständig durch den auf der polykristallinen Siliziumschicht 91 ausgebildeten SiO₂-Film 102 und die auf der Oberfläche des Siliziumsubstrats (Trogbereich) 10 ausgebildeten SiO₂- Filme 104, 105 abgedeckt. Durch die erwähnte ausreichende Oxidationsbehandlung ist es daher möglich, den Aufbau eines sogenannten geschützten Gate in selbstausgerichteter Weise auszubilden, was Vorteile wie eine erhöhte Gate-Isolations spannung der MNOS FETs und eine verminderte parasitäre Kapa zität mit sich bringt.

Ferner werden, wie sich aus den Fig. 4 bis 7 ergibt, zwei Transistoren, d. h., MNOS FET und MOS FET, auf dem gleichen Halbleitersubstrat ausgebildet, wobei der Si₃N₄-Film 90 nur unter der Gate-Elektrode des MNOS FET bleibt. Daher bewirkt die Oxidationsbehandlung, die zur Erhöhung der Gate-Isolations spannung des MNOS FET durchgeführt wird, daß die Enden der Gate-Elektrode des MOS FET oxidiert werden, so daß ein die Gate-Isolationsspannung des MOS FET erhöhender umgekehr ter Pultdachaufbau ausgebildet wird. Dementsprechend können die Gate-Isolationsspannungen beider Arten von Transis toren erhöht werden.

N) Nach Beendigung des Verfahrensschritts der Fig. 1M wird der SiO₂-Film durch Photoätzung selektiv von Teilen ent fernt, wo die elektrische Verbindung zur n⁺-Schicht oder zur polykristallinen Schicht hergestellt werden muß, wie dies in Fig. 1N gezeigt ist. Das heißt, der SiO₂-Film muß selektiv durch Ätzung von Teilen 106, 109 und 112, die elektrisch mit der n⁺-Schicht verbunden werden müssen, ent fernt werden, ebenso von Teilen 110 und 111, die mit dem p-Trog 11 elektrisch kontaktiert werden müssen. Folglich werden Löcher 114 bis 118 im SiO₂-Film ausgebildet. Hierbei wird der SiO₂-Film in einer Dicke von ungefähr 0,3 µm durch das Ätzen entfernt; der SiO₂-Film 60, der den p-Trog berührt, wird durch das Ätzen nur teilweise entfernt und es bleibt ein SiO₂-Film einer Dicke von ungefähr 0,3 µm zurück. Aus diesem Grund wird nur der vom SiO₂-Film 60 verschiedene SiO₂-Film mit einem Photoresist-Film abgedeckt, so daß der SiO₂- Film 60 durch das Ätzen abgetragen wird. Die Löcher sind im Photoresist-Film so ausgebildet, daß sie innerhalb der Löcher liegen, die im Phosphoglasfilm ausgebildet sind.

O) Nachdem der in obigem Verfahrensschritt verwendete Photo resist-Film entfernt worden ist, wird ein Phosphosilikatglas film 120 (im folgenden als Phosphoglasfilm bezeichnet) einer P₂O₅-Konzentration von ungefähr 1 Mol-Prozent in der in Fig. 1O gezeigten Weise nach dem CVD-Verfahren auf dem Substrat abgeschieden, gefolgt von einer Wärmebehandlung bei 900°C über 20 Minuten in einer Wasserstoffatmosphäre, so daß der Phosphoglasfilm dicht ausgebildet wird und die Eigenschaften der MNOS FETs verbessert werden.

Danach wird der Phosphoglasfilm durch Photoätzung von den Bereichen entfernt, die elektrisch mit der n⁺-Schicht, der polykristallinen Siliziumschicht und der p-Trogschicht verbunden werden müssen. Dabei sind im SiO₂-Film ausgebil dete Löcher 114 bis 118 und im Phosphoglasfilm ausgebildete Löcher so einjustiert , daß sie in wenigstens Teilen der Be reiche zusammenfallen, so daß es zu einer Freilegung der Oberfläche des Siliziumsubstrats bzw. der Oberfläche der polykristallinen Siliziumschicht kommt.

Wenn hier die Löcher durch einen einzigen Verfahrens schritt in der Doppelschicht, bestehend aus der Phosphoglas schicht und der SiO₂-Schicht, ausgebildet werden, besteht die Tendenz, daß die Löcher groß werden, da die Ätzgeschwindig keit für das Phosphoglas schneller als für das SiO₂ ist, und außerdem ist die Haftung zwischen Photoresist und Phospho glas herabgesetzt.

Aus obiger Beschreibung unter Bezugnahme auf die Fig. 1N und 1O ist jedoch ersichtlich, daß die Ausführungsform der Erfindung frei von solchen Problemen ist. Diese Tatsache wird noch deutlicher aus der folgenden Beschreibung unter Bezugnahme auf die Fig. 8 bis 10. Gemäß Fig. 8 werden nämlich Löcher 119 im SiO₂-Film 105 auf der Oberfläche des Substrats unter Verwendung einer Maske für Kontakte (nicht gezeigt) ausgebildet.

Danach wird ein Phosphoglasfilm 120 in der in Fig. 9 gezeigten Weise auf der Oberfläche des Substrats abgeschieden. Danach werden, wie gemäß Fig. 10, Löcher 125 im Phosphoglas film 120 in einer Weise ausgebildet, daß sie einen Teil der Löcher 119 für den elektrischen Kontakt überdecken. Die Löcher werden also exakt wie vorgesehen ausgebildet.

Fig. 10 zeigt zwar die im Phosphoglasfilm ausgebildeten Löcher 125 so, daß sie geringfügig gegenüber den im SiO₂-Film 105 ausgebildeten Löchern 119 abweichen, es ist jedoch wünschens wert, die Löcher 125 im Phosphoglasfilm so auszubilden, daß die Gesamtflächen der Löcher 119 im SiO₂-Film freigelegt werden, wobei es insbesondere wünschenswert ist, daß die Randabschnitte des SiO₂-Films freigelegt werden, da mit Metallverdrahtungen, etwa aus Aluminium, sich nicht lösen.

P) Nach Entfernung des Photoresist wird ein Aluminium film einer Dicke von ungefähr 0,8 µm auf den gesamten Ober flächen bei einer Temperatur von ungefähr 300°C ausgebildet.

Danach wird, wie in Fig. 1O gezeigt, ein Verdrahtungs muster im Aluminiumfilm nach dem Photoätzverfahren ausge bildet, wobei sich Aluminiumelektroden bzw. Verdrahtungs abschnitte 121, 122, 123 und 124 ergeben. Nach Entfernung des Photoresist wird eine Wärmebehandlung in einer Wasser stoffatmosphäre bei ungefähr 450°C über 60 Minuten durchge führt, um zuverlässige elektrische Kontakte zwischen dem Aluminiumfilm und der n⁺-Schicht, polykristallinen Silizium schicht bzw. dem p-Trog herzustellen und um die Oberflächen höhe zu vermindern.

Mit den oben im einzelnen beschriebenen Verfahrensschritten (A) bis (P) ist es möglich, in und auf der Oberfläche eines Teils eines Halbleitersubstrats 1 MOSFETs mit der Gate-Elektro de 91, Anreicherungs-MOSFETs (Transistoren, die den erwähnten Schalt-MISFETs entsprechen) mit der Gate-Elektrode 83, Unter drückungs- bzw. Verarmungs-MOSFETs mit der Gate-Elektrode 84 und npn-Bipolartransistoren, bestehend aus den Halbleiter bereichen 97, 11 und 1 gemäß Fig. 1O ohne die Notwendigkeit zusätzlicher Photomasken auszubilden. In der Zeichnung be zeichnet 121 eine Source- oder Drain-Elektrode des Anrei cherungs-MISFET, 122 die Emitter-Elektrode des bipolaren Transistors, 123 die Basis des bipolaren Transistors und die Elektrode des p-Trogbereichs 11, und 124 Elektroden des Be reichs 22 und des Substrats.

Fig. 11 zeigt ferner eine Schnittansicht eines MISFET mit hoher Stehspannung, wobei 11m einen p-Trogbereich, 21 einen n- Kanalstopper, welcher in der Oberfläche des Substrats 1 so ausgebildet ist, daß er sich in einen Teil des Trogbereichs 11m erstreckt, 95 und 96 einen n⁺-Drain-Bereich und Source-Bereich, 63 einen aus Siliziumoxid aufgebauten Gate-Isolationsfilm, 60 einen dicken Siliziumoxidfilm, der die Oberflächen von Substrat 1 und den Trogbereichen abge sehen von den Bereichen, die Elemente wie MISFETs ausbilden, abdeckt, 84 eine aus polykristallinem n-Silizium aufgebaute Gate-Elektrode, 120 einen aus Phosphosilikatglas aufgebau ten Isolationsfilm, und 121 und 122 eine Drain-Elektrode und eine Source-Elektrode, beide aufgebaut aus aufgedampftem Aluminium, bezeichnen.

In Fig. 11 ist ein wesentlicher Drain-Bereich des MIS- FET aus dem Bereich 95 für die Kontaktierung der Elektrode 121 und dem Kanalstopper 21 aufgebaut. Der Kanalstopper 21 verhindert die Einführung parasitärer Kanäle auf der Ober fläche des n-Substrats 1 und weist eine verhältnismäßig ge ringe Fremdstoffkonzentration auf. Daher nimmt der Kanal stopper 21 eines Teils, der sich auf den p-Trogbereich 11m erstreckt, einen spezifischen Widerstand an, der aus reichend größer als derjenige des mit der Elektrode 121 kon taktierten Bereichs 95 ist. Der MISFET der Fig. 11 verwendet, wie oben erwähnt, den Kanalstopper als einen Teil des Drain-Bereichs und zeigt eine große Drain-Stehspannung.

Wie aus der obigen Beschreibung der Fig. 1A bis 1O hervorgeht, werden die Verarmungs-MISFETs ausgebildet, indem n- Fremdstoffe, etwa Phosphor-Ionen, in die Oberfläche des p- Trogbereichrands, der unter der Gate-Elektrode 84 liegt, implantiert werden.

Fig. 12 ist eine Schnittansicht eines npn-Transistors, bei welchem das n-Substrat 1 als Kollektorbereich, der p- Trogbereich 11n als Basisbereich und der n⁺-Bereich 97 als Emitterbereich dienen. Der n⁺-Bereich 97 wird gleichzeitig mit dem Bereich zur Ausbildung des Source-Bereichs und des Drain-Bereichs des MISFET ausgebildet.

MNOSFETs und MISFETs können so aufgebaut sein, daß sie ein Aluminium-Gate besitzen, vorzugsweise sollten sie jedoch, wie weiter oben erwähnt, ein Silizium-Gate aufweisen.

Claims

1. Verfahren zur Herstellung von Halbleitervorrichtungen mit folgenden Schritten:

a) auf einem ein Halbleitersubstrats (1) bedeckenden er sten Oxidfilm (2) wird ein Antioxidationsfilm (3) lokal ausge bildet,
b) in die Substratoberfläche werden an Stellen, die nicht mit dem Antioxidationsfilm (3) bedeckt sind, Störstoffe eines ersten Leitfähigkeitstyps eingebracht,
c) an Stellen, die nicht mit dem Antioxidationsfilm (3) bedeckt sind, wird ein zweiter Oxidfilm (12, 13) ausgebildet, der dicker ist als der erste Oxidfilm (2; 14, 15, 16),
d) in die Substratoberfläche werden unter Verwendung des zweiten Oxidfilms (12, 13) als Maske selbst-ausrichtend Störstoffe eines zu dem ersten entgegengesetzten zweiten Leitfähigkeitstyps einge bracht,
e) unter dem zweiten Oxidfilm (12, 13) wird ein erster Halbleiterbereich (10, 11) des ersten Leitfähigkeitstyps und unter dem ersten Oxidfilm (14, 15, 16) ein zweiter Halbleiter bereich (20, 21, 22) des zweiten Leitfähigkeitstyps ausgebil det, und
f) in dem ersten Halbleiterbereich (10, 11) werden Iso lierschicht-Feldeffekttransistoren erzeugt, wozu auf dem er sten Halbleiterbereich Gate-Elektroden (83, 84, 91) und in dem ersten Halbleiterbereich seitlich von den Gate-Elektroden Source- und Drain-Bereiche (92 . . . 100) des zweiten Leitfähig keitstyps vorgesehen werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zwischen den Schritten (e) und (f) über dem ersten und dem zweiten Halbleiterbereich (10, 11; 20, 21, 22) lokal ein wei terer Antioxidationsfilm (25 . . . 30) und in Ausrichtung mit die sem ein Feldoxidfilm (60) aufgebracht werden, wobei im Schritt (f) die Source- und Drain-Bereiche (92 . . . 100) in Ausrichtung mit dem Feldoxidfilm (60) erzeugt werden.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß für den oder jeden Antioxidationsfilm (3; 25 . . . 30) ein Siliciumnitridfilm verwendet wird.