JP2654449B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JP2654449B2 JP2654449B2 JP14272488A JP14272488A JP2654449B2 JP 2654449 B2 JP2654449 B2 JP 2654449B2 JP 14272488 A JP14272488 A JP 14272488A JP 14272488 A JP14272488 A JP 14272488A JP 2654449 B2 JP2654449 B2 JP 2654449B2
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、
特に、ROMのデコーダに適用して有効な技術に関するも
のである。
特に、ROMのデコーダに適用して有効な技術に関するも
のである。
周辺LSIの一つとしてグラフデータを処理するグラフ
ィック・データ・プロセッサ（GDP）があるが、このGDP
を動作させるための命令プログラム（マイクロプログラ
ム）は、そのGDPが内蔵しているマイクロプログラム格
納用ROM（以下、マイクロROMと略す）の中に書き込まれ
ている。そして、そのマイクロROMの中の情報の読み出
しは、ツルー（True）線とバー（Bar）線からなる相補
アドレス信号線から入力されるアドレス信号をデコーダ
でデコードすることにより、多くのワード線の中から一
本のワード線を選択して行う。前記デコーダは、そのセ
ルがＰチャネルMISFETとＮチャネルMISFETからなるイン
バータで構成されており、それぞれの相補アドレス信号
線の下に配置されている。そして、セルを成しているイ
ンバータのゲート電極はツルー線か又はバー線に接続さ
れる。ここで、相補アドレス信号線が例えば11本ある場
合には、それぞれの相補アドレス信線の下のセルのイン
バータのゲート電極をツルー線に接続するか、バー線に
接続するかで、その接続の組み合せが1032通りできる。
ィック・データ・プロセッサ（GDP）があるが、このGDP
を動作させるための命令プログラム（マイクロプログラ
ム）は、そのGDPが内蔵しているマイクロプログラム格
納用ROM（以下、マイクロROMと略す）の中に書き込まれ
ている。そして、そのマイクロROMの中の情報の読み出
しは、ツルー（True）線とバー（Bar）線からなる相補
アドレス信号線から入力されるアドレス信号をデコーダ
でデコードすることにより、多くのワード線の中から一
本のワード線を選択して行う。前記デコーダは、そのセ
ルがＰチャネルMISFETとＮチャネルMISFETからなるイン
バータで構成されており、それぞれの相補アドレス信号
線の下に配置されている。そして、セルを成しているイ
ンバータのゲート電極はツルー線か又はバー線に接続さ
れる。ここで、相補アドレス信号線が例えば11本ある場
合には、それぞれの相補アドレス信線の下のセルのイン
バータのゲート電極をツルー線に接続するか、バー線に
接続するかで、その接続の組み合せが1032通りできる。
ところで、前記命令プログラムの番地が例えば１番地
から1000番地まであるとすると、マイクロROMの命令デ
ータの読み出しは１番地,2番地,3番地…というように順
番に読み出されると限っておらず、１番地から500番地
へ、あるいは500番地から100番地へというようにランダ
ムに読み出される。これは、命令プログラムごとに異
る。これに伴って、ワード線を選択する順序も変えなけ
ればならないため、前記デコーダの回路の構成を変える
ことになる。すなわち、デコーダのどのセルのゲート電
極がツルー線に接続され、どのセルのゲート電極がバー
線に接続されるかは、命令プログラムによって異る。こ
のため、マイクロROMでは、例えば前記セルのゲート電
極を形成する工程で、そのゲート電極をツルー線の下ま
で伸ばして形成するか、又はバー線の下まで伸ばして形
成するかしておく。この後、層間絶縁膜を形成しこれに
接続孔を形成した後、この上にツルー線及びバー線を形
成する。前記ゲート電極がツルー線の下まで延ばされて
いれば、ツルー線がゲート電極に接続され、ゲート電極
がバー線の下まで延ばされていれば、バー線がゲート電
極に接続される。すなわち、セルのゲート電極を形成す
る工程でデコーダの回路の構成が決められる。また、別
の方法として、ツルー線に接続するＰチャネルMISFETと
バー線に接続するＰチャネルMISFETをそれぞれ別に形成
しておき、この後、一方のＰチャネルMISFETを動作でき
ないようにすることにより、他方のＰチャネルMISFETと
ＮチャネルMISFETとでセルを構成することにより、デコ
ーダの回路構成を決定する方法がある。前記動作できな
いようにされるＰチャネルMISFETは、層間絶縁膜、接続
孔、層補アドレス信号線まで形成した後、その動作でき
ないようにされるＰチャネルMISFETの上の部分の層間絶
縁膜を選択的に除去して開口を形成して、前記Ｐチャネ
ルMISFETを露出させ、次に、その開口を通してＰチャネ
ルMISFETのチャネル領域へｎ型不純物を導入して動作で
きないようにする。
から1000番地まであるとすると、マイクロROMの命令デ
ータの読み出しは１番地,2番地,3番地…というように順
番に読み出されると限っておらず、１番地から500番地
へ、あるいは500番地から100番地へというようにランダ
ムに読み出される。これは、命令プログラムごとに異
る。これに伴って、ワード線を選択する順序も変えなけ
ればならないため、前記デコーダの回路の構成を変える
ことになる。すなわち、デコーダのどのセルのゲート電
極がツルー線に接続され、どのセルのゲート電極がバー
線に接続されるかは、命令プログラムによって異る。こ
のため、マイクロROMでは、例えば前記セルのゲート電
極を形成する工程で、そのゲート電極をツルー線の下ま
で伸ばして形成するか、又はバー線の下まで伸ばして形
成するかしておく。この後、層間絶縁膜を形成しこれに
接続孔を形成した後、この上にツルー線及びバー線を形
成する。前記ゲート電極がツルー線の下まで延ばされて
いれば、ツルー線がゲート電極に接続され、ゲート電極
がバー線の下まで延ばされていれば、バー線がゲート電
極に接続される。すなわち、セルのゲート電極を形成す
る工程でデコーダの回路の構成が決められる。また、別
の方法として、ツルー線に接続するＰチャネルMISFETと
バー線に接続するＰチャネルMISFETをそれぞれ別に形成
しておき、この後、一方のＰチャネルMISFETを動作でき
ないようにすることにより、他方のＰチャネルMISFETと
ＮチャネルMISFETとでセルを構成することにより、デコ
ーダの回路構成を決定する方法がある。前記動作できな
いようにされるＰチャネルMISFETは、層間絶縁膜、接続
孔、層補アドレス信号線まで形成した後、その動作でき
ないようにされるＰチャネルMISFETの上の部分の層間絶
縁膜を選択的に除去して開口を形成して、前記Ｐチャネ
ルMISFETを露出させ、次に、その開口を通してＰチャネ
ルMISFETのチャネル領域へｎ型不純物を導入して動作で
きないようにする。
本発明者は、前記デコーダの回路を構成するためのそ
のセルと、相補アドレス信号線のツルー線又はバー線と
の接続方法について検討した結果、次の問題点を見出し
た。
のセルと、相補アドレス信号線のツルー線又はバー線と
の接続方法について検討した結果、次の問題点を見出し
た。
前記のように、セルを構成するためのＰチャネルMISF
ETのゲート電極をツルー線あるいはバー線まで延ばすこ
とによってデコーダの回路の構成を決定するのでは、前
記ゲート電極の形成が製造工程の初期段階で行なわれる
ため、デコーダの回路の構成が決定されてから後の工程
が64工程というように非常に多く、半導体集積回路装置
の完成までに長時間を要するという問題点があった。特
に、デコーダの回路の構成に誤りがあった場合には、デ
バックのたびにゲート電極を形成する工程からやり直さ
なければならないため、完成までの時間が非常に長くな
る。
ETのゲート電極をツルー線あるいはバー線まで延ばすこ
とによってデコーダの回路の構成を決定するのでは、前
記ゲート電極の形成が製造工程の初期段階で行なわれる
ため、デコーダの回路の構成が決定されてから後の工程
が64工程というように非常に多く、半導体集積回路装置
の完成までに長時間を要するという問題点があった。特
に、デコーダの回路の構成に誤りがあった場合には、デ
バックのたびにゲート電極を形成する工程からやり直さ
なければならないため、完成までの時間が非常に長くな
る。
一方、前記ＰチャネルMISFETへのイオン打ち込みによ
ってデコーダの回路の構成を決定する方法は、相補アド
レス信号線を形成した後にそのイオン打ち込みを行うた
め、回路の構成が決定された後の工程は短い。しかしな
がら、前記のように、イオン打ち込みが行われるＰチャ
ネルMISFETの上の部分の層間絶縁膜を除去して開口を形
成する工程と、またＰチャネルMISFETのチャネル領域へ
イオン打ち込みを行う工程を新に設けなければならない
ため、半導体集積回路装置の製造工程の最初の工程から
完成までの工程数が多くなるという問題点があった。
ってデコーダの回路の構成を決定する方法は、相補アド
レス信号線を形成した後にそのイオン打ち込みを行うた
め、回路の構成が決定された後の工程は短い。しかしな
がら、前記のように、イオン打ち込みが行われるＰチャ
ネルMISFETの上の部分の層間絶縁膜を除去して開口を形
成する工程と、またＰチャネルMISFETのチャネル領域へ
イオン打ち込みを行う工程を新に設けなければならない
ため、半導体集積回路装置の製造工程の最初の工程から
完成までの工程数が多くなるという問題点があった。
本発明の目的は、命令プログラムが書き込まれたROM
等のように、書き込まれている情報によってワード線を
選択する順序が様々に変る半導体集積回路装置におい
て、工程を増さずに、デコーダの回路の構成を決定して
から後の製造工程を短くできる技術を提供することにあ
る。
等のように、書き込まれている情報によってワード線を
選択する順序が様々に変る半導体集積回路装置におい
て、工程を増さずに、デコーダの回路の構成を決定して
から後の製造工程を短くできる技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、ツルー線とバー線を有する相補アドレス信
号線からのアドレス信号に応じてデコード信号線を選択
する選択スイッチ素子を半導体基板のデコーダ領域に形
成し、次に前記選択スイッチ素子の上に層間絶縁膜を形
成した後、該層間絶縁膜の前記選択スイッチ素子の入力
端子の上に接続孔を形成し、次に前記層補アドレス信号
線の前記ツルー線またはバー線のいずれかを前記接続孔
を通して前記選択スイッチ素子の入力端子に接続するも
のである。
号線からのアドレス信号に応じてデコード信号線を選択
する選択スイッチ素子を半導体基板のデコーダ領域に形
成し、次に前記選択スイッチ素子の上に層間絶縁膜を形
成した後、該層間絶縁膜の前記選択スイッチ素子の入力
端子の上に接続孔を形成し、次に前記層補アドレス信号
線の前記ツルー線またはバー線のいずれかを前記接続孔
を通して前記選択スイッチ素子の入力端子に接続するも
のである。
上述した手段によれば、デコーダのセルの入力端子と
ツルー線またはバー線を接続する接続孔を形成する工程
で、デコーダの回路の構成が決定されるので、工程を増
さずに、デコーダの回路の構成を決定してから半導体集
積回路装置の完成までの製造工程を短くできる。
ツルー線またはバー線を接続する接続孔を形成する工程
で、デコーダの回路の構成が決定されるので、工程を増
さずに、デコーダの回路の構成を決定してから半導体集
積回路装置の完成までの製造工程を短くできる。
以下、本発明の一実施例を図面を用いて説明する。
第１図は、本発明の一実施例にかかる半導体集積回路
装置の中のマイクロROMのデコーダの回路の構成の概要
を説明するための等価回路、 第２図は、第１図に示したデコーダを構成するための
セルの平面図、 第３図は、第２図のIII−III切断線における断面図、 剤４図は、第２図に示したデコーダのセルの相補アド
レス信号線を除去して示した平面図、 第５図は、第２図に示したデコーダのセルの相補アド
レス信号線及びその下のアルミニウム配線を取って示し
た平面図である。
装置の中のマイクロROMのデコーダの回路の構成の概要
を説明するための等価回路、 第２図は、第１図に示したデコーダを構成するための
セルの平面図、 第３図は、第２図のIII−III切断線における断面図、 剤４図は、第２図に示したデコーダのセルの相補アド
レス信号線を除去して示した平面図、 第５図は、第２図に示したデコーダのセルの相補アド
レス信号線及びその下のアルミニウム配線を取って示し
た平面図である。
なお、第２図，第４図，第５図の平面図は、セルの構
成を分り易くするため層間絶縁膜を図示していない。
成を分り易くするため層間絶縁膜を図示していない。
第１図において、A1,A2,A3,A4はアドレス端子であ
る。T1,T2,T3,T4はツルー（True）線、B1,B2,B3,B4はバ
ー（Bar）線であり、例えばツルー線T1とバー線B1とで
一つの相補アドレス信号線を構成している。バー線B1〜
B4は、それぞれインバータIN1,IN2,1N3,IN4を介してア
ドレス端子A1〜A4に接続されている。P11,P12,P13,P14,
P21,P22,P23,P24はＰチャネルMISFET、N11,N12,N13,N1
4,N21,N22,N23,N24はＮチャネルMISFETであり、例えば
ＰチャネルMISFETP11とＮチャネルMISFETN11とでデコー
ダの一つのセルが構成される。ＰチャネルMISFETP11〜P
24は、ソース領域が電源電位Vcc例えば5Vの配線に接続
されており、ドレイン領域がデコード信号線DC1又はDC2
に接続されている。またゲート電極は、ツルー線T1〜T4
あるいはバー線B1〜B4のいずれかに接続されている。Ｎ
チャネルMISFETN11〜N24は、互いのソース領域とドレイ
ン領域の間が直列に接続されており、これによってワー
ド線W1又はW2の中の電荷をディスチャージするときの接
地線G1又は接地線G2を構成している。デコード信号線DC
1と接地線G1は、ワード線ドライバーD1,D2を介してワー
ド線W1に接続され、デコード信号線DC2と接地線G2は、
ワード線ドライバーD3,D4を介してワード線W2に接続さ
れている。ワード線W1,W2と交差してデータ線D1,D2が延
在し、それらワード線W1,W2とデータ線D1,D2との交差部
にメモリセルQM1,QM2,QM3,QM4が配置されている。
る。T1,T2,T3,T4はツルー（True）線、B1,B2,B3,B4はバ
ー（Bar）線であり、例えばツルー線T1とバー線B1とで
一つの相補アドレス信号線を構成している。バー線B1〜
B4は、それぞれインバータIN1,IN2,1N3,IN4を介してア
ドレス端子A1〜A4に接続されている。P11,P12,P13,P14,
P21,P22,P23,P24はＰチャネルMISFET、N11,N12,N13,N1
4,N21,N22,N23,N24はＮチャネルMISFETであり、例えば
ＰチャネルMISFETP11とＮチャネルMISFETN11とでデコー
ダの一つのセルが構成される。ＰチャネルMISFETP11〜P
24は、ソース領域が電源電位Vcc例えば5Vの配線に接続
されており、ドレイン領域がデコード信号線DC1又はDC2
に接続されている。またゲート電極は、ツルー線T1〜T4
あるいはバー線B1〜B4のいずれかに接続されている。Ｎ
チャネルMISFETN11〜N24は、互いのソース領域とドレイ
ン領域の間が直列に接続されており、これによってワー
ド線W1又はW2の中の電荷をディスチャージするときの接
地線G1又は接地線G2を構成している。デコード信号線DC
1と接地線G1は、ワード線ドライバーD1,D2を介してワー
ド線W1に接続され、デコード信号線DC2と接地線G2は、
ワード線ドライバーD3,D4を介してワード線W2に接続さ
れている。ワード線W1,W2と交差してデータ線D1,D2が延
在し、それらワード線W1,W2とデータ線D1,D2との交差部
にメモリセルQM1,QM2,QM3,QM4が配置されている。
次に、第２図乃至第５図を用いて本実施例におけるデ
コーダのセルの構成を説明する。第２図乃至第５図は、
第１図の等価回路に示されたＰチャネルMISFETP12とＮ
チャネルMISFETN12およびＰチャネルMISFETP22とＮチャ
ネルMISFET22の部分を示している。第４図に示すよう
に、ＰチャネルMISFETP12とＮチャネルMISFETN12とでデ
コーダの一つのセルCELL1を構成しており、ＰチャネルM
ISFETP22とＮチャネルMISFETN22とで別の一つのセルCEL
L2を構成している。第２図乃至第５図に示すように、Ｐ
チャネルMISFETP12,P22はp-型半導体基板１のn-型ウエ
ル領域２の中に設けてあり、ＮチャネルMISFETN12,N22
は半導体基板１の主面に構成されている。３は酸化シリ
コン膜からなるフィールド絶縁膜、４はｐチャネルスト
ッパ領域である。前記ＮチャネルMISFETP12,P22は、酸
化シリコン膜からなるゲート絶縁膜５と、例えば多結晶
シリコン膜の上にタングステンシリサイド膜（Wsi2）膜
を積層した２層膜からなるゲート電極6aまたはゲート電
極6bと、ソース、ドレイン領域の一部を成すｎ型半導体
領域７と、ソース，ドレイン領域のｎ型半導体領域７以
外の部分を成すn+型半導体領域８とで構成されている。
ｎ型半導体領域７は、ゲート電極6a,6bの縁の下に設け
られている。ゲート電極6a,6bの側部には酸化シリコン
膜からなるサイドウォール９が設けられている。前記Ｐ
チャネルMISFETP12、P22は、ゲート絶縁膜５と、ゲート
電極6a,6bと、ソース，ドレイン領域を成すp+型半導体
領域10とで構成されている。そして、ＰチャネルMISFET
P12とＮチャネルMISFETN12のゲート電極6aは一体に形成
されており、同様にＰチャネルMISFETP22とＮチャネルM
ISFETN22のゲート電極6bは一体に形成されている。ま
た、p+型半導体領域10のうち、ゲート電極6aとゲート電
極6bの間のp+型半導体領域10は、ＰチャネルMISFETP12
とＰチャネルP22とでソース領域として共用するように
なっている。すなわち、２つのＰチャネルMISFETP12,P2
2のソース領域を一つにしてあり、これにより半導体集
積回路装置の集積度を高めるようにしている。このp+型
半導体領域10には電源電位Vccを給電する配線12Aが接続
孔13を介して接続している。配線12Aは、第１層目のア
ルミニウム膜からなっている。この配線12Aが接続され
ているp+型半導体領域10を中心として、セルCFLL1とセ
ルCFLL2は点対称なレイアウトになっている。Ｐチャネ
ルMISFETP12のドレイン領域であるp+型半導体領域10に
は、第１層目のアルミニウム膜からなるデコード信号線
12B（第１図のDC1に相当する）が接続孔13を介して接続
されている。同様に、ＰチャネルMISFETP22のドレイン
領域であるp+型半導体領域10にはデコード信号線12B
（第１図のDC2に相当する）が接続している。セルCELL1
のゲート電極6aおよびセルCELL2のゲート電極6bのそれ
ぞれには、第１層目のアルミニウム膜からなる接続中継
膜12Cが接続孔13を介して接続されている。これら配線1
2A,デコード信号線12B,接続中継膜12Cと半導体基板１の
間は、例えば酸化シリコン膜からなる第１層目のパッシ
ベーション膜11が絶縁している。また、配線12A,デコー
ド信号線12B,接続中継線12Cの上は、例えば酸化シリコ
ン膜とリンシリケートガラス（PSG）膜とを積層して構
成した第２層目のパッシベーション膜14が覆っている。
このパッシベーション膜14の上を第２層目のアルミニウ
ム膜からなるツルー線T2とバー線B2が同一方向に延在し
ている。ここで、前記接続中継膜12Cは、平面パターン
がＬ字型にされて、ゲート電極6aまたは6bに接続される
とともに、ツルー線T2の下からバー線B2の下まで延在し
ている。そして、セルCELL1では、接続中継膜12Cとツル
ー線T2とが重なっている部分の間にパッシベーション膜
14を選択的に除去して接続孔15Aが形成してあり、これ
を介してツルー線T2を接続中継膜12Cに接続している。
これによって、ツルー線T2は、ＰチャネルMISFETP12及
びＮチャネルMISFETN12のゲート電極6aに接続されてい
る。一方、セルCELL2では、接続中継膜12Cとバー線B2の
重なっている部分の間に接続孔15Bが形成されており、
これによってバー線B2が接続中継膜12Cを介してＰチャ
ネルMISFETP22及びＮチャネルMISFETN22のゲート電極6b
に接続されている。ここで、前記セルCELL1における接
続孔15Aが、接続中継膜12Cとツルー線T2の重なっている
部分ではなく、接続中継膜12Cとバー線B2が重なってい
る部分の間に形成されると、ゲート電極6aはバー線B2に
接続される。同様に、セルCELL2における接続孔15Bが、
接続中継膜12Cとバー線B2の重なっている部分ではな
く、接続中継膜12Cとツルー線T2が重なっている部分の
間に形成されると、ゲート電極6bはツルー線T2に接続さ
れる。
コーダのセルの構成を説明する。第２図乃至第５図は、
第１図の等価回路に示されたＰチャネルMISFETP12とＮ
チャネルMISFETN12およびＰチャネルMISFETP22とＮチャ
ネルMISFET22の部分を示している。第４図に示すよう
に、ＰチャネルMISFETP12とＮチャネルMISFETN12とでデ
コーダの一つのセルCELL1を構成しており、ＰチャネルM
ISFETP22とＮチャネルMISFETN22とで別の一つのセルCEL
L2を構成している。第２図乃至第５図に示すように、Ｐ
チャネルMISFETP12,P22はp-型半導体基板１のn-型ウエ
ル領域２の中に設けてあり、ＮチャネルMISFETN12,N22
は半導体基板１の主面に構成されている。３は酸化シリ
コン膜からなるフィールド絶縁膜、４はｐチャネルスト
ッパ領域である。前記ＮチャネルMISFETP12,P22は、酸
化シリコン膜からなるゲート絶縁膜５と、例えば多結晶
シリコン膜の上にタングステンシリサイド膜（Wsi2）膜
を積層した２層膜からなるゲート電極6aまたはゲート電
極6bと、ソース、ドレイン領域の一部を成すｎ型半導体
領域７と、ソース，ドレイン領域のｎ型半導体領域７以
外の部分を成すn+型半導体領域８とで構成されている。
ｎ型半導体領域７は、ゲート電極6a,6bの縁の下に設け
られている。ゲート電極6a,6bの側部には酸化シリコン
膜からなるサイドウォール９が設けられている。前記Ｐ
チャネルMISFETP12、P22は、ゲート絶縁膜５と、ゲート
電極6a,6bと、ソース，ドレイン領域を成すp+型半導体
領域10とで構成されている。そして、ＰチャネルMISFET
P12とＮチャネルMISFETN12のゲート電極6aは一体に形成
されており、同様にＰチャネルMISFETP22とＮチャネルM
ISFETN22のゲート電極6bは一体に形成されている。ま
た、p+型半導体領域10のうち、ゲート電極6aとゲート電
極6bの間のp+型半導体領域10は、ＰチャネルMISFETP12
とＰチャネルP22とでソース領域として共用するように
なっている。すなわち、２つのＰチャネルMISFETP12,P2
2のソース領域を一つにしてあり、これにより半導体集
積回路装置の集積度を高めるようにしている。このp+型
半導体領域10には電源電位Vccを給電する配線12Aが接続
孔13を介して接続している。配線12Aは、第１層目のア
ルミニウム膜からなっている。この配線12Aが接続され
ているp+型半導体領域10を中心として、セルCFLL1とセ
ルCFLL2は点対称なレイアウトになっている。Ｐチャネ
ルMISFETP12のドレイン領域であるp+型半導体領域10に
は、第１層目のアルミニウム膜からなるデコード信号線
12B（第１図のDC1に相当する）が接続孔13を介して接続
されている。同様に、ＰチャネルMISFETP22のドレイン
領域であるp+型半導体領域10にはデコード信号線12B
（第１図のDC2に相当する）が接続している。セルCELL1
のゲート電極6aおよびセルCELL2のゲート電極6bのそれ
ぞれには、第１層目のアルミニウム膜からなる接続中継
膜12Cが接続孔13を介して接続されている。これら配線1
2A,デコード信号線12B,接続中継膜12Cと半導体基板１の
間は、例えば酸化シリコン膜からなる第１層目のパッシ
ベーション膜11が絶縁している。また、配線12A,デコー
ド信号線12B,接続中継線12Cの上は、例えば酸化シリコ
ン膜とリンシリケートガラス（PSG）膜とを積層して構
成した第２層目のパッシベーション膜14が覆っている。
このパッシベーション膜14の上を第２層目のアルミニウ
ム膜からなるツルー線T2とバー線B2が同一方向に延在し
ている。ここで、前記接続中継膜12Cは、平面パターン
がＬ字型にされて、ゲート電極6aまたは6bに接続される
とともに、ツルー線T2の下からバー線B2の下まで延在し
ている。そして、セルCELL1では、接続中継膜12Cとツル
ー線T2とが重なっている部分の間にパッシベーション膜
14を選択的に除去して接続孔15Aが形成してあり、これ
を介してツルー線T2を接続中継膜12Cに接続している。
これによって、ツルー線T2は、ＰチャネルMISFETP12及
びＮチャネルMISFETN12のゲート電極6aに接続されてい
る。一方、セルCELL2では、接続中継膜12Cとバー線B2の
重なっている部分の間に接続孔15Bが形成されており、
これによってバー線B2が接続中継膜12Cを介してＰチャ
ネルMISFETP22及びＮチャネルMISFETN22のゲート電極6b
に接続されている。ここで、前記セルCELL1における接
続孔15Aが、接続中継膜12Cとツルー線T2の重なっている
部分ではなく、接続中継膜12Cとバー線B2が重なってい
る部分の間に形成されると、ゲート電極6aはバー線B2に
接続される。同様に、セルCELL2における接続孔15Bが、
接続中継膜12Cとバー線B2の重なっている部分ではな
く、接続中継膜12Cとツルー線T2が重なっている部分の
間に形成されると、ゲート電極6bはツルー線T2に接続さ
れる。
次に、本実施例の半導体集積回路装置の製造方法を前
記構成の説明で使用した第２図〜第５図を用いて説明す
る。
記構成の説明で使用した第２図〜第５図を用いて説明す
る。
本実施例の半導体集積回路装置の製造方法は、第５図
（平面図）及び第３図（断面図）に示されているよう
に、周知の技術で、p-型半導体基板１にn-型ウエル領域
２、フィールド絶縁膜３、ｐ型チャネルストッパ領域
４、ゲート絶縁膜５、ゲート電極6a,6b、ＮチャネルMIS
FETのソース，ドレインの一部であるｎ型半導体領域
７、サイドウォール９、前記ソース，ドレインのｎ型半
導体領域７以外の部分を成すn+型半導体領域８、Ｐチャ
ネルMISFETのソース，ドレインであるp+型半導体領域10
をそれぞれ形成する。次に、例えばCVDで酸化シリコン
膜からなるパッシベーション膜11を形成し、ゲート電極
6a,6bの所定の上の部分、ＰチャネルMISFETP12,P22の共
通のソース領域となるp+型半導体領域10の上の部分、Ｐ
チャネルMISFETP12,P22のドレイン領域となるp+型半導
体領域10の上の部分をそれぞれ選択的に除去して接続孔
13を形成する。例えばスパッタでパッシベーション膜11
の上にアルミニウム膜を形成し、これをパターニングし
て、第３図（断面図）及び第４図（平面図）に示すよう
に、電極電位Vccを給電する配線12,デコード信号線DC1,
DC2,接続中継膜12Cをそれぞれ形成する。接続中継膜12C
は、ゲート電極6a,6bに接続し、かつツルー線T2及びバ
ー線B2に接続することができるパターンに形成する。次
に、例えばCVDあるいはプラズマCVDで下から酸化シリコ
ン膜、PSG膜、酸化シリコン膜を積層して第２層目のパ
ッシベーション膜14を形成する。次に、第２図及び第３
図に示したように、セルCELL1（第４図参照）では接続
中継膜12Cとツルー線T2が重なる部分に、またセルCELL2
では接続中継膜12Cとバー線B2が重なる部分にそれぞれ
接続孔15Aまたは接続孔15Bを形成する。接続孔15A,15B
は、パッシベーション膜14をレジスト膜からなるマスク
を使ったドライエッチングで選択的に除去して形成す
る。前記レジスト膜からなるマスクは、接続孔15A,15B
を形成した後除去する。接続孔15A,15Bを形成した後、
第３図に示すように、パッシベーション膜14の上にアル
ミニウム膜を積層し、これをレジスト膜からなるマスク
を使ったドライエッチングでパターニングして、ツルー
線T2とバー線B2を形成する。
（平面図）及び第３図（断面図）に示されているよう
に、周知の技術で、p-型半導体基板１にn-型ウエル領域
２、フィールド絶縁膜３、ｐ型チャネルストッパ領域
４、ゲート絶縁膜５、ゲート電極6a,6b、ＮチャネルMIS
FETのソース，ドレインの一部であるｎ型半導体領域
７、サイドウォール９、前記ソース，ドレインのｎ型半
導体領域７以外の部分を成すn+型半導体領域８、Ｐチャ
ネルMISFETのソース，ドレインであるp+型半導体領域10
をそれぞれ形成する。次に、例えばCVDで酸化シリコン
膜からなるパッシベーション膜11を形成し、ゲート電極
6a,6bの所定の上の部分、ＰチャネルMISFETP12,P22の共
通のソース領域となるp+型半導体領域10の上の部分、Ｐ
チャネルMISFETP12,P22のドレイン領域となるp+型半導
体領域10の上の部分をそれぞれ選択的に除去して接続孔
13を形成する。例えばスパッタでパッシベーション膜11
の上にアルミニウム膜を形成し、これをパターニングし
て、第３図（断面図）及び第４図（平面図）に示すよう
に、電極電位Vccを給電する配線12,デコード信号線DC1,
DC2,接続中継膜12Cをそれぞれ形成する。接続中継膜12C
は、ゲート電極6a,6bに接続し、かつツルー線T2及びバ
ー線B2に接続することができるパターンに形成する。次
に、例えばCVDあるいはプラズマCVDで下から酸化シリコ
ン膜、PSG膜、酸化シリコン膜を積層して第２層目のパ
ッシベーション膜14を形成する。次に、第２図及び第３
図に示したように、セルCELL1（第４図参照）では接続
中継膜12Cとツルー線T2が重なる部分に、またセルCELL2
では接続中継膜12Cとバー線B2が重なる部分にそれぞれ
接続孔15Aまたは接続孔15Bを形成する。接続孔15A,15B
は、パッシベーション膜14をレジスト膜からなるマスク
を使ったドライエッチングで選択的に除去して形成す
る。前記レジスト膜からなるマスクは、接続孔15A,15B
を形成した後除去する。接続孔15A,15Bを形成した後、
第３図に示すように、パッシベーション膜14の上にアル
ミニウム膜を積層し、これをレジスト膜からなるマスク
を使ったドライエッチングでパターニングして、ツルー
線T2とバー線B2を形成する。
ここで、前記接続孔15A,15Bを形成するときに、予じ
め第６図及び第7a図〜第7d図に示したように、接続孔15
A,15Bのレイアウトを設計するためのセルパターンを決
めておく。
め第６図及び第7a図〜第7d図に示したように、接続孔15
A,15Bのレイアウトを設計するためのセルパターンを決
めておく。
第６図は、デコーダのセルCELL1,CELL2のゲート電極6
a,6bと、ツルー線T2またはバー線B2とを接続するための
接続孔15A,15Bのレイアウトを設計するためのセルの平
面図、 第7a図〜第7d図は、デコーダのセルCELL1,CELL2と、
ツルー線T2又はバー線B2を接続するための接続孔15A,15
Bのレイアウト図である。
a,6bと、ツルー線T2またはバー線B2とを接続するための
接続孔15A,15Bのレイアウトを設計するためのセルの平
面図、 第7a図〜第7d図は、デコーダのセルCELL1,CELL2と、
ツルー線T2又はバー線B2を接続するための接続孔15A,15
Bのレイアウト図である。
第６図に示すように、接続孔15A,15Bのレイアウト設
計では、二点鎖線で囲んだ領域100を一つのセルとして
前記レイアウトの設計を行う。領域100の中には第４図
に示した２つのセルCELL1,CELL2が入っている。なお、
第６図の平面図は、接続孔15A,15Bのレイアウトが決定
される以前の状態を示したものなので、接続孔15A,15B
が示されていない。また、第7a図〜第7d図の破線で示さ
れた接続孔15Xは、実線で示した実際に形成される接続
孔15A,15Bの配置を明確にするために示した仮想の接続
孔である。前記第６図の領域100の上に、第7a図〜第7d
図の中のいずれかのレイアウト図を縁を揃えて重なるこ
とにより、接続孔15A,15Bのレイアウト設計を容易に行
なうことができる。すなわち、セルCELL1のゲート電極6
aをバー線B2に接続し、セルCELL2のゲート電極6bをツル
ー線T2に接続する場合には、第６図の領域100の上に、
第7a図のレイアウト図を縁を揃えて重ねて、それら接続
孔15A,15Bのレイアウトを容易に設計できる。また、セ
ルCELL1のゲート電極6aおよびセルCELL2のゲート電極6B
をともにツルー線T2に接続する場合には、第６図の領域
100に第7b図のレイアウト図を重ねて接続孔15A,15Bのレ
イアウトを設計する。また、セルCELL1のゲート電極6A
およびセルCELL2のゲート電極6Bをともにバー線B2に接
続する場合には、第６図の領域100に第7c図のレイアウ
ト図を重ねて接続孔15A,15Bのレイアウトを設計する。
また、セルCELL1のゲート電極6Aをツルー線T2に接続
し、セルCELL2のゲート電極6bをバー線B2に接続する場
合には、第６図の領域100に第7d図のレイアウト図を重
ねて接続孔15A,15Bのレイアウトを設計する。
計では、二点鎖線で囲んだ領域100を一つのセルとして
前記レイアウトの設計を行う。領域100の中には第４図
に示した２つのセルCELL1,CELL2が入っている。なお、
第６図の平面図は、接続孔15A,15Bのレイアウトが決定
される以前の状態を示したものなので、接続孔15A,15B
が示されていない。また、第7a図〜第7d図の破線で示さ
れた接続孔15Xは、実線で示した実際に形成される接続
孔15A,15Bの配置を明確にするために示した仮想の接続
孔である。前記第６図の領域100の上に、第7a図〜第7d
図の中のいずれかのレイアウト図を縁を揃えて重なるこ
とにより、接続孔15A,15Bのレイアウト設計を容易に行
なうことができる。すなわち、セルCELL1のゲート電極6
aをバー線B2に接続し、セルCELL2のゲート電極6bをツル
ー線T2に接続する場合には、第６図の領域100の上に、
第7a図のレイアウト図を縁を揃えて重ねて、それら接続
孔15A,15Bのレイアウトを容易に設計できる。また、セ
ルCELL1のゲート電極6aおよびセルCELL2のゲート電極6B
をともにツルー線T2に接続する場合には、第６図の領域
100に第7b図のレイアウト図を重ねて接続孔15A,15Bのレ
イアウトを設計する。また、セルCELL1のゲート電極6A
およびセルCELL2のゲート電極6Bをともにバー線B2に接
続する場合には、第６図の領域100に第7c図のレイアウ
ト図を重ねて接続孔15A,15Bのレイアウトを設計する。
また、セルCELL1のゲート電極6Aをツルー線T2に接続
し、セルCELL2のゲート電極6bをバー線B2に接続する場
合には、第６図の領域100に第7d図のレイアウト図を重
ねて接続孔15A,15Bのレイアウトを設計する。
前記接続孔15A,15Bを形成した後の工程は、本実施例
では、パッシベーション膜14の上にアルミニウム膜形成
する工程，このアルミニウム膜の上にレジスト膜を塗布
する工程，このレジスト膜のベーク工程，露光工程，現
象工程，ポストベーク工程，前記アルミニウム膜をエッ
チングによってパターニングして相補アドレス信号線の
ツルー線T2とバー線B2を形成する工程，マスクとして使
用した前記レジスト膜を除去する工程，前記ツルー線T2
及びバー線B2の上に最終パッシベーション膜を形成する
工程だけである。前記最終パッシベーション膜は、例え
ばプラズマCVDで酸化シリコン膜、窒化シリコン膜等を
積層して形成する。
では、パッシベーション膜14の上にアルミニウム膜形成
する工程，このアルミニウム膜の上にレジスト膜を塗布
する工程，このレジスト膜のベーク工程，露光工程，現
象工程，ポストベーク工程，前記アルミニウム膜をエッ
チングによってパターニングして相補アドレス信号線の
ツルー線T2とバー線B2を形成する工程，マスクとして使
用した前記レジスト膜を除去する工程，前記ツルー線T2
及びバー線B2の上に最終パッシベーション膜を形成する
工程だけである。前記最終パッシベーション膜は、例え
ばプラズマCVDで酸化シリコン膜、窒化シリコン膜等を
積層して形成する。
なお、本実施例ではツルー線T2及びバー線B2が２層目
のアルミニウム膜で形成されているが、これは絶対条件
ではなく、ツルー線T2及びバー線B2を第１層目のアルミ
ニウム膜すなわちゲート電極6a,6bより一つ上の層の導
電膜で形成してもよい。この場合は、ＰチャネルMISFET
のソース領領（p+型半導体領域10）に電源電位Vccを給
電する配線12、デコード信号線12B（DC）及び接続中継
膜12Cは、第２層目のアルミニウム膜で形成する。ま
た、接続中継膜12Cは、ゲート電極6a,6bのパターン自体
をツルー線T2の下からバー線B2の下まで、あるいはバー
線B2の下からツルー線T2の下まで延在させたパターンに
しておくことにより、前記第１層目のアルミニウム膜で
形成するようにしたツルー線T2またはバー線B2を接続孔
13を介してゲート電極6a,6bに直接接続できるので、不
要にできる。
のアルミニウム膜で形成されているが、これは絶対条件
ではなく、ツルー線T2及びバー線B2を第１層目のアルミ
ニウム膜すなわちゲート電極6a,6bより一つ上の層の導
電膜で形成してもよい。この場合は、ＰチャネルMISFET
のソース領領（p+型半導体領域10）に電源電位Vccを給
電する配線12、デコード信号線12B（DC）及び接続中継
膜12Cは、第２層目のアルミニウム膜で形成する。ま
た、接続中継膜12Cは、ゲート電極6a,6bのパターン自体
をツルー線T2の下からバー線B2の下まで、あるいはバー
線B2の下からツルー線T2の下まで延在させたパターンに
しておくことにより、前記第１層目のアルミニウム膜で
形成するようにしたツルー線T2またはバー線B2を接続孔
13を介してゲート電極6a,6bに直接接続できるので、不
要にできる。
以上、説明したように、本発明の一実施例の半導体集
積回路装置の製造方法によれば、ツルー線T2とバー線B2
を有する相補アドレス信号線からのアドレス信号に応じ
てデコード信号線DCを選択する選択スイッチ素子（本実
施例ではＰチャネルMISFETとＮチャネルMISFETで構成さ
れている）を半導体基板１のデコーダ領域に形成し、次
に前記選択スイッチ素子の入力端子の上に層間絶縁膜14
を形成した後、該層間絶縁膜14の前記選択スイッチ素子
の上に接続孔15A,15Bを形成し、次に前記相補アドレス
信号線の前記ツルー線T2またはバー線B2のいずれかを前
記接続孔15A,15Bを通して前記選択スイッチ素子の入力
端子（本実施例ではゲート電極16a,16b）に接続して前
記選択スイッチ素子とツルー線T2またはバー線B2との接
続を行うことにより、前記接続孔15A,15Bを形成する工
程でデコーダの回路の構成が決定されるので、工程を増
さずに、デコーダの回路の構成を決定してから半導体集
積回路装置の完成までの製造工程を短くできる。
積回路装置の製造方法によれば、ツルー線T2とバー線B2
を有する相補アドレス信号線からのアドレス信号に応じ
てデコード信号線DCを選択する選択スイッチ素子（本実
施例ではＰチャネルMISFETとＮチャネルMISFETで構成さ
れている）を半導体基板１のデコーダ領域に形成し、次
に前記選択スイッチ素子の入力端子の上に層間絶縁膜14
を形成した後、該層間絶縁膜14の前記選択スイッチ素子
の上に接続孔15A,15Bを形成し、次に前記相補アドレス
信号線の前記ツルー線T2またはバー線B2のいずれかを前
記接続孔15A,15Bを通して前記選択スイッチ素子の入力
端子（本実施例ではゲート電極16a,16b）に接続して前
記選択スイッチ素子とツルー線T2またはバー線B2との接
続を行うことにより、前記接続孔15A,15Bを形成する工
程でデコーダの回路の構成が決定されるので、工程を増
さずに、デコーダの回路の構成を決定してから半導体集
積回路装置の完成までの製造工程を短くできる。
デコーダの２つのセルのＰチャネルMISFETのソース領
域であるp+型半導体領域10を一つのp+型半導体領域10で
共用するので、セル領域が小さくなり半導体集積回路装
置の高集積化を図ることができる。
域であるp+型半導体領域10を一つのp+型半導体領域10で
共用するので、セル領域が小さくなり半導体集積回路装
置の高集積化を図ることができる。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
デコーダのセルを構成するためのＰチャネルMISFET
と、ツルー線またはバー線を接続する接続孔を形成する
工程でデコーダの回路の構成が決定されるので、工程を
増さずに、デコーダの回路の構成を決定してから半導体
集積回路装置の完成までの製造工程を短くできる。
と、ツルー線またはバー線を接続する接続孔を形成する
工程でデコーダの回路の構成が決定されるので、工程を
増さずに、デコーダの回路の構成を決定してから半導体
集積回路装置の完成までの製造工程を短くできる。
第１図は、本発明の一実施例にかかる半導体集積回路装
置の中のマイクロROMのデコーダの回路の構成の概要を
説明するための等価回路、 第２図は、第１図に示したデコーダの回路を構成するた
めのそのデコーダのセルの平面図、 第３図は、第２図のIII−III切断線における断面図、 第４図は、第２図に示したデコーダのセルの相補アドレ
ス信号線を除去して示した平面図、 第５図は、第２図に示したデコーダのセルの相補アドレ
ス信号線及びその下のアルミニウム配線を取って示した
平面図、 第６図は、デコーダのセルのゲート電極6a,6bと、ツル
ー線またはバー線とを接続するための接続孔15A,15Bの
レイアウトを設計するためのセルの平面図、 第7a図〜第7d図は、デコーダのセルと、ツルー線又はバ
ー線を接続するための接続孔のレイアウト図である。 T2……ツルー線、B2……バー線、P12,P22……Ｐチャネ
ルMISFET、N12,N22……ＮチャネルMISFET、CELL1……セ
ル１、CELL2……セル２、５……ゲート絶縁膜、6a,6b…
…ゲート電極、12A,12B,12C……第１層目のアルミニウ
ム膜、13,15A,15B……接続孔、７……ｎ型半導体領域、
８……n+型半導体領域、10……p+型半導体領域、11,14
……パッシベーション膜。
置の中のマイクロROMのデコーダの回路の構成の概要を
説明するための等価回路、 第２図は、第１図に示したデコーダの回路を構成するた
めのそのデコーダのセルの平面図、 第３図は、第２図のIII−III切断線における断面図、 第４図は、第２図に示したデコーダのセルの相補アドレ
ス信号線を除去して示した平面図、 第５図は、第２図に示したデコーダのセルの相補アドレ
ス信号線及びその下のアルミニウム配線を取って示した
平面図、 第６図は、デコーダのセルのゲート電極6a,6bと、ツル
ー線またはバー線とを接続するための接続孔15A,15Bの
レイアウトを設計するためのセルの平面図、 第7a図〜第7d図は、デコーダのセルと、ツルー線又はバ
ー線を接続するための接続孔のレイアウト図である。 T2……ツルー線、B2……バー線、P12,P22……Ｐチャネ
ルMISFET、N12,N22……ＮチャネルMISFET、CELL1……セ
ル１、CELL2……セル２、５……ゲート絶縁膜、6a,6b…
…ゲート電極、12A,12B,12C……第１層目のアルミニウ
ム膜、13,15A,15B……接続孔、７……ｎ型半導体領域、
８……n+型半導体領域、10……p+型半導体領域、11,14
……パッシベーション膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 亨 東京都小平市上水本町1479番地 日立マ イクロコンピュータエンジニアリング株 式会社内
Claims (6)
- 【請求項１】メモリセルとメモリセルのアドレス信号を
デコードするためのデコーダ回路とを有する半導体集積
回路装置であって、 半導体基板と、 前記半導体基板に形成されるメモリセルと、 前記半導体基板に形成され、第１導電型の第1MISFET及
び第２導電型の第2MISFETとによって構成された選択ス
イッチ素子を有するセルと、前記半導体基板上に絶縁膜
を介して配置された一対の相補アドレス信号線からなる
アドレス線と、 前記第1MISFET及び第2MISFETのゲート電極と接続され、
前記一対の相補アドレス信号線が夫々形成される領域の
下に延設され、前記相補アドレス信号線の何れかに電気
的に接続された導電膜とを有する半導体集積回路装置。 - 【請求項２】前記第1MISFETのドレイン領域が、デコー
ダ信号線に接続され、デコーダを介して前記メモリセル
のワードラインに接続され、前記第1MISFETのサース領
域が電源電位に接続されることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。 - 【請求項３】前記第2MISFETが他のセルの第2MISFETと並
列に接続され、前記ワード線の電荷を放出する接地線を
構成することを特徴とする特許請求の範囲第１項又は第
２項記載の半導体集積回路装置。 - 【請求項４】メモリセルとメモリセルのアドレス信号を
デコードするためのデコーダ回路とを有する半導体集積
回路装置の製造方法であって、 （ａ）半導体主面を有する第１導電型の半導体基板に、
少なくとも、前記メモリセルを形成した第１領域と、前
記デコーダ回路を形成した第２領域とを設ける工程と、 （ｂ）前記第２領域の半導体主面に、前記第１導電型の
第1MISFET及び第１導電型と反対導電型の第２導電型の
第2MISFETとによって構成され、一対の相補アドレス信
号線からのアドレス信号に基づいてデコード信号線を選
択する選択スイッチ素子を形成し、前記選択スイッチ素
子の入力端子を構成する前記第1MISFET及び第2MISFETの
ゲート電極を同一層の第１導電膜によって一体に形成す
る工程と、 （ｃ）前記選択スイッチ素子の上に第１の絶縁膜を形成
する工程と、 （ｄ）前記選択スイッチ素子の入力端子上の第１絶縁膜
を選択的に除去し第１の接続孔を形成する工程と、 （ｅ）前記第１絶縁膜上に、対応する第１の接続孔を通
して前記第１導電膜と電気的に接続され、対応する一対
の相補アドレス信号線が形成される領域の下に延設され
る第２導電膜を形成する工程と、 （ｆ）前記第２導電膜の上に第２の絶縁膜を形成する工
程と、 （ｇ）前記第２導電膜上の第２絶縁膜に、第２導電膜に
達する第２の接続孔を形成する工程と、 （ｈ）前記第２絶縁膜上に第３導電膜を形成し、この第
３導電膜をパターニングして前記相補アドレス信号線を
第２絶縁膜上に形成するとともに、対応する第２の接続
孔を通して一対の相補アドレス信号線の何れかと前記第
２導電膜を電気的に接続する工程とを有する半導体集積
回路装置の製造方法。 - 【請求項５】前記第1MISFETのドレイン領域が、デコー
ダ信号線に接続され、デコーダを介して前記メモリセル
のワードラインに接続され、前記第1MISFETのソース領
域が電源電位に接続されることを特徴とする特許請求の
範囲第４項記載の半導体集積回路装置の製造方法。 - 【請求項６】前記第2MISFETが他のセルの第2MISFETと並
列に接続され、前記ワード線の電荷を放出する接地線を
構成することを特徴とする特許請求の範囲第４項又は第
５項記載の半導体集積回路装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14272488A JP2654449B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体集積回路装置及びその製造方法 |
| KR1019890007698A KR0136592B1 (ko) | 1988-06-09 | 1989-06-05 | 반도체 집적회로 장치의 제조방법 |
| US07/361,347 US4910162A (en) | 1988-06-09 | 1989-06-05 | Method of manufacturing decoder circuit |
| US07/485,598 US5047825A (en) | 1988-06-09 | 1990-02-27 | Semiconductor integrated circuit device having a decoder portion of complementary misfets employing multi-level conducting layer and a memory cell portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14272488A JP2654449B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021970A JPH021970A (ja) | 1990-01-08 |
| JP2654449B2 true JP2654449B2 (ja) | 1997-09-17 |
Family
ID=15322109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14272488A Expired - Fee Related JP2654449B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体集積回路装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4910162A (ja) |
| JP (1) | JP2654449B2 (ja) |
| KR (1) | KR0136592B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314692A (ja) * | 1993-04-27 | 1994-11-08 | Intel Corp | 集積回路におけるビア／接点被覆範囲を改善する方法 |
| JP2643901B2 (ja) * | 1995-03-17 | 1997-08-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4014708B2 (ja) * | 1997-08-21 | 2007-11-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の設計方法 |
| US6795367B1 (en) * | 2000-05-16 | 2004-09-21 | Micron Technology, Inc. | Layout technique for address signal lines in decoders including stitched blocks |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3970865A (en) * | 1973-06-11 | 1976-07-20 | Signetics Corporation | Pseudo-complementary decode driver |
| US4122540A (en) * | 1974-03-18 | 1978-10-24 | Signetics Corporation | Massive monolithic integrated circuit |
| JPS55156370A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Manufacture of semiconductor device |
| JPH0797606B2 (ja) * | 1986-10-22 | 1995-10-18 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
-
1988
- 1988-06-09 JP JP14272488A patent/JP2654449B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-05 US US07/361,347 patent/US4910162A/en not_active Expired - Lifetime
- 1989-06-05 KR KR1019890007698A patent/KR0136592B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0136592B1 (ko) | 1998-09-15 |
| JPH021970A (ja) | 1990-01-08 |
| US4910162A (en) | 1990-03-20 |
| KR900000912A (ko) | 1990-01-31 |
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|
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