JP3940495B2 - Ｓｒａｍセルの構造及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスに関し、特に低電力及び低電圧に有利なＳＲＡＭセルの構造及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、完全ＣＭＯＳ ＳＲＡＭは、セルの占める面積が大きいという短所を有している。これは、２つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタとから構成されているからである。このため、セルの占める面積を最小化して集積度を向上させるための研究が要求されている。
【０００３】
以下、従来のＳＲＡＭセルの構造を説明する。
図１は従来の技術の完全ＣＭＯＳ ＳＲＡＭセルのレイアウト図である。
図１に示すように、一般的にＳＲＡＭチップは、単一レベルポリシリコンと二重レベルアルミニウムを使用するツイン・ウェルＣＭＯＳ工程がＮ型基板上で行われる。ＮＭＯＳデバイスのゲート長は０．８μｍであり、ＰＭＯＳデバイスのゲート長は１．２μｍである。ホットキャリヤを防止するためのＬＤＤ構造がＮＭＯＳデバイスで使用されている。ゲート酸化膜の厚さは２０ｎｍであり、ＰＭＯＳデバイスのしきい値電圧は−０．５Ｖであり、ＮＭＯＳデバイスのしきい値電圧は０．５Ｖである。図１に示すＳＲＡＭセルにおいて第１アルミニウム層１１の幅は１．３μｍであり、その間隙は１．０μｍである。第２アルミニウム層１２の幅は１．１μｍであり、その間隙は０．８μｍである。第１アルミニウム層１１は、アレイを横切るＶｃｃライン及びメタルワードラインとして用いられる。グラウンドライン及びビットラインは第１アルミニウム層１１に垂直な方向に形成される。グラウンドライン及びビットラインは１セルに対して４本の金属ラインからなるが、このうち２本はビットラインとして用いられ、残りの２本はグラウンドラインつまりＶｓｓラインとして用いられる。隣接するセルのビットラインは、リード動作の間に容量結合によるノイズによってセル信号が減少するのを防止するためのグラウンドラインにより分離されている。
【０００４】
図２はこの種のＳＲＡＭセルの等価回路図である。
図２に示すように、負荷素子としてＰＭＯＳを使用するＣＭＯＳ ＳＲＡＭは６つのトランジスタから構成される。第１トランジスタＱ１のソースＳはビットラインに連結され、第２トランジスタＱ２のソースＳはビットバーラインに連結される。負荷素子として使用されるＰＭＯＳトランジスタである第５トランジスタＱ５及び第６トランジスタＱ６のソースＳはＶｃｃラインに連結される。第５トランジスタＱ５のドレインＤには第３トランジスタＱ３のドレインＤが連結され、第３トランジスタＱ３のソースＳはＶｓｓラインと連結される。第６トランジスタＱ６のドレインＤには第４トランジスタＱ４のドレインＤが連結され、第４トランジスタＱ４のソースＳはＶｓｓラインと連結される。そして、第３トランジスタＱ３及び第５トランジスタＱ５のゲートが互いに連結され、第４トランジスタＱ４及び第６トランジスタＱ６のゲートが互いに連結される。第１トランジスタＱ１のドレインＤは共通連結された第４、第６トランジスタＱ４、Ｑ６のゲートに連結され、第２トランジスタＱ２のドレインＤは第３、第５トランジスタＱ３、Ｑ５のゲートに連結される。
【０００５】
このようにして構成されたＳＲＡＭセルのレイアウト図を図３に示す。この図は、図１のＳＲＡＭセルのレイアウト図の図２に関連して特徴的な部分のみを示すレイアウト図である。
図３に示すように、従来のＳＲＡＭセルは、一方向に第１ゲートライン３１が形成され、第１ゲートライン３１と隔離されて第１ゲートライン３１に垂直な方向に第２ゲートライン３２が形成され、第２ゲートライン３２と一定の間隙をおいて対向するように第３ゲートライン３３が形成される。ここで、第１ゲートライン３１は第１、第２トランジスタＱ１、Ｑ２のゲートとして用いられ、第２ゲートライン３２は第３、第５トランジスタＱ３、Ｑ５のゲートとして用いられる。そして、第３ゲートライン３３は第４、第６トランジスタＱ４、Ｑ６のゲートとして用いられる。第５トランジスタＱ５のドレインと第３トランジスタＱ３のドレインとを電気的に連結させるための第１メタルライン３４が形成され、第６トランジスタＱ６のドレインと第４トランジスタＱ４のドレインとを電気的に連結させるための第２メタルライン３５が形成される。第２ゲートライン３２はコンタクトホールを介して第２メタルライン３５と互いに連結され、第３ゲートライン３３はコンタクトホールを介して第１メタルライン３４と連結される。
ここで、未説明符号の３６ａ、３６ｂ、３６ｃ、３６ｄはアクティブ領域である。
このようなＳＲＡＭセルはＮ型基板上に構成され、このうち負荷素子として使用される２つのＰＭＯＳトランジスタ（第５、第６トランジスタ）を形成するためにＰ型ウェルが形成される。そして、残りの４つのＮＭＯＳトランジスタを形成するためのＮウェルが形成される。
【０００６】
【発明が解決しようとする課題】
しかし、従来のＳＲＡＭセルの構造は以下のような問題点があった。
セル内に４本のメタルラインがあるため、セルの集積度が低く、単位ビットに対してチップサイズが大きくなる。
また、デバイス隔離のためのＰウェルとＮウェル間の間隙が非常に広いため、集積度が低くなる。
さらに、セル内で互いに異なるＶｓｓラインを有するため、これに連結されたトランジスタの接地線（グラウンドライン）抵抗が互いに異なるようになる。
【０００７】
本発明は、上記の問題点を解決するためになされたものであり、セル内のメタルラインの数を減らしてセルの集積度を向上させ、セル内のＶｓｓライン及びＶｃｃラインを共通化して素子の信頼性を向上させることができるＳＲＡＭセルの構造及びその製造方法を提供することに目的がある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するための本発明のＳＲＡＭセルの構造は、基板をＮウェル領域及びＰウェル領域に分けるウェルトレンチと、ウェルトレンチを挟んで互いに対称的に形成される第１、第２アクティブ領域と、第２アクティブ領域が形成されたウェル内に第２アクティブ領域から隔離されるとともに、互いに一定の間隙をおいて対称的に形成される第３、第４アクティブ領域と、第１アクティブ領域、ウェルトレンチ、そして第２アクティブ領域をそれぞれ横切って連続して形成される互いに絶縁された第１、第２ゲートラインと、第３、第４アクティブ領域を横切って形成される第３ゲートラインとを備えることを特徴とする。
【０００９】
本発明のＳＲＡＭセルの製造方法は、半導体基板にウェルトレンチを形成してＰウェル領域とＮウェル領域を区画する工程と、不純物イオン注入により該当領域の半導体基板の表面内にＰウェル領域及びＮウェル領域を形成する工程と、Ｐウェル領域及びＮウェル領域の形成された半導体基板上に選択的に素子隔離膜を形成してＮウェル領域内に第１アクティブ領域、Ｐウェル領域内に第２、第３、第４アクティブ領域をそれぞれ形成する工程と、第１アクティブ領域、ウェルトレンチ、そして第２アクティブ領域を横切って連続される形状の第１ゲート電極と第３、第４アクティブ領域を横切る第２ゲート電極を形成する工程と、第１アクティブ領域、ウェルトレンチ、第２アクティブ領域を横切って連続される形状の第３ゲート電極を形成する工程とを備えることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明実施形態のＳＲＡＭセルの構造及び製造方法を添付図面に基づき説明する。なお、明細書において方向を示す用語はいずれも図面上の方向を示すものである。また、１セルを示すものであってメモりデバイスとしてはこれが連続して形成されている。
図４〜図６は、本実施形態のＳＲＡＭセルに関連して特徴的な部分のみを示すレイアウト図と構造断面図である。図５は図４のＩ−Ｉ’断面を、図６は図４のII−II’断面である。
参考のため、図４〜図６のレイアウト図と構造断面図は、配線されていない状態を示す。
本実施形態のＳＲＡＭセルは、図４に示すように、半導体基板（図示せず）が図面上横方向に形成されたウェルトレンチ４１によりＰウェル領域ＰＷとＮウェル領域ＮＷとに分けられている。それぞれのウェル領域ＰＷ、ＮＷにＶ字状の第１、第２アクティブ領域４２、４３が、その広がった両腕部分を向き合うようにしてウェルトレンチ４１を間に挟んで対称的に形成されている。第２アクティブ領域４３のＶ字の下側に、それぞれの腕部分に接近させてフィールド領域を挟んで互いに向き合って第３、第４アクティブ領域４４、４５が形成されている。第１ゲートライン３１がこの第３、第４アクティブ領域４４、４５を横切って直線状に形成されている。また、第２ゲートライン３２が、第１アクティブ領域のＶ字の一方の腕の中央部から斜め右下方に延び、さらにその先端からほぼ垂直にウェルトレンチを横切って下に延び、さらにその下端から左斜め下方に第２アクティブ領域のＶ字の一方の腕を横切って第３アクティブ領域４４へ延びるように形成されている。さらに、第３ゲートライン３３が第２ゲートラインと対称的に第１アクティブ領域のＶ字の右側の腕から第４アクティブ領域４５へ延びるように形成されている。
ここで、第２ゲートライン３２と第３ゲートライン３３は、少なくともウェルトレンチ４１上でオーバーラップされる。
【００１１】
次に、上記レイアウトの本実施形態の断面形状を図５、６によって説明する。図に示すように、半導体基板４０はウェルトレンチ４１によりＰウェル領域ＰＷとＮウェル領域ＮＷとに分けられている。図６に示すように、Ｐウェル領域ＰＷの第３アクティブ領域の上に第１ゲート電極３１ａが形成されている。この第１ゲート電極３１ａは第１ゲートライン３１で形成されているのはいうまでもなく、したがって、図５に示すように、Ｐウェル領域ＰＷのフィールド領域にも形成されている。また、第４アクティブ領域４５にも形成されている。Ｐウェル領域ＰＷの第２アクティブ領域４３には第２ゲート電極３２ａが形成されている。これは第２ゲートラインによるものでＮウェル領域ＮＷの第２アクティブ領域４２にも形成されている。
【００１２】
さらに、図６に示すように第３ゲートライン３３で形成される第３ゲート電極３３ａがＮウェル領域ＮＷの第１アクティブ領域４２に形成されている。ウェルトレンチ４１の中央部分では図６に示すように第３ゲート電極３２ａと第３ゲート電極３３ｂとが絶縁膜を間にしてオーバラップされている。また、ウェルトレンチ４１の中央部分から外れた位置では一方側（図４の右側）に第３ゲート電極３３ａ（図５）が形成されている。当然ウェルトレンチ４１の他方の側には、特に断面で表していないが第２ゲート電極が形成されている。
【００１３】
以下、このように構成された本実施形態のＳＲＡＭセルの製造方法を説明する。図７〜図９は図４のレイアウト図に対応する工程図である。
まず、図７に示すように、半導体基板（図示せず）を細い幅で横に長く所定の深さにエッチングしてウェルトレンチ４１を形成する。この後、図示してはないが、ウェルイオン注入を用いてウェルトレンチ４１の上下両側にＰウェル領域ＰＷ及びＮウェル領域ＮＷを形成する。そして、Ｎウェル領域ＮＷにＶ字状の第１アクティブ領域４２を形成し、第１アクティブ領域４２と同じ形状の第２アクティブ領域４３をＰウェル領域ＰＷに互いに向き合わせて形成する。又、第２アクティブ領域４３と一定の距離をおいて互いに分離されている第３、第４アクティブ領域４４、４５をＰウェル領域ＰＷに形成する。
【００１４】
次いで、図８に示すように、ウェルトレンチ４１を含む全面に第１ポリシリコンを堆積する。第１ポリシリコンを選択的に除去して第３、第４アクティブ領域４４、４５を横切る第１ゲートライン３１を形成するとともに、第１アクティブ領域４２、ウェルトレンチ４１、第２アクティブ領域４３を横切る前述した形状に、すなわち弓形に第２ゲートライン３２を形成する。この際、第２ゲートライン３２は、ウェルトレンチ４１の箇所でウェルトレンチに沿うように一方の側に所定長さ延びている。
【００１５】
次いで、図９に示すように、第１、第２ゲートライン３１、３２を含む全面に第２ポリシリコンを堆積する。フォトエッチング工程で第２ポリシリコンをパターニングして第３ゲートライン３３を形成する。この第３ゲートライン３３の形状は第２ゲートライン３２と対称的に形成され、少なくともウェルトレンチ４１の上側で互いにオーバーラップする。又、第３ゲートライン３３も第２ゲートライン３２と同様にウェルトレンチ４１の上で第２ゲートラインとは反対側に延ばされている。これにより、ウェルトレンチ４１は第２、第３ゲートライン３２、３３により覆われる。
【００１６】
このレイアウトを有する本実施形態のＳＲＡＭセルの製造方法を図１０〜図２４の工程断面図に基づき説明する。
わかりやすくするために図７〜図９のＩ−Ｉ’線上のそれぞれの工程断面図をイとして示し、II−II’線上のそれぞれの工程断面図をロとして示した。
まず、図１０に示すように、半導体基板４０を所定の深さにエッチングしてＰウェル領域とＮウェル領域を区分するためのウェルトレンチ４１を形成する。
【００１７】
図１１に示すように、ウェルトレンチ４１を含む半導体基板４０の表面に第１絶縁層６３を形成し、第１絶縁層６３上に第２絶縁層６４を形成してトレンチ４１内を第２絶縁層で埋める。
図１２に示すように、第２絶縁層６４上に第１フォトレジスト（図示せず）を塗布した後、露光及び現像工程を用いて第１領域Ｉ、第２領域IIを決める。この後、第１フォトレジストをマスクに用いたエッチング工程で第１領域の第２絶縁層６４を除去して第１絶縁層６３を露出させる。ここで、第１領域はＮウェル形成領域であり、第２領域はＰウェル形成領域である。次いで、第１領域にＮウェルを形成するためのイオン注入を施す。
【００１８】
図１３に示すように露出された第１絶縁層６３上に第３絶縁層６５を形成した後、図１４に示すように第２領域の第２絶縁層６４を除去した後、Ｐウェルを形成するためのイオン注入を施す。
この後、図１５に示すように、ドライブイン拡散工程で所定の深さのＮウェル領域ＮＷとＰウェル領域ＰＷを形成し、第１領域の第３絶縁層６５を除去する。このとき、Ｎウェル領域ＮＷ及びＰウェル領域ＰＷの深さは互いに同一であり、ウェルトレンチ４１の深さより浅い。
【００１９】
次いで、図１６に示すように、選択酸化法（ＬＯＣＯＳ）を用いてフィールド領域に素子隔離膜を形成する。
ここで、ＬＯＣＯＳは次のように行われる。すなわち、ウェルトレンチ４１を含む半導体基板４０の全面に窒化膜（図示せず）を塗布する。窒化膜上にフォトレジスト（図示せず）を塗布した後パターニングする。パターニングされたフォトレジストをマスクに用いたエッチング工程で窒化膜及び第１絶縁層６３を選択的に除去して半導体基板４０の表面を選択的に露出させる。露出された部分にフィールドイオン注入を施した後熱処理して複数の素子隔離膜６６を形成し、窒化膜を除去する。
このようにウェルトレンチ４１、素子隔離膜６６が形成された半導体基板４０にトランジスタを形成することになる。
【００２０】
図１７〜１９は図８のそれぞれの工程断面図である。
図８によれば、ウェルトレンチ４１、第１、第２、第３、第４アクティブ領域４２、４３、４４、４５が形成され、第３、第４アクティブ領域４４、４５を横切って第１ゲート電極３１ａが形成されている。そして、第１、第２アクティブ領域４２、４３を弓形に横切って第２ゲート電極３２ａが形成されている。
【００２１】
これを工程断面図に基づき説明すると、次の通りである。
図１７に示すように、半導体基板４０上にゲート絶縁膜６７を形成した後、素子隔離膜６６を含む全面に第１ポリシリコン及びキャップ絶縁膜６８を堆積した後パターニングして第１、第２ゲート電極３１ａ、３２ａを形成する。
すなわち、図１７イに示すように、ウェルトレンチ４１が形成された半導体基板４０の全面にゲート絶縁膜６７を形成し、ゲート絶縁膜６７上に第１ポリシリコン層、第１キャップ絶縁層６８を形成する。そして、写真エッチング工程を用いて第１ポリシリコン層、第１キャップ絶縁層６８を選択的にエッチングして第１、第２ゲート電極３１ａ、３２ａを形成する。その際、Ｐウェル領域ＰＷの素子隔離膜６６上には第１ゲート電極３１ａが形成され、アクティブ領域には第２ゲート電極３２ａが形成される。そして、Ｎウェル領域ＮＷのアクティブ領域にもゲート電極が形成されるが、これは第２ゲート電極３２ａから延長される、つまり第２ゲート電極３２ａと一体型になっている。
一方、図１７ロに示すように、Ｐウェル領域ＰＷ上のアクティブ領域には第１ゲート電極３１ａが形成され、Ｐウェル領域からＮウェル領域にいたるまで第２ゲート電極３２ａが形成される。次いで、ＮＭＯＳゲート及びＰＭＯＳゲートを決定するための不純物イオンを注入するが、まずマスキング工程を用いて選択的にＰウェル領域を露出させる。
【００２２】
図１８に示すように、第１、第２ゲート電極３１ａ、３２ａを含む半導体基板４０の全面に第２フォトレジスト６９を塗布した後、露光及び現像工程で第２フォトレジスト６９をパターニングする。図１８ではＰウェル領域全体が露出されるようであるが、後述するようにＰウェル領域中の一部分のみが露出される。
図２５に第２フォトレジスト６９をパターニングしてＰウェル領域の一部分のみを露出させたものを示す。図示のように、Ｐウェル領域の１つのトランジスタが形成されるアクティブ領域がある部分が第２フォトレジスト６９で覆われている。
【００２３】
本実施形態のＳＲＡＭセルは２つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタとから構成される。これにより、Ｎウェル領域には２つのＰＭＯＳトランジスタＱ５、Ｑ６が形成され、Ｐウェル領域には４つのＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４が形成される。すなわち、Ｎウェル領域の第１アクティブ領域４２には第１、第２ＰＭＯＳトランジスタが形成され、Ｐウェル領域には第１、第２、第３、第４ＮＭＯＳトランジスタが形成される。その際、第１アクティブ領域４２のＶ字の両腕部分が交わる中央部分が第１、第２ＰＭＯＳトランジスタの共通ドレイン領域となる。ここで、Ｐウェル領域に形成される４つのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の不純物濃度が全部同一でなければならない。
【００２４】
もし、半導体基板４０の全面にわたってＰウェル領域が露出されると、以下のような問題点が発生する。
すなわち、第１ポリシリコンをパターニングして不純物イオンを注入し、Ｐウェル領域に２つのアクセストランジスタＱ１、Ｑ２と１つのＮＭＯＳトランジスタＱ３、及びＮウェル領域に１つのＰＭＯＳトランジスタＱ５を形成する。この後、第２ポリシリコンを堆積した後パターニングして不純物イオン注入を行ってＰウェル領域に１つのＮＭＯＳトランジスタＱ４、及びＮウェル領域にＰＭＯＳトランジスタＱ６を形成する。このように、２回のポリシリコンパターニング工程と不純物イオン注入により２つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタが形成されるが、第１、２ゲート電極形成後の１回目の不純物イオン注入が終わり、第３ゲート電極形成後の２回目の不純物イオン注入時に、第２アクティブ領域の第３ゲート電極３３ａが形成された箇所に不純物が二重に注入されてしきい値電圧が変わるようになる。このような理由のために図２５に示すようにＰウェル領域を部分的に露出させる。
この後、選択的にＰウェル領域が露出された状態でＮ導電型の不純物イオンの注入を施す。
【００２５】
次いで、第２フォトレジスト６９を除去した後、図１９に示すように、再度全面に第３フォトレジスト７０を塗布する。そして、図１９イに示すように、Ｎウェル領域のみを選択的に露出させる。その際前述と同様に、第３フォトレジスト７０をパターニングしてＮウェル領域を露出させるにあたって、半導体基板４０の全面にわたってＮウェル領域を露出させず、図２６に示すように以後に形成される別のＰＭＯＳトランジスタＱ６を顧慮して部分的に露出させる。図１９ロは図８のII−II’線上の断面なので、第３フォトレジスト７０がＰウェル領域及びＮウェル領域にわたって全てマスキングされているように見える。
【００２６】
これまでは第１ポリシリコンを堆積した後パターニングして第１ゲート電極３１ａ、第２ゲート電極３２ａを形成することを説明した。この後には第２ポリシリコンを堆積した後パターニングして形成する第３ゲート電極３３ａと不純物注入工程を説明する。
図２０〜図２４のそれぞれのイは図９のＩ−Ｉ’線上の工程断面図であり、同図ロはII−II’線上の工程断面図である。
まず、図２０に示すように、第１、第２ゲート電極３１ａ、３２ａを含む半導体基板４０の全面に第４絶縁層を形成した後エッチバックして第１、第２ゲート電極３１ａ、３２ａの両側面に第１側壁７１を形成する。次いで、第１側壁７１の形成された第１、第２ゲート電極３１ａ、３２ａを含む半導体基板４０の全面に第２ポリシリコン、第２キャップ絶縁膜７２を堆積する。そして、写真エッチング工程を用いて第２キャップ絶縁膜７２、第２ポリシリコンを選択的に除去して、図９に示すように第３ゲートライン３３を形成する。図２０イでみれば、ウェルトレンチ４１の上側に第３ゲート電極３３ａが形成されるようにする。又、同図ロでみれば、第３ゲート電極３３ａは、ウェルトレンチ４１の上側で第２ゲート電極３２ａとオーバーラップされて、そこからＮウェル領域にわたって形成される。それにより、第３ゲート電極３３ａはＮウェル領域で１つのＰＭＯＳトランジスタＱ６を構成するとともに、Ｐウェル領域で１つのＮＭＯＳトランジスタＱ４を構成する。
【００２７】
この後、Ｎウェル領域及びＰウェル領域に構成されるゲートを決定する不純物イオン注入を施す。すなわち、図２１に示すように、第３ゲート電極３３ａを含む半導体基板４０の全面に第４フォトレジスト７３を塗布する。それを露光及び現像工程でパターニングして選択的にＰウェル領域を露出させる。図２１イは図９のＩ−Ｉ’線上の断面なので、半導体基板４０の全面にわたって第４フォトレジスト７３がマスキングされているように見える。しかし、図２７に示すように、第４フォトレジスト７３は選択的に除去される。すなわち、１回目の不純物イオン注入時の露出されなかった部分のＰウェル領域を露出させる。このようにして部分的に露出されたＰウェル領域にＮ導電型の不純物イオンの注入を施す。
【００２８】
次いで、第４フォトレジスト７３を除去した後、図２２に示すように、再び全面に第５フォトレジスト７５を塗布する。第５フォトレジスト７５をパターニングして図２８に示すように１回目の不純物イオン注入時に露出されなかったＮウェル領域を露出させる。ここで、図２２イは図９のＩ−Ｉ’線上の断面なので第５フォトレジスト７５は半導体基板４０の全面にわたってマスキングされている。これに対して、同図ロは図９のII−II’線上の断面なのでＮウェル領域のみが露出されていることを示す。このように部分的に露出されたＮウェル領域にＰ導電型の不純物イオン注入を施す。
【００２９】
次いで、図２３に示すように、第２キャップ絶縁膜７２を含む半導体基板４０の全面に第５絶縁層を形成した後エッチバックして第３ゲート電極３３ａの両側面に第２側壁７６を形成する。
そして、図２４に示すように、第１、第２、第３ゲート電極３１ａ、３２ａ、３３ａをマスクに用いてソース／ドレイン用不純物イオン注入を施してソース／ドレイン領域Ｓ／Ｄを形成する。
図示していないが、ＮＭＯＳトランジスタを形成するためにはマスキング工程を介してＰウェル領域にＮ導電型のソース／ドレイン用不純物イオン注入を施す。そして、ＰＭＯＳトランジスタを形成するためにはＮウェル領域にＰ導電型の不純物イオン注入を施す。このようにしてソース／ドレイン用不純物イオン注入が完了した後配線工程を始める。本実施形態の配線工程は後に説明する。
【００３０】
一方、図２９は本実施形態の配線工程を終了した状態のＳＲＡＭセルの等価回路図である。
図に示すように、本実施形態のＳＲＡＭセルは、ビットライン及びビットバーラインと、ビットライン及びビットバーラインに垂直な方向に形成されるワードラインと、ソースはそれぞれビットラインとビットバーラインに連結され、ゲートはワードラインに連結される第１、第２トランジスタＱ１、Ｑ２と、各ソースがＶｓｓラインに共通連結され、それぞれのドレインは第１、第２トランジスタＱ１、Ｑ２のドレインに連結される第３、第４トランジスタＱ３、Ｑ４と、各ソースがＶｃｃラインに共通連結され、それぞれのドレインは第３、第４トランジスタＱ３、Ｑ４のドレインに連結され、それぞれのゲートは第３、第４トランジスタＱ３、Ｑ４のゲートに連結される第５、第６トランジスタＱ５、Ｑ６とを備えている。さらに、第１、第３、第５トランジスタのドレインが共通連結されたノードＡ点と第４、第６トランジスタＱ４、Ｑ６のゲートとを電気的に連結させる第１金属層８１と、第２、第４、第６トランジスタのドレインが共通連結されたノードＢ点と前記第３、第５トランジスタＱ３、Ｑ５のゲートとを電気的に連結させる第２金属層８２とを備えている。
ここで、第５、第６トランジスタＱ５、Ｑ６はＰＭＯＳトランジスタであり、第１、第２、第３、第４トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４はＮＭＯＳトランジスタである。そして、Ｖｓｓライン、第１、第２金属層８１、８２は同じ金属で同時に形成される。
【００３１】
かかる等価回路の動作説明は次の通りである。
まず、データ記録時、記録させようとするセルが属するワードラインがハイになり、アクセストランジスタである第１、第２トランジスタＱ１、Ｑ２はターンオン状態になる。記録しようとするデータがハイである場合にはビットラインがハイに、ビットバーラインがローになる。したがって、ノードＡ点の電位はハイとなり、ノードＢ点の電位はローとなる。よって、ノードＡ点の電位により第４トランジスタＱ４はターンオン状態となり、第６トランジスタＱ６はターンオフ状態となり、ノードＢ点の電位はロー状態のまま維持される。このノードＢ点の電位によって第３トランジスタＱ３はターンオフ状態となり、第５トランジスタＱ５はターンオン状態となってノードＡ点のハイの電位を続けてハイ状態に維持する。これにより、データはハイ状態を維持するようになる。
次いで、データの読取り時にはビットラインとビットバーラインとは共に所定の電圧にプリチャージされており、アクセストランジスタの第１、第２トランジスタＱ１、Ｑ２のターンオンでそのプレチャージされたビットライン及びビットバーラインの電位をセンシングして出力するようになる。
【００３２】
以下、このように動作する本実施形態のＳＲＡＭセルの構造及び製造方法をさらに説明する。
前述した図７〜図９は配線を形成させる前までのレイアウトの工程を示している。以下はその後の工程の説明である。図３０〜図３２は本実施形態のＳＲＡＭセルのその後のレイアウト図である。
図３０に示すように、第３ゲートライン３３を含む半導体基板の全面に層間絶縁のために第６絶縁層（７７、図３３）を形成する。次いで、その第６絶縁層を選択的に除去して、Ｎウェル領域の第１アクティブ領域４２のＶ字の双方の腕の付け根の箇所に第１コンタクトホール９１を形成させると同時に、Ｐウェル領域では、第３、第４アクティブ領域４４、４５の第２、第３ゲートライン３２、３３と第１ゲートラインとの間の箇所に第１コンタクトホール９１を形成する。その際、第２ゲートライン、第３ゲートラインの端部をも露出させる。そして、第１コンタクトホール９１を含む半導体基板の全面に第３ポリシリコン層を形成した後、第１コンタクトホール９１を介してＮウェル領域の第１アクティブ領域４２と電気的に連結され、第１ゲートライン３１と同方向になるようにＶｃｃライン９２を形成する。このとき同時に、Ｐウェル領域では、第３アクティブ領域４４と第２ゲートライン３２とを電気的に連結させ、且つ第４アクティブ領域４５と第３ゲートライン３３とを連結させる導電層９２ａが同時にパターニングされる。この導電層９２ａはＶｃｃライン９２と同一のポリシリコンからなる。
【００３３】
次いで、図３１に示すように、Ｖｃｃライン９２を含む半導体基板の全面に第７絶縁層（７８、図３５）、第８絶縁層（７９、図３５）を順次に形成する。そして、それらを選択的に除去してＰウェル領域では第２アクティブ領域４３のＶ字の付け根の部分と両腕の先端部分とに、Ｎウェル領域ではＶ字状の第１アクティブ領域４２の両腕の先端部分に基板表面が露出するように第２コンタクトホール９３を形成させ、かつウェルトレンチ４１では第２、第３ゲートライン３２、３３の表面が露出されるように第２コンタクトホール９３を形成する。第６絶縁層がある箇所では必要に応じてそれをも除去する。その後、第２コンタクトホール９３を含む半導体基板の全面に金属層を蒸着した後パターニングして、第１アクティブ領域４２と第２アクティブ領域４３とを連結させる２つの金属層（第１、第２金属層８１、８２）と、第２アクティブ領域４３のＶ字の付け根の部分のコンタクトホール９３と連結されるＶｓｓライン８３を形成する。第１アクティブ領域４２に形成される第２コンタクトホール９３は第５トランジスタＱ５のドレインと第３トランジスタＱ３のドレインとを連結させ、且つ第６トランジスタＱ６のドレインと第４トランジスタＱ４のドレインとを連結させる。そして、第１金属層８１はウェルトレンチ４１上に形成された第３ゲートライン３３にも連結され、第２金属層８２は第２ゲートライン３２にも連結される。更に、Ｖｓｓライン８３は、前述したように第２コンタクトホール９３を介して第３、第４トランジスタＱ３、Ｑ４のソースに共通連結される。このようにしてＶｓｓライン８３と第１、第２金属層８１、８２を形成した後、再び全面に金属間絶縁膜として第９絶縁層（８０、図３７）を形成する。
【００３４】
そして、図３２に示すように、第３、第４アクティブ領域４４、４５を露出させる第３コンタクトホール９４を形成させ、そのコンタクトホール９４を介してそれぞれのアクティブ領域に連結されるとともに、Ｖｃｃライン９２やＶｓｓライン８３に垂直な方向にビットライン９５とビットバーライン９６を形成して本実施形態のＳＲＡＭセルが完成する。
【００３５】
次に、上記本実施形態のＳＲＡＭセルの製造方法を工程断面図によってさらに説明する。
前述した図１０〜図２４は配線を形成する前までの工程であり、その後を図３３〜３７で説明する。各図において前述と同様にイは図３０〜図３２のＩ−Ｉ’線上の断面図であり、ロはII−II’線上の断面図である。
まず、図３３に示すように、第１、第２ゲート電極３１ａ、３２ａ及びソース／ドレイン不純物領域Ｓ／Ｄが形成された半導体基板４０の全面に第６絶縁層７７を形成する。そして、第６絶縁層７７を選択的に除去してＮウェル領域の第１アクティブ領域４２にＶｃｃラインと連結させるための第１コンタクトホール９１を形成する。同時に、Ｐウェル領域の第３アクティブ領域４４と第２ゲート電極３２ａとを電気的に連結させる第１コンタクトホール９１を形成する。
【００３６】
次いで、図３４に示すように、第１コンタクトホール９１を含む半導体基板４０の全面に第３ポリシリコンを堆積する。それを写真エッチング工程で選択的に除去してＶｃｃライン９２を形成するとともに、前述したように、Ｐウェル領域の第３アクティブ領域４４と第２ゲート電極３２ａとを電気的に連結させる導電層９２ａを形成する。
【００３７】
次いで、図３５に示すように、Ｖｃｃライン９２を含む半導体基板４０の全面に第７絶縁層７８を形成し、その上に第８絶縁層７９を形成する。そして、図に示すように、写真エッチング工程で第８、第７絶縁層７９、７８及び第２キャップ絶縁膜７２を選択的に除去してウェルトレンチ４１上の第２ゲート電極３２ａを露出させる第２コンタクトホール９３を形成すると同時に、Ｎウェル領域及びＰウェル領域のアクティブ領域をそれぞれ露出させる第２コンタクトホール９３をも形成する。ロはII−II’線上の断面図なので、第２コンタクトホール９３は図示されない。
【００３８】
次いで、図３６に示すように、第２コンタクトホール９３を含む半導体基板４０の全面に金属層を蒸着する。そして、図に示すように、ウェルトレンチ４１上の第３ゲート電極３３ａからその両側のＮウェル領域のアクティブ領域とＰウェル領域のアクティブ領域とを電気的に連結する第１金属層８１を形成する。同時にＰウェル領域のアクティブ領域と連結されるＶｓｓライン８３を形成する。
【００３９】
次いで、図３７に示すように、第１金属層８１、第２金属層８２、そしてＶｓｓライン８３を含む半導体基板４０の全面に金属間絶縁膜として第９絶縁層８０を形成する。そして、写真エッチング工程で第９絶縁層８０を選択的に除去して第３コンタクトホール９４を形成する。この第３コンタクトホール９４は以後にビットラインとビットバーラインを連結させるためのものであり、第３、第４ＮＭＯＳトランジスタのソース領域に形成される。次いで、第３コンタクトホール９４を含む全面に金属層を形成した後パターニングして、第３、第４ＮＭＯＳトランジスタのソース領域にそれぞれ連結されるようにビットライン９５とビットバーライン９６を形成させて本実施形態のＳＲＡＭセルの製造工程が完了する。
【００４０】
【発明の効果】
本発明は、ウェル間の隔離のためにトレンチを形成したのでＰウェル領域とＮウェル領域間の間隙が狭くなり、セルを小さくすることができ、かつ完全ＣＭＯＳで構成されるため電力消耗が少なく低電圧動作に有利である。
また、第１、第２アクティブ領域をＶ字状に互いにその両腕部の先端部分を向き合わせて配置し、第３、第４アクティブ領域を第２アクティブ領域のＶ字のそれぞれの斜めの腕の部分に接近させて配置するとセルをより小形に形成することができる。したがって、メモリデバイスの集積度がより向上する。
【図面の簡単な説明】
【図１】 従来の技術のＳＲＡＭセルのレイアウト図。
【図２】 従来の技術のＳＲＡＭセルの等価回路図。
【図３】 従来の技術のＳＲＡＭセルの特徴的な部分のみを示すレイアウト図。
【図４】 本発明実施形態のＳＲＡＭセルの特徴的な部分のみを示すレイアウト図。
【図５】 図４のＩ−Ｉ’線上の本発明のＳＲＡＭセルの断面図、
【図６】 図４のII−II’線上の本発明のＳＲＡＭセルの断面図。
【図７】 図４の形状を実現するためのＳＲＡＭセルのレイアウトによる工程図。
【図８】 図４の形状を実現するためのＳＲＡＭセルのレイアウトによる工程図。
【図９】 図４の形状を実現するためのＳＲＡＭセルのレイアウトによる工程図。
【図１０】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１１】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１２】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１３】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１４】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１５】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１６】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１７】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１８】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１９】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図２０】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図２１】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図２２】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図２３】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図２４】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図２５】 本発明実施形態のＳＲＡＭセルの製造時のＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジストパターンを示す図。
【図２６】 本発明実施形態のＳＲＡＭセルの製造時のＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジストパターンを示す図。
【図２７】 本発明実施形態のＳＲＡＭセルの製造時のＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジストパターンを示す図。
【図２８】 本発明実施形態のＳＲＡＭセルの製造時のＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジストパターンを示す図。
【図２９】 本発明のＳＲＡＭセルの等価回路図。
【図３０】 図９の後に進行するレイアウトによる工程図。
【図３１】 図９の後に進行するレイアウトによる工程図。
【図３２】 図９の後に進行するレイアウトによる工程図。
【図３３】 図２４の後に進行する工程断面図。
【図３４】 図２４の後に進行する工程断面図。
【図３５】 図２４の後に進行する工程断面図。
【図３６】 図２４の後に進行する工程断面図。
【図３７】 図２４の後に進行する工程断面図。
【図３８】 図２４の後に進行する工程断面図。
【符号の説明】
３１ 第１ゲートライン
３１ａ 第１ゲート電極
３２ 第２ゲートライン
３２ａ 第２ゲート電極
３３ 第３ゲートライン
３３ａ 第３ゲート電極
４０ 半導体基板
４１ ウェルトレンチ
４２、４３、４４、４５ 第１、第２、第３、第４アクティブ領域
６３、６４、６５ 第１、第２、第３絶縁膜
６６ 素子隔離膜
６７ ゲート絶縁膜
６８、７２ 第１、第２キャップ絶縁膜
６９、７０、７３、７５ 第２、第３、第４、第５フォトレジスト
７１、７６ 第１、第２側壁
８１、８２ 第１、第２金属層
８３ Ｖｓｓライン
９１、９３、９４ 第１、第２、第３コンタクトホール
９２ Ｖｃｃライン
９５ ビットライン
９６ ビットバーライン
【発明の属する技術分野】
本発明は、半導体デバイスに関し、特に低電力及び低電圧に有利なＳＲＡＭセルの構造及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、完全ＣＭＯＳ ＳＲＡＭは、セルの占める面積が大きいという短所を有している。これは、２つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタとから構成されているからである。このため、セルの占める面積を最小化して集積度を向上させるための研究が要求されている。
【０００３】
以下、従来のＳＲＡＭセルの構造を説明する。
図１は従来の技術の完全ＣＭＯＳ ＳＲＡＭセルのレイアウト図である。
図１に示すように、一般的にＳＲＡＭチップは、単一レベルポリシリコンと二重レベルアルミニウムを使用するツイン・ウェルＣＭＯＳ工程がＮ型基板上で行われる。ＮＭＯＳデバイスのゲート長は０．８μｍであり、ＰＭＯＳデバイスのゲート長は１．２μｍである。ホットキャリヤを防止するためのＬＤＤ構造がＮＭＯＳデバイスで使用されている。ゲート酸化膜の厚さは２０ｎｍであり、ＰＭＯＳデバイスのしきい値電圧は−０．５Ｖであり、ＮＭＯＳデバイスのしきい値電圧は０．５Ｖである。図１に示すＳＲＡＭセルにおいて第１アルミニウム層１１の幅は１．３μｍであり、その間隙は１．０μｍである。第２アルミニウム層１２の幅は１．１μｍであり、その間隙は０．８μｍである。第１アルミニウム層１１は、アレイを横切るＶｃｃライン及びメタルワードラインとして用いられる。グラウンドライン及びビットラインは第１アルミニウム層１１に垂直な方向に形成される。グラウンドライン及びビットラインは１セルに対して４本の金属ラインからなるが、このうち２本はビットラインとして用いられ、残りの２本はグラウンドラインつまりＶｓｓラインとして用いられる。隣接するセルのビットラインは、リード動作の間に容量結合によるノイズによってセル信号が減少するのを防止するためのグラウンドラインにより分離されている。
【０００４】
図２はこの種のＳＲＡＭセルの等価回路図である。
図２に示すように、負荷素子としてＰＭＯＳを使用するＣＭＯＳ ＳＲＡＭは６つのトランジスタから構成される。第１トランジスタＱ１のソースＳはビットラインに連結され、第２トランジスタＱ２のソースＳはビットバーラインに連結される。負荷素子として使用されるＰＭＯＳトランジスタである第５トランジスタＱ５及び第６トランジスタＱ６のソースＳはＶｃｃラインに連結される。第５トランジスタＱ５のドレインＤには第３トランジスタＱ３のドレインＤが連結され、第３トランジスタＱ３のソースＳはＶｓｓラインと連結される。第６トランジスタＱ６のドレインＤには第４トランジスタＱ４のドレインＤが連結され、第４トランジスタＱ４のソースＳはＶｓｓラインと連結される。そして、第３トランジスタＱ３及び第５トランジスタＱ５のゲートが互いに連結され、第４トランジスタＱ４及び第６トランジスタＱ６のゲートが互いに連結される。第１トランジスタＱ１のドレインＤは共通連結された第４、第６トランジスタＱ４、Ｑ６のゲートに連結され、第２トランジスタＱ２のドレインＤは第３、第５トランジスタＱ３、Ｑ５のゲートに連結される。
【０００５】
このようにして構成されたＳＲＡＭセルのレイアウト図を図３に示す。この図は、図１のＳＲＡＭセルのレイアウト図の図２に関連して特徴的な部分のみを示すレイアウト図である。
図３に示すように、従来のＳＲＡＭセルは、一方向に第１ゲートライン３１が形成され、第１ゲートライン３１と隔離されて第１ゲートライン３１に垂直な方向に第２ゲートライン３２が形成され、第２ゲートライン３２と一定の間隙をおいて対向するように第３ゲートライン３３が形成される。ここで、第１ゲートライン３１は第１、第２トランジスタＱ１、Ｑ２のゲートとして用いられ、第２ゲートライン３２は第３、第５トランジスタＱ３、Ｑ５のゲートとして用いられる。そして、第３ゲートライン３３は第４、第６トランジスタＱ４、Ｑ６のゲートとして用いられる。第５トランジスタＱ５のドレインと第３トランジスタＱ３のドレインとを電気的に連結させるための第１メタルライン３４が形成され、第６トランジスタＱ６のドレインと第４トランジスタＱ４のドレインとを電気的に連結させるための第２メタルライン３５が形成される。第２ゲートライン３２はコンタクトホールを介して第２メタルライン３５と互いに連結され、第３ゲートライン３３はコンタクトホールを介して第１メタルライン３４と連結される。
ここで、未説明符号の３６ａ、３６ｂ、３６ｃ、３６ｄはアクティブ領域である。
このようなＳＲＡＭセルはＮ型基板上に構成され、このうち負荷素子として使用される２つのＰＭＯＳトランジスタ（第５、第６トランジスタ）を形成するためにＰ型ウェルが形成される。そして、残りの４つのＮＭＯＳトランジスタを形成するためのＮウェルが形成される。
【０００６】
【発明が解決しようとする課題】
しかし、従来のＳＲＡＭセルの構造は以下のような問題点があった。
セル内に４本のメタルラインがあるため、セルの集積度が低く、単位ビットに対してチップサイズが大きくなる。
また、デバイス隔離のためのＰウェルとＮウェル間の間隙が非常に広いため、集積度が低くなる。
さらに、セル内で互いに異なるＶｓｓラインを有するため、これに連結されたトランジスタの接地線（グラウンドライン）抵抗が互いに異なるようになる。
【０００７】
本発明は、上記の問題点を解決するためになされたものであり、セル内のメタルラインの数を減らしてセルの集積度を向上させ、セル内のＶｓｓライン及びＶｃｃラインを共通化して素子の信頼性を向上させることができるＳＲＡＭセルの構造及びその製造方法を提供することに目的がある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するための本発明のＳＲＡＭセルの構造は、基板をＮウェル領域及びＰウェル領域に分けるウェルトレンチと、ウェルトレンチを挟んで互いに対称的に形成される第１、第２アクティブ領域と、第２アクティブ領域が形成されたウェル内に第２アクティブ領域から隔離されるとともに、互いに一定の間隙をおいて対称的に形成される第３、第４アクティブ領域と、第１アクティブ領域、ウェルトレンチ、そして第２アクティブ領域をそれぞれ横切って連続して形成される互いに絶縁された第１、第２ゲートラインと、第３、第４アクティブ領域を横切って形成される第３ゲートラインとを備えることを特徴とする。
【０００９】
本発明のＳＲＡＭセルの製造方法は、半導体基板にウェルトレンチを形成してＰウェル領域とＮウェル領域を区画する工程と、不純物イオン注入により該当領域の半導体基板の表面内にＰウェル領域及びＮウェル領域を形成する工程と、Ｐウェル領域及びＮウェル領域の形成された半導体基板上に選択的に素子隔離膜を形成してＮウェル領域内に第１アクティブ領域、Ｐウェル領域内に第２、第３、第４アクティブ領域をそれぞれ形成する工程と、第１アクティブ領域、ウェルトレンチ、そして第２アクティブ領域を横切って連続される形状の第１ゲート電極と第３、第４アクティブ領域を横切る第２ゲート電極を形成する工程と、第１アクティブ領域、ウェルトレンチ、第２アクティブ領域を横切って連続される形状の第３ゲート電極を形成する工程とを備えることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明実施形態のＳＲＡＭセルの構造及び製造方法を添付図面に基づき説明する。なお、明細書において方向を示す用語はいずれも図面上の方向を示すものである。また、１セルを示すものであってメモりデバイスとしてはこれが連続して形成されている。
図４〜図６は、本実施形態のＳＲＡＭセルに関連して特徴的な部分のみを示すレイアウト図と構造断面図である。図５は図４のＩ−Ｉ’断面を、図６は図４のII−II’断面である。
参考のため、図４〜図６のレイアウト図と構造断面図は、配線されていない状態を示す。
本実施形態のＳＲＡＭセルは、図４に示すように、半導体基板（図示せず）が図面上横方向に形成されたウェルトレンチ４１によりＰウェル領域ＰＷとＮウェル領域ＮＷとに分けられている。それぞれのウェル領域ＰＷ、ＮＷにＶ字状の第１、第２アクティブ領域４２、４３が、その広がった両腕部分を向き合うようにしてウェルトレンチ４１を間に挟んで対称的に形成されている。第２アクティブ領域４３のＶ字の下側に、それぞれの腕部分に接近させてフィールド領域を挟んで互いに向き合って第３、第４アクティブ領域４４、４５が形成されている。第１ゲートライン３１がこの第３、第４アクティブ領域４４、４５を横切って直線状に形成されている。また、第２ゲートライン３２が、第１アクティブ領域のＶ字の一方の腕の中央部から斜め右下方に延び、さらにその先端からほぼ垂直にウェルトレンチを横切って下に延び、さらにその下端から左斜め下方に第２アクティブ領域のＶ字の一方の腕を横切って第３アクティブ領域４４へ延びるように形成されている。さらに、第３ゲートライン３３が第２ゲートラインと対称的に第１アクティブ領域のＶ字の右側の腕から第４アクティブ領域４５へ延びるように形成されている。
ここで、第２ゲートライン３２と第３ゲートライン３３は、少なくともウェルトレンチ４１上でオーバーラップされる。
【００１１】
次に、上記レイアウトの本実施形態の断面形状を図５、６によって説明する。図に示すように、半導体基板４０はウェルトレンチ４１によりＰウェル領域ＰＷとＮウェル領域ＮＷとに分けられている。図６に示すように、Ｐウェル領域ＰＷの第３アクティブ領域の上に第１ゲート電極３１ａが形成されている。この第１ゲート電極３１ａは第１ゲートライン３１で形成されているのはいうまでもなく、したがって、図５に示すように、Ｐウェル領域ＰＷのフィールド領域にも形成されている。また、第４アクティブ領域４５にも形成されている。Ｐウェル領域ＰＷの第２アクティブ領域４３には第２ゲート電極３２ａが形成されている。これは第２ゲートラインによるものでＮウェル領域ＮＷの第２アクティブ領域４２にも形成されている。
【００１２】
さらに、図６に示すように第３ゲートライン３３で形成される第３ゲート電極３３ａがＮウェル領域ＮＷの第１アクティブ領域４２に形成されている。ウェルトレンチ４１の中央部分では図６に示すように第３ゲート電極３２ａと第３ゲート電極３３ｂとが絶縁膜を間にしてオーバラップされている。また、ウェルトレンチ４１の中央部分から外れた位置では一方側（図４の右側）に第３ゲート電極３３ａ（図５）が形成されている。当然ウェルトレンチ４１の他方の側には、特に断面で表していないが第２ゲート電極が形成されている。
【００１３】
以下、このように構成された本実施形態のＳＲＡＭセルの製造方法を説明する。図７〜図９は図４のレイアウト図に対応する工程図である。
まず、図７に示すように、半導体基板（図示せず）を細い幅で横に長く所定の深さにエッチングしてウェルトレンチ４１を形成する。この後、図示してはないが、ウェルイオン注入を用いてウェルトレンチ４１の上下両側にＰウェル領域ＰＷ及びＮウェル領域ＮＷを形成する。そして、Ｎウェル領域ＮＷにＶ字状の第１アクティブ領域４２を形成し、第１アクティブ領域４２と同じ形状の第２アクティブ領域４３をＰウェル領域ＰＷに互いに向き合わせて形成する。又、第２アクティブ領域４３と一定の距離をおいて互いに分離されている第３、第４アクティブ領域４４、４５をＰウェル領域ＰＷに形成する。
【００１４】
次いで、図８に示すように、ウェルトレンチ４１を含む全面に第１ポリシリコンを堆積する。第１ポリシリコンを選択的に除去して第３、第４アクティブ領域４４、４５を横切る第１ゲートライン３１を形成するとともに、第１アクティブ領域４２、ウェルトレンチ４１、第２アクティブ領域４３を横切る前述した形状に、すなわち弓形に第２ゲートライン３２を形成する。この際、第２ゲートライン３２は、ウェルトレンチ４１の箇所でウェルトレンチに沿うように一方の側に所定長さ延びている。
【００１５】
次いで、図９に示すように、第１、第２ゲートライン３１、３２を含む全面に第２ポリシリコンを堆積する。フォトエッチング工程で第２ポリシリコンをパターニングして第３ゲートライン３３を形成する。この第３ゲートライン３３の形状は第２ゲートライン３２と対称的に形成され、少なくともウェルトレンチ４１の上側で互いにオーバーラップする。又、第３ゲートライン３３も第２ゲートライン３２と同様にウェルトレンチ４１の上で第２ゲートラインとは反対側に延ばされている。これにより、ウェルトレンチ４１は第２、第３ゲートライン３２、３３により覆われる。
【００１６】
このレイアウトを有する本実施形態のＳＲＡＭセルの製造方法を図１０〜図２４の工程断面図に基づき説明する。
わかりやすくするために図７〜図９のＩ−Ｉ’線上のそれぞれの工程断面図をイとして示し、II−II’線上のそれぞれの工程断面図をロとして示した。
まず、図１０に示すように、半導体基板４０を所定の深さにエッチングしてＰウェル領域とＮウェル領域を区分するためのウェルトレンチ４１を形成する。
【００１７】
図１１に示すように、ウェルトレンチ４１を含む半導体基板４０の表面に第１絶縁層６３を形成し、第１絶縁層６３上に第２絶縁層６４を形成してトレンチ４１内を第２絶縁層で埋める。
図１２に示すように、第２絶縁層６４上に第１フォトレジスト（図示せず）を塗布した後、露光及び現像工程を用いて第１領域Ｉ、第２領域IIを決める。この後、第１フォトレジストをマスクに用いたエッチング工程で第１領域の第２絶縁層６４を除去して第１絶縁層６３を露出させる。ここで、第１領域はＮウェル形成領域であり、第２領域はＰウェル形成領域である。次いで、第１領域にＮウェルを形成するためのイオン注入を施す。
【００１８】
図１３に示すように露出された第１絶縁層６３上に第３絶縁層６５を形成した後、図１４に示すように第２領域の第２絶縁層６４を除去した後、Ｐウェルを形成するためのイオン注入を施す。
この後、図１５に示すように、ドライブイン拡散工程で所定の深さのＮウェル領域ＮＷとＰウェル領域ＰＷを形成し、第１領域の第３絶縁層６５を除去する。このとき、Ｎウェル領域ＮＷ及びＰウェル領域ＰＷの深さは互いに同一であり、ウェルトレンチ４１の深さより浅い。
【００１９】
次いで、図１６に示すように、選択酸化法（ＬＯＣＯＳ）を用いてフィールド領域に素子隔離膜を形成する。
ここで、ＬＯＣＯＳは次のように行われる。すなわち、ウェルトレンチ４１を含む半導体基板４０の全面に窒化膜（図示せず）を塗布する。窒化膜上にフォトレジスト（図示せず）を塗布した後パターニングする。パターニングされたフォトレジストをマスクに用いたエッチング工程で窒化膜及び第１絶縁層６３を選択的に除去して半導体基板４０の表面を選択的に露出させる。露出された部分にフィールドイオン注入を施した後熱処理して複数の素子隔離膜６６を形成し、窒化膜を除去する。
このようにウェルトレンチ４１、素子隔離膜６６が形成された半導体基板４０にトランジスタを形成することになる。
【００２０】
図１７〜１９は図８のそれぞれの工程断面図である。
図８によれば、ウェルトレンチ４１、第１、第２、第３、第４アクティブ領域４２、４３、４４、４５が形成され、第３、第４アクティブ領域４４、４５を横切って第１ゲート電極３１ａが形成されている。そして、第１、第２アクティブ領域４２、４３を弓形に横切って第２ゲート電極３２ａが形成されている。
【００２１】
これを工程断面図に基づき説明すると、次の通りである。
図１７に示すように、半導体基板４０上にゲート絶縁膜６７を形成した後、素子隔離膜６６を含む全面に第１ポリシリコン及びキャップ絶縁膜６８を堆積した後パターニングして第１、第２ゲート電極３１ａ、３２ａを形成する。
すなわち、図１７イに示すように、ウェルトレンチ４１が形成された半導体基板４０の全面にゲート絶縁膜６７を形成し、ゲート絶縁膜６７上に第１ポリシリコン層、第１キャップ絶縁層６８を形成する。そして、写真エッチング工程を用いて第１ポリシリコン層、第１キャップ絶縁層６８を選択的にエッチングして第１、第２ゲート電極３１ａ、３２ａを形成する。その際、Ｐウェル領域ＰＷの素子隔離膜６６上には第１ゲート電極３１ａが形成され、アクティブ領域には第２ゲート電極３２ａが形成される。そして、Ｎウェル領域ＮＷのアクティブ領域にもゲート電極が形成されるが、これは第２ゲート電極３２ａから延長される、つまり第２ゲート電極３２ａと一体型になっている。
一方、図１７ロに示すように、Ｐウェル領域ＰＷ上のアクティブ領域には第１ゲート電極３１ａが形成され、Ｐウェル領域からＮウェル領域にいたるまで第２ゲート電極３２ａが形成される。次いで、ＮＭＯＳゲート及びＰＭＯＳゲートを決定するための不純物イオンを注入するが、まずマスキング工程を用いて選択的にＰウェル領域を露出させる。
【００２２】
図１８に示すように、第１、第２ゲート電極３１ａ、３２ａを含む半導体基板４０の全面に第２フォトレジスト６９を塗布した後、露光及び現像工程で第２フォトレジスト６９をパターニングする。図１８ではＰウェル領域全体が露出されるようであるが、後述するようにＰウェル領域中の一部分のみが露出される。
図２５に第２フォトレジスト６９をパターニングしてＰウェル領域の一部分のみを露出させたものを示す。図示のように、Ｐウェル領域の１つのトランジスタが形成されるアクティブ領域がある部分が第２フォトレジスト６９で覆われている。
【００２３】
本実施形態のＳＲＡＭセルは２つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタとから構成される。これにより、Ｎウェル領域には２つのＰＭＯＳトランジスタＱ５、Ｑ６が形成され、Ｐウェル領域には４つのＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４が形成される。すなわち、Ｎウェル領域の第１アクティブ領域４２には第１、第２ＰＭＯＳトランジスタが形成され、Ｐウェル領域には第１、第２、第３、第４ＮＭＯＳトランジスタが形成される。その際、第１アクティブ領域４２のＶ字の両腕部分が交わる中央部分が第１、第２ＰＭＯＳトランジスタの共通ドレイン領域となる。ここで、Ｐウェル領域に形成される４つのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の不純物濃度が全部同一でなければならない。
【００２４】
もし、半導体基板４０の全面にわたってＰウェル領域が露出されると、以下のような問題点が発生する。
すなわち、第１ポリシリコンをパターニングして不純物イオンを注入し、Ｐウェル領域に２つのアクセストランジスタＱ１、Ｑ２と１つのＮＭＯＳトランジスタＱ３、及びＮウェル領域に１つのＰＭＯＳトランジスタＱ５を形成する。この後、第２ポリシリコンを堆積した後パターニングして不純物イオン注入を行ってＰウェル領域に１つのＮＭＯＳトランジスタＱ４、及びＮウェル領域にＰＭＯＳトランジスタＱ６を形成する。このように、２回のポリシリコンパターニング工程と不純物イオン注入により２つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタが形成されるが、第１、２ゲート電極形成後の１回目の不純物イオン注入が終わり、第３ゲート電極形成後の２回目の不純物イオン注入時に、第２アクティブ領域の第３ゲート電極３３ａが形成された箇所に不純物が二重に注入されてしきい値電圧が変わるようになる。このような理由のために図２５に示すようにＰウェル領域を部分的に露出させる。
この後、選択的にＰウェル領域が露出された状態でＮ導電型の不純物イオンの注入を施す。
【００２５】
次いで、第２フォトレジスト６９を除去した後、図１９に示すように、再度全面に第３フォトレジスト７０を塗布する。そして、図１９イに示すように、Ｎウェル領域のみを選択的に露出させる。その際前述と同様に、第３フォトレジスト７０をパターニングしてＮウェル領域を露出させるにあたって、半導体基板４０の全面にわたってＮウェル領域を露出させず、図２６に示すように以後に形成される別のＰＭＯＳトランジスタＱ６を顧慮して部分的に露出させる。図１９ロは図８のII−II’線上の断面なので、第３フォトレジスト７０がＰウェル領域及びＮウェル領域にわたって全てマスキングされているように見える。
【００２６】
これまでは第１ポリシリコンを堆積した後パターニングして第１ゲート電極３１ａ、第２ゲート電極３２ａを形成することを説明した。この後には第２ポリシリコンを堆積した後パターニングして形成する第３ゲート電極３３ａと不純物注入工程を説明する。
図２０〜図２４のそれぞれのイは図９のＩ−Ｉ’線上の工程断面図であり、同図ロはII−II’線上の工程断面図である。
まず、図２０に示すように、第１、第２ゲート電極３１ａ、３２ａを含む半導体基板４０の全面に第４絶縁層を形成した後エッチバックして第１、第２ゲート電極３１ａ、３２ａの両側面に第１側壁７１を形成する。次いで、第１側壁７１の形成された第１、第２ゲート電極３１ａ、３２ａを含む半導体基板４０の全面に第２ポリシリコン、第２キャップ絶縁膜７２を堆積する。そして、写真エッチング工程を用いて第２キャップ絶縁膜７２、第２ポリシリコンを選択的に除去して、図９に示すように第３ゲートライン３３を形成する。図２０イでみれば、ウェルトレンチ４１の上側に第３ゲート電極３３ａが形成されるようにする。又、同図ロでみれば、第３ゲート電極３３ａは、ウェルトレンチ４１の上側で第２ゲート電極３２ａとオーバーラップされて、そこからＮウェル領域にわたって形成される。それにより、第３ゲート電極３３ａはＮウェル領域で１つのＰＭＯＳトランジスタＱ６を構成するとともに、Ｐウェル領域で１つのＮＭＯＳトランジスタＱ４を構成する。
【００２７】
この後、Ｎウェル領域及びＰウェル領域に構成されるゲートを決定する不純物イオン注入を施す。すなわち、図２１に示すように、第３ゲート電極３３ａを含む半導体基板４０の全面に第４フォトレジスト７３を塗布する。それを露光及び現像工程でパターニングして選択的にＰウェル領域を露出させる。図２１イは図９のＩ−Ｉ’線上の断面なので、半導体基板４０の全面にわたって第４フォトレジスト７３がマスキングされているように見える。しかし、図２７に示すように、第４フォトレジスト７３は選択的に除去される。すなわち、１回目の不純物イオン注入時の露出されなかった部分のＰウェル領域を露出させる。このようにして部分的に露出されたＰウェル領域にＮ導電型の不純物イオンの注入を施す。
【００２８】
次いで、第４フォトレジスト７３を除去した後、図２２に示すように、再び全面に第５フォトレジスト７５を塗布する。第５フォトレジスト７５をパターニングして図２８に示すように１回目の不純物イオン注入時に露出されなかったＮウェル領域を露出させる。ここで、図２２イは図９のＩ−Ｉ’線上の断面なので第５フォトレジスト７５は半導体基板４０の全面にわたってマスキングされている。これに対して、同図ロは図９のII−II’線上の断面なのでＮウェル領域のみが露出されていることを示す。このように部分的に露出されたＮウェル領域にＰ導電型の不純物イオン注入を施す。
【００２９】
次いで、図２３に示すように、第２キャップ絶縁膜７２を含む半導体基板４０の全面に第５絶縁層を形成した後エッチバックして第３ゲート電極３３ａの両側面に第２側壁７６を形成する。
そして、図２４に示すように、第１、第２、第３ゲート電極３１ａ、３２ａ、３３ａをマスクに用いてソース／ドレイン用不純物イオン注入を施してソース／ドレイン領域Ｓ／Ｄを形成する。
図示していないが、ＮＭＯＳトランジスタを形成するためにはマスキング工程を介してＰウェル領域にＮ導電型のソース／ドレイン用不純物イオン注入を施す。そして、ＰＭＯＳトランジスタを形成するためにはＮウェル領域にＰ導電型の不純物イオン注入を施す。このようにしてソース／ドレイン用不純物イオン注入が完了した後配線工程を始める。本実施形態の配線工程は後に説明する。
【００３０】
一方、図２９は本実施形態の配線工程を終了した状態のＳＲＡＭセルの等価回路図である。
図に示すように、本実施形態のＳＲＡＭセルは、ビットライン及びビットバーラインと、ビットライン及びビットバーラインに垂直な方向に形成されるワードラインと、ソースはそれぞれビットラインとビットバーラインに連結され、ゲートはワードラインに連結される第１、第２トランジスタＱ１、Ｑ２と、各ソースがＶｓｓラインに共通連結され、それぞれのドレインは第１、第２トランジスタＱ１、Ｑ２のドレインに連結される第３、第４トランジスタＱ３、Ｑ４と、各ソースがＶｃｃラインに共通連結され、それぞれのドレインは第３、第４トランジスタＱ３、Ｑ４のドレインに連結され、それぞれのゲートは第３、第４トランジスタＱ３、Ｑ４のゲートに連結される第５、第６トランジスタＱ５、Ｑ６とを備えている。さらに、第１、第３、第５トランジスタのドレインが共通連結されたノードＡ点と第４、第６トランジスタＱ４、Ｑ６のゲートとを電気的に連結させる第１金属層８１と、第２、第４、第６トランジスタのドレインが共通連結されたノードＢ点と前記第３、第５トランジスタＱ３、Ｑ５のゲートとを電気的に連結させる第２金属層８２とを備えている。
ここで、第５、第６トランジスタＱ５、Ｑ６はＰＭＯＳトランジスタであり、第１、第２、第３、第４トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４はＮＭＯＳトランジスタである。そして、Ｖｓｓライン、第１、第２金属層８１、８２は同じ金属で同時に形成される。
【００３１】
かかる等価回路の動作説明は次の通りである。
まず、データ記録時、記録させようとするセルが属するワードラインがハイになり、アクセストランジスタである第１、第２トランジスタＱ１、Ｑ２はターンオン状態になる。記録しようとするデータがハイである場合にはビットラインがハイに、ビットバーラインがローになる。したがって、ノードＡ点の電位はハイとなり、ノードＢ点の電位はローとなる。よって、ノードＡ点の電位により第４トランジスタＱ４はターンオン状態となり、第６トランジスタＱ６はターンオフ状態となり、ノードＢ点の電位はロー状態のまま維持される。このノードＢ点の電位によって第３トランジスタＱ３はターンオフ状態となり、第５トランジスタＱ５はターンオン状態となってノードＡ点のハイの電位を続けてハイ状態に維持する。これにより、データはハイ状態を維持するようになる。
次いで、データの読取り時にはビットラインとビットバーラインとは共に所定の電圧にプリチャージされており、アクセストランジスタの第１、第２トランジスタＱ１、Ｑ２のターンオンでそのプレチャージされたビットライン及びビットバーラインの電位をセンシングして出力するようになる。
【００３２】
以下、このように動作する本実施形態のＳＲＡＭセルの構造及び製造方法をさらに説明する。
前述した図７〜図９は配線を形成させる前までのレイアウトの工程を示している。以下はその後の工程の説明である。図３０〜図３２は本実施形態のＳＲＡＭセルのその後のレイアウト図である。
図３０に示すように、第３ゲートライン３３を含む半導体基板の全面に層間絶縁のために第６絶縁層（７７、図３３）を形成する。次いで、その第６絶縁層を選択的に除去して、Ｎウェル領域の第１アクティブ領域４２のＶ字の双方の腕の付け根の箇所に第１コンタクトホール９１を形成させると同時に、Ｐウェル領域では、第３、第４アクティブ領域４４、４５の第２、第３ゲートライン３２、３３と第１ゲートラインとの間の箇所に第１コンタクトホール９１を形成する。その際、第２ゲートライン、第３ゲートラインの端部をも露出させる。そして、第１コンタクトホール９１を含む半導体基板の全面に第３ポリシリコン層を形成した後、第１コンタクトホール９１を介してＮウェル領域の第１アクティブ領域４２と電気的に連結され、第１ゲートライン３１と同方向になるようにＶｃｃライン９２を形成する。このとき同時に、Ｐウェル領域では、第３アクティブ領域４４と第２ゲートライン３２とを電気的に連結させ、且つ第４アクティブ領域４５と第３ゲートライン３３とを連結させる導電層９２ａが同時にパターニングされる。この導電層９２ａはＶｃｃライン９２と同一のポリシリコンからなる。
【００３３】
次いで、図３１に示すように、Ｖｃｃライン９２を含む半導体基板の全面に第７絶縁層（７８、図３５）、第８絶縁層（７９、図３５）を順次に形成する。そして、それらを選択的に除去してＰウェル領域では第２アクティブ領域４３のＶ字の付け根の部分と両腕の先端部分とに、Ｎウェル領域ではＶ字状の第１アクティブ領域４２の両腕の先端部分に基板表面が露出するように第２コンタクトホール９３を形成させ、かつウェルトレンチ４１では第２、第３ゲートライン３２、３３の表面が露出されるように第２コンタクトホール９３を形成する。第６絶縁層がある箇所では必要に応じてそれをも除去する。その後、第２コンタクトホール９３を含む半導体基板の全面に金属層を蒸着した後パターニングして、第１アクティブ領域４２と第２アクティブ領域４３とを連結させる２つの金属層（第１、第２金属層８１、８２）と、第２アクティブ領域４３のＶ字の付け根の部分のコンタクトホール９３と連結されるＶｓｓライン８３を形成する。第１アクティブ領域４２に形成される第２コンタクトホール９３は第５トランジスタＱ５のドレインと第３トランジスタＱ３のドレインとを連結させ、且つ第６トランジスタＱ６のドレインと第４トランジスタＱ４のドレインとを連結させる。そして、第１金属層８１はウェルトレンチ４１上に形成された第３ゲートライン３３にも連結され、第２金属層８２は第２ゲートライン３２にも連結される。更に、Ｖｓｓライン８３は、前述したように第２コンタクトホール９３を介して第３、第４トランジスタＱ３、Ｑ４のソースに共通連結される。このようにしてＶｓｓライン８３と第１、第２金属層８１、８２を形成した後、再び全面に金属間絶縁膜として第９絶縁層（８０、図３７）を形成する。
【００３４】
そして、図３２に示すように、第３、第４アクティブ領域４４、４５を露出させる第３コンタクトホール９４を形成させ、そのコンタクトホール９４を介してそれぞれのアクティブ領域に連結されるとともに、Ｖｃｃライン９２やＶｓｓライン８３に垂直な方向にビットライン９５とビットバーライン９６を形成して本実施形態のＳＲＡＭセルが完成する。
【００３５】
次に、上記本実施形態のＳＲＡＭセルの製造方法を工程断面図によってさらに説明する。
前述した図１０〜図２４は配線を形成する前までの工程であり、その後を図３３〜３７で説明する。各図において前述と同様にイは図３０〜図３２のＩ−Ｉ’線上の断面図であり、ロはII−II’線上の断面図である。
まず、図３３に示すように、第１、第２ゲート電極３１ａ、３２ａ及びソース／ドレイン不純物領域Ｓ／Ｄが形成された半導体基板４０の全面に第６絶縁層７７を形成する。そして、第６絶縁層７７を選択的に除去してＮウェル領域の第１アクティブ領域４２にＶｃｃラインと連結させるための第１コンタクトホール９１を形成する。同時に、Ｐウェル領域の第３アクティブ領域４４と第２ゲート電極３２ａとを電気的に連結させる第１コンタクトホール９１を形成する。
【００３６】
次いで、図３４に示すように、第１コンタクトホール９１を含む半導体基板４０の全面に第３ポリシリコンを堆積する。それを写真エッチング工程で選択的に除去してＶｃｃライン９２を形成するとともに、前述したように、Ｐウェル領域の第３アクティブ領域４４と第２ゲート電極３２ａとを電気的に連結させる導電層９２ａを形成する。
【００３７】
次いで、図３５に示すように、Ｖｃｃライン９２を含む半導体基板４０の全面に第７絶縁層７８を形成し、その上に第８絶縁層７９を形成する。そして、図に示すように、写真エッチング工程で第８、第７絶縁層７９、７８及び第２キャップ絶縁膜７２を選択的に除去してウェルトレンチ４１上の第２ゲート電極３２ａを露出させる第２コンタクトホール９３を形成すると同時に、Ｎウェル領域及びＰウェル領域のアクティブ領域をそれぞれ露出させる第２コンタクトホール９３をも形成する。ロはII−II’線上の断面図なので、第２コンタクトホール９３は図示されない。
【００３８】
次いで、図３６に示すように、第２コンタクトホール９３を含む半導体基板４０の全面に金属層を蒸着する。そして、図に示すように、ウェルトレンチ４１上の第３ゲート電極３３ａからその両側のＮウェル領域のアクティブ領域とＰウェル領域のアクティブ領域とを電気的に連結する第１金属層８１を形成する。同時にＰウェル領域のアクティブ領域と連結されるＶｓｓライン８３を形成する。
【００３９】
次いで、図３７に示すように、第１金属層８１、第２金属層８２、そしてＶｓｓライン８３を含む半導体基板４０の全面に金属間絶縁膜として第９絶縁層８０を形成する。そして、写真エッチング工程で第９絶縁層８０を選択的に除去して第３コンタクトホール９４を形成する。この第３コンタクトホール９４は以後にビットラインとビットバーラインを連結させるためのものであり、第３、第４ＮＭＯＳトランジスタのソース領域に形成される。次いで、第３コンタクトホール９４を含む全面に金属層を形成した後パターニングして、第３、第４ＮＭＯＳトランジスタのソース領域にそれぞれ連結されるようにビットライン９５とビットバーライン９６を形成させて本実施形態のＳＲＡＭセルの製造工程が完了する。
【００４０】
【発明の効果】
本発明は、ウェル間の隔離のためにトレンチを形成したのでＰウェル領域とＮウェル領域間の間隙が狭くなり、セルを小さくすることができ、かつ完全ＣＭＯＳで構成されるため電力消耗が少なく低電圧動作に有利である。
また、第１、第２アクティブ領域をＶ字状に互いにその両腕部の先端部分を向き合わせて配置し、第３、第４アクティブ領域を第２アクティブ領域のＶ字のそれぞれの斜めの腕の部分に接近させて配置するとセルをより小形に形成することができる。したがって、メモリデバイスの集積度がより向上する。
【図面の簡単な説明】
【図１】 従来の技術のＳＲＡＭセルのレイアウト図。
【図２】 従来の技術のＳＲＡＭセルの等価回路図。
【図３】 従来の技術のＳＲＡＭセルの特徴的な部分のみを示すレイアウト図。
【図４】 本発明実施形態のＳＲＡＭセルの特徴的な部分のみを示すレイアウト図。
【図５】 図４のＩ−Ｉ’線上の本発明のＳＲＡＭセルの断面図、
【図６】 図４のII−II’線上の本発明のＳＲＡＭセルの断面図。
【図７】 図４の形状を実現するためのＳＲＡＭセルのレイアウトによる工程図。
【図８】 図４の形状を実現するためのＳＲＡＭセルのレイアウトによる工程図。
【図９】 図４の形状を実現するためのＳＲＡＭセルのレイアウトによる工程図。
【図１０】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１１】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１２】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１３】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１４】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１５】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１６】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１７】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１８】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図１９】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図２０】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図２１】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図２２】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図２３】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図２４】 図４のＩ−Ｉ’及びII−II’線上の工程断面図。
【図２５】 本発明実施形態のＳＲＡＭセルの製造時のＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジストパターンを示す図。
【図２６】 本発明実施形態のＳＲＡＭセルの製造時のＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジストパターンを示す図。
【図２７】 本発明実施形態のＳＲＡＭセルの製造時のＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジストパターンを示す図。
【図２８】 本発明実施形態のＳＲＡＭセルの製造時のＮＭＯＳ及びＰＭＯＳイオン注入によるフォトレジストパターンを示す図。
【図２９】 本発明のＳＲＡＭセルの等価回路図。
【図３０】 図９の後に進行するレイアウトによる工程図。
【図３１】 図９の後に進行するレイアウトによる工程図。
【図３２】 図９の後に進行するレイアウトによる工程図。
【図３３】 図２４の後に進行する工程断面図。
【図３４】 図２４の後に進行する工程断面図。
【図３５】 図２４の後に進行する工程断面図。
【図３６】 図２４の後に進行する工程断面図。
【図３７】 図２４の後に進行する工程断面図。
【図３８】 図２４の後に進行する工程断面図。
【符号の説明】
３１ 第１ゲートライン
３１ａ 第１ゲート電極
３２ 第２ゲートライン
３２ａ 第２ゲート電極
３３ 第３ゲートライン
３３ａ 第３ゲート電極
４０ 半導体基板
４１ ウェルトレンチ
４２、４３、４４、４５ 第１、第２、第３、第４アクティブ領域
６３、６４、６５ 第１、第２、第３絶縁膜
６６ 素子隔離膜
６７ ゲート絶縁膜
６８、７２ 第１、第２キャップ絶縁膜
６９、７０、７３、７５ 第２、第３、第４、第５フォトレジスト
７１、７６ 第１、第２側壁
８１、８２ 第１、第２金属層
８３ Ｖｓｓライン
９１、９３、９４ 第１、第２、第３コンタクトホール
９２ Ｖｃｃライン
９５ ビットライン
９６ ビットバーライン
Claims (5)
- ＰＭＯＳトランジスタとＮＭＯＳトランジスタから構成される完全ＣＭＯＳＳＲＡＭセルにおいて、
基板をＮウェル領域及びＰウェル領域に分けるウェルトレンチと、
前記ウェルトレンチを挟んで互いに対称的に形成される第１、第２アクティブ領域と、
前記第２アクティブ領域が形成されたウェル内に第２アクティブ領域から隔離されるとともに、互いに一定の間隙をおいてフィールド領域を挟んで向き合うように形成される第３、第４アクティブ領域と、
前記第１アクティブ領域、ウェルトレンチ、そして前記第２アクティブ領域をそれぞれ横切って連続して形成されて互いに絶縁された第２、第３ゲートラインと、
前記第３、第４アクティブ領域を横切って形成される第１ゲートラインと、
前記第４アクティブ領域上に形成された、前記第１ゲートラインを含む第１トランジスタと、
前記第３アクティブ領域上に形成された、前記第１ゲートラインを含む第２トランジスタと、
前記第２アクティブ領域上に形成された、前記第２ゲートラインを含む第３トランジスタと、
前記第２アクティブ領域上に形成された、前記第３ゲートラインを含む第４トランジスタと、
前記第１アクティブ領域上に形成された、前記第２ゲートラインを含む第５トランジスタと、
前記第１アクティブ領域上に形成された、前記第３ゲートラインを含む第６トランジスタと、を備え
前記第１、第４、第６トランジスタがセルの中心に対して一方の側に配置され、前記第２、第３、第５トランジスタがセルの中心に対して他方の側に配置され、前記第１トランジスタが形成されている前記第４アクティブ領域が前記第４，第６トランジスタのゲートラインである前記第３ゲートラインに連結され、前記第２トランジスタが形成されている第３アクティブ領域が前記第３、第５トランジスタのゲートである前記第２ゲートラインに連結されていることを特徴とするＳＲＡＭセル。 - 半導体基板にウェルトレンチを形成してＰウェル領域とＮウェル領域を区画する工程と、
不純物イオン注入により該当領域の半導体基板の表面内にＰウェル領域及びＮウェル領域を形成する工程と、
前記Ｐウェル領域及びＮウェル領域の形成された半導体基板上に選択的に素子隔離膜を形成してＮウェル領域内に第１アクティブ領域を形成し、かつ、前記Ｐウェル領域内にウェルトレンチを挟んで前記第１アクティブ領域と対称的に第２アクティブ領域を形成するとともに、前記第２アクティブ領域から分離され、それに接近させて、フィールド領域を挟んで互いに向き合うように第３、４アクティブ領域を形成する工程と、
前記基板全面に第１ポリシリコンを堆積させた後パターニングして前記第４アクティブ領域上に第１トランジスタを形成させるための及び前記第３アクティブ領域上に第２トランジスタを形成させるための第１ゲート電極と、前記第２アクティブ領域上に第３トランジスタを形成させるための及び前記第１アクティブ領域上に第５トランジスタを形成させるための第２ゲート電極を形成する工程と、
第２ポリシリコンを堆積させた後パターニングして前記第２アクティブ領域上に第４トランジスタを形成させるための及び前記第１アクティブ領域上に第６トランジスタを形成させるための第３ゲート電極を形成する工程と、を備え、
前記第１、第４、第６トランジスタがセルの中心に対して一方の側に配置され、前記第２、第３、第５トランジスタがセルの中心に対して他方の側に配置され、前記第１トランジスタが形成されている前記第４アクティブ領域が前記第４，第６トランジスタのゲートラインである前記第３ゲートラインに連結され、前記第２トランジスタが形成されている第３アクティブ領域が前記第３、第５トランジスタのゲートである前記第２ゲートラインに連結されることを特徴とするＳＲＡＭセルの製造方法。 - 第１、第２アクティブ領域は両腕の先端部分を向き合わせたＶ字状に形成されることを特徴とする請求項１記載のＳＲＡＭセル。
- 第２、第３ゲートラインはウェルトレンチを通る直線部分とその先端部分から斜めにそれぞれ第１、第２アクティブ領域の腕の部分を横切るように斜めに延びた形状で互いに対称であることを特徴とする請求項３記載のＳＲＡＭセル。
- 第２、第３ゲートラインは、ウェルトレンチ上で絶縁層を介してオーバーラップし、それぞれウェルトレンチに沿って互いに反対側に延びる部分を有するように形成されることを特徴とする請求項４記載のＳＲＡＭセル。
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