JP2773205B2 - 半導体メモリ - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ特にＳ−RAM（スタティック・
ランダム・アクセス・メモリ）に係わる。
ランダム・アクセス・メモリ）に係わる。
本発明は、第１及び第２のドライバーMOSトランジス
タを含むフリップフロップ回路と、第３及び第４のアク
セスMOSトランジスタとでメモリセルが形成された半導
体メモリにおいて、半導体基体に形成された複数の第１
の凸部とこの第１の凸部上に形成された第２の凸部とを
設け、第１及び第２のドライバーMOSトランジスタを第
１の凸部側壁にゲート電極を形成することによって設
け、第３及び第４のアクセスMOSトランジスタを第２の
凸部側壁にゲート電極を形成することによって設け、第
１の凸部上に第１のMOSトランジスタのゲート電極と第
２のMOSトランジスタのドレインとを接続する配線と、
第２のMOSトランジスタのゲート電極と第１のMOSトラン
ジスタのドレインとを接続する配線とをそれぞれ設け、
第２の凸部先端でビット線と接続した構成をとるもので
あって、このようにして、Ｓ−RAMにおいてMOSトランジ
スタ等の回路素子を立体的に形成して全体の高密度集積
化したがって高速度化を図る。
タを含むフリップフロップ回路と、第３及び第４のアク
セスMOSトランジスタとでメモリセルが形成された半導
体メモリにおいて、半導体基体に形成された複数の第１
の凸部とこの第１の凸部上に形成された第２の凸部とを
設け、第１及び第２のドライバーMOSトランジスタを第
１の凸部側壁にゲート電極を形成することによって設
け、第３及び第４のアクセスMOSトランジスタを第２の
凸部側壁にゲート電極を形成することによって設け、第
１の凸部上に第１のMOSトランジスタのゲート電極と第
２のMOSトランジスタのドレインとを接続する配線と、
第２のMOSトランジスタのゲート電極と第１のMOSトラン
ジスタのドレインとを接続する配線とをそれぞれ設け、
第２の凸部先端でビット線と接続した構成をとるもので
あって、このようにして、Ｓ−RAMにおいてMOSトランジ
スタ等の回路素子を立体的に形成して全体の高密度集積
化したがって高速度化を図る。
半導体メモリ特にＳ−RAM、例えば抵抗負荷型のＳ−R
AMは、例えば第16図に示すように第１及び第２の負荷抵
抗R1，R2と第１及び第２のドライバーMOSトランジスタM
OS1，MOS2よりなるインバータ回路によるフリップフロ
ップ回路（１）と、第３及び第４図のアクセスMOSトラ
ンジスタMOS3，MOS4とによってメモリセル（２）が構成
される、Ｗはワード線でB1及びB2はビット線を示す。こ
のようなＳ−RAMにおいては、少なくともその各MOSトラ
ンジスタMOS1〜MOS4が半導体基体上に平面的に並置形成
されるものであることから高密度化を充分はかることが
できないという課題がある。
AMは、例えば第16図に示すように第１及び第２の負荷抵
抗R1，R2と第１及び第２のドライバーMOSトランジスタM
OS1，MOS2よりなるインバータ回路によるフリップフロ
ップ回路（１）と、第３及び第４図のアクセスMOSトラ
ンジスタMOS3，MOS4とによってメモリセル（２）が構成
される、Ｗはワード線でB1及びB2はビット線を示す。こ
のようなＳ−RAMにおいては、少なくともその各MOSトラ
ンジスタMOS1〜MOS4が半導体基体上に平面的に並置形成
されるものであることから高密度化を充分はかることが
できないという課題がある。
本発明においては半導体基体上にMOSトランジスタ
（本明細書でMOSトランジスタとは絶縁ゲート型電界効
果トランジスタを総称する）等の回路素子をいわば立体
的に形成することによって全体の集積密度の向上したが
って高速性を図ることを目的とする。
（本明細書でMOSトランジスタとは絶縁ゲート型電界効
果トランジスタを総称する）等の回路素子をいわば立体
的に形成することによって全体の集積密度の向上したが
って高速性を図ることを目的とする。
本発明は、第16図で説明したように第１及び第２のド
ライバーMOSトランジスタMOS1及びMOS2を含むフリップ
フロップ回路（１）と、第３及び第４のアクセスMOSト
ランジスタMOS3及びMOS4とでメモリセル（２）が形成さ
れた半導体メモリにおいて、例えば第１図Ａに要部の略
線的拡大平面図を示し、同図Ｂに同図ＡのＢ−Ｂ線上の
断面図を示すように、半導体基体（３）に複数、具体的
には例えば第16図で説明した１つのメモリセル（２）に
対して２つの第１の凸部（４）とこれら凸部（４）上に
それぞれ形成された第２の凸部（５）とが形成される。
ライバーMOSトランジスタMOS1及びMOS2を含むフリップ
フロップ回路（１）と、第３及び第４のアクセスMOSト
ランジスタMOS3及びMOS4とでメモリセル（２）が形成さ
れた半導体メモリにおいて、例えば第１図Ａに要部の略
線的拡大平面図を示し、同図Ｂに同図ＡのＢ−Ｂ線上の
断面図を示すように、半導体基体（３）に複数、具体的
には例えば第16図で説明した１つのメモリセル（２）に
対して２つの第１の凸部（４）とこれら凸部（４）上に
それぞれ形成された第２の凸部（５）とが形成される。
そして第１及び第２のドライバーMOSトランジスタMOS
1及びMOS2を、第１の凸部（４）の側壁にゲート電極（6
G1）及び（6G2）を形成することによって構成する。
1及びMOS2を、第１の凸部（４）の側壁にゲート電極（6
G1）及び（6G2）を形成することによって構成する。
また第３及び第４のアクセスMOSトランジスタMOS3及
びMOS4を、第２の凸部（５）の側壁にそのゲート電極
（6G3）及び（6G4）を形成することによって構成する。
びMOS4を、第２の凸部（５）の側壁にそのゲート電極
（6G3）及び（6G4）を形成することによって構成する。
また第１の凸部（４）上に第１のMOSトランジスタMOS
1のゲート電極（6G1）と第２のMOSトランジスタMOS2の
ドレインとを接続する第１の配線（71）を、また第２の
MOSトランジスタMOS2のゲート電極（6G2）と第１のMOS
トランジスタMOS1のドレインとを接続する第２の配線
（72）をそれぞれ設ける。
1のゲート電極（6G1）と第２のMOSトランジスタMOS2の
ドレインとを接続する第１の配線（71）を、また第２の
MOSトランジスタMOS2のゲート電極（6G2）と第１のMOS
トランジスタMOS1のドレインとを接続する第２の配線
（72）をそれぞれ設ける。
そして各対の各第２の凸部（５）上においてそれぞれ
ビット線B1及びB2をそれぞれ配置する。
ビット線B1及びB2をそれぞれ配置する。
上述の本発明構成によれば、２段に形成された第１及
び第２の凸部に第16図で説明したメモリセル（２）の各
一方のドライバーMOSトランジスタとアクセスMOSトラン
ジスタとを重ね合わせてすなわち立体的に構成したので
半導体基体上における全体的なメモリセルの配置密度を
向上でき、その占有面積を縮小化できるので、高集積密
度すなわち小型化と共に高速性を図ることができる。
び第２の凸部に第16図で説明したメモリセル（２）の各
一方のドライバーMOSトランジスタとアクセスMOSトラン
ジスタとを重ね合わせてすなわち立体的に構成したので
半導体基体上における全体的なメモリセルの配置密度を
向上でき、その占有面積を縮小化できるので、高集積密
度すなわち小型化と共に高速性を図ることができる。
本発明による半導体メモリすなわち第１及び第２のド
ライバーMOSトランジスタMOS1及びMOS2を含むフリップ
フロップ回路（２）と、第３及び第４のアクセスMOSト
ランジスタMOS3及びMOS4とによってメモリセル（２）が
形成された半導体メモリを、抵抗負荷型のＳ−RAMに適
用する場合の一例について、第１図と、第２図〜第15図
を参照してその理解を容易にするために製造方法の一例
と共に詳細に説明する。第２図〜第15図において各Ａ図
は、各工程の要部の拡大平面図を示し各Ｂ図は各ＡのＢ
−Ｂ線上の断面を示す。
ライバーMOSトランジスタMOS1及びMOS2を含むフリップ
フロップ回路（２）と、第３及び第４のアクセスMOSト
ランジスタMOS3及びMOS4とによってメモリセル（２）が
形成された半導体メモリを、抵抗負荷型のＳ−RAMに適
用する場合の一例について、第１図と、第２図〜第15図
を参照してその理解を容易にするために製造方法の一例
と共に詳細に説明する。第２図〜第15図において各Ａ図
は、各工程の要部の拡大平面図を示し各Ｂ図は各ＡのＢ
−Ｂ線上の断面を示す。
先ず第２図に示すように、半導体基体（３）に、第２
の凸部（５）を１つのメモリセルに対して一対づつ第２
図Ａで示されるようにそれぞれ縦方向（垂直方向）及び
横方向（水平方向）に複数配列形成する。ここに半導体
基体（３）は例えば第１導電型例えばｐ型を有するシリ
コン半導体基体よりなり、その一主面（3a）に予め例え
ば全面的に第１の第２導電型領域（８）例えばｎ型領域
をイオン注入法等によって形成しておき、この主面（3
a）上の凸部（５）の形成部に、それぞれ例えばSiO2層
による方形状の第１のエッチングマスク（９）を所要の
間隔をもって、フォトリソグラフィ等の周知の技術によ
って形成する。次に、半導体基体（３）に対して異方性
エッチング、例えばRIE（反応性イオンエッチング）を
行ってマスク（９）を有する部分を残してその周囲に第
１の溝（10）を握ってマスク（９）下に柱状の第２の凸
部（５）を形成する。この場合、溝（10）の形成部にお
いては基体（３）の主面（3a）に形成した第１の第２導
電型領域（８）が除去され凸部（２）の頂面にのみ第１
の第２導電型領域（８）が形成されるようにする。そし
て、この第２の凸部（５）を有する側から第２導電型の
不純物のイオン注入を行って溝（10）内に第２の第２導
電型領域（11）を形成する。尚、ここに第１及び第２の
第２導電型領域（８）及び（11）は、上述したように別
工程で形成するに限られるものではなく、溝（10）の形
成後に、例えばマスク（９）を排除して同時にイオン注
入法等によって形成することもできる。
の凸部（５）を１つのメモリセルに対して一対づつ第２
図Ａで示されるようにそれぞれ縦方向（垂直方向）及び
横方向（水平方向）に複数配列形成する。ここに半導体
基体（３）は例えば第１導電型例えばｐ型を有するシリ
コン半導体基体よりなり、その一主面（3a）に予め例え
ば全面的に第１の第２導電型領域（８）例えばｎ型領域
をイオン注入法等によって形成しておき、この主面（3
a）上の凸部（５）の形成部に、それぞれ例えばSiO2層
による方形状の第１のエッチングマスク（９）を所要の
間隔をもって、フォトリソグラフィ等の周知の技術によ
って形成する。次に、半導体基体（３）に対して異方性
エッチング、例えばRIE（反応性イオンエッチング）を
行ってマスク（９）を有する部分を残してその周囲に第
１の溝（10）を握ってマスク（９）下に柱状の第２の凸
部（５）を形成する。この場合、溝（10）の形成部にお
いては基体（３）の主面（3a）に形成した第１の第２導
電型領域（８）が除去され凸部（２）の頂面にのみ第１
の第２導電型領域（８）が形成されるようにする。そし
て、この第２の凸部（５）を有する側から第２導電型の
不純物のイオン注入を行って溝（10）内に第２の第２導
電型領域（11）を形成する。尚、ここに第１及び第２の
第２導電型領域（８）及び（11）は、上述したように別
工程で形成するに限られるものではなく、溝（10）の形
成後に、例えばマスク（９）を排除して同時にイオン注
入法等によって形成することもできる。
次に第３図に示すように、半導体基体（３）上に第２
図の凸部（５）を包み込んで全面的に例えばSiO2より成
る第２のエッチングマスク（12）を、CVD（化学的気相
成長法）等によって厚さt1をもって形成する。
図の凸部（５）を包み込んで全面的に例えばSiO2より成
る第２のエッチングマスク（12）を、CVD（化学的気相
成長法）等によって厚さt1をもって形成する。
その後、第４図に示すように異方性エッチング、例え
ばRIEによって、第２のエッチングマスク（12）をほぼ
厚さt1だげエッチングする。このようにして第２の凸部
（５）の周側面に所要の幅Ｗを有するマスク（12）のサ
イドウォールを形成し、これ以外の溝（10）の底面を外
部に露出する。
ばRIEによって、第２のエッチングマスク（12）をほぼ
厚さt1だげエッチングする。このようにして第２の凸部
（５）の周側面に所要の幅Ｗを有するマスク（12）のサ
イドウォールを形成し、これ以外の溝（10）の底面を外
部に露出する。
次に、第５図に示すように、第１及び第２のエッチン
グマスク（11）及び（12）をマスクとして半導体基体
（３）に対する異方性エッチング例えばRIEを行って第
２の溝（13）を形成することによって第２の凸部（５）
の周囲より幅Ｗをもって突出する、すなわち第２の凸部
（５）より広い面積の第１の凸部（４）を形成する。
グマスク（11）及び（12）をマスクとして半導体基体
（３）に対する異方性エッチング例えばRIEを行って第
２の溝（13）を形成することによって第２の凸部（５）
の周囲より幅Ｗをもって突出する、すなわち第２の凸部
（５）より広い面積の第１の凸部（４）を形成する。
次に第６図に示すように、例えばイオン注入法によっ
て第２の溝（13）の底面に第２導電型例えばｎ型領域に
よる第３の第２導電型領域（14）を形成する。
て第２の溝（13）の底面に第２導電型例えばｎ型領域に
よる第３の第２導電型領域（14）を形成する。
次に第７図に示すように、フォトレジスト（15）を所
要のパターンに周知の光学的写真技術によって形成す
る。このフォトレジスト（15）は、第７図Ａに示される
ように、互いに重ねられた第１及び第２の凸部（４）及
び（５）の横（水平）方向に隣り合う２組の凸部を対と
して、各対毎にそれぞれ全体を包み込むように第２の溝
（13）内にわたって形成すると共に、例えば各対の中央
において縦（垂直）方向に関して隣り合う組間を例えば
各対の中央で連結するパターンとする。そしてこのフォ
トレジスト（15）をマスクとして第１導電型の不純物を
高濃度をもってイオン注入してチャンネルストップ領域
（16）を形成する。したがってこのチャンネルストップ
領域（16）は半導体基体（３）の第２の溝（13）内にお
いて対となる第１の凸部（４）を全体的に取り囲むよう
に形成するのであるが、垂直方向に隣り合う各対の第１
の凸部（４）間に一部チャンネルストップ領域（16）が
欠除した欠除部（17）が生ずるようにする。
要のパターンに周知の光学的写真技術によって形成す
る。このフォトレジスト（15）は、第７図Ａに示される
ように、互いに重ねられた第１及び第２の凸部（４）及
び（５）の横（水平）方向に隣り合う２組の凸部を対と
して、各対毎にそれぞれ全体を包み込むように第２の溝
（13）内にわたって形成すると共に、例えば各対の中央
において縦（垂直）方向に関して隣り合う組間を例えば
各対の中央で連結するパターンとする。そしてこのフォ
トレジスト（15）をマスクとして第１導電型の不純物を
高濃度をもってイオン注入してチャンネルストップ領域
（16）を形成する。したがってこのチャンネルストップ
領域（16）は半導体基体（３）の第２の溝（13）内にお
いて対となる第１の凸部（４）を全体的に取り囲むよう
に形成するのであるが、垂直方向に隣り合う各対の第１
の凸部（４）間に一部チャンネルストップ領域（16）が
欠除した欠除部（17）が生ずるようにする。
第８図に示すように、第７図におけるレジスト（15）
を除去し、半導体基体（３）の全表面を例えば熱酸化し
て第１の凸部（４）の周側壁に最終的に得る第１及び第
２のドライバーMOSトランジスタのMOS1及びMOS2のゲー
ト絶縁層を構成する絶縁層（18）を被着形成する。その
後全面的に例えば不純物がドープされて低比抵抗化され
た多結晶シリコン層よりなる第１の導電層（19）を例え
ばCVD法（化学的気相成長法）等によって被着形成す
る。
を除去し、半導体基体（３）の全表面を例えば熱酸化し
て第１の凸部（４）の周側壁に最終的に得る第１及び第
２のドライバーMOSトランジスタのMOS1及びMOS2のゲー
ト絶縁層を構成する絶縁層（18）を被着形成する。その
後全面的に例えば不純物がドープされて低比抵抗化され
た多結晶シリコン層よりなる第１の導電層（19）を例え
ばCVD法（化学的気相成長法）等によって被着形成す
る。
第９図を示すように、導電層（19）に対して異方性エ
ッチング例えばRIEによるパターン化を行って少なくと
も第１の凸部（４）の周面に導電層（19）のサイドウォ
ールが残されるようにして他部をエッチング除去する。
ッチング例えばRIEによるパターン化を行って少なくと
も第１の凸部（４）の周面に導電層（19）のサイドウォ
ールが残されるようにして他部をエッチング除去する。
第10図に示すように、少なくとも第１の凸部（４）を
埋め込むように第１の層間絶縁層（20）を例えばSiO2を
CVD法等によって形成し、さらにこれの上に図示しない
が同様のCVDによるSiO2を第２の凸部（５）をも埋め込
むように形成し、更にこれの上にポリイミド樹脂等を形
成して表面を平坦化し、その後エッチバッグを行うこと
によって第２の凸部（５）のみを露出し、第１の凸部
（４）は層間絶縁層（20）内に埋め込む。
埋め込むように第１の層間絶縁層（20）を例えばSiO2を
CVD法等によって形成し、さらにこれの上に図示しない
が同様のCVDによるSiO2を第２の凸部（５）をも埋め込
むように形成し、更にこれの上にポリイミド樹脂等を形
成して表面を平坦化し、その後エッチバッグを行うこと
によって第２の凸部（５）のみを露出し、第１の凸部
（４）は層間絶縁層（20）内に埋め込む。
次に第11図に示すように、第１の凸部（４）の上面と
共に、第２の凸部（５）の周側壁及び上面を含んで全面
的にSiO2等の第２の層間絶縁層（21）をCVD法あるいは
熱酸化等によって形成する。
共に、第２の凸部（５）の周側壁及び上面を含んで全面
的にSiO2等の第２の層間絶縁層（21）をCVD法あるいは
熱酸化等によって形成する。
第12図に示すように、第１の凸部（４）の上面におい
て第２の層間絶縁層（21）にそれぞれ窓開けを行う。す
なわち、対となる凸部（４）の互いの対向部側で、それ
ぞれ第２の第２導電型領域（11）上と、各第１の凸部
（14）の周側壁に形成された導電層（21）上とに窓（22
a）及び（22b）と（23a）及び（23b）とを穿設する。そ
して、これら窓（22a）及び（22b），（23a）及び（23
b）を通じて例えば不純物がドープされて低比抵抗化さ
れた多結晶シリコンよりなる第２の導電層を全面的に被
着して後、フォトリソグラフィ等によってパターン化し
て各対の一方の第１の凸部（４）の周側壁の第１の導電
層（19）と他方の第１の凸部（４）上の領域（11）とを
相互に電気的に接続する第１の配線（71）と、逆に他方
の第１の凸部（４）の領域（11）と、一方の第１の凸部
（４）の周側壁の第１の導電層（19）の領域とを接続す
る第２の配線（72）とを構成する。
て第２の層間絶縁層（21）にそれぞれ窓開けを行う。す
なわち、対となる凸部（４）の互いの対向部側で、それ
ぞれ第２の第２導電型領域（11）上と、各第１の凸部
（14）の周側壁に形成された導電層（21）上とに窓（22
a）及び（22b）と（23a）及び（23b）とを穿設する。そ
して、これら窓（22a）及び（22b），（23a）及び（23
b）を通じて例えば不純物がドープされて低比抵抗化さ
れた多結晶シリコンよりなる第２の導電層を全面的に被
着して後、フォトリソグラフィ等によってパターン化し
て各対の一方の第１の凸部（４）の周側壁の第１の導電
層（19）と他方の第１の凸部（４）上の領域（11）とを
相互に電気的に接続する第１の配線（71）と、逆に他方
の第１の凸部（４）の領域（11）と、一方の第１の凸部
（４）の周側壁の第１の導電層（19）の領域とを接続す
る第２の配線（72）とを構成する。
次に第13図に示すように、例えば一旦第２の層間絶縁
層（21）をエッチング除去し、その後全面的に配線
（71）及び（72）上を含んで、また各第２の凸部（５）
の周側壁上に最終的に得る第３及び第４のアクセスMOS
トランジスタMOS3及びMOS4のゲート絶縁層を構成する絶
縁層（２）５を表面熱酸化等によるSiO2によって形成す
る。
層（21）をエッチング除去し、その後全面的に配線
（71）及び（72）上を含んで、また各第２の凸部（５）
の周側壁上に最終的に得る第３及び第４のアクセスMOS
トランジスタMOS3及びMOS4のゲート絶縁層を構成する絶
縁層（２）５を表面熱酸化等によるSiO2によって形成す
る。
そして第14図に示すように絶縁層（25）に対し、各配
線（71）及び（72）の所定部に窓（261）及び（262）を
開け配線（71）及び（72）の各一部にそれぞれ電気的連
結するように高抵抗の例えば多結晶シリコン層を全面的
に形成し、その後フォトリソグラフィによるパターン化
を行って負荷抵抗R2，R1を形成する。
線（71）及び（72）の所定部に窓（261）及び（262）を
開け配線（71）及び（72）の各一部にそれぞれ電気的連
結するように高抵抗の例えば多結晶シリコン層を全面的
に形成し、その後フォトリソグラフィによるパターン化
を行って負荷抵抗R2，R1を形成する。
第15図に示すように、両第２の凸部（５）の周側壁の
絶縁層（25）上を含んで全面的に例えば不純物が高濃度
にドープされた抵比抵抗多結晶シリコン層よりなる第３
の導電層（27）をCVD等によって被着し、その後エッチ
ング及びフォトリソグラフィ等の選択的エッチングによ
りパターン化して各凸部（５）の周囲にサイドウォール
を有し、更に例えば共通の水平ライン上に配列された凸
部（５）に関して共通に設けられた帯状パターンを形成
する。
絶縁層（25）上を含んで全面的に例えば不純物が高濃度
にドープされた抵比抵抗多結晶シリコン層よりなる第３
の導電層（27）をCVD等によって被着し、その後エッチ
ング及びフォトリソグラフィ等の選択的エッチングによ
りパターン化して各凸部（５）の周囲にサイドウォール
を有し、更に例えば共通の水平ライン上に配列された凸
部（５）に関して共通に設けられた帯状パターンを形成
する。
その後第１図に示すように全面的に表面絶縁層（28）
をCVD法等によって形成し、各絶縁層（25），（28）等
に対して第２の各凸部（５）上の第１の第２導電型領域
（８）上とさらに負荷抵抗R1及びR2上に窓開けを行っ
て、全面的に例えばAlの蒸着及びパターン化を行って、
例えば共通の垂直ライン上に配列された第２の凸部
（５）の領域（８）に接続するビット線B1及びB2と、各
抵抗R1，R2に接続するVDD電源配線（29）を形成する。
このようにすれば第16図に示したＳ−RAMが形成され
る。すなわち各対の第１の凸部（４）の周側壁に、それ
ぞれ形成された絶縁層（18）によってゲート絶縁層（18
G1）及び（18G2）が形成され、これの上に第１の導電層
（19）によってゲート電極（6G1）及び（6G2）が形成さ
れた各ゲート部が構成され、これら各ゲート部を挟んで
その上下に形成された第２及び第３の第２導電型領域
（11）及び（14）をドレイン領域及びソース領域とする
第１及び第２のドライバーMOSトランジスタMOS1及びMOS
2が構成される。そして同時に第３の第２導電型領域（1
4）がVSS電源配線とする。一方、上方の第２の各対の凸
部（５）において、その周側壁に、それぞれ形成された
絶縁層（25）によってゲート絶縁層（25G3）及び（2
5G4）が形成され、これの上に第３の導電層（27）によ
ってゲート電極（6G3）及び（6G4）が共通に各水平ライ
ン毎に形成された各ゲート部が構成されると共にこれに
よってワード線Ｗが構成される。またこれら各ゲート部
を挟んで第２導電型領域（11）と第１の第２導電型領域
（14）をドレインないしはソース各領域とする第３及び
第４のアクセスMOSトランジスタMOS3及びMOS4が構成さ
れる。そして、各MOS1のゲート電極（6G1）と領域（1
1）の一部より成るMOS2のドレイン領域とが配線（71）
によって接続され、MOS2のゲート電極（6G2）と領域（1
1）の他の一部より成るMOS1のドレイン領域が配線
（72）によって接続され、これらに負荷抵抗R1及びR2が
接続され、これらR1及びR2を介して例えばAl配線から成
るVDD電源配線（29）が導出されることになる。
をCVD法等によって形成し、各絶縁層（25），（28）等
に対して第２の各凸部（５）上の第１の第２導電型領域
（８）上とさらに負荷抵抗R1及びR2上に窓開けを行っ
て、全面的に例えばAlの蒸着及びパターン化を行って、
例えば共通の垂直ライン上に配列された第２の凸部
（５）の領域（８）に接続するビット線B1及びB2と、各
抵抗R1，R2に接続するVDD電源配線（29）を形成する。
このようにすれば第16図に示したＳ−RAMが形成され
る。すなわち各対の第１の凸部（４）の周側壁に、それ
ぞれ形成された絶縁層（18）によってゲート絶縁層（18
G1）及び（18G2）が形成され、これの上に第１の導電層
（19）によってゲート電極（6G1）及び（6G2）が形成さ
れた各ゲート部が構成され、これら各ゲート部を挟んで
その上下に形成された第２及び第３の第２導電型領域
（11）及び（14）をドレイン領域及びソース領域とする
第１及び第２のドライバーMOSトランジスタMOS1及びMOS
2が構成される。そして同時に第３の第２導電型領域（1
4）がVSS電源配線とする。一方、上方の第２の各対の凸
部（５）において、その周側壁に、それぞれ形成された
絶縁層（25）によってゲート絶縁層（25G3）及び（2
5G4）が形成され、これの上に第３の導電層（27）によ
ってゲート電極（6G3）及び（6G4）が共通に各水平ライ
ン毎に形成された各ゲート部が構成されると共にこれに
よってワード線Ｗが構成される。またこれら各ゲート部
を挟んで第２導電型領域（11）と第１の第２導電型領域
（14）をドレインないしはソース各領域とする第３及び
第４のアクセスMOSトランジスタMOS3及びMOS4が構成さ
れる。そして、各MOS1のゲート電極（6G1）と領域（1
1）の一部より成るMOS2のドレイン領域とが配線（71）
によって接続され、MOS2のゲート電極（6G2）と領域（1
1）の他の一部より成るMOS1のドレイン領域が配線
（72）によって接続され、これらに負荷抵抗R1及びR2が
接続され、これらR1及びR2を介して例えばAl配線から成
るVDD電源配線（29）が導出されることになる。
尚、図示した例では、第１の凸部（４）が、各部一様
の幅Ｗをもって第２の凸部（５）の外周より突出するよ
うにした場合であるが、対となる凸部（５）の互いの対
向部を他部に比して大なる突出幅として配線（71）及び
（72）の形成が容易に行われるようにすることもでき
る。
の幅Ｗをもって第２の凸部（５）の外周より突出するよ
うにした場合であるが、対となる凸部（５）の互いの対
向部を他部に比して大なる突出幅として配線（71）及び
（72）の形成が容易に行われるようにすることもでき
る。
また、上述した例においては、負荷抵抗R1及びR2を有
する抵抗負荷型Ｓ−RAMに本発明を適用した場合である
が抵抗R1及びR2に代えて他のMOSによるＣ−MOS型構成を
とるメモリセル等に本発明を適用することもできる。
する抵抗負荷型Ｓ−RAMに本発明を適用した場合である
が抵抗R1及びR2に代えて他のMOSによるＣ−MOS型構成を
とるメモリセル等に本発明を適用することもできる。
上述したように本発明によれば、第１の凸部（４）と
これの上に形成された第２の凸部（５）とにそれぞれ立
体的にＳ−RAMを構成するMOSトランジスタを形成するよ
うにしたので、従来のように各MOSトランジスタを半導
体基体に並置的に形成する場合に比し、その占有面積の
縮小化したがって高密度高速性を図ることができる。
これの上に形成された第２の凸部（５）とにそれぞれ立
体的にＳ−RAMを構成するMOSトランジスタを形成するよ
うにしたので、従来のように各MOSトランジスタを半導
体基体に並置的に形成する場合に比し、その占有面積の
縮小化したがって高密度高速性を図ることができる。
第１図Ａ及びＢは本発明による半導体メモリの一例の拡
大平面図及びそのＢ−Ｂ線上の断面図、第２図〜第15図
はそれぞれ本発明による半導体メモリの一例の工程図で
各Ａ図はその拡大平面図、各Ｂ図は各Ａ図のＢ−Ｂ線上
の断面図、第16図はＳ−RAMの回路図である。 MOS1及びMOS2は第１及び第２のドライバーMOSトランジ
スタ、MOS3及びMOS4は第１及び第２のアクセスMOSトラ
ンジスタ、（１）はフリップフロップ回路（２）はメモ
リセル、（３）は半導体基体、（４）は第１の凸部、
（５）は第２の凸部である。
大平面図及びそのＢ−Ｂ線上の断面図、第２図〜第15図
はそれぞれ本発明による半導体メモリの一例の工程図で
各Ａ図はその拡大平面図、各Ｂ図は各Ａ図のＢ−Ｂ線上
の断面図、第16図はＳ−RAMの回路図である。 MOS1及びMOS2は第１及び第２のドライバーMOSトランジ
スタ、MOS3及びMOS4は第１及び第２のアクセスMOSトラ
ンジスタ、（１）はフリップフロップ回路（２）はメモ
リセル、（３）は半導体基体、（４）は第１の凸部、
（５）は第２の凸部である。
Claims (1)
- 【請求項１】第１と第２のドライバーMOSトランジスタ
を含むフリップフロップ回路と、第３と第４のアクセス
MOSトランジスタとでメモリセルが形成された半導体メ
モリにおいて、 半導体基体に形成された複数の第１の凸部と該第１の凸
部上に形成された複数の第２の凸部とを有し、 上記第１及び第２のドライバーMOSトランジスタを上記
第１の凸部側壁にゲート電極を形成して設け、 上記第３及び第４のアクセスMOSトランジスタを上記第
２の凸部側壁にゲート電極を形成して設け、 上記第１の凸部上に上記第１のMOSトランジスタのゲー
ト電極と上記第２のMOSトランジスタのドレインとを、
上記第２のMOSトランジスタのゲート電極と上記第１のM
OSトランジスタのドレインとをそれぞれ接続する配線を
設け、 上記第２の凸部先端でビット線と接続してなることを特
徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077104A JP2773205B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077104A JP2773205B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02254752A JPH02254752A (ja) | 1990-10-15 |
| JP2773205B2 true JP2773205B2 (ja) | 1998-07-09 |
Family
ID=13624477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1077104A Expired - Fee Related JP2773205B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773205B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69324864T2 (de) * | 1992-08-21 | 1999-10-07 | St Microelectronics Inc | Verfahren zur Herstellung einer Halbleiter-Speicherstruktur vom vertikalen Typ und nach dem Verfahren hergestellte Struktur |
| WO2009060934A1 (ja) * | 2007-11-07 | 2009-05-14 | Nec Corporation | 半導体装置及びその製造方法 |
| WO2014141485A1 (ja) | 2013-03-15 | 2014-09-18 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Ｓｇｔを有する半導体装置の製造方法 |
-
1989
- 1989-03-29 JP JP1077104A patent/JP2773205B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02254752A (ja) | 1990-10-15 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |