JPH02254752A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH02254752A JPH02254752A JP1077104A JP7710489A JPH02254752A JP H02254752 A JPH02254752 A JP H02254752A JP 1077104 A JP1077104 A JP 1077104A JP 7710489 A JP7710489 A JP 7710489A JP H02254752 A JPH02254752 A JP H02254752A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体メモリ特に５−ＲＡＭ （スタティック
・ランダム・アクセス・メモリ）に係わる。
・ランダム・アクセス・メモリ）に係わる。
（発明の概要）
本発明は、第１及び第２のドライバーＭＯＳトランジス
タを含むフリップフロップ回路と、第３及び第４のアク
セスＭＯＳトランジスタとでメモリセルが形成された半
導体メモリにおいて、半導体基体に形成された複数の第
１の凸部とこの第１の凸部上に形成された第２の凸部と
を設け、第１及び第２のドライバーＭＯＳトランジスタ
を第１の凸部側壁にゲート電極を形成することによって
設け、第３及び第４のアクセスＭＯ３）ランジスクを第
２の凸部側壁にゲート電極を形成することによって設け
、第１の凸部上に第１のＭＯＳトランジスタのゲート電
極と第２のＭｏ３トランジスタのドレインとを接続する
配線と、第２のＭＯＳトランジスタのゲート電極と第１
のＭｏ３トランジスタのドレインとを接続する配線とを
それぞれ設け、第２の凸部先端でビット線と接続した構
成をとるものであって、このようにして、５−ＲＡＭに
おいてＭｏ３トランジスタ等の回路素子を立体的に形成
して全体の高密度集積化したがって高速度化を図る。
タを含むフリップフロップ回路と、第３及び第４のアク
セスＭＯＳトランジスタとでメモリセルが形成された半
導体メモリにおいて、半導体基体に形成された複数の第
１の凸部とこの第１の凸部上に形成された第２の凸部と
を設け、第１及び第２のドライバーＭＯＳトランジスタ
を第１の凸部側壁にゲート電極を形成することによって
設け、第３及び第４のアクセスＭＯ３）ランジスクを第
２の凸部側壁にゲート電極を形成することによって設け
、第１の凸部上に第１のＭＯＳトランジスタのゲート電
極と第２のＭｏ３トランジスタのドレインとを接続する
配線と、第２のＭＯＳトランジスタのゲート電極と第１
のＭｏ３トランジスタのドレインとを接続する配線とを
それぞれ設け、第２の凸部先端でビット線と接続した構
成をとるものであって、このようにして、５−ＲＡＭに
おいてＭｏ３トランジスタ等の回路素子を立体的に形成
して全体の高密度集積化したがって高速度化を図る。
半導体メモリ特に５−ＲＡＭ、例えば抵抗負荷型の５−
ＲＡＭは、例えば第１６図に示すように第１及び第２の
負荷抵抗Ｒ＋、Ｒｔと第１及び第２のドライバーＭＯＳ
トランジスタＭＯ８１ＭＯ３！よりなるインバータ回路
によるフリップフロップ回路（１）と、第３及び第４図
のアクセスＭＯＳトランジスタＭＯ３３，ＭＯＳ４とに
よってメモリセル（２）が構成される。Ｗはワード線で
Ｂ、及びＢ、はビット線を示す。このような５−ＲＡＭ
においては、少なくともその各ＭＯＳトランジスタＭＯ
３゜〜ＭＯ５，が半導体基体上に平面的に並置形成され
るものであることから高密度化を充分はかることができ
ないという課題がある。
ＲＡＭは、例えば第１６図に示すように第１及び第２の
負荷抵抗Ｒ＋、Ｒｔと第１及び第２のドライバーＭＯＳ
トランジスタＭＯ８１ＭＯ３！よりなるインバータ回路
によるフリップフロップ回路（１）と、第３及び第４図
のアクセスＭＯＳトランジスタＭＯ３３，ＭＯＳ４とに
よってメモリセル（２）が構成される。Ｗはワード線で
Ｂ、及びＢ、はビット線を示す。このような５−ＲＡＭ
においては、少なくともその各ＭＯＳトランジスタＭＯ
３゜〜ＭＯ５，が半導体基体上に平面的に並置形成され
るものであることから高密度化を充分はかることができ
ないという課題がある。
（発明が解決しようとするｔ１題〕
本発明においては半導体基体上にＭｏ３トランジスタ（
本明細書でＭｏ３トランジスタとは絶縁ゲート型電界効
果トランジスタを総称する）等の回路素子をいわば立体
的に形成することよって全体の集積密度の向上したがっ
て高速性を図ることを目的とする。
本明細書でＭｏ３トランジスタとは絶縁ゲート型電界効
果トランジスタを総称する）等の回路素子をいわば立体
的に形成することよって全体の集積密度の向上したがっ
て高速性を図ることを目的とする。
（課題を解決するための手段〕
本発明は、第１６図で説明したように第１及び第２のド
ライバーＭＯＳトランジスタＭＯ３，及びＭｏ５ｔを含
むフリップフロップ回路（１）と、第３及び第４のアク
セスＭＯＳトランジスタＭＯ３３及びＭ ＯＳ ａとで
メモリセル（２）が形成された半導体メモリにおいて、
例えば第１図Ａに要部の路線的拡大平面図を示し、同図
Ｂに同図ＡのＢ−Ｂ線上の断面図を示すように、半導体
基体（３）に複数、具体的には例えば第１６図で説明し
た１つのメモリセル（２）に対して２つの第１の凸部（
４）とこれら凸部（４）上にそれぞれ形成された第２の
凸部（５）とが形成される。
ライバーＭＯＳトランジスタＭＯ３，及びＭｏ５ｔを含
むフリップフロップ回路（１）と、第３及び第４のアク
セスＭＯＳトランジスタＭＯ３３及びＭ ＯＳ ａとで
メモリセル（２）が形成された半導体メモリにおいて、
例えば第１図Ａに要部の路線的拡大平面図を示し、同図
Ｂに同図ＡのＢ−Ｂ線上の断面図を示すように、半導体
基体（３）に複数、具体的には例えば第１６図で説明し
た１つのメモリセル（２）に対して２つの第１の凸部（
４）とこれら凸部（４）上にそれぞれ形成された第２の
凸部（５）とが形成される。
そして第１及び第２のドライバーＭＯＳトランジスタＭ
Ｏ３，及びＭｏ３．を、第Ｉの凸部（４）の側壁にゲー
ト電極（６Ｇｌ）及び（６，２）を形成することによっ
て構成する。
Ｏ３，及びＭｏ３．を、第Ｉの凸部（４）の側壁にゲー
ト電極（６Ｇｌ）及び（６，２）を形成することによっ
て構成する。
また第３及び第４のアクセスＭＯＳトランジスタＭＯ３
，及びＭｏ３．を、第２の凸部（５）の側壁にそのゲー
ト電極（６，３）及び（６Ｇ−）を形・成することによ
って構成する。
，及びＭｏ３．を、第２の凸部（５）の側壁にそのゲー
ト電極（６，３）及び（６Ｇ−）を形・成することによ
って構成する。
また第１の凸部（４）上に第１のＭｏ３トランジスタＭ
ＯＳ ＋のゲート電極（６゜）と第２のＭｏ３トラン
ジスタＭＯ３，のドレインとを接続する第１の配線（７
，）を、また第２のＭＯＳトランジスタＭＯ８！のゲー
ト電極（６ｏ）と第１のＭＯＳトランジスタＭｏ３．の
ドレインとを接続する第２の配線（７□）をそれぞれ設
ける。
ＯＳ ＋のゲート電極（６゜）と第２のＭｏ３トラン
ジスタＭＯ３，のドレインとを接続する第１の配線（７
，）を、また第２のＭＯＳトランジスタＭＯ８！のゲー
ト電極（６ｏ）と第１のＭＯＳトランジスタＭｏ３．の
ドレインとを接続する第２の配線（７□）をそれぞれ設
ける。
そして各対の各第２の凸部（５）上においてそれぞれビ
ット線Ｂ、及びＢ２をそれぞれ配置する。
ット線Ｂ、及びＢ２をそれぞれ配置する。
上述の本発明構成によれば、２段に形成された第１及び
第２の凸部に第１６図で説明したメモリセル（２）の各
一方のドライバーＭＯＳトランジスタとアクセスＭＯＳ
トランジスタとを重ね合わせてすなわち立体的に構成し
たので半導体基体上における全体的なメモリセルの配置
密度を向上でき、その占有面積を縮小化できるので、高
集積密度すなわち小型化と共に高速性を図ることができ
る。
第２の凸部に第１６図で説明したメモリセル（２）の各
一方のドライバーＭＯＳトランジスタとアクセスＭＯＳ
トランジスタとを重ね合わせてすなわち立体的に構成し
たので半導体基体上における全体的なメモリセルの配置
密度を向上でき、その占有面積を縮小化できるので、高
集積密度すなわち小型化と共に高速性を図ることができ
る。
本発明による半導体メモリすなわち第１及び第２のドラ
イバーＭｏ３！−ランジスタＭＯ３，及びＭＯｓｚを含
むフリップフロップ回路（２）と、第３及び第４のアク
セスＭＯＳトランジスタＭＯ３゜及びＭｏ３４とによっ
てメモリセル（２）が形成された半導体メモリを、抵抗
負荷型の５−ＲＡＭに適用する場合の一例について、第
１図と、第２図〜第１５図を参照してその理解を容易に
するために製造方法の一例と共に詳細に説明する。第２
図〜第１５図において各Ａ図は、各工程の要部の拡大平
面図を示し各Ｂ図は各ＡのＢ−Ｂ線上の断面を示す。
イバーＭｏ３！−ランジスタＭＯ３，及びＭＯｓｚを含
むフリップフロップ回路（２）と、第３及び第４のアク
セスＭＯＳトランジスタＭＯ３゜及びＭｏ３４とによっ
てメモリセル（２）が形成された半導体メモリを、抵抗
負荷型の５−ＲＡＭに適用する場合の一例について、第
１図と、第２図〜第１５図を参照してその理解を容易に
するために製造方法の一例と共に詳細に説明する。第２
図〜第１５図において各Ａ図は、各工程の要部の拡大平
面図を示し各Ｂ図は各ＡのＢ−Ｂ線上の断面を示す。
先ず第２図に示すように、半導体基体（３）に、第２の
凸部（５）を１つのメモリセルに対して一対づつ第２図
Ａで示されるようにそれぞれ縦方向（垂直方向）及び横
方向（水平方向）に複数配列形成する。ここに半導体基
体（３）は例えば第１導電型例えばｐ型を有するシリコ
ン半導体基体よりなり、その−主面（３ａ）に予め例え
ば全面的に第・１の第２導電型領域（８）例えばｎ型領
域をイオン注入法等によって形成しておき、この主面（
３ａ）上の凸部（５）の形成部に、それぞれ例えばＳｉ
ｎ、層による方形状の第１のエツチングマスク（９）を
所要の間隔をもって、フォトリソグラフィ等の周知の技
術によって形成する。次に、半導体基体（３）に対して
異方性エツチング、例えばＲＩＥ（反応性イオンエツチ
ング）を行ってマスク（９）を有する部分を残してその
周囲に第１の溝（１０）を掘ってマスク（９）下に柱状
の第２の凸部（５）を形成する。この場合、溝（１０）
の形成部においては基体（３）の主面（３ａ）に形成し
た第１の第２導電型領域（８）が除去され凸部（２）の
頂面にのみ第１の第２導電型領域（８）が形成されるよ
うにする。
凸部（５）を１つのメモリセルに対して一対づつ第２図
Ａで示されるようにそれぞれ縦方向（垂直方向）及び横
方向（水平方向）に複数配列形成する。ここに半導体基
体（３）は例えば第１導電型例えばｐ型を有するシリコ
ン半導体基体よりなり、その−主面（３ａ）に予め例え
ば全面的に第・１の第２導電型領域（８）例えばｎ型領
域をイオン注入法等によって形成しておき、この主面（
３ａ）上の凸部（５）の形成部に、それぞれ例えばＳｉ
ｎ、層による方形状の第１のエツチングマスク（９）を
所要の間隔をもって、フォトリソグラフィ等の周知の技
術によって形成する。次に、半導体基体（３）に対して
異方性エツチング、例えばＲＩＥ（反応性イオンエツチ
ング）を行ってマスク（９）を有する部分を残してその
周囲に第１の溝（１０）を掘ってマスク（９）下に柱状
の第２の凸部（５）を形成する。この場合、溝（１０）
の形成部においては基体（３）の主面（３ａ）に形成し
た第１の第２導電型領域（８）が除去され凸部（２）の
頂面にのみ第１の第２導電型領域（８）が形成されるよ
うにする。
そして、この第２の凸部（５）を有する側から第２導電
型の不純物のイオン注入を行って溝（１０）内に第２の
第２導電型領域（１１）を形成する。尚、ここに第１及
び第２の第２導電型領域（８）及び（１１）は、上述し
たように別工程で形成するに限られるものではな（、溝
（１０）の形成後に、例えばマスク（９）を排除して同
時にイオン注入法等によって形成することもできる。
型の不純物のイオン注入を行って溝（１０）内に第２の
第２導電型領域（１１）を形成する。尚、ここに第１及
び第２の第２導電型領域（８）及び（１１）は、上述し
たように別工程で形成するに限られるものではな（、溝
（１０）の形成後に、例えばマスク（９）を排除して同
時にイオン注入法等によって形成することもできる。
次に第３図に示すように、半導体基体（３）上に第２図
の凸部（５）を包み込んで全面的に例えばＳｉＯ□より
成る第２のエツチングマスク（１２）を、ＣＶＤ（化学
的気相成長法）等によって厚さｔ、をもって形成する。
の凸部（５）を包み込んで全面的に例えばＳｉＯ□より
成る第２のエツチングマスク（１２）を、ＣＶＤ（化学
的気相成長法）等によって厚さｔ、をもって形成する。
その後、第４図に示すように異方性エツチング、例えば
ＲＩＥによって、第２のエツチングマスク（１２）をほ
ぼ厚さも、たけエツチングする。このようにして第２の
凸部（５）の周側面に所要の幅Ｗを有するマスク（１２
）のサイドウオールを形成し、これ以外の溝（１０）の
底面を外部に露出する。
ＲＩＥによって、第２のエツチングマスク（１２）をほ
ぼ厚さも、たけエツチングする。このようにして第２の
凸部（５）の周側面に所要の幅Ｗを有するマスク（１２
）のサイドウオールを形成し、これ以外の溝（１０）の
底面を外部に露出する。
次に、第５図に示すように、第１及び第２のエツチング
マスク（１１）及び（１２）をマスクとして半導体基体
（３）に対する異方性エツチング例えばＲＩＥを行って
第２の溝（１３）を形成することによって第２の凸部（
５）の周囲より幅Ｗをもって突出する、すなわち第２の
凸部（５）より広い面積の第１の凸部（４）を形成する
。
マスク（１１）及び（１２）をマスクとして半導体基体
（３）に対する異方性エツチング例えばＲＩＥを行って
第２の溝（１３）を形成することによって第２の凸部（
５）の周囲より幅Ｗをもって突出する、すなわち第２の
凸部（５）より広い面積の第１の凸部（４）を形成する
。
次に第６図に示すように、例えばイオン注入法によって
第２の溝（１３）の底面に第２導電型例えばｎ型領域に
よる第３の第２導電型領域（１４）を形成する。
第２の溝（１３）の底面に第２導電型例えばｎ型領域に
よる第３の第２導電型領域（１４）を形成する。
次に第７図に示すように、フォトレジスト（１５）を所
要のパターンに周知の光学的写真技術によって形成する
。このフォトレジスト（１５）は、第７図Ａに示される
ように、互いに重ねられた第１及び第２の凸部（４）及
び（５）の横（水平）方向に隣り合う２組の凸部を対と
して、各対毎にそれぞれ全体を包み込むように第２の溝
（１３）内にわたって形成すると共に、例えば各対の中
央において縦（垂直）方向に関して隣り合う粗間を例え
ば各対の中央で連結するパターンとする。そしてこのフ
ォトレジスト 濃度をもってイオン注入してチャンネルストップ領域（
１６）を形成する。したがってこのチャンネルストップ
領域（１６）は半導体基体（３）の第２の溝（１３）内
において対となる第１の凸部（４）を全体的に取り囲む
ように形成するのであるが、垂直方向に隣り合う各対の
第１の凸部（４）間に一部チヤンネルストップ領域（１
６）が欠除した欠除部（１７）が生ずるようにする。
要のパターンに周知の光学的写真技術によって形成する
。このフォトレジスト（１５）は、第７図Ａに示される
ように、互いに重ねられた第１及び第２の凸部（４）及
び（５）の横（水平）方向に隣り合う２組の凸部を対と
して、各対毎にそれぞれ全体を包み込むように第２の溝
（１３）内にわたって形成すると共に、例えば各対の中
央において縦（垂直）方向に関して隣り合う粗間を例え
ば各対の中央で連結するパターンとする。そしてこのフ
ォトレジスト 濃度をもってイオン注入してチャンネルストップ領域（
１６）を形成する。したがってこのチャンネルストップ
領域（１６）は半導体基体（３）の第２の溝（１３）内
において対となる第１の凸部（４）を全体的に取り囲む
ように形成するのであるが、垂直方向に隣り合う各対の
第１の凸部（４）間に一部チヤンネルストップ領域（１
６）が欠除した欠除部（１７）が生ずるようにする。
第８図に示すように、第７図におけるレジスト（１５）
を除去し、半導体基体（３）の全表面を例えば熱酸化し
て第１の凸部（４）の周側壁に最終的に得る第１及び第
２のドライバーＭＯＳトランジスタのＭｏＢ２及びＭＯ
Ｓ、のゲート絶縁層を構成する絶緑酒（１８）を被着形
成する。その後全面的に例えば不純物がドープされて低
比抵抗化された多結晶シリコン層よりなる第１の導電層
（１９）を例えばＣＶＤ法（化学的気相成長法）等によ
って被着形成する。
を除去し、半導体基体（３）の全表面を例えば熱酸化し
て第１の凸部（４）の周側壁に最終的に得る第１及び第
２のドライバーＭＯＳトランジスタのＭｏＢ２及びＭＯ
Ｓ、のゲート絶縁層を構成する絶緑酒（１８）を被着形
成する。その後全面的に例えば不純物がドープされて低
比抵抗化された多結晶シリコン層よりなる第１の導電層
（１９）を例えばＣＶＤ法（化学的気相成長法）等によ
って被着形成する。
第９図を示すように、導電層（工９）に対して異方性エ
ツチング例えばＲＩＨによるパターン化を行って少な（
とも第１の凸部（４）の周面に導電層（１９）のサイド
ウオールが残されるようにして他部をエツチング除去す
る。
ツチング例えばＲＩＨによるパターン化を行って少な（
とも第１の凸部（４）の周面に導電層（１９）のサイド
ウオールが残されるようにして他部をエツチング除去す
る。
第１０図に示すように、少なくとも第１の凸部（４）を
埋め込むように第１の眉間絶縁層（２０）を例えばＳｉ
Ｏ□をＣＶＤ法等によって形成し、さらにこれの上に図
示しないが同様のＣＶＤによるＳｉｎ、を第２の凸部（
５）をも埋め込むように形成し、更にこれの上にポリイ
ミド樹脂等を形成して表面を平坦化し、その後エッチバ
ックを行うことによって第２の凸部（５）のみを露出し
、第１の凸部（４）は眉間絶縁層（２０）内に埋め込む
。
埋め込むように第１の眉間絶縁層（２０）を例えばＳｉ
Ｏ□をＣＶＤ法等によって形成し、さらにこれの上に図
示しないが同様のＣＶＤによるＳｉｎ、を第２の凸部（
５）をも埋め込むように形成し、更にこれの上にポリイ
ミド樹脂等を形成して表面を平坦化し、その後エッチバ
ックを行うことによって第２の凸部（５）のみを露出し
、第１の凸部（４）は眉間絶縁層（２０）内に埋め込む
。
次に第１１図に示すように、第１の凸部（４）の上面と
共に、第２の凸部（５）の周側壁及び上面を含んで全面
的にＳｉｎｇ等の第２の眉間絶縁層（２１）をＣＶＤ法
あるいは熱酸化等によって形成する。
共に、第２の凸部（５）の周側壁及び上面を含んで全面
的にＳｉｎｇ等の第２の眉間絶縁層（２１）をＣＶＤ法
あるいは熱酸化等によって形成する。
第１２図に示すように、第１の凸部（４）の上面におい
て第２の眉間絶縁層（２１）にそれぞれ窓開けを行う。
て第２の眉間絶縁層（２１）にそれぞれ窓開けを行う。
すなわち、対となる凸部（４）の互いの対向部側で、そ
れぞれ第２の第２導電型領域（１１）上と、各第１の凸
部（１４）の周側壁に形成された導電層（２１）上とに
窓（２２ａ）及び（２２ｂ）と（２３ａ）及び（２３ｂ
）とを穿設する。そして、これら窓（２２ａ）及び（２
２ｂ） 、 （２３ａ）及び（２３ｂ）を通じて例えば
不純物がドープされて低比抵抗化された多結晶シリコン
よりなる第２の導電層を全面的に被着して後、フォトリ
ソグラフィ等によってパターン化して各対の一方の第１
の凸部（４）の周側壁の第１の導電層（１９）と他方の
第１の凸部（４）上の領域（１１）とを相互に電気的に
接続する第１の配線（７１）と、逆に他方の第１の凸部
（４）の領域（１１）と、一方の第１の凸部（４）の周
側壁の第１の導電層（１９）の領域とを接続する第２の
配線（７ｔ）とを構成する。
れぞれ第２の第２導電型領域（１１）上と、各第１の凸
部（１４）の周側壁に形成された導電層（２１）上とに
窓（２２ａ）及び（２２ｂ）と（２３ａ）及び（２３ｂ
）とを穿設する。そして、これら窓（２２ａ）及び（２
２ｂ） 、 （２３ａ）及び（２３ｂ）を通じて例えば
不純物がドープされて低比抵抗化された多結晶シリコン
よりなる第２の導電層を全面的に被着して後、フォトリ
ソグラフィ等によってパターン化して各対の一方の第１
の凸部（４）の周側壁の第１の導電層（１９）と他方の
第１の凸部（４）上の領域（１１）とを相互に電気的に
接続する第１の配線（７１）と、逆に他方の第１の凸部
（４）の領域（１１）と、一方の第１の凸部（４）の周
側壁の第１の導電層（１９）の領域とを接続する第２の
配線（７ｔ）とを構成する。
次に第１３図に示すように、例えば−旦第２の眉間絶縁
層（２１）をエツチング除去し、その後全面的に配？ｒ
ＩＡ（７，）及び（７２）上を含んで、また各第２の凸
部（５）の周側壁上に最終的に得る第３及び第４のアク
セスＭＯＳトランジスタＭＯ３３及びＭＯＳ、のゲート
絶縁層を構成する絶縁層（２５）を表面熱酸化等による
５ｉ０１によって形成する。
層（２１）をエツチング除去し、その後全面的に配？ｒ
ＩＡ（７，）及び（７２）上を含んで、また各第２の凸
部（５）の周側壁上に最終的に得る第３及び第４のアク
セスＭＯＳトランジスタＭＯ３３及びＭＯＳ、のゲート
絶縁層を構成する絶縁層（２５）を表面熱酸化等による
５ｉ０１によって形成する。
そして第１４図に示すように絶縁層（２５）に対し、各
配線（７１）及び（７□）の所定部に窓（２６，）及び
（２６りを開は配ｖＡ（７，）及び（７２）の各一部に
それぞれ電気的連結するように高抵抗の例えば多結晶シ
リコン層を全面的に形成し、その後フォトリソグラフィ
によるパターン化を行って負荷抵抗’Ｒｚ、Ｒ＋を形成
する。
配線（７１）及び（７□）の所定部に窓（２６，）及び
（２６りを開は配ｖＡ（７，）及び（７２）の各一部に
それぞれ電気的連結するように高抵抗の例えば多結晶シ
リコン層を全面的に形成し、その後フォトリソグラフィ
によるパターン化を行って負荷抵抗’Ｒｚ、Ｒ＋を形成
する。
第１５図に示すように、画筆２の凸部（５）の周側壁の
絶縁層（２５）上を含んで全面的に例えば不純物が高濃
度にドープされた低比抵抗多結晶シリコン層よりなる第
３の導電層（２７）をＣＶＤ等によって被着し、その後
エッチバック及びフォトリングラフィ等の選択的エツチ
ングによってパターン化して各凸部（５）の周囲にサイ
ドウオールを有し、更に例えば共通の水平ライン上に配
列された凸部（５）に関して共通に設けられた帯状パタ
ーンを形成する。
絶縁層（２５）上を含んで全面的に例えば不純物が高濃
度にドープされた低比抵抗多結晶シリコン層よりなる第
３の導電層（２７）をＣＶＤ等によって被着し、その後
エッチバック及びフォトリングラフィ等の選択的エツチ
ングによってパターン化して各凸部（５）の周囲にサイ
ドウオールを有し、更に例えば共通の水平ライン上に配
列された凸部（５）に関して共通に設けられた帯状パタ
ーンを形成する。
その後第１図に示すように全面的に表面絶縁層（２８）
をＣＶＤ法等によって形成し、各絶縁層（２５）（２８
）等に対して第２の各凸部（５）上の第１の第２導電型
領域（８）上とさらに負荷抵抗Ｒ＋及びＲ２上に窓開け
を行って、全面的に例えばＡｌの蒸着及びパターン化を
行って、例えば共通の垂直ライン上に配列された第２の
凸部（５）の領域（８）に接続するビット線Ｂ、及びＢ
２と、各抵抗Ｒ＋ 、Ｒｚに接続する■。。電源配線（
２９）を形成する。このようにすれば第１６図に示した
５−ＲＡＭが形成される。すなわち各対の第１の凸部（
４）の周側壁に、それぞれ形成された絶縁層（１８）に
よってゲート絶縁層（１８Ｇ＋）及び（１８Ｇりが形成
され、これの上に第１の導電１！ （１９）によってゲ
ート電極（６Ｇ、）及び（６ａｚ）が形成された各ゲー
ト部が構成され、これら各ゲート部を挟んでその上下に
・形成された第２及び第３の第２導電型領域（１１）及
び（１４）をドレイン領域及びソース領域とする第１及
び第２のドライバーＭＯＳトランジスタＭＯ３，及びＭ
ＯＳ、が構成される。そして同時に第３の第２導電型領
域（１４）がＶｓｓ電源配線となる。一方、上方の第２
の各部の凸部（５）において、その周側壁に、それぞれ
形成された絶縁層（２５）によってゲート絶縁層（２５
゜３）及び（２５Ｇ４）が形成され、これの上に第３の
導電層（２７）によってゲート電極（６Ｇ３）及び（６
Ｇ４）が共通に各水平ライン毎に形成された各ゲート部
が構成されると共にこれによってワード線Ｗが構成され
る。またこれら各ゲート部を挟んで第２導電型領域（１
１）と第１の第２導電型領域（１４）をドレインないし
はソース各領域とする第３及び第４のアゲセスＭＯＳト
ランジスタＭＯ３，及びＭＯＳ、が構成される。
をＣＶＤ法等によって形成し、各絶縁層（２５）（２８
）等に対して第２の各凸部（５）上の第１の第２導電型
領域（８）上とさらに負荷抵抗Ｒ＋及びＲ２上に窓開け
を行って、全面的に例えばＡｌの蒸着及びパターン化を
行って、例えば共通の垂直ライン上に配列された第２の
凸部（５）の領域（８）に接続するビット線Ｂ、及びＢ
２と、各抵抗Ｒ＋ 、Ｒｚに接続する■。。電源配線（
２９）を形成する。このようにすれば第１６図に示した
５−ＲＡＭが形成される。すなわち各対の第１の凸部（
４）の周側壁に、それぞれ形成された絶縁層（１８）に
よってゲート絶縁層（１８Ｇ＋）及び（１８Ｇりが形成
され、これの上に第１の導電１！ （１９）によってゲ
ート電極（６Ｇ、）及び（６ａｚ）が形成された各ゲー
ト部が構成され、これら各ゲート部を挟んでその上下に
・形成された第２及び第３の第２導電型領域（１１）及
び（１４）をドレイン領域及びソース領域とする第１及
び第２のドライバーＭＯＳトランジスタＭＯ３，及びＭ
ＯＳ、が構成される。そして同時に第３の第２導電型領
域（１４）がＶｓｓ電源配線となる。一方、上方の第２
の各部の凸部（５）において、その周側壁に、それぞれ
形成された絶縁層（２５）によってゲート絶縁層（２５
゜３）及び（２５Ｇ４）が形成され、これの上に第３の
導電層（２７）によってゲート電極（６Ｇ３）及び（６
Ｇ４）が共通に各水平ライン毎に形成された各ゲート部
が構成されると共にこれによってワード線Ｗが構成され
る。またこれら各ゲート部を挟んで第２導電型領域（１
１）と第１の第２導電型領域（１４）をドレインないし
はソース各領域とする第３及び第４のアゲセスＭＯＳト
ランジスタＭＯ３，及びＭＯＳ、が構成される。
そして、各ＭＯ３，のゲート電極（６Ｇ、）と領域（１
１）の一部より成るＭＯＳ、のドレイン領域とが配線（
７Ｉ）によって接続され、ＭＯＳ、のゲート電極（６Ｇ
りと領域（１１）の他の一部より成るＭＯ３Ｉ のドレ
イン領域が配線（７□）によって接続され、これらに負
荷抵抗Ｒ６及びＲｔが接続され、これらＲｏ及びＲ２を
介して例えばＡ！配線から成る■。電源配線（２９）が
導出されることになる。
１）の一部より成るＭＯＳ、のドレイン領域とが配線（
７Ｉ）によって接続され、ＭＯＳ、のゲート電極（６Ｇ
りと領域（１１）の他の一部より成るＭＯ３Ｉ のドレ
イン領域が配線（７□）によって接続され、これらに負
荷抵抗Ｒ６及びＲｔが接続され、これらＲｏ及びＲ２を
介して例えばＡ！配線から成る■。電源配線（２９）が
導出されることになる。
尚、図示した例では、第１の凸部（４）が、各部−様の
幅Ｗをもって第２の凸部（５）の外周より突出するよう
にした場合であるが、対となる凸部（５）の互いの対向
部を他部に比し大なる突出幅として配線（７１）及び（
７りの形成が容易に行われるようにすることもできる。
幅Ｗをもって第２の凸部（５）の外周より突出するよう
にした場合であるが、対となる凸部（５）の互いの対向
部を他部に比し大なる突出幅として配線（７１）及び（
７りの形成が容易に行われるようにすることもできる。
また、上述した例においては、負荷抵抗Ｒ１及びＲ２を
有する抵抗負荷型５−ＲＡＭに本発明を適用した場合で
あるが抵抗Ｒ７及びＲ２に代えて他のＭＯＳによるＣ−
ＭＯ３型構成をとるメモリセル等に本発明を適用するこ
ともできる。
有する抵抗負荷型５−ＲＡＭに本発明を適用した場合で
あるが抵抗Ｒ７及びＲ２に代えて他のＭＯＳによるＣ−
ＭＯ３型構成をとるメモリセル等に本発明を適用するこ
ともできる。
上述したように本発明によれば、第１の凸部（４）とこ
れの上に形成された第２の凸部（５）とにそれぞれ立体
的に５−ＲＡＭを構成するＭＯＳトランジスタを形成す
るようにしたので、従来のように各ＭＯＳトランジスタ
を半導体基体に並置的に形成する場合に比し、その占有
面積の縮小化したがって高密度高速性を図ることができ
る。
れの上に形成された第２の凸部（５）とにそれぞれ立体
的に５−ＲＡＭを構成するＭＯＳトランジスタを形成す
るようにしたので、従来のように各ＭＯＳトランジスタ
を半導体基体に並置的に形成する場合に比し、その占有
面積の縮小化したがって高密度高速性を図ることができ
る。
第１図Ａ及びＢは本発明による半導体メモリの一例の拡
大平面図及びそのＢ−Ｂ線上の断面図、第２図〜第１５
図はそれぞれ本発明による半導体メモリの一例の工程図
で各Ａ図はその拡大平面図、各Ｂ図は各Ａ図のＢ−Ｂ線
上の断面図、第１６図は５−ＲＡＭの回路図である。 ＭＯＳ、及びＭＯＳ、は第１及び第２のドライバーＭＯ
Ｓトランジスタ、Ｍ ＯＳ ｚ及びＭ ＯＳ ａは第１
及び第２のアクセスＭＯ５トランジスタ、（１）はフリ
ップフロップ回路、（２）はメモ・リセル、（３）は半
導体基体、（４）は第１の凸部、（５）は第２の凸部で
ある。
大平面図及びそのＢ−Ｂ線上の断面図、第２図〜第１５
図はそれぞれ本発明による半導体メモリの一例の工程図
で各Ａ図はその拡大平面図、各Ｂ図は各Ａ図のＢ−Ｂ線
上の断面図、第１６図は５−ＲＡＭの回路図である。 ＭＯＳ、及びＭＯＳ、は第１及び第２のドライバーＭＯ
Ｓトランジスタ、Ｍ ＯＳ ｚ及びＭ ＯＳ ａは第１
及び第２のアクセスＭＯ５トランジスタ、（１）はフリ
ップフロップ回路、（２）はメモ・リセル、（３）は半
導体基体、（４）は第１の凸部、（５）は第２の凸部で
ある。
Claims (1)
- 【特許請求の範囲】 第１と第２のドライバーＭＯＳトランジスタを含むフリ
ップフロップ回路と、第３と第４のアクセスＭＯＳトラ
ンジスタとでメモリセルが形成された半導体メモリにお
いて、 半導体基体に形成された複数の第１の凸部と該第１の凸
部上に形成された複数の第２の凸部とを有し、 上記第１及び第２のドライバーＭＯＳトランジスタを上
記第１の凸部側壁にゲート電極を形成して設け、 上記第３及び第４のアクセスＭＯＳトランジスタを上記
第２の凸部側壁にゲート電極を形成して設け、 上記第１の凸部上に上記第１のＭＯＳトランジスタのゲ
ート電極と上記第２のＭＯＳトランジスタのドレインと
を、上記第２のＭＯＳトランジスタのゲート電極と上記
第１のＭＯＳトランジスタのドレインとをそれぞれ接続
する配線を設け、上記第２の凸部先端でビット線と接続
してなることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077104A JP2773205B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077104A JP2773205B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02254752A true JPH02254752A (ja) | 1990-10-15 |
| JP2773205B2 JP2773205B2 (ja) | 1998-07-09 |
Family
ID=13624477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1077104A Expired - Fee Related JP2773205B2 (ja) | 1989-03-29 | 1989-03-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773205B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0585059A2 (en) * | 1992-08-21 | 1994-03-02 | STMicroelectronics, Inc. | Vertical memory cell processing and structure manufactured by that processing |
| WO2009060934A1 (ja) * | 2007-11-07 | 2009-05-14 | Nec Corporation | 半導体装置及びその製造方法 |
| WO2014141485A1 (ja) * | 2013-03-15 | 2014-09-18 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Ｓｇｔを有する半導体装置の製造方法 |
-
1989
- 1989-03-29 JP JP1077104A patent/JP2773205B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0585059A2 (en) * | 1992-08-21 | 1994-03-02 | STMicroelectronics, Inc. | Vertical memory cell processing and structure manufactured by that processing |
| EP0585059A3 (en) * | 1992-08-21 | 1995-07-19 | Sgs Thomson Microelectronics | Method of manufacturing a vertical type memory cell and structure obtained by this method. |
| US5521401A (en) * | 1992-08-21 | 1996-05-28 | Sgs-Thomson Microelectronics, Inc. | P-N junction in a vertical memory cell that creates a high resistance load |
| WO2009060934A1 (ja) * | 2007-11-07 | 2009-05-14 | Nec Corporation | 半導体装置及びその製造方法 |
| WO2014141485A1 (ja) * | 2013-03-15 | 2014-09-18 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Ｓｇｔを有する半導体装置の製造方法 |
| US9111794B2 (en) | 2013-03-15 | 2015-08-18 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing a semiconductor device having SGTS |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2773205B2 (ja) | 1998-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |