JPH01265558A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH01265558A JPH01265558A JP63092976A JP9297688A JPH01265558A JP H01265558 A JPH01265558 A JP H01265558A JP 63092976 A JP63092976 A JP 63092976A JP 9297688 A JP9297688 A JP 9297688A JP H01265558 A JPH01265558 A JP H01265558A
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- JP
- Japan
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- polycrystalline
- film
- substrate
- semiconductor
- transistors
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 27
- 230000015654 memory Effects 0.000 claims abstract description 13
- 230000010354 integration Effects 0.000 abstract description 6
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- 239000012535 impurity Substances 0.000 description 11
- 239000010410 layer Substances 0.000 description 8
- 238000000137 annealing Methods 0.000 description 6
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- 238000005468 ion implantation Methods 0.000 description 4
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- 238000009792 diffusion process Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はドライバ用のトランジスタ及び抵抗負荷を有す
るフリップフロップとスイッチング用のトランジスタと
を用いてメモリセルが構成されている半導体メモリに関
するものである。
るフリップフロップとスイッチング用のトランジスタと
を用いてメモリセルが構成されている半導体メモリに関
するものである。
本発明は、上記の様な半４体メモリにおいて、ドライバ
用のトランジスタと抵抗負荷とスイッチング用のトラン
ジスタとの何れをも縦型構造とすることによって、高集
積化が可能である様にしたものである。
用のトランジスタと抵抗負荷とスイッチング用のトラン
ジスタとの何れをも縦型構造とすることによって、高集
積化が可能である様にしたものである。
半導体メモリの集積度を高めるには、メモリセルの面積
を小さくする必要がある。このために本出願人は、半導
体基板にトレンチを形成し、このトレンチ内に抵抗負荷
とドライバ用のトランジスタのゲート電極とを形成した
ＭＯＳ−３ＲＡＭを、特願昭６１−２３１６９９号とし
て既に提案した。
を小さくする必要がある。このために本出願人は、半導
体基板にトレンチを形成し、このトレンチ内に抵抗負荷
とドライバ用のトランジスタのゲート電極とを形成した
ＭＯＳ−３ＲＡＭを、特願昭６１−２３１６９９号とし
て既に提案した。
しかし上述のＭＯＳ−３ＲＡＭでも、スイッチング用の
トランジスタは、トレンチ外において半導体基板の表面
に沿って形成されている。このため、メモリセルの面積
が十分に小さいとは言えず、集積度が必ずしも高くなか
った。
トランジスタは、トレンチ外において半導体基板の表面
に沿って形成されている。このため、メモリセルの面積
が十分に小さいとは言えず、集積度が必ずしも高くなか
った。
本発明による半導体メモリでは、ドライバ用のトランジ
スタ８３．８４は半導体基板１１に形成されているトレ
ンチ２３．２４内に埋め込まれているゲート電極３１．
３２を有すると共に前記トレンチ２３．２４の側壁をチ
ャネル領域としており、抵抗負荷は前記半導体基板１１
上に形成されている第１の柱状半導体層６３．６４で形
成されており、スイッチング用のトランジスタ８５．８
６は前記半導体基板１１上に形成されている第２の柱状
半導体層４６．４７をチャネル領域とじている。
スタ８３．８４は半導体基板１１に形成されているトレ
ンチ２３．２４内に埋め込まれているゲート電極３１．
３２を有すると共に前記トレンチ２３．２４の側壁をチ
ャネル領域としており、抵抗負荷は前記半導体基板１１
上に形成されている第１の柱状半導体層６３．６４で形
成されており、スイッチング用のトランジスタ８５．８
６は前記半導体基板１１上に形成されている第２の柱状
半導体層４６．４７をチャネル領域とじている。
本発明による半導体メモリでは、ドライバ用のトランジ
スタ８３．８４と抵抗負荷６３．６４とスイッチング用
のトランジスタ８５．８６との何れもが縦型構造である
ので、メモリセルの面積が小さい。
スタ８３．８４と抵抗負荷６３．６４とスイッチング用
のトランジスタ８５．８６との何れもが縦型構造である
ので、メモリセルの面積が小さい。
以下、第４図に示す様なＭＯＳ−３ＲＡＭに適用した本
発明の一実施例を、第１図〜第３図を参照しながら説明
する。
発明の一実施例を、第１図〜第３図を参照しながら説明
する。
第１図及び第２図が本実施例における１つのメモリセル
を示しているが、まずこの様な本実施例の製造工程を第
３図に基づいて説明する。
を示しているが、まずこの様な本実施例の製造工程を第
３図に基づいて説明する。
この製造工程では、第３Ａ図に示す様に、ｐ−形のＳｉ
基板１１の表面に、ｓｂ等のｎ形不純物を含有するｎ゛
層１２を縞状に形成する。そして、ｐ−形のＳｉエピタ
キシャル層１３をＳｉ基板１１上に形成する。従って、
Ｓｉ基板１１とＳｉエピタキシャル層１３とがＳｉ基体
１４となっている。
基板１１の表面に、ｓｂ等のｎ形不純物を含有するｎ゛
層１２を縞状に形成する。そして、ｐ−形のＳｉエピタ
キシャル層１３をＳｉ基板１１上に形成する。従って、
Ｓｉ基板１１とＳｉエピタキシャル層１３とがＳｉ基体
１４となっている。
次に、素子間分離用の５ｉＯｚ膜１５をＳｉ基体１４の
表面に形成し、Ｓｉ基体１４の全面に対するｎ形不純物
のイオン注入及びアニールを行って、素子形成領域にｎ
″領域１６．１７を形成する。
表面に形成し、Ｓｉ基体１４の全面に対するｎ形不純物
のイオン注入及びアニールを行って、素子形成領域にｎ
″領域１６．１７を形成する。
次に、Ｓｉ基体１４の全面に５ｉＯｚｌ莫１８を形成し
、この５ｉｎ２膜１８のうちでｎ＋領域１６．１７に対
応する所定部分に開口２１．２２を形成する。そして、
この状態の５ｉＯｚＪ］ｊｌ １ ＢをマスクにしてＳ
ｉ基体１４をエツチングして、Ｓｉ基体１４にトレンチ
２３．２４を形成する。
、この５ｉｎ２膜１８のうちでｎ＋領域１６．１７に対
応する所定部分に開口２１．２２を形成する。そして、
この状態の５ｉＯｚＪ］ｊｌ １ ＢをマスクにしてＳ
ｉ基体１４をエツチングして、Ｓｉ基体１４にトレンチ
２３．２４を形成する。
その後、再びＳｉ基体１４の全面に対するｎ形不純物の
イオン注入及びアニールを行って、トレンチ２３．２４
の底部からｎ″７１１２にまで達するｎ″領域２５．２
６を形成する。
イオン注入及びアニールを行って、トレンチ２３．２４
の底部からｎ″７１１２にまで達するｎ″領域２５．２
６を形成する。
次に、Ｓｉ５体１４を熱酸化して、トレンチ２３．２４
の内面にＳｉＯ□膜２７．２８を形成する。そして、ｎ
形不純物を含有する多結晶Ｓｉの堆積及びエツチングを
行って、トレンチ２３．２４をこの多結晶５ｉ３１．３
２で埋める。
の内面にＳｉＯ□膜２７．２８を形成する。そして、ｎ
形不純物を含有する多結晶Ｓｉの堆積及びエツチングを
行って、トレンチ２３．２４をこの多結晶５ｉ３１．３
２で埋める。
次に、第３Ｂ図及び第２図に示す様に、ｎ″領域１６．
１７に達するコンタクト窓３３．３４をＳｉＯ□膜１８
膜形８する。そして、ｎ形不純物を含有する多結晶Ｓｔ
を薄く堆積させ且つパターニングを行って、多結晶５ｉ
３１．３２とｎ＋領域１７．１６とを接続する多結晶３
ｉ膜３５．３６を形成する。
１７に達するコンタクト窓３３．３４をＳｉＯ□膜１８
膜形８する。そして、ｎ形不純物を含有する多結晶Ｓｔ
を薄く堆積させ且つパターニングを行って、多結晶５ｉ
３１．３２とｎ＋領域１７．１６とを接続する多結晶３
ｉ膜３５．３６を形成する。
次に、第３Ｃ図に示す様に、Ｓｉ基体１４上の全面に薄
いＳｉＮ膜３７を形成し、このＳｉＮ膜３７のうちでト
レンチ２３．２４に対応する部分にコンタクト窓４１．
４２を形成する。
いＳｉＮ膜３７を形成し、このＳｉＮ膜３７のうちでト
レンチ２３．２４に対応する部分にコンタクト窓４１．
４２を形成する。
次に、Ｓｉ基体１４上の全面にＣＶＤでＳｉＯ□膜４３
膜形３成し、コンタクト窓４１．４２上にマスク合わせ
をして、多結晶Ｓｉ膜３５．３６にまで達する穴４４．
４５をＳｉＯ□膜４３膜形３する。
膜形３成し、コンタクト窓４１．４２上にマスク合わせ
をして、多結晶Ｓｉ膜３５．３６にまで達する穴４４．
４５をＳｉＯ□膜４３膜形３する。
次に、不純物を含有しない多結晶ＳｔをＳｉｎｇ膜４３
上に堆積させ、この多結晶Ｓｉの平坦化及びエッチバッ
クを行って、穴４４．４５をこの多結晶５ｉ４６．４７
で埋める。
上に堆積させ、この多結晶Ｓｉの平坦化及びエッチバッ
クを行って、穴４４．４５をこの多結晶５ｉ４６．４７
で埋める。
次に、Ｓｉ基体１４上の全面に対するｎ形不純物のイオ
ン注入及びアニールを行う。これらの処理によって、多
結晶５ｉ４６．４７のうちでＳｉＯ□膜４３の表面近傍
にｎ＋領域５１．５２が形成されるが、上記のアニール
による多結晶Ｓｉ膜３５．３６からの固相拡散によって
、多結晶５ｉ４６．４７のうちで多結晶Ｓｉ膜３５．３
６の近傍にもｎ ４ ｂＭ域５３．５４が形成される。
ン注入及びアニールを行う。これらの処理によって、多
結晶５ｉ４６．４７のうちでＳｉＯ□膜４３の表面近傍
にｎ＋領域５１．５２が形成されるが、上記のアニール
による多結晶Ｓｉ膜３５．３６からの固相拡散によって
、多結晶５ｉ４６．４７のうちで多結晶Ｓｉ膜３５．３
６の近傍にもｎ ４ ｂＭ域５３．５４が形成される。
次に、第３Ｄ図に示す様に、ＳｉＯ□膜４３が所定の厚
さだけ残る様にこの５ｉＯ７膜４３をエツチングして、
柱状の多結晶５ｉ４６．４７を露出させる。
さだけ残る様にこの５ｉＯ７膜４３をエツチングして、
柱状の多結晶５ｉ４６．４７を露出させる。
なお、５ｉｆ２膜１８上にはＳｔＮ膜３７を形成しであ
るので、Ｓｉｎｇ膜４３のうちで過剰にエツチングされ
る部分があっても、Ｓｉｎｇ膜１８．１５がエツチング
されることはない。
るので、Ｓｉｎｇ膜４３のうちで過剰にエツチングされ
る部分があっても、Ｓｉｎｇ膜１８．１５がエツチング
されることはない。
次に、Ｓｉ基体１４を熱酸化して、柱状の多結晶５ｉ４
６．４７の外面にＳｉＯ□膜５５．５６を形成する。そ
して、不純物を含有する多結晶Ｓｉ膜５７の堆積及びパ
ターニングを行う。
６．４７の外面にＳｉＯ□膜５５．５６を形成する。そ
して、不純物を含有する多結晶Ｓｉ膜５７の堆積及びパ
ターニングを行う。
次に、Ｓｉ基体１４上の全面に層間絶縁膜５８を堆積さ
せ、多結晶Ｓｉ膜３５．３６にまで達するコンタクト窓
６１．６２を層間絶縁膜５８に形成する。その後、不純
物を含有しない多結晶Ｓｉを眉間絶縁膜５８上に堆積さ
せ、この多結晶Ｓｉの平坦化及びエッチバックを行って
〈コンタクト窓６１．６２をこの多結晶５ｉ６３．６４
で埋める。
せ、多結晶Ｓｉ膜３５．３６にまで達するコンタクト窓
６１．６２を層間絶縁膜５８に形成する。その後、不純
物を含有しない多結晶Ｓｉを眉間絶縁膜５８上に堆積さ
せ、この多結晶Ｓｉの平坦化及びエッチバックを行って
〈コンタクト窓６１．６２をこの多結晶５ｉ６３．６４
で埋める。
次に、Ｓｉ基体１４の全面に対するｎ形不純物のイオン
注入及びアニールを行う。これらの処理によって、多結
晶５ｉ６３．６４のうちで層間絶縁膜５８の表面近傍に
ｎ′領域６５．６６が形成されるが、上記のアニールに
よる多結晶Ｓｉ膜３５．３６からの固相拡散によって、
多結晶５ｉ６３．６４のうちで多結晶Ｓｉ膜３５．３６
の近傍にもｎ″領域６７．６８が形成される。
注入及びアニールを行う。これらの処理によって、多結
晶５ｉ６３．６４のうちで層間絶縁膜５８の表面近傍に
ｎ′領域６５．６６が形成されるが、上記のアニールに
よる多結晶Ｓｉ膜３５．３６からの固相拡散によって、
多結晶５ｉ６３．６４のうちで多結晶Ｓｉ膜３５．３６
の近傍にもｎ″領域６７．６８が形成される。
次に、第１図に示す様に、層間絶縁膜５８を更に厚く堆
積させ、ｎ″領域５１．５２．６５．６６及び多結晶Ｓ
ｉ膜５７にまで達するコンタクト窓７１〜７５を層間絶
縁膜５８、Ｓ１０□膜５５．５６に形成する。そして、
これらのコンタクト窓７１〜７５を埋める様に、Ａ／配
線７６〜７９を形成する。
積させ、ｎ″領域５１．５２．６５．６６及び多結晶Ｓ
ｉ膜５７にまで達するコンタクト窓７１〜７５を層間絶
縁膜５８、Ｓ１０□膜５５．５６に形成する。そして、
これらのコンタクト窓７１〜７５を埋める様に、Ａ／配
線７６〜７９を形成する。
なお、縞状に延びている複数のｎ゛層１２に対しては、
その各々に対して１個ずつのコンタクト窓８１を形成し
、これらのコンタクト窓８１を埋める様にＡｌ配線８２
を形成して、ｎ″層１２を所定の電位に保持している。
その各々に対して１個ずつのコンタクト窓８１を形成し
、これらのコンタクト窓８１を埋める様にＡｌ配線８２
を形成して、ｎ″層１２を所定の電位に保持している。
但し、必要であれば、コンタクト窓８１をメモリセル毎
に形成してもよい。
に形成してもよい。
本実施例では、第１図、第２図及び第４図の比較からも
明らかな様に、多結晶５ｉ３１．３２、ＳｉＯ□膜２７
．２８及びｎ９領域１６．１７．２５．２６でドライバ
用のトランジスタ８３．８４が構成されており、多結晶
５ｉ６３．６４が抵抗負荷となっており、多結晶Ｓｉ膜
５７ 、ＳｉＯ□膜５５．５６及びｎ＋領域５１〜５４
でスイッチング用のトランジスタ８５．８６が構成され
ている。
明らかな様に、多結晶５ｉ３１．３２、ＳｉＯ□膜２７
．２８及びｎ９領域１６．１７．２５．２６でドライバ
用のトランジスタ８３．８４が構成されており、多結晶
５ｉ６３．６４が抵抗負荷となっており、多結晶Ｓｉ膜
５７ 、ＳｉＯ□膜５５．５６及びｎ＋領域５１〜５４
でスイッチング用のトランジスタ８５．８６が構成され
ている。
また、へｌ配線７６．７７がビット線となっており、ス
イッチング用のトランジスタ８５．８６のゲート電極で
ある多結晶Ｓｉ膜５７がワード線を兼用しており、へ！
配線７８及びｎ”Ｎ１２が夫々電源線及び接地線となっ
ている。
イッチング用のトランジスタ８５．８６のゲート電極で
ある多結晶Ｓｉ膜５７がワード線を兼用しており、へ！
配線７８及びｎ”Ｎ１２が夫々電源線及び接地線となっ
ている。
この様な本実施例では、ドライバ用のトランジスタ８３
．８４と多結晶５ｉ６３．６４から成っている抵抗負荷
とスイッチング用のトランジスタ８５．８６との何れも
が縦型構造であるので、配線ルールが０．８μｍであれ
ば、メモリセルの面積を５８ｍＸ４μｍ以下とすること
も可能である。
．８４と多結晶５ｉ６３．６４から成っている抵抗負荷
とスイッチング用のトランジスタ８５．８６との何れも
が縦型構造であるので、配線ルールが０．８μｍであれ
ば、メモリセルの面積を５８ｍＸ４μｍ以下とすること
も可能である。
また、既述の先願における様に抵抗負荷がトレンチの下
半分に形成されているわけではないので１、抵抗負荷で
ある多結晶５ｉ６３．６４と電源線であるＡｌ配線７８
との接続が容易である。
半分に形成されているわけではないので１、抵抗負荷で
ある多結晶５ｉ６３．６４と電源線であるＡｌ配線７８
との接続が容易である。
また、Ａｌ配線７６．７７から成っているビット線が、
一定電位のＡｌｌ配線７８から成っている電ａ！Ｘ線に
挟まれてシールドされているので、カップリングノイズ
が少ない。
一定電位のＡｌｌ配線７８から成っている電ａ！Ｘ線に
挟まれてシールドされているので、カップリングノイズ
が少ない。
本発明による半導体メモリでは、メモリセルの面積が小
さいので、高集積化が可能である。
さいので、高集積化が可能である。
第１図及び第２図は本発明の一実施例の夫々側断面図及
び平面図、第３図は一実施例の製造工程を順次に示す側
断面図、第４図は本発明を適用し得るＭＯＳ−３ＲＡＭ
の回路図である。 なお図面に用いた符号において、 １１ −・−・−・−・・・−・−・Ｓｔ基板２３．２
４・−・−−−−−・−−−−−−・トレンチ３１．３
２．４６．４７，６３．６４ −・−・−−−−−−−一−−−−−−−多結晶５ｉ８
３．８４・−一−−−−−−・−−一−−−ドライバ用
のトランジスタ８５．８６−・−−一−−−−・−スイ
ッチング用のトランジスタである。
び平面図、第３図は一実施例の製造工程を順次に示す側
断面図、第４図は本発明を適用し得るＭＯＳ−３ＲＡＭ
の回路図である。 なお図面に用いた符号において、 １１ −・−・−・−・・・−・−・Ｓｔ基板２３．２
４・−・−−−−−・−−−−−−・トレンチ３１．３
２．４６．４７，６３．６４ −・−・−−−−−−−一−−−−−−−多結晶５ｉ８
３．８４・−一−−−−−−・−−一−−−ドライバ用
のトランジスタ８５．８６−・−−一−−−−・−スイ
ッチング用のトランジスタである。
Claims (1)
- 【特許請求の範囲】 ドライバ用のトランジスタ及び抵抗負荷を有するフリッ
プフロップとスイッチング用のトランジスタとを用いて
メモリセルが構成されている半導体メモリにおいて、 前記ドライバ用のトランジスタは半導体基板に形成され
ているトレンチ内に埋め込まれているゲート電極を有す
ると共に前記トレンチの側壁をチャネル領域としており
、 前記抵抗負荷は前記半導体基板上に形成されている第１
の柱状半導体層で形成されており、前記スイッチング用
のトランジスタは前記半導体基板上に形成されている第
２の柱状半導体層をチャネル領域としている半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092976A JPH01265558A (ja) | 1988-04-15 | 1988-04-15 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092976A JPH01265558A (ja) | 1988-04-15 | 1988-04-15 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01265558A true JPH01265558A (ja) | 1989-10-23 |
Family
ID=14069428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092976A Pending JPH01265558A (ja) | 1988-04-15 | 1988-04-15 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01265558A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2011155275A (ja) * | 2002-07-31 | 2011-08-11 | Renesas Electronics Corp | 半導体装置 |
-
1988
- 1988-04-15 JP JP63092976A patent/JPH01265558A/ja active Pending
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