JPH11317448A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH11317448A
JPH11317448A JP10122240A JP12224098A JPH11317448A JP H11317448 A JPH11317448 A JP H11317448A JP 10122240 A JP10122240 A JP 10122240A JP 12224098 A JP12224098 A JP 12224098A JP H11317448 A JPH11317448 A JP H11317448A
Authority
JP
Japan
Prior art keywords
insulating film
film
etching
contact hole
protective film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10122240A
Other languages
English (en)
Inventor
Ken Kobayashi
研 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP10122240A priority Critical patent/JPH11317448A/ja
Priority to TW088106994A priority patent/TW406354B/zh
Priority to DE19919962A priority patent/DE19919962A1/de
Priority to KR1019990015570A priority patent/KR19990087996A/ko
Publication of JPH11317448A publication Critical patent/JPH11317448A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 半導体装置の高集積化を進める一方で、トレ
ンチ分離絶縁膜における分離特性の劣化を防止し、かつ
不純物拡散層におけるコンタクト抵抗の増大や接合リー
クを防止し、しかも製造工程を煩雑化することがない半
導体装置及びその製造方法を提供する。 【解決手段】 シリコン基板１０１の主面に形成された
トレンチ分離絶縁膜１０５及びＭＯＳトランジスタを覆
う第１ないし第３の保護膜１０９，１１０，１１１を形
成し、その上にエッチング選択性のある層間絶縁膜１１
２を形成し、層間絶縁膜１１２のエッチングレート比が
保護膜１１１のエッチングレート比よりも大きい条件で
エッチングしてコンタクトホール１１３を開口する。前
記エッチング時にはトレンチ分離絶縁膜１０５は保護膜
１１１によって覆われてエッチングが防止され、分離特
性の劣化が防止される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体基板の主面に
トレンチ（凹溝）分離絶縁膜を有し、かつ半導体基板の
主面に形成された素子領域に対してコンタクトホールを
介して電気接続する構造を含む半導体装置に関し、特に
高集積化に対応した半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、半導体基
板に形成される素子間を絶縁分離するための素子間分離
絶縁膜として、半導体基板の表面にトレンチを形成し、
このトレンチ内に絶縁材料を充填したトレンチ分離絶縁
膜が用いられている。このトレンチ分離絶縁膜は、ＬＯ
ＣＯＳ法により形成されるフィールド絶縁膜のようなバ
ーズビークが生じないため、高集積化の点で有利であ
る。このようなトレンチ分離絶縁膜では、拡散層に対し
て電気接続を行うためのコンタクトホールの開口時の目
合わせずれにより、トレンチ分離絶縁膜がエッチングさ
れ、隣接する拡散層における分離特性を劣化させるとい
う問題が生じている。図１０（ａ）はその一例を示す断
面図であり、半導体基板２０１の主面にトレンチ２０２
が設けられ、このトレンチ２０２の表面に熱酸化により
シリコン酸化膜２０３が形成され、さらに、トレンチ２
０２内にＣＶＤ法等によりシリコン酸化膜２０４が埋設
されてトレンチ分離絶縁膜２０５が形成されている。ま
た、このトレンチ分離絶縁膜２０５で区画された領域に
は、ゲート絶縁膜２０６、ゲート電極２０７、及びソー
ス・ドレイン領域としての不純物拡散層２０８が形成さ
れてＭＯＳトランジスタタが形成されている。そして、
前記ＭＯＳトランジスタ及びトレンチ分離絶縁膜２０５
を覆うシリコン酸化膜からなる層間絶縁膜２０９が形成
され、この層間絶縁膜２０９には前記不純物拡散層２０
８に対して電気接続を行うためのコンタクトホール２１
０が開口される。
【０００３】このコンタクトホール２１０の開口に際し
ては、図外のフォトレジストをマスクとして利用した選
択エッチングにより前記層間絶縁膜を選択的にエッチン
グしており、そのためにフォトレジストのマスクに目合
わせずれが生じていると図１０（ｂ）のように、層間絶
縁膜２０９のエッチング時にトレンチ分離絶縁膜２０５
の一部をエッチングしてしまう。通常、コンタクトホー
ルのエッチング時には、コンタクトホールの底面に絶縁
膜のエッチング残りが存在しているとコンタクト不良あ
るいはコンタクト抵抗の増大を生じるおそれがあり、そ
のためにコンタクトホールの開口時のエッチングは多少
オーバエッチングを行っているが、これにより前記した
トレンチ分離絶縁膜２０５がエッチングされ、表面に凹
部Ｘが形成されてしまう。このため、コンタクトホール
２１０を開口した後にコンタクトホール２１０内に導電
部材２１１を埋設して不純物拡散層に対する電気接続構
造を形成したときに、導電部材２１１の一部がトレンチ
分離絶縁膜２０５のエッチングされた凹部Ｘ内にまで埋
設され、この結果、同図に矢印で示すトレンチ分離絶縁
膜２０５の実質的な分離距離が短縮され、絶縁分離の分
離特性が劣化されてしまう。
【０００４】このような問題を解決するために、例え
は、特開平１０−１２７３３号公報に記載されている技
術では、図１０（ｃ）のように、コンタクトホール２１
０を開口する際にエッチングされるおそれがあるトレン
チ分離絶縁膜２０５上に、層間絶縁膜２０９とはエッチ
ング選択性のあるポリシリコン等のエッチングストッパ
膜２１２を選択的に形成している。このエッチングスト
ッパ膜２１２の形成方法としては、前記公報によれば、
トレンチ分離絶縁膜２０５を形成した後、トレンチを形
成する際に用いた耐酸化膜を残したまま全面にポリシリ
コン膜を成長し、このポリシリコン膜を異方性エッチン
グして前記耐酸化膜の側面にサイドウォールとして残す
ことで、トレンチ分離絶縁膜２０５の縁部に沿ってエッ
チングストッパ膜２１２を形成している。この技術の半
導体装置では、コンタクトホール２１０の開口時のフォ
トレジストマスクに目合わせずれが生じ、図１０（ｂ）
のように、トレンチ分離絶縁膜２０５がコンタクトホー
ル２１０内に露呈される状態の場合でも、エッチングス
トッパ膜２１２によりトレンチ分離絶縁膜２０５がエッ
チングされることが防止でき、前記した問題を解決する
上で有効である。
【０００５】
【発明が解決しようとする課題】しかしながら、この公
報の技術では、トレンチ分離絶縁膜２０５の表面一部に
形成されたエッチングストッパ膜２１２によって層間絶
縁膜２０９のオーバエッチング時にトレンチ分離絶縁膜
２０５の表面がエッチングされることを防止する上では
有効であるが、エッチングストッパ膜２１２よりも広い
領域で層間絶縁膜がエッチングされる場合には、エッチ
ングストッパ膜を越えた領域でのトレンチ分離絶縁膜２
０５のエッチングを防止することは困難になる。特に、
近年のように半導体装置の高集積化が進み、コンマ数μ
ｍ以下の素子パターン寸法では、コンタクトホールを開
口するマスクパターンの寸法をこれに追従させることが
困難になり、かつフォトレジストマスクの目合わせ精度
にも高精度が要求されることなる。このため、マスクパ
ターンの開口窓の領域が前記エッチングストッパ膜２１
２を越えた領域に位置合わせされ、この領域でエッチン
グが行われる可能性もあり、このような場合には前記し
た問題は致命的なものとなる。
【０００６】また、前記した層間絶縁膜２０９でのオー
バエッチングによって半導体基板２０１の主面の不純物
拡散層２０８の表面がエッチングされることまで防止す
ることはできない。このため、半導体装置の高集積化に
伴って不純物拡散層２０８が浅く形成されている場合に
は、不純物拡散層２０８の実質的な深さが低減され、不
純物拡散層２０８に対するコンタクト抵抗が増大され、
あるいは接合リークが増大されてしまう。
【０００７】また、前記した公報の技術では、エッチン
グストッパ膜２１２を形成するために、ポリシリコンを
成長した上で、これを異方性エッチングしてサイドウォ
ールとして残す工程を採用しているため、本来の半導体
装置の製造工程に、前記したポリシリコンの成長工程と
異方性エッチング工程を付加することになり、製造工程
が煩雑化してしまう。
【０００８】本発明の目的は、半導体装置の高集積化を
進める一方で、トレンチ分離絶縁膜における分離特性の
劣化を防止し、かつ不純物拡散層におけるコンタクト抵
抗の増大や接合リークを防止し、しかも製造工程を煩雑
化することがない半導体装置及びその製造方法を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の基
本構成は、半導体基板に形成されたトレンチ内に絶縁材
料が埋設されたトレンチ分離絶縁膜と、前記トレンチ分
離絶縁膜によって区画された前記半導体基板に形成され
た不純物拡散層と、前記半導体基板の表面上に形成され
た層間絶縁膜と、前記層間絶縁膜に開口されて前記不純
物拡散層を開口するコンタクトホールと、前記コンタク
トホール内に導電材料が配設された配線とを含む半導体
装置において、前記コンタクトホールが開口された領域
を除く前記半導体基板と層間絶縁膜との間に、前記層間
絶縁膜及び前記トレンチ分離絶縁膜を構成する絶縁膜と
はエッチング選択性のある保護膜が形成されていること
を特徴とする。すなわち、本発明において最も好ましい
形態としては、半導体基板上にゲート電極及びソース・
ドレイン領域としての不純物拡散層で構成されるＭＯＳ
トランジスタが形成されており、前記ゲート電極上に第
１保護膜が形成され、前記ゲート電極の側面に第２保護
膜が形成され、前記第１保護膜及び第２保護膜を覆う前
記半導体基板の全面に第３保護膜が形成され、前記第３
保護膜の上に前記第１ないし第３の保護膜とはエッチン
グ選択性のある層間絶縁膜が形成され、前記層間絶縁膜
及び前記第３保護膜には前記不純物拡散層を開口するた
めのコンタクトホールが開口されていることを特徴とす
る。
【００１０】ここで、前記コンタクトホールは前記層間
絶縁膜の上層領域の開口寸法が、前記第１ないし第３の
保護膜と前記トレンチ分離絶縁膜で囲まれる前記半導体
基板の平面領域の寸法よりも平面Ｘ方向または平面Ｙ方
向の少なくとも一方の方向で大きい寸法であることが好
ましい。また、本発明をＤＲＡＭに適用するときには、
前記ＭＯＳトランジスタはＤＲＡＭのメモリセルを構成
し、前記コンタクトホールは前記ＭＯＳトランジスタの
ソース・ドレイン領域を構成する不純物拡散層の一方と
ビット線とを接続するためのコンタクトホール、あるい
は前記不純物拡散層の他方とキャパシタの電荷蓄積用の
電極配線とを接続するためのコンタクトホールの少なく
とも一方として構成されることになる。
【００１１】また、本発明の製造方法においては、半導
体基板の主面にトレンチを形成し、前記トレンチに絶縁
材料を埋設してトレンチ分離絶縁膜を形成する工程と、
前記トレンチ分離絶縁膜で区画される前記半導体基板の
主面に少なくとも不純物拡散層を含む半導体素子を形成
する工程と、前記半導体基板の全面に保護膜を形成する
工程と、前記保護膜の上に前記保護膜とはエッチング選
択性のある層間絶縁膜を形成する工程と、前記層間絶縁
膜及び前記保護膜を順次エッチングして前記不純物拡散
層にまで達するコンタクトホールを開口する工程とを含
むことを特徴とする。なお、前記半導体素子を形成する
工程は、前記半導体基板の主面上に積層構造のゲート酸
化膜、ゲート電極及び第１保護膜を形成する工程と、前
記ゲート電極を挟む前記半導体基板の主面にソース・ド
レイン領域としての不純物拡散層を形成する工程と、前
記ゲート電極の側面に第２保護膜を形成する工程とを含
み、前記半導体基板の全面に保護膜を形成する工程は、
第３保護膜として前記第１及び第２保護膜を覆う状態に
形成する工程を含むことが好ましい。
【００１２】ここで、前記コンタクトホールの開口工程
は、前記第３保護膜のエッチングレート比よりも大きい
エッチングレート比で前記層間絶縁膜をエッチングする
工程と、このエッチング工程の後に前記トレンチ分離絶
縁膜のエッチングレート比よりも大きいエッチングレー
ト比で前記第３保護膜をエッチングする工程とを含んで
いる。また、前記コンタクトホールを開口する工程は、
前記第１ないし第３の保護膜と前記トレンチ分離絶縁膜
で囲まれる前記半導体基板の平面領域の寸法よりも平面
Ｘ方向または平面Ｙ方向の少なくとも一方の方向におい
て大きい寸法の開口窓を有するマスクを用いて行うこと
が好ましい。
【００１３】本発明によれば、層間絶縁膜にコンタクト
ホールを開口するためのエッチング工程において、コン
タクトホールを開口するために用いるフォトレジストマ
スクに目合わせずれが生じている場合でも、トレンチ分
離絶縁膜は保護膜（第３保護膜）により覆われているた
め、トレンチ分離絶縁膜がエッチングされてトレンチ分
離絶縁膜の実質的な分離距離が短縮され、絶縁分離の分
離特性が劣化されることが防止される。また、同様に層
間絶縁膜のエッチング時には不純物拡散層の表面が保護
膜（第３保護膜）によって覆われているため、不純物拡
散層の表面がエッチングされることは殆ど無く、不純物
拡散層におけるコンタクト抵抗の増大が防止され、かつ
接合リークが抑制される。
【００１４】また、第１ないし第３の保護膜でゲート電
極を覆うことで、ゲート電極に隣接する領域にコンタク
トホールを開口する際には、コンタクトホールを開口す
るためのマスクが不純物拡散層の領域よりも大きい開窓
寸法に設定されていても、コンタクトホールは第１ない
し第３の保護膜で区画される領域に制限された状態で開
口されることになる。このため、半導体装置の高集積化
に伴ってコンタクトホールの開口寸法が微細化される一
方で、フォトレジストマスクの開口窓の寸法の低減化が
困難で、かつ開口窓の目合わせ精度に高精度が要求され
るような場合においても、セルフアラインによってコン
タクトホールを開口することが可能となる。
【００１５】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明をＭＯＳ型半導体装置
に適用した実施形態の平面レイアウト図、図２（ａ），
（ｂ）は図１のＡＡ線、ＢＢ線に沿う断面図である。ｐ
型シリコン基板１０１には、１００〜３００ｎｍの深さ
のトレンチ１０２が形成されており、このトレンチ１０
２の内面に２０〜３０ｎｍの厚さのシリコン熱酸化膜
（ＳｉＯ2 ）１０３が形成され、さらにトレンチ内には
ＣＶＤシリコン酸化膜（ＳｉＯ2 ）１０４が埋設されて
トレンチ分離絶縁膜１０５が形成されている。また、前
記シリコン基板１０１の主面上には、シリコン酸化膜
（ＳｉＯ2 ）のゲート酸化膜１０６及びポリシリコンの
ゲート電極１０７が形成され、さらに、前記トレンチ分
離絶縁膜１０５で区画される領域の前記シリコン基板１
０１の主面にはソース・ドレイン領域としてのｎ型不純
物拡散層１０８が形成され、前記ゲート酸化膜１０６及
びゲート電極１０７とでＭＯＳトランジスタが構成され
る。ここで、前記ゲート電極１０７上にはシリコン酸化
膜（ＳｉＯ2 ）の第１保護膜１０９が積層されており、
また前記ゲート電極１０７及びゲート酸化膜１０６の側
面にはシリコン酸化膜（ＳｉＯ2 ）のサイドウォールと
しての第２保護膜１１０が形成されている。さらに、前
記ゲート電極１０７及びトレンチ分離絶縁膜１０５を含
む前記シリコン基板１０１の全面上には２０〜４０ｎｍ
の厚さのシリコン窒化膜（Ｓｉ3 Ｎ4 ）の第３保護膜１
１１が形成されている。そして、前記第３保護膜１１１
上に１．０μｍの厚さにＢＰＳＧの層間絶縁膜１１２が
形成され、この層間絶縁膜１１２及び前記第３保護膜１
１１には前記ゲート電極１０７間の前記ｎ型不純物拡散
層１０８に達するコンタクトホール１１３が開口されて
いる。前記コンタクトホール１１３内には、窒化チタン
（ＴｉＮ）等のバリアメタル膜１１４と、その上のタン
グステン（Ｗ）等の配線膜１１５とが積層された第１配
線１１６が形成され、前記ｎ型不純物拡散層１０８に電
気接続が行われている。
【００１６】前記ＭＯＳ型半導体装置の製造方法を図３
〜図８を参照して説明する。なお、各図において
（ａ），（ｂ）はそれぞれ図１のＡＡ線、ＢＢ線の断面
に相当する図である。先ず、図３のように、ｐ型シリコ
ン基板１０１の主面の所要領域に常法によってトレンチ
分離絶縁膜１０５を形成する。例えば、前記ｐ型シリコ
ン基板１０１の表面にシリコン酸化膜１３１及び耐酸化
膜であるシリコン窒化膜１３２を成膜し、かつこれらシ
リコン酸化膜１３１及びシリコン窒化膜１３２を選択エ
ッチングして素子形成領域にのみ残す。そして、前記シ
リコン窒化膜１３２をマスクにして前記シリコン基板１
０１を１００〜３００ｎｍの深さにエッチングし、トレ
ンチ１０２を形成する。さらに、前記トレンチ１０２の
内面を熱酸化して２０〜３０ｎｍのシリコン熱酸化膜１
０３を形成し、さらにＣＶＤ法により前記トレンチ１０
２の深さよりも厚くシリコン酸化膜１０４を埋設する。
その後、前記埋設したシリコン酸化膜１０４をＣＭＰ法
（化学的機械研磨法）等によりエッチングし、かつその
後に前記シリコン窒化膜１３２をエッチング除去するこ
とで、トレンチ分離絶縁膜１０５が形成される。
【００１７】次いで、図４のように、前記トレンチ分離
絶縁膜１０５で区画される素子形成領域の前記シリコン
酸化膜１３１をエッチング除去し、改めて熱酸化により
前記シリコン基板の主面に２０ｎｍ程度のゲート酸化膜
１０６を形成する。さらに全面にポリシリコン膜１０７
を８０〜１２０ｎｍの厚さに成長し、さらにその上に第
１保護膜となるシリコン酸化膜１０９を５０ｎｍ程度に
形成する。しかる上で、図外のフォトレジストをマスク
として前記シリコン酸化膜１０９、ポリシリコン膜１０
７を所要パターンに選択エッチングし、ゲート電極１０
７と、その上面の第１保護膜１０８を同時に形成する。
ここで、選択エッチングは、ゲート酸化膜１０６に比べ
ポリシリコン膜１０７のエッチングレートが大きいの
で、ゲート酸化膜１０６が一部残った状態でエッチング
を停止することができる。したがって、この工程でトレ
ンチ分離絶縁膜１０５をエッチングすることはない。そ
の後、バッファード・フッ酸などで残ったゲート酸化膜
１０６を除去し、前記ゲート電極１０７及びトレンチ分
離絶縁膜１０５をマスクとしたセルフアライン法により
前記シリコン基板１０１の主面に砒素等のｎ型不純物を
イオン注入し、ソース・ドレイン領域としてのｎ型不純
物拡散層１０８を形成する。
【００１８】さらに、図５のように、全面にシリコン酸
化膜を８０ｎｍ程度成長した後、このシリコン酸化膜を
ＲＩＥ法による異方性エッチングし、前記第１保護膜１
０９、ゲート電極１０７、及びゲート酸化膜１０６の側
面にサイドウォールとして残し、これを第２保護膜１１
０とする。続いて、図６のように、全面に２０〜４０ｎ
ｍのシリコン窒化膜を形成し、第３保護膜１１１とす
る。さらに、その上に、１．０μｍの厚さにＢＰＳＧの
層間絶縁膜１１２を形成する。
【００１９】しかる上で、図７のように、前記層間絶縁
膜１１２に前記ｎ型不純物拡散層１０８に電気接続を行
うためのコンタクトホール１１３を開口する。このコン
タクトホール１１３の開口には、前記層間絶縁膜１１２
の表面上にコンタクトホールの開口領域に窓を有する図
外のフォトレジスト膜を形成し、このフォトレジスト膜
をマスクとしてＣ4 Ｆ8 ／Ａｒ／Ｏ2 の混合ガスを用い
たプラズマエッチング法を用い、層間絶縁膜１１２と第
３保護膜１１１とのエッチングレート比、すなわちＢＰ
ＳＧ膜とシリコン窒化膜とのエッチングレート比が５
０：１になる条件で行う。このため、前記第３保護膜１
１１は層間絶縁膜１１２のエッチングに際してのエッチ
ングストッパとして機能されることになり、層間絶縁膜
１１２におけるオーバエッチング量を５０％とした場合
でも、第３保護膜１１１の膜減りを５０％程度に抑制で
き、これにより第３保護膜１１１は表面側のほぼ１／２
がエッチングされる程度に抑えることができる。したが
って、前記トレンチ分離絶縁膜１０５（シリコン酸化膜
１０３，１０４）の表面及びｎ型不純物拡散層１０８の
表面がエッチングされることは無い。同様に、第１及び
第２の各保護膜１０９，１１０がエッチングされること
も無い。
【００２０】次いで、図８のように、ＣＨＦ3 ／Ｏ2 ガ
ス用いたプラズマエッチング法により、前記コンタクト
ホール１１３の底面に存在している第３保護膜１１１を
エッチング除去する。このとき、第３保護膜１１１とト
レンチ分離絶縁膜１０５とのエッチングレート比、すな
わちシリコン窒化膜とシリコン酸化膜とのエッチングレ
ート比が２：１程度になる条件で行う。また、コンタク
トホール１１３内に存在している第３保護膜１１１の膜
厚は１０〜２０ｎｍ程度であるので、この第３保護膜１
１１におけるオーバエッチング量を５０％程度とした場
合でも、トレンチ分離絶縁膜１０５の表面の膜減り量は
１０〜１５ｎｍ程度に抑制することができる。また、ｎ
型不純物拡散層１０８の表面においては、シリコンのエ
ッチングレートがシリコン窒化膜に対して小さいため、
第３保護膜１１１のオーバエッチングによってもｎ型不
純物拡散層１０８の表面のエッチングが抑制され、ｎ型
不純物拡散層１０８の拡散層深さが低減されることは殆
ど無い。また、コンタクトホール１１３内において第３
保護膜１１１がエッチングされても、第１及び第２の各
保護膜１０９，１１０がエッチングされることがないこ
とは言うまでもなく、ゲート電極１０７が露呈されるこ
とはない。
【００２１】しかる後、図２に示したように、前記コン
タクトホール１１３を含む前記層間絶縁膜１１２の表面
上に窒化チタンからなるバリアメタル膜１１４を成膜
し、さらにその上にタングステンからなる配線膜１１５
を成膜し、しかる上で所要のパターンに選択エッチング
することで前記コンタクトホール１１３において前記ｎ
型不純物拡散層１０８に電気接続される第１配線１１６
が形成され、図１及び図２に示したＭＯＳ型半導体装置
が完成される。
【００２２】以上のように、本発明では、層間絶縁膜１
１２を形成する前工程として、シリコン基板１０１の表
面、換言すればトレンチ分離絶縁膜１０５及びｎ型不純
物拡散層１０８の上に層間絶縁膜１１２とはエッチング
選択性のある材料からなる第３保護膜１１１を形成して
いる。このため、層間絶縁膜１１２にコンタクトホール
１１３を開口するためのエッチング工程において、コン
タクトホール１１３を開口するために用いるフォトレジ
ストマスクに目合わせずれが生じている場合でも、トレ
ンチ分離絶縁膜１０５がエッチングされることが防止さ
れる。また、その後の第３保護膜１１１のエッチング除
去工程においてトレンチ分離絶縁膜１０５が若干エッチ
ングされることがあっても、そのエッチング量を抑制す
ることができ、トレンチ分離絶縁膜１０５の表面に図１
０（ｂ）に示したような凹部が形成されることが防止さ
れる。したがって、その後における前記第１配線１１６
の形成工程において第１配線１１６がコンタクトホール
１１３内に埋設された場合でも、この第１配線１１６に
よってトレンチ分離絶縁膜１０５の実質的な分離距離が
短縮され、絶縁分離の分離特性が劣化されることが防止
される。
【００２３】また、同時にコンタクトホール１１３を開
口するための層間絶縁膜１１２のエッチング工程時に
は、ｎ型不純物拡散層１０８の表面は第３保護膜１１１
によって保護されているため、ｎ型不純物拡散層１０８
がエッチングされることは無い。また、その後の第３保
護膜１１１のエッチング時にも、第３保護膜１１１であ
るシリコン窒化膜とシリコンとのエッチング選択性によ
って、ｎ型不純物拡散層１０８の表面がエッチングされ
ることは殆ど無い。これにより、ＭＯＳ型半導体装置の
高集積化に伴ってｎ型不純物拡散層１０８の拡散層深さ
が浅く形成されている場合でも、その拡散深さが実質的
に低減されることは無く、ｎ型不純物拡散層１０８と第
１配線１１６との間のコンタクト抵抗の増大が防止で
き、かつｎ型不純物拡散層１０８における接合リークが
抑制できる。
【００２４】また、ＭＯＳ型半導体装置の製造工程の面
から見た場合には、図１０（ｃ）に示した従来技術のよ
うに、トレンチ分離絶縁膜１０５の表面上に選択的にエ
ッチングストッパ膜を形成する必要が無く、従来技術の
ような、エッチングストッパ膜を形成するためのポリシ
リコン膜の成長工程、及びこれを異方性エッチングして
サイドウォールとして残す工程が不要となる。なお、本
発明においても、第３保護膜１１１の形成と、コンタク
トホール開口時に第３保護膜１１１をエッチング除去す
る工程が必要であるが、第３保護膜１１１は層間絶縁膜
１１２を形成する際に連続して形成することが可能であ
り、また第３保護膜１１１のエッチングは層間絶縁膜１
１３をエッチングする際に連続して行うことが可能であ
り、従来技術のように、成膜工程とエッチング工程をそ
れぞれ独立して行う場合に比較して製造工程の簡略化、
工程時間の短縮が実現できる。
【００２５】さらに、前記した実施形態のように、ゲー
ト電極１０７に隣接した領域のｎ型不純物拡散層１０８
に対してコンタクトホール１１３を開口する場合につい
てみると、ゲート電極１０７の上面には第１保護膜１０
９が形成されており、またゲート電極１０７の側面には
第２保護膜１１０が形成されているため、コンタクトホ
ール１１３を開口する際のマスクとしてのフォトレジス
ト膜の開口窓がｎ型不純物拡散層１０８の領域よりも大
きい開口窓寸法に設定されていても、層間絶縁膜１１２
のエッチング工程時には、層間絶縁膜１１２と第１保護
膜１０９及び第２保護膜１１０とのエッチングレート比
によって、第１保護膜１０９と第２保護膜１１０が若干
エッチングされることがあっても、ゲート電極１０７が
エッチングされることはない。このため、開口されるコ
ンタクトホール１１３はゲート電極１０７の配列方向
（図１のＸ方向）には第２保護膜１１０で挟まれる領域
に制限され、これと直角な方向（図１のＹ方向）には、
トレンチ分離絶縁膜１０５上の第３保護膜１１１で囲ま
れる領域に制限され、結局セルフアラインによりその領
域が設定されることになる。したがって、ＭＯＳ型半導
体装置の高集積化に伴ってコンタクトホールの開口寸法
が微細化される一方で、コンタクトホールを開口する際
のマスクとなるフォトレジストマスクの開口窓の微細化
が困難で、しかもこの開口窓の目合わせ精度に高精度が
要求されるような場合においても、セルフアラインによ
ってコンタクトホール１１３を適切に開口することが可
能となる。
【００２６】なお、前記した実施形態において、第３保
護膜１１１が薄く形成された場合には、第１保護膜１０
９及び第２保護膜１１０をそれぞれシリコン窒化膜で形
成してもよい。このようにすれば、図７の工程におい
て、コンタクトホール１１３内において第３保護膜１１
１がエッチングされたときに、特にエッチングの進行が
他の箇所よりも速くなり易い第１保護膜１０９と第２保
護膜１１０が接触されている角部において第３保護膜１
１１のエッチングが進行され、この部分において下層の
第１保護膜１０９及び第２保護膜１１０が露呈された場
合でも第１保護膜１０９と第２保護膜１１０がエッチン
グされることを防止することができる。したがって、第
３保護膜１１１を薄く形成することで隣接するゲート電
極の間隔を短くでき、高集積化を図る上で有利になる。
【００２７】図９（ａ）及び（ｂ）は本発明をＤＲＡＭ
に適用した実施形態の平面レイアウト図とそのＣＣ線断
面図である。なお、前記実施形態と等価な部分には同一
符号を付してある。この実施形態では、それぞれメモリ
セルを構成するＭＯＳトランジスタの隣接領域のドレイ
ン領域としてのｎ型不純物拡散層１０８ｄに対してコン
タクトホール１１３を開口し、第１配線１１６としてビ
ット線を形成している。また、前記ビット線１１６を覆
う第２層間絶縁膜１１７を形成した後に、同様にしてソ
ース領域としてのｎ型不純物拡散層１０８ｓに対して第
２層間絶縁膜１１７及び層間絶縁膜１１２を通してコン
タクトホール１１８を開口している。これらのコンタク
トホール１１３，１１８の開口に際しても、前記実施形
態と同様に、第３保護膜１１１とのエッチング選択性を
利用することで、トレンチ分離絶縁膜１０５及びｎ型不
純物拡散層１０８ｄ，１０８ｓのエッチングを抑制する
ことができる。そして、前記コンタクトホール１１８内
にバリアメタル膜１１９及びタングステン等の配線材料
１２０を埋設して蓄積電極１２１を形成し、かつこの蓄
積電極１２１をその上面に形成した容量絶縁膜１２２及
び対向電極１２３とで記憶情報電荷を蓄積するキャパシ
タ１２４を構成し、その上を第３層間絶縁膜１２５で被
覆している。
【００２８】このように、本発明をＤＲＡＭに適用する
場合においては、メモリセルの一方のｎ型不純物拡散層
１０８ｄとビット線１１６とを電気接続するためのコン
タクトホール１１３、及び他方のｎ型不純物拡散層１０
８ｓとキャパシタ１２４とを電気接続するためのコンタ
クトホール１１８のそれぞれを開口する際に、第１ない
し第３の保護膜１０９，１１０，１１１を利用したエッ
チング工程を行うことにより、トレンチ分離絶縁膜１０
５及びｎ型不純物拡散層１０８ｄ，１０８ｓのエッチン
グを防止し、トレンチ分離絶縁膜１０５における分離特
性の劣化を防止し、かつｎ型不純物拡散層１０８ｄ，１
０８ｓにおけるコンタクト抵抗の増大と接合リークを防
止することができる。また、その一方で、図には示され
ていないがコンタクトホール開口用のマスクの開口窓の
寸法がコンタクトホール開口寸法によりも大きくても、
前記各保護膜１０９，１１０，１１１を利用したセルフ
アラインによって微細な開口寸法のコンタクトホールを
開口することが可能となり、高集積度のＤＲＡＭを製造
することが可能となる。
【００２９】ここで、本発明においては、第１ないし第
３の各保護膜は層間絶縁膜及びトレンチ分離絶縁膜に対
してエッチング選択性があれば実現できるものであり、
この要件を満たすものであれば、前記各保護膜、及び層
間絶縁膜の材料は前記実施形態のものに限定されること
はない。また、前記実施形態ではｎチャネルＭＯＳトラ
ンジスタを備えるＭＯＳ型半導体装置に適用している
が、ｐチャネルＭＯＳトランジスタを備えるＭＯＳ型半
導体装置、あるいはバイポーラトランジスタを含む半導
体装置においても同様に適用できることは言うまでもな
い。
【００３０】
【発明の効果】以上説明したように本発明は、半導体基
板の主面に形成されたトレンチ分離絶縁膜及び半導体素
子を覆う保護膜を形成し、この保護膜上に保護膜とはエ
ッチング選択性のある層間絶縁膜を形成し、前記層間絶
縁膜のエッチングレート比が保護膜のエッチングレート
比よりも大きい条件で層間絶縁膜をエッチングしてコン
タクトホールを開口することにより、少なくとも層間絶
縁膜のエッチング工程時にはトレンチ分離絶縁膜は保護
膜によって覆われてその表面がエッチングされることが
防止され、トレンチ分離絶縁膜における分離特性の劣化
が防止され、かつ同様に不純物拡散層の表面がエッチン
グされることも防止され、不純物拡散層におけるコンタ
クト抵抗の増大と接合リークが防止される。また、その
一方で、コンタクトホール開口用のマスクの開口窓の寸
法が不純物拡散層の平面面積より大きくい場合でも、保
護膜により半導体素子の必要領域がエッチングされるこ
とが防止され、セルフアラインによって微細な開口寸法
のコンタクトホールを開口することが可能となり、高集
積度の半導体装置を製造することが可能となる。
【図面の簡単な説明】
【図１】本発明をＭＯＳ型半導体装置に適用した実施形
態の平面レイアウト図である。
【図２】図１のＡＡ線、ＢＢ線に沿う拡大断面図であ
る。
【図３】図１及び図２の半導体装置の製造方法を工程順
に示す図のその１であり、図２と同一箇所の断面構造を
示す。
【図４】図１及び図２の半導体装置の製造方法を工程順
に示す図のその２であり、図２と同一箇所の断面構造を
示す。
【図５】図１及び図２の半導体装置の製造方法を工程順
に示す図のその３であり、図２と同一箇所の断面構造を
示す。
【図６】図１及び図２の半導体装置の製造方法を工程順
に示す図のその４であり、図２と同一箇所の断面構造を
示す。
【図７】図１及び図２の半導体装置の製造方法を工程順
に示す図のその５であり、図２と同一箇所の断面構造を
示す。
【図８】図１及び図２の半導体装置の製造方法を工程順
に示す図のその６であり、図２と同一箇所の断面構造を
示す。
【図９】本発明をＤＲＡＭに適用した実施形態の平面レ
イアウト図とそのＣＣ線断面図である。
【図１０】従来技術における問題点と従来の改善案を説
明するための断面図である。
【符号の説明】
１０１ ｐ型シリコン基板 １０５ トレンチ分離絶縁膜 １０６ ゲート酸化膜 １０７ ゲート電極 １０８ ｎ型不純物拡散層 １０９ 第１保護膜 １１０ 第２保護膜 １１１ 第３保護膜 １１２ 層間絶縁膜 １１３ コンタクトホール １１６ 第１配線 １１７ 第２層間絶縁膜 １１８ コンタクトホール １２４ キャパシタ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成されたトレンチ内に絶
    縁材料が埋設されたトレンチ分離絶縁膜と、前記トレン
    チ分離絶縁膜によって区画された前記半導体基板に形成
    された不純物拡散層と、前記半導体基板の表面上に形成
    された層間絶縁膜と、前記層間絶縁膜に開口されて前記
    不純物拡散層を開口するコンタクトホールと、前記コン
    タクトホール内に導電材料が配設された配線とを含む半
    導体装置において、前記コンタクトホールが開口された
    領域を除く前記半導体基板と層間絶縁膜との間に、前記
    層間絶縁膜及び前記トレンチ分離絶縁膜を構成する絶縁
    膜とはエッチング選択性のある保護膜が形成されている
    ことを特徴とする半導体装置。
  2. 【請求項２】 半導体基板上にゲート電極及びソース・
    ドレイン領域としての不純物拡散層で構成されるＭＯＳ
    トランジスタが形成されており、前記ゲート電極上に第
    １保護膜が形成され、前記ゲート電極の側面に第２保護
    膜が形成され、前記第１保護膜及び第２保護膜を覆う前
    記半導体基板の全面に第３保護膜が形成され、前記第３
    保護膜の上に前記第１ないし第３の保護膜とはエッチン
    グ選択性のある層間絶縁膜が形成され、前記層間絶縁膜
    及び前記第３保護膜には前記不純物拡散層を開口するた
    めのコンタクトホールが開口されていることを特徴とす
    る半導体装置。
  3. 【請求項３】 前記コンタクトホールは前記層間絶縁膜
    の上層領域の開口寸法が、前記第１ないし第３の保護膜
    と前記トレンチ分離絶縁膜で囲まれる前記半導体基板の
    平面領域の寸法よりも平面Ｘ方向または平面Ｙ方向の少
    なくとも一方の方向で大きい寸法である請求項２に記載
    の半導体装置。
  4. 【請求項４】 前記ＭＯＳトランジスタはＤＲＡＭのメ
    モリセルを構成し、前記コンタクトホールは前記ＭＯＳ
    トランジスタのソース・ドレイン領域を構成する不純物
    拡散層の一方とビット線とを接続するためのコンタクト
    ホール、あるいは前記不純物拡散層の他方とキャパシタ
    の電荷蓄積用の電極配線とを接続するためのコンタクト
    ホールの少なくとも一方として構成される請求項２また
    は３に記載の半導体装置。
  5. 【請求項５】 半導体基板の主面にトレンチを形成し、
    前記トレンチに絶縁材料を埋設してトレンチ分離絶縁膜
    を形成する工程と、前記トレンチ分離絶縁膜で区画され
    る前記半導体基板の主面に少なくとも不純物拡散層を含
    む半導体素子を形成する工程と、前記半導体基板の全面
    に保護膜を形成する工程と、前記保護膜の上に前記保護
    膜とはエッチング選択性のある層間絶縁膜を形成する工
    程と、前記層間絶縁膜及び前記保護膜を順次エッチング
    して前記不純物拡散層にまで達するコンタクトホールを
    開口する工程とを含むことを特徴とする半導体装置の製
    造方法。
  6. 【請求項６】 前記半導体素子を形成する工程は、前記
    半導体基板の主面上に積層構造のゲート酸化膜、ゲート
    電極及び第１保護膜を形成する工程と、前記ゲート電極
    を挟む前記半導体基板の主面にソース・ドレイン領域と
    しての不純物拡散層を形成する工程と、前記ゲート電極
    の側面に第２保護膜を形成する工程とを含み、前記半導
    体基板の全面に保護膜を形成する工程は、第３保護膜と
    して前記第１及び第２保護膜を覆う状態に形成する工程
    を含む請求項５に記載の半導体装置の製造方法。
  7. 【請求項７】 前記コンタクトホールの開口工程は、前
    記第３保護膜のエッチングレート比よりも大きいエッチ
    ングレート比で前記層間絶縁膜をエッチングする工程
    と、このエッチング工程の後に前記トレンチ分離絶縁膜
    のエッチングレート比よりも大きいエッチングレート比
    で前記第３保護膜をエッチングする工程とを含む請求項
    ５に記載の半導体装置の製造方法。
  8. 【請求項８】 前記コンタクトホールを開口する工程
    は、前記第１ないし第３の保護膜と前記トレンチ分離絶
    縁膜で囲まれる前記半導体基板の平面領域の寸法よりも
    平面Ｘ方向または平面Ｙ方向の少なくとも一方の方向に
    おいて大きい寸法の開口窓を有するマスクを用いて行う
    請求項７に記載の半導体装置の製造方法。
JP10122240A 1998-05-01 1998-05-01 半導体装置及びその製造方法 Pending JPH11317448A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP10122240A JPH11317448A (ja) 1998-05-01 1998-05-01 半導体装置及びその製造方法
TW088106994A TW406354B (en) 1998-05-01 1999-04-29 A semiconductor device and a manufacturing process therefor
DE19919962A DE19919962A1 (de) 1998-05-01 1999-04-30 Halbleitereinrichtung und zugehöriges Herstellungsverfahren
KR1019990015570A KR19990087996A (ko) 1998-05-01 1999-04-30 반도체디바이스및그제조공정

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10122240A JPH11317448A (ja) 1998-05-01 1998-05-01 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH11317448A true JPH11317448A (ja) 1999-11-16

Family

ID=14831066

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10122240A Pending JPH11317448A (ja) 1998-05-01 1998-05-01 半導体装置及びその製造方法

Country Status (4)

Country Link
JP (1) JPH11317448A (ja)
KR (1) KR19990087996A (ja)
DE (1) DE19919962A1 (ja)
TW (1) TW406354B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010045344A (ja) * 2008-07-18 2010-02-25 Nec Electronics Corp 半導体装置の製造方法および半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198500A (ja) * 2000-12-27 2002-07-12 Mitsubishi Electric Corp 半導体集積回路装置およびその製造方法
KR100880332B1 (ko) 2007-09-06 2009-01-28 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010045344A (ja) * 2008-07-18 2010-02-25 Nec Electronics Corp 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
KR19990087996A (ko) 1999-12-27
DE19919962A1 (de) 1999-11-11
TW406354B (en) 2000-09-21

Similar Documents

Publication Publication Date Title
US6657229B1 (en) Semiconductor device having multiple transistors sharing a common gate
US7192862B2 (en) Semiconductor device and method of manufacturing the same
US7808031B2 (en) Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device
US6462428B2 (en) Semiconductor device and method for manufacturing the same
US6274919B1 (en) Semiconductor device having a field-shield device isolation structure
US7633126B2 (en) Semiconductor device having a shared contact and method of fabricating the same
US5258645A (en) Semiconductor device having MOS transistor and a sidewall with a double insulator layer structure
JPH1126757A (ja) 半導体装置及びその製造方法
JPH1126728A (ja) 半導体装置及びその製造方法
US6580117B2 (en) Non-volatile semiconductor memory device and method of manufacturing the same
US6958520B2 (en) Semiconductor apparatus which comprises at least two kinds of semiconductor devices operable by voltages of different values
JP3311205B2 (ja) 半導体記憶装置及びその製造方法
JPH0955499A (ja) 半導体装置およびその製造方法
US5930633A (en) Integrated butt-contact process in shallow trench isolation
US20050067648A1 (en) Volatile memory devices and methods for forming same
JPH09191088A (ja) 半導体記憶装置およびその製造方法
US6124638A (en) Semiconductor device and a method of manufacturing the same
US20050045968A1 (en) Semiconductor device with borderless contact structure and method of manufacturing the same
JP3482171B2 (ja) 半導体装置及びその製造方法
US20060051908A1 (en) Method of fabricating semiconductor device
JPH11317448A (ja) 半導体装置及びその製造方法
JP2004055826A (ja) 半導体装置の製造方法
JPS60113460A (ja) ダイナミックメモリ素子の製造方法
US6274427B1 (en) Method of manufacturing a DRAM capacitor
JPH09312331A (ja) 半導体装置及びその製造方法