JPH0955499A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0955499A
JPH0955499A JP7205892A JP20589295A JPH0955499A JP H0955499 A JPH0955499 A JP H0955499A JP 7205892 A JP7205892 A JP 7205892A JP 20589295 A JP20589295 A JP 20589295A JP H0955499 A JPH0955499 A JP H0955499A
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gate electrode
forming
opening
film
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Toshiaki Tsutsumi
聡明 堤
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 写真製版技術のアライメント精度を考慮した
アライメント余裕をとる必要がない集積化に適した半導
体装置およびその製造方法を提供する。 【解決手段】 素子分離用絶縁膜を構成する第１の絶縁
膜２および第２の絶縁膜３に設けられたトランジスタ用
開口部４内に埋込まれるように、ゲート電極１０および
１対のソース／ドレイン電極１４が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、平坦な上表面
を有する素子分離膜を含む半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】図１３１は、従来のＬＤＤ（Lightly Do
ped Drain ）構造を有するＭＩＳＦＥＴを示した平面図
であり、図１３２は図１３１の１００−１００線に沿っ
た断面図であり、図１３３は図１３１の２００−２００
線に沿った断面図である。図１３１および図１３２を参
照して、半導体基板９１の主表面の所定領域には活性領
域を囲むように、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法により製造される素子分離絶縁膜９２が形成さ
れている。素子分離絶縁膜９２下にはチャネルストップ
層９３が形成されている。活性領域上にはゲート絶縁膜
９４が形成されている。ゲート絶縁膜９４上および素子
分離絶縁膜９２上にはゲート電極９５が形成されてい
る。ゲート電極９５および素子分離絶縁膜９２を覆うよ
うに層間絶縁膜９９が形成されている。
【０００３】図１３３に示した断面では、素子分離絶縁
膜９２によって囲まれた活性領域に所定の間隔を隔てて
チャネル領域を規定するように高濃度不純物拡散層９８
ａおよび９８ｂが形成されている。高濃度不純物拡散層
９８ａおよび９８ｂの側端部には低濃度不純物拡散層９
７が形成されている。チャネル領域上にはゲート絶縁膜
９４を介してゲート電極９５が形成されており、ゲート
電極９５の両側面にはサイドウォール絶縁膜９６が形成
されている。層間絶縁膜９９の高濃度不純物拡散層９８
ａおよび９８ｂ上に位置する領域にはコンタクトホール
１０４ａおよび１０４ｂがそれぞれ形成されている。コ
ンタクトホール１０４ａの底面および側面に沿ってバリ
アメタル１０１ａが形成されており、そのバリアメタル
１０１ａの内面を埋込むように導電性膜１０２ａが形成
されている。バリアメタル１０１ａと導電性膜１０２ａ
とによって配線膜１０３ａが形成されている。また、コ
ンタクトホール１０４ｂ内においてもバリアメタル１０
１ｂと導電性膜１０２ｂとからなる配線膜１０３ｂが形
成されている。
【０００４】なお、ゲート電極９５は、素子分離絶縁膜
９２の形成後に熱酸化法を用いてゲート絶縁膜９４を形
成した後、そのゲート絶縁膜９４上に多結晶シリコン層
および金属シリサイド層を成膜してパターニングするこ
とによって形成する。
【０００５】
【発明が解決しようとする課題】図１３１および図１３
２に示すようにゲート電極９５の端部は素子分離絶縁膜
９２上に乗り上げて形成する必要がある。そのゲート幅
方向のアライメント余裕Ｌａは写真製版のアライメント
精度によって決定される。アライメント余裕Ｌａがアラ
イメント精度より小さい場合には図１３４および図１３
５に示すようにゲート電極９５がゲート幅方向にずれて
ゲート電極９５のゲート幅方向の端部と素子分離絶縁膜
９２との間に活性領域が露出する場合がある。この場
合、後の工程で不純物拡散層９７、９８ａおよび９８ｂ
を形成するためのイオン注入によりその露出された部分
にも不純物が注入されてしまう。その結果、その露出さ
れた部分に不純物拡散層９７、９８ａおよび９８ｂと同
じ導電型の不純物拡散層９８ｃが形成されてしまう。そ
れにより、不純物拡散層９８ｃの部分でソースとドレイ
ンとが電気的に導通するため、ＦＥＴは正常な動作を行
なうことができない。したがって、従来の構造ではアラ
イメント余裕Ｌａはアライメント精度以上にとる必要が
ある。
【０００６】また、図１３１および図１３３に示すアラ
イメント余裕Ｌｂも写真製版のアライメント精度以上に
とる必要がある。このアライメント余裕Ｌｂの値がアラ
イメント精度より小さい場合には、図１３６および図１
３７に示すように素子分離絶縁膜９２の端部上にコンタ
クトホール１０４ｂが形成されてしまう場合がある。こ
のような場合、配線１０３ｂによって不純物拡散層９７
および９８ｂとチャネルストップ層９３とが短絡されて
しまい、その結果ＦＥＴが正常動作しなくなるという不
都合が生じる。したがって、このアライメント余裕Ｌｂ
についても写真製版のアライメント精度以上にとる必要
がある。
【０００７】ここで、アライメント精度は装置性能によ
って決定される有限の正の値であり、たとえば典型的に
は０．１〜０．２μｍである。このアライメント精度に
相当する寸法（アライメント余裕）が、ＶＬＳＩのパタ
ーン配置において余分に必要になるため、高集積化の妨
げになるという問題点があった。
【０００８】また、従来の半導体装置では、ゲート電極
９５を通常のＲＩＥ（Reactive IonEtching）法でパタ
ーニングする場合、素子分離絶縁膜９２の段差部分が急
峻なほどゲート電極９５をオーバエッチングする必要が
ある。ゲート電極９５は、薄いゲート絶縁膜９４をスト
ッパとしてエッチングしている。この場合、ゲート絶縁
膜９４が５ｎｍ以下と薄くなるに従ってゲート電極９５
のパターニングは困難になる。つまり、ゲート電極９５
を構成する多結晶シリコンとゲート絶縁膜９４を構成す
るシリコン酸化膜とのエッチングの選択比がそれほど大
きくないので、ゲート電極９５のオーバエッチング時に
エッチングストッパであるゲート絶縁膜９４が削り取ら
れる場合がある。この場合には、シリコン基板９１の表
面がえぐられるという問題が発生する。このような問題
はゲート絶縁膜９４が薄いほど顕著になる。
【０００９】この発明は、上記のような課題を解決する
ためになされたもので、この発明の１つの目的は、半導
体装置において、従来必要であったアライメント余裕を
なくすことによって高集積化を図ることである。
【００１０】この発明のもう１つの目的は、半導体装置
において、薄いゲート絶縁膜上でゲート電極をパターニ
ングしたとしても半導体基板をえぐることのない構造を
提供することである。
【００１１】この発明のさらにもう１つの目的は、半導
体装置の製造方法において、薄いゲート絶縁膜上のゲー
ト電極をパターニングする際に半導体基板をえぐる危険
性のない製造方法を提供することである。
【００１２】
【課題を解決するための手段】この発明の一の局面にお
ける半導体装置は、素子分離膜と、１対のソース／ドレ
イン領域と、ゲート電極と、サイドウォール絶縁膜と、
１対のソース／ドレイン電極とを備えている。素子分離
膜は、半導体基板の主表面上に、平坦な上表面を有する
ように形成されており、複数の層からなり、所定の開口
を有する。１対のソース／ドレイン領域は、上記開口内
に位置する半導体基板の主表面に所定の間隔を隔ててチ
ャネル領域を規定するように形成されている。ゲート電
極は、チャネル領域上にゲート絶縁膜を介して素子分離
膜の開口内の所定領域を埋込むように形成されており、
素子分離膜の上表面とほぼ同じ高さの上表面を有する。
サイドウォール絶縁膜は、１対のソース／ドレイン領域
を取囲むように、素子分離膜の開口の内側面とゲート電
極の両側面とに沿って形成されている。１対のソース／
ドレイン電極は、サイドウォール絶縁膜によって囲まれ
た領域内を充填するように形成されており、１対のソー
ス／ドレイン領域に電気的に接続されている。また、１
対のソース／ドレイン電極は素子分離膜の上表面とほぼ
同じ高さの上表面を有している。また、ゲート電極と１
対のソース／ドレイン電極とはサイドウォール絶縁膜に
よって電気的に絶縁されている。この半導体装置では、
このように平坦な上表面を有する素子分離膜に設けられ
た開口内にゲート電極が埋込まれるように形成されてい
るので、ゲート電極の端部は自己整合的に決定されて素
子分離膜の開口からはみ出すことがない。その結果、従
来のようにアライメント精度を考慮したアライメント余
裕をとる必要がなく、それにより高集積化を図ることが
できる。また、平坦な上面を有する素子分離膜の開口内
に、ゲート電極および１対のソース／ドレイン領域が埋
込まれ、かつ、ゲート電極および１対のソース／ドレイ
ン電極の上表面が素子分離膜の上表面とほぼ同じ高さに
形成されているので、全体として平坦な構造になり、そ
の結果、上方に形成される配線などのパターニングを容
易に行なうことができる。なお、上記した半導体装置に
おいて、ゲート電極の下方に位置する半導体基板の主表
面にのみソース／ドレイン領域とは異なる導電型の不純
物領域を埋込むように形成してもよい。その場合には、
パンチスルー現象を有効に抑制することができる。ま
た、上記した半導体装置において、ゲート電極を、ゲー
ト絶縁膜上に形成されたＵ字形状のポリシリコン層とそ
のＵ字形状のポリシリコン層を充填するように形成され
た金属シリサイド層とを含むように構成してもよい。そ
の場合には、不純物の拡散しやすい金属シリサイド層に
よってポリシリコン層への不純物の拡散をより容易に行
なうことができる。また、上記した半導体装置におい
て、素子分離膜を、第１の絶縁膜とその上に形成された
導電膜とその上に形成された第２の絶縁膜とによって構
成してもよい。その場合には、導電膜によってフィール
ドシールド構造の分離を構成することができ、その結果
素子分離特性を向上させることができる。
【００１３】この発明の他の局面による半導体装置は、
素子分離膜と、１対のソース／ドレイン領域と、ゲート
電極と、サイドウォール絶縁膜と、１対のソース／ドレ
イン電極と、ゲート配線とを備えている。ゲート配線は
ゲート電極に電気的に接続するように形成されている。
素子分離膜は、半導体基板の主表面に形成された第１の
絶縁膜とその第１の絶縁膜上に形成され溝部を有する第
２の絶縁膜とを含んでいる。ゲート配線は第２の絶縁膜
の溝部を埋込むように形成されるとともにゲート電極と
一体的に形成され、第２の絶縁膜の上表面とほぼ同じ高
さの上表面を有している。ゲート配線およびゲート電極
と、１対のソース／ドレイン電極とはサイドウォール絶
縁膜によって電気的に絶縁されている。この半導体装置
では、このようにゲート電極および１対のソース／ドレ
イン電極のみならずゲート配線も溝部に埋込むように形
成されているので、素子の平坦性をより向上させること
ができる。また、ゲート電極とゲート配線とが一体的に
形成されるので、ゲート電極とゲート配線とを同時に形
成することができる。これにより、製造プロセスを簡略
化することができる。
【００１４】この発明のさらに他の局面による半導体装
置は、素子分離膜と、ソース／ドレイン領域と、ゲート
電極と、サイドウォール絶縁膜と、１対のソース／ドレ
イン電極と、ゲート配線とを備えている。素子分離膜
は、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜
と、第４の絶縁膜とを含んでいる。第２の絶縁膜は第１
の絶縁膜とは異なる材質を有し、第３の絶縁膜は第２の
絶縁膜とは異なる材質を有し、第４の絶縁膜は第３の絶
縁膜とは異なる材質を有する。第３および第４の絶縁膜
には共通の溝部が形成されている。ゲート配線は、上記
した溝部を埋込むように形成されるとともにゲート電極
と一体的に形成されている。またゲート配線は、第４の
絶縁膜の上表面とほぼ同じ高さの上表面を有し、かつ第
３の絶縁膜の厚みと第４の絶縁膜の厚みとの和にほぼ等
しい膜厚を有する。ゲート配線およびゲート電極と、１
対のソース／ドレイン電極とはサイドウォール絶縁膜に
よって電気的に絶縁されている。この半導体装置では、
ゲート電極および１対のソース／ドレイン電極のみなら
ずゲート配線も溝部を埋込むように形成されているの
で、素子の平坦性をより向上させることができる。ま
た、ゲート電極とゲート配線とが一体的に形成されてい
るので、製造プロセスを簡略化することもできる。ま
た、ゲート配線が、第３の絶縁膜の厚みと第４の絶縁膜
の厚みとの和にほぼ等しい膜厚を有するように形成され
るので、第３および第４の絶縁膜の厚みを制御すること
により容易にゲート配線の厚みを制御することができ
る。
【００１５】この発明の他の局面による半導体装置は、
素子分離膜と、１対のソース／ドレイン領域と、ゲート
電極と、サイドウォール絶縁膜と、１対のソース／ドレ
イン電極と、ゲート配線とを備えている。素子分離膜
は、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜と
を含んでいる。第１の絶縁膜は半導体基板の主表面上に
形成されている。第２の絶縁膜は第１の絶縁膜上に形成
されており、第１の絶縁膜とは異なる材質を有する。第
３の絶縁膜は、第２の絶縁膜上に形成されており、第２
の絶縁膜とは異なる材質を有する。ゲート配線は、上記
した溝部を埋込むように形成されるとともにゲート電極
と一体的に形成されている。またゲート配線は、第３の
絶縁膜の上表面とほぼ同じ高さの上表面を有し、かつ第
３の絶縁膜の厚みとほぼ等しい膜厚を有する。ゲート配
線およびゲート電極と、１対のソース／ドレイン領域と
はサイドウォール絶縁膜によって電気的に絶縁されてい
る。
【００１６】このようにこの半導体装置では、平坦な上
面を有する素子分離絶縁膜の開口内にゲート電極および
１対のソース／ドレイン電極が埋込まれるとともに、第
２の絶縁膜に形成された溝部にゲート配線が埋込まれて
いるので、素子の平坦性をより改善することができる。
また、ゲート配線とゲート電極とが一体的に形成されて
いるので、ゲート電極とゲート配線とを同時に形成する
ことができ、製造プロセスを簡略化することができる。
さらに、第３の絶縁膜とほぼ同じ厚みにゲート配線を形
成するので、第３の絶縁膜の厚みを制御することによっ
てゲート配線の厚みを容易に制御することができる。
【００１７】この発明のさらに他の局面による半導体装
置は、素子分離膜と、１対のソース／ドレイン領域と、
ゲート電極と、サイドウォール絶縁膜と、１対のソース
／ドレイン電極と、配線層と、連結用溝と、導電膜とを
備えている。素子分離膜は、平坦な上表面を有するとと
もに所定の開口を有し、かつ溝部を有する。配線層は、
素子分離膜の溝部に埋込むように形成されるとともに、
素子分離膜の上表面とほぼ同じ高さの上表面を有する。
連結用溝は、ソース／ドレイン電極の一方と配線層との
間に位置するサイドウォール絶縁膜に形成されている。
導電膜は、連結用溝に埋込まれており、ソース／ドレイ
ン電極の一方と配線層とを電気的に接続するためのもの
である。ゲート電極と１対のソース／ドレイン電極とは
サイドウォール絶縁膜によって電気的に分離されてい
る。この半導体装置では、平坦な上面を有する素子分離
膜の開口内にゲート電極および１対のソース／ドレイン
電極が形成され、素子分離膜の溝部に配線層が埋込まれ
ているので、平坦な素子構造を提供することができる。
さらに、その配線層とソース／ドレイン電極の一方とが
連結用溝に埋込まれた導電膜を介して電気的に接続され
ているので、容易にソース／ドレイン電極につながる配
線層を形成することができる。
【００１８】この発明の他の局面による半導体装置は、
平坦な上表面と所定の開口とを有する素子分離膜と、１
対のソース／ドレイン領域と、ゲート電極と、サイドウ
ォール絶縁膜と、１対のソース／ドレイン電極と、層間
絶縁膜とを備えている。層間絶縁膜は、素子分離膜、ゲ
ート電極および１対のソース／ドレイン電極上に形成さ
れている。素子分離膜は、第１の絶縁膜と第２の絶縁膜
とを含んでいる。第１の絶縁膜は半導体基板の主表面上
に形成されており、第２の絶縁膜は第１の絶縁膜上に形
成され第１の絶縁膜とは異なる材質を有する。サイドウ
ォール絶縁膜は、素子分離膜の開口の内側面とゲート電
極の両側面とに沿って形成されており、第１のサイドウ
ォール絶縁膜と第２のサイドウォール絶縁膜とを含んで
いる。第１のサイドウォール絶縁膜は半導体基板の主表
面上に形成されている。第２のサイドウォール絶縁膜
は、第１のサイドウォール絶縁膜上に形成されており第
２の絶縁膜と同じ材質を有している。層間絶縁膜は第２
の絶縁膜とは異なる材質を有している。ソース／ドレイ
ン電極の一方の上面および側面を露出するように、層間
絶縁膜、第２の絶縁膜および第２のサイドウォール絶縁
膜にコンタクトホールが形成されている。そのコンタク
トホールを充填するとともに、コンタクトホール内で一
方のソース／ドレイン電極の上面および側面に電気的に
接触するように配線が形成されている。この半導体装置
では、コンタクトホール内でソース／ドレイン電極の上
面のみならず側面にも電気的に接触するように配線が形
成されているので、配線とソース／ドレイン電極との接
触面積を増大させることができ、その結果コンタクト抵
抗を低下させることができる。
【００１９】この発明のさらに他の局面による半導体装
置は、平坦な上面と所定の開口を有する素子分離膜と、
１対のソース／ドレイン領域と、上記開口内に形成され
たゲート電極と、サイドウォール絶縁膜と、上記開口内
に形成された１対のソース／ドレイン電極と、層間絶縁
膜とを備えている。層間絶縁膜は、素子分離膜、ゲート
電極および１対のソース／ドレイン電極上に形成されて
いる。素子分離膜は、第１の絶縁膜と、第２の絶縁膜
と、第３の絶縁膜とを含んでいる。第１の絶縁膜は半導
体基板の主表面上に形成されている。第２の絶縁膜は第
１の絶縁膜上に形成され、第２の絶縁膜とは異なる材質
を有する。第３の絶縁膜は、第２の絶縁膜上に形成され
ており、第２の絶縁膜とは異なる材質を有する。サイド
ウォール絶縁膜は、少なくとも第１のサイドウォール絶
縁膜と第２のサイドウォール絶縁膜とを含んでいる。第
１のサイドウォール絶縁膜は第２の絶縁膜と同じ材質を
有している。第２のサイドウォール絶縁膜は、第１のサ
イドウォール絶縁膜上に形成されており、第３の絶縁膜
と同じ材質を有する。ソース／ドレイン電極の一方の上
面および側面を露出するように、層間絶縁膜、第３の絶
縁膜および第２のサイドウォール絶縁膜にコンタクトホ
ールが形成されている。そのコンタクトホールを充填す
るとともに、コンタクトホール内で一方のソース／ドレ
イン電極の上面および側面に電気的に接触するように配
線が形成されている。この半導体装置においても、コン
タクトホール内でソース／ドレイン電極の上面のみなら
ず側面にも電気的に接触するように配線が形成されてい
るので、ソース／ドレイン電極と配線との接触面積を増
大させることができ、コンタクト抵抗を低減することが
できる。また、平坦な上面を有する素子分離膜の開口内
にゲート電極と１対のソース／ドレイン電極とが埋込ま
れているので、素子の平坦性をより改善することができ
る。さらに、ゲート電極は素子分離膜の開口内に埋込ま
れるように形成されているので、従来のようなアライメ
ント余裕を考慮する必要がなくなる。これにより、高集
積化を図ることもできる。
【００２０】この発明の他の局面による半導体装置は、
素子分離膜と、１対のソース／ドレイン領域と、ゲート
電極と、サイドウォール絶縁膜と、１対のソース／ドレ
イン電極とを備えている。素子分離膜は、半導体基板の
主表面上に平坦な上表面を有するように形成されてお
り、所定の開口を有する。１対のソース／ドレイン領域
は、上記素子分離膜の開口内に位置する半導体基板の主
表面に所定の間隔を隔ててチャネル領域を規定するよう
に形成されている。ゲート電極は、チャネル領域上にゲ
ート絶縁膜を介して形成されており、素子分離膜の上表
面よりも所定の厚み分高い上表面を有している。またゲ
ート電極は素子分離膜の開口内の所定領域を埋込むよう
に形成されている。サイドウォール絶縁膜は、１対のソ
ース／ドレイン領域を取囲むように、素子分離膜の開口
の内側面とゲート電極の両側面とに沿って形成されてい
る。１対のソース／ドレイン電極は、サイドウォール絶
縁膜によって囲まれた領域内を充填するように形成さ
れ、１対のソース／ドレイン領域に電気的に接続されて
いる。また、１対のソース／ドレイン電極は素子分離膜
の上表面とほぼ同じ高さの上表面を有している。ゲート
電極と１対のソース／ドレイン電極とはサイドウォール
絶縁膜によって電気的に絶縁されている。この半導体装
置では、平坦な上面を有する素子分離膜の開口内の所定
領域を埋込むようにゲート電極が形成されているので、
ゲート電極を開口内に自己整合的に形成することがで
き、それにより写真製版技術のアライメント精度を考慮
する必要がなくなる。その結果、アライメント余裕をと
る必要がなく、高集積化を図ることが可能となる。
【００２１】この発明のさらに他の局面による半導体装
置の製造方法では、半導体基板の主表面上に第１の絶縁
膜を形成する。その第１の絶縁膜上に第１の絶縁膜とは
異なる材質を有する第２の絶縁膜を形成する。第２の絶
縁膜と第１の絶縁膜との所定領域をエッチングすること
によりトランジスタ用開口を形成する。トランジスタ用
開口を埋込むように、第２の絶縁膜とは異なる材質を有
する第３の絶縁膜を形成する。第３の絶縁膜の所定領域
にゲート電極用開口を形成する。ゲート電極用開口内に
位置する半導体基板の主表面上にゲート絶縁膜を形成す
る。ゲート電極用開口内のゲート絶縁膜上にゲート電極
用開口を埋込むようにゲート電極を形成する。第３の絶
縁膜を除去した後ゲート電極の両側面に接触するように
サイドウォール絶縁膜を形成する。トランジスタ用開口
内のゲート電極が形成されていない半導体基板の主表面
に不純物をイオン注入することによって１対のソース／
ドレイン領域を形成する。トランジスタ用開口内のゲー
ト電極およびサイドウォール絶縁膜が形成されていない
領域を埋込むとともに１対のソース／ドレイン領域に電
気的に接続するように１対のソース／ドレイン電極を形
成する。この半導体装置の製造方法では、第３の絶縁膜
に形成されたゲート電極用開口を埋込むようにゲート電
極が形成されるので、ゲート電極を自己整合的に形成す
ることができ、その結果写真製版技術のアライメント精
度を考慮してアライメント余裕をとる必要がない。それ
により高集積化を図ることが可能な半導体装置を容易に
製造することができる。また、トランジスタ用開口内に
ゲート電極および１対のソース／ドレイン電極が埋込ま
れて形成されるので、平坦性をより改善することがで
き、後の工程で配線などのパターニングを容易に行なう
ことができる。また、上記した製造方法において、ゲー
ト絶縁膜を形成する工程に先立って、第３の絶縁膜およ
び素子分離膜をマスクとしてゲート電極用開口内の半導
体基板の表面に不純物をイオン注入することによってソ
ース／ドレイン領域とは異なる導電型の不純物領域を形
成してもよい。このようにすれば、パンチスルーを抑制
し得る不純物領域をゲート電極の直下のみに自己整合的
に選択的に形成することができる。また、上記製造方法
において、ゲート電極用開口を形成する際に、第３の絶
縁膜上にエッチングマスクを形成した後そのエッチング
マスクにゲート電極のためのマスク開口を形成し、その
マスク開口の内側面にエッチングマスクと同じ材質から
なるサイドウォール膜を形成し、エッチングマスクとサ
イドウォール膜とをマスクとして第３の絶縁膜をエッチ
ングすることによりゲート電極用開口を形成するように
してもよい。そのようにすれば、写真製版技術の限界よ
りも小さいゲート電極用開口を形成することができ、よ
り高集積化に適した半導体装置を製造することができ
る。また、上記した製造方法において、第３の絶縁膜を
除去する際に、ゲート絶縁膜の膜厚よりも厚い膜厚の第
３の絶縁膜が残余するように第３の絶縁膜を部分的に除
去するようにしてもよい。そのようにすれば、第３の絶
縁膜を除去する際のエッチングによってゲート絶縁膜が
エッチングされるのを防止することができ、ゲート電極
が剥離するのを防止することができる。この場合、残余
した第３の絶縁膜はサイドウォール絶縁膜形成時のオー
バエッチングによって除去することができる。
【００２２】この発明の他の局面による半導体装置の製
造方法では、半導体基板の主表面上に第１の絶縁膜を形
成する。その第１の絶縁膜上の所定領域をエッチングす
ることによりトランジスタ用開口を形成する。トランジ
スタ用開口を埋込むように第１の絶縁膜とは異なる材質
を有する第２の絶縁膜を形成する。第２の絶縁膜の所定
領域にゲート電極用開口を形成する。ゲート電極用開口
に位置する半導体基板の主表面上にゲート絶縁膜を形成
する。ゲート電極用開口内のゲート絶縁膜上にゲート電
極用開口を埋込むようにゲート電極を形成する。第２の
絶縁膜を除去した後ゲート電極の両側面に接触するよう
にサイドウォール絶縁膜を形成する。トランジスタ用開
口内のゲート電極が形成されていない半導体基板の主表
面に不純物をイオン注入することによって１対のソース
／ドレイン領域を形成する。トランジスタ用開口内のゲ
ート電極およびサイドウォール絶縁膜が形成されていな
い領域を埋込むとともに１対のソース／ドレイン領域に
電気的に接続するように１対のソース／ドレイン電極を
形成する。この半導体装置の製造方法では、第１の絶縁
膜のみによって素子分離膜を構成することによって、素
子分離膜の構造を簡素化することができ、製造プロセス
を簡略化することができる。また、ゲート電極をゲート
電極用開口を埋込むように形成することによって、ゲー
ト電極の端部を自己整合的に形成することができ、それ
により写真製版技術のアライメント精度を考慮してアラ
イメント余裕をとる必要がない。その結果高集積度を得
ることが可能な半導体装置を容易に製造することができ
る。
【００２３】この発明のさらに他の局面による半導体装
置の製造方法は、半導体基板の主表面上に第１の絶縁膜
を形成する。その第１の絶縁膜上に導電膜を形成する。
導電膜上に第２の絶縁膜を形成する。第１の絶縁膜、導
電膜および第２の絶縁膜の所定領域をエッチングしてト
ランジスタ用開口を形成する。トランジスタ用開口を埋
込むように第２の絶縁膜とは異なる材質を有する第３の
絶縁膜を形成する。第３の絶縁膜の所定領域にゲート電
極用開口を形成する。ゲート電極用開口に位置する半導
体基板の主表面上にゲート絶縁膜を形成するとともにト
ランジスタ用開口の側壁に露出する導電膜の側面に第４
の絶縁膜を形成する。ゲート電極用開口内のゲート絶縁
膜上にゲート電極用開口を埋込むようにゲート電極を形
成する。第３の絶縁膜を除去した後ゲート電極の両側面
に接触するようにサイドウォール絶縁膜を形成する。ト
ランジスタ用開口内のゲート電極が形成されていない半
導体基板の主表面に不純物をイオン注入することによっ
て１対のソース／ドレイン領域を形成する。トランジス
タ用開口内のゲート電極およびサイドウォール絶縁膜が
形成されていない領域を埋込むとともに１対のソース／
ドレイン領域に電気的に接続するように１対のソース／
ドレイン電極を形成する。この半導体装置の製造方法で
は、素子分離膜の中間層として導電膜を採用することに
よって、フィールドシールド構造の分離を行なうことが
でき、素子分離特性の優れた半導体装置を製造すること
ができる。なお、トランジスタ形成用開口の側壁に露出
する導電膜の側面には第４の絶縁膜が形成されているの
で、その導電膜とソース／ドレイン電極とが電気的に接
触するのを防止することができる。
【００２４】この発明の他の局面による半導体装置の製
造方法では、半導体基板の主表面上に第１の絶縁膜、そ
の上に導電膜、その上に第２の絶縁膜を形成する。第２
の絶縁膜、導電膜および第１の絶縁膜の所定領域をエッ
チングしてトランジスタ用開口を形成する。トランジス
タ用開口の内側面に沿って第２の絶縁膜と同じ材質を有
する第１のサイドウォール絶縁膜を形成する。トランジ
スタ用開口を埋込むように第２の絶縁膜とは異なる材質
を有する第３の絶縁膜を形成する。第３の絶縁膜の所定
領域にゲート電極用開口を形成する。ゲート電極用開口
に位置する半導体基板の主表面上にゲート絶縁膜を形成
する。ゲート電極用開口内のゲート絶縁膜上にゲート電
極用開口を埋込むようにゲート電極を形成する。第３の
絶縁膜を除去した後ゲート電極の両側面に接触するよう
に第２のサイドウォール絶縁膜を形成する。トランジス
タ用開口内のゲート電極が形成されていない半導体基板
の主表面に不純物をイオン注入することによって１対の
ソース／ドレイン領域を形成する。トランジスタ用開口
内のゲート電極と第１および第２のサイドウォール絶縁
膜が形成されていない領域を埋込むとともに１対のソー
ス／ドレイン領域に電気的に接続するように１対のソー
ス／ドレイン電極を形成する。この半導体装置の製造方
法によれば、素子分離膜の中間層として導電膜を採用す
ることによって、フィールドシールド構造の分離を行な
うことができ、分離特性を向上し得る半導体装置を製造
することができる。また、第１のサイドウォール絶縁膜
が導電膜の側面を覆うように形成されるので、その導電
膜とソース／ドレイン電極とを容易に絶縁することがで
きる。
【００２５】この発明のさらに他の局面による半導体装
置の製造方法では、半導体基板の主表面上に第１の絶縁
膜を形成する。第１の絶縁膜上に第１の絶縁膜とは異な
る材質を有する第２の絶縁膜を形成する。第１および第
２の絶縁膜の所定領域をエッチングすることによりトラ
ンジスタ用開口を形成する。トランジスタ用開口を埋込
むように第２の絶縁膜とは異なる材質を有する第３の絶
縁膜を形成する。第２の絶縁膜の所定領域に第１の絶縁
膜にまでは達しない配線用溝を形成する。第３の絶縁膜
の所定領域にゲート電極用開口を形成する。ゲート電極
用開口に位置する半導体基板の主表面上にゲート絶縁膜
を形成する。ゲート電極用開口および配線用溝を埋込む
ように、ゲート電極およびゲート電極配線を構成する導
電膜を形成する。トランジスタ用開口内に位置する第３
の絶縁膜を除去した後ゲート電極の両側面にサイドウォ
ール絶縁膜を形成する。トランジスタ用開口内のゲート
電極が形成されていない半導体基板の主表面に不純物を
イオン注入することによって１対のソース／ドレイン領
域を形成する。トランジスタ用開口内のゲート電極およ
びサイドウォール絶縁膜が形成されていない領域を埋込
むとともに１対のソース／ドレイン領域に電気的に接続
するように１対のソース／ドレイン電極を形成する。こ
の半導体装置の製造方法では、上記のようにゲート電極
用開口および配線用溝を埋込むようにゲート電極および
ゲート電極配線を構成する導電膜が形成されるので、ゲ
ート電極およびゲート電極配線を同時に形成することが
でき、その結果製造プロセスを簡略化することができ
る。また、ゲート電極用開口を埋込むようにゲート電極
が形成されているので、ゲート電極の端部を自己整合的
に形成することができ、それにより写真製版のアライメ
ント精度を考慮してアライメント余裕をとる必要がな
い。その結果、高集積化に適した半導体装置を容易に製
造することができる。
【００２６】この発明の他の局面による半導体装置の製
造方法では、半導体基板の主表面上に第１の絶縁膜を形
成する。その第１の絶縁膜上に第１の絶縁膜とは異なる
材質を有する第２の絶縁膜を形成する。第２の絶縁膜上
に第２の絶縁膜とは異なる材質を有する第３の絶縁膜を
形成する。第３の絶縁膜上に第３の絶縁膜とは異なる材
質を有する第４の絶縁膜を形成する。第１、第２、第３
および第４の絶縁膜の所定領域をエッチングすることに
よりトランジスタ用開口を形成する。トランジスタ用開
口を埋込むように第２および第４の絶縁膜とは異なる材
質を有する第５の絶縁膜を形成する。同一のエッチング
マスクを用いて、第３、第４および第５の絶縁膜の所定
領域をエッチングして、第３および第４の絶縁膜に第２
の絶縁膜に達する配線用溝を形成するとともに第５の絶
縁膜にゲート電極用開口を形成する。ゲート電極用開口
に位置する半導体基板の主表面上にゲート絶縁膜を形成
する。ゲート電極用開口および配線用溝を埋込むように
ゲート電極およびゲート電極配線を構成する導電膜を形
成する。トランジスタ用開口に位置する第５の絶縁膜を
除去した後ゲート電極の両側面にサイドウォール絶縁膜
を形成する。トランジスタ用開口内のゲート電極が形成
されていない半導体基板の主表面上に不純物をイオン注
入することによって１対のソース／ドレイン領域を形成
する。トランジスタ用開口内のゲート電極およびサイド
ウォール絶縁膜が形成されていない領域を埋込むととも
に１対のソース／ドレイン領域に電気的に接続するよう
に１対のソース／ドレイン電極を形成する。この半導体
装置の製造方法では、同一のエッチングマスクを用いて
配線用溝とゲート電極用開口とが同時に形成されるの
で、製造プロセスを簡略化することができる。また、ゲ
ート電極およびゲート電極用配線を構成する導電膜をゲ
ート電極用開口および配線用溝を埋込むように形成する
ので、ゲート電極とゲート電極配線とが一体化された構
造を容易に製造することができる。さらに、ゲート電極
配線の厚みは第３および第４の絶縁膜の厚みの和によっ
て決定されるので、第３および第４の絶縁膜の膜厚を所
定の値に制御することによって容易にゲート電極配線の
膜厚も制御することができる。
【００２７】この発明のさらに他の局面による半導体装
置の製造方法では、半導体基板の主表面上に第１の絶縁
膜を形成する。その第１の絶縁膜上に第１の絶縁膜とは
異なる材質を有する第２の絶縁膜を形成する。第２の絶
縁膜上に第２の絶縁膜とは異なる材質を有する第３の絶
縁膜を形成する。第１、第２および第３の絶縁膜の所定
領域をエッチングすることによりトランジスタ用開口を
形成する。トランジスタ用開口の表面上および第３の絶
縁膜の表面上に沿って第３の絶縁膜とは異なる材質を有
する第４の絶縁膜を形成する。トランジスタ用開口を埋
込むように第４の絶縁膜とは異なる材質を有する第５の
絶縁膜を形成する。同一のエッチングマスクを用いて、
第３および第４の絶縁膜の所定領域をエッチングして、
第３および第４の絶縁膜に第２の絶縁膜にまで達する配
線用溝を形成するとともに第４および第５の絶縁膜の所
定領域をエッチングして第４および第５の絶縁膜にゲー
ト電極用開口を形成する。そのゲート電極用開口に位置
する半導体基板の主表面上にゲート絶縁膜を形成する。
ゲート電極用開口および配線用溝を埋込むようにゲート
電極およびゲート電極配線を構成する導電膜を形成す
る。トランジスタ用開口内に位置する第４および第５の
絶縁膜を除去した後ゲート電極の両側面にサイドウォー
ル絶縁膜を形成する。トランジスタ用開口内のゲート電
極が形成されていない半導体基板の主表面に不純物をイ
オン注入することによって１対のソース／ドレイン領域
を形成する。ゲート電極およびサイドウォール絶縁膜が
形成されていないトランジスタ用開口内の領域を埋込む
とともに１対のソース／ドレイン領域に電気的に接続す
るように１対のソース／ドレイン電極を形成する。この
半導体装置の製造方法では、ゲート電極用開口および配
線用溝を埋込むようにゲート電極およびゲート電極配線
を構成する導電膜が形成されるので、ゲート電極とゲー
ト電極配線とが一体化された構造を製造プロセスを簡略
化しながら容易に形成することができる。また、第５の
絶縁膜を除去する際にゲート絶縁膜の側部には第４の絶
縁膜が存在するので、第５の絶縁膜を除去する際のエッ
チングによってゲート絶縁膜が横方向からエッチングさ
れるのを防止することができる。これによりゲート電極
の剥離を防止することができる。
【００２８】この発明の他の局面による半導体装置の製
造方法では、半導体基板の主表面上にシリコン酸化膜か
らなる第１の絶縁膜を形成する。その第１の絶縁膜上に
シリコン窒化膜からなる第２の絶縁膜を形成する。第２
の絶縁膜上にシリコン酸化膜からなる第３の絶縁膜を形
成する。第１、第２および第３の絶縁膜の所定領域をエ
ッチングすることによりトランジスタ用開口を形成す
る。トランジスタ用開口を埋込むようにリンがドープさ
れたシリコン酸化膜からなる第４の絶縁膜を形成する。
同一のエッチングマスクを用いて、第３および第４の絶
縁膜をエッチングしてゲート電極用開口と第２の絶縁膜
に達する配線溝とを形成する。ゲート電極用開口に位置
する半導体基板の主表面上にゲート絶縁膜を形成する。
ゲート電極用開口および配線用溝を埋込むようにゲート
電極およびゲート電極配線を構成する導電膜を形成す
る。トランジスタ用開口内に位置する第４の絶縁膜をフ
ッ化水素の蒸気を含むガスにより除去する。ゲート電極
の両側面にサイドウォール絶縁膜を形成する。トランジ
スタ用開口内のゲート電極が形成されていない半導体基
板の主表面に不純物をイオン注入することによって１対
のソース／ドレイン領域を形成する。トランジスタ用開
口内のゲート電極およびサイドウォール絶縁膜が形成さ
れていない領域を埋込むとともに１対のソース／ドレイ
ン領域に電気的に接続するように１対のソース／ドレイ
ン電極を形成する。この半導体装置の製造方法では、ゲ
ート電極用開口および配線用溝を埋込むようにゲート電
極およびゲート電極配線を構成する導電膜が形成される
ので、ゲート電極とゲート電極配線とが一体化された構
造を製造プロセスを簡略化しながら容易に形成すること
ができる。また、ゲート電極配線の膜厚は第３の絶縁膜
の膜厚とほぼ等しくなるので、第３の絶縁膜の膜厚を制
御することによってゲート電極配線の膜厚を容易に制御
することができる。この発明のさらに他の局面による半
導体装置の製造方法では、半導体基板の主表面上に第１
の絶縁膜を形成する。第１の絶縁膜上に第１の絶縁膜と
は異なる材質を有する第２の絶縁膜を形成する。第２の
絶縁膜上に、第２の絶縁膜とは異なる材質を有する第３
の絶縁膜を形成する。第３の絶縁膜上に、第３の絶縁膜
とは異なる材質を有する第４の絶縁膜を形成する。第
１、第２、第３および第４の絶縁膜の所定領域をエッチ
ングすることにより、トランジスタ用開口を形成する。
トランジスタ用開口を埋込むように第４の絶縁膜とは異
なる材質を有する第５の絶縁膜を形成する。第１のエッ
チングマスクを用いて第４の絶縁膜の所定領域をエッチ
ングすることにより第３の絶縁膜に達する第１の配線用
溝を形成する。第２のエッチングマスクを用いて、第３
および第５の絶縁膜の所定領域をエッチングすることに
より第２の絶縁膜にまで達する第２の配線用溝とゲート
電極用開口とを形成する。ゲート電極用開口に位置する
半導体基板の主表面上にゲート絶縁膜を形成する。ゲー
ト電極用開口および第２の配線用溝を埋込むようにゲー
ト電極およびゲート電極配線を構成する導電膜を形成す
る。トランジスタ用開口内に位置する第５の絶縁膜を除
去した後ゲート電極の両側面にサイドウォール絶縁膜を
形成する。トランジスタ用開口内のゲート電極が形成さ
れていない半導体基板の主表面に不純物をイオン注入す
ることによって１対のソース／ドレイン領域を形成す
る。トランジスタ用開口内のゲート電極およびサイドウ
ォール絶縁膜が形成されていない領域を埋込むとともに
１対のソース／ドレイン領域に電気的に接続するように
１対のソース／ドレイン電極を形成する。この半導体装
置の製造方法では、ゲート電極用開口および第２の配線
用溝を埋込むようにゲート電極およびゲート電極配線を
一体的に構成する導電膜を形成するので、製造プロセス
を簡略化しながらゲート電極とゲート電極配線とが一体
化された構造を容易に製造することができる。また、ゲ
ート電極を構成する導電膜がゲート電極用開口を埋込む
ように形成されるので、ゲート電極の端部も自己整合的
に形成される。これにより、写真製版のアライメント精
度を考慮してアライメント余裕をとる必要がなく、その
結果高集積化に適した半導体装置を容易に製造すること
ができる。
【００２９】この発明の他の局面による半導体装置の製
造方法では、半導体基板の主表面上に第１の絶縁膜を形
成する。その第１の絶縁膜上に第１の絶縁膜とは異なる
材質を有する第２の絶縁膜を形成する。第１および第２
の絶縁膜の所定領域をエッチングすることによりトラン
ジスタ用開口を形成する。トランジスタ用開口を埋込む
ように第２の絶縁膜とは異なる材質を有する第３の絶縁
膜を形成する。第２および第３の絶縁膜の所定領域をエ
ッチングすることにより第１の絶縁膜には達しない配線
用溝とゲート電極用開口とを形成する。ゲート電極用開
口内の半導体基板の主表面上にゲート絶縁膜を形成す
る。ゲート電極用開口および配線用溝を埋込むようにゲ
ート電極および埋込配線を形成する。トランジスタ用開
口内に位置する第３の絶縁膜を除去した後ゲート電極の
両側面とトランジスタ用開口の内側面とに沿ってサイド
ウォール絶縁膜を形成する。トランジスタ用開口内のゲ
ート電極が形成されていない半導体基板の主表面に不純
物をイオン注入することによって１対のソース／ドレイ
ン領域を形成する。トランジスタ用開口内のゲート電極
およびサイドウォール絶縁膜が形成されていない領域を
埋込むとともに１対のソース／ドレイン領域に電気的に
接続するように１対のソース／ドレイン電極を形成す
る。埋込配線とソース／ドレイン電極との間に位置する
サイドウォール絶縁膜を除去して連結用溝を形成する。
その連結用溝を埋込むように導電膜を形成する。この半
導体装置の製造方法では、埋込配線とソース／ドレイン
電極との間に位置するサイドウォール絶縁膜を除去して
連結用溝を形成した後その連結用溝を埋込むように導電
膜を形成することによって、埋込配線とソース／ドレイ
ン電極とを容易に接続することができる。
【００３０】この発明のさらに他の局面による半導体装
置の製造方法では、半導体基板の主表面上に第１の絶縁
膜を形成する。その第１の絶縁膜上に第１の絶縁膜とは
異なる材質を有する第２の絶縁膜を形成する。第１およ
び第２の絶縁膜の所定領域をエッチングすることにより
トランジスタ用開口を形成する。トランジスタ用開口を
埋込むように第２の絶縁膜とは異なる材質を有する第３
の絶縁膜を形成する。第２および第３の絶縁膜の所定領
域をエッチングすることによりゲート電極用開口を形成
する。ゲート電極用開口内の半導体基板の主表面上にゲ
ート絶縁膜を形成する。ゲート電極用開口を埋込むよう
にゲート電極を形成する。トランジスタ用開口内に位置
する第３の絶縁膜を除去した後、ゲート電極の両側面と
トランジスタ用開口の内側面とに沿ってサイドウォール
絶縁膜を形成する。トランジスタ用開口内のゲート電極
が形成されていない半導体基板の主表面に不純物をイオ
ン注入することによって１対のソース／ドレイン領域を
形成する。トランジスタ用開口内のゲート電極およびサ
イドウォール絶縁膜が形成されていない領域を埋込むと
ともに１対のソース／ドレイン領域に電気的に接続する
ように１対のソース／ドレイン電極を形成する。サイド
ウォール絶縁膜の上部を除去することによって絶縁膜用
溝を形成する。絶縁膜用溝を埋込むように第２の絶縁膜
と同じ材質の第４の絶縁膜を形成する。第２および第４
の絶縁膜、１対のソース／ドレイン電極およびゲート電
極上に第２の絶縁膜とは異なる材質を有する層間絶縁膜
を形成する。その層間絶縁膜の所定領域にコンタクトホ
ールを形成する。コンタクトホールの底部に位置する第
２および第４の絶縁膜の上部をエッチングしてソース／
ドレイン電極の側表面の一部を露出させる。コンタクト
ホールを充填するとともにソース／ドレイン電極の上表
面および側表面に接触するソース／ドレイン電極配線を
形成する。この半導体装置の製造方法では、ソース／ド
レイン電極とソース／ドレイン電極配線とがソース／ド
レイン電極の上表面のみならず側表面においても接触す
るので、接触面積が増大しコンタクト抵抗を低下させる
ことができる。また、層間絶縁膜の材質はその下に位置
する第２の絶縁膜とは異なるので、層間絶縁膜にコンタ
クトホールを形成した後第２および第４の絶縁膜の上部
をエッチングすることができる。その結果、第２および
第４の絶縁膜のエッチング量の制御が容易に行なえる。
【００３１】この発明の他の局面による半導体装置の製
造方法では、半導体基板の主表面上に第１の絶縁膜を形
成する。その第１の絶縁膜上に第１の絶縁膜とは異なる
材質を有する第２の絶縁膜を形成する。第２の絶縁膜上
に、第２の絶縁膜とは異なる材質を有する第３の絶縁膜
を形成する。第１、第２および第３の絶縁膜の所定領域
をエッチングすることによりトランジスタ用開口を形成
する。トランジスタ用開口を埋込むように第３の絶縁膜
と異なる材質を有する第４の絶縁膜を形成する。第２、
第３および第４の絶縁膜の所定領域をエッチングするこ
とにより、第１の絶縁膜に達しない深さの配線用溝とゲ
ート電極用開口とを形成する。ゲート電極用開口内の半
導体基板の主表面上にゲート絶縁膜を形成する。ゲート
電極用開口および配線用溝を埋込むようにゲート電極お
よび埋込配線を形成する。トランジスタ用開口内に位置
する第４の絶縁膜を除去した後ゲート電極の両側面に第
２の絶縁膜と同じ材質のサイドウォール絶縁膜を形成す
る。トランジスタ用開口内のゲート電極が形成されてい
ない半導体基板の主表面に不純物をイオン注入すること
によって１対のソース／ドレイン領域を形成する。ゲー
ト電極およびサイドウォール絶縁膜が形成されていない
トランジスタ用開口内の領域を埋込むとともに１対のソ
ース／ドレイン領域に電気的に接続するように１対のソ
ース／ドレイン電極を形成する。サイドウォール絶縁膜
の上部を除去して絶縁膜用溝を形成する。絶縁膜用溝を
埋込むように第３の絶縁膜と同じ材質の第５の絶縁膜を
形成する。第３および第５の絶縁膜上とゲート電極上と
ソース／ドレイン電極上とに第３の絶縁膜と同じ材質の
層間絶縁膜を形成する。その層間絶縁膜の所定領域にコ
ンタクトホールを形成する。コンタクトホールの底部に
位置する第３および第５の絶縁膜をエッチングしてソー
ス／ドレイン電極の側表面の一部を露出させる。コンタ
クトホールを充填するとともにソース／ドレイン電極の
上表面および側表面に接触するソース／ドレイン電極配
線を形成する。この半導体装置の製造方法では、ソース
／ドレイン電極とソース／ドレイン電極配線とがソース
／ドレイン電極の上表面のみならず側表面においても接
触するように形成されるので、接触面積が増大し、コン
タクト抵抗を低減することができる。また、層間絶縁膜
と第３および第５の絶縁膜とが同一の材質を有するの
で、層間絶縁膜にコンタクトホールを形成する際のエッ
チングによって、連続して第３および第５の絶縁膜をエ
ッチングすることができる。これにより、製造プロセス
を簡略化することができる。
【００３２】この発明のさらに他の局面による半導体装
置の製造方法では、半導体基板の主表面上に第１の絶縁
膜を形成する。その第１の絶縁膜上に第１の絶縁膜とは
異なる材質を有する第２の絶縁膜を形成する。第１およ
び第２の絶縁膜の所定領域をエッチングしてトランジス
タ用開口を形成する。トランジスタ用開口を埋込むよう
に第２の絶縁膜とは異なる材質を有する第３の絶縁膜を
形成する。同一のエッチングマスクを用いて第１および
第２の絶縁膜の所定領域と第３の絶縁膜の所定領域とを
エッチングすることにより第１および第２の絶縁膜に半
導体基板に達しない深さの配線用溝を形成するとともに
第３の絶縁膜にゲート電極用開口を形成する。ゲート電
極用開口内の半導体基板の主表面上にゲート絶縁膜を形
成する。ゲート電極用開口および配線用溝を埋込むよう
に、ゲート電極およびゲート電極配線を構成する導電膜
を形成する。トランジスタ用開口内に位置する第３の絶
縁膜を除去した後ゲート電極の両側面にサイドウォール
絶縁膜を形成する。トランジスタ用開口内のゲート電極
が形成されていない半導体基板の主表面に不純物をイオ
ン注入することによって１対のソース／ドレイン領域を
形成する。トランジスタ用開口内のゲート電極およびサ
イドウォール絶縁膜が形成されていない領域を埋込むと
ともに１対のソース／ドレイン領域に電気的に接続する
ように１対のソース／ドレイン電極を形成する。この半
導体装置の製造方法では、ゲート電極用開口および配線
用溝を埋込むようにゲート電極およびゲート電極配線を
構成する導電膜が形成されるので、ゲート電極とゲート
電極配線とが一体化された構造を容易に製造することが
できる。また、同一のエッチングマスクを用いて第１お
よび第３の絶縁膜と、第１および第３の絶縁膜とは被エ
ッチング速度の異なる第２の絶縁膜とがエッチングされ
ることによって、半導体基板に達しない深さの配線用溝
とゲート電極用開口とが同時に形成されるので、製造プ
ロセスをさらに簡略化することができる。
【００３３】この発明の他の局面による半導体基板の製
造方法では、半導体基板の主表面上にシリコン酸化膜か
らなる第１の絶縁膜を形成する。その第１の絶縁膜の所
定領域をエッチングしてトランジスタ用開口を形成す
る。トランジスタ用開口内の半導体基板の主表面上に下
敷き酸化膜を形成する。下敷き酸化膜上にトランジスタ
用開口を埋込むようにシリコン窒化膜からなる第２の絶
縁膜を形成する。同一のエッチングマスクを用いて、第
１の絶縁膜の所定領域と第２の絶縁膜および下敷き酸化
膜の所定領域とをエッチングすることにより、第１の絶
縁膜に半導体基板に達しない深さの配線用溝を形成する
とともに第２の絶縁膜および下敷き酸化膜にゲート電極
用開口を形成する。ゲート電極用開口内に位置する半導
体基板の主表面上にゲート絶縁膜を形成する。ゲート電
極用開口および配線用溝を埋込むようにゲート電極およ
びゲート電極配線を構成する導電膜を形成する。トラン
ジスタ用開口内に位置する第２の絶縁膜を除去する。ゲ
ート電極の両側面にサイドウォール絶縁膜を形成すると
ともに下敷き酸化膜を除去する。トランジスタ用開口内
のゲート電極が形成されていない半導体基板の主表面に
不純物をイオン注入することによって１対のソース／ド
レイン領域を形成する。トランジスタ用開口内のゲート
電極およびサイドウォール絶縁膜が形成されていない領
域を埋込むとともに１対のソース／ドレイン領域に電気
的に接続するように１対のソース／ドレイン電極を形成
する。この半導体装置の製造方法では、ゲート電極用開
口および配線用溝を埋込むようにゲート電極およびゲー
ト電極配線を構成する導電膜が形成されるので、ゲート
電極とゲート電極配線とが一体化された構造を容易に製
造することができる。さらに、同一のエッチングマスク
を用いてシリコン酸化膜からなる第１の絶縁膜とシリコ
ン窒化膜からなる第２の絶縁膜との選択比を利用して配
線用溝とゲート電極用開口とが同時に形成されるので、
さらに製造プロセスを簡略化することができる。この場
合、素子分離膜は第１の絶縁膜の１層であるので複数の
層によって素子分離膜を形成する場合に比べて製造プロ
セスがより簡略化される。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
【００３５】（実施の形態１）図１〜図１７は、本発明
の実施の形態１による半導体装置の製造方法を説明する
ための断面図、平面図および斜視図である。まず、図１
４を参照して、実施の形態１の構造について説明する。
半導体基板１の主表面の活性領域にはチャネル領域を規
定するように所定の間隔を隔てて１対の高濃度不純物拡
散層１３が形成されている。高濃度不純物拡散層１３の
両側端部には低濃度不純物拡散層１１が形成されてい
る。高濃度不純物拡散層１３と低濃度不純物拡散層１１
とによってＬＤＤ構造のソース／ドレイン領域が構成さ
れる。また、活性領域に隣接するようにチャネルストッ
パ層となるイオン注入層５ａが形成されている。また、
活性領域の下方にはイオン注入層５ｂが埋込まれるよう
に形成されている。イオン注入層５ａおよび５ｂは、低
濃度不純物拡散層１１および高濃度不純物拡散層１３と
は逆の導電型を有している。半導体基板１の素子分離領
域上には第１の絶縁膜２が形成され、その第１の絶縁膜
２上には第２の絶縁膜３が形成されている。この第１の
絶縁膜２と第２の絶縁膜３とによって素子分離絶縁膜が
構成される。第１の絶縁膜２はたとえばシリコン酸化膜
からなり５０ｎｍ程度の厚みを有する。第２の絶縁膜は
たとえばシリコン窒化膜からなり４００ｎｍ程度の厚み
を有する。
【００３６】また、素子分離絶縁膜を構成する第２の絶
縁膜２の上面は平坦に形成されており、第１の絶縁膜２
および第２の絶縁膜３の活性領域上に位置する領域には
トランジスタ形成用開口部４が形成されている。トラン
ジスタ形成用開口部４内に埋込まれるようにゲート電極
１０と１対のソース／ドレイン電極１４が形成されてい
る。ゲート電極１０は、チャネル領域上にゲート絶縁膜
９を介して形成されている。ソース／ドレイン電極１４
は高濃度不純物拡散領域１３に接触するように形成され
ている。ゲート電極１０とソース／ドレイン電極１４と
の間と、ソース／ドレイン電極１４と第１の絶縁膜２お
よび第２の絶縁膜３との間には、それぞれサイドウォー
ル絶縁膜１２が形成されている。このサイドウォール絶
縁膜１２によって、ゲート電極１０と１対のソース／ド
レイン電極１４とが電気的に分離されている。
【００３７】なお、ゲート電極１０と１対のソース／ド
レイン電極１４との上表面は、第２の絶縁膜３の上表面
とほぼ同じ高さを有している。すなわち、第２の絶縁膜
３、ゲート電極１０および１対のソース／ドレイン電極
１４の上表面は全体的に平坦な構造を有している。ま
た、一方のソース／ドレイン電極１４の上面にはバリア
メタル１５および第１の配線１６が電気的に接続されて
いる。また、第２の絶縁膜３、サイドウォール絶縁膜１
２、１対のソース／ドレイン電極１４およびゲート電極
１０を覆うように層間絶縁膜１７が形成されている。そ
の層間絶縁膜１７の他方のソース／ドレイン電極１４上
に位置する領域にはコンタクトホール１８が形成されて
いる。コンタクトホール１８内で他方のソース／ドレイ
ン電極１４の上面に接触するようにバリアメタル１９が
形成されている。バリアメタル１９の上表面上には第２
の配線２０が形成されている。
【００３８】このように、この実施の形態１による構造
では、素子分離絶縁膜を構成する第１の絶縁膜２および
第２の絶縁膜３に設けられたトランジスタ形成用開口部
４内にゲート電極１０が埋込まれるので、ゲート電極１
０の端部は自己整合的に決定されてトランジスタ形成用
開口部４からはみ出すことがない。それにより、図１３
１および図１３２に示した従来の構造のようにゲート電
極のアライメント精度を考慮したアライメント余裕Ｌａ
をとる必要がない。その結果、従来に比べてアライメン
ト余裕Ｌａがない分だけ高集積化することができる。ま
た、トランジスタ形成用開口部４内に埋込まれたゲート
電極１０および１対のソース／ドレイン電極１４の上表
面と、第２の絶縁膜３の上表面とがほぼ同じ高さを有し
ているので、全体的に平坦性が改善された構造を得るこ
とができる。これにより、後の工程で形成される配線な
どのパターニングが容易になるという効果を得ることが
できる。さらに、この実施の形態１の構造では、コンタ
クトホール１８の端部は、図１３６および図１３７に示
した従来の場合と異なり、素子分離絶縁膜を構成する第
２の絶縁膜３上に乗り上げても問題はない。図１４に示
した実施の形態１の構造ではコンタクトホール１８は半
導体基板１に達しないため図１３６および図１３７に示
した従来の構造のように接合を破壊することはない。つ
まり、図１４に示した実施の形態１の構造では図１３１
および図１３４に示したアライメント余裕Ｌｂは０また
は負の値であってもよい。したがって、これによっても
高集積化を図ることができる。
【００３９】以下、図１〜図１７を参照して、実施の形
態１による半導体装置の製造プロセスについて説明す
る。
【００４０】まず、図１に示すように、半導体基板１上
にＣＶＤ法または熱酸化法を用いてたとえばシリコン酸
化膜からなる第１の絶縁膜２を５０ｎｍ程度の厚みで形
成する。第１の絶縁膜２上に第１の絶縁膜２とは異なる
材質からなる第２の絶縁膜３（たとえばシリコン窒化
膜）を４００ｎｍ程度の厚みで形成する。これらの２層
の絶縁膜は素子分離用絶縁膜を構成する。
【００４１】次に、図２に示すように、写真製版技術お
よびＲＩＥ（Reactive Ion Etching）法を用いて、第２
の絶縁膜３および第１の絶縁膜２の所定領域を順次エッ
チングすることによって、半導体基板１の表面に達する
トランジスタ用開口部４を形成する。このトランジスタ
用開口部４は、たとえば１．２μｍ×０．６μｍの寸法
を有し、この場合、０．６μｍがゲート幅となる。この
状態から、イオン注入法を用いて第１の絶縁膜２と半導
体基板１との界面近傍にたとえばボロン（Ｂ）を１００
〜３００ｋｅＶ、１×１０12〜１×１０13ｃｍ-2の条件
下で注入することによってＰ型のイオン注入層５ａを形
成する。このイオン注入層５ａは、チャネルストップ層
を構成するので、素子分離の効果を有する。このイオン
注入層５ａは、素子分離絶縁膜（２，３）によって自己
整合的に形成することができる。このとき、トランジス
タ形成用開口部４では、イオン注入層５ｂが半導体基板
１の表面より数百ｎｍ下に形成される。このイオン注入
層５ｂはトランジスタ特性には影響を及ぼさない。
【００４２】次に、図３に示すように、第２の絶縁膜３
とは異なる材質からなる第３の絶縁膜６（たとえばシリ
コン酸化膜）を５００ｎｍ程度の厚みでＣＶＤ法を用い
て形成する。この第３の絶縁膜６は、トランジスタ用開
口部４を埋込むように形成する。この後、第３の絶縁膜
６の上面部を研磨法またはエッチバック法を用いて除去
して図４に示すようにトランジスタ用開口部４内に選択
的に第３の絶縁膜６を残す。第３の絶縁膜６を研磨する
場合、シリコン窒化膜からなる第２の絶縁膜３はストッ
パとして働くため、容易に平坦化することができる。
【００４３】次に、写真製版技術を用いてゲート電極形
成用のエッチングマスクとなるフォトレジスト７を形成
する。図５はこの工程の平面図である。フォトレジスト
７のパターンはゲート電極を開口する形状を有している
とともに、ゲート電極のパターンの１００−１００線に
沿った方向の長さは第３の絶縁膜６の同方向の長さより
も広い。したがって、図５に示すようにフォトレジスト
７の開口部では第３の絶縁膜６および第２の絶縁膜３の
一部が露出する。一方の第２の絶縁膜３が露出している
幅は、写真製版のアライメント精度を考慮したＬａと等
しくする。また、図５の２００−２００線に沿った方向
のフォトレジスト７の開口部の幅Ｌはたとえば０．３μ
ｍとする。この幅Ｌがゲート長となる。なお、ゲート電
極の１００−１００線に沿った方向の長さをゲート幅と
いい、２００−２００線に沿った方向の長さをゲート長
という。
【００４４】この後、フォトレジスト７をマスクとして
選択的に第３の絶縁膜６をエッチングすることによっ
て、図６に示されるようなゲート電極用開口部８を形成
する。図６は図５の２００−２００線に沿った方向の断
面図である。ゲート電極用開口部８を形成する際に、第
２の絶縁膜３（シリコン窒化膜）は第３の絶縁膜（シリ
コン酸化膜）とは材質が異なるので、フォトレジスト７
をマスクとしてエッチングを行なった場合にも第３の絶
縁膜６のみを選択的に除去することができる。この後フ
ォトレジスト７を除去する。
【００４５】次に、図７に示すように、トランジスタ用
開口部８内の半導体基板１の主表面上に熱酸化法または
ＣＶＤ法を用いてゲート絶縁膜９（たとえばシリコン酸
化膜）を５ｎｍの厚みで形成する。ＣＶＤ法でゲート絶
縁膜９を形成する場合にはゲート電極用開口部８の側壁
部にもゲート絶縁膜９が形成される。しかし、ゲート電
極用開口部８のゲート電極部以外は第３の絶縁膜６によ
って覆われているので、半導体基板１のトランジスタの
チャネル領域の表面にゲート絶縁膜９を選択的に形成す
るのと実質的に同じである。
【００４６】次に、ＣＶＤ法を用いて導電性膜（たとえ
ば多結晶シリコン層または金属シリサイド層または金属
窒化膜）１０ａを０．５μｍ以上の厚みで形成すること
によってゲート電極用開口部８を導電性膜１０ａで埋込
む。そしてこの導電性膜１０ａの上面を研磨またはエッ
チバックして導電性膜１０ａをゲート電極用開口部８の
みに残余させることによって、図８に示されるようなゲ
ート電極１０を形成する。このように、ゲート電極１０
は、選択的に形成されたゲート絶縁膜９上に、選択的か
つ自己整合的に形成される。ゲート電極１０の寸法はゲ
ート電極用開口部８のサイズによって決定される。この
場合、ゲート長は０．３μｍ、ゲート幅は０．６μｍで
ある。この工程でゲート電極１０がゲート絶縁膜９上に
形成されるが、従来の製造方法とは異なり、薄いゲート
絶縁膜９をエッチングストッパとしてゲート電極１０を
エッチングしない。したがって、エッチング時にゲート
絶縁膜９が消失して半導体基板１の表面をエッチングす
るという問題は生じない。
【００４７】次に、第２の絶縁膜３をエッチングマスク
として第３の絶縁膜６を除去することによって図９に示
される形状となる。また第１の絶縁膜２、第２の絶縁膜
３およびゲート電極１０をマスクとしてたとえば砒素
（Ａｓ）またはリン（Ｐ）を数十ｋｅＶ、１×１０13〜
１×１０14ｃｍ-2の条件下でイオン注入することによっ
て低濃度不純物拡散層１１を形成する。
【００４８】この後、ＣＶＤ法によりたとえばシリコン
酸化膜からなる絶縁膜（図示せず）を５０ｎｍの厚みで
形成した後ＲＩＥ法を用いてその絶縁膜をエッチングす
ることによって図１０に示されるような形状のサイドウ
ォール絶縁膜１２が形成される。この後、サイドウォー
ル絶縁膜１２、第１の絶縁膜２、第２の絶縁膜３および
ゲート電極１０をマスクとしてたとえばＡｓまたはＰを
数十ｋｅＶ、１×１０ 15〜１×１０16ｃｍ-2の条件下で
イオン注入することによって高濃度不純物拡散層１３を
形成する。なお、低濃度不純物拡散層１１および高濃度
不純物拡散層１３によって通常のＬＤＤ構造を有するソ
ース／ドレイン領域が構成される。この後、図７および
図８で説明したゲート電極１０の形成方法と同様の方法
を用いて導電性膜（たとえば多結晶シリコン層または金
属シリサイド層または金属窒化膜）をＣＶＤ法により形
成した後研磨法またはエッチバック法を用いてトランジ
スタ形成用開口部４のゲート電極以外の部分を埋込むよ
うに図１１に示されるようなソース／ドレイン電極１４
を形成する。ゲート電極１０と１対のソース／ドレイン
電極１４とはサイドウォール絶縁膜１２によって電気的
に絶縁（分離）されている。このようにゲート電極１０
の形成後に形成される、サイドウォール絶縁膜１２およ
び１対のソース／ドレイン電極１４は、自己整合的に形
成されているので、写真製版技術を必要としない。した
がって、写真製版の限界よりも小さい寸法のソース／ド
レイン電極１４を形成することが可能となる。
【００４９】図１２は、図１１に示した工程における１
００−１００線に沿った断面図（図５参照）である。図
１１および図１２を参照して、この実施の形態１による
ゲート電極１０は、従来のゲート電極とは異なり、素子
分離用絶縁膜に形成されたトランジスタ形成用開口部４
内に埋込まれて形成されているため、ゲート電極１０の
端部は自己整合的に決定される。このため、ゲート電極
１０の端部がトランジスタ用開口部４からはみ出すこと
がない。つまり、図５のフォトレジスト７において考慮
したアライメント余裕Ｌａは、最終的に形成された半導
体装置においては実質的に０になる。
【００５０】図１３は、図１１および図１２の工程にお
ける斜視図である。図１３を参照して、この実施の形態
１の構造では、トランジスタを形成する、ゲート電極１
０と１対のソース／ドレイン電極１４とは、素子分離用
絶縁膜（２，３）で確定される領域に埋込まれるととも
に、半導体装置は完全に平坦な形状を有している。上記
のような工程によってＭＩＳＦＥＴの本質的な部分が形
成される。以下通常の半導体装置と同様に、各電極に適
当な電位を提供する導電性配線を形成する。
【００５１】具体的には、図１４に示すように、ＣＶＤ
法やＰＶＤ法を用いてＴｉＮなどのバリアメタル１５を
１００ｎｍ程度の厚みで形成した後、そのバリアメタル
１５上にＰＶＤ法やＣＶＤ法を用いてＡｌ合金などから
なる第１の配線１６を４００ｎｍ程度の厚みで形成す
る。第１の配線１６はゲート電極１０および１対のソー
ス／ドレイン電極１４のいずれかに接続する。図４に示
した場合では一方のソース／ドレイン電極１４に第１の
配線１６が接続されている。また、ＣＶＤ法などを用い
てたとえばシリコン酸化膜からなる層間絶縁膜１７を８
００ｎｍ程度の厚みで形成した後、コンタクトホール１
８を形成する。コンタクトホール内にバリアメタル１９
を形成した後Ａｌ合金などの導電性膜からなる第２の配
線２０を形成する。この第２の配線２０もいずれかの電
極に接続する。図１４の場合は他方のソース／ドレイン
電極１４に接続されている。図１４に示すように、コン
タクトホール１８の端部は素子分離絶縁膜を構成する第
２の絶縁膜３上に乗り上げていてもよい。
【００５２】なお、上記した実施の形態１では、素子分
離用絶縁膜（２，３）を形成後チャネルストップ層とな
るイオン注入層５ａを形成していたが、本発明はこれに
限らず、まずチャネルストップ層となるイオン注入層５
ａを形成した後素子分離用絶縁膜（２，３）を形成して
もよい。つまり、チャネルストップ層となるイオン注入
層５ａを予め半導体基板１にたとえばボロンを１０〜２
０ｋｅＶ、１×１０12〜１×１０13ｃｍ-2の条件下でイ
オン注入することによって形成した後、図１に示すよう
な素子分離絶縁膜（２，３）を形成してもよい。
【００５３】この実施の形態１において、素子分離膜を
シリコン酸化膜からなる第１の絶縁膜２とシリコン窒化
膜からなる第２の絶縁膜３との２層構造にしたのは、以
下の理由からである。まず、半導体基板１に直接シリコ
ン窒化膜を接する構造にすると、不要な界面準位が形成
されて分離特性が劣化する。また、上層にシリコン窒化
膜を形成したのは、第３の絶縁膜６を研磨法により平坦
化する場合、研磨すべき第３の絶縁膜６をシリコン酸化
膜とし、研磨ストッパとなる第２の絶縁膜３を研磨速度
の低いシリコン窒化膜とする方が技術的に容易に平坦化
できるためである。
【００５４】また、本実施の形態ではＮＭＩＳＦＥＴの
例を示したが、ＰＭＩＳＦＥＴの場合にも適用できるこ
とは言うまでもない。また、半導体基板としてはＳＯＩ
（Silicon On Insulator）基板であってもよい。また、
本実施の形態ではＬＤＤ構造のＭＩＳＦＥＴを示した
が、本発明はこれに限らず、低濃度不純物拡散層１１ま
たは高濃度不純物拡散層１３のどちらか一方のみを形成
したＭＩＳＦＥＴであってもよい。
【００５５】ソース／ドレイン電極１４としてＴｉＮの
ような金属窒化膜や、金属窒化膜と金属シリサイド膜と
の積層膜であってもよい。高濃度不純物拡散層１３上に
金属シリサイド層を形成すると、その後の熱処理（たと
えば層間絶縁膜１７にＢＰＳＧ膜を用いた場合のリフロ
ーのための熱処理）によって高濃度不純物拡散層１３の
不純物がソース／ドレイン電極１４中に拡散して高濃度
不純物拡散層１３の不純物濃度が低下する場合がある。
ソース／ドレイン電極１４として金属窒化膜を用いると
不純物の拡散が防止できる。ただし、金属窒化膜と高濃
度不純物拡散層１３との界面にはチタンシリサイド層を
２０ｎｍ程度の厚みで形成することによって、金属窒化
膜と高濃度不純物拡散層１３とのコンタクト抵抗が増加
するのを防止することが好ましい。
【００５６】また、ゲート電極１０およびソース／ドレ
イン電極１４は、多結晶シリコン層の他、アモルファス
シリコン層、金属シリサイド層（ＴｉＳｉ2 ，ＭｏＳｉ
2 ，ＷＳｉ2 ，ＴａＳｉ2 ，ＣｏＳｉ2 ，ＮｉＳｉ2 ，
ＰｔＳｉ2 ，ＰｄＳｉ2 など）、金属窒化膜（ＴｉＮ，
ＴａＮ，ＷＮ，ＭｏＮ）、金属膜（Ｗ，Ｍｏ，Ｔａ，Ｎ
ｉ，Ｔｉ，Ｃｏ，Ａｌ，Ｃｕなど）であってもよく、こ
れらの任意の組合せの積層膜であってもよい。金属シリ
サイド膜はＣＶＤ法で形成してもよく、またサリサイド
（ＳＡＬＩＣＩＤＥ）法によって形成してもよい。ま
た、各電極を構成する導電性膜は、Ｐ、Ａｓ、Ｂのよう
な不純物を含有していてもよい。これらの不純物は、成
膜時にこれらの元素を含むガス（たとえばＡｓＨ3 、Ｐ
Ｈ3 、Ｂ2Ｈ6 ）を混入させるか、またはイオン注入に
より含有させることができる。また、低濃度不純物拡散
層１１および高濃度不純物拡散層１３は、不純物を含有
する導電性膜から拡散させることによって形成してもよ
い。低濃度不純物拡散層１１は、サイドウォール絶縁膜
１２をＰＳＧ膜で形成した後そのサイドウォール絶縁膜
１２からリン（Ｐ）を拡散させることによって形成して
もよい。またゲート絶縁膜９はシリコン酸化膜の他シリ
コン窒化膜や、シリコン窒化膜とシリコン酸化膜との積
層膜であってもよい。
【００５７】また、実施の形態１によるＭＩＳＦＥＴで
はゲート電極１０とソース／ドレイン電極１４とはサイ
ドウォール絶縁膜１２によって絶縁されているが、その
サイドウォール絶縁膜１２の上部は一般にテーパ形状を
有している。すなわち、サイドウォール絶縁膜１２は上
方にいくほど膜厚が薄くなるため、サイドウォール絶縁
膜１２の上方ほど絶縁特性が不十分になる場合がある。
【００５８】図１５は、ゲート電極１０とソース／ドレ
イン電極１４とをサイドウォール絶縁膜１２によって絶
縁している部分を拡大した断面図であり、図１１の工程
に相当するものである。図１１および図１５の工程の後
ゲート電極１０とソース／ドレイン電極１４とをサイド
ウォール絶縁膜１２の膜厚分だけエッチバックすること
によって図１６に示すようにゲート電極１０とソース／
ドレイン電極１４との絶縁を確実にしてもよい。この場
合、サイドウォール絶縁膜１２および第２の絶縁膜３
（図１１参照）も同時に研磨して平坦化することによっ
て図１７に示すような形状が得られる。この図１５〜図
１７に示したような製造プロセスを用いてもよい。この
ようにすればゲート電極１０とソース／ドレイン電極１
４との絶縁をより確実にすることができる。
【００５９】なお、この実施の形態１によれば、従来の
ＬＯＣＯＳ分離を用いずに２層の平坦な絶縁膜からなる
素子分離膜を用いるので、ＬＯＣＯＳ分離のバーズビー
クにより実質的なゲート幅が減少するいわゆる狭チャネ
ル効果を防止することができる。また、実施の形態１の
構造では、ＭＩＳＦＥＴは完全に平坦化された構造を有
しているため、その上での配線などのパターニングが容
易になるという利点もある。
【００６０】なお、図１８に示すように、ゲート電極１
０を、ポリシリコン層１０ａと金属シリサイド層１０ｂ
とによって構成し、１対のソース／ドレイン電極１４を
ポリシリコン層１４ａと金属シリサイド層１４ｂとによ
って構成するようにしてもよい。その場合、ポリシリコ
ン層１０ａおよび１４ａはＵ字状になるように形成し、
そのポリシリコン層１０ａおよび１４ａ内を埋込むよう
に金属シリサイド層１０ｂおよび１４ｂを形成する。こ
の場合のゲート電極１０の具体的な製造プロセスを図１
９〜図２２を用いて説明する。また、図１９に示すよう
に、ゲート電極用開口部８の２００−２００線に沿った
方向の幅が０．３μｍ（３００ｎｍ）である場合、ゲー
ト電極用開口部８の底面および側面ならびに第３の絶縁
膜６および第２の絶縁膜３の上面に沿って５０ｎｍ程度
の厚みを有するポリシリコン層１０ａを形成する。そし
てそのポリシリコン層１０ａ上に１００ｎｍ以上の厚み
を有する金属シリサイド層（たとえばＷＳｉ2 またはＴ
ｉＳｉ2 ）を形成する。この金属シリサイド層１０ｂは
ポリシリコン層１０ａによって形成されるＵ字状の空間
を埋込むように形成する。この後ＣＭＰ（Chemical Mec
hanical Polishing（化学機械研磨））法またはエッチ
バック法を用いて金属シリサイド層１０ｂおよびポリシ
リコン層１０ａの上部を選択的に除去することにより図
２０に示されるような形状が得られる。この後、図２１
に示すようにポリシリコン層１０ａおよび金属シリサイ
ド層１０ｂに不純物（たとえばＡｓまたはＰ）をイオン
注入する。このイオン注入によって不純物はポリシリコ
ン層１０ａの方により深く注入され、図２２に示すよう
な分布となる。ここで、ポリシリコン層１０ａ内では不
純物の拡散効果があまり優れていないのに対して金属シ
リサイド層１０ｂは不純物の拡散効果が優れている。し
たがって、不純物の注入後に８００〜８５０℃で２０分
〜６０分間の熱処理を行なうと、図２２に示すように、
金属シリサイド層１０ｂの上部に注入された不純物が金
属シリサイド層内に均一に拡散するとともにポリシリコ
ン層１０ａの側部および底部にも拡散する。これによ
り、ポリシリコン層１０ａにも不純物が均一に拡散する
ことになる。このようにゲート電極１０を、Ｕ字状のポ
リシリコン層１０ａとその中に埋込まれる不純物拡散効
果の優れた金属シリサイド層１０ｂとによって構成する
ことによって、ポリシリコン層１０ａ内の不純物を均一
に拡散させることができるという効果を奏する。したが
って、ゲート電極に電圧を印加した場合、ポリシリコン
層が空乏化し、ＭＩＳＦＥＴのＶｔｈが不必要に増加す
るのを防止できる。
【００６１】（実施の形態２）図２３および図２４は、
本発明の実施の形態２による半導体装置の製造プロセス
を示した断面図である。まず図２４を参照してこの実施
の形態２の構造的な特徴点としては、上述した実施の形
態１の構造に加えて、チャネル領域にトランジスタのし
きい値電圧の制御を行なうためのチャネルドープ層また
はパンチスルーを抑制するためのパンチスルーストップ
層となる不純物拡散層２１がゲート電極の下のみに選択
的に形成されていることである。具体的な製造プロセス
としては、図６に示した実施の形態１の工程の後、図２
３に示すように、第１の絶縁膜２および第２の絶縁膜３
ならびに第３の絶縁膜６をマスクとしてたとえばボロン
（Ｂ）を５〜３０ｋｅＶ、１×１０13〜１×１０14ｃｍ
-2の条件下でイオン注入することによって、半導体基板
１の表面から０．１〜０．２μｍの深さの位置に不純物
拡散層２１を形成する。この不純物拡散層２１は、高濃
度不純物拡散層１３の接合領域付近に形成する。不純物
拡散層２１は、第１の絶縁膜２、第２の絶縁膜３および
第３の絶縁膜６をマスクとして形成されるので、素子分
離用絶縁膜（２，３）およびソース／ドレイン領域には
形成されない。
【００６２】この後、図７〜図１３に示した実施の形態
１と同様のプロセスを用いて図２４に示すような実施の
形態２の半導体装置が完成される。
【００６３】ここで、従来の製造方法では、ＬＯＣＯＳ
法による素子分離絶縁膜をマスクにイオン注入を行なう
と、ゲート電極直下のみならず高濃度不純物拡散層の接
合領域にもイオン注入層２１が形成されてしまう。イオ
ン注入層２１と高濃度不純物拡散層１３とは導電型が反
対であるため、イオン注入層２１と高濃度不純物拡散層
１３とが重なった部分の接合耐圧が低下して接合リーク
電流が増加したり、または、ｐｎ接合の容量が増加して
デバイスの応答速度が低下したりするという不都合が生
じていた。これに対して、この実施の形態２では、ゲー
ト電極１０の直下のみに自己整合的に選択的にイオン注
入層（不純物拡散層）２１を形成することができるの
で、写真製版のマスクを追加せずに上記不都合を解消す
ることができる。また、従来の製造方法では、選択的に
イオン注入層２１を形成するには、ゲート電極形成前
に、写真製版によりイオン注入用のフォトレジストマス
クを追加的に形成する必要がある。この場合、ゲート電
極とイオン注入層２１とは、異なる写真製版工程で形成
されるため、イオン注入層２１は自己整合的には形成さ
れず、その結果、ゲート電極とイオン注入層２１とはア
ライメント精度の範囲でずれる。たとえば、イオン注入
層２１は、０．１〜０．２μｍ程度高濃度不純物拡散層
１３側にずれる。そのため、このアライメント精度を予
め考慮してゲート電極の端部よりも０．２μｍずつ広い
マスクを用いてイオン注入を行なう。しかし、ゲート電
極のサイドウォール絶縁膜の幅が０．０５〜０．１μｍ
と狭い場合、イオン注入層２１と高濃度不純物拡散層１
３とが一部重なり、この重なり部分での接合耐圧の劣化
や接合容量の増加は避けられないという問題がある。こ
れに対して、この実施の形態２では、追加的レジストマ
スクを必要とせずにゲート電極１０とイオン注入層２１
とを自己整合的に形成できるため、このような問題は解
消できる。なお、この実施の形態２のイオン注入層２１
は、以下に説明する各実施の形態に適用することが可能
である。
【００６４】（実施の形態３）この実施の形態３では、
写真製版で決定される最小寸法以下にゲート電極をパタ
ーニングすることができる。図２５〜図２８を参照し
て、実施の形態３の製造プロセスについて説明する。
【００６５】まず、図４に示した実施の形態１の工程の
後、図２５に示すように、たとえばシリコン窒化膜から
なるエッチングマスク２２を２００ｎｍ程度の厚みで形
成する。写真製版技術およびＲＩＥ法を用いてゲート電
極用開口パターン２３を形成する。図２６は図２５に対
応する平面図であり、図２７は図２６の２００−２００
線に沿った断面図である。
【００６６】この後、ＣＶＤ法を用いてたとえばシリコ
ン窒化膜（図示せず）を５０ｎｍ程度の厚みで形成した
後、ＲＩＥ法を用いて図２７に示されるようなサイドウ
ォール絶縁膜２４を形成する。このサイドウォール絶縁
膜２４の幅はエッチング前のシリコン窒化膜の膜厚によ
って決定される。この場合エッチングマスク２２の開口
部分の２００−２００線に沿った方向の長さはサイドウ
ォール絶縁膜２４によって１００ｎｍ減少することにな
る。このエッチングマスク２２およびサイドウォール絶
縁膜２４をマスクとして、第３の絶縁膜６をエッチング
する。その後、図７および図８に示した実施の形態１と
同様のプロセスを用いて、図２８に示されるようなゲー
ト絶縁膜９およびゲート電極１０を形成する。このと
き、ゲート電極１０の上表面はエッチングマスク２２よ
りも低く、かつ第３の絶縁膜６の上表面と一致するよう
にゲート電極１０を形成する。具体的には、ゲート電極
１０を埋込んだ後さらにＲＩＥ法によりその膜厚を減少
させる。この後、研磨法を用いてシリコン窒化膜からな
るエッチングマスク２２およびサイドウォール絶縁膜２
４を除去する。その後の工程は図９〜図１４に示した実
施の形態１と同様である。
【００６７】また、図２９に示すように、図４に示した
工程の後、たとえばシリコン酸化膜からなる第６の絶縁
膜３３を１００ｎｍ程度の厚みで形成し、その上にシリ
コン窒化膜からなるエッチングマスク２２を２００ｎｍ
程度の厚みで形成し、その後第６の絶縁膜３３をエッチ
ングストッパとしてエッチングマスク２２をパターニン
グすることによってゲート電極用開口パターン２３を形
成してもよい。その後、図２７および図２８と同様にサ
イドウォール絶縁膜２４を形成し、第６の絶縁膜３３と
第３の絶縁膜６とをエッチングしてゲート電極１０を形
成してもよい。この場合、シリコン窒化膜からなるエッ
チングマスク２２およびサイドウォール絶縁膜２４下に
はシリコン酸化膜からなる第６の絶縁膜３３が存在する
ので、エッチングマスク２２およびサイドウォール絶縁
膜２４を熱燐酸により容易に除去することができる。
【００６８】（実施の形態４）図８に示した実施の形態
１の工程の後、第３の絶縁膜６をエッチング除去する場
合、ＲＩＥの異方性が不十分な場合には露出したゲート
絶縁膜９が横方向からエッチングされることがある。横
方向からゲート絶縁膜９がエッチングされると、ゲート
長が短い場合ゲート電極１０が剥離するという不都合が
生じる。この問題を解消する方法を実施の形態４の製造
プロセスとして図３０に示す。
【００６９】図８の工程の後、ＲＩＥ法を用いて第３の
絶縁膜６をエッチングする。この際、第３の絶縁膜６を
完全には除去せずに、所定の厚み分残す。その残余させ
る第３の絶縁膜６の膜厚はゲート絶縁膜９よりも厚く
し、たとえば２０ｎｍとする。ゲート絶縁膜９の側面は
残余した第３の絶縁膜６によって覆われているため、こ
の工程でゲート絶縁膜９がエッチングされることはな
い。以下、図９〜図１４に示した実施の形態１と同様の
製造プロセスを経る。なお、残した第３の絶縁膜６はサ
イドウォール絶縁膜１２（図１０参照）を形成する際の
オーバエッチングにより除去できるため、ソース／ドレ
イン電極１４とその下の半導体基板１とが第３の絶縁膜
６によって絶縁されることはない。
【００７０】（実施の形態５）この実施の形態５では、
素子分離用絶縁膜の構造を簡単にすることができる。以
下、図３１〜図３５を参照して実施の形態５の製造プロ
セスについて説明する。
【００７１】まず、図３１に示すように、半導体基板１
上にたとえばシリコン酸化膜からなる第１の絶縁膜２を
４００ｎｍ程度の厚みでＣＶＤ法を用いて形成する。そ
して、写真製版技術とドライエッチング技術とを用いて
図３２に示されるようなトランジスタ用開口部４を形成
する。第１の絶縁膜２をマスクにイオン注入を行なうこ
とによってイオン注入層５ａおよび５ｂを形成する。
【００７２】次に、ＣＶＤ法を用いてたとえばシリコン
窒化膜からなる第２の絶縁膜３を５００ｎｍ程度の厚み
で形成した後、研磨法またはエッチバック法を用いて、
第２の絶縁膜３がトランジスタ用開口部４に埋込まれる
ように形成する。この後、図５〜図８に示した実施の形
態８と同様のプロセスを用いて、図３４に示されるよう
なゲート電極用開口部８に埋込まれたゲート絶縁膜９お
よびゲート電極１０を形成する。
【００７３】この後、熱燐酸またはドライエッチング法
を用いて、第２の絶縁膜３を除去することによって図３
５に示されるような形状が得られる。その後、第１の絶
縁膜２およびゲート電極１０をマスクとしてイオン注入
することによって低濃度不純物拡散層１１を形成する。
その後、図１０〜図１４に示した実施の形態１と同様の
工程を経て実施の形態５の半導体装置が完成される。
【００７４】（実施の形態６）上記した第１〜実施の形
態５では素子分離膜を絶縁膜のみによって形成している
が、この実施の形態６では第１の絶縁膜２と第２の絶縁
膜３との間に導電性膜２５を形成することによってフィ
ールドシールド構造の分離を構成している。以下にその
実施の形態６の製造プロセスを図３６〜図３８を参照し
て説明する。
【００７５】まず、半導体基板１上に熱酸化法またはＣ
ＶＤ法を用いてシリコン酸化膜からなる第１の絶縁膜２
を２０ｎｍ程度の厚みで形成する。第１の絶縁膜２上に
ＣＶＤ法を用いて多結晶シリコン層からなる導電性膜２
５を１００ｎｍ程度の厚みで形成する。導電性膜２５上
にＣＶＤ法を用いてシリコン窒化膜からなる第２の絶縁
膜３を３００ｎｍ程度の厚みで形成する。この後、図２
〜図８に示した実施の形態１の製造プロセスと同様に、
第２の絶縁膜３とは材質の異なる第３の絶縁膜（シリコ
ン酸化膜）をトランジスタ用開口部４に埋込み、ゲート
電極用開口部８を形成後、ゲート絶縁膜９およびゲート
電極１０を形成する。本実施の形態の場合、中間に多結
晶シリコン層からなる導電性膜２５が形成されているの
で、トランジスタ用開口部４を形成する際のエッチング
工程において、導電性膜２５のエッチング工程が追加さ
れる。この他は実施の形態１の製造プロセスと同様であ
る。
【００７６】図３７はゲート長方向（２００−２００断
面方向）に沿った断面図であり、図３８は図３７と同じ
工程におけるゲート幅方向（１００−１００断面方向）
における断面図である。図３７および図３８を参照し
て、この図では熱酸化法によりゲート絶縁膜９を形成し
た場合を示している。このゲート絶縁膜９を熱酸化法で
形成することによって、多結晶シリコンからなる導電性
膜２５のゲート電極用開口部８に露出した側面部分も酸
化される。これにより導電性膜２５の側面に第４の絶縁
膜２６が形成される。その結果、この第４の絶縁膜２６
によって導電性膜２５とゲート電極１０とが図３８に示
されるように電気的に絶縁される。この実施の形態６で
は、第２の絶縁膜３としてシリコン窒化膜、第３の絶縁
膜６としてシリコン酸化膜を用いたが、本発明はこれに
限らず、第２の絶縁膜３としてシリコン酸化膜、第３の
絶縁膜６としてシリコン窒化膜を用いてもよい。
【００７７】（実施の形態７）この実施の形態７におい
ても、上記した実施の形態６と同様フィールドシールド
構造の分離構造を採用している。さらに、この実施の形
態７では、上記した実施の形態６と異なり、導電性膜２
５の側面に別途絶縁膜を形成している。
【００７８】ここで、導電性膜２５として金属シリサイ
ド層やリンがドープされた多結晶シリコン層を用いる場
合には、導電性膜２５を酸化することによっては十分な
絶縁耐圧を有する第４の絶縁膜２６が得られない場合が
ある。特に、ゲート絶縁膜９の膜厚が５ｎｍ以下と薄い
場合にはこの傾向が著しい。このような場合、導電性膜
２５の側面に別途絶縁膜を形成しておいてもよい。以
下、図３９〜図４２を参照して実施の形態７の製造プロ
セスについて説明する。
【００７９】まず、図３６に示した実施の形態６の工程
の後、図３９に示すようにトランジスタ用開口部４を形
成する。その後熱酸化法を用いて２０ｎｍ程度の厚みを
有するシリコン酸化膜２７を形成する。次にＣＶＤ法を
用いて第２の絶縁膜３と同じ材質の第５の絶縁膜（シリ
コン窒化膜）２８を２０ｎｍ程度の厚みで形成する。こ
の後、ＲＩＥ法を用いて第５の絶縁膜２８をエッチング
し、さらにＲＩＥ法により熱酸化膜２７をエッチングす
ることによって、熱酸化膜２７と第５の絶縁膜２８とか
らなる図４０に示されるようなサイドウォール絶縁膜２
９が形成される。この後、図３〜図１２に示した実施の
形態１の工程と同様の工程を用いて図４１および図４２
に示されるような構造が形成される。
【００８０】図４２は図４１の工程におけるゲート幅方
向に沿った断面図である。図４２を参照して、ゲート電
極１０と導電性膜２５とはサイドウォール絶縁膜２９に
よって絶縁されている。
【００８１】ここで、サイドウォール絶縁膜２９を、シ
リコン窒化膜とその下のシリコン酸化膜とから構成した
のは、シリコン窒化膜が直接半導体基板１に接触すると
不要な界面準位が形成されてホットキャリアによる信頼
性の劣化が生じるので、それを防止するためである。
【００８２】なお、この実施の形態７では、トランジス
タ用開口部４を形成後にサイドウォール絶縁膜２９を形
成したが、本発明はこれに限らず、サイドウォール絶縁
膜２９はゲート電極用開口部８を形成後にシリコン酸化
膜２７およびシリコン窒化膜２８からなるサイドウォー
ル絶縁膜２９を形成してもよい。
【００８３】（実施の形態８）この実施の形態８では、
ゲート電極配線を容易に形成し得る構造および製造プロ
セスについて説明する。実施の形態１では、図１４を用
いて説明したように、ＭＩＳＦＥＴへの配線の接続法と
しては従来の方法を用いた。しかし、本発明ではゲート
電極１０とソース／ドレイン電極１４とは薄いサイドウ
ォール絶縁膜１２によって絶縁されているため、ゲート
電極１０への配線は、写真製版のアライメントずれによ
りたとえば１００ｎｍ程度配線がずれると、ゲート電極
１０とソース／ドレイン電極１４とをその配線が短絡し
てしまう。以下ではこの問題点を解消する方法を図４３
〜図５１を参照して説明する。
【００８４】まず、図４３は、図４に示した実施の形態
１の工程後の断面図である。この後、図４４に示すよう
に、ゲート電極と接続する配線のパターンを決定するた
めのフォトレジスト３０を形成する。この後、フォトレ
ジスト３０をマスクとして第２の絶縁膜３をエッチング
することにより図４５に示されるような配線用溝３１を
形成する。第２の絶縁膜３のエッチング量は１００ｎｍ
とする。第２の絶縁膜３の膜厚は４００ｎｍであるた
め、配線用溝３１は第１の絶縁膜２までは達しない。
【００８５】この後、図５および図６に示した実施の形
態１と同様のプロセスを用いて、図４６に示されるよう
なゲート電極用開口８を形成する。図４７は図４６に示
した製造プロセスにおけるゲート長方向（２００−２０
０断面方向）における断面図である。この後、図８に示
した実施の形態１の工程と同様の工程を用いて、ゲート
絶縁膜９と配線兼ゲート電極３２とを形成する。配線兼
ゲート電極３２は、たとえば多結晶シリコン層からなる
導電性膜を形成した後その導電性膜を研磨またはエッチ
バックすることによりゲート電極用開口部８と配線用溝
３１とにのみ埋込むように形成する。図４９は図４８の
工程におけるゲート長方向に沿った断面図である。この
後、図９〜図１２に示した実施の形態１と同様のプロセ
スを用いてソース／ドレイン電極１４を形成する。
【００８６】図５０は、ソース／ドレイン電極１４の形
成後の半導体装置の平面図である。配線用溝３１とゲー
ト電極用開口部８とを別個のマスクを用いて形成したた
め、アライメントずれが生じた場合を想定して示してあ
る。この場合でも、配線兼ゲート電極３２の配線用溝の
部分はサイドウォール絶縁膜１２の存在によってソース
／ドレイン電極１４と短絡することはない。上記のよう
に、この実施の形態８では、配線とゲート電極とを同時
に形成することができる。
【００８７】また、実施の形態８の変形例として、図５
１に示すように、配線部とゲート電極部とが接続される
部分のみ配線幅を太くすることによってゲート電極部と
配線部との接触面積を増やすことができる。これによ
り、接続部での抵抗を減少させることができる。この場
合、配線部の幅およびゲート長に対応する写真製版のア
ライメント精度によって決定されるように、たとえば
０．１μｍだけゲート部と配線部との接続部の幅を太く
する。また、配線兼ゲート電極３２はサリサイド法を用
いてその表面を金属シリサイド層としてもよい。また、
配線兼ゲート電極３２は、既に述べたゲート電極１０の
場合と同様に、金属シリサイド層によって形成してもよ
いし、金属膜、または金属窒化膜であってもよい。
【００８８】（実施の形態９）上記した実施の形態８で
は、配線用溝３１とゲート電極用開口部８とは別個のマ
スクを用いて形成していたが、この実施の形態９では同
一マスクを用いて形成する。以下、図５２〜図５５を用
いて実施の形態９のプロセスについて説明する。
【００８９】まず、図１〜図４に示した実施の形態１と
同様のプロセスを用いて図５２に示されるような形状を
形成する。この後、写真製版技術を用いて図５３に示さ
れるようなフォトレジスト３５を形成する。フォトレジ
スト３５は従来のゲート電極用のレジストパターンと同
様アライメント精度を考慮したＬａのアライメント余裕
をとっている。このような開口パターンを有するフォト
レジスト３５をマスクとしてまず第２の絶縁膜３を所定
量エッチングする。このエッチング量は以後の工程の配
線部の導電性膜の膜厚を決定するものであり、たとえば
１００ｎｍとする。この後引続いてフォトレジスト３５
および第２の絶縁膜３をマスクとして第３の絶縁膜６を
エッチングにより除去することによって図５４に示され
るようなゲート電極用開口部８を形成する。この後フォ
トレジスト３５を除去する。
【００９０】次に、熱酸化法またはＣＶＤ法によりたと
えばシリコン酸化膜からなるゲート絶縁膜９を５ｎｍの
厚みで図５５に示すように形成する。ＣＶＤ法により導
電性膜を形成した後その導電性膜を研磨またはエッチバ
ックすることによって、ゲート電極用開口部８および配
線用溝３１に埋込配線兼ゲート電極３２を形成する。こ
の実施の形態９では、ゲート電極３２は上記した実施の
形態８と異なり、アライメント余裕Ｌａを０にすること
はできないものの、マスク枚数が実施の形態８よりも少
なくてすむという利点がある。
【００９１】（実施の形態１０）この実施の形態１０
も、ゲート電極と配線とを同時に形成した構造および方
法である。図５６〜図６１を参照して、以下に実施の形
態１０の製造プロセスについて説明する。
【００９２】まず、図５６に示すように、半導体基板１
上にシリコン酸化膜からなる第１の絶縁膜２を熱酸化法
またはＣＶＤ法を用いて２０ｎｍ程度の厚みで形成す
る。そして第１の絶縁膜２上にＣＶＤ法を用いてシリコ
ン窒化膜からなる第２の絶縁膜３を２５０ｎｍ程度の厚
みで形成する。その第２の絶縁膜上に第２の絶縁膜と材
質の異なる第６の絶縁膜（シリコン酸化膜）３３をＣＶ
Ｄ法を用いて１５０ｎｍ程度の厚みで形成する。第６の
絶縁膜３３上に第６の絶縁膜とは異なる材質の第７の絶
縁膜（シリコン窒化膜）３４をＣＶＤ法を用いて５０ｎ
ｍ程度の厚みで形成する。この後、図２〜図４に示した
実施の形態１と同様の工程を用いて、トランジスタ用開
口部４およびそのトランジスタ用開口部４に埋込まれる
第３の絶縁膜６を形成する。この後、ゲート電極とその
ゲート電極に接続する配線とのパターンを確定するため
のフォトレジスト３５を図５８に示すように形成する。
このフォトレジスト３５のパターンはゲート幅方向のア
ライメント余裕Ｌａを見込んだ形状にする。
【００９３】図５９は図５８の工程における１００−１
００線に沿った断面図である。図５９に示すフォトレジ
スト３５をマスクとして第７の絶縁膜３４をエッチング
し、さらにフォトレジスト３５および第７の絶縁膜３４
をマスクとして第６の絶縁膜３３および第３の絶縁膜６
をエッチングする。これにより、図６０に示されるよう
な配線用溝３１およびゲート電極用開口部８が同時に形
成される。この後、フォトレジスト３５をアッシングに
より除去する。
【００９４】図６１は図６０の工程におけるゲート長方
向に沿った断面図である。この後の工程は、図４８およ
び図４９に示した実施の形態８と同様のプロセスを用い
て配線兼ゲート電極３２を形成し、その後図９〜図１２
に示した実施の形態１と同様の工程を用いてトランジス
タを完成させる。この場合の配線部の膜厚は第６の絶縁
膜３３と第７の絶縁膜３４との膜厚の和と同じになる。
したがって、第６の絶縁膜３３および第７の絶縁膜３４
の膜厚を制御することによって、容易に配線部の膜厚を
制御することができる。この結果、上記した実施の形態
９のように配線部の膜厚がエッチング条件によりばらつ
くことはなく、配線抵抗の均一性を向上させることがで
きる。
【００９５】（実施の形態１１）この実施の形態１１
も、ゲート電極と配線とを一体的に同時に形成する構造
および方法に関する。図６２〜図７０を参照して、以下
に実施の形態１１の製造プロセスについて説明する。
【００９６】まず、図６２に示すように、半導体基板１
上に、４００ｎｍ程度の厚みを有するシリコン酸化膜か
らなる第１の絶縁膜２、第１の絶縁膜とは異なる材質を
有する第２の絶縁膜（１００ｎｍのシリコン窒化膜）
３、第２の絶縁膜とは異なる材質の第６の絶縁膜（１０
０ｎｍのシリコン酸化膜）３３を順次ＣＶＤ法により形
成する。そして、トランジスタ用開口部４を写真製版技
術とドライエッチング技術とを用いて形成する。この
後、実施の形態１と同様に、イオン注入層５ａおよび５
ｂを形成する。熱酸化法により下敷き酸化膜３６を２０
ｎｍ程度の厚みで形成する。第６の絶縁膜３３とは異な
る材質の第８の絶縁膜（シリコン窒化膜）３７をＣＶＤ
法を用いて５０ｎｍ程度の厚みで形成する。この後、図
３および図４に示した実施の形態１と同様のプロセスを
用いて図６３に示されるような第３の絶縁膜６を形成す
る。
【００９７】図５８に示した実施の形態１０の製造プロ
セスと同様に、図６４に示すようにゲート電極とゲート
電極に接続する配線とのパターンを確定するフォトレジ
スト３５を形成する。フォトレジスト３５をエッチング
マスクとして第８の絶縁膜３７をエッチングすることに
よって、図６５に示されるような配線用溝３１が形成さ
れる。なおこの第８の絶縁膜３７のエッチング時には、
５０ｎｍのオーバエッチングを行なう。
【００９８】この後、フォトレジスト３５および第８の
絶縁膜３７ならびに第２の絶縁膜３をマスクとして、第
６の絶縁膜３３および第３の絶縁膜６をＲＩＥ法を用い
てエッチングする。さらに、フォトレジスト３５とその
下に位置する第８の絶縁膜３７と第２の絶縁膜３とをマ
スクとしてトランジスタ用開口内に位置する第８の絶縁
膜３７および下敷き酸化膜３６をＲＩＥ法によりエッチ
ングする。その後フォトレジスト３５をアッシング法に
より除去することによって図６６に示されるような形状
が得られる。
【００９９】第３の絶縁膜６が除去された部分および第
６の絶縁膜３３が除去された部分は、それぞれゲート電
極用開口部８および配線用溝３１を構成する。トランジ
スタ用開口部４の側面部分には第８の絶縁膜３７からな
るサイドウォール膜が形成されている。トランジスタ用
開口４内に位置する第８の絶縁膜３７は、前工程で５０
ｎｍ、本工程で少なくとも５０ｎｍをエッチングするた
め、第８の絶縁膜３７は第２の絶縁膜３の上表面より高
い部分には存在せず、図６６に示したような形状とな
る。図６７は図６６に示した工程におけるゲート長方向
の断面図である。
【０１００】この後、熱酸化法またはＣＶＤ法を用いて
図６８に示されるようなゲート絶縁膜９を形成する。導
電性膜をＣＶＤ法により形成した後導電性膜を研磨また
はエッチバックする。これにより、第８の絶縁膜３７上
に位置する導電性膜を除去するとともに、さらに導電性
膜を第８の絶縁膜３７の膜厚分エッチバックする。その
結果、導電性膜３２の表面が第２の絶縁膜３の表面とほ
ぼ同一になるようにする。この導電性膜は、ゲート電極
用開口部８および配線用溝３１を埋込むように形成され
て配線兼ゲート電極３２となる。この図６８に示す工程
におけるゲート長方向の断面が図６９に示される。
【０１０１】この後、第３の絶縁膜６をＲＩＥ法により
除去し、その後第８の絶縁膜３７をＲＩＥ法で除去す
る。さらに下敷き酸化膜３６も除去する。これにより図
７０に示すような形状が得られる。これ以降の工程は図
９〜図１２に示した実施の形態１の工程と同様である。
【０１０２】なお、下敷き酸化膜（熱酸化膜）３６は後
に形成するサイドウォール絶縁膜１２のエッチング時に
同時に除去するようにしてもよい。また、図７０に示し
た工程において第３の絶縁膜６を除去後第８の絶縁膜３
８を除去せずにサイドウォール絶縁膜１２を形成しても
よい。その場合、その後に第８の絶縁膜３７および熱酸
化膜３６をＲＩＥ法でエッチング除去することによっ
て、ソース／ドレイン電極１４と半導体基板１表面に形
成された高濃度不純物拡散層１３とを接触させるように
してもよい。
【０１０３】この実施の形態１１では、ゲート絶縁膜９
は熱酸化膜３６とその上の第８の絶縁膜３７とによって
囲まれているので、第３の絶縁膜６の除去時にゲート絶
縁膜９がサイドからのエッチングにより除去されること
はない。
【０１０４】（実施の形態１２）ゲート電極と配線とを
同時に形成する方法として、以下の方法を用いてもよ
い。図７１〜図７７を参照して、以下に実施の形態１２
の製造プロセスについて説明する。
【０１０５】まず、図７１に示すように、半導体基板１
上にシリコン酸化膜からなる第１の絶縁膜２を熱酸化法
またはＣＶＤ法により２００ｎｍ程度の厚みで形成す
る。第１の絶縁膜２とは材質の異なる第２の絶縁膜（シ
リコン窒化膜）３をＣＶＤ法を用いて１００ｎｍ程度の
厚みで形成する。第２の絶縁膜とは材質の異なる第６の
絶縁膜（シリコン酸化膜）３３をＣＶＤ法を用いて１０
０ｎｍ程度の厚みで形成する。
【０１０６】この後、写真製版技術とエッチング技術と
を用いて図７２に示されるようなトランジスタ用開口部
４を形成する。熱酸化法またはＣＶＤ法を用いてノンド
ープのシリコン酸化膜からなる下敷き酸化膜３６を２０
ｎｍ程度の厚みで形成する。次にＣＶＤ法を用いてＰＳ
Ｇ膜（リンがドープされたシリコン酸化膜）３８をトラ
ンジスタ用開口部４を埋込むように５００ｎｍ程度の厚
みで形成した後研磨またはエッチバックする。これによ
り、図７２に示されるような形状のＰＳＧ膜３８が形成
される。
【０１０７】次に、図５８に示した実施の形態１０の製
造プロセスと同様のパターン形状のフォトレジストを用
いて第６の絶縁膜３３およびＰＳＧ膜３８をエッチング
することによって、図７３に示されるようなゲート電極
用開口部８および配線用溝３１を形成する。図７３に示
した工程におけるゲート長方向の断面が図７４に示され
ている。
【０１０８】この後、図７５に示すように、シリコン酸
化膜からなるゲート絶縁膜９を熱酸化法またはＣＶＤ法
を用いて５ｎｍ程度の厚みで形成する。多結晶シリコン
層からなる導電性膜を５００ｎｍ程度の厚みで形成した
後研磨またはエッチバックすることによって、ゲート電
極用開口部８および配線用溝３１にその導電性膜を埋込
むように形成する。これにより、配線兼ゲート電極３２
を形成する。この図７５に示した工程におけるゲート長
方向の断面が図７６に示される。
【０１０９】この後、ＨＦの蒸気を用いて選択的にＰＳ
Ｇ膜３８を除去することによって図７７に示すような形
状が得られる。これ以降の工程は図９〜図１２に示した
実施の形態１の工程と同様である。
【０１１０】この実施の形態１２では、配線兼ゲート電
極３２の配線部分の膜厚は第６の絶縁膜３３の膜厚と同
じに形成されるため、第６の絶縁膜３３の膜厚を制御す
ることによって容易に配線部の膜厚も再現性よく制御す
ることができる。また、この実施の形態１２の製造プロ
セスでは上記した実施の形態１１の製造プロセスに比べ
て工程が簡略である。
【０１１１】（実施の形態１３）この実施の形態１３で
は、ゲート端部でのアライメント余裕Ｌａを０にし、か
つゲート電極と配線との位置ずれが生じないようにゲー
ト電極と配線とを形成することができる。以下その製造
方法について図７８〜図９３を参照して説明する。
【０１１２】まず、図７８に示すように、半導体基板１
上にシリコン酸化膜からなる第１の絶縁膜２を２０ｎｍ
程度の厚みで形成し、その上にシリコン窒化膜からなる
第２の絶縁膜３を２５０ｎｍ程度の厚みで形成し、その
上にシリコン酸化膜からなる第６の絶縁膜３３を１００
ｎｍ程度の厚みで形成し、その上にシリコン窒化膜から
なる第７の絶縁膜３４を５０ｎｍ程度の厚みで形成す
る。この後、図７９に示すようなトランジスタ用開口部
４を形成した後、シリコン酸化膜からなる第３の絶縁膜
６をそのトランジスタ用開口部４を埋込むように形成す
る。
【０１１３】次に、ゲート電極へとつながる配線を形成
する領域に、配線幅よりも写真製版のアライメント精度
で決定される量だけ太いパターンを有するフォトレジス
ト３０を図８０のように形成する。そしてそのフォトレ
ジスト３０をマスクとして第７の絶縁膜３４をエッチン
グすることによって、図８１に示されるような第１の配
線用溝３９を形成する。この図８１は図８０の１００−
１００線に沿った断面図である。この後フォトレジスト
３０を除去する。
【０１１４】次に、図８２に示すように、ゲート電極お
よび配線を形成するためのフォトレジスト３５を形成す
る。フォトレジスト３５および第２の絶縁膜３をマスク
として、第３の絶縁膜６および第６の絶縁膜３３をエッ
チングすることによって、図８３に示されるようなゲー
ト電極用開口部８および第２の配線用溝３１を形成す
る。図８３に示した工程における平面図が図８４に示さ
れる。また図８４の３００−３００線に沿った断面図が
図８５に示される。
【０１１５】次に、図７５に示した実施の形態１２の工
程と同様の工程を用いて、ゲート絶縁膜９および配線兼
ゲート電極３２を形成する。配線兼ゲート電極３２はエ
ッチバックによりさらに膜厚を第７の絶縁膜３４分だけ
減少させる。この後、トランジスタ形成用開口部４を埋
込んだ第３の絶縁膜６をエッチングした後、図８７に示
すような低濃度不純物拡散層１１を形成する。図８７に
示した工程における平面図が図８８に示される。図８８
に示した平面図の３００−３００線に沿った断面図が図
８９に示される。図８８および図８９に示すように、配
線兼ゲート電極３２と第６の絶縁膜３３との間には所定
の間隔がある。
【０１１６】次に、図９０に示すように、サイドウォー
ル絶縁膜１２を形成した後、高濃度不純物拡散層１３を
形成する。図９０に示した工程における３００−３００
線に沿った断面図が図９１に示される。図９１を参照し
て、配線兼ゲート電極３２と第６の絶縁膜３３との間に
はサイドウォール絶縁膜１２が埋込まれている。
【０１１７】この後、図９２に示すように、ソース／ド
レイン電極１４を形成する。そして、ドライエッチング
または熱燐酸を用いて第７の絶縁膜３４を除去した後、
研磨によりサイドウォール絶縁膜１２を平坦化する。こ
れにより、図９３に示すように上面全体を平坦化する。
【０１１８】（実施の形態１４）この実施の形態１４で
は、ソース／ドレイン電極につながる配線構造および方
法に関する。上記実施の形態１３では、ゲート電極と同
時に形成する配線は、ソース／ドレイン電極１４とサイ
ドウォール絶縁膜１２によって絶縁されている。現実の
デバイスでは、ソース／ドレイン電極１４につながる配
線も必要となる。以下、このような配線の形成方法につ
いて図９４〜図９９を参照して説明する。
【０１１９】まず、図９４に示すように、２つのトラン
ジスタが隣接して形成されている構造において、隣接す
るトランジスタのソース／ドレイン電極１４間に配線４
０を形成する。この配線４０は、たとえば図５５に示し
た実施の形態９における工程で形成される埋込配線兼ゲ
ート電極３２の形成時に同時に形成する。この配線４０
はサイドウォール絶縁膜１２によってソース／ドレイン
電極１４と絶縁されている。図９４における工程の平面
図が図９５に示される。
【０１２０】次に、配線４０とソース／ドレイン電極１
４との間を絶縁するサイドウォール絶縁膜１２の一部が
露出するようなパターン形状を有するフォトレジスト４
１を図９６に示すように形成する。フォトレジスト４１
をマスクとしてサイドウォール絶縁膜１２の上部を２０
０ｎｍ程度分だけエッチングすることによってサイドウ
ォール絶縁膜１２の上部のみ除去する。これにより、図
９７に示されるように、配線４０とソース／ドレイン電
極１４との間に連結用溝４２を形成する。この場合、サ
イドウォール絶縁膜１２はその上部のみエッチングによ
り除去し、半導体基板１の表面が露出するまではエッチ
ングしない。
【０１２１】次に、連結用溝４２内を埋込むように多結
晶シリコン層からなる導電性膜をＣＶＤ法などを用いて
１００ｎｍ程度の厚みで形成した後研磨またはエッチバ
ックを行なうことによって、図９８に示すような連結用
導電膜４３を形成する。図９８に示した工程における平
面図が図９９に示される。図９８および図９９に示すよ
うに、配線４０は、連結用導電膜４３を介してソース／
ドレイン電極１４と電気的に接続される。なお、連結用
導電膜４３は、アモルファスシリコン層、金属層、金属
シリサイド層、または金属窒化膜であってもよい。
【０１２２】配線４０を金属シリサイド層によって形成
し、ＰＭＩＳＦＥＴとＮＭＩＳＦＥＴとを接続する目的
で配置した場合、トランジスタ形成後の層間膜のリフロ
ーなどの熱処理によって異なる導電型の不純物が相互に
拡散し、その結果トランジスタ特性が変動する恐れがあ
る。この対策として、連結用導電膜４３としてＴｉＮな
どのバリアメタルを用いることによって、連結用導電膜
４３が不純物の拡散を防止するので、上記の問題を回避
することができる。
【０１２３】（実施の形態１５）この実施の形態１５で
は、コンタクトホールを介してソース／ドレイン電極へ
の配線を行なう構造において接触抵抗を低減させる構造
および製造方法に関する。図１００〜図１０４を参照し
て、以下に実施の形態１５の製造プロセスについて説明
する。
【０１２４】図１１に示した実施の形態１の製造プロセ
スの後、図１００に示すようにサイドウォール絶縁膜１
２をエッチバックしてその上部を除去することによって
溝４４を形成する。この後、図１０１に示すように、Ｃ
ＶＤ法を用いて第２の絶縁膜３と同じ材質（シリコン窒
化膜）からなる第９の絶縁膜４５を１００ｎｍ程度の厚
みで形成した後研磨またはエッチバックすることによっ
て第９の絶縁膜４５で溝４４を埋込む。
【０１２５】次に、図１０２に示すように、ＣＶＤ法を
用いてシリコン酸化膜からなる層間絶縁膜１７を１００
０ｎｍ程度の厚みで形成した後、写真製版技術とエッチ
ング技術を用いてコンタクトホール１８を形成する。コ
ンタクトホール１８を形成するためのエッチングは、ま
ず第２の絶縁膜３と第９の絶縁膜４５とをエッチングス
トッパにして層間絶縁膜１７をエッチングする。さら
に、第２の絶縁膜３および第９の絶縁膜４５をエッチン
グすることによって、図１０３に示されるような形状の
コンタクトホール１８が得られる。第２の絶縁膜３およ
び第９の絶縁膜４５のエッチング量は２００ｎｍ程度で
あり、半導体基板１の表面にコンタクトホール１８が達
しないように第２の絶縁膜３および第９の絶縁膜４５を
エッチングする。
【０１２６】次に、図１０４に示すように、ＣＶＤ法ま
たはＰＶＤ法を用いてＴｉＮからなるバリアメタルを５
０ｎｍ程度の厚みで形成し、その上にＣＶＤ法またはＰ
ＶＤ法を用いてＡｌ合金層を形成する。そして、バリア
メタル層およびＡｌ合金層を写真製版技術とドライエッ
チング技術とを用いてパターニングすることによって、
図１０４に示されるようなバリアメタル層１９および第
２の配線２０を形成する。第２の配線２０は、ソース／
ドレイン電極１４の上面および側面に接触するように形
成されている。このように、ソース／ドレイン電極１４
の上面のみならず側面においても第２の配線２０が接触
するように形成されるので、第２の配線２０とソース／
ドレイン電極１４との接触面積が増大し、その結果、コ
ンタクト抵抗が低下する。この実施の形態１５では、第
２の絶縁膜３と第９の絶縁膜４５とをエッチングストッ
パにして層間絶縁膜１７をエッチングし、その後に第２
の絶縁膜３と第９の絶縁膜４５のみをエッチングするた
め、これらの絶縁膜を同時にエッチングする場合に比べ
て、エッチング量の制御が容易であるという効果があ
る。
【０１２７】（実施の形態１６）この実施の形態１６
も、コンタクトホールを介してソース／ドレイン電極へ
の配線が接続される構造における接続抵抗の低減が可能
な構造および製造方法に関する。以下、図１０５〜図１
１３を参照して、実施の形態１６の製造プロセスについ
て説明する。
【０１２８】図６１に示した実施の形態１０のプロセス
の後、図１０５に示すようにゲート絶縁膜９およびゲー
ト電極１０を形成する。ゲート電極１０はエッチバック
によりその表面を第７の絶縁膜（シリコン窒化膜）３４
の表面より低くし、かつ、第６の絶縁膜（シリコン酸化
膜）３３の上面とほぼ同じ高さにする。この後、第３の
絶縁膜６をエッチバックすることによって、図１０６に
示すように第３の絶縁膜６の膜厚を２０ｎｍ程度まで減
少させる。この後、図１０７に示すように低濃度不純物
拡散層１１を形成する。
【０１２９】次に、ＣＶＤ法およびエッチバック法を用
いて第２の絶縁膜３と同じ材質の膜（シリコン窒化膜）
からなるサイドウォール絶縁膜１２を図１０８に示すよ
うに５０ｎｍ程度の厚みで形成する。サイドウォール絶
縁膜１２を構成するシリコン窒化膜の下にはシリコン酸
化膜からなる第３の絶縁膜６が存在するので、サイドウ
ォール絶縁膜１２は直接シリコン基板１には接しない。
シリコンとシリコン窒化膜とを直接接触させると、界面
準位が発生してトランジスタの信頼性が劣化するが、本
実施の形態はこの問題を回避できる。次にサイドウォー
ル絶縁膜１２をマスクとして不純物をイオン注入するこ
とによって高濃度不純物拡散層１３を形成する。
【０１３０】次に、ＣＶＤ法を用いて導電性膜を形成し
た後その導電性膜の上面を研磨またはエッチバックする
ことによって、図１０９に示されるようなソース／ドレ
イン電極１４を形成する。この後、サイドウォール絶縁
膜１２の上部を１５０ｎｍの膜厚分エッチバックするこ
とによって、図１１０に示されるような溝４４を形成す
る。この後、ＣＶＤ法を用いて第６の絶縁膜３３と同じ
材質からなる第９の絶縁膜４５を形成した後研磨または
エッチバックを行なうことにより図１１１に示されるよ
うな溝４４を埋込む第９の絶縁膜４５を形成する。
【０１３１】次に、図１１２に示すように、ＣＶＤ法を
用いて第６の絶縁膜３３と同じ材質の層間絶縁膜（シリ
コン酸化膜）１７を１０００ｎｍ程度の厚みで形成した
後、層間絶縁膜１７の所定領域を第２の絶縁膜３および
サイドウォール絶縁膜１２ならびにソース／ドレイン電
極１４をエッチングストッパとしてエッチングすること
によって、コンタクトホール１８を開口する。このコン
タクトホール１８の形成時のエッチングは、層間絶縁膜
１７と第６の絶縁膜３３と第９の絶縁膜４５とが同じ材
質であるためコンタクトホール１８の形成時に連続して
エッチングを行なうことができ、製造プロセスを簡略化
することができる。この後、コンタクトホール１８を埋
込むようにバリアメタル層１９および第２の配線２０を
形成する。なお、本実施の形態では、第９の絶縁膜４５
を溝４４内にのみ埋込むように形成したが、図１１１の
工程を省略し、層間絶縁膜１７で溝４４を埋込んでもよ
い。
【０１３２】（実施の形態１７）この実施の形態１７
は、上記した第９〜実施の形態１２と同様、ゲート電極
とそれに接続される配線膜とを同時に形成し得る構造お
よび製造方法に関する。図１１４〜図１２４を参照して
以下に実施の形態１７の製造プロセスについて説明す
る。
【０１３３】まず、半導体基板１上にシリコン酸化膜か
らなる第１の絶縁膜２を５００ｎｍ程度の厚みでＣＶＤ
法を用いて形成し、その上にシリコン窒化膜からなる第
２の絶縁膜３をＣＶＤ法を用いて１５０ｎｍ程度の厚み
で形成する。その後トランジスタ用開口部４を形成す
る。次に、イオン注入法を用いてイオン注入層５ａおよ
び５ｂを形成する。そしてＣＶＤ法を用いてシリコン酸
化膜からなる第３の絶縁膜６を形成した後研磨またはエ
ッチバックを行なうことによって、図１１４に示された
ようなトランジスタ用開口部４に埋込まれたような形状
を有する第３の絶縁膜６が形成される。これらの工程は
図１〜図４に示した実施の形態１の工程と同様である。
次に、図５３に示した実施の形態９と同様の工程を用い
て図１１５に示すような、ゲート電極および配線部を形
成するためのパターンを確定するフォトレジスト３５を
写真製版技術を用いて形成する。次にフォトレジスト３
５をマスクとして第３の絶縁膜６をエッチングする。こ
の場合、シリコン窒化膜とシリコン酸化膜とのエッチン
グの選択比を調整することによって、第２の絶縁膜３も
エッチングされる。この選択比を３程度と低い値に設定
することによりこの工程で同時に第３の絶縁膜６と第２
の絶縁膜３とをエッチングすることができる。たとえ
ば、選択比を３にした場合の例を示す。５００ｎｍ程度
の膜厚を有するシリコン酸化膜からなる第３の絶縁膜６
はオーバーエッチングを１０％に設定し、完全にエッチ
ング除去する。この条件では、１５０ｎｍ程度の膜厚を
有するシリコン窒化膜からなる第２の絶縁膜３も完全に
エッチングされ、さらに第２の絶縁膜３下の第１の絶縁
膜（シリコン酸化膜）２も１００ｎｍ程度エッチングさ
れる。これにより、図１１６に示されるようなゲート電
極用開口部８および配線用溝３１を形成する。なお、シ
リコン窒化膜をマスクにシリコン酸化膜をエッチングす
る場合、たとえばＣＦ4 の流量を２４ｓｃｃｍ／ｍｉ
ｎ、圧力を１．３３Ｐａ、高周波電力を１５０Ｗとし、
Ｈ2 の流量を５〜２５ｓｃｃｍ／ｍｉｎで変化させるこ
とによって容易に所望の選択比を得ることができる。選
択比は３に限るものではなく、任意の選択比を第２の絶
縁膜３および第３の絶縁膜６の膜厚に合わせて選べばよ
い。また、異なる選択比のエッチングステップを適宜組
合せてもよい。
【０１３４】図５５に示した実施の形態９と同様のプロ
セスを用いて、図１１７に示すように、ゲート絶縁膜９
および埋込配線兼ゲート電極３２を形成する。具体的に
は、ゲート絶縁膜９を熱酸化法またはＣＶＤ法を用いて
形成する。導電性膜をＣＶＤ法で形成した後、研磨また
はエッチバックを行なうことによって、ゲート電極用開
口部８および配線用溝３１を埋込むように埋込配線兼ゲ
ート電極３２を形成する。図１１７は図１１５の１００
−１００線に沿った断面図であり、図１１８は図１１５
の２００−２００線に沿った断面図である。
【０１３５】次に、埋込配線兼ゲート電極３２をエッチ
バックすることによってその膜厚を２００ｎｍ程度減少
させた後、第３の絶縁膜６をエッチング除去する。埋込
配線兼ゲート電極３２の２００ｎｍの膜厚の減少によっ
て、埋込配線兼ゲート電極３２の上表面が第１の絶縁膜
２の上表面に位置し、図１１９に示すような平坦な形状
になる。第３の絶縁膜６をエッチングする際に、シリコ
ン酸化膜対シリコン窒化膜の選択比が３．６程度で、シ
リコン酸化膜を５５００ｎｍ程度エッチングすると第２
の絶縁膜３は除去される。また、選択比のさらに高い条
件（選択比１５）で第３の絶縁膜６を除去し、その後残
ったシリコン窒化膜からなる第２の絶縁膜３を熱燐酸
（温度８０℃の燐酸）で除去してもよい。エッチング条
件は上記範囲で最適化すればよい。なお、第２の絶縁膜
３は必ずしも除去する必要がなく、除去しない場合には
埋込配線兼ゲート電極３２をエッチングして膜厚を減少
させる必要もない。図１１９における工程のゲート幅方
向の断面図が図１２０に示される。
【０１３６】その後、図９〜図１２に示した実施の形態
１と同様のプロセスを用いて、図１２１に示すように、
低濃度不純物拡散層１１、サイドウォール絶縁膜１２、
高濃度不純物拡散層１３、ソース／ドレイン電極１４を
形成する。
【０１３７】なお、図１１９に示した工程において埋込
配線兼ゲート電極３２の膜厚を減じて平坦化させたが、
図１２２および図１２３のように埋込配線兼ゲート電極
３２の膜厚を減少させなくてもよい。図１２２は、第３
の絶縁膜６を除去後、低濃度不純物拡散層１１、サイド
ウォール絶縁膜１２および高濃度不純物拡散層１３を形
成した後のゲート幅方向に沿った断面図であり、図１２
３は図１２２の工程におけるゲート長方向に沿った断面
図である。この図１２３に示した工程の後、図１２４に
示すようにソース／ドレイン電極１４を形成する。ソー
ス／ドレイン電極１４の表面は第１の絶縁膜２の上表面
とほぼ一致し、かつ、埋込配線兼ゲート電極３２の表面
よりも低い位置にある。ソース／ドレイン電極１４と埋
込配線兼ゲート電極３２とはサイドウォール絶縁膜１２
によって絶縁されている。
【０１３８】以上のように、この実施の形態１７では、
シリコン窒化膜とシリコン酸化膜とのエッチングの選択
比に合わせて、第１、第２、第３の絶縁膜の膜厚を決定
することにより、ゲート電極と配線とが一体化した構造
を容易に得ることができる。
【０１３９】（実施の形態１８）この実施の形態１８
も、ゲート電極とゲート電極につながる配線とを一体的
に同時に形成し得る構造および製造プロセスに関する。
図１２５〜図１３０を参照して、以下に実施の形態１８
の製造プロセスについて説明する。
【０１４０】まず、図３２に示した実施の形態５の工程
の後、熱酸化法を用いて図１２５に示すようなシリコン
酸化膜からなる下敷き酸化膜３６を２０ｎｍ程度の厚み
で形成する。この下敷き酸化膜３６の膜厚は後に形成す
るゲート絶縁膜９の膜厚よりも厚く形成する。次にシリ
コン窒化膜からなる第２の絶縁膜３を形成した後研磨ま
たはエッチバックを行なうことによってトランジスタ用
開口部４を埋込むような形状の第２の絶縁膜３を形成す
る。なお、この場合の第１の絶縁膜２はシリコン酸化膜
からなり４５０ｎｍ程度の厚みを有する。
【０１４１】次に、図１１５に示した実施の形態１７と
同じフォトレジスト３５を用いて図１２６および図１２
７に示すようなゲート電極用開口部８および配線用溝３
１を形成する。その後イオン注入法を用いてイオン注入
層５ａおよび５ｂを形成する。上記した実施の形態１７
と同様に、Ｈ2 の流量を最適化することによって、シリ
コン窒化膜対シリコン酸化膜のエッチング選択比を３対
１とする。エッチング量は、シリコン窒化膜の膜厚で５
２０ｎｍ相当にすることによって、第２の絶縁膜３およ
び下敷き酸化膜３６を除去する。このときシリコン酸化
膜である第１の絶縁膜２は１７０ｎｍ程度の膜厚分だけ
エッチングされる。したがって、配線用溝３１の深さは
１７０ｎｍ程度となる。
【０１４２】次に、図１２８に示すように、熱酸化法ま
たはＣＶＤ法を用いてゲート絶縁膜９を形成する。ゲー
ト絶縁膜９上に、導電性膜を形成した後研磨またはエッ
チバックを行なうことによって、ゲート電極用開口部８
および配線用溝３１にのみ配線兼ゲート電極３２を形成
する。図１２８に示した工程におけるゲート幅方向の断
面が図１２９に示される。この後、熱燐酸などの薬品ま
たはドライエッチングを用いてシリコン窒化膜からなる
第２の絶縁膜３を除去する。このときゲート絶縁膜９は
下敷き酸化膜３６によりその側面が保護されているた
め、図１３０のようにゲート絶縁膜９の側面がエッチン
グされることはない。
【０１４３】以後図９〜図１２に示した実施の形態１と
同様のプロセスを用いてこの実施の形態１８のトランジ
スタが完成される。なお、下敷き酸化膜３６はサイドウ
ォール絶縁膜１２を形成する際のエッチングにより除去
される。また、下敷き酸化膜３６はゲート絶縁膜９の保
護を目的に形成されているので、図１２９に示した工程
においてシリコン窒化膜に対するシリコン酸化膜のエッ
チング選択比が数十程度と十分に大きい場合には下敷き
酸化膜３６を形成する必要はない。
【０１４４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなく特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内でのすべての変更が含まれることが意図され
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための断面図である。
【図２】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための断面図である。
【図３】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための断面図である。
【図４】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための断面図である。
【図５】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための断面図である。
【図６】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための断面図である。
【図７】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための断面図である。
【図８】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための断面図である。
【図９】 本発明の実施の形態１による半導体装置の製
造プロセスを説明するための断面図である。
【図１０】 本発明の実施の形態１による半導体装置の
製造プロセスを説明するための断面図である。
【図１１】 本発明の実施の形態１による半導体装置の
製造プロセスを説明するための断面図である。
【図１２】 本発明の実施の形態１による半導体装置の
製造プロセスを説明するための断面図である。
【図１３】 本発明の実施の形態１による半導体装置の
製造プロセスを説明するための斜視図である。
【図１４】 本発明の実施の形態１による半導体装置の
製造プロセスを説明するための断面図である。
【図１５】 本発明の実施の形態１による半導体装置の
製造プロセスを説明するための部分拡大図である。
【図１６】 本発明の実施の形態１による半導体装置の
製造プロセスを説明するための部分拡大図である。
【図１７】 本発明の実施の形態１による半導体装置の
製造プロセスを説明するための部分拡大図である。
【図１８】 本発明の実施の形態１による半導体装置の
変形例を示した断面図である。
【図１９】 図１８に示した半導体装置の製造プロセス
を説明するための断面図である。
【図２０】 図１８に示した半導体装置の製造プロセス
を説明するための断面図である。
【図２１】 図１８に示した半導体装置の製造プロセス
を説明するための断面図である。
【図２２】 図１８に示した半導体装置の製造プロセス
を説明するための断面図である。
【図２３】 本発明の実施の形態２による半導体装置の
製造プロセスを説明するための断面図である。
【図２４】 本発明の実施の形態２による半導体装置を
示した断面図である。
【図２５】 本発明の実施の形態３による半導体装置の
製造プロセスを説明するための断面図である。
【図２６】 本発明の実施の形態３による半導体装置の
製造プロセスを示した平面図である。
【図２７】 本発明の実施の形態３による半導体装置の
製造プロセスを示した断面図である。
【図２８】 本発明の実施の形態３による半導体装置の
製造プロセスを示した断面図である。
【図２９】 本発明の実施の形態３による半導体装置の
製造プロセスを示した断面図である。
【図３０】 本発明の実施の形態４による半導体装置の
製造プロセスを説明するための断面図である。
【図３１】 本発明の実施の形態５による半導体装置の
製造プロセスを説明するための断面図である。
【図３２】 本発明の実施の形態５による半導体装置の
製造プロセスを説明するための断面図である。
【図３３】 本発明の実施の形態５による半導体装置の
製造プロセスを説明するための断面図である。
【図３４】 本発明の実施の形態５による半導体装置の
製造プロセスを説明するための断面図である。
【図３５】 本発明の実施の形態５による半導体装置の
製造プロセスを説明するための断面図である。
【図３６】 本発明の実施の形態６による半導体装置の
製造プロセスを説明するための断面図である。
【図３７】 本発明の実施の形態６による半導体装置の
製造プロセスを説明するための断面図である。
【図３８】 本発明の実施の形態６による半導体装置の
製造プロセスを説明するための断面図である。
【図３９】 本発明の実施の形態７による半導体装置の
製造プロセスを説明するための断面図である。
【図４０】 本発明の実施の形態７による半導体装置の
製造プロセスを説明するための断面図である。
【図４１】 本発明の実施の形態７による半導体装置の
製造プロセスを説明するための断面図である。
【図４２】 本発明の実施の形態７による半導体装置の
製造プロセスを説明するための断面図である。
【図４３】 本発明の実施の形態８による半導体装置の
製造プロセスを示した断面図である。
【図４４】 本発明の実施の形態８による半導体装置の
製造プロセスを説明するための平面図である。
【図４５】 本発明の実施の形態８による半導体装置の
製造プロセスを説明するための断面図である。
【図４６】 本発明の実施の形態８による半導体装置の
製造プロセスを説明するための断面図である。
【図４７】 本発明の実施の形態８による半導体装置の
製造プロセスを説明するための断面図である。
【図４８】 本発明の実施の形態８による半導体装置の
製造プロセスを説明するための断面図である。
【図４９】 本発明の実施の形態８による半導体装置の
製造プロセスを説明するための断面図である。
【図５０】 本発明の実施の形態８による半導体装置の
製造プロセスを説明するための平面図である。
【図５１】 本発明の実施の形態８による半導体装置の
製造プロセスの変形例を示した平面図である。
【図５２】 本発明の実施の形態９による半導体装置の
製造プロセスを説明するための断面図である。
【図５３】 本発明の実施の形態９による半導体装置の
製造プロセスを説明するための平面図である。
【図５４】 本発明の実施の形態９による半導体装置の
製造プロセスを説明するための断面図である。
【図５５】 本発明の実施の形態９による半導体装置の
製造プロセスを説明するための断面図である。
【図５６】 本発明の実施の形態１０による半導体装置
の製造プロセスを説明するための断面図である。
【図５７】 本発明の実施の形態１０による半導体装置
の製造プロセスを説明するための断面図である。
【図５８】 本発明の実施の形態１０による半導体装置
の製造プロセスを説明するための平面図である。
【図５９】 本発明の実施の形態１０による半導体装置
の製造プロセスを説明するための断面図である。
【図６０】 本発明の実施の形態１０による半導体装置
の製造プロセスを説明するための断面図である。
【図６１】 本発明の実施の形態１０による半導体装置
の製造プロセスを説明するための断面図である。
【図６２】 本発明の実施の形態１１による半導体装置
の製造プロセスを説明するための断面図である。
【図６３】 本発明の実施の形態１１による半導体装置
の製造プロセスを説明するための断面図である。
【図６４】 本発明の実施の形態１１による半導体装置
の製造プロセスを説明するための平面図である。
【図６５】 本発明の実施の形態１１による半導体装置
の製造プロセスを説明するための断面図である。
【図６６】 本発明の実施の形態１１による半導体装置
の製造プロセスを説明するための断面図である。
【図６７】 本発明の実施の形態１１による半導体装置
の製造プロセスを説明するための断面図である。
【図６８】 本発明の実施の形態１１による半導体装置
の製造プロセスを説明するための断面図である。
【図６９】 本発明の実施の形態１１による半導体装置
の製造プロセスを説明するための断面図である。
【図７０】 本発明の実施の形態１１による半導体装置
の製造プロセスを説明するための断面図である。
【図７１】 本発明の実施の形態１２による半導体装置
の製造プロセスを説明するための断面図である。
【図７２】 本発明の実施の形態１２による半導体装置
の製造プロセスを説明するための断面図である。
【図７３】 本発明の実施の形態１２による半導体装置
の製造プロセスを説明するための断面図である。
【図７４】 本発明の実施の形態１２による半導体装置
の製造プロセスを説明するための断面図である。
【図７５】 本発明の実施の形態１２による半導体装置
の製造プロセスを説明するための断面図である。
【図７６】 本発明の実施の形態１２による半導体装置
の製造プロセスを説明するための断面図である。
【図７７】 本発明の実施の形態１２による半導体装置
の製造プロセスを説明するための断面図である。
【図７８】 本発明の実施の形態１３による半導体装置
の製造プロセスを示した断面図である。
【図７９】 本発明の実施の形態１３による半導体装置
の製造プロセスを示した断面図である。
【図８０】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための平面図である。
【図８１】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための断面図である。
【図８２】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための平面図である。
【図８３】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための断面図である。
【図８４】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための平面図である。
【図８５】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための断面図である。
【図８６】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための断面図である。
【図８７】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための断面図である。
【図８８】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための平面図である。
【図８９】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための断面図である。
【図９０】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための断面図である。
【図９１】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための断面図である。
【図９２】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための断面図である。
【図９３】 本発明の実施の形態１３による半導体装置
の製造プロセスを説明するための断面図である。
【図９４】 本発明の実施の形態１４による半導体装置
の製造プロセスを説明するための断面図である。
【図９５】 本発明の実施の形態１４による半導体装置
の製造プロセスを説明するための平面図である。
【図９６】 本発明の実施の形態１４による半導体装置
の製造プロセスを説明するための平面図である。
【図９７】 本発明の実施の形態１４による半導体装置
の製造プロセスを説明するための断面図である。
【図９８】 本発明の実施の形態１４による半導体装置
の製造プロセスを説明するための断面図である。
【図９９】 本発明の実施の形態１４による半導体装置
の製造プロセスを説明するための平面図である。
【図１００】 本発明の実施の形態１５による半導体装
置の製造プロセスを説明するための断面図である。
【図１０１】 本発明の実施の形態１５による半導体装
置の製造プロセスを説明するための断面図である。
【図１０２】 本発明の実施の形態１５による半導体装
置の製造プロセスを説明するための断面図である。
【図１０３】 本発明の実施の形態１５による半導体装
置の製造プロセスを説明するための断面図である。
【図１０４】 本発明の実施の形態１５による半導体装
置の製造プロセスを説明するための断面図である。
【図１０５】 本発明の実施の形態１６による半導体装
置の製造プロセスを説明するための断面図である。
【図１０６】 本発明の実施の形態１６による半導体装
置の製造プロセスを説明するための断面図である。
【図１０７】 本発明の実施の形態１６による半導体装
置の製造プロセスを説明するための断面図である。
【図１０８】 本発明の実施の形態１６による半導体装
置の製造プロセスを説明するための断面図である。
【図１０９】 本発明の実施の形態１６による半導体装
置の製造プロセスを説明するための断面図である。
【図１１０】 本発明の実施の形態１６による半導体装
置の製造プロセスを説明するための断面図である。
【図１１１】 本発明の実施の形態１６による半導体装
置の製造プロセスを説明するための断面図である。
【図１１２】 本発明の実施の形態１６による半導体装
置の製造プロセスを説明するための断面図である。
【図１１３】 本発明の実施の形態１６による半導体装
置の製造プロセスを説明するための断面図である。
【図１１４】 本発明の実施の形態１７による半導体装
置の製造プロセスを説明するための断面図である。
【図１１５】 本発明の実施の形態１７による半導体装
置の製造プロセスを説明するための平面図である。
【図１１６】 本発明の実施の形態１７による半導体装
置の製造プロセスを説明するための断面図である。
【図１１７】 本発明の実施の形態１７による半導体装
置の製造プロセスを説明するための断面図である。
【図１１８】 本発明の実施の形態１７による半導体装
置の製造プロセスを説明するための断面図である。
【図１１９】 本発明の実施の形態１７による半導体装
置の製造プロセスを説明するための断面図である。
【図１２０】 本発明の実施の形態１７による半導体装
置の製造プロセスを説明するための断面図である。
【図１２１】 本発明の実施の形態１７による半導体装
置の製造プロセスを説明するための断面図である。
【図１２２】 本発明の実施の形態１７による半導体装
置の製造プロセスの変形例を示した断面図である。
【図１２３】 本発明の実施の形態１７による半導体装
置の製造プロセスの変形例を示した断面図である。
【図１２４】 本発明の実施の形態１７による半導体装
置の製造プロセスの変形例を示した断面図である。
【図１２５】 本発明の実施の形態１８による半導体装
置の製造プロセスを説明するための断面図である。
【図１２６】 本発明の実施の形態１８による半導体装
置の製造プロセスを説明するための断面図である。
【図１２７】 本発明の実施の形態１８による半導体装
置の製造プロセスを説明するための断面図である。
【図１２８】 本発明の実施の形態１８による半導体装
置の製造プロセスを説明するための断面図である。
【図１２９】 本発明の実施の形態１８による半導体装
置の製造プロセスを説明するための断面図である。
【図１３０】 本発明の実施の形態１８による半導体装
置の製造プロセスを説明するための断面図である。
【図１３１】 従来の半導体装置の構造を説明するため
の平面図である。
【図１３２】 図１３１に示した従来の構造の１００−
１００線に沿った断面図である。
【図１３３】 図１３１に示した従来の構造の２００−
２００線に沿った断面図である。
【図１３４】 ゲート幅方向のアライメントずれが生じ
た場合の問題点を説明するための平面図である。
【図１３５】 図１３４の１００−１００線に沿った断
面図である。
【図１３６】 コンタクトホールのアライメントずれが
生じた場合の問題点を説明するための平面図である。
【図１３７】 図１３６の２００−２００線に沿った断
面図である。
【符号の説明】
１ 半導体基板、２ 第１の絶縁膜、３ 第２の絶縁
膜、４ トランジスタ用開口部、５ａ，５ｂ イオン注
入層、６ 第３の絶縁膜、９ ゲート絶縁膜、１０ ゲ
ート電極、１１ 低濃度不純物拡散層、１３ 高濃度不
純物拡散層、１４ソース／ドレイン電極、１７ 層間絶
縁膜、１８ コンタクトホール、２０第２の配線。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１Ｘ ３０１Ｒ

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面上に、平坦な上表面
    を有するように形成され、所定の開口を有する、複数の
    層からなる素子分離膜と、 前記開口内に位置する前記半導体基板の主表面に所定の
    間隔を隔ててチャネル領域を規定するように形成された
    １対のソース／ドレイン領域と、 前記チャネル領域上にゲート絶縁膜を介して、前記素子
    分離膜の開口内の所定領域を埋込むように形成され、前
    記素子分離膜の上表面とほぼ同じ高さの上表面を有する
    ゲート電極と、 前記１対のソース／ドレイン領域を取囲むように、前記
    素子分離膜の開口の内側面と前記ゲート電極の両側面と
    に沿って形成されたサイドウォール絶縁膜と、 前記サイドウォール絶縁膜によって囲まれた領域内を充
    填するように形成されるとともに、前記１対のソース／
    ドレイン領域に電気的に接続され、前記素子分離膜の上
    表面とほぼ同じ高さの上表面を有する１対のソース／ド
    レイン電極とを備え、 前記ゲート電極と前記１対のソース／ドレイン電極とは
    前記サイドウォール絶縁膜によって電気的に絶縁されて
    いる、半導体装置。
  2. 【請求項２】 前記ゲート電極の下方に位置する前記半
    導体基板の主表面にのみ、前記ソース／ドレイン領域と
    は異なる導電型の不純物領域が埋込まれるように形成さ
    れている、請求項１に記載の半導体装置。
  3. 【請求項３】 前記素子分離膜は、第１の絶縁膜と、前
    記第１の絶縁膜とは材質の異なる第２の絶縁膜との２層
    構造を有する、請求項１に記載の半導体装置。
  4. 【請求項４】 前記１対のソース／ドレイン電極は金属
    窒化膜を含む、請求項１に記載の半導体装置。
  5. 【請求項５】 前記ゲート電極は、前記ゲート絶縁膜上
    に形成されたＵ字形状のポリシリコン層と、前記Ｕ字形
    状のポリシリコン層を充填するように形成された金属シ
    リサイド層とを含む、請求項１に記載の半導体装置。
  6. 【請求項６】 前記素子分離膜は、 前記半導体基板の主表面上に形成された第１の絶縁膜
    と、 前記第１の絶縁膜の表面上に形成された導電膜と、 前記導電膜上に形成された第２の絶縁膜とを含む、請求
    項１に記載の半導体装置。
  7. 【請求項７】 半導体基板の主表面上に、平坦な上表面
    を有するように形成され、所定の開口を有する素子分離
    膜と、 前記開口内に位置する前記半導体基板の主表面に所定の
    間隔を隔ててチャネル領域を規定するように形成された
    １対のソース／ドレイン領域と、 前記チャネル領域上にゲート絶縁膜を介して、前記素子
    分離膜の開口内の所定領域を埋込むように形成され、前
    記素子分離膜の上表面とほぼ同じ高さの上表面を有する
    ゲート電極と、 前記１対のソース／ドレイン領域を取囲むように、前記
    素子分離膜の開口の内側面と前記ゲート電極の両側面と
    に沿って形成されたサイドウォール絶縁膜と、 前記サイドウォール絶縁膜によって囲まれた領域内を充
    填するように形成されるとともに、前記１対のソース／
    ドレイン領域に電気的に接続され、前記素子分離膜の上
    表面とほぼ同じ高さの上表面を有する１対のソース／ド
    レイン電極と、 前記ゲート電極に電気的に接続するように形成されたゲ
    ート配線とを備え、 前記素子分離膜は、 前記半導体基板の主表面上に形成された第１の絶縁膜
    と、 前記第１の絶縁膜上に形成され、溝部を有する第２の絶
    縁膜とを含み、 前記ゲート配線は、前記第２の絶縁膜の溝部を埋込むよ
    うに形成されるとともに前記ゲート電極と一体的に形成
    され、前記第２の絶縁膜の上表面とほぼ同じ高さの上表
    面を有し、 前記ゲート配線およびゲート電極と、前記１対のソース
    ／ドレイン電極とは前記サイドウォール絶縁膜によって
    電気的に絶縁されている、半導体装置。
  8. 【請求項８】 半導体基板の主表面上に、平坦な上表面
    を有するように形成され、所定の開口を有する素子分離
    膜と、 前記開口内に位置する前記半導体基板の主表面に所定の
    間隔を隔ててチャネル領域を規定するように形成された
    １対のソース／ドレイン領域と、 前記チャネル領域上にゲート絶縁膜を介して、前記素子
    分離膜の開口内の所定領域を埋込むように形成され、前
    記素子分離膜の上表面とほぼ同じ高さの上表面を有する
    ゲート電極と、 前記１対のソース／ドレイン領域を取囲むように、前記
    素子分離膜の開口の内側面と前記ゲート電極の両側面と
    に沿って形成されたサイドウォール絶縁膜と、 前記サイドウォール絶縁膜によって囲まれた領域内を充
    填するように形成されるとともに、前記１対のソース／
    ドレイン領域に電気的に接続され、前記素子分離膜の上
    表面とほぼ同じ高さの上表面を有する１対のソース／ド
    レイン電極と、 前記ゲート電極に電気的に接続するように形成されたゲ
    ート配線とを備え、 前記素子分離膜は、 前記半導体基板の主表面上に形成された第１の絶縁膜
    と、 前記第１の絶縁膜上に形成され、前記第１の絶縁膜とは
    材質の異なる第２の絶縁膜と、 前記第２の絶縁膜上に形成され、前記第２の絶縁膜とは
    材質の異なる第３の絶縁膜と、 前記第３の絶縁膜上に形成され、前記第３の絶縁膜とは
    材質の異なる第４の絶縁膜とを含み、 前記第３および第４の絶縁膜には共通の溝部が形成さ
    れ、 前記ゲート配線は、前記溝部を埋込むように形成される
    とともに前記ゲート電極と一体的に形成され、前記第４
    の絶縁膜の上表面とほぼ同じ高さの上表面を有し、か
    つ、前記第３の絶縁膜の厚みと前記第４の絶縁膜の厚み
    との和にほぼ等しい膜厚を有し、 前記ゲート配線およびゲート電極と、前記１対のソース
    ／ドレイン電極とは前記サイドウォール絶縁膜によって
    電気的に絶縁されている、半導体装置。
  9. 【請求項９】 半導体基板の主表面上に、平坦な上表面
    を有するように形成され、所定の開口を有する素子分離
    絶縁膜と、 前記開口内に位置する前記半導体基板の主表面に所定の
    間隔を隔ててチャネル領域を規定するように形成された
    １対のソース／ドレイン領域と、 前記チャネル領域上にゲート絶縁膜を介して、前記素子
    分離膜の開口内の所定領域を埋込むように形成され、前
    記素子分離膜の上表面とほぼ同じ高さの上表面を有する
    ゲート電極と、 前記１対のソース／ドレイン領域を取囲むように、前記
    素子分離膜の開口の内側面と前記ゲート電極の両側面と
    に沿って形成されたサイドウォール絶縁膜と、 前記サイドウォール絶縁膜によって囲まれた領域内を充
    填するように形成されるとともに、前記１対のソース／
    ドレイン領域に電気的に接続され、前記素子分離膜の上
    表面とほぼ同じ高さの上表面を有する１対のソース／ド
    レイン電極と、 前記ゲート電極に電気的に接続するように形成されたゲ
    ート配線とを備え、 前記素子分離膜は、 前記半導体基板の主表面上に形成された第１の絶縁膜
    と、 前記第１の絶縁膜上に形成され、前記第１の絶縁膜とは
    異なる材質を有する第２の絶縁膜と、 前記第２の絶縁膜上に形成され、前記第２の絶縁膜とは
    異なる材質を有するとともに溝部を有する第３の絶縁膜
    とを含み、 前記ゲート配線は、前記溝部を埋込むように形成される
    とともに前記ゲート電極と一体的に形成され、前記第３
    の絶縁膜の上表面とほぼ同じ高さの上表面を有し、か
    つ、前記第３の絶縁膜の厚みとほぼ等しい膜厚を有し、 前記ゲート配線およびゲート電極と、前記１対のソース
    ／ドレイン電極とは前記サイドウォール絶縁膜によって
    電気的に絶縁されている、半導体装置。
  10. 【請求項１０】 半導体基板の主表面上に、平坦な上表
    面を有するように形成され、所定の開口および溝部を有
    する素子分離膜と、 前記開口内に位置する前記半導体基板の主表面に所定の
    間隔を隔ててチャネル領域を規定するように形成された
    １対のソース／ドレイン領域と、 前記チャネル領域上にゲート絶縁膜を介して、前記素子
    分離膜の開口内の所定領域を埋込むように形成され、前
    記素子分離膜の上表面とほぼ同じ高さの上表面を有する
    ゲート電極と、 前記１対のソース／ドレイン領域を取囲むように、前記
    素子分離膜の開口の内側面と前記ゲート電極の両側面と
    に沿って形成されたサイドウォール絶縁膜と、 前記サイドウォール絶縁膜によって囲まれた領域内を充
    填するように形成されるとともに、前記１対のソース／
    ドレイン領域に電気的に接続され、前記素子分離膜の上
    表面とほぼ同じ高さの上表面を有する１対のソース／ド
    レイン電極と、 前記素子分離膜の溝部に埋込むように形成されるととも
    に、前記素子分離膜の上表面とほぼ同じ高さの上表面を
    有する配線層と、 前記ソース／ドレイン電極の一方と前記配線層との間に
    位置する前記サイドウォール絶縁膜に形成された連結用
    溝と、 前記連結用溝に埋込まれ、前記ソース／ドレイン電極の
    一方と前記配線層とを電気的に接続するための導電膜と
    を備え、 前記ゲート電極と前記１対のソース／ドレイン電極とは
    前記サイドウォール絶縁膜によって電気的に絶縁されて
    いる、半導体装置。
  11. 【請求項１１】 半導体基板の主表面上に、平坦な上表
    面を有するように形成され、所定の開口を有する素子分
    離膜と、 前記開口内に位置する前記半導体基板の主表面に所定の
    間隔を隔ててチャネル領域を規定するように形成された
    １対のソース／ドレイン領域と、 前記チャネル領域上にゲート絶縁膜を介して、前記素子
    分離膜の開口内の所定領域を埋込むように形成され、前
    記素子分離膜の上表面とほぼ同じ高さの上表面を有する
    ゲート電極と、 前記１対のソース／ドレイン領域を取囲むように、前記
    素子分離膜の開口の内側面と前記ゲート電極の両側面と
    に沿って形成されたサイドウォール絶縁膜と、 前記サイドウォール絶縁膜によって囲まれた領域内を充
    填するように形成されるとともに、前記１対のソース／
    ドレイン領域に電気的に接続され、前記素子分離膜の上
    表面とほぼ同じ高さの上表面を有する１対のソース／ド
    レイン電極と、 前記素子分離膜、前記ゲート電極および前記１対のソー
    ス／ドレイン電極上に形成された層間絶縁膜とを備え、 前記素子分離膜は、 前記半導体基板の主表面上に形成された第１の絶縁膜
    と、 前記第１の絶縁膜上に形成され、前記第１の絶縁膜とは
    異なる材質を有する第２の絶縁膜とを含み、 前記サイドウォール膜は、 前記半導体基板の主表面上に形成された第１のサイドウ
    ォール絶縁膜と、 前記第１のサイドウォール絶縁膜上に形成され、前記第
    ２の絶縁膜と同じ材質を有する第２のサイドウォール絶
    縁膜とを含み、 前記層間絶縁膜は、前記第２の絶縁膜とは異なる材質を
    有し、 前記ソース／ドレイン電極の一方の上面および側面を露
    出するように、前記層間絶縁膜、前記第２の絶縁膜およ
    び前記第２のサイドウォール絶縁膜にコンタクトホール
    が形成されており、 前記コンタクトホールを充填するとともに、前記コンタ
    クトホール内で前記一方のソース／ドレイン電極の上面
    および側面に電気的に接触するように配線が形成されて
    いる、半導体装置。
  12. 【請求項１２】 半導体基板の主表面上に、平坦な上表
    面を有するように形成され、所定の開口を有する素子分
    離膜と、 前記開口内に位置する前記半導体基板の主表面に所定の
    間隔を隔ててチャネル領域を規定するように形成された
    １対のソース／ドレイン領域と、 前記チャネル領域上にゲート絶縁膜を介して、前記素子
    分離膜の開口内の所定領域を埋込むように形成され、前
    記素子分離膜の上表面とほぼ同じ高さの上表面を有する
    ゲート電極と、 前記１対のソース／ドレイン領域を取囲むように、前記
    素子分離膜の開口の内側面と前記ゲート電極の両側面と
    に沿って形成されたサイドウォール絶縁膜と、 前記サイドウォール絶縁膜によって囲まれた領域内を充
    填するように形成されるとともに、前記１対のソース／
    ドレイン領域に電気的に接続され、前記素子分離膜の上
    表面とほぼ同じ高さの上表面を有する１対のソース／ド
    レイン電極と、 前記素子分離膜、前記ゲート電極および前記１対のソー
    ス／ドレイン電極上に形成された層間絶縁膜とを備え、 前記素子分離膜は、 前記半導体基板の主表面上に形成された第１の絶縁膜
    と、 前記第１の絶縁膜上に形成され、前記第１の絶縁膜とは
    異なる材質を有する第２の絶縁膜と、 前記第２の絶縁膜上に形成され、前記第２の絶縁膜とは
    異なる材質を有する第３の絶縁膜とを含み、 前記サイドウォール絶縁膜は、少なくとも、 前記第２の絶縁膜と同じ材質を有する第１のサイドウォ
    ール絶縁膜と、 前記第１のサイドウォール絶縁膜上に形成され、前記第
    ３の絶縁膜と同じ材質を有する第２のサイドウォール絶
    縁膜とを含み、 前記層間絶縁膜は前記第３の絶縁膜と同じ材質を有して
    おり、 前記ソース／ドレイン電極の一方の上面および側面を露
    出するように、前記層間絶縁膜、前記第３の絶縁膜およ
    び前記第２のサイドウォール絶縁膜にコンタクトホール
    が形成されており、 前記コンタクトホールを充填するとともに、前記コンタ
    クトホール内で前記一方のソース／ドレイン電極の上面
    および側面に電気的に接触するように配線が形成されて
    いる、半導体装置。
  13. 【請求項１３】 半導体基板の主表面上に、平坦な上表
    面を有するように形成され、所定の開口を有する素子分
    離膜と、 前記開口内に位置する前記半導体基板の主表面に所定の
    間隔を隔ててチャネル領域を規定するように形成された
    １対のソース／ドレイン領域と、 前記チャネル領域上にゲート絶縁膜を介して、前記素子
    分離膜の開口内の所定領域を埋込むように形成され、前
    記素子分離膜の上表面よりも所定の厚み分高い上表面を
    有するゲート電極と、 前記１対のソース／ドレイン領域を取囲むように、前記
    素子分離膜の開口の内側面と前記ゲート電極の両側面と
    に沿って形成されたサイドウォール絶縁膜と、 前記サイドウォール絶縁膜によって囲まれた領域内を充
    填するように形成されるとともに、前記１対のソース／
    ドレイン領域に電気的に接続され、前記素子分離膜の上
    表面とほぼ同じ高さの上表面を有する１対のソース／ド
    レイン電極とを備え、 前記ゲート電極と前記１対のソース／ドレイン電極とは
    前記サイドウォール絶縁膜によって電気的に絶縁されて
    いる、半導体装置。
  14. 【請求項１４】 半導体基板の主表面上に、第１の絶縁
    膜を形成する工程と、 前記第１の絶縁膜上に、前記第１の絶縁膜とは異なる材
    質を有する第２の絶縁膜を形成する工程と、 前記第２の絶縁膜と前記第１の絶縁膜との所定領域をエ
    ッチングすることによりトランジスタ用開口を形成する
    工程と、 前記トランジスタ用開口を埋込むように、前記第２の絶
    縁膜とは異なる材質を有する第３の絶縁膜を形成する工
    程と、 前記第３の絶縁膜の所定領域にゲート電極用開口を形成
    する工程と、 前記ゲート電極用開口内に位置する前記半導体基板の主
    表面上にゲート絶縁膜を形成する工程と、 前記ゲート電極用開口内の前記ゲート絶縁膜上に、前記
    ゲート電極用開口を埋込むようにゲート電極を形成する
    工程と、 前記第３の絶縁膜を除去した後、前記ゲート電極の両側
    面に接触するようにサイドウォール絶縁膜を形成する工
    程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程とを備えた、半導体装置の製造方法。
  15. 【請求項１５】 前記ゲート電極用開口内に前記ゲート
    絶縁膜を形成する工程に先立って、前記第３の絶縁膜お
    よび前記素子分離膜をマスクとして前記ゲート電極用開
    口内の前記半導体基板の表面に不純物をイオン注入する
    ことによって前記ソース／ドレイン領域とは異なる導電
    型の不純物領域を形成する、請求項１４に記載の半導体
    装置の製造方法。
  16. 【請求項１６】 前記ゲート電極用開口を形成する工程
    は、 前記第３の絶縁膜上にエッチングマスクを形成した後、
    前記エッチングマスクに前記ゲート電極のためのマスク
    開口を形成する工程と、 前記マスク開口の内側面に前記エッチングマスクと同じ
    材質からなるサイドウォール膜を形成する工程と、 前記エッチングマスクと前記サイドウォール膜とをマス
    クとして、前記第３の絶縁膜をエッチングすることによ
    り前記ゲート電極用開口を形成する工程とを含む、請求
    項１４に記載の半導体装置の製造方法。
  17. 【請求項１７】 前記第３の絶縁膜は、前記ゲート絶縁
    膜の膜厚よりも厚い膜厚の前記第３の絶縁膜が残余する
    ように部分的に除去される、請求項１４に記載の半導体
    装置の製造方法。
  18. 【請求項１８】 半導体基板の主表面上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜の所定領域をエッチングすることによ
    りトランジスタ用開口を形成する工程と、 前記トランジスタ用開口を埋込むように、前記第１の絶
    縁膜とは異なる材質を有する第２の絶縁膜を形成する工
    程と、 前記第２の絶縁膜の所定領域にゲート電極用開口を形成
    する工程と、 前記ゲート電極用開口に位置する前記半導体基板の主表
    面上にゲート絶縁膜を形成する工程と、 前記ゲート電極用開口内の前記ゲート絶縁膜上に、前記
    ゲート電極用開口を埋込むようにゲート電極を形成する
    工程と、 前記第２の絶縁膜を除去した後、前記ゲート電極の両側
    面に接触するようにサイドウォール絶縁膜を形成する工
    程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程とを備えた、半導体装置の製造方法。
  19. 【請求項１９】 半導体基板の主表面上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に導電膜を形成する工程と、 前記導電膜上に第２の絶縁膜を形成する工程と、 前記第１の絶縁膜、前記導電膜および前記第２の絶縁膜
    の所定領域をエッチングしてトランジスタ用開口を形成
    する工程と、 前記トランジスタ用開口を埋込むように、前記第２の絶
    縁膜とは異なる材質を有する第３の絶縁膜を形成する工
    程と、 前記第３の絶縁膜の所定領域にゲート電極用開口を形成
    する工程と、 前記ゲート電極用開口に位置する前記半導体基板の主表
    面上にゲート絶縁膜を形成するとともに、前記トランジ
    スタ形成用開口の側壁に露出する前記導電膜の側面に第
    ４の絶縁膜を形成する工程と、 前記ゲート電極用開口内の前記ゲート絶縁膜上に、前記
    ゲート電極用開口を埋込むようにゲート電極を形成する
    工程と、 前記第３の絶縁膜を除去した後、前記ゲート電極の両側
    面に接触するようにサイドウォール絶縁膜を形成する工
    程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程とを備えた、半導体装置の製造方法。
  20. 【請求項２０】 半導体基板の主表面上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に導電膜を形成する工程と、 前記導電膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜、前記導電膜および前記第１の絶縁膜
    の所定領域をエッチングしてトランジスタ用開口を形成
    する工程と、 前記トランジスタ用開口の内側面に沿って、かつ前記導
    電膜の側面を覆うように、前記第２の絶縁膜と同じ材質
    を有する第１のサイドウォール絶縁膜を形成する工程
    と、 前記トランジスタ用開口を埋込むように、前記第２の絶
    縁膜とは異なる材質を有する第３の絶縁膜を形成する工
    程と、 前記第３の絶縁膜の所定領域にゲート電極用開口を形成
    する工程と、 前記ゲート電極用開口に位置する前記半導体基板の主表
    面上にゲート絶縁膜を形成する工程と、 前記ゲート電極用開口内の前記ゲート絶縁膜上に、前記
    ゲート電極用開口を埋込むようにゲート電極を形成する
    工程と、 前記第３の絶縁膜を除去した後、前記ゲート電極の両側
    面に接触するように第２のサイドウォール絶縁膜を形成
    する工程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極と第１および第２のサイドウォール絶縁
    膜とが形成されていない前記トランジスタ用開口内の領
    域を埋込むとともに、前記１対のソース／ドレイン領域
    に電気的に接続するように１対のソース／ドレイン電極
    を形成する工程とを備えた、半導体装置の製造方法。
  21. 【請求項２１】 半導体基板の主表面上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に前記第１の絶縁膜とは異なる材質
    を有する第２の絶縁膜を形成する工程と、 前記第１および第２の絶縁膜の所定領域をエッチングす
    ることによりトランジスタ用開口を形成する工程と、 前記トランジスタ用開口を埋込むように、前記第２の絶
    縁膜とは異なる材質を有する第３の絶縁膜を形成する工
    程と、 前記第２の絶縁膜の所定領域に、前記第１の絶縁膜にま
    では達しない配線用溝を形成する工程と、 前記第３の絶縁膜の所定領域にゲート電極用開口を形成
    する工程と、 前記ゲート電極用開口に位置する前記半導体基板の主表
    面上にゲート絶縁膜を形成する工程と、 前記ゲート電極用開口および前記配線用溝を埋込むよう
    に、ゲート電極とゲート電極配線とを構成する導電膜を
    形成する工程と、 前記トランジスタ用開口内に位置する第３の絶縁膜を除
    去した後、前記ゲート電極の両側面にサイドウォール絶
    縁膜を形成する工程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程とを備えた、半導体装置の製造方法。
  22. 【請求項２２】 前記配線用溝と前記ゲート電極用開口
    とは別々のエッチングマスクを用いて別々の工程で形成
    する、請求項２１に記載の半導体装置の製造方法。
  23. 【請求項２３】 前記配線用溝と前記ゲート電極用開口
    とは同一のエッチングマスクを用いて同一の工程で形成
    する、請求項２１に記載の半導体装置の製造方法。
  24. 【請求項２４】 半導体基板の主表面上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に、前記第１の絶縁膜とは異なる材
    質を有する第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に、前記第２の絶縁膜とは異なる材
    質を有する第３の絶縁膜を形成する工程と、 前記第３の絶縁膜上に、前記第３の絶縁膜とは異なる材
    質を有する第４の絶縁膜を形成する工程と、 前記第１、第２、第３および第４の絶縁膜の所定領域を
    エッチングすることにより、トランジスタ用開口を形成
    する工程と、 前記トランジスタ用開口を埋込むように、前記第２およ
    び第４の絶縁膜とは異なる材質を有する第５の絶縁膜を
    形成する工程と、 同一のエッチングマスクを用いて、前記第３、第４およ
    び第５の絶縁膜の所定領域をエッチングして、前記第３
    および第４の絶縁膜に前記第２の絶縁膜に達する配線用
    溝を形成するとともに、前記第５の絶縁膜にゲート電極
    用開口を形成する工程と、 前記ゲート電極用開口に位置する前記半導体基板の主表
    面上にゲート絶縁膜を形成する工程と、 前記ゲート電極用開口および前記配線用溝を埋込むよう
    に、ゲート電極とゲート電極配線とを構成する導電膜を
    形成する工程と、 前記トランジスタ用開口に位置する第５の絶縁膜を除去
    した後、前記ゲート電極の両側面にサイドウォール絶縁
    膜を形成する工程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程とを備えた、半導体装置の製造方法。
  25. 【請求項２５】 半導体基板の主表面上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に、前記第１の絶縁膜とは異なる材
    質を有する第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に、前記第２の絶縁膜とは異なる材
    質を有する第３の絶縁膜を形成する工程と、 前記第１、第２および第３の絶縁膜の所定領域をエッチ
    ングすることによりトランジスタ用開口を形成する工程
    と、 前記トランジスタ用開口の表面上および前記第３の絶縁
    膜の表面上に沿って、前記第３の絶縁膜とは異なる材質
    を有する第４の絶縁膜を形成する工程と、 前記トランジスタ用開口を埋込むように、前記第４の絶
    縁膜とは異なる材質を有する第５の絶縁膜を形成する工
    程と、 同一のエッチングマスクを用いて、前記第３および第４
    の絶縁膜の所定領域をエッチングして前記第３および第
    ４の絶縁膜に前記第２の絶縁膜にまで達する配線用溝を
    形成するとともに前記第４および第５の絶縁膜の所定領
    域をエッチングして前記第４および第５の絶縁膜にゲー
    ト電極用開口を形成する工程と、 前記ゲート電極用開口に位置する前記半導体基板の主表
    面上にゲート絶縁膜を形成する工程と、 前記ゲート電極用開口および前記配線用溝を埋込むよう
    に、ゲート電極とゲート電極配線とを構成する導電膜を
    形成する工程と、 前記トランジスタ用開口内に位置する第４および第５の
    絶縁膜を除去した後、前記ゲート電極の両側面にサイド
    ウォール絶縁膜を形成する工程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程とを備えた、半導体装置の製造方法。
  26. 【請求項２６】 半導体基板の主表面上にシリコン酸化
    膜からなる第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に、シリコン窒化膜からなる第２の
    絶縁膜を形成する工程と、 前記第２の絶縁膜上に、シリコン酸化膜からなる第３の
    絶縁膜を形成する工程と、 前記第１、第２および第３の絶縁膜の所定領域をエッチ
    ングすることによりトランジスタ用開口を形成する工程
    と、 前記トランジスタ用開口を埋込むように、リンがドープ
    されたシリコン酸化膜からなる第４の絶縁膜を形成する
    工程と、 同一のエッチングマスクを用いて前記第３および第４の
    絶縁膜をエッチングして、ゲート電極用開口と前記第２
    の絶縁膜に達する配線溝とを形成する工程と、 前記ゲート電極用開口に位置する前記半導体基板の主表
    面上にゲート絶縁膜を形成する工程と、 前記ゲート電極用開口および前記配線用溝を埋込むよう
    に、ゲート電極およびゲート電極配線を構成する導電膜
    を形成する工程と、 前記トランジスタ用開口内に位置する第４の絶縁膜をフ
    ッ化水素の蒸気を含むガスにより除去する工程と、 前記ゲート電極の両側面にサイドウォール絶縁膜を形成
    する工程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程とを備えた、半導体装置の製造方法。
  27. 【請求項２７】 半導体基板の主表面上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に、前記第１の絶縁膜とは異なる材
    質を有する第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に、前記第２の絶縁膜とは異なる材
    質を有する第３の絶縁膜を形成する工程と、 前記第３の絶縁膜上に、前記第３の絶縁膜とは異なる材
    質を有する第４の絶縁膜を形成する工程と、 前記第１、第２、第３および第４の絶縁膜の所定領域を
    エッチングすることによりトランジスタ用開口を形成す
    る工程と、 前記トランジスタ用開口を埋込むように、前記第４の絶
    縁膜とは異なる材質を有する第５の絶縁膜を形成する工
    程と、 第１のエッチングマスクを用いて、前記第４の絶縁膜の
    所定領域をエッチングすることにより前記第３の絶縁膜
    に達する第１の配線用溝を形成する工程と、 第２のエッチングマスクを用いて、前記第３および第５
    の絶縁膜の所定領域をエッチングすることにより、前記
    第２の絶縁膜にまで達する第２の配線用溝と、ゲート電
    極用開口とを形成する工程と、 前記ゲート電極用開口に位置する前記半導体基板の主表
    面上にゲート絶縁膜を形成する工程と、 前記ゲート電極用開口と前記第２の配線用溝とを埋込む
    ように、ゲート電極とゲート電極配線とを構成する導電
    膜を形成する工程と、 前記トランジスタ用開口内に位置する第５の絶縁膜を除
    去した後、前記ゲート電極の両側面にサイドウォール絶
    縁膜を形成する工程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程とを備えた、半導体装置の製造方法。
  28. 【請求項２８】 半導体基板の主表面上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に、前記第１の絶縁膜とは異なる材
    質を有する第２の絶縁膜を形成する工程と、 前記第１および第２の絶縁膜の所定領域をエッチングす
    ることによりトランジスタ用開口を形成する工程と、 前記トランジスタ用開口を埋込むように、前記第２の絶
    縁膜とは異なる材質を有する第３の絶縁膜を形成する工
    程と、 前記第２および第３の絶縁膜の所定領域をエッチングす
    ることにより、前記第１の絶縁膜には達しない配線用溝
    と、ゲート電極用開口とを形成する工程と、 前記ゲート電極用開口内の前記半導体基板の主表面上に
    ゲート絶縁膜を形成する工程と、 前記ゲート電極用開口と前記配線用溝とを埋込むよう
    に、ゲート電極と埋込配線とを形成する工程と、 前記トランジスタ用開口内に位置する第３の絶縁膜を除
    去した後、前記ゲート電極の両側面と、前記トランジス
    タ用開口の内側面とに沿ってサイドウォール絶縁膜を形
    成する工程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程と、 前記埋込配線と前記ソース／ドレイン電極との間に位置
    する前記サイドウォール絶縁膜を除去して連結用溝を形
    成する工程と、 前記連結用溝を埋込むように導電膜を形成する工程とを
    備えた、半導体装置の製造方法。
  29. 【請求項２９】 半導体基板の主表面上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に、前記第１の絶縁膜とは異なる材
    質を有する第２の絶縁膜を形成する工程と、 前記第１および第２の絶縁膜の所定領域をエッチングす
    ることによりトランジスタ用開口を形成する工程と、 前記トランジスタ用開口を埋込むように、前記第２の絶
    縁膜とは異なる材質を有する第３の絶縁膜を形成する工
    程と、 前記第２および第３の絶縁膜の所定領域をエッチングす
    ることにより、前記第１の絶縁膜に達しない配線用溝
    と、ゲート電極用開口とを形成する工程と、 前記ゲート電極用開口内の前記半導体基板の主表面上に
    ゲート絶縁膜を形成する工程と、 前記ゲート電極用開口と前記配線用溝とを埋込むよう
    に、ゲート電極と埋込配線とを形成する工程と、 前記トランジスタ用開口内に位置する前記第３の絶縁膜
    を除去した後、前記ゲート電極の両側面と、前記トラン
    ジスタ用開口の内側面とに沿ってサイドウォール絶縁膜
    を形成する工程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程と、 前記サイドウォール絶縁膜の上部を除去することによっ
    て絶縁膜用溝を形成する工程と、 前記絶縁膜用溝を埋込むように前記第２の絶縁膜と同じ
    材質の第４の絶縁膜を形成する工程と、 前記第２および第４の絶縁膜と、前記１対のソース／ド
    レイン電極と、前記ゲート電極との上に、前記第２の絶
    縁膜とは異なる材質を有する層間絶縁膜を形成する工程
    と、 前記層間絶縁膜の所定領域にコンタクトホールを形成す
    る工程と、 前記コンタクトホールの底部に位置する前記第２および
    第４の絶縁膜の上部をエッチングして前記ソース／ドレ
    イン電極の側表面の一部を露出させる工程と、 前記コンタクトホールを充填するとともに、前記ソース
    ／ドレイン電極の上表面および側表面に接触するソース
    ／ドレイン電極配線を形成する工程とを備えた、半導体
    装置の製造方法。
  30. 【請求項３０】 半導体基板の主表面上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に、前記第１の絶縁膜とは異なる材
    質を有する第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に、前記第２の絶縁膜とは異なる材
    質を有する第３の絶縁膜を形成する工程と、 前記第１、第２および第３の絶縁膜の所定領域をエッチ
    ングすることによりトランジスタ用開口を形成する工程
    と、 前記トランジスタ用開口を埋込むように、前記第３の絶
    縁膜とは異なる材質を有する第４の絶縁膜を形成する工
    程と、 前記第２、第３および第４の絶縁膜の所定領域をエッチ
    ングすることにより、前記第１の絶縁膜に達しない深さ
    の配線用溝と、ゲート電極用開口とを形成する工程と、 前記ゲート電極用開口内の前記半導体基板の主表面上に
    ゲート絶縁膜を形成する工程と、 前記ゲート電極用開口と前記配線用溝とを埋込むよう
    に、ゲート電極と埋込配線とを形成する工程と、 前記トランジスタ用開口内に位置する前記第４の絶縁膜
    を除去した後、前記ゲート電極の両側面に前記第２の絶
    縁膜と同じ材質のサイドウォール絶縁膜を形成する工程
    と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程と、 前記サイドウォール絶縁膜の上部を除去して絶縁膜用溝
    を形成する工程と、 前記絶縁膜用溝を埋込むように、前記第３の絶縁膜と同
    じ材質の第５の絶縁膜を形成する工程と、 前記第３および第５の絶縁膜上と前記ゲート電極上と前
    記ソース／ドレイン電極上とに、前記第３の絶縁膜と同
    じ材質の層間絶縁膜を形成する工程と、 前記層間絶縁膜の所定領域にコンタクトホールを形成す
    る工程と、 前記コンタクトホールの底部に位置する前記第３および
    第５の絶縁膜をエッチングして、前記ソース／ドレイン
    電極の側表面の一部を露出させる工程と、 前記コンタクトホールを充填するとともに、前記ソース
    ／ドレイン電極の上表面および側表面に接触するソース
    ／ドレイン電極配線を形成する工程とを備えた、半導体
    装置の製造方法。
  31. 【請求項３１】 半導体基板の主表面上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に、前記第１の絶縁膜とは異なる材
    質を有する第２の絶縁膜を形成する工程と、 前記第１および第２の絶縁膜の所定領域をエッチングし
    てトランジスタ用開口を形成する工程と、 前記トランジスタ用開口を埋込むように、前記第２の絶
    縁膜とは異なる材質を有する第３の絶縁膜を形成する工
    程と、 同一のエッチングマスクを用いて、前記第１および第２
    の絶縁膜の所定領域と前記第３の絶縁膜の所定領域とを
    エッチングすることにより、前記第１および第２の絶縁
    膜に前記半導体基板に達しない深さの配線用溝を形成す
    るとともに前記第３の絶縁膜にゲート電極用開口を形成
    する工程と、 前記ゲート電極用開口内の前記半導体基板の主表面上に
    ゲート絶縁膜を形成する工程と、 前記ゲート電極用開口と前記配線用溝とを埋込むよう
    に、ゲート電極とゲート電極配線とを構成する導電膜を
    形成する工程と、 前記トランジスタ用開口内に位置する前記第３の絶縁膜
    を除去した後、前記ゲート電極の両側面にサイドウォー
    ル絶縁膜を形成する工程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程とを備えた、半導体装置の製造方法。
  32. 【請求項３２】 半導体基板の主表面上にシリコン酸化
    膜からなる第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の所定領域をエッチングしてトランジ
    スタ用開口を形成する工程と、 前記トランジスタ用開口内の前記半導体基板の主表面上
    に下敷き酸化膜を形成する工程と、 前記下敷き酸化膜上に、前記トランジスタ用開口を埋込
    むようにシリコン窒化膜からなる第２の絶縁膜を形成す
    る工程と、 同一のエッチングマスクを用いて、前記第１の絶縁膜の
    所定領域と、前記第２の絶縁膜および下敷き酸化膜の所
    定領域とをエッチングすることにより、前記第１の絶縁
    膜に前記半導体基板に達しない深さの配線用溝を形成す
    るとともに、前記第２の絶縁膜および下敷き酸化膜にゲ
    ート電極用開口を形成する工程と、 前記ゲート電極用開口内に位置する前記半導体基板の主
    表面上にゲート絶縁膜を形成する工程と、 前記ゲート電極用開口と前記配線用溝とを埋込むよう
    に、ゲート電極とゲート電極配線とを構成する導電膜を
    形成する工程と、 前記トランジスタ用開口内に位置する第２の絶縁膜を除
    去する工程と、 前記ゲート電極の両側面にサイドウォール絶縁膜を形成
    するとともに前記下敷き酸化膜を除去する工程と、 前記トランジスタ用開口内の前記ゲート電極が形成され
    ていない前記半導体基板の主表面に不純物をイオン注入
    することによって１対のソース／ドレイン領域を形成す
    る工程と、 前記ゲート電極および前記サイドウォール絶縁膜が形成
    されていない前記トランジスタ用開口内の領域を埋込む
    とともに、前記１対のソース／ドレイン領域に電気的に
    接続するように１対のソース／ドレイン電極を形成する
    工程とを備えた、半導体装置の製造方法。
JP7205892A 1995-08-11 1995-08-11 半導体装置およびその製造方法 Pending JPH0955499A (ja)

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