JP4629867B2 - トランジスタ及びその製造方法 - Google Patents
トランジスタ及びその製造方法 Download PDFInfo
- Publication number
- JP4629867B2 JP4629867B2 JP2000398088A JP2000398088A JP4629867B2 JP 4629867 B2 JP4629867 B2 JP 4629867B2 JP 2000398088 A JP2000398088 A JP 2000398088A JP 2000398088 A JP2000398088 A JP 2000398088A JP 4629867 B2 JP4629867 B2 JP 4629867B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- oxide film
- forming
- active region
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 238000002955 isolation Methods 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 32
- 239000004065 semiconductor Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 239000012528 membrane Substances 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 125000006850 spacer group Chemical group 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明はトランジスタ及びその製造方法に関し、特に素子分離酸化膜を形成したあと活性領域を食刻し、ゲート電極を形成して素子の特性及び収率を向上させるトランジスタ及びその製造方法に関するものである。
【0002】
【従来の技術】
図1乃至図3は、従来の技術に係るトランジスタを説明するための図面等であり、図1はレイアウト、図2は図1の線I−Iに伴うトランジスタの断面図、図3は図1の線II−IIに伴うトランジスタの断面図である。
【0003】
先ず、p型半導体基板(11)表面の素子分離領域に形成される素子分離酸化膜(14)と、前記半導体基板(11)上にゲート酸化膜(15)を介在して形成されたゲート電極(16)と、前記それぞれのゲート電極(16)両側半導体基板(11)の表面の活性領域に形成されるエル・ディー・ディー(Lightly Doped Drain:LDD)不純物注入領域(17)と、前記それぞれのゲート電極(16)の両側に形成される第2窒化膜スペーサ(18)、そして前記第2窒化膜スペーサ(18)、及びゲート電極(16)の両側に形成されるソース/ドレイン接合領域(19)で構成される。
【0004】
図4a乃至図4d、そして図5a乃至図5dは従来技術に係るトランジスタの製造方法を説明するための断面図であり、図4a乃至図4dは、図1に示した線I−Iにおける断面図、図5a乃至図5dは、図1に示した線II−IIにおける断面図である。
【0005】
図4a及び図5aを参照すれば、一般的なエス・ティー・アイ(Shallow Trench Isolation:STI)方法で素子分離領域が定義(区画)されるが、p型の半導体基板(11)上にパッド酸化膜(12)と、第1窒化膜(13)、及び第1感光膜パターンを順次形成する。このとき、前記第1感光膜パターンは素子分離マスクを利用した露光及び現像工程で形成したものである。
【0006】
その次に、前記第1感光膜パターンをマスクにして前記第1窒化膜(13)、パッド酸化膜(12)、及び半導体基板(11)を選択的に食刻してトレンチを形成する。
【0007】
次いで、前記第1感光膜パターンを除去して前記トレンチを含む全面に素子分離酸化膜(14)を成長させ、前記第1窒化膜(13)を食刻終末点にして前記素子分離酸化膜(14)を化学機械研磨(Chemical Mechanical Polishing:CMP)方法、又はエッチバック(Etch Back)方法で平坦化させ、前記トレンチ内にのみ前記素子分離酸化膜を残す。
【0008】
図4b及び図5bを参照すれば、前記半導体基板(11)上に形成された窒化膜(13)及びパッド酸化膜(12)を除去し、前記素子分離酸化膜(14)を含む半導体基板(11)上にイオン注入工程を行い前記半導体基板(11)の表面内にチャネル領域(C)を形成する。
【0009】
なお、全面の熱酸化工程で前記半導体基板(11)上にゲート酸化膜(15)を形成し、その上部に、多結晶シリコン層(16a)及びタングステン(W)層(16b)の積層構造のゲート電極(16)を形成する。
【0010】
次いで、前記タングステン層(16b)上に第2感光膜パターンを形成する。このとき、前記第2感光膜パターンはゲート電極マスクを利用した露光及び現像工程で形成したものである。
【0011】
なお、前記第2感光膜パターンをマスクにし前記タングステン層(16b)、多結晶シリコン層(16a)、及びゲート酸化膜(15)を選択的に食刻してゲート電極(16)を形成し、前記第2感光膜パターンを除去する。
【0012】
図4c及び図5cを参照すれば、前記ゲート電極(16)をマスクに全面に低濃度n型不純物イオン注入工程を行い、ドライブイン(Drive−in)拡散することにより前記ゲート電極(16)の両側にLDD不純物注入領域(17)を形成する。
【0013】
図4d及び図5dを参照すれば、前記ゲート電極(16)を含む全面に第2窒化膜を形成し、前記第2窒化膜をエッチバックし前記ゲート電極(16)の両側の半導体基板(11)上に第2窒化膜スペーサ(18)を形成する。
【0014】
なお、前記ゲート電極(16)と第2窒化膜側壁(18)をマスクに高濃度n型不純物イオン注入工程を行い、ドライブイン(Drive−in)工程で拡散させて前記第2窒化膜スペーサ(18)を含むゲート電極(16)の両側にソース/ドレイン接合領域(19)を形成する。
【0015】
しかし、従来のトランジスタ及びその製造方法は次のような問題点がある。
【0016】
第一に、ロコス(LOCOS)工程又はSTI工程、イオン注入工程及び後続熱処理工程時に素子分離酸化膜の側壁が損傷され漏洩電流が増加するため、DRAMのリフレッシュ(Refresh)特性が低下する。
【0017】
第二に、素子分離酸化膜との段差で活性領域の中心部位より周縁のゲート酸化膜の厚さが薄くなり、ジー・オー・アイ(Gate Oxide Integrality:GOI)損傷及びトランジスタの逆狭小幅効果(reverse narrow width effect)が発生する。
【0018】
【発明が解決しようとする課題】
本発明は前記の問題点を解決するため考案したものであり、漏洩電流、GOI損傷、及びトランジスタの逆狭小幅効果を防ぐトランジスタ及びその製造方法を提供することにその目的がある。
【0019】
【課題を解決するための手段】
以上の目的を達成するため、本発明に係るトランジスタは、半導体基板上部に活性領域の溝を備えた素子分離酸化膜、前記活性領域の溝にゲート酸化膜を介在して形成されたゲート電極、該ゲート電極は表面酸化した第1酸化膜を備える第1ゲート電極及び前記第1ゲート電極上部に形成された第2ゲート電極の積層構造で構成され、前記ゲート電極の両側の活性領域に設けられたLDD領域、前記素子分離酸化膜の側壁と前記第1ゲート電極の側壁に設けられた窒化膜スペーサ、前記ゲート電極の両側の活性領域に設けられたソース/ドレイン接合領域、及び前記第1ゲート電極と前記素子分離酸化膜のと間の活性領域を埋め込む第2、第3酸化膜を備え、前記第1ゲート電極、前記第2、第3酸化膜及び前記素子分離酸化膜の高さが同じであることを特徴とする。
【0020】
さらに、以上の目的を達成するため本発明に係るトランジスタの製造方法は、活性領域の溝を画定する素子分離酸化膜を半導体基板上部に形成する段階と、前記活性領域上にゲート酸化膜を介在させ、第1ゲート電極を形成する段階と、前記第1ゲート電極の表面に第1酸化膜を形成する段階と、前記第1ゲート電極の両側の活性領域にLDD領域を形成する段階と、前記第1ゲート電極の両側及び前記素子分離膜の側壁に絶縁膜の側壁(スペーサ)を形成する段階と、前記絶縁膜の側壁を含む前記第1ゲート電極の両側の半導体基板にソース/ドレイン接合領域を形成する段階と、前記絶縁膜の側壁を含む前記第1ゲート電極と前記素子分離酸化膜とを含む全面に第2、第3酸化膜を形成した後、前記素子分離酸化膜を食刻終末点として、化学機械研磨により平坦化する段階と、前記第1ゲート電極上部に第2ゲート電極及びハードマスク層を形成し、前記第1ゲート電極、前記第2ゲート電極、及び前記ハードマスク層の積層構造のゲート電極を形成する段階とを含むことを特徴とする。
【0021】
【発明の実施の形態】
以下、添付の図面を参考にしながら本発明を詳しく説明することにする。
【0022】
図6乃至図8は、本発明の実施例に係るトランジスタを説明した図面等であり、図7は図6の線III−IIIに伴うトランジスタの断面図、図8は図6の線IV−IVに伴うトランジスタの断面図である。
【0023】
本発明の実施例に係るトランジスタは図6、そして図7及び図8に示すように、半導体基板(31)と、活性領域の溝(100)を定義する(画定する)素子分離酸化膜(32)と、前記半導体基板(31)上にゲート酸化膜(34)を介在し、表面が酸化した第1ゲート電極(35)とその上部に備えられる第2ゲート電極(43)の積層構造を備えたゲート電極、前記ゲート電極両側の半導体基板(31)表面の活性領域に形成されるLDD領域(38)と、前記ゲート電極の両側及び素子分離酸化膜(32)の側壁に形成される窒化膜スペーサ(39)と、前記窒化膜スペーサ(39)を含むゲート電極両側の半導体基板(31)表面の活性領域に形成されるソース/ドレイン接合領域(40)と、そして、前記窒化膜スペーサ(39)上に備えられる第2、第3酸化膜(41、42)で構成される。
【0024】
このとき、前記溝(100)の底部は半導体基板(31)で形成され、前記素子分離酸化膜(32)は10〜300Åの厚さに形成されるのが好ましい。
【0025】
図9a乃至図9f、そして図10a乃至図10fは、本発明の実施例に係るトランジスタの製造方法を示す工程断面図であり、図9a乃至図9fは、図6に示した線III−IIIにおける断面図、図10a乃至図10fは、図6に示した線IV−IVにおける断面図である。
【0026】
図9a及び図10aを参照すれば、p型半導体基板(31)上に素子分離酸化膜(32)と第1感光膜パターン(33)を形成する。このとき、第1感光膜パターン(33)は素子分離領域のみを塗布するよう(被覆するよう)形成されたものである。
【0027】
このとき、前記素子分離酸化膜(32)を10〜300Åの厚さに形成した後、全面にウェル(Well)イオン、フィールドストップ(Field Stop)イオン、及び閾電圧(Vt)調節イオンのイオン注入工程を行ってから、前記第1感光膜パターン(33)を形成する順に行う。
【0028】
図9b及び図10bを参照すれば、前記第1感光膜パターン(33)をマスクにして前記素子分離酸化膜(32)を選択的に食刻し、前記半導体基板(31)の活性領域を露出させる溝(100)を形成する。
【0029】
このとき、前記食刻工程では、前記溝(100)の底部における半導体基板(31)と素子分離膜(32)との接合部である角部の断面形状が、図9b及び図10bに示されているように、丸味を有するように前記素子分離酸化膜(32)を食刻し、GOI低下及びトランジスタの逆狭小幅効果(reverse narrow width effect)を防ぐ。
【0030】
なお、前記第1感光膜パターン(33)を除去した後、前記露出した半導体基板(31)上にゲート酸化膜(34)を成長させる。
【0031】
次いで、前記溝(100)を含む前記半導体基板(31)の全面に第1多結晶シリコン層(35a)を形成する。
【0032】
図9c及び図10cを参照すれば、前記素子分離酸化膜(32)を食刻終末点にして前記多結晶シリコン層(35a)を化学機械研磨(Chemical Mechanical Polishing:CMP)工程で平坦化食刻し、前記多結晶シリコン層(35a)上部に第2感光膜パターン(36)を形成する。このとき、前記第2感光膜パターン(36)はゲート電極マスクを利用した露光及び現像工程で形成したものである。
【0033】
図9d及び図10dを参照すれば、前記第2感光膜パターン(36)をマスクにして前記第1多結晶シリコン層(35a)を選択的に食刻し、第1ゲート電極(35)を形成したあと前記第2感光膜パターン(36)を除去する。
【0034】
なお、前記第1ゲート電極(35)を熱酸化しその表面上に第1酸化膜 (37)を成長させた後、前記素子分離酸化膜(32)と第1ゲート電極 (35)をマスクにして前記半導体基板(31)に低濃度n型不純物イオン注入工程を行い、ドライブイン(Drive−in)工程で拡散させて前記第1ゲート電極(35)の両側の半導体基板(31)表面の活性領域にLDD領域(38)を形成する。
【0035】
次いで、全面に窒化膜を形成して前記窒化膜をエッチバックし、前記第1ゲート電極(35)の両側と素子分離酸化膜(32)の側壁の半導体基板(31)上に、絶縁膜の側壁となる、窒化膜スペーサ(39)を形成する。
【0036】
その後、前記第1ゲート電極(35)と窒化膜スペーサ(39)をマスクにして高濃度n型不純物イオン注入工程を行い、ドライブイン(Drive−in)工程で拡散させて前記窒化膜スペーサ(39)を含む第1ゲート電極(35)両側の半導体基板(31)の表面活性領域にソース/ドレイン接合領域(40)を形成する。
【0037】
図9e及び図10eを参照すれば、前記窒化膜側壁(39)を含む全面に第2、第3酸化膜(41、42)を形成し、前記第1ゲート電極(35)が露出するよう前記素子分離酸化膜(32)を食刻終末点にするCMP工程で平坦化する。
【0038】
なお、前記平坦化された全面に第2多結晶シリコン層(43a)、ハードマスク層(44)、及び第3感光膜パターン(45)を積層する。このとき、前記第3感光膜パターン(45)はゲート電極マスクを利用した露光及び現像工程で形成したものである。
【0039】
図9f及び図10fを参照すれば、前記第3感光膜パターン(45)をマスクにして前記ハードマスク層(44)と第2多結晶シリコン層(43a)を選択的に食刻し、第2ゲート電極(43)を形成して前記第3感光膜パターン(45)を除去することにより、第1ゲート電極(35)、第2ゲート電極(43)、及びハードマスク層(44)の積層構造に備えられるゲート電極を形成する。
【0040】
前記のように、本発明のゲート電極は前記第1、第2ゲート電極(35、43)に形成し、特に図10fでのように前記第1、第2ゲート電極(35、43)の構造が“T”字形を有する。
【0041】
【発明の効果】
本発明のトランジスタ及びその製造方法は、素子分離酸化膜を形成し活性領域を食刻してゲート電極を形成するため、ロコス工程又はSTI工程時にソース/ドレインの漏洩電流発生を防ぎ、DRAMのリフレッシュ特性を向上させてゲート酸化膜の損傷を防ぎ、逆狭小幅効果、接合L/C及びGOIを減少させてトランジスタの特性を向上させるため、素子の特性及び収率を向上させる効果がある。
【図面の簡単な説明】
【図1】図1は、従来の技術に係るトランジスタのレイアウト図。
【図2】図2は、図1の線I−Iに伴うトランジスタの断面図。
【図3】図3は、図1の線II−IIに伴うトランジスタの断面図。
【図4a】図4aは、図1の線I−Iに伴うトランジスタの製造方法を示す断面図の一つであり、図4bに続く。
【図4b】図4bは、図1の線I−Iに伴うトランジスタの製造方法を示す断面図の一つであり、図4cに続く。
【図4c】図4cは、図1の線I−Iに伴うトランジスタの製造方法を示す断面図の一つであり、図4dに続く。
【図4d】図4cより続く図4dは、図1の線I−Iに伴うトランジスタの製造方法を示す断面図の一つである。
【図5a】図5aは、図1の線II−IIに伴うトランジスタの製造方法を示す断面図の一つであり、図5bに続く。
【図5b】図5bは、図1の線II−IIに伴うトランジスタの製造方法を示す断面図の一つであり、図5cに続く。
【図5c】図5cは、図1の線II−IIに伴うトランジスタの製造方法を示す断面図の一つであり、図5dに続く。
【図5d】図5dは、図1の線II−IIに伴うトランジスタの製造方法を示す断面図の一つである。
【図6】図6は、本発明の実施例に係るトランジスタのレイアウト図。
【図7】図7は、図6の線III−IIIに伴うトランジスタの断面図。
【図8】図8は、図6の線IV−IVに伴うトランジスタの断面図。
【図9a】図9aは、図6の線III−IIIに伴うトランジスタの製造方法を示す断面図の一つであり、図9bに続く。
【図9b】図9bは、図6の線III−IIIに伴うトランジスタの製造方法を示す断面図の一つであり、図9cに続く。
【図9c】図9cは、図6の線III−IIIに伴うトランジスタの製造方法を示す断面図の一つであり、図9dに続く。
【図9d】図9dは、図6の線III−IIIに伴うトランジスタの製造方法を示す断面図の一つであり、図9eに続く。
【図9e】図9eは、図6の線III−IIIに伴うトランジスタの製造方法を示す断面図の一つであり、図9fに続く。
【図9f】図9fは、図6の線III−IIIに伴うトランジスタの製造方法を示す断面図の一つである。
【図10a】図10aは、図6の線IV−IVに伴うトランジスタの製造方法を示す断面図の一つであり、図10bに続く。
【図10b】図10bは、図6の線IV−IVに伴うトランジスタの製造方法を示す断面図の一つであり、図10cに続く。
【図10c】図10cは、図6の線IV−IVに伴うトランジスタの製造方法を示す断面図の一つであり、図10dに続く。
【図10d】図10dは、図6の線IV−IVに伴うトランジスタの製造方法を示す断面図の一つであり、図10eに続く。
【図10e】図10eは、図6の線IV−IVに伴うトランジスタの製造方法を示す断面図の一つであり、図10fに続く。
【図10f】図10fは、図6の線IV−IVに伴うトランジスタの製造方法を示す断面図の一つである。
【符号の説明】
11、31:半導体基板 12:パッド酸化膜
13:第1窒化膜 14:素子分離酸化膜
15、34:ゲート酸化膜 16、G:ゲート電極
16a:多結晶シリコン層 16b:タングステン層
17、38:LDD不純物注入領域
18:第2窒化膜スペーサ
19、40:ソース/ドレイン接合領域
32:素子分離酸化膜 33:第1感光膜パターン
34:ゲート酸化膜 35a:第1多結晶シリコン層
35:第1ゲート電極 36:第2感光膜パターン
37:第1酸化膜 39:窒化膜側壁(スペーサ)
40:ソース/ドレイン領域 41:第2酸化膜
42:第3酸化膜 43a:第2多結晶シリコン層
43:第2ゲート電極 44:ハードマスク層
45:第3感光膜パターン 100:溝(トレンチ)
C:チャネル領域
Claims (8)
- (a)半導体基板上部に活性領域の溝を備えた素子分離酸化膜;
(b)前記活性領域の溝にゲート酸化膜を介在して形成されたゲート電極;
該ゲート電極は、
(i)表面酸化した第1酸化膜を備える第1ゲート電極、及び
(ii)前記第1ゲート電極上部に形成された第2ゲート電極の積層構造で構成され;
(c)前記ゲート電極の両側の活性領域に設けられたLDD領域;
(d)前記素子分離酸化膜の側壁と前記第1ゲート電極の側壁に設けられた窒化膜スペーサ;
(e)前記ゲート電極の両側の活性領域に設けられたソース/ドレイン接合領域;及び
(f)前記第1ゲート電極と前記素子分離酸化膜との間の活性領域を埋め込む第2、第3酸化膜を備え、
前記第1ゲート電極、前記第2、第3酸化膜及び前記素子分離酸化膜の高さが同じであることを特徴とするトランジスタ。 - (a)の前記溝は、底部の角部の断面形状が丸味を有することを特徴とする請求項1記載のトランジスタ。
- (a)の前記素子分離酸化膜の厚さが、10〜300Åであることを特徴とする請求項1記載のトランジスタ。
- (b)の前記ゲート電極の上部にハードマスク層を備えることを特徴とする請求項1記載のトランジスタ。
- (a)活性領域の溝を画定する素子分離酸化膜を半導体基板上部に形成する段階;
(b)前記活性領域上にゲート酸化膜を介在させ、第1ゲート電極を形成する段階;
(c)前記第1ゲート電極の表面に第1酸化膜を形成する段階;
(d)前記第1ゲート電極の両側の活性領域にLDD領域を形成する段階;
(e)前記第1ゲート電極の両側及び前記素子分離膜の側壁に絶縁膜の側壁を形成する段階;
(f)前記絶縁膜の側壁を含む前記第1ゲート電極の両側の半導体基板にソース/ドレイン接合領域を形成する段階;
(g)前記絶縁膜の側壁を含む前記第1ゲート電極と前記素子分離酸化膜とを含む全面に第2、第3酸化膜を形成した後、前記素子分離酸化膜を食刻終末点として、化学機械研磨により平坦化する段階;
(h)前記第1ゲート電極上部に第2ゲート電極及びハードマスク層を形成し、前記第1ゲート電極、前記第2ゲート電極、及び前記ハードマスク層の積層構造のゲート電極を形成する段階を含むトランジスタの製造方法。 - 段階(b)及び(h)において、前記第1ゲート電極及び前記第2ゲート電極を、多結晶シリコンで形成することを特徴とする請求項5記載のトランジスタの製造方法。
- 段階(c)において、前記第1酸化膜を、前記第1ゲート電極の多結晶シリコンの表面を熱酸化させて形成することを特徴とする請求項5記載のトランジスタの製造方法。
- 段階(a)において、前記素子分離酸化膜を、10〜300Åの厚さに形成することを特徴とする請求項5記載のトランジスタの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1999-67988 | 1999-12-31 | ||
KR1019990067988A KR100315728B1 (ko) | 1999-12-31 | 1999-12-31 | 트랜지스터 및 그의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001223356A JP2001223356A (ja) | 2001-08-17 |
JP4629867B2 true JP4629867B2 (ja) | 2011-02-09 |
Family
ID=19635076
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000398088A Expired - Fee Related JP4629867B2 (ja) | 1999-12-31 | 2000-12-27 | トランジスタ及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6794714B2 (ja) |
JP (1) | JP4629867B2 (ja) |
KR (1) | KR100315728B1 (ja) |
TW (1) | TW469577B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2839203A1 (fr) * | 2002-04-26 | 2003-10-31 | St Microelectronics Sa | Zone active de circuit integre mos |
US6893911B2 (en) * | 2003-03-16 | 2005-05-17 | Infineon Technologies Aktiengesellschaft | Process integration for integrated circuits |
KR100636919B1 (ko) | 2005-08-26 | 2006-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US7494933B2 (en) * | 2006-06-16 | 2009-02-24 | Synopsys, Inc. | Method for achieving uniform etch depth using ion implantation and a timed etch |
KR102185282B1 (ko) | 2014-01-06 | 2020-12-01 | 삼성전자 주식회사 | 고정 양전하 함유층을 가지는 반도체 소자 |
US9183933B2 (en) * | 2014-01-10 | 2015-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell |
CN108831919B (zh) * | 2018-05-04 | 2021-10-15 | 上海华力集成电路制造有限公司 | 平面栅mosfet |
US10948583B2 (en) | 2018-10-23 | 2021-03-16 | Valeo Radar Systems, Inc. | Radar track initialization |
US11105896B2 (en) | 2019-04-17 | 2021-08-31 | Valeo Radar Systems, Inc. | Trailer detection and estimation system and related techniques |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59168675A (ja) * | 1983-03-15 | 1984-09-22 | Sony Corp | 半導体装置の製法 |
JPH02267943A (ja) * | 1989-04-08 | 1990-11-01 | Nec Corp | Mis型半導体装置の製造方法 |
JPH08293543A (ja) * | 1995-04-25 | 1996-11-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JPH08340113A (ja) * | 1995-06-07 | 1996-12-24 | Sgs Thomson Microelectron Inc | 集積回路において平坦化構造を形成する方法 |
JPH0955499A (ja) * | 1995-08-11 | 1997-02-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH1093088A (ja) * | 1996-08-21 | 1998-04-10 | Commiss Energ Atom | 自己整合接点をもつトランジスタの製造方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3280734B2 (ja) * | 1993-02-16 | 2002-05-13 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
JPH09312391A (ja) * | 1996-05-22 | 1997-12-02 | Toshiba Corp | 半導体装置およびその製造方法 |
JP3220645B2 (ja) * | 1996-09-06 | 2001-10-22 | 富士通株式会社 | 半導体装置の製造方法 |
US5777370A (en) * | 1996-06-12 | 1998-07-07 | Advanced Micro Devices, Inc. | Trench isolation of field effect transistors |
US5856227A (en) * | 1997-05-01 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a narrow polycide gate structure on an ultra-thin gate insulator layer |
US6074921A (en) * | 1997-06-30 | 2000-06-13 | Vlsi Technology, Inc. | Self-aligned processing of semiconductor device features |
JPH1187653A (ja) * | 1997-09-09 | 1999-03-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
US6018180A (en) * | 1997-12-23 | 2000-01-25 | Advanced Micro Devices, Inc. | Transistor formation with LI overetch immunity |
US6063680A (en) * | 1998-02-19 | 2000-05-16 | Texas Instruments - Acer Incorporated | MOSFETS with a recessed self-aligned silicide contact and an extended source/drain junction |
US6001697A (en) * | 1998-03-24 | 1999-12-14 | Mosel Vitelic Inc. | Process for manufacturing semiconductor devices having raised doped regions |
JPH11340457A (ja) * | 1998-05-26 | 1999-12-10 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
JP4022989B2 (ja) * | 1998-06-12 | 2007-12-19 | ソニー株式会社 | 半導体装置及びその製造方法 |
US6077748A (en) * | 1998-10-19 | 2000-06-20 | Advanced Micro Devices, Inc. | Advanced trench isolation fabrication scheme for precision polysilicon gate control |
US5950090A (en) * | 1998-11-16 | 1999-09-07 | United Microelectronics Corp. | Method for fabricating a metal-oxide semiconductor transistor |
US6194299B1 (en) * | 1999-06-03 | 2001-02-27 | Advanced Micro Devices, Inc. | Method for fabrication of a low resistivity MOSFET gate with thick metal on polysilicon |
US6110787A (en) * | 1999-09-07 | 2000-08-29 | Chartered Semiconductor Manufacturing Ltd. | Method for fabricating a MOS device |
US6261935B1 (en) * | 1999-12-13 | 2001-07-17 | Chartered Semiconductor Manufacturing Ltd. | Method of forming contact to polysilicon gate for MOS devices |
-
1999
- 1999-12-31 KR KR1019990067988A patent/KR100315728B1/ko not_active IP Right Cessation
-
2000
- 2000-12-19 TW TW089127173A patent/TW469577B/zh not_active IP Right Cessation
- 2000-12-27 JP JP2000398088A patent/JP4629867B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-02 US US09/751,939 patent/US6794714B2/en not_active Expired - Fee Related
-
2004
- 2004-07-13 US US10/889,067 patent/US7071068B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59168675A (ja) * | 1983-03-15 | 1984-09-22 | Sony Corp | 半導体装置の製法 |
JPH02267943A (ja) * | 1989-04-08 | 1990-11-01 | Nec Corp | Mis型半導体装置の製造方法 |
JPH08293543A (ja) * | 1995-04-25 | 1996-11-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JPH08340113A (ja) * | 1995-06-07 | 1996-12-24 | Sgs Thomson Microelectron Inc | 集積回路において平坦化構造を形成する方法 |
JPH0955499A (ja) * | 1995-08-11 | 1997-02-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH1093088A (ja) * | 1996-08-21 | 1998-04-10 | Commiss Energ Atom | 自己整合接点をもつトランジスタの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
TW469577B (en) | 2001-12-21 |
KR100315728B1 (ko) | 2001-12-13 |
US20010018241A1 (en) | 2001-08-30 |
US6794714B2 (en) | 2004-09-21 |
KR20010059992A (ko) | 2001-07-06 |
US7071068B2 (en) | 2006-07-04 |
US20040259313A1 (en) | 2004-12-23 |
JP2001223356A (ja) | 2001-08-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5319046B2 (ja) | ベリード酸化膜を具備する半導体装置の製造方法及びこれを具備する半導体装置 | |
JP4446949B2 (ja) | エレベイテッドサリサイドソース/ドレイン領域の形成方法 | |
JP3795386B2 (ja) | トレンチ型dramユニットの製造方法 | |
JP3157357B2 (ja) | 半導体装置 | |
JP2002208631A (ja) | 導電層を充填したトレンチ素子分離型半導体装置及びその形成方法 | |
JP2005136376A (ja) | 半導体素子のトランジスタおよびその形成方法 | |
JPH11111981A (ja) | 半導体デバイス及びその製造方法 | |
JP4394385B2 (ja) | 半導体装置及びその製造方法 | |
JP3640974B2 (ja) | 半導体集積回路の製造方法 | |
JP4134720B2 (ja) | 半導体素子の製造方法 | |
JP2002076112A (ja) | 接合漏れ電流及び狭幅効果を減少させうる半導体素子及びその製造方法 | |
JP4629867B2 (ja) | トランジスタ及びその製造方法 | |
KR100739656B1 (ko) | 반도체 장치의 제조 방법 | |
JP2000150806A (ja) | 半導体装置及びその製造方法 | |
JP4122181B2 (ja) | 二重ゲート酸化膜を有する半導体素子の製造方法 | |
JPH0697190A (ja) | Mosトランジスタの製造方法 | |
JP3196830B2 (ja) | 半導体装置及びその製造方法 | |
US20090140332A1 (en) | Semiconductor device and method of fabricating the same | |
JP2000223708A (ja) | 半導体装置 | |
KR100234692B1 (ko) | 트랜지스터 및 그 제조방법 | |
KR100626908B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
JP2001024055A (ja) | 半導体装置の製造方法 | |
JP4726612B2 (ja) | チャネル長の長い半導体素子の製造方法 | |
KR100317311B1 (ko) | 반도체소자 및 그의 제조방법 | |
JPH06244415A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060919 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100623 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100922 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101019 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101112 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |