JP3795386B2 - トレンチ型ｄｒａｍユニットの製造方法 - Google Patents
トレンチ型ｄｒａｍユニットの製造方法 Download PDFInfo
- Publication number
- JP3795386B2 JP3795386B2 JP2001373039A JP2001373039A JP3795386B2 JP 3795386 B2 JP3795386 B2 JP 3795386B2 JP 2001373039 A JP2001373039 A JP 2001373039A JP 2001373039 A JP2001373039 A JP 2001373039A JP 3795386 B2 JP3795386 B2 JP 3795386B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- silicon layer
- polycrystalline silicon
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 44
- 229910052710 silicon Inorganic materials 0.000 claims description 44
- 239000010703 silicon Substances 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 30
- 239000003990 capacitor Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 16
- 238000000137 annealing Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 241000047703 Nonion Species 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 2
- 238000002513 implantation Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 description 11
- 238000003860 storage Methods 0.000 description 7
- 238000001459 lithography Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はトレンチ型DRAM製造方法に関わり、特に、DRAMユニットの容量を増加しサイズを縮小し機能を拡張し製造段階を簡素化するトレンチ型DRAMユニット製造方法に関する。
【０００２】
【従来の技術】
DRAMは集積回路（IC）技術分野においてよく応用されている。通常の定義から、DRAMユニットとは一つのキャパシタと一つのトランジスタからなるものを指す。ウェハーにて高密度のDRAMユニットを製作する場合、作動速度を向上するために記憶ユニットのサイズ及び電力消費を抑えることを考量しなければならない。
【０００３】
従来、平面トランジスタを設計する際、サイズが最小な記憶ユニットを得るために、トランジスタのゲート長をできるだけ短縮し記憶ユニットの水平面積を縮小する必要がある。しかし、これはキャパシタの容量減少の原因となる。このため、記憶ユニットのサイズを縮小しようとする場合、如何に容量が大きく作動が安定的であるキャパシタを作り出すことを考量する必要がある。
【０００４】
そこで、垂直トランジスタ構造が提案された。この垂直トランジスタ構造の場合、ゲート長を漏電流が低く抑えられるほどの最適値にすることができるばかりか、ビット線における電圧を降下したり記憶ユニット水平面積を増大したりする必要もなくなる。更に、深トレンチ型キャパシタ（Deep Trench Capacitor）構造も提案された。この場合、キャパシタは直接に垂直トランジスタの下方に設けられるため、記憶ユニットにおけるキャパシタ用面積が増加しない。
【０００５】
米国特許第5,571,730号には垂直トランジスタを有するトレンチ型DRAMユニットの製造方法（図１及び図２A乃至２E参照）が掲載された。
【０００６】
図１は従来のDRAMユニットの構成を示す平面図である。図１において、WLはワード線、Tはトランジスタ、BCはビット線コンタクトホール、BL1は第一のビット線、BL2は第二のビット線を表す。トランジスタTはワード線WLの方向に沿って形成され、ビット線コンタクトホールBCはワード線WLの方向に沿いトランジスタTの一方の側に形成され、多層構造のビット線BL（BL1とBL2）はワード線WLと垂直して形成される。ワード線WLの方向において隣り合うトランジスタTはそれぞれ高さが異なる両ビット線（第一のビット線BL1と第二のビット線BL2）のうち一つと電気的に接続する。
【０００７】
図２A乃至２Eは図１の２−２線に沿う断面図であって従来のDRAMユニットの製造方法を示すものである。図２Aに示すように、ワード線方向においてトレンチの外形を形成するためにエッチングで第一の半導体基板１０表面にて複数のシリコン柱状体１２を形成し、そして、各シリコン柱状体１２の上部にてソース領域１４を形成する。この後、第一の半導体基板１０の全表面において順次に酸化膜１５と窒化膜１６及び酸化層１７を均一的に堆積し、且つ、酸化層１７でトレンチ（外形）を充填する。この後、各ソース領域１４を露出するようにリソグラフィ・エッチングで複数の第一のコンタクトホール１８を形成する。
【０００８】
次に、図２Bに示すように、堆積やリソグラフィ・エッチング等プロセスを利用して、第一のコンタクトホール１８を介しソース領域１４と電気的に接続するキャパシタの電極（容量板）１９のパターンを、導電材質で形成する。この後、電極１９表面に誘電膜２０及び電極板２１を順次に形成する。該電極板２１により電極１９底部の切欠領域も充填される。これで、第一のキャパシタ構造C1と第二のキャパシタ構造C2が形成される。
【０００９】
次に、図２Cに示すように、電極板２１表面に第一の絶縁層２２を堆積し、そして、ウェハー接着（Wafer Boding）技術を利用して、第二の半導体基板２４として新しいウェハーを第一の絶縁層２２表面に貼り合わせる。この後、第一の半導体基板１０の背面を上向きにする上、酸化膜１５が露出するように第一の半導体基板１０の背面をエッチングする。
【００１０】
次に、図２Dに示すように、各シリコン柱状体１２の上部にてドレイン領域２５を形成する。この後、等方性エッチング法を利用し且つ窒化膜１６をエッチング停止層として酸化膜１５を除去する。この後、熱酸化法を利用してシリコン柱状体１２の露出する領域にてゲート絶縁膜２６を成長する。この後、全面的に第一の導電層２７を堆積する。
【００１１】
次に、図２Eに示すように、リソグラフィ・エッチングで第一の導電層２７からゲート電極２８（シリコン柱状体１２の外周を囲むように形成される）を形成する。これで、第一のトランジスタT1及び第二のトランジスタT2が形成される。
【００１２】
次に、図２Eにおいて、全面的に第二の絶縁層２９を堆積する後に、リソグラフィ・エッチングプロセスを利用して第一のトランジスタT1のドレイン領域２５を露出するように第一のビット線コンタクトホール３０を形成する。この後、堆積やリソグラフィ・エッチング等プロセスを利用して、第一のビット線コンタクトホール３０をも充填した導電層から第一のビット線BL1を形成する。そして、前記と同様な段階で、第二のトランジスタT2の上部にて第三の絶縁層３１、第二のビット線コンタクトホール３２及び第二のビット線BL2を形成する。
【００１３】
前述したように、従来のトレンチ型DRAM製造方法では、第一の半導体基板１０表面にて深トレンチ型キャパシタ構造及びカラー酸化構造（Collar Oxide）を形成した後に、第一の半導体基板１０を引っ繰り返して第二の半導体基板２４を貼り合わせるが、ゲート電極２８やドレイン領域２５及び垂直チャネルなど構成が第一の半導体基板１０の背面に形成される。このため、製造方法は複雑であり、かなりの製造時間やコストを費す。よって、従来のトレンチ型DRAMユニットの製造方法は更に簡素化する必要がある。
【００１４】
【発明が解決しようとする課題】
前記のような問題点を解決するため、本発明の目的は、製造段階を簡素化するトレンチ型DRAMユニットの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するための本発明のトレンチ型DRAMユニットの製造方法は、第一の導電タイプを有する半導体基板において深トレンチ型キャパシタ構造を形成する段階と、SOI技術を利用して前記深トレンチ型キャパシタ構造の上にシリコン層を形成する段階と、前記深トランチ型キャパシタ構造上方に位置し且つ該深トレンチ型キャパシタ構造と電気的に接続する垂直トランジスタを、前記シリコン層の上に形成する段階とを含み、前記垂直トランジスタの形成段階は、前記シリコン層の上に第二の導電タイプを有する第一のイオン拡散層を形成する段階と、前記深トレンチ型キャパシタ構造の上方において前記第一のイオン拡散層及び前記シリコン層を柱状体に形成する段階と、前記半導体基板の全表面において酸化層を形成する段階と、前記シリコン層の側壁において前記第一の導電タイプを有する第二のイオン拡散層を形成する段階と、前記シリコン層底部において前記第二の導電タイプを有する第三のイオン拡散層を形成する段階と、前記半導体基板の全表面において窒化パッド層を形成する段階と、前記窒化パッド層表面において前記第二の導電タイプを有する第二のドーピング多結晶シリコン層を形成し、且つ、該第二のドーピング多結晶シリコン層上部の高さを前記第三のイオン拡散層上部の高さと同様にする段階と、酸化処理を行い前記第二のドーピング多結晶シリコン層を酸化物層に変える段階と、前記窒化パッド層の露出する部分を除去段階と、前記酸化物層の上において、前記第二の導電タイプを有し且つ前記柱状体の外周を囲む第三のドーピング多結晶シリコン層を形成する段階とを有する。
【００１８】
【発明の実施の形態】
前記の目的を達成して従来の欠点を除去するための課題を実行する本発明の実施例の構成とその作用を添付図面に基づき詳細に説明する。
【００１９】
本発明のトレンチ型DRAMユニットの製造方法はsub-150nmのDRAM製品を製造するのに好適である。
【００２０】
図３A乃至３Jは図１の３−３線に沿う断面図であって本発明のDRAMユニットの製造方法を示すものである。図３Aに示すように、半導体基板（例えばP＋型シリコン基板）４０表面には順次にカラー酸化層４２（厚みが約200−300nm）とSiN停止層４４（厚みが約20−５0nm）とBSGハードマスク４５（厚みが1200nm以上）と多結晶シリコンマスク層４６及びパターン付きフォトレジスト層４７が被覆される。なお、例えば、多結晶シリコンマスク層４６の代わり、TERAハードマスクを用いても良い。
【００２１】
次に、ドライエッチングで多結晶シリコンマスク層４６のフォトレジスト層４７により被覆されていない部分を除去する。この後、フォトレジスト層４７を除去する。
【００２２】
次に、多結晶シリコンマスク層４６をマスクとしてBSGハードマスク４５、SiN停止層４４、カラー酸化層４２及びシリコン基板４０をドライエッチングする（即ち、ドライエッチングで、BSGハードマスク４５乃至基板４０のそれぞれのマスク層４６により被覆されていない部分を除去する）。結果として、図３Bに示すように、シリコン基板４０にて複数の深トレンチ４８（深さが
【００２３】
【外１】
以下）が形成される。
【００２４】
次に、ウェットエッチング法で深トレンチ４８を洗浄し、続いて、BSGハードマスク４５を除去する。なお、例えば、トレンチ型キャパシタの容量を増大するために、更に深トレンチ４８をウェットエッチングしても良い。これにより深トレンチ４８はその底部面積が大きくて瓶状のトレンチとなる。
【００２５】
次に、図３Cに示すように、GPD／ASG堆積及びアニ―ル処理を行い、シリコン基板４０内であって深トレンチ４８の周囲にn＋拡散領域５０を形成する。この後、深トレンチ４８の内壁及び底部にNO誘電層５２（窒化シリコン／酸化シリコンの二層構造）を形成する。
【００２６】
次に、図３Cにおいて、深トレンチ４８内に第一のｎ＋ドーピング多結晶シリコン層５４を充填する。この後、該第一のｎ＋ドーピング多結晶シリコン層５４をエッチバックすることによりカラー酸化層４２及びSiN停止層４４を貫通する開口５５を複数形成する。更に、複数の開口５５をウェットエッチング洗浄する。結果として、ｎ＋拡散領域５０とNO誘電層５２及び第一のｎ＋ドーピング多結晶シリコン層５４を有する深トレンチ型キャパシタ構造が形成される。
【００２７】
次に、図３Dに示すように、開口５５内に第二のｎ＋ドーピング多結晶シリコン層５６を充填し、更にアニ―ル処理を施す。この後、化学的機械的研磨（CMP）法で第二のｎ＋ドーピング多結晶シリコン層５６表面の高さをSiN停止層４４表面の高さと同様にする。
【００２８】
次に、図３Dにおいて、SiN停止層４４を除去し、そして、CMP法で第二のｎ＋ドーピング多結晶シリコン層５６表面の高さをカラー酸化層４２表面の高さと同様にする。この後、シリコン基板４０の全表面においてウェットエッチング洗浄を施す。結果として、残留の第二のｎ＋ドーピング多結晶シリコン層５６は深トレンチ型キャパシタ構造と垂直トランジスタ（この後に形成される）を電気的に接続するための線路となる。
【００２９】
次に、図３Eに示すように、SOI（Silicon-on-Insulator）技術を利用して、シリコン基板４０上方の平坦な表面においてシリコン層５８（厚みが500nm以上）を形成する。この後、イオン注入技術を利用して、シリコン層５８の表面領域においてｎ＋ドーピング層６０を形成する。なお、例えば、この後更にアニ―ル処理を施しても良い。
【００３０】
一方、前記SOI技術は図４A乃至４Dに具現される。図４Aにおいて、先ず厚いシリコンウェハー５７を提供し、そして、該ウェハー５７表面において酸化処理を行い酸化シリコン層を形成する。この後、水素イオン注入によりイオン注入領域５７１を形成する。したがって、ウェハー５７はイオン注入領域５７１と非イオン注入領域５７２に分けられる。ここで、イオン注入領域５７１と非イオン注入領域５７２との境界面は所定の切断線となる。この後、ウェハー５７を引っ繰り返す上、図４Bに示すように、ウェハー接着技術を利用してウェハー５７を基板４０の平坦な表面に貼り合わせる。続いて、図４Cに示すように、アニ―ル処理（温度が600℃以下）を行いウェハー５７の背面にある非イオン注入領域５７２を除去する。最後、図４Dに示すように、アニ―ル処理（温度が約1100℃）及びCMP法を利用して、イオン注入領域５７１の露出する表面を平坦化する。結果として、残留のイオン注入領域５７１は図３Eに示すシリコン層５８となる。
【００３１】
次に、図３Fにおいて、リソグラフィ・エッチング（ドライエッチング）プロセスを利用して、ｎ＋ドーピング層６０及びシリコン層５８を部分的に除去し各第二のｎ＋ドーピング多結晶シリコン層５６の上方にて柱状体を形成する。続いて、ウェットエッチング洗浄を施した後に、熱酸化法でシリコン基板４０表面に酸化層６２を成長する。
【００３２】
次に、垂直トランジスタのしきい値電圧（Vt）を調整する。そこで、斜角注入（Angled Implantation）プロセスを利用してシリコン層５８の側壁においてｐドーピング領域６４を形成する。この後、RTPアニ―ル処理を行うことにより、第二のｎ＋ドーピング多結晶シリコン層５６内のイオンをシリコン層５８の底に拡散させドレイン領域６６を形成する。この後、ウェットエッチング洗浄を施す。
【００３３】
次に、図３Gに示すように、酸化層６２表面において順次にSiNパッド層６８および第三のドーピング多結晶シリコン層７０を均一的に堆積する。この後、第三のドーピング多結晶シリコン層７０の高さがドレイン領域６６の高さと同様になるように第三のドーピング多結晶シリコン層７０をエッチバックする。
【００３４】
次に、図３Hに示すように、熱酸化処理で第三のドーピング多結晶シリコン層７０を酸化する（この場合、一部のSiNパッド層６８も酸化される）。よって、酸化層６２と酸化された第三のドーピング多結晶シリコン層７０は酸化物層７２となる。
【００３５】
次に、図３Iに示すように、堆積やリソグラフィ・エッチングを行い、酸化物層７２表面において第四の多結晶シリコン層７４（柱状体の外周を囲むように形成される）を形成する。この後、CMP法で第四の多結晶シリコン層７４上部の高さを酸化物層７２上部の高さと同様にする。続いて、ウェットエッチング洗浄を施す。結果として、柱状体の外周を囲む第四の多結晶シリコン層７４はゲート電極７４となり、柱状体の外壁に形成される酸化物層７２はドレイン領域６６とソース領域６０との間の垂直チャネルとなり、深トレンチ型キャパシタ構造の上方において垂直トランジスタが形成される。
【００３６】
最後、図３Jに示すように、ゲート電極７４の上にワード線７６を形成し、そして、ビット線８２（後続に形成される）と電気的に接続するために、内層金属誘電層７８においてビット線コンタクトプラグ８０を形成する。
【００３７】
本発明は前記実施例の如く提示されているが、これは本発明を限定するものではなく、当業者は本発明の要旨と範囲内において変形と修正をすることができる。
【００３８】
【発明の効果】
本発明は以下の効果を奏する。
【００３９】
（１）エッチングで深トレンチ（４８）を形成する前にカラー酸化層（４２）を形成するため、製造段階が簡素化される。
【００４０】
（２）深トレンチ型キャパシタと垂直トランジスタを電気的に接続する線路としては、深トレンチ（４８）上方に形成される開口（５５）内に充填される第二の多結晶シリコン層（５６）が直接に用いられる。
【００４１】
（３）埋め込み帯（Buried Strap）製造プロセスは不要となるため、製造段階は更に簡素化されるし、コストも低減する。
【００４２】
（４）SOI技術で形成される厚いシリコン層（５８）から形成されるチャネルは、垂直トランジスタにとって十分長いため、ゲート長を漏電流が低く抑えられるほどの最適値にすることができるばかりか、ビット線における電圧を降下したり記憶ユニット水平面積を増大したりする必要もなくなる。
【００４３】
（５）深トレンチ型キャパシタ構造は直接に垂直トランジスタの下方に設けられるため、記憶ユニットにおけるキャパシタ用面積が増加しない。
【００４４】
総じて、本発明のトレンチ型DRAMユニットの製造方法はDRAMユニットの容量を増加しサイズを縮小し機能を拡張し製造段階を簡素化するというメリットを有する。
【図面の簡単な説明】
【図１】 従来のDRAMユニットの構成を示す平面図である。
【図２Ａ】 図１の２−２線に沿う断面図であって従来のDRAMユニットの製造方法の一部の段階を示す断面図である。
【図２Ｂ】 図２Ａに示す段階の後続の段階を示す断面図である。
【図２Ｃ】 図２Ｂに示す段階の後続の段階を示す断面図である。
【図２Ｄ】 図２Ｃに示す段階の後続の段階を示す断面図である。
【図２Ｅ】 図２Ｄに示す段階の後続の段階を示す断面図である。
【図３Ａ】 図１の３−３線に沿う断面図であって本発明のトレンチ型DRAMユニットの製造方法の一部の段階を示す断面図である。
【図３Ｂ】 図３Ａに示す段階の後続の段階を示す断面図である。
【図３Ｃ】 図３Ｂに示す段階の後続の段階を示す断面図である。
【図３Ｄ】 図３Ｃに示す段階の後続の段階を示す断面図である。
【図３Ｅ】 図３Ｄに示す段階の後続の段階を示す断面図である。
【図３Ｆ】 図３Ｅに示す段階の後続の段階を示す断面図である。
【図３Ｇ】 図３Fに示す段階の後続の段階を示す断面図である。
【図３Ｈ】 図３Ｇに示す段階の後続の段階を示す断面図である。
【図３Ｉ】 図３Ｈに示す段階の後続の段階を示す断面図である。
【図３Ｊ】 図３Ｉに示す段階の後続の段階を示す断面図である。
【図４Ａ】 SOI技術を利用して厚いシリコン層を形成する方法の一部の段階を示す図である。
【図４Ｂ】 図４Ａに示す段階の後続の段階を示す断面図である。
【図４Ｃ】 図４Ｂに示す段階の後続の段階を示す断面図である。
【図４Ｄ】 図４Ｃに示す段階の後続の段階を示す断面図である。
【符号の説明】
４０ 半導体シリコン基板
４２ カラー酸化層
４４ SiN停止層
４５ BSGハードマスク
４６ 多結晶シリコンマスク
４７ フォトレジスト層
４８ 深トレンチ
５０ ｎ+拡散領域
５２ NO誘電層
５４ 第一のｎ+ドーピング多結晶シリコン層
５５ 開口
５６ 第二のｎ+ドーピング多結晶シリコン層
５７ シリコンウェハー
５８ シリコン層
６０ ｎ+ドーピング層
６２ 酸化層
６４ ｐドーピング領域
６６ ドレイン領域
６８ SiNパッド層
７０ 第三のドーピング多結晶シリコン層
７２ 酸化物層
７４ 第四の多結晶シリコン層
７６ ワード線
７８ 内層金属誘電層
８０ ビット線コンタクトプラグ
８２ ビット線
５７１ イオン注入領域
５７２ 非イオン注入領域
【発明の属する技術分野】
本発明はトレンチ型DRAM製造方法に関わり、特に、DRAMユニットの容量を増加しサイズを縮小し機能を拡張し製造段階を簡素化するトレンチ型DRAMユニット製造方法に関する。
【０００２】
【従来の技術】
DRAMは集積回路（IC）技術分野においてよく応用されている。通常の定義から、DRAMユニットとは一つのキャパシタと一つのトランジスタからなるものを指す。ウェハーにて高密度のDRAMユニットを製作する場合、作動速度を向上するために記憶ユニットのサイズ及び電力消費を抑えることを考量しなければならない。
【０００３】
従来、平面トランジスタを設計する際、サイズが最小な記憶ユニットを得るために、トランジスタのゲート長をできるだけ短縮し記憶ユニットの水平面積を縮小する必要がある。しかし、これはキャパシタの容量減少の原因となる。このため、記憶ユニットのサイズを縮小しようとする場合、如何に容量が大きく作動が安定的であるキャパシタを作り出すことを考量する必要がある。
【０００４】
そこで、垂直トランジスタ構造が提案された。この垂直トランジスタ構造の場合、ゲート長を漏電流が低く抑えられるほどの最適値にすることができるばかりか、ビット線における電圧を降下したり記憶ユニット水平面積を増大したりする必要もなくなる。更に、深トレンチ型キャパシタ（Deep Trench Capacitor）構造も提案された。この場合、キャパシタは直接に垂直トランジスタの下方に設けられるため、記憶ユニットにおけるキャパシタ用面積が増加しない。
【０００５】
米国特許第5,571,730号には垂直トランジスタを有するトレンチ型DRAMユニットの製造方法（図１及び図２A乃至２E参照）が掲載された。
【０００６】
図１は従来のDRAMユニットの構成を示す平面図である。図１において、WLはワード線、Tはトランジスタ、BCはビット線コンタクトホール、BL1は第一のビット線、BL2は第二のビット線を表す。トランジスタTはワード線WLの方向に沿って形成され、ビット線コンタクトホールBCはワード線WLの方向に沿いトランジスタTの一方の側に形成され、多層構造のビット線BL（BL1とBL2）はワード線WLと垂直して形成される。ワード線WLの方向において隣り合うトランジスタTはそれぞれ高さが異なる両ビット線（第一のビット線BL1と第二のビット線BL2）のうち一つと電気的に接続する。
【０００７】
図２A乃至２Eは図１の２−２線に沿う断面図であって従来のDRAMユニットの製造方法を示すものである。図２Aに示すように、ワード線方向においてトレンチの外形を形成するためにエッチングで第一の半導体基板１０表面にて複数のシリコン柱状体１２を形成し、そして、各シリコン柱状体１２の上部にてソース領域１４を形成する。この後、第一の半導体基板１０の全表面において順次に酸化膜１５と窒化膜１６及び酸化層１７を均一的に堆積し、且つ、酸化層１７でトレンチ（外形）を充填する。この後、各ソース領域１４を露出するようにリソグラフィ・エッチングで複数の第一のコンタクトホール１８を形成する。
【０００８】
次に、図２Bに示すように、堆積やリソグラフィ・エッチング等プロセスを利用して、第一のコンタクトホール１８を介しソース領域１４と電気的に接続するキャパシタの電極（容量板）１９のパターンを、導電材質で形成する。この後、電極１９表面に誘電膜２０及び電極板２１を順次に形成する。該電極板２１により電極１９底部の切欠領域も充填される。これで、第一のキャパシタ構造C1と第二のキャパシタ構造C2が形成される。
【０００９】
次に、図２Cに示すように、電極板２１表面に第一の絶縁層２２を堆積し、そして、ウェハー接着（Wafer Boding）技術を利用して、第二の半導体基板２４として新しいウェハーを第一の絶縁層２２表面に貼り合わせる。この後、第一の半導体基板１０の背面を上向きにする上、酸化膜１５が露出するように第一の半導体基板１０の背面をエッチングする。
【００１０】
次に、図２Dに示すように、各シリコン柱状体１２の上部にてドレイン領域２５を形成する。この後、等方性エッチング法を利用し且つ窒化膜１６をエッチング停止層として酸化膜１５を除去する。この後、熱酸化法を利用してシリコン柱状体１２の露出する領域にてゲート絶縁膜２６を成長する。この後、全面的に第一の導電層２７を堆積する。
【００１１】
次に、図２Eに示すように、リソグラフィ・エッチングで第一の導電層２７からゲート電極２８（シリコン柱状体１２の外周を囲むように形成される）を形成する。これで、第一のトランジスタT1及び第二のトランジスタT2が形成される。
【００１２】
次に、図２Eにおいて、全面的に第二の絶縁層２９を堆積する後に、リソグラフィ・エッチングプロセスを利用して第一のトランジスタT1のドレイン領域２５を露出するように第一のビット線コンタクトホール３０を形成する。この後、堆積やリソグラフィ・エッチング等プロセスを利用して、第一のビット線コンタクトホール３０をも充填した導電層から第一のビット線BL1を形成する。そして、前記と同様な段階で、第二のトランジスタT2の上部にて第三の絶縁層３１、第二のビット線コンタクトホール３２及び第二のビット線BL2を形成する。
【００１３】
前述したように、従来のトレンチ型DRAM製造方法では、第一の半導体基板１０表面にて深トレンチ型キャパシタ構造及びカラー酸化構造（Collar Oxide）を形成した後に、第一の半導体基板１０を引っ繰り返して第二の半導体基板２４を貼り合わせるが、ゲート電極２８やドレイン領域２５及び垂直チャネルなど構成が第一の半導体基板１０の背面に形成される。このため、製造方法は複雑であり、かなりの製造時間やコストを費す。よって、従来のトレンチ型DRAMユニットの製造方法は更に簡素化する必要がある。
【００１４】
【発明が解決しようとする課題】
前記のような問題点を解決するため、本発明の目的は、製造段階を簡素化するトレンチ型DRAMユニットの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するための本発明のトレンチ型DRAMユニットの製造方法は、第一の導電タイプを有する半導体基板において深トレンチ型キャパシタ構造を形成する段階と、SOI技術を利用して前記深トレンチ型キャパシタ構造の上にシリコン層を形成する段階と、前記深トランチ型キャパシタ構造上方に位置し且つ該深トレンチ型キャパシタ構造と電気的に接続する垂直トランジスタを、前記シリコン層の上に形成する段階とを含み、前記垂直トランジスタの形成段階は、前記シリコン層の上に第二の導電タイプを有する第一のイオン拡散層を形成する段階と、前記深トレンチ型キャパシタ構造の上方において前記第一のイオン拡散層及び前記シリコン層を柱状体に形成する段階と、前記半導体基板の全表面において酸化層を形成する段階と、前記シリコン層の側壁において前記第一の導電タイプを有する第二のイオン拡散層を形成する段階と、前記シリコン層底部において前記第二の導電タイプを有する第三のイオン拡散層を形成する段階と、前記半導体基板の全表面において窒化パッド層を形成する段階と、前記窒化パッド層表面において前記第二の導電タイプを有する第二のドーピング多結晶シリコン層を形成し、且つ、該第二のドーピング多結晶シリコン層上部の高さを前記第三のイオン拡散層上部の高さと同様にする段階と、酸化処理を行い前記第二のドーピング多結晶シリコン層を酸化物層に変える段階と、前記窒化パッド層の露出する部分を除去段階と、前記酸化物層の上において、前記第二の導電タイプを有し且つ前記柱状体の外周を囲む第三のドーピング多結晶シリコン層を形成する段階とを有する。
【００１８】
【発明の実施の形態】
前記の目的を達成して従来の欠点を除去するための課題を実行する本発明の実施例の構成とその作用を添付図面に基づき詳細に説明する。
【００１９】
本発明のトレンチ型DRAMユニットの製造方法はsub-150nmのDRAM製品を製造するのに好適である。
【００２０】
図３A乃至３Jは図１の３−３線に沿う断面図であって本発明のDRAMユニットの製造方法を示すものである。図３Aに示すように、半導体基板（例えばP＋型シリコン基板）４０表面には順次にカラー酸化層４２（厚みが約200−300nm）とSiN停止層４４（厚みが約20−５0nm）とBSGハードマスク４５（厚みが1200nm以上）と多結晶シリコンマスク層４６及びパターン付きフォトレジスト層４７が被覆される。なお、例えば、多結晶シリコンマスク層４６の代わり、TERAハードマスクを用いても良い。
【００２１】
次に、ドライエッチングで多結晶シリコンマスク層４６のフォトレジスト層４７により被覆されていない部分を除去する。この後、フォトレジスト層４７を除去する。
【００２２】
次に、多結晶シリコンマスク層４６をマスクとしてBSGハードマスク４５、SiN停止層４４、カラー酸化層４２及びシリコン基板４０をドライエッチングする（即ち、ドライエッチングで、BSGハードマスク４５乃至基板４０のそれぞれのマスク層４６により被覆されていない部分を除去する）。結果として、図３Bに示すように、シリコン基板４０にて複数の深トレンチ４８（深さが
【００２３】
【外１】
【００２４】
次に、ウェットエッチング法で深トレンチ４８を洗浄し、続いて、BSGハードマスク４５を除去する。なお、例えば、トレンチ型キャパシタの容量を増大するために、更に深トレンチ４８をウェットエッチングしても良い。これにより深トレンチ４８はその底部面積が大きくて瓶状のトレンチとなる。
【００２５】
次に、図３Cに示すように、GPD／ASG堆積及びアニ―ル処理を行い、シリコン基板４０内であって深トレンチ４８の周囲にn＋拡散領域５０を形成する。この後、深トレンチ４８の内壁及び底部にNO誘電層５２（窒化シリコン／酸化シリコンの二層構造）を形成する。
【００２６】
次に、図３Cにおいて、深トレンチ４８内に第一のｎ＋ドーピング多結晶シリコン層５４を充填する。この後、該第一のｎ＋ドーピング多結晶シリコン層５４をエッチバックすることによりカラー酸化層４２及びSiN停止層４４を貫通する開口５５を複数形成する。更に、複数の開口５５をウェットエッチング洗浄する。結果として、ｎ＋拡散領域５０とNO誘電層５２及び第一のｎ＋ドーピング多結晶シリコン層５４を有する深トレンチ型キャパシタ構造が形成される。
【００２７】
次に、図３Dに示すように、開口５５内に第二のｎ＋ドーピング多結晶シリコン層５６を充填し、更にアニ―ル処理を施す。この後、化学的機械的研磨（CMP）法で第二のｎ＋ドーピング多結晶シリコン層５６表面の高さをSiN停止層４４表面の高さと同様にする。
【００２８】
次に、図３Dにおいて、SiN停止層４４を除去し、そして、CMP法で第二のｎ＋ドーピング多結晶シリコン層５６表面の高さをカラー酸化層４２表面の高さと同様にする。この後、シリコン基板４０の全表面においてウェットエッチング洗浄を施す。結果として、残留の第二のｎ＋ドーピング多結晶シリコン層５６は深トレンチ型キャパシタ構造と垂直トランジスタ（この後に形成される）を電気的に接続するための線路となる。
【００２９】
次に、図３Eに示すように、SOI（Silicon-on-Insulator）技術を利用して、シリコン基板４０上方の平坦な表面においてシリコン層５８（厚みが500nm以上）を形成する。この後、イオン注入技術を利用して、シリコン層５８の表面領域においてｎ＋ドーピング層６０を形成する。なお、例えば、この後更にアニ―ル処理を施しても良い。
【００３０】
一方、前記SOI技術は図４A乃至４Dに具現される。図４Aにおいて、先ず厚いシリコンウェハー５７を提供し、そして、該ウェハー５７表面において酸化処理を行い酸化シリコン層を形成する。この後、水素イオン注入によりイオン注入領域５７１を形成する。したがって、ウェハー５７はイオン注入領域５７１と非イオン注入領域５７２に分けられる。ここで、イオン注入領域５７１と非イオン注入領域５７２との境界面は所定の切断線となる。この後、ウェハー５７を引っ繰り返す上、図４Bに示すように、ウェハー接着技術を利用してウェハー５７を基板４０の平坦な表面に貼り合わせる。続いて、図４Cに示すように、アニ―ル処理（温度が600℃以下）を行いウェハー５７の背面にある非イオン注入領域５７２を除去する。最後、図４Dに示すように、アニ―ル処理（温度が約1100℃）及びCMP法を利用して、イオン注入領域５７１の露出する表面を平坦化する。結果として、残留のイオン注入領域５７１は図３Eに示すシリコン層５８となる。
【００３１】
次に、図３Fにおいて、リソグラフィ・エッチング（ドライエッチング）プロセスを利用して、ｎ＋ドーピング層６０及びシリコン層５８を部分的に除去し各第二のｎ＋ドーピング多結晶シリコン層５６の上方にて柱状体を形成する。続いて、ウェットエッチング洗浄を施した後に、熱酸化法でシリコン基板４０表面に酸化層６２を成長する。
【００３２】
次に、垂直トランジスタのしきい値電圧（Vt）を調整する。そこで、斜角注入（Angled Implantation）プロセスを利用してシリコン層５８の側壁においてｐドーピング領域６４を形成する。この後、RTPアニ―ル処理を行うことにより、第二のｎ＋ドーピング多結晶シリコン層５６内のイオンをシリコン層５８の底に拡散させドレイン領域６６を形成する。この後、ウェットエッチング洗浄を施す。
【００３３】
次に、図３Gに示すように、酸化層６２表面において順次にSiNパッド層６８および第三のドーピング多結晶シリコン層７０を均一的に堆積する。この後、第三のドーピング多結晶シリコン層７０の高さがドレイン領域６６の高さと同様になるように第三のドーピング多結晶シリコン層７０をエッチバックする。
【００３４】
次に、図３Hに示すように、熱酸化処理で第三のドーピング多結晶シリコン層７０を酸化する（この場合、一部のSiNパッド層６８も酸化される）。よって、酸化層６２と酸化された第三のドーピング多結晶シリコン層７０は酸化物層７２となる。
【００３５】
次に、図３Iに示すように、堆積やリソグラフィ・エッチングを行い、酸化物層７２表面において第四の多結晶シリコン層７４（柱状体の外周を囲むように形成される）を形成する。この後、CMP法で第四の多結晶シリコン層７４上部の高さを酸化物層７２上部の高さと同様にする。続いて、ウェットエッチング洗浄を施す。結果として、柱状体の外周を囲む第四の多結晶シリコン層７４はゲート電極７４となり、柱状体の外壁に形成される酸化物層７２はドレイン領域６６とソース領域６０との間の垂直チャネルとなり、深トレンチ型キャパシタ構造の上方において垂直トランジスタが形成される。
【００３６】
最後、図３Jに示すように、ゲート電極７４の上にワード線７６を形成し、そして、ビット線８２（後続に形成される）と電気的に接続するために、内層金属誘電層７８においてビット線コンタクトプラグ８０を形成する。
【００３７】
本発明は前記実施例の如く提示されているが、これは本発明を限定するものではなく、当業者は本発明の要旨と範囲内において変形と修正をすることができる。
【００３８】
【発明の効果】
本発明は以下の効果を奏する。
【００３９】
（１）エッチングで深トレンチ（４８）を形成する前にカラー酸化層（４２）を形成するため、製造段階が簡素化される。
【００４０】
（２）深トレンチ型キャパシタと垂直トランジスタを電気的に接続する線路としては、深トレンチ（４８）上方に形成される開口（５５）内に充填される第二の多結晶シリコン層（５６）が直接に用いられる。
【００４１】
（３）埋め込み帯（Buried Strap）製造プロセスは不要となるため、製造段階は更に簡素化されるし、コストも低減する。
【００４２】
（４）SOI技術で形成される厚いシリコン層（５８）から形成されるチャネルは、垂直トランジスタにとって十分長いため、ゲート長を漏電流が低く抑えられるほどの最適値にすることができるばかりか、ビット線における電圧を降下したり記憶ユニット水平面積を増大したりする必要もなくなる。
【００４３】
（５）深トレンチ型キャパシタ構造は直接に垂直トランジスタの下方に設けられるため、記憶ユニットにおけるキャパシタ用面積が増加しない。
【００４４】
総じて、本発明のトレンチ型DRAMユニットの製造方法はDRAMユニットの容量を増加しサイズを縮小し機能を拡張し製造段階を簡素化するというメリットを有する。
【図面の簡単な説明】
【図１】 従来のDRAMユニットの構成を示す平面図である。
【図２Ａ】 図１の２−２線に沿う断面図であって従来のDRAMユニットの製造方法の一部の段階を示す断面図である。
【図２Ｂ】 図２Ａに示す段階の後続の段階を示す断面図である。
【図２Ｃ】 図２Ｂに示す段階の後続の段階を示す断面図である。
【図２Ｄ】 図２Ｃに示す段階の後続の段階を示す断面図である。
【図２Ｅ】 図２Ｄに示す段階の後続の段階を示す断面図である。
【図３Ａ】 図１の３−３線に沿う断面図であって本発明のトレンチ型DRAMユニットの製造方法の一部の段階を示す断面図である。
【図３Ｂ】 図３Ａに示す段階の後続の段階を示す断面図である。
【図３Ｃ】 図３Ｂに示す段階の後続の段階を示す断面図である。
【図３Ｄ】 図３Ｃに示す段階の後続の段階を示す断面図である。
【図３Ｅ】 図３Ｄに示す段階の後続の段階を示す断面図である。
【図３Ｆ】 図３Ｅに示す段階の後続の段階を示す断面図である。
【図３Ｇ】 図３Fに示す段階の後続の段階を示す断面図である。
【図３Ｈ】 図３Ｇに示す段階の後続の段階を示す断面図である。
【図３Ｉ】 図３Ｈに示す段階の後続の段階を示す断面図である。
【図３Ｊ】 図３Ｉに示す段階の後続の段階を示す断面図である。
【図４Ａ】 SOI技術を利用して厚いシリコン層を形成する方法の一部の段階を示す図である。
【図４Ｂ】 図４Ａに示す段階の後続の段階を示す断面図である。
【図４Ｃ】 図４Ｂに示す段階の後続の段階を示す断面図である。
【図４Ｄ】 図４Ｃに示す段階の後続の段階を示す断面図である。
【符号の説明】
４０ 半導体シリコン基板
４２ カラー酸化層
４４ SiN停止層
４５ BSGハードマスク
４６ 多結晶シリコンマスク
４７ フォトレジスト層
４８ 深トレンチ
５０ ｎ+拡散領域
５２ NO誘電層
５４ 第一のｎ+ドーピング多結晶シリコン層
５５ 開口
５６ 第二のｎ+ドーピング多結晶シリコン層
５７ シリコンウェハー
５８ シリコン層
６０ ｎ+ドーピング層
６２ 酸化層
６４ ｐドーピング領域
６６ ドレイン領域
６８ SiNパッド層
７０ 第三のドーピング多結晶シリコン層
７２ 酸化物層
７４ 第四の多結晶シリコン層
７６ ワード線
７８ 内層金属誘電層
８０ ビット線コンタクトプラグ
８２ ビット線
５７１ イオン注入領域
５７２ 非イオン注入領域
Claims (9)
- 第一の導電タイプを有する半導体基板において深トレンチ型キャパシタ構造を形成する段階と、
SOI技術を利用して前記深トレンチ型キャパシタ構造の上にシリコン層を形成する段階と、
前記深トランチ型キャパシタ構造上方に位置し且つ該深トレンチ型キャパシタ構造と電気的に接続する垂直トランジスタを、前記シリコン層の上に形成する段階とを含み、
前記垂直トランジスタの形成段階は、
前記シリコン層の上に第二の導電タイプを有する第一のイオン拡散層を形成する段階と、
前記深トレンチ型キャパシタ構造の上方において前記第一のイオン拡散層及び前記シリコン層を柱状体に形成する段階と、
前記半導体基板の全表面において酸化層を形成する段階と、
前記シリコン層の側壁において前記第一の導電タイプを有する第二のイオン拡散層を形成する段階と、
前記シリコン層底部において前記第二の導電タイプを有する第三のイオン拡散層を形成する段階と、
前記半導体基板の全表面において窒化パッド層を形成する段階と、
前記窒化パッド層表面において前記第二の導電タイプを有する第二のドーピング多結晶シリコン層を形成し、且つ、該第二のドーピング多結晶シリコン層上部の高さを前記第三のイオン拡散層上部の高さと同様にする段階と、
酸化処理を行い前記第二のドーピング多結晶シリコン層を酸化物層に変える段階と、
前記窒化パッド層の露出する部分を除去段階と、
前記酸化物層の上において、前記第二の導電タイプを有し且つ前記柱状体の外周を囲む第三のドーピング多結晶シリコン層を形成する段階と
を有する
トレンチ型DRAMユニットの製造方法。 - 前記深トレンチ型キャパシタ構造の形成方法は、
前記半導体基板内に深トレンチを形成する段階と、
前記基板内であって前記深トレンチの周囲に第二の導電タイプを有するイオン拡散領域を形成する段階と、
前記深トレンチの内壁及び底部に誘電層を形成する段階と、
前記深トレンチ内に前記第二の導電タイプを有する第一のドーピング多結晶シリコン層を充填する段階とからなることを特徴とする請求項１に記載のトレンチ型DRAMユニットの製造方法。 - 前述したSOI技術を利用して前記シリコン層を形成する方法は、
シリコンウェハーを提供する段階と、
酸化処理を行うことにより該シリコンウェハー表面において酸化シリコン層を形成する段階と、
水素イオン注入プロセスを行うことにより、前記シリコンウェハーにおいてイオン注入領域を形成し且つ前記シリコンウェハーのイオン注入領域と非イオン注入領域との境界面から所定の切断線を形成する段階と、
前記シリコンウェハー表面を下向きにする上、ウェハー接着技術を利用して前記シリコンウェハー表面を前記半導体基板表面に貼り合わせる段階と、
前記シリコンウェハーの背面にある非イオン注入領域を除去する段階と、
CMP法を施すことにより、前記イオン注入領域表面を平坦化し、前記シリコン層として表面が平坦化されたイオン注入領域を形成する段階とからなることを特徴とする請求項１に記載のトレンチ型DRAMユニットの製造方法。 - 600℃以下のアニ―ル処理で前記非イオン注入領域を除去することを特徴とする請求項３に記載のトレンチ型DRAMユニットの製造方法。
- 前記CMP法を施す前に約1100℃のアニ―ル処理を行うことを特徴とする請求項３に記載のトレンチ型DRAMユニットの製造方法。
- 斜角注入プロセスを利用して前記第二のイオン拡散層を形成することを特徴とする請求項１に記載のトレンチ型DRAMユニットの製造方法。
- アニ―ル処理で前記第三のイオン拡散層を形成することを特徴とする請求項１に記載のトレンチ型DRAMユニットの製造方法。
- 前記第二のドーピング多結晶シリコン層の形成方法は、
前記窒化パッド層の全表面に前記第二のドーピング多結晶シリコン層を堆積する段階と、
CMP法で前記第二のドーピング多結晶シリコン層表面を平坦化する段階と、
ドライエッチングプロセスを利用して、前記第二のドーピング多結晶シリコン層上部の高さを前記第三のイオン拡散層上部の高さと同様にする段階とからなることを特徴とする請求項１に記載のトレンチ型DRAMユニットの製造方法。 - 前記第三のドーピング多結晶シリコン層の形成方法は、
前記酸化物層の全表面に前記第三のドーピング多結晶シリコン層を堆積する段階と、
CMP法で前記第三のドーピング多結晶シリコン層表面を平坦化する段階と、
ドライエッチングプロセスを利用して、前記第一のイオン拡散層を露出するように前記第三のドーピング多結晶シリコン層を部分的に除去する段階とからなることを特徴とする請求項１にトレンチ型DRAMユニットの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/999,622 US6737316B2 (en) | 2001-10-30 | 2001-10-30 | Method of forming a deep trench DRAM cell |
| DE10153765A DE10153765A1 (de) | 2001-10-30 | 2001-10-31 | Verfahren zur Herstellung einer Dram-Zelle mit einem tiefen Graben |
| JP2001373039A JP3795386B2 (ja) | 2001-10-30 | 2001-12-06 | トレンチ型ｄｒａｍユニットの製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/999,622 US6737316B2 (en) | 2001-10-30 | 2001-10-30 | Method of forming a deep trench DRAM cell |
| DE10153765A DE10153765A1 (de) | 2001-10-30 | 2001-10-31 | Verfahren zur Herstellung einer Dram-Zelle mit einem tiefen Graben |
| JP2001373039A JP3795386B2 (ja) | 2001-10-30 | 2001-12-06 | トレンチ型ｄｒａｍユニットの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003174103A JP2003174103A (ja) | 2003-06-20 |
| JP3795386B2 true JP3795386B2 (ja) | 2006-07-12 |
Family
ID=27669711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001373039A Expired - Fee Related JP3795386B2 (ja) | 2001-10-30 | 2001-12-06 | トレンチ型ｄｒａｍユニットの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6737316B2 (ja) |
| JP (1) | JP3795386B2 (ja) |
| DE (1) | DE10153765A1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4290921B2 (ja) * | 2002-04-08 | 2009-07-08 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| US6853025B2 (en) * | 2003-02-20 | 2005-02-08 | Infineon Technologies Aktiengesellschaft | Trench capacitor with buried strap |
| JP2005005465A (ja) * | 2003-06-11 | 2005-01-06 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| DE10331528A1 (de) * | 2003-07-11 | 2005-02-03 | Infineon Technologies Ag | DRAM-Halbleiterspeicherzelle sowie Verfahren zu deren Herstellung |
| US6870211B1 (en) * | 2003-10-10 | 2005-03-22 | International Business Machines Corporation | Self-aligned array contact for memory cells |
| JP2005197474A (ja) * | 2004-01-07 | 2005-07-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US20060046392A1 (en) * | 2004-08-26 | 2006-03-02 | Manning H M | Methods of forming vertical transistor structures |
| KR100608369B1 (ko) * | 2004-11-08 | 2006-08-09 | 주식회사 하이닉스반도체 | 주변영역에의 모스펫 소자 제조방법 |
| US7132324B2 (en) * | 2004-12-09 | 2006-11-07 | International Business Machines Corporation | SOI device with different crystallographic orientations |
| US7569450B2 (en) * | 2006-06-09 | 2009-08-04 | International Business Machines Corporation | Semiconductor capacitors in hot (hybrid orientation technology) substrates |
| JP5623005B2 (ja) * | 2008-02-01 | 2014-11-12 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
| JP2009260184A (ja) * | 2008-04-21 | 2009-11-05 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
| US8278167B2 (en) | 2008-12-18 | 2012-10-02 | Micron Technology, Inc. | Method and structure for integrating capacitor-less memory cell with logic |
| CN101764136B (zh) * | 2009-12-24 | 2011-11-16 | 中国科学院上海微系统与信息技术研究所 | 一种可调节垂直栅soi cmos器件沟道电流的叉指型结构 |
| US9059319B2 (en) * | 2010-01-25 | 2015-06-16 | International Business Machines Corporation | Embedded dynamic random access memory device and method |
| CN101834152B (zh) * | 2010-04-20 | 2012-08-22 | 中国科学院上海微系统与信息技术研究所 | 三维立体堆叠的电阻转换存储器的制造方法 |
| CN102263041B (zh) * | 2010-05-27 | 2013-02-13 | 中国科学院上海微系统与信息技术研究所 | 多层堆叠电阻转换存储器的制造方法 |
| US8652925B2 (en) | 2010-07-19 | 2014-02-18 | International Business Machines Corporation | Method of fabricating isolated capacitors and structure thereof |
| JP5544621B2 (ja) * | 2010-09-22 | 2014-07-09 | 独立行政法人物質・材料研究機構 | 電気化学トランジスタ |
| CN102122636B (zh) * | 2010-12-08 | 2013-06-19 | 中国科学院上海微系统与信息技术研究所 | 三维电阻转换存储芯片制备方法 |
| US8642423B2 (en) | 2011-11-30 | 2014-02-04 | International Business Machines Corporation | Polysilicon/metal contact resistance in deep trench |
| US9761580B1 (en) | 2016-11-01 | 2017-09-12 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
| US10062745B2 (en) | 2017-01-09 | 2018-08-28 | Micron Technology, Inc. | Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor |
| US9935114B1 (en) | 2017-01-10 | 2018-04-03 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
| US9837420B1 (en) * | 2017-01-10 | 2017-12-05 | Micron Technology, Inc. | Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor |
| US9842839B1 (en) | 2017-01-12 | 2017-12-12 | Micron Technology, Inc. | Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above |
| US9991365B1 (en) | 2017-04-26 | 2018-06-05 | International Business Machines Corporation | Forming vertical transport field effect transistors with uniform bottom spacer thickness |
| US10388658B1 (en) | 2018-04-27 | 2019-08-20 | Micron Technology, Inc. | Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors |
| US11177266B2 (en) | 2019-08-26 | 2021-11-16 | Micron Technology, Inc. | Array of capacitors, an array of memory cells, a method of forming an array of capacitors, and a method of forming an array of memory cells |
| US11557593B2 (en) * | 2020-11-30 | 2023-01-17 | Micron Technology, Inc. | Array of memory cells, methods used in forming an array of memory cells, methods used in forming an array of vertical transistors, and methods used in forming an array of capacitors |
| US11355531B1 (en) | 2020-11-30 | 2022-06-07 | Micron Technology, Inc. | Array of capacitors, an array of memory cells, method used in forming an array of memory cells, methods used in forming an array of capacitors, and methods used in forming a plurality of horizontally-spaced conductive lines |
| CN115188759B (zh) * | 2021-04-02 | 2024-07-16 | 长鑫存储技术有限公司 | 电容器阵列结构及制备方法 |
| US11665881B2 (en) * | 2021-07-30 | 2023-05-30 | Nanya Technology Corporation | Memory device with vertical field effect transistor and method for preparing the same |
| CN113690188B (zh) * | 2021-08-20 | 2023-10-20 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
| US20230060520A1 (en) * | 2021-08-27 | 2023-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2989051B2 (ja) * | 1991-09-24 | 1999-12-13 | ローム株式会社 | 炭化シリコンバイポーラ半導体装置およびその製造方法 |
| JP3771283B2 (ja) * | 1993-09-29 | 2006-04-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| KR0141218B1 (ko) | 1993-11-24 | 1998-07-15 | 윤종용 | 고집적 반도체장치의 제조방법 |
| US5641694A (en) * | 1994-12-22 | 1997-06-24 | International Business Machines Corporation | Method of fabricating vertical epitaxial SOI transistor |
| KR100209212B1 (ko) * | 1996-10-22 | 1999-07-15 | 김영환 | 반도체메모리장치및그제조방법 |
| US6383864B2 (en) * | 1997-09-30 | 2002-05-07 | Siemens Aktiengesellschaft | Memory cell for dynamic random access memory (DRAM) |
| DE19907174C1 (de) * | 1999-02-19 | 2000-09-14 | Siemens Ag | Verfahren zum Herstellen einer DRAM-Zelle mit einem Grabenkondensator |
-
2001
- 2001-10-30 US US09/999,622 patent/US6737316B2/en not_active Expired - Lifetime
- 2001-10-31 DE DE10153765A patent/DE10153765A1/de not_active Ceased
- 2001-12-06 JP JP2001373039A patent/JP3795386B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030082875A1 (en) | 2003-05-01 |
| US6737316B2 (en) | 2004-05-18 |
| JP2003174103A (ja) | 2003-06-20 |
| DE10153765A1 (de) | 2003-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3795386B2 (ja) | トレンチ型ｄｒａｍユニットの製造方法 | |
| KR100506460B1 (ko) | 반도체소자의 트랜지스터 및 그 형성방법 | |
| KR101093931B1 (ko) | 전계 효과 트랜지스터들을 형성하는 방법, 복수의 전계 효과 트랜지스터들, 및 복수의 개별 메모리 셀들을 포함하는 ｄｒａｍ 회로 | |
| KR100299342B1 (ko) | 반도체디바이스및그제조방법 | |
| KR19980064222A (ko) | 수직 트랜지스터 및 트렌치 캐패시터를 포함하는 메모리 셀 | |
| JPH06232367A (ja) | シリコンオンインシュレータを用いたｄｒａｍおよびその製造方法 | |
| JPH07122653A (ja) | 半導体装置およびその製造方法 | |
| US6159808A (en) | Method of forming self-aligned DRAM cell | |
| US6872629B2 (en) | Method of forming a memory cell with a single sided buried strap | |
| JPH056977A (ja) | ダイナミツク型半導体記憶装置およびその製造方法 | |
| US6566202B2 (en) | Integrated circuit having at least two vertical MOS transistors and method for manufacturing same | |
| US6281069B1 (en) | Method for forming deep trench capacitor under a shallow trench isolation structure | |
| US7312130B2 (en) | Methods of forming capacitor structures including L-shaped cavities | |
| JP4197576B2 (ja) | 半導体装置の製造方法 | |
| US20020123208A1 (en) | Method of fabricating a self-aligned shallow trench isolation | |
| JP2008251812A (ja) | 半導体装置およびその製造方法 | |
| JP2006032574A (ja) | 半導体装置及びその製造方法 | |
| US7179713B2 (en) | Method of fabricating a fin transistor | |
| JP2005116952A (ja) | トレンチキャパシタ及びその製造方法 | |
| US6080622A (en) | Method for fabricating a DRAM cell capacitor including forming a conductive storage node by depositing and etching an insulative layer, filling with conductive material, and removing the insulative layer | |
| KR100319642B1 (ko) | 트랜지스터 형성방법 | |
| US20040241953A1 (en) | Method for controlling the top width of a trench | |
| US7521328B2 (en) | Methods of fabricating bipolar transistor with emitter and collector in separate device isolation trenches | |
| KR100226780B1 (ko) | 디램 셀 제조방법 | |
| JP3783308B2 (ja) | 半導体装置の製造方法及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051213 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060404 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060412 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |