JP2003174103A - トレンチ型ｄｒａｍユニットの製造方法 - Google Patents
トレンチ型ｄｒａｍユニットの製造方法Info
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-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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Abstract
(57)【要約】
【課題】 製造段階を簡素化するトレンチ型DRAMユニッ
トの製造方法を提供することにある。 【解決手段】 先ず第一の導電タイプを有する半導体基
板において深トレンチ型キャパシタ構造を形成し、そし
て、SOI技術を利用して前記深トレンチ型キャパシタ構
造の上にシリコン層を形成し、この後、深トランチ型キ
ャパシタ構造上方に位置し且つ該深トレンチ型キャパシ
タ構造と電気的に接続する垂直トランジスタをシリコン
層上に形成する。
トの製造方法を提供することにある。 【解決手段】 先ず第一の導電タイプを有する半導体基
板において深トレンチ型キャパシタ構造を形成し、そし
て、SOI技術を利用して前記深トレンチ型キャパシタ構
造の上にシリコン層を形成し、この後、深トランチ型キ
ャパシタ構造上方に位置し且つ該深トレンチ型キャパシ
タ構造と電気的に接続する垂直トランジスタをシリコン
層上に形成する。
Description
【０００１】
【発明の属する技術分野】本発明はトレンチ型DRAM製造
方法に関わり、特に、DRAMユニットの容量を増加しサイ
ズを縮小し機能を拡張し製造段階を簡素化するトレンチ
型DRAMユニット製造方法に関する。
方法に関わり、特に、DRAMユニットの容量を増加しサイ
ズを縮小し機能を拡張し製造段階を簡素化するトレンチ
型DRAMユニット製造方法に関する。
【０００２】
【従来の技術】DRAMは集積回路（IC）技術分野において
よく応用されている。通常の定義から、DRAMユニットと
は一つのキャパシタと一つのトランジスタからなるもの
を指す。ウェハーにて高密度のDRAMユニットを製作する
場合、作動速度を向上するために記憶ユニットのサイズ
及び電力消費を抑えることを考量しなければならない。
よく応用されている。通常の定義から、DRAMユニットと
は一つのキャパシタと一つのトランジスタからなるもの
を指す。ウェハーにて高密度のDRAMユニットを製作する
場合、作動速度を向上するために記憶ユニットのサイズ
及び電力消費を抑えることを考量しなければならない。
【０００３】従来、平面トランジスタを設計する際、サ
イズが最小な記憶ユニットを得るために、トランジスタ
のゲート長をできるだけ短縮し記憶ユニットの水平面積
を縮小する必要がある。しかし、これはキャパシタの容
量減少の原因となる。このため、記憶ユニットのサイズ
を縮小しようとする場合、如何に容量が大きく作動が安
定的であるキャパシタを作り出すことを考量する必要が
ある。
イズが最小な記憶ユニットを得るために、トランジスタ
のゲート長をできるだけ短縮し記憶ユニットの水平面積
を縮小する必要がある。しかし、これはキャパシタの容
量減少の原因となる。このため、記憶ユニットのサイズ
を縮小しようとする場合、如何に容量が大きく作動が安
定的であるキャパシタを作り出すことを考量する必要が
ある。
【０００４】そこで、垂直トランジスタ構造が提案され
た。この垂直トランジスタ構造の場合、ゲート長を漏電
流が低く抑えられるほどの最適値にすることができるば
かりか、ビット線における電圧を降下したり記憶ユニッ
ト水平面積を増大したりする必要もなくなる。更に、深
トレンチ型キャパシタ（Deep Trench Capacitor）構
造も提案された。この場合、キャパシタは直接に垂直ト
ランジスタの下方に設けられるため、記憶ユニットにお
けるキャパシタ用面積が増加しない。
た。この垂直トランジスタ構造の場合、ゲート長を漏電
流が低く抑えられるほどの最適値にすることができるば
かりか、ビット線における電圧を降下したり記憶ユニッ
ト水平面積を増大したりする必要もなくなる。更に、深
トレンチ型キャパシタ（Deep Trench Capacitor）構
造も提案された。この場合、キャパシタは直接に垂直ト
ランジスタの下方に設けられるため、記憶ユニットにお
けるキャパシタ用面積が増加しない。
【０００５】米国特許第5,571,730号には垂直トランジ
スタを有するトレンチ型DRAMユニットの製造方法（図１
及び図２A乃至２E参照）が掲載された。
スタを有するトレンチ型DRAMユニットの製造方法（図１
及び図２A乃至２E参照）が掲載された。
【０００６】図１は従来のDRAMユニットの構成を示す平
面図である。図１において、WLはワード線、Tはトラン
ジスタ、BCはビット線コンタクトホール、BL1は第一の
ビット線、BL2は第二のビット線を表す。トランジスタT
はワード線WLの方向に沿って形成され、ビット線コンタ
クトホールBCはワード線WLの方向に沿いトランジスタT
の一方の側に形成され、多層構造のビット線BL（BL1とB
L2）はワード線WLと垂直して形成される。ワード線WLの
方向において隣り合うトランジスタTはそれぞれ高さが
異なる両ビット線（第一のビット線BL1と第二のビット
線BL2）のうち一つと電気的に接続する。
面図である。図１において、WLはワード線、Tはトラン
ジスタ、BCはビット線コンタクトホール、BL1は第一の
ビット線、BL2は第二のビット線を表す。トランジスタT
はワード線WLの方向に沿って形成され、ビット線コンタ
クトホールBCはワード線WLの方向に沿いトランジスタT
の一方の側に形成され、多層構造のビット線BL（BL1とB
L2）はワード線WLと垂直して形成される。ワード線WLの
方向において隣り合うトランジスタTはそれぞれ高さが
異なる両ビット線（第一のビット線BL1と第二のビット
線BL2）のうち一つと電気的に接続する。
【０００７】図２A乃至２Eは図１の２−２線に沿う断面
図であって従来のDRAMユニットの製造方法を示すもので
ある。図２Aに示すように、ワード線方向においてトレ
ンチの外形を形成するためにエッチングで第一の半導体
基板１０表面にて複数のシリコン柱状体１２を形成し、
そして、各シリコン柱状体１２の上部にてソース領域１
４を形成する。この後、第一の半導体基板１０の全表面
において順次に酸化膜１５と窒化膜１６及び酸化層１７
を均一的に堆積し、且つ、酸化層１７でトレンチ（外
形）を充填する。この後、各ソース領域１４を露出する
ようにリソグラフィ・エッチングで複数の第一のコンタ
クトホール１８を形成する。
図であって従来のDRAMユニットの製造方法を示すもので
ある。図２Aに示すように、ワード線方向においてトレ
ンチの外形を形成するためにエッチングで第一の半導体
基板１０表面にて複数のシリコン柱状体１２を形成し、
そして、各シリコン柱状体１２の上部にてソース領域１
４を形成する。この後、第一の半導体基板１０の全表面
において順次に酸化膜１５と窒化膜１６及び酸化層１７
を均一的に堆積し、且つ、酸化層１７でトレンチ（外
形）を充填する。この後、各ソース領域１４を露出する
ようにリソグラフィ・エッチングで複数の第一のコンタ
クトホール１８を形成する。
【０００８】次に、図２Bに示すように、堆積やリソグ
ラフィ・エッチング等プロセスを利用して、第一のコン
タクトホール１８を介しソース領域１４と電気的に接続
するキャパシタの電極（容量板）１９のパターンを、導
電材質で定義形成する。この後、電極１９表面に誘電膜
２０及び電極板２１を順次に形成する。該電極板２１に
より電極１９底部の切欠領域も充填される。これで、第
一のキャパシタ構造C1と第二のキャパシタ構造C2が形成
される。
ラフィ・エッチング等プロセスを利用して、第一のコン
タクトホール１８を介しソース領域１４と電気的に接続
するキャパシタの電極（容量板）１９のパターンを、導
電材質で定義形成する。この後、電極１９表面に誘電膜
２０及び電極板２１を順次に形成する。該電極板２１に
より電極１９底部の切欠領域も充填される。これで、第
一のキャパシタ構造C1と第二のキャパシタ構造C2が形成
される。
【０００９】次に、図２Cに示すように、電極板２１表
面に第一の絶縁層２２を堆積し、そして、ウェハー接着
（Wafer Boding）技術を利用して、第二の半導体基板
２４として新しいウェハーを第一の絶縁層２２表面に貼
り合わせる。この後、第一の半導体基板１０の背面を上
向きにする上、酸化膜１５が露出するように第一の半導
体基板１０の背面をエッチングする。
面に第一の絶縁層２２を堆積し、そして、ウェハー接着
（Wafer Boding）技術を利用して、第二の半導体基板
２４として新しいウェハーを第一の絶縁層２２表面に貼
り合わせる。この後、第一の半導体基板１０の背面を上
向きにする上、酸化膜１５が露出するように第一の半導
体基板１０の背面をエッチングする。
【００１０】次に、図２Dに示すように、各シリコン柱
状体１２の上部にてドレイン領域２５を形成する。この
後、等方性エッチング法を利用し且つ窒化膜１６をエッ
チング停止層として酸化膜１５を除去する。この後、熱
酸化法を利用してシリコン柱状体１２の露出する領域に
てゲート絶縁膜２６を成長する。この後、全面的に第一
の導電層２７を堆積する。
状体１２の上部にてドレイン領域２５を形成する。この
後、等方性エッチング法を利用し且つ窒化膜１６をエッ
チング停止層として酸化膜１５を除去する。この後、熱
酸化法を利用してシリコン柱状体１２の露出する領域に
てゲート絶縁膜２６を成長する。この後、全面的に第一
の導電層２７を堆積する。
【００１１】次に、図２Eに示すように、リソグラフィ
・エッチングで第一の導電層２７からゲート電極２８
（シリコン柱状体１２の外周を囲むように形成される）
を定義形成する。これで、第一のトランジスタT1及び第
二のトランジスタT2が形成される。
・エッチングで第一の導電層２７からゲート電極２８
（シリコン柱状体１２の外周を囲むように形成される）
を定義形成する。これで、第一のトランジスタT1及び第
二のトランジスタT2が形成される。
【００１２】次に、図２Eにおいて、全面的に第二の絶
縁層２９を堆積する後に、リソグラフィ・エッチングプ
ロセスを利用して第一のトランジスタT1のドレイン領域
２５を露出するように第一のビット線コンタクトホール
３０を形成する。この後、堆積やリソグラフィ・エッチ
ング等プロセスを利用して、第一のビット線コンタクト
ホール３０をも充填した導電層から第一のビット線BL1
を定義形成する。そして、前記と同様な段階で、第二の
トランジスタT2の上部にて第三の絶縁層３１、第二のビ
ット線コンタクトホール３２及び第二のビット線BL2を
形成する。
縁層２９を堆積する後に、リソグラフィ・エッチングプ
ロセスを利用して第一のトランジスタT1のドレイン領域
２５を露出するように第一のビット線コンタクトホール
３０を形成する。この後、堆積やリソグラフィ・エッチ
ング等プロセスを利用して、第一のビット線コンタクト
ホール３０をも充填した導電層から第一のビット線BL1
を定義形成する。そして、前記と同様な段階で、第二の
トランジスタT2の上部にて第三の絶縁層３１、第二のビ
ット線コンタクトホール３２及び第二のビット線BL2を
形成する。
【００１３】前述したように、従来のトレンチ型DRAM製
造方法では、第一の半導体基板１０表面にて深トレンチ
型キャパシタ構造及びカラー酸化構造（Collar Oxid
e）を形成した後に、第一の半導体基板１０を引っ繰り
返して第二の半導体基板２４を貼り合わせるが、ゲート
電極２８やドレイン領域２５及び垂直チャネルなど構成
が第一の半導体基板１０の背面に形成される。このた
め、製造方法は複雑であり、かなりの製造時間やコスト
を費す。よって、従来のトレンチ型DRAMユニットの製造
方法は更に簡素化する必要がある。
造方法では、第一の半導体基板１０表面にて深トレンチ
型キャパシタ構造及びカラー酸化構造（Collar Oxid
e）を形成した後に、第一の半導体基板１０を引っ繰り
返して第二の半導体基板２４を貼り合わせるが、ゲート
電極２８やドレイン領域２５及び垂直チャネルなど構成
が第一の半導体基板１０の背面に形成される。このた
め、製造方法は複雑であり、かなりの製造時間やコスト
を費す。よって、従来のトレンチ型DRAMユニットの製造
方法は更に簡素化する必要がある。
【００１４】
【発明が解決しようとする課題】前記のような問題点を
解決するため、本発明の目的は、製造段階を簡素化する
トレンチ型DRAMユニットの製造方法を提供することにあ
る。
解決するため、本発明の目的は、製造段階を簡素化する
トレンチ型DRAMユニットの製造方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】前記目的を達成するため
の本発明のトレンチ型DRAMユニットの製造方法は第一の
導電タイプを有する半導体基板において深トレンチ型キ
ャパシタ構造を形成する段階と、SOI技術を利用して前
記深トレンチ型キャパシタ構造の上にシリコン層を形成
する段階と、前記深トランチ型キャパシタ構造上方に位
置し且つ該深トレンチ型キャパシタ構造と電気的に接続
する垂直トランジスタを、前記シリコン層の上に形成す
る段階とから構成される。
の本発明のトレンチ型DRAMユニットの製造方法は第一の
導電タイプを有する半導体基板において深トレンチ型キ
ャパシタ構造を形成する段階と、SOI技術を利用して前
記深トレンチ型キャパシタ構造の上にシリコン層を形成
する段階と、前記深トランチ型キャパシタ構造上方に位
置し且つ該深トレンチ型キャパシタ構造と電気的に接続
する垂直トランジスタを、前記シリコン層の上に形成す
る段階とから構成される。
【００１６】また、本発明の目的は下記のような方法に
より達成することもできる。
より達成することもできる。
【００１７】トレンチ型DRAMユニットの製造方法は、第
一の導電タイプを有する半導体基板においてカラー酸化
層と該カラー酸化層を貫通し該基板内に所定の深さで嵌
入する複数の深トレンチを形成する段階と、各前記深ト
レンチ内に、前記基板内であって該当深トレンチの周囲
に形成され且つ第二の導電タイプを有するイオン拡散領
域と該当深トレンチの内壁及び底部に形成される誘電層
と該当深トレンチ内に充填され且つ前記第二の導電タイ
プを有する第一のドーピング多結晶シリコン層とからな
る深トレンチ型キャパシタ構造を形成する段階と、前記
カラー酸化層及び第一のドーピング多結晶シリコン層の
平坦な表面においてシリコン層を形成する段階と、前記
シリコン層の上に前記第二の導電タイプを有する第一の
イオン拡散層を形成する段階と、前記カラー酸化層表面
にある前記第一のイオン拡散層及び前記シリコン層から
柱状体を定義形成する段階と、前記半導体基板の全表面
において酸化層を形成する段階と、前記シリコン層の側
壁において前記第一の導電タイプを有する第二のイオン
拡散層を形成する段階と、前記シリコン層底部において
前記第二の導電タイプを有する第三のイオン拡散層を形
成する段階と、前記半導体基板の全表面において窒化パ
ッド層を形成する段階と、前記窒化パッド層表面におい
て前記第二の導電タイプを有する第二のドーピング多結
晶シリコン層を形成し、且つ、該第二のドーピング多結
晶シリコン層上部の高さを前記第三のイオン拡散層上部
の高さと同様にする段階と、酸化処理を行い前記第二の
ドーピング多結晶シリコン層を酸化物層に変える段階
と、前記窒化パッド層の露出する部分を除去段階と、前
記酸化物層の上において前記第二の導電タイプを有し且
つ前記柱状体の外周を囲む第三のドーピング多結晶シリ
コン層を形成する段階とから構成される。
一の導電タイプを有する半導体基板においてカラー酸化
層と該カラー酸化層を貫通し該基板内に所定の深さで嵌
入する複数の深トレンチを形成する段階と、各前記深ト
レンチ内に、前記基板内であって該当深トレンチの周囲
に形成され且つ第二の導電タイプを有するイオン拡散領
域と該当深トレンチの内壁及び底部に形成される誘電層
と該当深トレンチ内に充填され且つ前記第二の導電タイ
プを有する第一のドーピング多結晶シリコン層とからな
る深トレンチ型キャパシタ構造を形成する段階と、前記
カラー酸化層及び第一のドーピング多結晶シリコン層の
平坦な表面においてシリコン層を形成する段階と、前記
シリコン層の上に前記第二の導電タイプを有する第一の
イオン拡散層を形成する段階と、前記カラー酸化層表面
にある前記第一のイオン拡散層及び前記シリコン層から
柱状体を定義形成する段階と、前記半導体基板の全表面
において酸化層を形成する段階と、前記シリコン層の側
壁において前記第一の導電タイプを有する第二のイオン
拡散層を形成する段階と、前記シリコン層底部において
前記第二の導電タイプを有する第三のイオン拡散層を形
成する段階と、前記半導体基板の全表面において窒化パ
ッド層を形成する段階と、前記窒化パッド層表面におい
て前記第二の導電タイプを有する第二のドーピング多結
晶シリコン層を形成し、且つ、該第二のドーピング多結
晶シリコン層上部の高さを前記第三のイオン拡散層上部
の高さと同様にする段階と、酸化処理を行い前記第二の
ドーピング多結晶シリコン層を酸化物層に変える段階
と、前記窒化パッド層の露出する部分を除去段階と、前
記酸化物層の上において前記第二の導電タイプを有し且
つ前記柱状体の外周を囲む第三のドーピング多結晶シリ
コン層を形成する段階とから構成される。
【００１８】
【発明の実施の形態】前記の目的を達成して従来の欠点
を除去するための課題を実行する本発明の実施例の構成
とその作用を添付図面に基づき詳細に説明する。
を除去するための課題を実行する本発明の実施例の構成
とその作用を添付図面に基づき詳細に説明する。
【００１９】本発明のトレンチ型DRAMユニットの製造方
法はsub-150nmのDRAM製品を製造するのに好適である。
法はsub-150nmのDRAM製品を製造するのに好適である。
【００２０】図３A乃至３Jは図１の３−３線に沿う断面
図であって本発明のDRAMユニットの製造方法を示すもの
である。図３Aに示すように、半導体基板（例えばP＋型
シリコン基板）４０表面には順次にカラー酸化層４２
（厚みが約200−300nm）とSiN停止層４４（厚みが約20
−５0nm）とBSGハードマスク４５（厚みが1200nm以上）
と多結晶シリコンマスク層４６及びパターン付きフォト
レジスト層４７が被覆される。なお、例えば、多結晶シ
リコンマスク層４６の代わり、TERAハードマスクを用い
ても良い。
図であって本発明のDRAMユニットの製造方法を示すもの
である。図３Aに示すように、半導体基板（例えばP＋型
シリコン基板）４０表面には順次にカラー酸化層４２
（厚みが約200−300nm）とSiN停止層４４（厚みが約20
−５0nm）とBSGハードマスク４５（厚みが1200nm以上）
と多結晶シリコンマスク層４６及びパターン付きフォト
レジスト層４７が被覆される。なお、例えば、多結晶シ
リコンマスク層４６の代わり、TERAハードマスクを用い
ても良い。
【００２１】次に、ドライエッチングで多結晶シリコン
マスク層４６のフォトレジスト層４７により被覆されて
いない部分を除去する。この後、フォトレジスト層４７
を除去する。
マスク層４６のフォトレジスト層４７により被覆されて
いない部分を除去する。この後、フォトレジスト層４７
を除去する。
【００２２】次に、多結晶シリコンマスク層４６をマス
クとしてBSGハードマスク４５、SiN停止層４４、カラー
酸化層４２及びシリコン基板４０をドライエッチングす
る（即ち、ドライエッチングで、BSGハードマスク４５
乃至基板４０のそれぞれのマスク層４６により被覆され
ていない部分を除去する）。結果として、図３Bに示す
ように、シリコン基板４０にて複数の深トレンチ４８
（深さが
クとしてBSGハードマスク４５、SiN停止層４４、カラー
酸化層４２及びシリコン基板４０をドライエッチングす
る（即ち、ドライエッチングで、BSGハードマスク４５
乃至基板４０のそれぞれのマスク層４６により被覆され
ていない部分を除去する）。結果として、図３Bに示す
ように、シリコン基板４０にて複数の深トレンチ４８
（深さが
【００２３】
【外１】
以下）が形成される。
【００２４】次に、ウェットエッチング法で深トレンチ
４８を洗浄し、続いて、BSGハードマスク４５を除去す
る。なお、例えば、トレンチ型キャパシタの容量を増大
するために、更に深トレンチ４８をウェットエッチング
しても良い。これにより深トレンチ４８はその底部面積
が大きくて瓶状のトレンチとなる。
４８を洗浄し、続いて、BSGハードマスク４５を除去す
る。なお、例えば、トレンチ型キャパシタの容量を増大
するために、更に深トレンチ４８をウェットエッチング
しても良い。これにより深トレンチ４８はその底部面積
が大きくて瓶状のトレンチとなる。
【００２５】次に、図３Cに示すように、GPD／ASG堆積
及びアニ―ル処理を行い、シリコン基板４０内であって
深トレンチ４８の周囲にn＋拡散領域５０を形成する。
この後、深トレンチ４８の内壁及び底部にNO誘電層５２
（窒化シリコン／酸化シリコンの二層構造）を形成す
る。
及びアニ―ル処理を行い、シリコン基板４０内であって
深トレンチ４８の周囲にn＋拡散領域５０を形成する。
この後、深トレンチ４８の内壁及び底部にNO誘電層５２
（窒化シリコン／酸化シリコンの二層構造）を形成す
る。
【００２６】次に、図３Cにおいて、深トレンチ４８内
に第一のｎ＋ドーピング多結晶シリコン層５４を充填す
る。この後、該第一のｎ＋ドーピング多結晶シリコン層
５４をエッチバックすることによりカラー酸化層４２及
びSiN停止層４４を貫通する開口５５を複数形成する。
更に、複数の開口５５をウェットエッチング洗浄する。
結果として、ｎ＋拡散領域５０とNO誘電層５２及び第一
のｎ＋ドーピング多結晶シリコン層５４を有する深トレ
ンチ型キャパシタ構造が形成される。
に第一のｎ＋ドーピング多結晶シリコン層５４を充填す
る。この後、該第一のｎ＋ドーピング多結晶シリコン層
５４をエッチバックすることによりカラー酸化層４２及
びSiN停止層４４を貫通する開口５５を複数形成する。
更に、複数の開口５５をウェットエッチング洗浄する。
結果として、ｎ＋拡散領域５０とNO誘電層５２及び第一
のｎ＋ドーピング多結晶シリコン層５４を有する深トレ
ンチ型キャパシタ構造が形成される。
【００２７】次に、図３Dに示すように、開口５５内に
第二のｎ＋ドーピング多結晶シリコン層５６を充填し、
更にアニ―ル処理を施す。この後、化学的機械的研磨
（CMP）法で第二のｎ＋ドーピング多結晶シリコン層５
６表面の高さをSiN停止層４４表面の高さと同様にす
る。
第二のｎ＋ドーピング多結晶シリコン層５６を充填し、
更にアニ―ル処理を施す。この後、化学的機械的研磨
（CMP）法で第二のｎ＋ドーピング多結晶シリコン層５
６表面の高さをSiN停止層４４表面の高さと同様にす
る。
【００２８】次に、図３Dにおいて、SiN停止層４４を除
去し、そして、CMP法で第二のｎ＋ドーピング多結晶シ
リコン層５６表面の高さをカラー酸化層４２表面の高さ
と同様にする。この後、シリコン基板４０の全表面にお
いてウェットエッチング洗浄を施す。結果として、残留
の第二のｎ＋ドーピング多結晶シリコン層５６は深トレ
ンチ型キャパシタ構造と垂直トランジスタ（この後に形
成される）を電気的に接続するための線路となる。
去し、そして、CMP法で第二のｎ＋ドーピング多結晶シ
リコン層５６表面の高さをカラー酸化層４２表面の高さ
と同様にする。この後、シリコン基板４０の全表面にお
いてウェットエッチング洗浄を施す。結果として、残留
の第二のｎ＋ドーピング多結晶シリコン層５６は深トレ
ンチ型キャパシタ構造と垂直トランジスタ（この後に形
成される）を電気的に接続するための線路となる。
【００２９】次に、図３Eに示すように、SOI（Silicon-
on-Insulator）技術を利用して、シリコン基板４０上方
の平坦な表面においてシリコン層５８（厚みが500nm以
上）を形成する。この後、イオン注入技術を利用して、
シリコン層５８の表面領域においてｎ＋ドーピング層６
０を形成する。なお、例えば、この後更にアニ―ル処理
を施しても良い。
on-Insulator）技術を利用して、シリコン基板４０上方
の平坦な表面においてシリコン層５８（厚みが500nm以
上）を形成する。この後、イオン注入技術を利用して、
シリコン層５８の表面領域においてｎ＋ドーピング層６
０を形成する。なお、例えば、この後更にアニ―ル処理
を施しても良い。
【００３０】一方、前記SOI技術は図４A乃至４Dに具現
される。図４Aにおいて、先ず厚いシリコンウェハー５
７を提供し、そして、該ウェハー５７表面において酸化
処理を行い酸化シリコン層を形成する。この後、水素イ
オン注入によりイオン注入領域５７１を形成する。した
がって、ウェハー５７はイオン注入領域５７１と非イオ
ン注入領域５７２に分けられる。ここで、イオン注入領
域５７１と非イオン注入領域５７２との境界面は所定の
切断線となる。この後、ウェハー５７を引っ繰り返す
上、図４Bに示すように、ウェハー接着技術を利用して
ウェハー５７を基板４０の平坦な表面に貼り合わせる。
続いて、図４Cに示すように、アニ―ル処理（温度が600
℃以下）を行いウェハー５７の背面にある非イオン注入
領域５７２を除去する。最後、図４Dに示すように、ア
ニ―ル処理（温度が約1100℃）及びCMP法を利用して、
イオン注入領域５７１の露出する表面を平坦化する。結
果として、残留のイオン注入領域５７１は図３Eに示す
シリコン層５８となる。
される。図４Aにおいて、先ず厚いシリコンウェハー５
７を提供し、そして、該ウェハー５７表面において酸化
処理を行い酸化シリコン層を形成する。この後、水素イ
オン注入によりイオン注入領域５７１を形成する。した
がって、ウェハー５７はイオン注入領域５７１と非イオ
ン注入領域５７２に分けられる。ここで、イオン注入領
域５７１と非イオン注入領域５７２との境界面は所定の
切断線となる。この後、ウェハー５７を引っ繰り返す
上、図４Bに示すように、ウェハー接着技術を利用して
ウェハー５７を基板４０の平坦な表面に貼り合わせる。
続いて、図４Cに示すように、アニ―ル処理（温度が600
℃以下）を行いウェハー５７の背面にある非イオン注入
領域５７２を除去する。最後、図４Dに示すように、ア
ニ―ル処理（温度が約1100℃）及びCMP法を利用して、
イオン注入領域５７１の露出する表面を平坦化する。結
果として、残留のイオン注入領域５７１は図３Eに示す
シリコン層５８となる。
【００３１】次に、図３Fにおいて、リソグラフィ・エ
ッチング（ドライエッチング）プロセスを利用して、ｎ
＋ドーピング層６０及びシリコン層５８を部分的に除去
し各第二のｎ＋ドーピング多結晶シリコン層５６の上方
にて柱状体を形成する。続いて、ウェットエッチング洗
浄を施した後に、熱酸化法でシリコン基板４０表面に酸
化層６２を成長する。
ッチング（ドライエッチング）プロセスを利用して、ｎ
＋ドーピング層６０及びシリコン層５８を部分的に除去
し各第二のｎ＋ドーピング多結晶シリコン層５６の上方
にて柱状体を形成する。続いて、ウェットエッチング洗
浄を施した後に、熱酸化法でシリコン基板４０表面に酸
化層６２を成長する。
【００３２】次に、垂直トランジスタのしきい値電圧
（Vt）を調整する。そこで、斜角注入（Angled Implan
tation）プロセスを利用してシリコン層５８の側壁にお
いてｐドーピング領域６４を形成する。この後、RTPア
ニ―ル処理を行うことにより、第二のｎ＋ドーピング多
結晶シリコン層５６内のイオンをシリコン層５８の底に
拡散させドレイン領域６６を形成する。この後、ウェッ
トエッチング洗浄を施す。
（Vt）を調整する。そこで、斜角注入（Angled Implan
tation）プロセスを利用してシリコン層５８の側壁にお
いてｐドーピング領域６４を形成する。この後、RTPア
ニ―ル処理を行うことにより、第二のｎ＋ドーピング多
結晶シリコン層５６内のイオンをシリコン層５８の底に
拡散させドレイン領域６６を形成する。この後、ウェッ
トエッチング洗浄を施す。
【００３３】次に、図３Gに示すように、酸化層６２表
面において順次にSiNパッド層６８および第三のドーピ
ング多結晶シリコン層７０を均一的に堆積する。この
後、第三のドーピング多結晶シリコン層７０の高さがド
レイン領域６６の高さと同様になるように第三のドーピ
ング多結晶シリコン層７０をエッチバックする。
面において順次にSiNパッド層６８および第三のドーピ
ング多結晶シリコン層７０を均一的に堆積する。この
後、第三のドーピング多結晶シリコン層７０の高さがド
レイン領域６６の高さと同様になるように第三のドーピ
ング多結晶シリコン層７０をエッチバックする。
【００３４】次に、図３Hに示すように、熱酸化処理で
第三のドーピング多結晶シリコン層７０を酸化する（こ
の場合、一部のSiNパッド層６８も酸化される）。よっ
て、酸化層６２と酸化された第三のドーピング多結晶シ
リコン層７０は酸化物層７２となる。
第三のドーピング多結晶シリコン層７０を酸化する（こ
の場合、一部のSiNパッド層６８も酸化される）。よっ
て、酸化層６２と酸化された第三のドーピング多結晶シ
リコン層７０は酸化物層７２となる。
【００３５】次に、図３Iに示すように、堆積やリソグ
ラフィ・エッチングを行い、酸化物層７２表面において
第四の多結晶シリコン層７４（柱状体の外周を囲むよう
に形成される）を定義形成する。この後、CMP法で第四
の多結晶シリコン層７４上部の高さを酸化物層７２上部
の高さと同様にする。続いて、ウェットエッチング洗浄
を施す。結果として、柱状体の外周を囲む第四の多結晶
シリコン層７４はゲート電極７４となり、柱状体の外壁
に形成される酸化物層７２はドレイン領域６６とソース
領域６０との間の垂直チャネルとなり、深トレンチ型キ
ャパシタ構造の上方において垂直トランジスタが形成さ
れる。
ラフィ・エッチングを行い、酸化物層７２表面において
第四の多結晶シリコン層７４（柱状体の外周を囲むよう
に形成される）を定義形成する。この後、CMP法で第四
の多結晶シリコン層７４上部の高さを酸化物層７２上部
の高さと同様にする。続いて、ウェットエッチング洗浄
を施す。結果として、柱状体の外周を囲む第四の多結晶
シリコン層７４はゲート電極７４となり、柱状体の外壁
に形成される酸化物層７２はドレイン領域６６とソース
領域６０との間の垂直チャネルとなり、深トレンチ型キ
ャパシタ構造の上方において垂直トランジスタが形成さ
れる。
【００３６】最後、図３Jに示すように、ゲート電極７
４の上にワード線７６を定義形成し、そして、ビット線
８２（後続に形成される）と電気的に接続するために、
内層金属誘電層７８においてビット線コンタクトプラグ
８０を形成する。
４の上にワード線７６を定義形成し、そして、ビット線
８２（後続に形成される）と電気的に接続するために、
内層金属誘電層７８においてビット線コンタクトプラグ
８０を形成する。
【００３７】本発明は前記実施例の如く提示されている
が、これは本発明を限定するものではなく、当業者は本
発明の要旨と範囲内において変形と修正をすることがで
きる。
が、これは本発明を限定するものではなく、当業者は本
発明の要旨と範囲内において変形と修正をすることがで
きる。
【００３８】
【発明の効果】本発明は以下の効果を奏する。
【００３９】（１）エッチングで深トレンチ（４８）を
形成する前にカラー酸化層（４２）を形成するため、製
造段階が簡素化される。
形成する前にカラー酸化層（４２）を形成するため、製
造段階が簡素化される。
【００４０】（２）深トレンチ型キャパシタと垂直トラ
ンジスタを電気的に接続する線路としては、深トレンチ
（４８）上方に定義形成される開口（５５）内に充填さ
れる第二の多結晶シリコン層（５６）が直接に用いられ
る。
ンジスタを電気的に接続する線路としては、深トレンチ
（４８）上方に定義形成される開口（５５）内に充填さ
れる第二の多結晶シリコン層（５６）が直接に用いられ
る。
【００４１】（３）埋め込み帯（Buried Strap）製造
プロセスは不要となるため、製造段階は更に簡素化され
るし、コストも低減する。
プロセスは不要となるため、製造段階は更に簡素化され
るし、コストも低減する。
【００４２】（４）SOI技術で形成される厚いシリコン
層（５８）から形成されるチャネルは、垂直トランジス
タにとって十分長いため、ゲート長を漏電流が低く抑え
られるほどの最適値にすることができるばかりか、ビッ
ト線における電圧を降下したり記憶ユニット水平面積を
増大したりする必要もなくなる。
層（５８）から形成されるチャネルは、垂直トランジス
タにとって十分長いため、ゲート長を漏電流が低く抑え
られるほどの最適値にすることができるばかりか、ビッ
ト線における電圧を降下したり記憶ユニット水平面積を
増大したりする必要もなくなる。
【００４３】（５）深トレンチ型キャパシタ構造は直接
に垂直トランジスタの下方に設けられるため、記憶ユニ
ットにおけるキャパシタ用面積が増加しない。
に垂直トランジスタの下方に設けられるため、記憶ユニ
ットにおけるキャパシタ用面積が増加しない。
【００４４】総じて、本発明のトレンチ型DRAMユニット
の製造方法はDRAMユニットの容量を増加しサイズを縮小
し機能を拡張し製造段階を簡素化するというメリットを
有する。
の製造方法はDRAMユニットの容量を増加しサイズを縮小
し機能を拡張し製造段階を簡素化するというメリットを
有する。
【図１】従来のDRAMユニットの構成を示す平面図であ
る。
る。
【図２Ａ】図１の２−２線に沿う断面図であって従来の
DRAMユニットの製造方法の一部の段階を示す断面図であ
る。
DRAMユニットの製造方法の一部の段階を示す断面図であ
る。
【図２Ｂ】図２Ａに示す段階の後続の段階を示す断面図
である。
である。
【図２Ｃ】図２Ｂに示す段階の後続の段階を示す断面図
である。
である。
【図２Ｄ】図２Ｃに示す段階の後続の段階を示す断面図
である。
である。
【図２Ｅ】図２Ｄに示す段階の後続の段階を示す断面図
である。
である。
【図３Ａ】図１の３−３線に沿う断面図であって本発明
のトレンチ型DRAMユニットの製造方法の一部の段階を示
す断面図である。
のトレンチ型DRAMユニットの製造方法の一部の段階を示
す断面図である。
【図３Ｂ】図３Ａに示す段階の後続の段階を示す断面図
である。
である。
【図３Ｃ】図３Ｂに示す段階の後続の段階を示す断面図
である。
である。
【図３Ｄ】図３Ｃに示す段階の後続の段階を示す断面図
である。
である。
【図３Ｅ】図３Ｄに示す段階の後続の段階を示す断面図
である。
である。
【図３Ｆ】図３Ｅに示す段階の後続の段階を示す断面図
である。
である。
【図３Ｇ】図３Fに示す段階の後続の段階を示す断面図
である。
である。
【図３Ｈ】図３Ｇに示す段階の後続の段階を示す断面図
である。
である。
【図３Ｉ】図３Ｈに示す段階の後続の段階を示す断面図
である。
である。
【図３Ｊ】図３Ｉに示す段階の後続の段階を示す断面図
である。
である。
【図４Ａ】SOI技術を利用して厚いシリコン層を形成す
る方法の一部の段階を示す図である。
る方法の一部の段階を示す図である。
【図４Ｂ】図４Ａに示す段階の後続の段階を示す断面図
である。
である。
【図４Ｃ】図４Ｂに示す段階の後続の段階を示す断面図
である。
である。
【図４Ｄ】図４Ｃに示す段階の後続の段階を示す断面図
である。
である。
４０ 半導体シリコン基板
４２ カラー酸化層
４４ SiN停止層
４５ BSGハードマスク
４６ 多結晶シリコンマスク
４７ フォトレジスト層
４８ 深トレンチ
５０ ｎ+拡散領域
５２ NO誘電層
５４ 第一のｎ+ドーピング多結晶シリコン層
５５ 開口
５６ 第二のｎ+ドーピング多結晶シリコン層
５７ シリコンウェハー
５８ シリコン層
６０ ｎ+ドーピング層
６２ 酸化層
６４ ｐドーピング領域
６６ ドレイン領域
６８ SiNパッド層
７０ 第三のドーピング多結晶シリコン層
７２ 酸化物層
７４ 第四の多結晶シリコン層
７６ ワード線
７８ 内層金属誘電層
８０ ビット線コンタクトプラグ
８２ ビット線
５７１ イオン注入領域
５７２ 非イオン注入領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ブライアン エス リー
台湾，シンチュ，ウー−リン ロード，レ
ーン175，９番，19Ｆ−２
Ｆターム(参考） 5F032 AA06 CA14 CA17 CA23 DA21
DA60 DA71 DA74 DA78
5F083 AD03 AD06 AD17 AD18 HA02
JA04 JA19 JA32 KA01 KA05
MA06 MA17 PR33 PR37 PR40
Claims (13)
- 【請求項１】 第一の導電タイプを有する半導体基板に
おいて深トレンチ型キャパシタ構造を形成する段階と、 SOI技術を利用して前記深トレンチ型キャパシタ構造の
上にシリコン層を形成する段階と、 前記深トランチ型キャパシタ構造上方に位置し且つ該深
トレンチ型キャパシタ構造と電気的に接続する垂直トラ
ンジスタを、前記シリコン層の上に形成する段階とから
なるトレンチ型DRAMユニットの製造方法。 - 【請求項２】 前記深トレンチ型キャパシタ構造の形成
方法は、 前記半導体基板内に深トレンチを形成する段階と、 前記基板内であって前記深トレンチの周囲に第二の導電
タイプを有するイオン拡散領域を形成する段階と、 前記深トレンチの内壁及び底部に誘電層を形成する段階
と、 前記深トレンチ内に前記第二の導電タイプを有する第一
のドーピング多結晶シリコン層を充填する段階とからな
ることを特徴とする請求項１に記載のトレンチ型DRAMユ
ニットの製造方法。 - 【請求項３】 前記垂直トランジスタの形成方法は、 前記シリコン層の上に第二の導電タイプを有する第一の
イオン拡散層を形成する段階と、 前記深トレンチ型キャパシタ構造の上方において前記第
一のイオン拡散層及び前記シリコン層から柱状体を定義
形成する段階と、 前記半導体基板の全表面において酸化層を形成する段階
と、 前記シリコン層の側壁において前記第一の導電タイプを
有する第二のイオン拡散層を形成する段階と、 前記シリコン層底部において前記第二の導電タイプを有
する第三のイオン拡散層を形成する段階と、 前記半導体基板の全表面において窒化パッド層を形成す
る段階と、 前記窒化パッド層表面において前記第二の導電タイプを
有する第二のドーピング多結晶シリコン層を形成し、且
つ、該第二のドーピング多結晶シリコン層上部の高さを
前記第三のイオン拡散層上部の高さと同様にする段階
と、 酸化処理を行い前記第二のドーピング多結晶シリコン層
を酸化物層に変える段階と、 前記窒化パッド層の露出する部分を除去段階と、 前記酸化物層の上において、前記第二の導電タイプを有
し且つ前記柱状体の外周を囲む第三のドーピング多結晶
シリコン層を形成する段階とからなることを特徴とする
請求項１に記載のトレンチ型DRAMユニットの製造方法。 - 【請求項４】 第一の導電タイプを有する半導体基板に
おいてカラー酸化層と該カラー酸化層を貫通し該基板内
に所定の深さで嵌入する複数の深トレンチを形成する段
階と、 各前記深トレンチ内に、前記基板内であって該当深トレ
ンチの周囲に形成され且つ第二の導電タイプを有するイ
オン拡散領域と該当深トレンチの内壁及び底部に形成さ
れる誘電層と該当深トレンチ内に充填され且つ前記第二
の導電タイプを有する第一のドーピング多結晶シリコン
層とからなる深トレンチ型キャパシタ構造を形成する段
階と、 前記カラー酸化層及び前記第一のドーピング多結晶シリ
コン層の平坦な表面においてシリコン層を形成する段階
と、 前記シリコン層の上に前記第二の導電タイプを有する第
一のイオン拡散層を形成する段階と、 前記カラー酸化層表面にある前記第一のイオン拡散層及
び前記シリコン層から柱状体を定義形成する段階と、 前記半導体基板の全表面において酸化層を形成する段階
と、 前記シリコン層の側壁において前記第一の導電タイプを
有する第二のイオン拡散層を形成する段階と、 前記シリコン層底部において前記第二の導電タイプを有
する第三のイオン拡散層を形成する段階と、 前記半導体基板の全表面において窒化パッド層を形成す
る段階と、 前記窒化パッド層表面において前記第二の導電タイプを
有する第二のドーピング多結晶シリコン層を形成し、且
つ、該第二のドーピング多結晶シリコン層上部の高さを
前記第三のイオン拡散層上部の高さと同様にする段階
と、 酸化処理を行い前記第二のドーピング多結晶シリコン層
を酸化物層に変える段階と、 前記窒化パッド層の露出する部分を除去段階と、 前記酸化物層の上において、前記第二の導電タイプを有
し且つ前記柱状体の外周を囲む第三のドーピング多結晶
シリコン層を形成する段階とからなることを特徴とする
トレンチ型DRAMユニットの製造方法。 - 【請求項５】 前記カラー酸化層内に形成される第一の
ドーピング多結晶シリコン層は前記深トレンチ型キャパ
シタ構造と前記第三のイオン拡散層とを接続するための
線路とすることを特徴とする請求項４に記載のトレンチ
型DRAMユニットの製造方法。 - 【請求項６】 SOI技術を利用して前記シリコン層を形
成することを特徴とする請求項４に記載のトレンチ型DR
AMユニットの製造方法。 - 【請求項７】 前述したSOI技術を利用して前記シリコ
ン層を形成する方法は、 シリコンウェハーを提供する段階と、 酸化処理を行うことにより該シリコンウェハー表面にお
いて酸化シリコン層を形成する段階と、 水素イオン注入プロセスを行うことにより、前記シリコ
ンウェハーにおいてイオン注入領域を形成し且つ前記シ
リコンウェハーのイオン注入領域と非イオン注入領域と
の境界面から所定の切断線を形成する段階と、 前記シリコンウェハー表面を下向きにする上、ウェハー
接着技術を利用して前記シリコンウェハー表面を前記半
導体基板表面に貼り合わせる段階と、 前記シリコンウェハーの背面にある非イオン注入領域を
除去する段階と、 CMP法を施すことにより、前記イオン注入領域表面を平
坦化し、前記シリコン層として表面が平坦化されたイオ
ン注入領域を形成する段階とからなることを特徴とする
請求項１または４に記載のトレンチ型DRAMユニットの製
造方法。 - 【請求項８】 600℃以下のアニ―ル処理で前記非イオ
ン注入領域を除去することを特徴とする請求項７に記載
のトレンチ型DRAMユニットの製造方法。 - 【請求項９】 前記CMP法を施す前に約1100℃のアニ―
ル処理を行うことを特徴とする請求項７に記載のトレン
チ型DRAMユニットの製造方法。 - 【請求項１０】 斜角注入プロセスを利用して前記第二
のイオン拡散層を形成することを特徴とする請求項３ま
たは４に記載のトレンチ型DRAMユニットの製造方法。 - 【請求項１１】 アニ―ル処理で前記第三のイオン拡散
層を形成することを特徴とする請求項３または４に記載
のトレンチ型DRAMユニットの製造方法。 - 【請求項１２】 前記第二のドーピング多結晶シリコン
層の形成方法は、 前記窒化パッド層の全表面に前記第二のドーピング多結
晶シリコン層を堆積する段階と、 CMP法で前記第二のドーピング多結晶シリコン層表面を
平坦化する段階と、 ドライエッチングプロセスを利用して、前記第二のドー
ピング多結晶シリコン層上部の高さを前記第三のイオン
拡散層上部の高さと同様にする段階とからなることを特
徴とする請求項３または４に記載のトレンチ型DRAMユニ
ットの製造方法。 - 【請求項１３】 前記第三のドーピング多結晶シリコン
層の形成方法は、 前記酸化物層の全表面に前記第三のドーピング多結晶シ
リコン層を堆積する段階と、 CMP法で前記第三のドーピング多結晶シリコン層表面を
平坦化する段階と、 ドライエッチングプロセスを利用して、前記第一のイオ
ン拡散層を露出するように前記第三のドーピング多結晶
シリコン層を部分的に除去する段階とからなることを特
徴とする請求項３または４にトレンチ型DRAMユニットの
製造方法。
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