JP5623005B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、縦型電界効果型トランジスタを有し、ワード線及びビット線の一部としてそれぞれ金属配線ＡをＢを有する半導体装置、及びその製造方法に関する。
近年の半導体装置の微細化に伴い、半導体装置を構成する電界効果型トランジスタの電流駆動能力が低下する傾向にある。この電流駆動能力を向上させるために、ソース領域、チャネル領域、ドレイン領域が縦型に配置された、３次元構造の縦型電界効果型トランジスタが提案されている。この縦型電界効果型トランジスタは、チャネル領域を完全に空乏化することによって大幅な電流駆動能力の向上を達成できる、という利点を有する。
従来から使用されている縦型電界効果型トランジスタは、ソース／ドレイン領域とチャネル領域を形成するＳｉ柱を有し、このチャネル領域はゲート絶縁膜及びゲート電極に囲まれている。このソース／ドレイン領域はシリコン柱の上部及び下部に形成され、チャネル領域を完全に覆うような構造となっている。
また、この縦型電界効果型トランジスタはその利点を生かして様々な分野で使用されており、例えば、縦型電界効果型トランジスタをＤＲＡＭのメモリセル用のトランジスタとして使用している。特許文献１には、複数のワード線と、複数のビット線が交差する交点に配置される複数のメモリセルを有し、このメモリセルはチャネル領域がメモリセルの深さ方向に形成された縦型電界効果型トランジスタと、その上下どちらか一方に与えられる温度により抵抗値が変化する記憶素子を有する半導体装置が開示されている。
特開２００５−２６００１４号公報
しかしながら、従来の、縦型電界効果型トランジスタにビット線、ワード線を電気的に接続させた半導体装置では、ビット線及びワード線が導電性ポリシリコンから構成されていた。このため、ビット線、ワード線の抵抗率が高くなり、低電力で安定した駆動特性を得ることができなかった。
本発明は、上記課題に鑑みてなされたものである。すなわち、本発明は、ビット線及びワード線の少なくとも一部を金属材料から構成することにより、ビット線及びワード線の抵抗率を低くして低電力で安定した駆動特性を有する半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明の一実施形態は、
第１不純物拡散領域と、半導体領域と、第２不純物拡散領域と、をこの順に有し、前記半導体領域の側面の少なくとも一部を覆うように設けられたゲート電極と、前記ゲート電極と半導体領域間に設けられたゲート絶縁膜と、を有する縦型電界効果型トランジスタと、
前記ゲート電極と、前記ゲート電極に接すると共に前記第１不純物拡散領域よりも上の領域を第１の方向に延在する金属配線Ａと、を有するワード線と、
前記第１不純物拡散領域の側面の少なくとも一部に接するように設けられた接続部と、前記接続部に接すると共に前記半導体領域よりも下の領域を第１の方向と直交する第２の方向に延在する金属配線Ｂと、を有するビット線と、
を備えたことを特徴とする半導体装置に関する。
また、本発明の他の実施形態は、
（１）基板上に、第２の方向に延在するように、金属配線Ｂと接続部をこの順に有するビット線を形成する工程と、
（２）全面に絶縁層を形成する工程と、
（３）前記絶縁層上に、第２の方向と直交する第１の方向に延在するように、金属配線Ａ、及びゲート電極材料１をこの順に形成する工程と、
（４）前記ゲート電極材料１、金属配線Ａ、絶縁層、接続部、及び金属配線Ｂ内を前記基板まで貫通するように開口を設ける工程と、
（５）前記開口内に、前記接続部に電気的に接続されるように第１不純物拡散領域と、前記第１不純物拡散領域上に半導体領域を設ける工程と、
（６）前記開口内の、前記半導体領域の側面にゲート絶縁膜を形成する工程と、
（７）前記開口内の前記ゲート絶縁膜上に、前記ゲート電極材料１と電気的に接続されるようにゲート電極材料２を設けることによりゲート電極材料１及び２からなるゲート電極を形成すると共に、前記ゲート電極及び金属配線Ａから構成されるワード線を得る工程と、
（８）前記半導体領域の上部を第２不純物拡散領域とする工程と、
を有することを特徴とする縦型電界効果型トランジスタを備えた半導体装置の製造方法に関する。
ビット線、ワード線の抵抗率を低くすることにより、低電力で安定した駆動特性を有する半導体装置、及びその製造方法を提供することができる。
本発明の半導体装置は、縦型電界効果型トランジスタ、ワード線、ビット線を有する。このワード線はゲート電極と金属配線Ａとから構成され、金属配線Ａは金属材料から構成されている。また、ビット線は接続部と金属配線Ｂとから構成され、金属配線Ｂは金属材料から構成されている。本発明では、このように金属配線Ａ及びＢを金属材料から構成することによって、ビット線、ワード線の抵抗率を低くすることができる。この結果、低電力で安定した駆動特性を有する半導体装置を提供することができる。
なお、本発明において、金属配線Ａ及びＢを構成する「金属材料」とは金属元素を含む導電性の物質を表し、例えば、金属の単体、金属の合金、金属窒化物、金属シリサイド等を挙げることができる。
また、本発明において、「ゲート電極」とは、ゲート絶縁膜上に設けられた導電材料から構成される部分、及びこの部分と連続した同じ材料から構成される部分を表す。すなわち、本発明では、ゲート絶縁膜の直上に存在しない部分であってもゲート絶縁膜の直上の導電材料と連通（連続）した部分であればゲート電極とする。
以下に、実施例を挙げて本発明を説明するが、本発明はこれらの実施例に限定されるわけではない。
（第１実施例）
半導体装置
図１７は第１実施例の半導体装置を表す上面図である。図１７に示すように、この半導体装置は半導体領域が円筒状になっており、この半導体領域２２の側面を覆うようにゲート絶縁膜２３、ゲート電極２４が設けられている。そして、この半導体領域は、下から順に第１不純物拡散領域、ＯＮ状態の時にチャネル領域となる半導体領域、第２不純物拡散領域が設けられている。また、この半導体領域、ゲート絶縁膜、ゲート電極、第１不純物拡散領域、第２不純物拡散領域とから縦型電界効果型トランジスタが構成されている。
これらの縦型電界効果型トランジスタは複数が、第１の方向、及び第１の方向と直交する第２の方向に配列されている。第１の方向に配列された複数の縦型電界効果型トランジスタは、ゲート電極及び金属配線Ａから構成されるワード線によって互いに電気的に接続されている。また、第２の方向に配列された複数の縦型電界効果型トランジスタは、接続部及び金属配線Ｂから構成されるビット線によって互いに電気的に接続されている。また、このビット線とワード線はそれぞれ絶縁層の上と下の領域に設けられており、互いに電気的に絶縁されている。
図１６は、図１７の半導体装置のＡ−Ａ’断面図、Ｂ−Ｂ’断面図を表したものである。図１６に示されるように、本実施例の半導体装置は縦型電界効果型トランジスタを有する。この縦型電界効果型トランジスタは、下から順に第１不純物拡散領域２５、半導体領域２６、第２不純物拡散領域２７を有する。この半導体領域２５の側面上にはゲート絶縁膜２３、ゲート電極２４が設けられている。この縦型電界効果型トランジスタがＯＮ状態の時、第１不純物拡散領域２５と第２不純物拡散領域２７の間の半導体領域２６がチャネル領域として働き、この半導体領域２６内にチャネル電流が流れる。
また、絶縁層１２より上の領域には第１の方向に延在する金属配線Ａ（符号９、１０、１１で表される）が設けられており、第１の方向に配列された複数の縦型電界効果型トランジスタの各ゲート電極２４に接して、これらのゲート電極２４を互いに電気的に接続している。この金属配線Ａは、下から順に、Ｗ（タングステン）層１１、ＷＮ（窒化タングステン）層１０、及びＷＳｉ（タングステンシリサイド）層９から構成されている。この金属配線Ａとゲート電極とは絶縁膜を介して電気的に絶縁されている。
更に、絶縁層１２より下の領域には第２の方向に延在する金属配線Ｂ（符号３、４、５で表される）が設けられており、第２の方向に配列された複数の縦型電界効果型トランジスタの各接続部２に接して、これらの接続部２を電気的に接続している。この金属配線Ｂは、下から順に、Ｗ（タングステン）層５、ＷＮ（窒化タングステン）層４、及びＷＳｉ（タングステンシリサイド）層３から構成されている。この金属配線Ｂと第１不純物拡散領域とは絶縁膜を介して電気的に絶縁されている。
なお、本実施例では、ゲート電極は導電性ポリシリコンから形成されているが、ゲート電極の材料は導電性ポリシリコンに限定されるわけではなく、金属の単体、金属の合金、金属窒化物、金属シリサイド等の金属材料を使用することができる。また、金属配線Ａの材料としては本実施例に記載のものに限定されるわけではなく、金属の単体、金属の合金、金属窒化物、金属シリサイド等の金属材料を使用することができる。
例えば、ゲート電極と金属配線Ａとを、下記（１）〜（３）の材料の組合せで使用した場合には、以下のような利点がある。
（１）ゲート電極を導電性ポリシリコン、金属配線Ａを金属の単体、金属の合金、又は金属窒化物で形成した場合
縦型電界効果型トランジスタの閾値電圧を制御しやすくなる。
（２）ゲート電極を導電性ポリシリコン、金属配線Ａを金属シリサイドで形成した場合
上記（１）の場合と比べて、ワード線全体の耐熱性を向上させることができる。
（３）ゲート電極及び金属配線Ａを金属の単体、金属の合金、又は金属窒化物で形成した場合
上記（１）、（２）と比べて、ワード線の電気抵抗を最も小さくすることができる。
また、本実施例では、接続部は導電性ポリシリコンから形成されているが、接続部の材料は導電性ポリシリコンに限定されるわけではなく、金属の単体、金属の合金、金属窒化物、金属シリサイド等の金属材料を使用することができる。また、金属配線Ｂの材料としては本実施例に記載のものに限定されるわけではなく、金属の単体、金属の合金、金属窒化物、金属シリサイド等の金属材料を使用することができる。
例えば、接続部と金属配線Ｂとを、下記（１）〜（３）の材料の組合せで使用した場合には、以下のような利点がある。
（１）接続部を導電性ポリシリコン、金属配線Ｂを金属の単体、金属の合金、又は金属窒化物で形成した場合
接続部の導電性ポリシリコンによって、金属配線Ｂを構成する金属材料が拡散して、縦型電界効果型トランジスタの半導体領域内に侵入するのを防止することができる。このため、チャネル領域中に金属材料が存在することが好ましくないような縦型電界効果型トランジスタを設ける場合には、この材料の組合せが有効である。
（２）接続部を導電性ポリシリコン、金属配線Ｂを金属シリサイドで形成した場合
上記（１）の場合と比べて、ビット線全体の耐熱性を向上させることができる。
（３）接続部及び金属配線Ｂを金属の単体、金属の合金、又は金属窒化物で形成した場合
上記（１）、（２）と比べて、ビット線の電気抵抗を最も小さくすることができる。
ゲート電極、接続部、金属配線Ａ及びＢの材料として、金属シリサイドを用いる場合、金属シリサイドとしては、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド、モリブデンシリサイド及びクロムシリサイドからなる群から選択された少なくとも一種のシリサイドを用いることが好ましい。これらの金属シリサイドを用いることによって、効果的に電気抵抗を低減させることができる。
また、半導体領域の形状は円筒形状に限定されるわけではなく、角柱状やその他、厚み方向に伸長する不定形の形状など様々な形状を用いることができる。
また、接続部２は第１不純物拡散領域２５の側面の少なくとも一部に接するように設けられていれば良いが、コンタクト抵抗を低減させるために第１不純物拡散領域２５の全ての側面に接するように設けるのが良い。
金属配線Ｂは、接続部２の少なくとも一部に接して電気的に接続されるように設けられていれば良いが、接触抵抗を低減させるために接続部２との接触面積をできるだけ大きくするのが良い。また、典型的には、金属配線Ｂは第１不純物拡散領域２５とは絶縁膜等を介して絶縁されており、接続部２にのみ電気接続されている。
ゲート絶縁膜２３及びゲート電極２４は、半導体領域の第２不純物拡散領域２７を除いた部分の側面の少なくとも一部上に設けられていれば良いが、高いチャネル電流を得るために、半導体領域の第２不純物拡散領域を除いた部分の全ての側面上に設けるのが良い。
金属配線Ａは、ゲート電極２４の少なくとも一部に接して電気的に接続されるように設けられていれば良いが、接触抵抗を低減させるためにゲート電極２４との接触面積をできるだけ大きくするのが良い。また、典型的には、金属配線Ａは第２不純物拡散領域とは絶縁膜等を介して絶縁されており、ゲート電極２４にのみ電気的に接続されている。
半導体装置が複数の縦型電界効果型トランジスタを有する場合、接続部２は複数の縦型電界効果型トランジスタの第１不純物拡散領域２５を第２の方向に電気的に接続するように延在することが好ましい。また、各接続部２は各縦型電界効果型トランジスタの第１不純物拡散領域２５のみに電気的に接続するように存在しても良い。このように各接続部２は各縦型電界効果型トランジスタの第１不純物拡散領域２５のみに電気的に接続されている場合、金属配線Ｂが第２の方向に延在して各接続部２を介して各縦型電界効果型トランジスタの第１不純物拡散領域２５を電気的に接続することとなる。
また、半導体装置が複数の縦型電界効果型トランジスタを有する場合、各縦型電界効果型トランジスタのゲート電極２４は第１の方向に延在して互いに共通化されていても良いし、各縦型電界効果型トランジスタのゲート電極２４は互いに独立していても良い。このように各縦型電界効果型トランジスタのゲート電極が独立している場合、金属配線Ａが第１の方向に延在して各縦型電界効果型トランジスタのゲート電極２４を電気的に接続することとなる。
第１不純物拡散領域２５はドレイン領域であってもソース領域であっても良く、第２不純物拡散領域２７はドレイン領域であってもソース領域であっても良い。好ましくは、第１不純物拡散領域２５がドレイン領域であり、第２不純物拡散領域２７がソース領域であるのが良い。また、縦型電界効果型トランジスタは、Ｎ型の電界効果型トランジスタであっても、Ｐ型の電界効果型トランジスタであっても良い。
半導体装置の製造方法
図１〜１７は第１実施例の半導体装置の製造方法を説明する図である。各図では、それぞれ図１７のＡ−Ａ’断面、Ｂ−Ｂ’断面に相当する部分の図を示す。
まず、シリコン半導体基板７を準備した後、その表面を熱酸化して酸化シリコン膜６を形成した。この後、酸化シリコン膜６上に、Ｗ（タングステン）膜５の成長、ＷＮ（窒化タングステン）膜４の成長、ＷＳｉ（タングステンシリサイド）膜３の成長、導電性ポリシリコン膜２の成長、ＳｉＮ（窒化シリコン）膜１の成長をこの順に順次、行った（図１）。
なお、例えば、このＷ（タングステン）膜成長、ＷＮ（窒化タングステン）膜成長はＣＶＤ法によって行うことができる。ＷＳｉ（タングステンシリサイド）膜成長は、Ｗ（タングステン）膜とＳｉ膜を堆積させた後、熱処理によりシリサイド化反応を行わせることによって形成することができる。導電性ポリシリコン膜成長は、ＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）法によって行うことができる。また、ＳｉＮ（窒化シリコン）膜成長は、Ｓｉ層を堆積させた後、窒化処理を行うことによって実施することができる。
次に、ライン・アンド・スペースのリソグラフィーを行ってレジストマスク（図示していない）を形成した後、このレジストマスクをマスクに用いてＳｉＮ（窒化シリコン）膜１のドライエッチングを行い、マスクパターンを形成した。この後、レジストマスクの剥離を行った。この後、サイドウォール窒化膜成長を行った（図２）。
この後、ＳｉＮ膜１のマスクパターンをマスク、酸化シリコン膜６をエッチングストッパに用いて、導電性ポリシリコン膜２、ＷＳｉ膜３、ＷＮ膜４、Ｗ膜５のドライエッチングを行い、これらの膜内を貫通するように開口を形成した。この後、開口内で酸化シリコン膜３１の成長を行った後、酸化シリコン膜３１に対してＣＭＰ処理を行い、その平坦化を行った（図３）。
この後、酸化シリコン膜３１のウエットエッチングを途中まで行った後、窒化シリコン膜１のマスクパターンのウエットエッチングを行い、このマスクパターンを除去した（図４）。このようにして、第２の方向に延在するように、金属配線Ｂ（符号３、４、５で表される）と接続部２をこの順に有するビット線を形成することができた（工程（１））。
この後、全面に、酸化シリコン膜１２の成長（工程（２））、Ｗ（タングステン）膜１１の成長、ＷＮ（タングステンシリサイド）膜１０の成長、ＷＳｉ（タングステンシリサイド）膜９の成長、導電性ポリシリコン膜８の成長、ＳｉＮ（窒化シリコン）膜３２の成長を行った。なお、各層の成長法は、図１の方法と同じ方法を用いた。
この後、ライン・アンド・スペースのリソグラフィーにより、第２の方向と直交する第１の方向に配列されたパターンを有するレジストマスク（図示していない）を設けた。この後、このレジストマスクをマスクに用いて、ＳｉＮ（窒化シリコン）膜３２のドライエッチングを行い、ＳｉＮのマスクパターンを設けた。この後、レジストマスクの剥離を行った。この後、窒化シリコン膜のサイドウォール成長を行った後、窒化シリコン膜のエッチバックを行った。次に、ＳｉＮ膜３２のマスクパターンをマスク、酸化シリコン膜１２をエッチングストッパに用いて、導電性ポリシリコン膜８、ＷＳｉ膜９、ＷＮ膜１０、Ｗ膜１１のドライエッチングを行い、これらの膜内を貫通するように開口を形成した（図５）。この後、開口内で酸化シリコン膜３３の成長を行った後、酸化シリコン膜３３に対してＣＭＰ処理を行い、その平坦化を行った。このようにして、第２の方向と直交する第１の方向に延在するように、金属配線Ａ（符号９、１０、１１で表される）と導電性ポリシリコン層８をこの順に形成することができた（工程（３））。なお、この導電性ポリシリコン層８はゲート電極材料１に相当する。この後、途中まで酸化シリコン膜３３のウエットエッチングを行った後、窒化シリコン膜３２のウエットエッチングを行って窒化シリコン膜３２のマスクパターンを除去した。次に、再度、全面に窒化シリコン膜３４を設けた（図６）。
この後、リソグラフィーにより、第１及び第２の方向に配列された開口を有するレジストマスク（図示していない）を設けた。この後、このレジストマスクをマスクに用いて、窒化シリコン膜３４のドライエッチングを行い、窒化シリコン膜３４内に開口を設けた後、レジストマスクの剥離を行った。この後、窒化シリコン膜３４のウエットエッチングを行い、窒化シリコン膜３４内の開口の径を広げた。次に、窒化シリコン膜３４をマスク、酸化シリコン膜１２をエッチングストッパに用いて、導電性ポリシリコン膜８、ＷＳｉ膜９、ＷＮ膜１０、Ｗ膜１１のドライエッチングを行った（図７）。この後、窒化シリコン膜の成長、窒化シリコン膜のドライエッチングを行うことにより開口の内壁上に窒化シリコン膜３５を形成した。更に、開口内壁の窒化シリコン膜３５上に酸化シリコン膜３６を形成した（図８）。
この後、異方性エッチングにより、開口底面の酸化シリコン膜３６、絶縁層１２、導電性ポリシリコン膜２、ＷＳｉ膜３、ＷＮ膜４、Ｗ膜５のドライエッチングを行い、これらの膜内を貫通するように開口を伸長させた（図９；工程（４））。この後、酸化シリコン膜を堆積させた後、酸化シリコン膜のドライエッチングを行うことにより、開口の内壁上に酸化シリコン膜３７を形成した。この後、開口内にポリシリコンの選択エピタキシャル成長を行い、半導体領域２１を形成した。この後、第１不純物拡散領域用の不純物の注入を行った（図１０）。なお、この際、選択エピタキシャル成長を行った後にレーザーアニールや水素アニールを行なうことにより、ポリシリコンの結晶性を向上させることができる。特に、選択エピタキシャル成長と、レーザーアニール工程を複数回、連続して行うことにより、ポリシリコンの結晶性を効果的に向上させることができる。
この後、酸化シリコン膜のウエットエッチングを行うことにより、選択エピタキシャル成長により形成したポリシリコン部分２１よりも上の開口内壁上に存在する露出した酸化シリコン膜３７を除去した。この後、更に選択エピタキシャル成長を行い、ポリシリコン部分２１上にポリシリコン領域２２を形成した後、アニールを行った（図１１）。なお、この際、選択エピタキシャル成長を行った後にレーザーアニールや水素アニールを行なうことにより、ポリシリコンの結晶性を向上させることができる。特に、選択エピタキシャル成長と、レーザーアニール工程を複数回、連続して行なうことにより、ポリシリコンの結晶性を効果的に向上させることができる。
この後、必要に応じて、新たに選択エピタキシャル成長を行ったポリシリコン領域２２の下部に第１不純物拡散領域用の不純物の注入を行なうと共に、ポリシリコン領域２２の中央部にチャネル領域用の不純物を注入した。これにより、チャネル領域として機能する半導体領域と第１不純物拡散領域用２５の部分を形成した（工程（５））。
この後、開口内の酸化シリコン膜３６のウエットエッチングを行いポリシリコン領域２２の側面を露出させた後、このポリシリコン領域２２の側面の酸化を行うことによりゲート絶縁膜２３を形成した（図１２；工程（６））。この後、ＤＯＰＯＳ成長を行い、開口内のゲート絶縁膜２３上に導電性ポリシリコン領域を形成した。なお、この導電性ポリシリコン領域はゲート電極材料２に相当する。この後、ＣＭＰ処理を行うことによってその平坦化を行った。この後、導電性ポリシリコン領域のエッチバックを行った（図１３）。
この後、金属配線Ａ（符号９、１０、１１で表される）とポリシリコン領域２２との間に窒化シリコン膜が残留するように、窒化シリコン膜のウエットエッチングを行った。これにより、ゲート電極材料１が金属配線Ａを構成する金属材料と反応して、不均一に金属シリサイドが形成したり、金属配線Ａの構成材料等が半導体領域中まで拡散することを防止することができる。この後、全面にＤＯＰＯＳ成長を行い、更に導電性ポリシリコン領域を形成した（図１４）。この後、導電性ポリシリコン領域の最上部が、ポリシリコン領域２２の最上部よりも低くなるように、導電性ポリシリコン領域のエッチバックを行った。このように導電性ポリシリコン領域の最上部を、ポリシリコン領域２２の最上部よりも低くすることによって、後の工程でコンタクトホールを形成する際に位置合わせ用のマージンを大きくとることができる。
以上のように、開口内に予め設けた導電性ポリシリコン層（ゲート電極材料１に相当する）と電気的に接続するように導電性ポリシリコン領域（ゲート電極材料２に相当する）を設けることにより、導電性ポリシリコン層及び導電性ポリシリコン領域から構成されるゲート電極２４を形成した。また、このゲート電極２４及び金属配線Ａ（符号９、１０、１１で表される）から構成されるワード線を得た（工程（７））。
この後、全面に酸化シリコン膜３９の成長を行った。次に、ポリシリコン領域の上部に不純物を注入することにより、第２不純物拡散領域２７を形成した（図１５；（工程（８）））。このようにして、下から順に、第１不純物拡散領域２５、半導体領域２６、第２不純物拡散領域２７が形成された。
この後、リソグラフィーにより、第２不純物拡散領域に該当する部分に開口を有するようにレジストマスク（図示していない）を設けた。この後、このレジストマスクをマスクに用いて酸化シリコン膜３９のドライエッチングを行い、コンタクトホール２８を設けた。この後、レジストマスクの剥離を行った（図１６）。
（第２実施例）
半導体装置
図１８は、第２実施例の半導体装置を表す図である。図１８は、図１６の半導体装置において、コンタクトプラグ３８を介して、キャパシタ又は相変化材料１５が第２不純物拡散領域２７に電気的に接続されている。このようにキャパシタ又は相変化材料１５が縦型電界効果型トランジスタに電気的に接続されていることにより、縦型電界効果型トランジスタ、並びにキャパシタ又は相変化材料１５から一つのメモリセルを構成することができる。そして、本発明の半導体装置は、このようなメモリセルを複数、有することにより、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として働くことができる。
なお、「相変化材料」とは、電位又は電圧によって材料の相状態が変化し、この相状態の変化を情報として記憶するものである。例えば、第１の相状態と第２の相状態に変化する相変化材料を使用する場合、第１の相状態を「０」状態、第２の相状態を「１」状態として記憶させることができる。この相変化材料としては例えば、カルコゲナイト（ＧｅＡｓＴｅ）等を挙げることができる。
半導体装置の製造方法
図１８の半導体装置は、まず、第１実施例の図１〜１６の工程と同様にして縦型電界効果型トランジスタ及び各構造部分を製造した。この後、全面に層間絶縁膜３９を形成した。次に、層間絶縁膜３９を貫通して第２不純物拡散領域２７に電気的に接続されるようにコンタクトプラグ３８を設けた。この後、コンタクトプラグ３８に電気的に接続されるようにキャパシタ又は相変化材料１５を設けた。
（第３実施例）
半導体装置
図１９は、第３実施例の半導体装置を表す図である。第３実施例の半導体装置は、金属配線ＢがＷＳｉ（タングステンシリサイド）３から構成される点が第１実施例の半導体装置と異なる。このように本発明の半導体装置は金属配線Ｂを金属シリサイドのみから構成しても良い。
半導体装置の製造方法
この半導体装置は、第１実施例において基板上に、Ｗ層成長、ＷＮ層成長、及びＷＳｉ層成長を行う工程の代わりに、ＷＳｉ層３の成長のみを行う点が異なるだけであり、残りの工程は第１実施例と同様に実施することができる。また、このＷＳｉ層３の成長は、Ｗ（タングステン）膜とＳｉ膜を堆積させた後、熱処理によりシリサイド化反応を行わせることによって形成することができる。
（第４実施例）
半導体装置
図２０は、第４実施例の半導体装置を表す図である。第４実施例の半導体装置は、金属配線ＡがＷＳｉ（タングステンシリサイド）９から構成される点が第１実施例の半導体装置と異なる。このように本発明の半導体装置は金属配線Ａを金属シリサイドのみから構成しても良い。
半導体装置の製造方法
この半導体装置は、第１実施例において絶縁層上に、Ｗ層成長、ＷＮ層成長、及びＷＳｉ層成長を行う工程の代わりに、ＷＳｉ層９の成長のみを行う点が異なるだけであり、残りの工程は第１実施例と同様に実施することができる。また、このＷＳｉ層成長は、Ｗ（タングステン）膜とＳｉ膜を堆積させた後、熱処理によりシリサイド化反応を行わせることによって形成することができる。
（第５実施例）
半導体装置
図２１は、第５実施例の半導体装置を表す図である。第５実施例の半導体装置は、金属配線Ａ及びＢが、それぞれＷＳｉ（タングステンシリサイド）３，９から構成される点が第１実施例の半導体装置と異なる。このように本発明の半導体装置は金属配線Ａ及びＢを金属シリサイドのみから構成しても良い。
半導体装置の製造方法
この半導体装置は、第１実施例において、基板上にＷ層成長、ＷＮ層成長、及びＷＳｉ層成長を行う工程、並びに絶縁層上にＷ層成長、ＷＮ層成長、及びＷＳｉ層成長を行う工程の代わりに、ＷＳｉ層成長のみを行う点が異なるだけであり、残りの工程は第１実施例と同様に実施することができる。
本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の一例を表す図である。 本発明の半導体装置の他の一例を表す図である。 本発明の半導体装置の他の一例を表す図である。 本発明の半導体装置の他の一例を表す図である。 本発明の半導体装置の他の一例を表す図である。
符号の説明
１ ＳｉＮ膜
２ 導電性ポリシリコン膜（接続部）
３ ＷＳｉ膜
４ ＷＮ膜
５ Ｗ膜
６ 酸化シリコン膜
７ 基板
８ 導電性ポリシリコン膜
９ ＷＳｉ膜
１０ ＷＮ膜
１１ Ｗ膜
１２ 酸化シリコン膜
１５ キャパシタ、相変化材料
２１ 第１不純物拡散領域
２２ ポリシリコン領域
２３ ゲート絶縁膜
２４ ゲート電極
２６ 半導体領域
２７ 第２不純物拡散領域
２８ コンタクトホール
３１ 酸化シリコン膜
３２ 窒化シリコン膜
３３ 酸化シリコン膜
３４ 窒化シリコン膜
３５ 窒化シリコン膜
３６ 酸化シリコン膜
３７ 酸化シリコン膜
３８ コンタクトプラグ
３９ 層間絶縁膜

Claims (21)

  1. 第１不純物拡散領域と、半導体領域と、第２不純物拡散領域と、をこの順に有し、前記半導体領域の側面の少なくとも一部を覆うように設けられたゲート電極と、前記ゲート電極と半導体領域間に設けられたゲート絶縁膜と、を有する縦型電界効果型トランジスタと、
    前記ゲート電極と、前記ゲート電極に接すると共に前記第１不純物拡散領域よりも上の領域を第１の方向に延在する金属配線Ａと、を有するワード線と、
    前記第１不純物拡散領域の側面の少なくとも一部に接するように設けられた接続部と、前記接続部に接すると共に前記半導体領域よりも下の領域を第１の方向と直交する第２の方向に延在する金属配線Ｂと、を有するビット線と、
    を備え、
    前記金属配線Ａの第１の側面は、絶縁膜を介して半導体領域の側面の少なくとも一部を覆うように形成された前記ゲート電極の部分に対向することを特徴とする半導体装置。
  2. 前記第１及び第２の方向に配列された複数の前記縦型電界効果型トランジスタを有し、
    前記金属配線Ａは、前記第１の方向に配列された複数の縦型電界効果型トランジスタのゲート電極を電気的に接続し、
    前記ビット線は、前記第２の方向に配列された複数の縦型電界効果型トランジスタの第１不純物拡散領域を電気的に接続することを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極は、導電性ポリシリコン、金属又は金属シリサイドから構成されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記金属配線Ａは、金属、金属シリサイド又は金属と金属シリサイドの積層構造から構成されることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記金属配線Ａは、下から順に、Ｗ（タングステン）層、ＷＮ（窒化タングステン）層、及び金属シリサイドの層から構成されることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  6. 前記接続部は、導電性ポリシリコン、金属又は金属シリサイドから構成されることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
  7. 前記金属配線Ｂは、金属、金属シリサイド又は金属と金属シリサイドの積層構造から構成されることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
  8. 前記金属配線Ｂは、下から順に、Ｗ（タングステン）層、ＷＮ（窒化タングステン）層、及び金属シリサイドの層から構成されることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
  9. 前記金属シリサイドは、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド、モリブデンシリサイド及びクロムシリサイドからなる群から選択された少なくとも一種のシリサイドであることを特徴とする請求項３〜８の何れか１項に記載の半導体装置。
  10. 更に、前記第２不純物拡散領域に電気的に接続されたキャパシタ又は相変化材料を有し、
    前記縦型電界効果型トランジスタと、前記キャパシタ又は相変化材料とは、メモリセルを構成することを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
  11. （１）基板上に、第２の方向に延在するように、金属配線Ｂと接続部をこの順に有するビット線を形成する工程と、
    （２）工程（１）の後に、全面に絶縁層を形成する工程と、
    （３）工程（２）の後に、前記絶縁層上に、第２の方向と直交する第１の方向に延在するように、金属配線Ａ、及びゲート電極材料１をこの順に形成する工程と、
    （４）前記ゲート電極材料１、金属配線Ａ、絶縁層、接続部、及び金属配線Ｂ内を前記基板まで貫通するように開口を設ける工程と、
    （５）前記開口内に、前記接続部に電気的に接続されるように第１不純物拡散領域と、前記第１不純物拡散領域上に半導体領域を設ける工程と、
    （６）前記開口内の半導体領域の側面を露出させる工程と、
    （７）工程（６）の後に、前記開口内の、前記半導体領域の露出した側面にゲート絶縁膜を形成する工程と、
    （８）前記開口内の前記ゲート絶縁膜上に、前記ゲート電極材料１と電気的に接続されるようにゲート電極材料２を設けることによりゲート電極材料１及び２からなるゲート電極を形成すると共に、前記ゲート電極及び金属配線Ａから構成されるワード線を得る工程と、
    （９）前記半導体領域の上部を第２不純物拡散領域とする工程と、
    を有することを特徴とする縦型電界効果型トランジスタを備えた半導体装置の製造方法。
  12. 前記工程（４）において、第１及び第２の方向に配列された前記開口を複数、設け、
    前記縦型電界効果型トランジスタを複数、形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記ゲート電極は、導電性ポリシリコン、金属又は金属シリサイドから構成されることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
  14. 前記金属配線Ａは、金属、金属シリサイド又は金属と金属シリサイドの積層構造から構成されることを特徴とする請求項１１〜１３の何れか１項に記載の半導体装置の製造方法。
  15. 前記金属配線Ａは、下から順に、Ｗ（タングステン）層、ＷＮ（窒化タングステン）層、及び金属シリサイドの層から構成されることを特徴とする請求項１１〜１３の何れか１項に記載の半導体装置の製造方法。
  16. 前記接続部は、導電性ポリシリコン、金属又は金属シリサイドから構成されることを特徴とする請求項１１〜１５の何れか１項に記載の半導体装置の製造方法。
  17. 前記金属配線Ｂは、金属、金属シリサイド又は金属と金属シリサイドの積層構造から構成されることを特徴とする請求項１１〜１６の何れか１項に記載の半導体装置の製造方法。
  18. 前記金属配線Ｂは、下から順に、Ｗ（タングステン）層、ＷＮ（窒化タングステン）層、及び金属シリサイドの層から構成されることを特徴とする請求項１１〜１６の何れか１項に記載の半導体装置の製造方法。
  19. 前記金属シリサイドは、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド、モリブデンシリサイド及びクロムシリサイドからなる群から選択された少なくとも一種のシリサイドであることを特徴とする請求項１３〜１８の何れか１項に記載の半導体装置の製造方法。
  20. 更に、前記工程（９）の後に、
    全面に層間絶縁膜を形成する工程と、
    前記層間絶縁膜を貫通して前記第２不純物拡散領域に電気的に接続されるようにコンタクトプラグを設ける工程と、
    前記コンタクトプラグに電気的に接続されるようにキャパシタ又は相変化材料を設ける工程と、
    を有することを特徴とする請求項１１〜１９の何れか１項に記載の半導体装置の製造方法。
  21. 前記工程（５）の第１不純物拡散領域を形成する工程、及び半導体領域を形成する工程のうち、少なくとも一方の工程において、下記工程（１０）を１回以上、行うことを特徴とする請求項１１〜２０の何れか１項に記載の半導体装置の製造方法。
    （１０）選択エピタキシャル成長を行なった後、アニール処理を行なう工程。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136307B2 (en) * 2012-02-09 2015-09-15 Micron Technology, Inc. Memory cells and memory cell formation methods using sealing material
US9343507B2 (en) * 2014-03-12 2016-05-17 Sandisk 3D Llc Dual channel vertical field effect transistor including an embedded electrode
US9472551B2 (en) * 2015-02-13 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical CMOS structure and method
US10032908B1 (en) 2017-01-06 2018-07-24 Sandisk Technologies Llc Multi-gate vertical field effect transistor with channel strips laterally confined by gate dielectric layers, and method of making thereof
CN116033740A (zh) * 2021-10-25 2023-04-28 长鑫存储技术有限公司 半导体结构及其制造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4740826A (en) * 1985-09-25 1988-04-26 Texas Instruments Incorporated Vertical inverter
US5006909A (en) * 1989-10-30 1991-04-09 Motorola, Inc. Dram with a vertical capacitor and transistor
JPH0414868A (ja) * 1990-05-09 1992-01-20 Hitachi Ltd 半導体記憶装置とその製造方法
JP3202223B2 (ja) * 1990-11-27 2001-08-27 日本電気株式会社 トランジスタの製造方法
US5252849A (en) * 1992-03-02 1993-10-12 Motorola, Inc. Transistor useful for further vertical integration and method of formation
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5324673A (en) * 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
KR0141218B1 (ko) * 1993-11-24 1998-07-15 윤종용 고집적 반도체장치의 제조방법
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US5670803A (en) * 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
US6034389A (en) * 1997-01-22 2000-03-07 International Business Machines Corporation Self-aligned diffused source vertical transistors with deep trench capacitors in a 4F-square memory cell array
DE19718721C2 (de) 1997-05-02 1999-10-07 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6072209A (en) * 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US6297531B2 (en) * 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
US6091094A (en) * 1998-06-11 2000-07-18 Siemens Aktiengesellschaft Vertical device formed adjacent to a wordline sidewall and method for semiconductor chips
US6107660A (en) * 1999-05-19 2000-08-22 Worldwide Semiconductor Manufacturing Corp. Vertical thin film transistor
US6392271B1 (en) * 1999-06-28 2002-05-21 Intel Corporation Structure and process flow for fabrication of dual gate floating body integrated MOS transistors
JP2002094027A (ja) 2000-09-11 2002-03-29 Toshiba Corp 半導体記憶装置とその製造方法
US6686604B2 (en) * 2001-09-21 2004-02-03 Agere Systems Inc. Multiple operating voltage vertical replacement-gate (VRG) transistor
US6677205B2 (en) * 2001-09-28 2004-01-13 Infineon Technologies Ag Integrated spacer for gate/source/drain isolation in a vertical array structure
US6737316B2 (en) * 2001-10-30 2004-05-18 Promos Technologies Inc. Method of forming a deep trench DRAM cell
JP3617971B2 (ja) * 2001-12-11 2005-02-09 株式会社東芝 半導体記憶装置
TW200425416A (en) * 2003-05-02 2004-11-16 Nanya Technology Corp Self-alignment process in active area of memory cells with partial vertical channel
JP4529493B2 (ja) 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
US7141476B2 (en) * 2004-06-18 2006-11-28 Freescale Semiconductor, Inc. Method of forming a transistor with a bottom gate
JP2007053279A (ja) * 2005-08-19 2007-03-01 Elpida Memory Inc 半導体装置の製造方法
US7285807B2 (en) * 2005-08-25 2007-10-23 Coldwatt, Inc. Semiconductor device having substrate-driven field-effect transistor and Schottky diode and method of forming the same
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
TWI291218B (en) * 2006-03-10 2007-12-11 Promos Technologies Inc Vertical-type surrounding gate semiconductor device
KR100739532B1 (ko) * 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
JP2008004894A (ja) * 2006-06-26 2008-01-10 Elpida Memory Inc 半導体装置及びその製造方法
KR100881392B1 (ko) * 2006-10-31 2009-02-05 주식회사 하이닉스반도체 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법
US7898006B2 (en) * 2007-11-15 2011-03-01 Qimonda Ag Integrated circuit having memory cells and method of manufacture

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