JP2009081377A - 半導体装置 - Google Patents

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Abstract

【課題】縦型ＭＯＳトランジスタが密集するアレイ部において、設計自由度の高いゲート電極への電位供給手段を有した半導体装置を提供する。
【解決手段】第１の導電型のゲート電極（２）を共有した複数の角柱縦型ＭＯＳトランジスタを有する半導体装置であって、角柱縦型ＭＯＳトランジスタが第１の角柱（３，４，５）の周りに形成されたゲート絶縁膜（１８）を介して前記ゲート電極と対峙して成り、該ゲート電極への電位供給（６）を、前記第１の角柱と同時に形成され、かつ、ゲート電極の導電型と同じ第１の導電型であり、少なくとも一部分のゲート絶縁膜を除去した部分で前記ゲート電極に接している第２の柱（８）を介して行う。
【選択図】図１

Description

本発明は、縦型ＭＯＳトランジスタのゲート電極への電源供給に関し、特に、ゲート電極を共有した複数の縦型ＭＯＳトランジスタのゲート電極への電源供給に適した構造を有する半導体装置に関する。
従来の３次元トランジスタ、即ち縦型ＭＯＳトランジスタは、特許文献１記載のＦｉｇ．２に示すように、ソース・ドレイン拡散層とチャネルを形成するＳｉ柱において、チャネル部はゲート絶縁膜およびゲート電極に囲まれた構造であり、また、ソース・ドレイン拡散層はシリコン柱全体に形成してチャネル部を完全に覆う構造である。
又、特許文献２には、シリコン基板の表面に格子状に形成された溝により規定された複数のシリコン柱を有し、このシリコン柱の側面に選択トランジスタが形成され、溝底にトランジスタのソース又はドレイン拡散層を有し、このトランジスタを１トランジスタ−１キャパシタ型のＤＲＡＭメモリセルの選択トランジスタとした半導体記憶装置であって、溝底拡散層は、多数のメモリセルに共通の一定電圧に接続されている。又、シリコン柱の一側面にゲート絶縁膜を介して接するように形成されたゲート電極を連続して接続し、ワード線とすることが開示されている。
米国特許ＵＳ２００４／２６２６８１Ａ１ 特開２００２−９４０２７号公報
上記特許文献１の縦型ＭＯＳトランジスタにおいて、ゲート電極への電位供給の構造については明確な記載がない。また、ゲート電極を共有した複数の縦型ＭＯＳトランジスタのゲート電極への電源供給の構造についても開示されていない。
通常は、ゲート電極材のいずれかの位置において、コンタクトを形成して電位供給を行うものと考えられる。しかしながら、微細な縦型ＭＯＳトランジスタが密集するアレイ部分において、ゲート電極材へ直接コンタクトを形成することは容易ではない。又、コンタクトが形成できたとしても、コンタクト位置が制限され、設計の自由度が制限されるという問題もある。
特許文献２では、シリコン柱の一側面にしかチャネルが形成されないため、チャネル周囲をゲート電極で覆って完全空乏化した特許文献１に記載の縦型ＭＯＳトランジスタと比較して、サブスレッショールド特性に劣るという問題がある。
そこで、本発明の目的は、縦型ＭＯＳトランジスタが密集するアレイ部において、設計自由度の高いゲート電極への電位供給手段を有した半導体装置を提供することにある。
上記従来の問題点を解決するために、本発明では、以下の特徴を持つ半導体装置を提供する。
第１の導電型のゲート電極を共有した複数の角柱縦型ＭＯＳトランジスタを有する半導体装置であって、角柱縦型ＭＯＳトランジスタが第１の角柱の周りに形成されたゲート絶縁膜を介して前記ゲート電極と対峙して成り、該ゲート電極への電位供給が、前記第１の角柱と同時に形成され、かつ、ゲート電極の導電型と同じ第１の導電型であり、少なくとも一部分のゲート絶縁膜を除去した部分で前記ゲート電極に接している第２の柱を介して行われることを特徴とする半導体装置とする。
また、上記の半導体装置において、ゲート電極への電位供給が、第２の柱上にコンタクトされた電極・配線により行われている半導体装置とする。
さらに、上記の半導体装置において、ゲート電極への電位供給が、第２の柱下に形成された第１の導電型の拡散層にコンタクトされた電極・配線により行われている半導体装置とする。
さらに、上記の半導体装置において、ゲート電極への電位供給が、第２の柱下に形成された第１の導電型の拡散層を共有した縦型ＭＯＳトランジスタを動作させることにより行われている半導体装置とする。
加えて、前記半導体装置は、第１の導電型のゲート電極を共有した複数の角柱縦型ＭＯＳトランジスタからなるトランジスタ列が複数配置され、アレイ状に形成された半導体装置であって、各トランジスタ列と交差する行方向に、各トランジスタ列の一つのトランジスタ同士が、第１の角柱下に形成された第１の導電型の拡散層で接続され、各行方向でトランジスタ下にビットラインを構成していることを特徴する。
ゲート電極を共有した複数の角柱縦型ＭＯＳトランジスタによりアレイ部を構成する場合、角柱縦型ＭＯＳトランジスタのゲート電極への電位供給をアレイ部周辺において自由に構成できるので、設計の自由度が増える。
〔第１の実施例の構成〕
図１に示すように、シリコン基板１の主表面に形成された第１の導電型のゲート電極２を共有した複数の角柱縦型ＭＯＳトランジスタ３，４，５のゲート電極２の電位供給６が、角柱縦型ＭＯＳトランジスタの第１の角柱３，４，５と同時に形成され、かつ、一部分にゲート絶縁膜７を有しない、かつ、ゲート電極２の導電型と同じ第１の導電型である第２の柱８の拡散層２２を介して行われていて、ゲート電極２への電位供給が、第２の柱８上にコンタクトされた電極・配線６により行なう構造とする。
〔第１の実施例の製法〕
第１の実施例の製法は、以下の通りである。
図２（ａ）の断面図に示したように、シリコン基板１の表面から深さ５００ｎｍの部分までボロンを３ｅ１７／ｃｍ３の濃度となるようにドーピングした後、シリコン基板１表面に５ｎｍのシリコン酸化膜１１と１００ｎｍのシリコン窒化膜１２から成るエッチングマスクを形成し、ドライエッチングによりシリコン基板１を加工してシリコン柱３，４，５，８を形成した。柱の高さは、１５０ｎｍとした。なお、ここで、図２（ｂ）の平面図に示したように、シリコン柱３，４，５はライン状に形成され、シリコン柱８は矩形状に形成される。その後、シリコン露出面を熱酸化して５ｎｍのシリコン酸化膜１３を形成した。
つぎに、図３（ａ）の断面図に示したように、シリコン酸化膜１５を堆積し、ＣＭＰにより平坦化して、シリコン柱３，４，５，８の周辺にシリコン酸化膜１５を埋め込んだ。
つぎに、図４（ｂ）の平面図に示したように、レジストマスク１６を形成してシリコン窒化膜１２を加工し、平面的に図のようにシリコン窒化膜１２が残るようにした。シリコン窒化膜１２を除去した部分ではシリコン柱３，４，５上のシリコン酸化膜１１が露出する。
つぎに、図５（ａ）の断面図に示したように、シリコン酸化膜１５をエッチングして後退させた。ここで、エッチング量は１００ｎｍであり、残存シリコン酸化膜１５は５０ｎｍである。この時、シリコン窒化膜１２の無い部分のシリコン柱３，４，５の側壁のシリコン酸化膜１１，１３も同時にエッチングされ、シリコン柱３，４，５が露出する。
つぎに、図６に示したように、シリコン窒化膜１２をマスクとして、シリコン窒化膜１２の無い部分に露出したシリコン柱３，４，５をエッチングした。ここで、シリコンのエッチング量は１００ｎｍとした。図６（ａ）は図６（ｃ）のＡ−Ａ線での断面図であり、図５（ａ）の断面図と変わらないが、図６（ｃ）のＢ−Ｂ線での断面（図６（ｂ））では、シリコン酸化膜１５とほぼ同じ高さになりシリコン面１７が露出する。
つぎに、図７（ａ）の断面図に示すように、シリコン酸化膜１３をエッチングして、シリコン柱３，４，５，８の側面のシリコンを露出させた。
つぎに、図８（ａ）の断面図に示すように、熱酸化により７ｎｍのゲート酸化膜１８を形成した。
つぎに、図９（ｂ）の平面図に示すように、レジストマスク１９を開口した。この際、断面図は図９（ａ）に示すようになり、この状態でゲート酸化膜１８をエッチングして、シリコン柱８の一部のシリコンを露出させた。
つぎに、図１０（ａ）の断面図に示すように、リンを４ｅ２０／ｃｍ３ドーピングした多結晶シリコン膜を１０ｎｍ堆積した。ここで、砒素を５０ｋｅＶで１ｅ１４／ｃｍ２だけ注入し１０００℃、１０秒の熱処理を行い、図１０（ｃ）の平面図に示したように、シリコン柱以外のシリコン部分１７にドーピングした。この時、シリコン部分１７からの横方向広がりにより、図１０（ｂ）の断面図に示すように、ｎ型の下部拡散層２１が形成される。なお、上記熱処理により、多結晶シリコンにドーピングされたリンがシリコン柱８に拡散し、シリコン柱８はｎ型層２２になる。ここで、図１０（ａ）は図１０（ｃ）におけるＡ−Ａ線での断面図、図１０（ｂ）はＣ−Ｃ線での断面図を示す。
つぎに、図１１（ａ）の断面図に示すように、リンを４ｅ２０／ｃｍ３ドーピングした多結晶シリコン膜２３を２０ｎｍ堆積した。この時、シリコン柱３，４，５，８の間には上記多結晶シリコン膜２０、２３で埋め込まれる。
つぎに、図１２（ａ）の断面図に示すように、多結晶シリコン２０，２３を１５０ｎｍ分だけエッチバックする。その結果、図１２（ｂ）の平面図に示すように、シリコン柱３，４，５，８の側壁部分がゲート電極２（多結晶シリコン２０，２３）で覆われた構造となり、各シリコン柱３，４，５，８の周りのゲート電極２（多結晶シリコン２０，２３）は図面横方向に電気的に接続された構造となる。
また、図面縦方向ではシリコン柱同士が離れているため、ゲート電極２（多結晶シリコン２０，２３）は分離されている。
つぎに、図１３（ａ）の断面図に示すように、シリコン酸化膜２４を堆積し、ＣＭＰにより平坦化した。
つぎに、図１４（ａ）の断面図に示すように、これまでシリコン柱３，４，５，８の上部にあったシリコン窒化膜１２を除去した。その後、砒素を２０ｋｅＶで５ｅ１３／ｃｍ２だけ注入し１０００℃、１０秒の熱処理を施して上部拡散層２５を形成した。この時、シリコン柱８の上部にも砒素が注入され、ｎ型層２２の上部では不純物濃度が高くなる。
つぎに、図１５（ａ）の断面図に示すように、１０ｎｍのシリコン窒化膜を堆積しエッチバックしてシリコン窒化膜サイドウオール２６を形成した。
つぎに、図１６（ａ）の断面図に示すように、これまでシリコン柱３，４，５，８の上部にあったシリコン酸化膜１１を除去したのち、エピタキシャル成長層２７を形成した。なお、このエピタキシャル成長層２７は、５０ｎｍ成長させた。この後、エピタキシャル成長層２７の低抵抗化のために、砒素を３０ｋｅＶで１ｅ１５／ｃｍ２だけ注入し１０００℃、１０秒の熱処理を行った。
最後に、図１に示すように、１００ｎｍのシリコン酸化膜２８を堆積し、コンタクト穴を開け電極２９を形成した。なお、本実施例をＤＲＡＭに適用する場合には、縦型ＭＯＳトランジスタ３，４，５の上部拡散層２５はキャパシタ３０下部電極に接続され、キャパシタ３０の一方の電極はプレート電位３１が供給できるようにする。また、シリコン柱８上部のエピタキシャル成長層２７はワード線電位６が供給できるようにする。
〔第１の実施例の効果〕
第１の実施例によれば、ＤＲＡＭのセルトランジスタを縦型ＭＯＳトランジスタ３，４，５で構成し、シリコン柱８をワード線電位供給に利用できるので、以下のような効果がある。
各縦型ＭＯＳトランジスタでゲート電極を共有する場合、ゲート電極２である多結晶シリコン２０，２３を厚くできないため、ワード線抵抗が高くなってしまう。この場合、メモリマット端までの抵抗が非常に大きくなるため、正常な動作が期待できない。本発明のワード線電位供給方法によれば、必要な場所にワード電位供給部６を設けることで、その上部に形成した低抵抗のワード線にワード電位供給部６を接続できる。その結果、実質的にメモリマット端まで低抵抗ワード線とすることができるため、正常な動作が行える。このようなワード電位供給部６を任意に設けることで設計の自由度が大幅に増すようになる。
〔第２の実施例の構成〕
図１７に示すように、シリコン基板１の主表面に形成された第１の導電型のゲート電極２を共有した複数の角柱縦型ＭＯＳトランジスタ４，５のゲート電極２への電位供給６が、角柱縦型ＭＯＳトランジスタの第１の角柱４，５と同時に形成され、かつ、一部分にゲート絶縁膜７を有しない、かつ、ゲート電極２の導電型と同じ第１の導電型である第２の柱８の拡散層２２を介して行われていて、ゲート電極の電位供給６が、第２の柱８下に形成された第１の導電型の拡散層３２より行なわれ、ゲート電極の電位供給６用のコンタクト３３が上記拡散層３２に形成されている構造とする。なお、図１７では、シリコン柱８上にサイドウオール２６、エピタキシャル成長層２７を同様に形成しているが、シリコン柱８上のマスク層１２を除去せずに上部への不純物注入を行わず、サイドウオール２６、エピタキシャル成長層２７を形成しない構成や、上部への不純物注入を行った後、開口部を絶縁膜で埋め込み、サイドウオール２６、エピタキシャル成長層２７を形成しない構成としても問題はない。
〔第２の実施例の製法〕
第２の実施例の製法は、第１の実施例と同じであるが、上記図２で示した構造を図１８に示した構造に置き換えることと、上記図４で示した構造を図１９に示した構造に置き換えることと、上記図５で示した構造を図２０に示した構造に置き換えることと、上記図６で示した構造を図２１に示した構造に置き換えることにより実現できる。
すなわち、図１８に示すように、シリコン柱８を第１の実施例よりも横長（シリコン柱８’）に形成し、次に、図１９に示すように、レジストマスク１６をシリコン柱８’上のシリコン窒化膜１２が一部露出するように形成する。つぎに、図２０に示したように、シリコン窒化膜１２をマスクとして、シリコン窒化膜１２の無い部分に露出したシリコン柱４，５、８’をエッチングした。ここで、シリコンのエッチング量は１００ｎｍとした。図２０（ａ）は図２０（ｃ）のＡ−Ａ線での断面図であり、図２０（ａ）は図２０（ｃ）のＢ−Ｂ線での断面である。シリコン酸化膜１５とほぼ同じ高さに、シリコン面１７、１７’が露出する。以後、第１の実施例と同様にしてシリコン酸化膜２８の形成まで行った後、コンタクト穴を開け電極２９、コンタクト３３を形成した。
〔第２の実施例の効果〕
第２の実施例によれば、第１の実施例と同様の効果を有する。なお、ゲート電極の電位供給６に必要な面積が増加するものの、コンタクト３３の配置に自由度が増す。
〔第３の実施例の構成〕
次に第３の実施例は、図２２に示すように、第１の導電型のゲート電極を共有した複数の角柱縦型ＭＯＳトランジスタ４，５のゲート電極２への電位供給が、角柱縦型ＭＯＳトランジスタ４，５の第１の角柱と同時に形成され、かつ、少なくとも一部分にゲート絶縁膜を有しない、かつ、ゲート電極の導電型と同じ第１の導電型である第２の柱８の拡散層２２を介して行われていて、ゲート電極の電位供給が、第２の柱下に形成された第１の導電型の拡散層を共有した縦型ＭＯＳトランジスタ３４を動作させることにより行なう構造とする。
〔第３の実施例の製法〕
第３の実施例の製法は、第１の実施例及び第２の実施例の製法を組み合わせたものであり、詳細は省略する。
〔第３の実施例の効果〕
第３の実施例によれば、第１の実施例と同様の効果を有する。なお、ゲート電極の電位供給６に必要な縦型ＭＯＳトランジスタ３４分の面積が増加するものの、縦型ＭＯＳトランジスタ３４の上部拡散層２５からの電位供給が可能になるので配置に自由度が増す。
本発明の第１の実施例を説明する断面構造図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第１の実施例の製法を説明する断面図および平面図 本発明の第２の実施例を説明する断面構造図 本発明の第２の実施例の製法を説明する断面図および平面図 本発明の第２の実施例の製法を説明する断面図および平面図 本発明の第２の実施例の製法を説明する断面図および平面図 本発明の第２の実施例の製法を説明する断面図および平面図 本発明の第３の実施例を説明する断面構造図
符号の説明
１・・・シリコン基板
２・・・ゲート電極
３、４、５、３４・・・縦型ＭＯＳトランジスタ
６・・・ワード線電位供給
７・・・ゲート酸化膜
８・・・第２の柱
１１、１３、１５、２４，２８・・・シリコン酸化膜
１２・・・シリコン窒化膜
１６、１９・・・レジスト膜
１７・・・シリコン露出面
１８・・・ゲート酸化膜
２０、２３・・・多結晶シリコン膜
２１・・・下部拡散層
２２・・・ｎ型層
２５・・・上部拡散層
２６・・・サイドウォール
２７・・・エピタキシャル成長層
２９、３３・・・電極
３０・・・キャパシタ
３１・・・プレート電位供給
３２・・・下部拡散層と同じ導電型層

Claims (5)

  1. 第１の導電型のゲート電極を共有した複数の角柱縦型ＭＯＳトランジスタを有する半導体装置であって、角柱縦型ＭＯＳトランジスタが第１の角柱の周りに形成されたゲート絶縁膜を介して前記ゲート電極と対峙して成り、該ゲート電極への電位供給が、前記第１の角柱と同時に形成され、かつ、ゲート電極の導電型と同じ第１の導電型であり、少なくとも一部分のゲート絶縁膜を除去した部分で前記ゲート電極に接している第２の柱を介して行われることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、ゲート電極への電位供給が、第２の柱上にコンタクトされた電極・配線により行われていることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、ゲート電極への電位供給が、第２の柱下に形成された第１の導電型の拡散層にコンタクトされた電極・配線により行われていることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、ゲート電極への電位供給が、第２の柱下に形成された第１の導電型の拡散層を共有した縦型ＭＯＳトランジスタを動作させることにより行われていることを特徴とする半導体装置。
  5. 前記半導体装置は、第１の導電型のゲート電極を共有した複数の角柱縦型ＭＯＳトランジスタからなるトランジスタ列が複数配置され、アレイ状に形成された半導体装置であって、各トランジスタ列と交差する行方向に、各トランジスタ列の一つのトランジスタ同士が、第１の角柱下に形成された第１の導電型の拡散層で接続され、各行方向でトランジスタ下にビットラインを構成していることを特徴する請求項１乃至４のいずれか１項に記載の半導体装置。
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