JP2017183759A - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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Abstract

【課題】SGTの製造方法とその結果得られる構造を提供する。
【解決手段】半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、前記第1工程の後、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、第1のゲート配線と第1の柱状半導体層を形成するための第2のレジストと、第1のコンタクト配線と第2の柱状半導体層を形成するための第3のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程とを有する。
【選択図】図1

Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。
半導体集積回路、特にMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。このようなMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor(以下、「SGT」という。)が提案されている(例えば、特許文献1、特許文献2、特許文献3を参照)。
従来のSGTの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している(例えば特許文献4を参照)。
すなわち、3つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。
また、従来のSGTの製造方法では、平面状シリコン層の上部と金属配線とを接続するために、深いコンタクト孔を形成している(例えば特許文献4を参照)。素子の微細化に伴い、コンタクト孔のアスペクト比(深さ/開口)は増大する。アスペクト比の増加と共にエッチング速度が低下する。また、パターンの微細化に伴い、レジストの膜厚は薄くなる。レジストの案区圧が薄くなると、エッチング中にレジストもエッチングされるため、深いコンタクト孔を形成することが難しくなる。
また、従来のMOSトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献1)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためSGTにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
また、ゲート配線と基板間の寄生容量を低減するために、従来のMOSトランジスタでは、第1の絶縁膜を用いている。例えばFINFET(非特許文献2)では、1つのフィン状半導体層の周囲に第1の絶縁膜を形成し、第1の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためSGTにおいてもゲート配線と基板間の寄生容量を低減するために第1の絶縁膜を用いる必要がある。SGTではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
特開平2−71556号公報 特開平2−188966号公報 特開平3−145761号公報 特開2009−182317号公報
IEDM2007 K.Mistry et.al, pp 247-250 IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
そこで、第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第2の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成するゲートラストプロセスであるSGTの製造方法とその結果得られる構造を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、前記第1工程の後、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、第1のゲート配線と第1の柱状半導体層を形成するための第2のレジストと、第1のコンタクト配線と第2の柱状半導体層を形成するための第3のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程と、を有することを特徴とする。
また、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化後、前記第1のポリシリコン上に第3の絶縁膜を形成することをさらに含むことを特徴とする。
また、前記第2工程の後、前記第1の柱状半導体層と前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程を有することを特徴とする。
また、前記第1の柱状半導体層と前記第1のダミーゲートと前記第2の柱状半導体層と前記第2のダミーゲートの周囲に第4の絶縁膜を形成後、第4のレジストを形成し、エッチバックを行い、前記第1の柱状半導体層上部を露出し、前記第1の柱状半導体層上部に第1の拡散層を形成することを特徴とする。
また、前記フィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第3の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第3の拡散層上に金属と半導体の化合物を形成する第4工程を有することを特徴とする。
また、前記第4の工程の後、層間絶縁膜を堆積し化学機械研磨し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、ゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第5のレジストを形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第2の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第5工程を有することを特徴とする。
また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第1の絶縁膜と、前記フィン状半導体層上に形成された第2の柱状半導体層と、前記第2の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるコンタクト配線と、前記フィン状半導体層の上部と前記第2の柱状半導体層の下部に形成された第3の拡散層と、前記コンタクト電極は前記第3の拡散層と接続するのであって、を有することを特徴とする。
また、前記第2の柱状半導体層と前記コンタクト電極との間に形成されたゲート絶縁膜を有することを特徴とする。
また、前記第2の柱状半導体層の幅は前記フィン状半導体層の幅と同じであることを特徴とする。
また、前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有することを特徴とする。
また、前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする。
また、前記半導体基板上に形成された前記フィン状半導体層と、前記フィン状半導体層の周囲に形成された前記第1の絶縁膜と、前記フィン状半導体層上に形成された第1の柱状半導体層と、ここで、前記第1の柱状半導体層のフィン状半導体層に直交する方向の幅は前記フィン状半導体層自身に直交する方向の幅と同じであり、前記第1の柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、前記第1の柱状半導体層の上部に形成された第1の拡散層と、前記フィン状半導体層の上部と前記第1の柱状半導体層の下部に形成された前記第3の拡散層と、を有することを特徴とする。
本発明によれば、第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第2の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成するゲートラストプロセスであるSGTの製造方法とその結果得られる構造を提供することができる。
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、前記第1工程の後、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、第1のゲート配線と第1の柱状半導体層を形成するための第2のレジストと、第1のコンタクト配線と第2の柱状半導体層を形成するための第3のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程と、前記第2工程の後、前記第1の柱状半導体層前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程と、により、フィン状半導体層、第1の柱状半導体層、第2の柱状半導体層、後にゲート電極とゲート配線となる第1のダミーゲート及び第3のダミーゲートと、後にコンタクト電極とコンタクト配線となる第2のダミーゲートと第4のダミーゲートを形成することができ、工程数を削減することができる。
また、ゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲と前記第5の絶縁膜の内側に形成した後、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第5のレジストを形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去することにより、第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第2の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成することができる。従って、ゲート絶縁膜の膜厚分エッチングすればよく、深いコンタクト孔を形成する工程が不要となる。
また、第2の柱状半導体層と第2の柱状半導体層周囲に形成されるコンタクト電極とコンタクト配線とで形成される構造は、コンタクト電極が前記第3の拡散層と接続すること以外はトランジスタ構造と同じ構造であるため、工程数を削減することができる。
(a)は本発明に係る半導体装置の平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。 (a)は本発明に係る半導体装置の製造方法に係る平面図である。(b)は(a)のX−X’線での断面図である。(c)は(a)のY−Y’線での断面図である。
以下に、本発明の実施形態に係るSGTの構造を形成するための製造工程を、図2〜図43を参照して説明する。
まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程を示す。本実施例では、シリコン基板としたが、他の半導体からなる基板とすることもできる。
図2に示すように、シリコン基板101上にフィン状シリコン層を形成するための第1のレジスト102を形成する。
図3に示すように、シリコン基板101をエッチングし、フィン状シリコン層103を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
図4に示すように、第1のレジスト102を除去する。
図5に示すように、フィン状シリコン層103の周囲に第1の絶縁膜104を堆積する。第1の絶縁膜104として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
図6に示すように、第1の絶縁膜104をエッチバックし、フィン状シリコン層103の上部を露出する。ここまでは、非特許文献2のフィン状シリコン層の製法と同じである。
以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程が示された。
次に、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、第1のゲート配線と第1の柱状半導体層を形成するための第2のレジストと、第1のコンタクト配線と第2の柱状半導体層を形成するための第3のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程を示す。
図7に示すように、前記フィン状シリコン層103の周囲に第2の絶縁膜105を形成する。第2の絶縁膜105は、酸化膜が好ましい。
図8に示すように、前記第2の絶縁膜105の上に第1のポリシリコン106を堆積し平坦化する。
図9に示すように、前記第1のポリシリコン106上に第3の絶縁膜107を形成する。第3の絶縁膜107は、窒化膜が好ましい。
図10に示すように、ゲート配線と第1の柱状シリコン層を形成するための第2のレジスト108と、第1のコンタクト配線と第2の柱状シリコン層を形成するための第3のレジスト109を、前記フィン状シリコン層103の方向に対して垂直の方向に形成する。
図11に示すように、前記第3の絶縁膜107と前記第1のポリシリコン106と前記第2の絶縁膜105と前記フィン状シリコン層103をエッチングすることにより、第1の柱状シリコン層111と前記第1のポリシリコンによる第1のダミーゲート115と第2の柱状シリコン層110と前記第1のポリシリコンによる第2のダミーゲート114を形成する。このとき、第3の絶縁膜は、分離され、第3の絶縁膜113、112となる。また、第2の絶縁膜は分離され、第2の絶縁膜117、116となる。このとき、第2のレジスト108と第3のレジスト109がエッチング中に除去された場合、第3の絶縁膜113、112がハードマスクとして機能する。第2のレジストがエッチング中に除去されないとき、第3の絶縁膜を使用しなくてもよい。
図12に示すように、第2のレジスト108、第3のレジスト109を除去する。
以上により、前記フィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、第1のゲート配線と第1の柱状半導体層を形成するための第2のレジストと、第1のコンタクト配線と第2の柱状半導体層を形成するための第3のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程が示された。
次に、前記第2工程の後、前記第1の柱状半導体層と前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程を示す。
図13に示すように、前記第1の柱状シリコン層111と前記第2の柱状シリコン層110と前記第1のダミーゲート115と前記第2のダミーゲート114の周囲に第4の絶縁膜118を形成する。第4の絶縁膜118は、酸化膜が好ましい。
図14に示すように、第4のレジスト119を形成し、エッチバックを行い、前記第1の柱状シリコン層111上部を露出する。このとき、第2の柱状シリコン層110上部を露出してもよい。
図15に示すように、不純物を導入し、前記第1の柱状シリコン層111上部に第1の拡散層121を形成する。また、第2の柱状シリコン層110上部に第2の拡散層120を形成してもよい。n型拡散層のときは、砒素やリンを導入することが好ましい。p型拡散層のときは、ボロンを導入することが好ましい。
図16に示すように、第4のレジスト119を除去する。
図17に示すように、前記第4の絶縁膜118の周囲に第2のポリシリコン122を堆積する。
図18に示すように、第2のポリシリコン118をエッチングすることにより、前記第1のダミーゲート115と前記第1の柱状シリコン層111と前記第2のダミーゲート114と前記第2の柱状シリコン層110の側壁に残存させ、第3のダミーゲート124と第4のダミーゲート123を形成する。このとき、第4の絶縁膜は分離され、第4の絶縁膜126、125となってもよい。
以上により、前記第2工程の後、前記第1の柱状半導体層と前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程が示された。
次に、前記フィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第3の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第3の拡散層上に金属と半導体の化合物を形成する第4工程を示す。
図19に示すように、不純物を導入し、前記第1の柱状シリコン層111下部と前記第2の柱状シリコン層110下部に第3の拡散層127を形成する。n型拡散層のときは、砒素やリンを導入することが好ましい。p型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第5の絶縁膜からなるサイドウォール形成後に行ってもよい。
図20に示すように、前記第3のダミーゲート124と前記第4のダミーゲート123との周囲に、第5の絶縁膜128を形成する。第5の絶縁膜128は、窒化膜が好ましい。
図21に示すように、第5の絶縁膜128をエッチングし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォール130、129を形成する。
図22に示すように、前記第3の拡散層127上に金属と半導体の化合物131を形成する。このとき、第3のダミーゲート124上部、第4のダミーゲート125上部にも金属と半導体の化合物133、132が形成される。
以上により、前記フィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第3の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第3の拡散層上に金属と半導体の化合物を形成する第4工程が示された。
次に、前記第4の工程の後、層間絶縁膜を堆積し化学機械研磨し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、ゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体の周囲と前記第5の絶縁膜の内側に形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第5のレジストを形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第2の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第5工程を示す。
図23に示すように、層間絶縁膜134を堆積する。コンタクトストッパ膜を用いてもよい。
図24に示すように、化学機械研磨し、前記第1のダミーゲート115と前記第2のダミーゲート114と前記第3のダミーゲート124と前記第4のダミーゲート123との上部を露出する。このとき、第3のダミーゲート124上部、第4のダミーゲート125上部にも金属と半導体の化合物133、132を除去する。
図25に示すように、前記第1のダミーゲート115と前記第2のダミーゲート114と前記第3のダミーゲート124と前記第4のダミーゲート123とを除去する。
図26に示すように、前記第2の絶縁膜117、116と前記第4の絶縁膜126、125を除去する。
図27に示すように、ゲート絶縁膜135を前記第1の柱状シリコン層111の周囲と前記第2の柱状シリコン層110の周囲と前記第5の絶縁膜130、129の内側に形成する。
図28に示すように、前記第2の柱状シリコン層110の底部周辺のゲート絶縁膜135を除去するための第5のレジスト136を形成する。
図29に示すように、前記第2の柱状シリコン層110の底部周辺のゲート絶縁膜135を除去する。ゲート絶縁膜は分離され、ゲート絶縁膜137、139、138となる。また、等方性エッチングにより、ゲート絶縁膜137、139を除去してもよい。
図30に示すように、第5のレジスト136を除去する。
図31に示すように、金属140を堆積する。
図32に示すように、金属140のエッチバックを行い、前記第1の柱状シリコン層111の周囲にゲート電極140a及びゲート配線140bを形成し、前記第2の柱状シリコン層110の周囲にコンタクト電極140c及びコンタクト配線140dを形成する。コンタクト配線長は短くてもよい。
以上により、前記第4の工程の後、層間絶縁膜を堆積し化学機械研磨し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、ゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体の周囲と前記第5の絶縁膜の内側に形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第5のレジストを形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第2の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第5工程が示された。
図33に示すように、酸化膜141を堆積する。
図34に示すように、コンタクト孔を形成するための第6のレジスト142を形成する。
図35に示すように、酸化膜141をエッチングすることにより、コンタクト孔144、143を形成する。このとき、コンタクト孔143は、コンタクト電極140c及びコンタクト配線140dに接触すればよい。従って、酸化膜141上部からフィン状シリコン層103上部の第3の拡散層127上部までエッチングすることによりコンタクト孔を形成するときと比べて、浅いコンタクト孔とすることができる。
図36に示すように、第6のレジスト142を除去する。
図37に示すように、コンタクト孔を形成するための第7のレジスト145を形成する。
図38に示すように、酸化膜141、ゲート絶縁膜138をエッチングし、コンタクト孔146を形成する。
図39に示すように、第7のレジスト145を除去する。
図40に示すように、金属147を堆積し、コンタクト148、149、150を形成する。
図41に示すように、金属配線を形成するため第8のレジスト151、152、153を形成する。
図42に示すように、金属147をエッチングし、金属配線154、155、156を形成する。
図43に示すように、第8のレジスト151、152、153を除去する。
以上により、第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第2の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成するゲートラストプロセスであるSGTの製造方法が示された。
上記製造方法によって得られる半導体装置の構造を図1に示す。
この半導体装置は、シリコン基板101上に形成されたフィン状シリコン層103と、前記フィン状シリコン層103の周囲に形成された第1の絶縁膜104と、前記フィン状シリコン層103上に形成された第2の柱状シリコン層110と、前記第2の柱状シリコン層110の周囲に形成された金属からなるコンタクト電極140cと、前記コンタクト電極140cに接続された前記フィン状シリコン層103に直交する方向に延在する金属からなるコンタクト配線140dと、前記フィン状シリコン層103の上部と前記第2の柱状シリコン層110の下部に形成された第3の拡散層127とを有し、前記コンタクト電極140cは前記第3の拡散層127と接続している。
上記半導体装置はまた、前記第2の柱状シリコン層110と前記コンタクト電極140cとの間に形成されたゲート絶縁膜137を有する。
上記半導体装置の前記第2の柱状シリコン層110のフィン状シリコン層に直交する方向の幅は前記フィン状シリコン層103自身に直交する方向の幅と同じである。
上記半導体装置はまた、前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有する。
上記半導体装置の前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じである。
また、上記半導体装置は、前記シリコン基板101上に形成された前記フィン状シリコン層103と、前記フィン状シリコン層103の周囲に形成された前記第1の絶縁膜104と、前記フィン状シリコン層103上に形成された第1の柱状シリコン層111と、ここで、前記第1の柱状シリコン層111のフィン状シリコン層に直交する方向の幅は前記フィン状シリコン層103自身に直交する方向の幅と同じであり、前記第1の柱状シリコン層111の周囲に形成されたゲート絶縁膜138と、前記ゲート絶縁膜138の周囲に形成された金属からなるゲート電極140aと、前記ゲート電極140aに接続された前記フィン状シリコン層103に直交する方向に延在する金属からなるゲート配線140bと、前記ゲート電極140aと前記ゲート配線140bの周囲と底部に形成された前記ゲート絶縁膜138と、前記ゲート電極140aの外側の幅と前記ゲート配線140bの幅は同じであり、前記第1の柱状シリコン層111の上部に形成された第1の拡散層121と、前記フィン状シリコン層103の上部と前記柱状シリコン層111の下部に形成された前記第3の拡散層127と、を有する。
以上により、第2の柱状シリコン層110と第2の柱状シリコン層110周囲に形成されるコンタクト電極140cとコンタクト配線とで形成される構造は、コンタクト電極140cが前記第3の拡散層と接続すること以外はトランジスタ構造と同じ構造であるため、工程数を削減することができる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、p型(p+型を含む。)とn型(n+型を含む。)とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
101.シリコン基板
102.第1のレジスト
103.フィン状シリコン層
104.第1の絶縁膜
105.第2の絶縁膜
106.第1のポリシリコン
107.第3の絶縁膜
108.第2のレジスト
109.第3のレジスト
110.第2の柱状シリコン層
111.第1の柱状シリコン層
112.第3の絶縁膜
113.第3の絶縁膜
114.第2のダミーゲート
115.第1のダミーゲート
116.第2の絶縁膜
117.第2の絶縁膜
118.第4の絶縁膜
119.第4のレジスト
120.第2の拡散層
121.第1の拡散層
122.第2のポリシリコン
123.第4のダミーゲート
124.第3のダミーゲート
125.第4の絶縁膜
126.第4の絶縁膜
127.第3の拡散層
128.第5の絶縁膜
129.第5の絶縁膜からなるサイドウォール
130.第5の絶縁膜からなるサイドウォール
131.金属と半導体の化合物
132.金属と半導体の化合物
133.金属と半導体の化合物
134.層間絶縁膜
135.ゲート絶縁膜
136.第5のレジスト
137.ゲート絶縁膜
138.ゲート絶縁膜
139.ゲート絶縁膜
140.金属
140a.ゲート電極
140b.ゲート配線
140c.コンタクト電極
140d.コンタクト配線
141.酸化膜
142.第6のレジスト
143.コンタクト孔
144.コンタクト孔
145.第7のレジスト
146.コンタクト孔
147.金属
148.コンタクト
149.コンタクト
150.コンタクト
151.第8のレジスト
152.第8のレジスト
153.第8のレジスト
154.金属配線
155.金属配線
156.金属配線

Claims (1)

  1. 半導体基板上に形成されたフィン状半導体層と、
    前記フィン状半導体層上に形成された第2の柱状半導体層と、
    前記第2の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
    前記フィン状半導体層の上部に形成された第3の拡散層と、
    を有し、
    前記コンタクト電極は前記第3の拡散層と接続されており、
    さらに、
    前記半導体基板上に形成された前記フィン状半導体層と、
    前記フィン状半導体層上に形成された第1の柱状半導体層と、
    前記第1の柱状半導体層の周囲に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
    前記ゲート電極に接続された金属からなるゲート配線と、
    前記フィン状半導体層の上部に形成された前記第3の拡散層と、
    を有することを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI717031B (zh) * 2018-09-26 2021-01-21 台灣積體電路製造股份有限公司 半導體裝置及其佈局方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5158901A (en) * 1991-09-30 1992-10-27 Motorola, Inc. Field effect transistor having control and current electrodes positioned at a planar elevated surface and method of formation
JP2009081377A (ja) * 2007-09-27 2009-04-16 Elpida Memory Inc 半導体装置
WO2009110050A1 (ja) * 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP2009283772A (ja) * 2008-05-23 2009-12-03 Nec Corp 半導体装置及び半導体装置の製造方法
JP2012094762A (ja) * 2010-10-28 2012-05-17 Elpida Memory Inc 半導体装置および半導体装置の製造方法
WO2012077178A1 (ja) * 2010-12-07 2012-06-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2013038553A1 (ja) * 2011-09-15 2013-03-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2013069102A1 (ja) * 2011-11-09 2013-05-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5158901A (en) * 1991-09-30 1992-10-27 Motorola, Inc. Field effect transistor having control and current electrodes positioned at a planar elevated surface and method of formation
JP2009081377A (ja) * 2007-09-27 2009-04-16 Elpida Memory Inc 半導体装置
WO2009110050A1 (ja) * 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP2009283772A (ja) * 2008-05-23 2009-12-03 Nec Corp 半導体装置及び半導体装置の製造方法
JP2012094762A (ja) * 2010-10-28 2012-05-17 Elpida Memory Inc 半導体装置および半導体装置の製造方法
WO2012077178A1 (ja) * 2010-12-07 2012-06-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2013038553A1 (ja) * 2011-09-15 2013-03-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2013069102A1 (ja) * 2011-11-09 2013-05-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI717031B (zh) * 2018-09-26 2021-01-21 台灣積體電路製造股份有限公司 半導體裝置及其佈局方法

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