JP2009283772A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲート長が膜厚で規定された縦型の半導体装置であって、良好な信頼性のゲート絶縁膜を備え、微細化が容易な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１０の基板１１上の、チャネル領域３２に対応する領域を
除いた領域を種結晶領域として用い、チャネル領域３２を迂回する形で、
基板１１上に選択エピタキシャル成長又は固相エピタキシャル成長によってゲートとなる単結晶膜を結晶成長させる。この単結晶膜をＣＭＰで窒化膜１９の膜厚に規定し、この単結晶膜と絶縁膜からなる積層膜に、チャネルとなる任意の大きさの開口を形成する。この開口形成時にできた、単結晶膜の端面を酸化させることによりゲート酸化膜を形成する。
【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に、良好な信頼性のゲート絶縁膜を備え、かつ微細化に適した縦型の半導体装置及びその製造方法に関する。

半導体装置の微細化・高集積化が進展するにつれて、リソグラフィコストが急騰している。特に３２ｎｍノード以降に採用が予想されるＥＵＶ（Extreme Ultra Violet）リソグラフィにおいては、露光機の価格が１台１００億円に達しようかという勢いである。そのため、高価なリソグラフィ装置を用いることなく、微細化・高集積化することが可能な半導体装置とその製造方法が求められている。

一般に、ＭＩＳ（Metal Insulator Semiconductor）ＦＥＴ（Field Effect Transistor）において、最も厳しい寸法精度が要求されるのは、ゲート長である。これまでのプレーナー型のＭＩＳＦＥＴでは、ゲートは、リソグラフィとエッチングによる微細加工で形成され、ゲート長は、微細加工による膜の面内方向の寸法で規定されていた。しかしながら、微細化が進むにつれて、従来問題にならなかったＬＥＲ（Line Edge Roughness）などからもたらされる加工ばらつきが、ゲート長ばらつきとなり、集積回路の歩留まりに深刻な影響をあたえ始めている。

一方、特許文献１に記載されている縦型のＭＩＳＦＥＴでは、ゲート長は、リソグラフィとエッチングによる微細加工で決まるのではなく、膜厚で規定される。膜厚で規定されるゲート長は、リソグラフィとエッチングによる微細加工によって膜の面内方向の寸法で規定されるゲート長に比べて、ゲート長ばらつきが小さく、かつ高価なリソグラフィ装置が不要で安価な成膜装置で作製可能という特徴を持つ。このため、電流が基板に対して垂直に流れる、縦型のＭＩＳＦＥＴは、高集積化・微細化に適している。

特許文献１の縦型のＭＩＳＦＥＴは、Ｓｉ基板上に、ゲートとなる多結晶Ｓｉ膜を、絶縁膜に挟まれる形で形成し、この多層膜に基板に至る開口を設け、開口面の多結晶Ｓｉ膜にゲート酸化膜を作り、この開口をチャネルとなる単結晶Ｓｉで埋め込むというような方法で作製される。また、特許文献２においても、同様な方法で縦型のＭＩＳＦＥＴを形成する例が開示されている。

しかしながら、これらの特許文献１や特許文献２に開示された半導体装置の製造方法には、問題がある。その問題点は、ＭＩＳ構造で最も重要なゲート絶縁膜（ゲート酸化膜）を、単結晶Ｓｉを用いて形成できないことである。これは、特許文献１や特許文献２において、単結晶Ｓｉからなるチャネルより先にゲートとなる多結晶Ｓｉ膜が形成され、この多結晶Ｓｉ膜の端面にゲート絶縁膜を形成せざるをえないことによる。一般に、多結晶Ｓｉに形成されたゲート絶縁膜（ゲート酸化膜）は、単結晶Ｓｉに形成されたゲート絶縁膜（ゲート酸化膜）に比べて、信頼性が劣り、薄膜化が困難であるためオン電流が大きくとれない。

ゲート長が膜厚で規定された縦型のＭＩＳＦＥＴであって、ゲート絶縁膜（ゲート酸化膜）を単結晶Ｓｉに形成できるトランジスタとしては、特許文献３に記載されているような、置換ゲート法を用いて作製されたＭＩＳＦＥＴが知られている。
特開平６−６９４４１号公報 特開平７−９９３１１号公報 特開２０００−９１５７８号公報

しかしながら、特許文献３に開示されているような置換ゲート法では、トランジスタをより微細化した場合、微細化したダミーゲートを除去することが難しい、ダミーゲートを除去した場所に均一なゲート絶縁膜（ゲート酸化膜）を形成しにくい、ゲート材料を埋め込みにくい、などの問題がある。したがって、特許文献３に開示されているような置換ゲート法は、縦型ＭＩＳＦＥＴを微細化するのに、必ずしも適した製造方法ではない。

このように、ゲート長が膜厚で規定された縦型のＭＩＳＦＥＴにおいては、ゲート絶縁膜（ゲート酸化膜）を単結晶Ｓｉに形成でき、微細化が容易なプロセスによって作製できるトランジスタが求められている。

本発明は上述した観点に鑑みてなされたものであって、ゲート長が膜厚で規定された縦型の半導体装置であって、良好な信頼性のゲート絶縁膜を備え、微細化が容易な半導体装置及びその製造方法を提供することを目的とする。

上記目的を達成するため、本発明の第１の観点に係る半導体装置の製造方法は、
縦型のＭＩＳ型半導体装置を製造する方法であって、
基板上の、チャネル領域に対応する領域を除いた領域を種結晶領域として用いた選択エピタキシャル成長又は固相エピタキシャル成長によって単結晶膜を結晶成長させる結晶成長工程と、
前記単結晶膜にゲート絶縁膜を形成するゲート絶縁膜形成工程と、を備えることを特徴とする。

上記目的を達成するため、本発明の第２の観点に係る半導体装置は、
縦型のＭＩＳ型半導体装置であって、
基板と、
前記基板上の、チャネル領域に対応する領域を除いた領域を種結晶領域として用いた選択エピタキシャル成長又は固相エピタキシャル成長によって形成された単結晶膜と、
前記単結晶膜の一部に形成されたゲート絶縁膜と、を備えることを特徴とする。

本発明によれば、単結晶膜を作製する際の種結晶領域をチャネル領域とは異なる領域に設けることで、良好な信頼性を有するゲート絶縁膜を有し、微細化が容易な、ゲート長が膜厚で規定された縦型の半導体装置及びその製造方法を提供することができる。

本発明の実施形態に係る半導体装置及び半導体装置の製造方法について図を用いて説明する。

（第１の実施形態）
第１の実施形態に係る半導体装置１０について図を用いて説明する。本実施形態ではｎ型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistors）を例に挙げて説明するが、ｎ型ＭＩＳＦＥＴに限定されるものではなく、ドーピングする不純物を変更すれば、ｐ型ＭＩＳＦＥＴにも適用可能である。

半導体装置１０を図１（ａ）及び（ｂ）に示す。なお、図１（ａ）は図（ｂ）に示すＩＡ−ＩＡ線断面図である。半導体装置１０は、図示するように基板１１と、素子分離層１２と、ｐウエル１３と、下部電極１５と、Ｓｉ窒化膜１７と、Ｓｉ酸化膜１８と、Ｓｉ窒化膜１９と、Ｓｉ酸化膜２７と、Ｓｉ窒化膜２８と、ゲート絶縁膜３１と、チャネル領域３２と、上部電極３４と、上部コンタクト層３５と、ゲート電極３６と、下部コンタクト層３７と、ストッパー窒化膜３８と、層間絶縁膜３９と、コンタクトプラグ４０、４１、４２と、を備える。

基板１１は、例えば、Ｓｉ（１００）面を有するバルクＳｉ基板とする。ただし、本発明は、基板の面方位には限定されないので、Ｓｉ（１１０）面などの異なる面を有する単結晶バルクＳｉ基板を用いてもよい。また、バルクＳｉ基板に限らず、ＳＯＩ（Silicon on Insulator）基板やＳＧＯＩ（Silicon Germanium on Insulator）基板でも、基板表面が単結晶となっていれば用いることが可能である。また、プレーナー型のＭＩＳＦＥＴと異なり、チャネル方向は、必ず面の法線方向となるので、基板のノッチ方向は、いずれでもかまわない。

基板１１にはｐウエル１３、素子分離層１２、下部電極１５の一部が形成される。更に基板１１上には、Ｓｉ窒化膜１７と、Ｓｉ酸化膜１８と、Ｓｉ窒化膜１９と、が積層される。半導体装置１０のゲート長は、Ｓｉ窒化膜１９の膜厚によって規定される。これは、ゲート材料のＣＭＰ（Chemical Mechanical Polishing）を、Ｓｉ窒化膜１９をストッパー膜として行うためである。

素子分離層１２は、絶縁材料、例えばＳｉ酸化膜等から構成され、半導体装置１０の周辺領域に形成される。素子分離層１２には略方形の開口が形成されており、開口内に下部電極１５が形成される。

下部電極１５は、ｎ型の不純物をドーピングした領域であり、下部電極１５下には、ｐ型の不純物をドーピングしたｐウエル１３が形成されている。また、下部電極１５上にはチャネル領域３２と下部コンタクト層３７とが形成される。下部コンタクト層３７は、下部電極１５の一部をシリサイド化したものである。なお、半導体装置１０をｐ型ＭＩＳＦＥＴとする場合は、ｐウエル１３をｎ型不純物をドーピングしたｎウエルとし、下部電極１５はｐ型の不純物をドーピングした領域とする。

ゲート絶縁膜３１は、例えば、単結晶Ｓｉを酸化させたＳｉ酸化膜から構成される。単結晶Ｓｉとしては、シリサイド化される前の単結晶ゲート電極３６を用いる。一般にプレーナー型ＭＩＳＦＥＴでは、基板の単結晶を酸化してゲート酸化膜が形成されるが、本発明では、基板の単結晶ではなく、ゲートの単結晶を酸化してゲート絶縁膜（ゲート酸化膜）が形成される。また、ゲート絶縁膜３１はチャネル領域３２を囲むように環状に形成される。

本実施形態ではゲート絶縁膜３１を形成する前に、まず単結晶からなるゲートが形成される。ゲートを構成する単結晶は、選択エピタキシャル成長によって形成され、基板１１上のチャネル領域３２に対応する領域を除いた領域、本実施形態では下部コンタクト層３７が形成される領域対応する領域を種結晶領域とする。基板１１上に選択エピタキシャル成長を行うと、Ｓｉ窒化膜１７とＳｉ酸化膜１８とＳｉ窒化膜１９とを貫くように形成された開口が単結晶で充填され、更にＳｉ酸化膜１８の一部とＳｉ窒化膜１９とを覆うように単結晶膜が形成される。その後、この単結晶膜の端面を露出させた後、酸化させることにより、ゲート絶縁膜３１が形成される。このようにして、本実施形態ではゲート絶縁膜３１を単結晶膜から形成することができ、多結晶Ｓｉにゲート酸化膜を形成する方法に比べて、信頼性の高いゲート絶縁膜を形成することができる。

チャネル領域３２は、単結晶Ｓｉからなり、下部電極１５と上部電極３４との間に形成され、更にゲート絶縁膜３１に囲まれている。チャネル領域３２は平面形状が略方形の柱状に形成されるが、平面形状は円や楕円形状であってもよい。チャネル領域３２を真性チャネルとする場合には不純物ドーピングをしなくてもよいが、真性チャネルとしない場合には、チャネル領域にｐ型不純物（半導体装置１０がｎ型ＭＩＳＦＥＴである場合）又はｎ型不純物（半導体装置１０がｐ型ＭＩＳＦＥＴである場合）をドーピングする。

チャネル領域３２は、選択エピタキシャル成長によって結晶成長された単結晶からつくられる。本実施形態では、ゲート３６を形成する際と、チャネル領域３２を形成する際に、この順番で合計２回の結晶成長を行うが、ゲート３６を形成する際の結晶成長では、基板１１上のチャネル領域３２に対応する領域を除いた領域を種結晶領域とし、チャネル領域３２を形成する際の結晶成長では、基板１１上のチャネル領域３２に対応する領域を種結晶領域とする。このように２回の結晶成長の種結晶領域の場所が異なるようにしているので、本発明では、チャネル領域３２の幅（平面形状）を任意とすることができ、微細化させることが可能である。詳細については、後述する。

上部電極３４は、ｎ型の不純物をドーピングした領域であり、チャネル領域３２上に形成される。上部電極３４上には、導電材料、例えばシリサイドからなる上部コンタクト層３５が形成されており、上部電極３４は上部コンタクト層３５を介してコンタクトプラグ４０に接続される。なお、半導体装置１０をｐ型ＭＩＳＦＥＴとする場合は、上部電極３４はｐ型の不純物をドーピングした領域とする。

上部コンタクト層３５は、例えばシリサイドから形成され、上部電極３４上に形成される。
下部コンタクト層３７は、導電材料、例えばシリサイドから形成される。下部コンタクト層３７は、ゲート絶縁膜３１を形成するための単結晶膜をシリサイド化することによって形成されるため、ゲート絶縁膜３１とゲート電極３６と同層に形成される。

コンタクトプラグ４０、４１、４２は略方形（円や楕円形状であってもよい）に形成され、コンタクトプラグ４０、４１、４２の周囲には、ストッパー窒化膜３８と、層間絶縁膜３９とが形成される。コンタクトプラグ４０は、上部コンタクト層３５を介して上部電極３４に接続される。コンタクトプラグ４１は、ゲート電極３６に接続され、コンタクトプラグ４２は、下部コンタクト層３７を介して下部電極１５に接続される。本実施形態では、ゲート電極３６と下部コンタクト層３７とが、ゲート絶縁膜３１を形成するための単結晶膜をシリサイド化することにより形成されているため、コンタクトプラグ４１とコンタクトプラグ４２との深さは同一である。

次に、半導体装置１０の製造方法を図２〜図１０を用いて説明する。図２〜図１０は本実施形態の半導体装置１０の製造工程の各段階の状態を示すものであり、上面図を右側に示し、上面図に記載された線断面図を左側に示す。

まず、図２（ａ）に示すように、単結晶バルクＳｉ基板からなる基板１１上に、例えばプレーナー型ＭＩＳＦＥＴの素子分離を作製する際の一般的な手法であるＳＴＩ（Shallow Trench Isolation）法、又はＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて素子分離層１２を形成する。素子分離層１２は下部電極１５に対応する境界１２ａを有する。

素子分離層１２を形成した後、ｐ型不純物、例えばＢ等をイオン注入し、ｐウェル１３を形成する。ｐ型不純物をイオン注入する際は、例えば１価のＢイオンをエネルギー１２０ｋｅＶで１×１０^１３ｃｍ^−２注入する。その後、リソグラフィを行い、ｎ型のＭＩＳＦＥＴの下部電極１５を形成する領域に対応する開口を有するレジストを形成し、ｎ型不純物、例えば１価のＰイオンをエネルギー８ｋｅＶで３×１０^１５ｃｍ^−２で注入し、下部電極１５を形成する。なお、Ｐイオンの代わりにＡｓイオンを注入しても良いし、ＰイオンとＡｓイオンの両方を注入しても良い。

イオン注入後に、レジストを剥離する。またレジスト剥離後に、不純物の活性化とイオン注入損傷の回復のため、アニールを行う。例えば、酸素がわずかに混入された窒素雰囲気で１０５０℃のスパイクアニール（目的の温度まで装置の温度上昇レートで昇温させ、維持時間０秒で、装置の温度下降レートで降温させるアニール）を行う。

次に、図２（ｂ）に示すように、Ｓｉ窒化膜１７とＳｉ酸化膜１８とＳｉ窒化膜１９を順次、成膜する。例えば、減圧ＣＶＤ（Chemical Vapor Deposition）法でＳｉ窒化膜１７を１０ｎｍ成膜し、その後、例えばプラズマＣＶＤ法で、Ｓｉ酸化膜１８を例えば４０ｎｍ成膜し、再び、減圧ＣＶＤ法で、Ｓｉ窒化膜１９を例えば３０ｎｍ成膜する。なお、Ｓｉ窒化膜１９の厚みが、半導体装置１０のゲート長に相当する。

この後、リソグラフィを行い、ゲート電極及びゲート絶縁膜が形成される領域に対応する開口を有するレジストパターンを形成する。このレジストを介して、Ｓｉ窒化膜１９をＳｉ酸化膜１８止めで選択エッチングし、レジストを除去することにより、図３（ｃ）に示すようにゲート電極及びゲート絶縁膜に対応する形状（ゲート形状）の開口２０を形成する。

さらに、図３（ｄ）に示されるように、リソグラフィを行い、開口２１の形状に対応するレジストパターンを形成し、このレジストパターンを介してＳｉ窒化膜１９、Ｓｉ酸化膜１８、Ｓｉ窒化膜１７を順次エッチングし、開口２１を形成する。次に、レジストを除去する。

続いて、単結晶膜２３を選択エピタキシャル成長させる。選択エピタキシャル成長時には、まず開口２１において、単結晶Ｓｉが上方に成長する。その後、開口２１が単結晶膜２３で埋まると、Ｓｉ窒化膜１９上を単結晶Ｓｉが面内方向に成長していく。こうして図４（ｅ）に示すように、ゲート電極３６及びゲート絶縁膜３１に対応する形状の開口２０が単結晶Ｓｉ膜２３で埋まる。

このように、開口２１は、選択エピタキシャル成長を行う際に、種結晶となる基板１１と、単結晶Ｓｉで充填される開口２０とを結ぶ経路の一部となるものである。基板１１と開口２０は、開口２０内の底面に、Ｓｉ酸化膜１８、Ｓｉ窒化膜１９を貫通し基板１１に至る開口をさらに設けることで、直接、最短経路で結ぶこともできる。また、この最短経路の方が、選択エピタキシャル成長の成長時間が短縮される、という利点もある。しかし、本実施形態では、この最短経路は使用しない。縦型ＭＩＳＦＥＴのチャネル領域３２となる領域を除き、チャネル領域３２を迂回するような形で、すなわち図４（ｅ）に示すような形で、基板１１と開口２０を単結晶Ｓｉ膜２３で接続する。

この理由は、開口２０内の底面にさらに開口を設け、最短経路で接続すると、半導体装置１０のチャネルを形成する際に、ゲート電極３６と下部電極１５との短絡を防ぐために、半導体装置１０のチャネルの平面形状を、開口２０内にさらに設けた開口を含み、かつ、この開口より大きなものとしなければならないからである。したがって、半導体装置２０のチャネル径に下限の大きさが存在することになってしまい、微細化には適さない。一方、本実施形態の方法では、図４（ｅ）に示すように、チャネル領域３２となる領域には、チャネル形成前に何の構造物も作製されていないので、任意の平面形状とすることができ、容易に微細化可能である。

なお、図４（ｅ）に示す選択エピタキシャル成長では、１つの種結晶領域が図示されているが、例えば複数の半導体装置を同時に製造する場合等種結晶領域を複数設けてもよい。この場合には、隣り合う種結晶領域から等距離にある領域に、チャネル領域３２を形成してはならない。なぜなら、隣り合う種結晶領域から等距離にある領域では、単結晶膜を形成する際に、選択エピタキシャル成長された単結晶が異なる方向からぶつかり、結晶欠陥が発生するからである。このため、結晶欠陥が発生する領域からチャネル領域３２となる領域やゲート絶縁膜３１となる領域を外すことにより、チャネル領域３２中に欠陥が存在することを避け、また、欠陥のある単結晶膜にゲート絶縁膜が形成されることを防ぐ。

選択エピタキシャル成長後は、図４（ｆ）に示すように、選択エピタキシャル成長で作製した単結晶膜２３を、ＣＭＰによってＳｉ窒化膜１９の厚みに平坦化し、単結晶膜２４及び単結晶膜２５とする。これにより単結晶膜２５は、Ｓｉ窒化膜１９の厚みに規定される。また、以後の工程で、開口２０内に埋め込まれ、Ｓｉ窒化膜１９の厚みに規定された単結晶膜２５がゲート電極１６へと加工される。

続いて、図５（ｇ）に示すように、プラズマＣＶＤ法等により、例えば４０ｎｍのＳｉ酸化膜２７を成膜し、その後、減圧ＣＶＤ法等で例えば１０ｎｍのＳｉ窒化膜２８を成膜する。

こうして、Ｓｉ酸化膜２７とＳｉ窒化膜２８とが形成されると、縦型ＭＩＳＦＥＴのチャネルを形成するために、図５（ｈ）に示すように、リソグラフィを行い、Ｓｉ窒化膜２８、Ｓｉ酸化膜２７、単結晶膜２５、Ｓｉ酸化膜１８を順次エッチングしていき、Ｓｉ窒化膜１７でエッチングを停止させ、開口２９を形成する。次に、レジスト除去する。なお、このエッチングにより、単結晶膜２５は、縦型ＭＩＳＦＥＴのゲート形状（ゲート電極３６及びゲート絶縁膜３１のもととなる形状）に加工される。既に述べたように、本実施形態ではゲート絶縁膜を形成するための単結晶膜をチャネル領域外の領域を種結晶領域として形成するため、チャネル領域用の単結晶膜を形成するための開口２９の大きさに制限がなく、任意の大きさとすることができ、チャネル径（チャネル領域の平面形状）を任意とすることができる。

開口２９を形成後、図５（ｈ）に示すように、ゲート酸化を行い、開口２９によって露出する単結晶膜２５の表面を酸化させ、ゲート絶縁膜３１を形成する。ゲート絶縁膜３１を形成した後、図６（ｉ）に示すように、例えば熱りん酸によって開口２９を介して露出するＳｉ窒化膜１７を除去する。

このように、本実施形態では、Ｓｉ窒化膜１７によって、ゲート酸化時に開口２９内の基板１１表面が酸化されることを防ぐことができる。仮に、Ｓｉ窒化膜１７による保護がなく、ゲート酸化時に基板１１上にＳｉ酸化膜が形成されたとすると、ゲート絶縁膜に損傷を与えることなく、基板１１上のＳｉ酸化膜を除去することは難しい。したがって、本実施形態のように、ゲート酸化時には基板１１をＳｉ窒化膜１７で保護しておき、その後Ｓｉ窒化膜１７を除去する方が、プロセスが簡単であり好ましい。なお、このように、開口２９内で、Ｓｉ窒化膜１７による保護が可能になるのは、ゲートとなる単結晶Ｓｉ２５を、チャネル領域３２に対応する領域を除いた領域を種結晶領域として結晶成長させており、開口２９内の基板１１表面をこれまでのプロセスで露出させる必要がないからである。

その後、図６（ｊ）に示すように、単結晶Ｓｉ３２を選択エピタキシャル成長させる。真性チャネルとする場合には、単結晶Ｓｉ３２を結晶成長させるときに、不純物のドーピングをしなくてもよいが、真性チャネルとしない場合には、チャネル領域にｉｎ−ｓｉｔｕ（その場）ドーピングを行う。単結晶Ｓｉ３２の結晶成長を行った後、図７（ｋ）に示すように、ＣＭＰを行い、単結晶Ｓｉ３２を平坦化し、窒化膜２８と同じ高さとした単結晶Ｓｉ３２を形成する。

次に、図７（ｌ）に示すように、ポリＳｉ膜３３を成膜する。続いて、リソグラフィを行い、ポリＳｉ膜３３をエッチングし、レジストを除去すると、図８（ｍ）に示すように、上部コンタクト層３５が形成される。

さらに、図８（ｎ）に示すように、上部コンタクト層３５をマスクとして、Ｓｉ窒化膜２８、Ｓｉ酸化膜２７を順次エッチングして、Ｓｉ窒化膜１９でエッチングを停止させる。このようにして、ゲート電極となる単結晶Ｓｉ膜２５を露出させる。

次に、図９（ｏ）に示すように、上部コンタクト層３５、単結晶Ｓｉ膜２５、及び単結晶膜２４にイオン注入で不純物を導入し、活性化させる。例えば、１価のＰイオンをエネルギー８ｋｅＶで３×１０１５ｃｍ^−２で注入する。なお、Ｐイオンの代わりにＡｓイオンを注入しても良いし、ＰイオンとＡｓイオンの両方を注入しても良い。イオン注入後には、アニールを行う。例えば、酸素がわずかに混入された窒素雰囲気で１０５０℃のスパイクアニールを行う。なお、このアニールの際に、不純物を拡散させ、単結晶Ｓｉ膜２４、２５全体に不純物をいきわたらせる。また、単結晶Ｓｉ３２には、上下から不純物を拡散させ、不純物が拡散されなかった部分がチャネル領域３２となる。また、こうして、チャネル領域３２の上部に、上部電極３４が形成される。

この後、図９（ｐ）に示すように単結晶Ｓｉ膜２５、上部コンタクト層３５、単結晶Ｓｉ膜２４をＮｉシリサイドでシリサイド化する。これにより、単結晶Ｓｉ膜２５をゲート電極３６とし、単結晶Ｓｉ膜２４の一部を下部コンタクト層３７とする。なお、本実施形態では単結晶Ｓｉ膜２５内すべてをＮｉシリサイドでシリサイド化し（フルシリサイド化）、金属ゲートを形成した場合を図示している。しかし、必ずしも単結晶Ｓｉ膜２５内すべての領域をシリサイド化する必要はなく、コンタクトプラグ４１と接続する領域だけでもよい。この場合、ゲート電極３６は金属ゲートでなく、不純物でドーピングされた単結晶Ｓｉゲートとなる。また、シリサイドは、Ｎｉシリサイドに限定されるものでなく、ＴｉシリサイドやＣｏシリサイド、Ｐｄシリサイド、Ｐｔシリサイド、Ｅｒシリサイドであってもかまわない。また、金属合金のシリサイド（例えばＮｉＰｔシリサイド）でもよい。

なお、本実施形態では、単結晶Ｓｉ膜２４の一部もシリサイド化し下部コンタクト層３７を形成する。このように単結晶Ｓｉ膜２４の一部を下部コンタクト層３７とすることで、下部電極１５のコンタクトプラグ４２を、下部コンタクト層３７に接続すればよく、下部コンタクト層３７とゲート電極３６とを同じ高さとすることができる。従って、上部電極と下部電極、ゲート電極と異なる３つの高さでコンタクトプラグを接続しなければならない状況に比較して、上部コンタクト層３５と、ゲート電極３６及び下部コンタクト層３７との２つの高さでコンタクトプラグ４０、４１、４２を接続すればよく、後工程のプロセスが容易になる。

シリサイド形成後は、ストッパー窒化膜３８を成膜し、さらに層間絶縁膜３９を成膜し、ＣＭＰで平坦化、その後、リソグラフィとエッチングを行って、コンタクトホールを作製し、このコンタクトホールに金属を埋め込んで、図１０に示すように、コンタクトプラグ４０、４１、４２を形成する。コンタクトプラグ４０、４１、４２に用いる金属としては、Ｗ、Ａｌ、ＴｉＮ、Ｔｉ、Ｃｕや、これら金属の積層膜を用いる。その後、配線工程を４００℃以下の温度で行う。
以上の工程から、半導体装置１０が製造される。

上述したように、本実施形態の半導体装置の製造方法では、半導体装置のチャネル領域とは異なる領域に種結晶領域を設け単結晶Ｓｉを結晶成長させることにより、ゲート絶縁膜を単結晶Ｓｉを用いて形成することができ、信頼性の高いゲート絶縁膜を形成することができる。更に、本実施形態の半導体装置の製造方法では、チャネル領域とは異なる領域に種結晶領域を設けることにより、半導体装置１０のチャネル径を微細化できる。これは、例えば図２０（ａ）及び（ｂ）に比較例として示すように、ゲートとなる単結晶Ｓｉ膜を作製する際に種結晶領域が、半導体装置のチャネル領域が形成される領域に存在する場合、単結晶膜は第１の開口と第２の開口を充填するように成長する。なお、第２の開口がゲート絶縁膜及びゲート電極が形成される領域に対応する。チャネル領域に相当しゲート絶縁膜を形成するための第３の開口を、この第１の開口と第２の開口を充填する単結晶Ｓｉ膜に形成する際に、ゲート絶縁膜及びゲート電極となる第２の開口内に充填された単結晶Ｓｉが、第１の開口内に充填された単結晶Ｓｉにより下部電極と短絡するのを防ぐため、図２０（ｂ）に点線で示すように第３の開口は第１の開口よりも大きく形成し、この際、第１の開口内に充填された単結晶Ｓｉを除去する必要がある。つまり、図２０（ａ）及び（ｂ）に比較例として示した方法では、チャネル領域の径（チャネル領域の平面形状に相当）に下限が生じ、縦型ＭＩＳＦＥＴのチャネル領域を任意の径とすることができない。これに対し、本実施形態の製造方法では、チャネル領域とは異なる領域に種結晶領域が設けられているため、図２０（ａ）及び（ｂ）に示すようなチャネル径の下限が生じず、任意のチャネル径とすることができ、微細化が可能となる。

更に、本実施形態の半導体装置の製造方法では、単結晶膜を形成する際の種結晶領域を、チャネル領域外とすることにより、ゲート絶縁膜の酸化の際に、開口底面をＳｉ窒化膜で覆い、ゲート絶縁膜を形成した後で開口底面を覆っていたＳｉ窒化膜を除去することができる。例えば図２０（ａ）及び（ｂ）に示すようにチャネル領域下から結晶成長させた場合、単結晶膜を形成した後、チャネル領域を形成するための第３の開口を形成すると、基板表面が第３の開口を介して露出する。このため、第３の開口を介して露出する単結晶膜を酸化させ、ゲート絶縁膜を形成すると、基板表面にも同様に酸化膜が形成されてしまう。この基板表面に形成された酸化膜を除去するプロセスは、本実施形態のようにＳｉ窒化膜を除去する工程と比較し、複雑なものである。このように、本実施形態の製造方法では、製造方法を簡略化させることが可能である。

また、本実施形態の製造方法では、例えば複数の半導体装置を同時に製造する場合等種結晶領域を複数設ける場合、隣り合う種結晶領域から等距離にある領域に、チャネル領域を形成しないことにより、良好な信頼性を有するゲート絶縁膜を形成することができる。なぜなら、隣り合う種結晶領域から等距離にある領域では、単結晶膜を形成する際に、選択エピタキシャル成長された単結晶が異なる方向からぶつかり、結晶欠陥が発生するため、この結晶欠陥が発生する領域からチャネル領域を外すことにより、欠陥のある単結晶膜にゲート絶縁膜が形成されることを防ぐことができるためである。

更に、本実施形態の製造方法では、単結晶膜を形成する際の種結晶領域を、チャネル領域外とすることにより、ゲート絶縁膜を形成するための単結晶膜をチャネル領域外にの残存させることができ、例えば上述した実施形態のように下部電極へのコンタクトのための下部コンタクト層３７として用いることができる。これにより電極へのコンタクトを図る際のプロセスを簡易化させることができる。

（第２の実施形態）
第２の実施形態の半導体装置及びその製造方法について図面を参照して詳細に説明する。本実施形態では、半導体装置１００として、ＣＭＯＳ（Comolementary Metal Oxide Semiconductor）を例に挙げて説明し、インバータを形成する例をとりあげる。本実施形態の半導体装置１００は、図１１（ａ）及び（ｂ）に示すようにｎ型ＭＩＳＦＥＴのゲートとｐ型ＭＩＳＦＥＴのゲートが接続されている点に特徴がある。

半導体装置１００を図１１（ａ）及び（ｂ）に示す。なお、図１１（ａ）は図１１（ｂ）に示すＸＩＡ−ＸＩＡ線断面図である。半導体装置１００は、図１１（ａ）及び（ｂ）に示すように、ゲート電極を介して対称であり、第１実施形態の半導体装置１０とほぼ同一の構造を有するｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２とを備える。

ｎ型ＭＩＳＦＥＴ１０１は、図示するように基板１１１と、素子分離層１１２と、ｐウエル１１３ａと、下部電極１１５ａと、Ｓｉ窒化膜１１７と、Ｓｉ酸化膜１１８と、Ｓｉ窒化膜１１９と、Ｓｉ酸化膜１２７と、Ｓｉ窒化膜１２８と、ゲート絶縁膜１３１ａと、チャネル領域１３２ａと、上部電極１３４ａと、上部コンタクト層１３５ａと、ゲート電極１３６と、下部コンタクト層１３７ａと、ストッパー窒化膜１３８と、層間絶縁膜１３９と、コンタクトプラグ１４０ａ、１４１、１４２ａと、を備える。

ｐ型ＭＩＳＦＥＴ１０２は、図示するように基板１１１と、素子分離層１１２と、ｎウエル１１３ｂと、下部電極１１５ｂと、Ｓｉ窒化膜１１７と、Ｓｉ酸化膜１１８と、Ｓｉ窒化膜１１９と、Ｓｉ酸化膜１２７と、Ｓｉ窒化膜１２８と、ゲート絶縁膜１３１ｂと、チャネル領域１３２ｂと、上部電極１３４ｂと、上部コンタクト層１３５ｂと、ゲート電極１３６と、下部コンタクト層１３７ｂと、ストッパー窒化膜１３８と、層間絶縁膜１３９と、コンタクトプラグ１４０ｂ、１４１、１４２ｂと、を備える。

第１実施形態の半導体装置１０と同様に、ｎ型ＭＩＳＦＥＴ１０１のｐウエル１１３ａにはｐ型の不純物がドーピングされており、下部電極１１５ａと上部電極１３４ａとにはｎ型の不純物がドーピングされている。これに対し、ｐ型ＭＩＳＦＥＴ１０２のｎウエル１１３ｂにはｎ型の不純物がドーピングされており、下部電極１１５ｂと上部電極１３４ｂとにはｐ型の不純物がドーピングされている。また、ｎ型ＭＩＳＦＥＴ１０１のゲート電極１３６とｐ型ＭＩＳＦＥＴ１０２のゲート電極１３６とは同一の層から構成されており、一つのコンタクトプラグ１４１からゲート電圧が供給される。

第１実施形態と同様に、本実施形態でも詳細に後述するように、ゲート絶縁膜及びゲート電極は、下部コンタクト層１３７ａ、１３７ｂが形成される領域に対応する基板１１１上の領域を、種結晶領域とする選択エピタキシャル成長によって、単結晶膜を形成した上で形成される。この際に、ｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２とのゲート電極を一体に形成された単結晶膜から形成することにより、ｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２との間のゲート配線として利用することができる。

また、図１２〜図１７は、本実施形態の半導体装置１００の製造工程の各段階の状態を示す断面図である。断面図には、２つの縦型ＭＩＳＦＥＴが示されており、左側がｎ型のＭＩＳＦＥＴ１０１、右側がｐ型のＭＩＳＦＥＴ１０２である。なお、ｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２との平面形状は第１実施形態の半導体装置１０とほぼ同一である。

まず図１２（ａ）に示すように、単結晶バルクＳｉ基板からなる基板１１１上に、素子分離構造１１２を形成する。この際、第１の実施形態と同様に、ＳＴＩ法ないしはＬＯＣＯＳ法を用いる。基板の種類、面方位、ノッチ方向については、第１の実施形態と同様である。

素子分離構造１１２を形成した後は、リソグラフィを行って、ｎ型のＭＩＳＦＥＴとなる領域に、イオン注入を行いｐウェル１１３ａと下部電極１１５ａを形成する。このプロセスは、第１の実施形態と同様である。イオン注入後に、レジストを剥離する。

次に、リソグラフィを行って、ｐ型のＭＩＳＦＥＴとなる領域に、イオン注入を行いｎウェル１１３ｂと下部電極１１５ｂとを形成する。例えば、ｎウェルを形成する際は、１価のＰイオンをエネルギー３００ｋｅＶで１．５×１０^１３ｃｍ^−２イオン注入する。その後、下部電極１１５ｂを形成するため１価のＢイオンをエネルギー３ｋｅＶで３×１０^１５ｃｍ^−２で注入する。なお、Ｂイオンの代わりにＢＦ_２イオンを注入してもかまわない。またＩｎイオン、Ｂ₁₀Ｈ₁₄やＢ₁₈Ｈ₂₂などのクラスターイオンなどを注入してもかまわない。イオン注入後には、レジストを剥離する。レジスト剥離後に、不純物の活性化とイオン注入損傷の回復のため、アニールを行う。例えば、酸素がわずかに混入された窒素雰囲気で１０５０℃のスパイクアニールを行う。このようにプロセスを行うと、図１２（ａ）の断面形状となる。

次に、図１２（ｂ）に示すように、Ｓｉ窒化膜１１７とＳｉ酸化膜１１８とＳｉ窒化膜１１９を順次、成膜する。減圧ＣＶＤ法等でＳｉ窒化膜１１７を例えば１０ｎｍ成膜し、その後、プラズマＣＶＤ法等で、Ｓｉ酸化膜１１８を例えば４０ｎｍ成膜し、再び、減圧ＣＶＤ法等で、Ｓｉ窒化膜１１９を例えば３０ｎｍ成膜する。なお、Ｓｉ窒化膜１１９の厚みが、ｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２とのゲート長に相当する。

この後、図１２（ｃ）に示されるように、リソグラフィを行い、ｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２とのゲート絶縁膜１３１ａ、１３１ｂ及びゲート電極１３６の形状に対応する開口の形状にパターニングし、Ｓｉ窒化膜１１９をＳｉ酸化膜１１８止めで選択エッチングし、レジスト除去することにより、開口１２０を形成する。開口１２０は例えば略方形状に形成される。この際、ゲート形状の開口１２０は、ｎ型ＭＩＳＦＥＴ１０１のゲート電極１３６及びゲート絶縁膜１３１ａ、ｐ型ＭＩＳＦＥＴ１０２のゲート電極１３６及びゲート絶縁膜１３１ｂだけでなく、ｎ型ＭＩＳＦＥＴ１０１のゲートとｐ型ＭＩＳＦＥＴ１０２のゲート電極間を接続するゲート間配線のパターンを含む。このように、複数のＭＩＳＦＥＴを形成する際は、この段階で、ゲート間の配線のパターンを有する開口を形成することにより、縦型ＭＩＳＦＥＴを作製してから、ゲート間の配線を行うのに比べて、ゲート間配線を容易に作製することができる。

さらに、図１３（ｄ）に示すように、リソグラフィを行い、Ｓｉ窒化膜１１９、Ｓｉ酸化膜１１８、Ｓｉ窒化膜１１７を順次エッチングしていき、レジスト除去することにより、開口１２１ａと開口１２１ｂとを形成する。開口１２１ａは、ｎ型ＭＩＳＦＥＴ１０１用であり、開口１２１ｂはｐ型ＭＩＳＦＥＴ１０２用である。次に、第１の実施形態と同様に、開口１２１ａ、１２１ｂが形成された領域を種結晶領域として選択エピタキシャル成長を行い、開口１２１ａ、１２１ｂとを充填するように単結晶Ｓｉを成長させ、更に開口１２０を充填するように単結晶Ｓｉを成長させる。ここで、種結晶領域は第１の実施形態と同様に、縦型ＭＩＳＦＥＴのチャネルとは重ならない領域に設定される。

その後、選択エピタキシャル成長させた単結晶Ｓｉ膜をＣＭＰによりＳｉ窒化膜１１９の厚みに平坦化させる。これにより図１３（ｅ）に示すように、単結晶Ｓｉ膜１２４ａ、１２４ｂと、単結晶Ｓｉ膜１２５が形成される。

この後、図１３（ｆ）に示すように、Ｓｉ酸化膜１２７とＳｉ窒化膜１２８を成膜する。プラズマＣＶＤ法等で、例えば４０ｎｍのＳｉ酸化膜１２７を成膜し、その後、減圧ＣＶＤ法等で例えば１０ｎｍのＳｉ窒化膜１２８を成膜する。

こうして、積層膜が形成されると、縦型ＭＩＳＦＥＴのチャネル領域を形成するために、図１４（ｇ）に示すように、リソグラフィを行い、Ｓｉ窒化膜１２８、Ｓｉ酸化膜１２７、単結晶膜１２５、Ｓｉ酸化膜１１８、を順次エッチングしていき、Ｓｉ窒化膜１１７でエッチングを停止させ、レジスト除去することにより、開口１２９ａ、１２９ｂを形成する。開口１２９ａは、ｎ型ＭＩＳＦＥＴ１０１のチャネル領域１３２ａを形成するための開口であり、開口１２９ｂはｐ型ＭＩＳＦＥＴ１０２のチャネル領域１３２ｂを形成するための開口である。これらの開口１２９ａ、１２９ｂは、第１の実施形態と同様に、任意の大きさに形成できる。

なお、単結晶膜１２４ａ、１２４ｂ、１２５を形成する際に、隣り合う種結晶領域から等距離となる領域に、チャネル領域を形成するための開口１２９ａ、１２９ｂが位置することがないよう、種結晶領域の位置を設定しなければならない。これは、異なる方向から結晶成長が進む単結晶Ｓｉがぶつかる領域においては、結晶欠陥が発生するからである。リソグラフィの位置あわせ誤差も考慮すると、結晶欠陥が発生している近傍に、ゲート絶縁膜が形成されることがないようにするために、縦型ＭＩＳＦＥＴのチャネルの位置を決定する開口１２９ａ、１２９ｂを、単結晶膜１２５を形成する際の形成時の選択エピタキシャル成長用の開口１２１ａ、１２１ｂから、等距離にある領域近傍に作らないようにする。

次に、図１４（ｈ）に示すように、ゲート酸化を行い、ゲート酸化膜１３１ａ、１３１ｂを形成し、続いて、図１４（ｉ）に示すように、開口１２９ａ、１２９ｂの底面にある、Ｓｉ窒化膜１１７を除去する。

その後、開口１２９ａ、１２９ｂ内に単結晶シリコンを選択エピタキシャル成長させ、ＣＭＰを行う。これにより、図１５（ｊ）に示すようにｎ型ＭＩＳＦＥＴ１０１のチャネル領域１３２ａと、ｐ型ＭＩＳＦＥＴ１０２のチャネル領域１３２ｂとを形成する。なお、ｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２の双方を真性チャネルとする場合には、不純物のドーピングをしなくてもよいが、真性チャネルとしない場合には、この後、リソグラフィを２回行って、ｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２へ、それぞれ異なる型のチャネル不純物をドーピングする。

このようにして、チャネル領域１３２ａ、１３２ｂを形成した後は、上部電極１３４ａ、１３４ｂを形成する。そのためには、まず、図１５（ｋ）に示すようにポリＳｉ膜１３４を成膜し、リソグラフィを行ってポリＳｉ膜１２４をエッチングし、レジストを除去する。このようにプロセスを行うと、図１５（ｌ）に示すように、ｎ型ＭＩＳＦＥＴ１０１用の上部コンタクト層１３５ａとｐ型ＭＩＳＦＥＴ用の上部コンタクト層１３５ｂとが形成される。

さらに、図１６（ｍ）に示すように、上部コンタクト層１３５ａ、１３５ｂをマスクに、Ｓｉ窒化膜１２８、Ｓｉ酸化膜１２７を順次エッチングして、Ｓｉ窒化膜１１９でエッチングを停止させる。このようにして、単結晶膜１２４ａ、１２４ｂと単結晶膜１２５を露出させる。

この後、図１６（ｎ）に示すように、上部コンタクト層１３５ａ、１３５ｂ、単結晶膜ゲート電極となる単結晶膜１２５、および単結晶膜１２４ａ、１２４ｂにイオン注入で不純物を導入し、活性化させる。例えば、リソグラフィを行って、ｎ型ＭＩＳＦＥＴの領域のみイオン注入が可能となるようなレジストマスクを形成し、１価のＰイオンをエネルギー８ｋｅＶで３×１０^１５ｃｍ^−２で注入する。なお、Ｐイオンの代わりにＡｓイオンを注入してもかまわない。またＰイオンとＡｓイオンの両方を注入してもかまわない。イオン注入後にレジストを除去する。次に、リソグラフィを行って、ｐ型ＭＩＳＦＥＴの領域のみイオン注入が可能となるようなレジストマスクを形成し、１価のＢイオンをエネルギー３ｋｅＶで３×１０^１５ｃｍ^−２で注入する。なお、Ｂイオンの代わりにＢＦ_２イオンを注入してもかまわない。またＩｎイオン、Ｂ₁₀Ｈ₁₄やＢ₁₈Ｈ₂₂などのクラスターイオンなどを注入してもかまわない。イオン注入後にレジストを除去する。その後、アニールを行う。例えば、酸素がわずかに混入された窒素雰囲気で１０５０℃のスパイクアニールを行う。なお、このアニールの際に、不純物を拡散させ、単結晶Ｓｉ膜１２４ａ、１２４ｂ、１２５全体に不純物をいきわたらせる。また、単結晶Ｓｉ１３２ａ、１３２ｂには、上下から不純物を拡散させ、不純物が拡散されなかった部分がチャネル領域１３２ａ、１３２ｂとなる。また、こうして、チャネル領域１３２ａ、１３２ｂの上部に、上部電極１３４ａ、１３４ｂが形成される。

それから、公知の方法により、図１６（ｏ）に示すように単結晶膜１２４ａ、１２４ｂと単結晶膜１２５と上部コンタクト層１３５ａ、１３５ｂとにシリサイドを形成する。これによりゲート電極１３６、下部コンタクト層１３７ａ、１３７ｂを形成する。図１６（ｏ）では、単結晶膜１２４ａ、１２４ｂと単結晶膜１２５内すべてをＮｉシリサイドでシリサイド化し、金属ゲートを作製した場合を図示している。シリサイドは、必ずしもゲート電極となる単結晶Ｓｉ膜１２５内すべての領域で形成する必要はなく、コンタクトプラグと接続する領域と、ｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２のゲート電極の境界領域付近だけでもよい。この場合、金属ゲートでなく、不純物でドーピングされた単結晶Ｓｉゲートとなる。また、シリサイドは、Ｎｉシリサイドに限定されるものでなく、ＴｉシリサイドやＣｏシリサイド、Ｐｄシリサイド、Ｐｔシリサイド、Ｅｒシリサイドであってもかまわない。また、金属合金のシリサイド（例えばＮｉＰｔシリサイド）でもよい。ｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２のゲート電極の境界領域付近をシリサイド化するのは、ＰＮ接合の形成による電圧降下を防ぐためである。

シリサイド形成後は、図１７（ｐ）に示すように、ストッパー窒化膜１３８を成膜し、さらに層間絶縁膜１３９を成膜し、ＣＭＰで平坦化、その後、リソグラフィとエッチングを行って、コンタクトホールを作製し、このコンタクトホールに金属を埋め込んで、コンタクトプラグ１４０ａ、１４０ｂ、１４１、１４２ａ、１４２ｂを形成する。コンタクトに用いる金属としては、Ｗ、Ａｌ、ＴｉＮ、Ｔｉ、Ｃｕや、これら金属の積層膜を用いる。その後、配線工程を４００℃以下の温度で行う。

本実施形態では、上述したようにｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２とで、一体に形成された単結晶膜１２５をゲート電極１３６に形成する。これによりｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２とのゲート配線を、容易に形成することができる。従って、ｎ型ＭＩＳＦＥＴ１０１とｐ型ＭＩＳＦＥＴ１０２とのゲート電極を個別に形成し、各ゲート電極間の配線を形成する場合と比較し、製造工程を簡略化させることが可能となる。なお、上述した実施形態ではゲート間配線（ゲート電極１３６）の平面形状を、略方形とする場合を例に挙げたが、ゲート間配線はゲート電極、ゲート絶縁膜と同層の単結晶膜から形成されれば良く、任意の形状とすることができる。

（第３の実施形態）
第３の実施形態の半導体装置及びその製造方法について図面を参照して詳細に説明する。上述した第２の実施形態ではゲート電極間の配線を単結晶膜を用いて形成したが、本実施形態の半導体装置２００は、下部電極とゲート電極間の配線に単結晶膜を用いる点が上述した各実施形態とは異なる。上述した実施形態と共通する部分については詳細な説明を省略する。

半導体装置２００を図１８（ａ）及び（ｂ）に示す。なお、図１８（ａ）は図１８（ｂ）に示すXVIIIＡ−XVIIIＡ線断面図である。半導体装置２００は、図１８（ａ）及び（ｂ）に示すように、第１実施形態の半導体装置１０とほぼ同一の構造を有するｎ型ＭＩＳＦＥＴ２０１とｐ型ＭＩＳＦＥＴ２０２とを備える。

ｎ型ＭＩＳＦＥＴ２０１は、図示するように基板２１１と、素子分離層２１２と、ｐウエル２１３ａと、下部電極２１５ａと、Ｓｉ窒化膜２１７と、Ｓｉ酸化膜２１８と、Ｓｉ窒化膜２１９と、Ｓｉ酸化膜２２７と、Ｓｉ窒化膜２２８と、ゲート絶縁膜２３１ａと、チャネル領域２３２ａと、上部電極２３４ａと、上部コンタクト層２３５ａと、ゲート電極２３６ａと、下部コンタクト層２４１と、ストッパー窒化膜２３８と、層間絶縁膜２３９と、コンタクトプラグ２４０ａを備える。

ｐ型ＭＩＳＦＥＴ２０２は、図示するように基板２１１と、素子分離層２１２と、ｎウエル２１３ｂと、下部電極２１５ｂと、Ｓｉ窒化膜２１７と、Ｓｉ酸化膜２１８と、Ｓｉ窒化膜２１９と、Ｓｉ酸化膜２２７と、Ｓｉ窒化膜２２８と、ゲート絶縁膜２３１ｂと、チャネル領域２３２ｂと、上部電極２３４ｂと、上部コンタクト層２３５ｂと、ゲート電極２３６ｂと、下部コンタクト層２３７ｂと、ストッパー窒化膜２３８と、層間絶縁膜２３９と、コンタクトプラグ２４０ｂ、２４２ｂと、を備える。

第１実施形態の半導体装置１０と同様に、ｎ型ＭＩＳＦＥＴ２０１のｐウエル２１３にはｐ型の不純物がドーピングされており、下部電極２１５ａと上部電極２３４ａとにはｎ型の不純物がドーピングされている。これに対し、ｐ型ＭＩＳＦＥＴ２０２のｎウエル２１３ｂにはｎ型の不純物がドーピングされており、下部電極２１５ｂと上部電極２３４ｂとにはｐ型の不純物がドーピングされている。

また、ｎ型ＭＩＳＦＥＴ２０１の下部電極２１５ａの一部とｐ型ＭＩＳＦＥＴ２０２のゲート電極２３６ｂとは同一の層から構成されており、ｎ型ＭＩＳＦＥＴ２０１の下部電極２１５ａとｐ型ＭＩＳＦＥＴ２０２のゲート電極２３６ｂとは、シリサイド配線２４１によって接続されている。

第１実施形態と同様に、本実施形態でもｎ型ＭＩＳＦＥＴ２０１とｐ型ＭＩＳＦＥＴ２０２のゲート絶縁膜及びゲート電極は、チャネル領域を除いた領域を種結晶領域とする選択エピタキシャル成長によって、単結晶膜を形成した上で形成される。この際に、ｎ型ＭＩＳＦＥＴ２０１の下部電極２１５ａとｐ型ＭＩＳＦＥＴ２０２のゲート電極２３６ｂとを一体に形成された単結晶膜から形成することにより、単結晶膜をｎ型ＭＩＳＦＥＴ２０１の下部電極２１５ａとｐ型ＭＩＳＦＥＴ２０２のゲート電極２３６ｂとの間の配線として利用することができる。

具体的には、本実施形態では第２の実施形態の図１２（ｃ）及び１３（ｄ）に示す工程で、図１９（ａ）に示すように開口２２０ａ、２２０ｂ、２２１ａ、２２１ｂを形成する。開口２２１ａは開口２２０ｂの底面に形成される。続いて、図１９（ｂ）に示すように、開口２２１ａ、２２１ｂが形成された領域を種結晶領域として単結晶Ｓｉを結晶成長させる。この工程以降は、第２実施形態と同様である。

このように本実施形態では、単結晶膜をｎ型ＭＩＳＦＥＴ２０１の下部電極２１５ａとｐ型ＭＩＳＦＥＴ２０２のゲート電極２３６ｂとの間の配線として利用することにより、縦型ＭＩＳＦＥＴの完成後の配線工程を行う前に配線を形成することができ、第２実施形態と同様に製造プロセスを簡略化させることが可能である。

本発明は上述した実施形態に限られず、様々な変形及び応用が可能である。
例えば、第１の実施形態ではｎ型ＭＩＳＦＥＴを例に挙げて説明したが、ｐ型ＭＩＳＦＥＴにも適用することが可能である。この場合、上部電極、下部電極、ゲート電極にイオン注入されるＰイオンの代わりに、Ｂイオン、Ｉｎイオン、ＢＦ₂イオン、Ｂ₁₀Ｈ₁₄やＢ₁₈Ｈ₂₂などのクラスターイオンなどを用いて、イオン注入すればよいし、これらのうちの複数を同時にイオン注入してもよい。また、必要ならば、チャネルにＡｓやＰなどをドーピングすればよい。

更に、上述した実施形態では、単結晶Ｓｉを形成するのに、選択エピタキシャル成長で行うとして説明した。単結晶Ｓｉの形成方法としては、非晶質Ｓｉを成膜して、その後、窒素雰囲気でアニールする固相エピタキシャル成長でも可能である。ただ、この場合、非晶質Ｓｉの成膜が、非選択成長であるため、非晶質Ｓｉの成膜後、フォトリソグラフィとエッチング、レジスト除去を行う必要がある。また、基板に種結晶領域を設ける必要がある点と、また種結晶領域の位置については上述した実施形態で説明した選択エピタキシャル成長と同様である。

また、上述した実施形態では種結晶領域が一つの半導体装置に対して１箇所設けられる構成を例に挙げて説明したが、これに限られず、一つの半導体装置に対して種結晶領域を複数設けることも可能である。

また、上述した実施形態では、チャネル領域３２は平面形状が略方形の柱状に形成される場合を例に挙げて説明したが、チャネル領域３２の平面形状は略方形に限られず、円形、楕円形等であっても良い。

また、ゲート絶縁膜としては、ゲート酸化膜（Ｓｉ酸化膜）として説明したが、
Ｓｉ酸窒化膜、Ｓｉ窒化膜でもよい。また、Ｔａ_２Ｏ_５、Ａｌ_２Ｏ_３、ＨｆＯ_２、
ＺｒＯ_２、ＺｒＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＳｉＯＮ
などのいわゆるＨｉｇｈ−ｋ膜を用いることもできる。更にこれらの膜を複数積層した、積層膜でも可能である。

なお、上述した実施形態ではＳｉ基板を用いる場合を例に挙げて説明しているが、これに限られず、ＳＯＩ基板、ＳｉＧｅ基板、ＳＧＯＩ基板、Ｇｅ基板、ＳｉＣ基板も用いることができる。

（ａ）は、第１の実施形態に係る半導体装置の構成例を示す断面図であり、（ｂ）は平面図である。 第１の実施形態に係る半導体装置の製造方法を示す図である。 第１の実施形態に係る半導体装置の製造方法を示す図である。 第１の実施形態に係る半導体装置の製造方法を示す図である。 第１の実施形態に係る半導体装置の製造方法を示す図である。 第１の実施形態に係る半導体装置の製造方法を示す図である。 第１の実施形態に係る半導体装置の製造方法を示す図である。 第１の実施形態に係る半導体装置の製造方法を示す図である。 第１の実施形態に係る半導体装置の製造方法を示す図である。 第１の実施形態に係る半導体装置の製造方法を示す図である。 （ａ）は、第２の実施形態に係る半導体装置の構成例を示す断面図であり、（ｂ）は平面図である。 第２の実施形態に係る半導体装置の製造方法を示す図である。 第２の実施形態に係る半導体装置の製造方法を示す図である。 第２の実施形態に係る半導体装置の製造方法を示す図である。 第２の実施形態に係る半導体装置の製造方法を示す図である。 第２の実施形態に係る半導体装置の製造方法を示す図である。 第２の実施形態に係る半導体装置の製造方法を示す図である。 （ａ）は、第３の実施形態に係る半導体装置の構成例を示す断面図であり、（ｂ）は平面図である。 第３の実施形態に係る半導体装置の製造方法を示す図である。 比較例を示す図である。

符号の説明

１０ 半導体装置
１１ 基板
１２ 素子分離層
１３ ｐウエル
１５ 下部電極
１７、１９、２８ Ｓｉ窒化膜
１８、２７ Ｓｉ酸化膜
３１ ゲート絶縁膜
３２ チャネル領域
３４ 上部電極
３５ 上部コンタクト層
３６ ゲート電極
３７ 下部コンタクト層
３８ ストッパー窒化膜
３９ 層間絶縁膜
４０、４１、４２ コンタクトプラグ

Claims (11)

1. 縦型のＭＩＳ型半導体装置を製造する方法であって、
   基板上の、チャネル領域に対応する領域を除いた領域を種結晶領域として用いた選択エピタキシャル成長又は固相エピタキシャル成長によって単結晶膜を結晶成長させる結晶成長工程と、
   前記単結晶膜にゲート絶縁膜を形成するゲート絶縁膜形成工程と、を備えることを特徴とする半導体装置の製造方法。
2. 前記結晶成長工程では、前記種結晶領域から成長した結晶は、前記基板上に形成された絶縁膜の前記種結晶領域に対応する開口を充填するように結晶成長し、更に前記絶縁膜上で面内方向に結晶成長し、前記ゲート絶縁膜が形成される領域に前記単結晶膜が形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記結晶成長工程では、前記種結晶領域を複数設け、隣り合う前記種結晶領域から略等距離の領域に前記半導体装置の前記チャネル領域が含まれないよう、前記種結晶領域を配置することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記基板は、バルクＳｉ基板、ＳＯＩ基板、ＳｉＧｅ基板、ＳＧＯＩ基板、Ｇｅ基板、ＳｉＣ基板のいずれかであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記単結晶膜の一部を下部電極のコンタクト層として機能させることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. 前記単結晶膜の一部を、前記半導体装置のゲート間の配線、又は下部電極とゲート電極間の配線として用いることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
7. 縦型のＭＩＳ型半導体装置であって、
   基板と、
   前記基板上の、チャネル領域に対応する領域を除いた領域を種結晶領域として用いた選択エピタキシャル成長又は固相エピタキシャル成長によって形成された単結晶膜と、
   前記単結晶膜の一部に形成されたゲート絶縁膜と、を備えることを特徴とする半導体装置。
8. 前記種結晶領域を複数設け、隣り合う前記種結晶領域から略等距離の領域に前記半導体装置の前記チャネル領域が含まれないよう、前記種結晶領域を配置することを特徴とする請求項７に記載の半導体装置。
9. 前記基板は、バルクＳｉ基板、ＳＯＩ基板、ＳｉＧｅ基板、ＳＧＯＩ基板、Ｇｅ基板、ＳｉＣ基板のいずれかであることを特徴とする請求項７又は８に記載の半導体装置。
10. 前記単結晶膜の一部を下部電極のコンタクト層として機能させることを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。
11. 前記単結晶膜の一部を、前記半導体装置のゲート間の配線、又は下部電極とゲート電極間の配線として用いることを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。

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