JP5872054B2 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
従来のＳＧＴの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している（例えば特許文献４を参照）。
すなわち、３つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。
また、従来のＳＧＴの製造方法では、平面状シリコン層の上部と金属配線とを接続するために、深いコンタクト孔を形成している（例えば特許文献４を参照）。素子の微細化に伴い、コンタクト孔のアスペクト比（深さ／開口）は増大する。アスペクト比の増加と共にエッチング速度が低下する。また、パターンの微細化に伴い、レジストの膜厚は薄くなる。レジストの案区圧が薄くなると、エッチング中にレジストもエッチングされるため、深いコンタクト孔を形成することが難しくなる。
また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報 特開２００９−１８２３１７号公報
IEDM2007 K.Mistry et.al, pp 247-250 IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
第２の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成するゲートラストプロセスであるＳＧＴの製造方法とその結果得られる構造を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１のゲート配線と第１の柱状半導体層を形成するための第２のレジストと、第１のコンタクト配線と第２の柱状半導体層を形成するための第３のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、を有することを特徴とする。
また、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。
また、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を有することを特徴とする。
また、前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第４のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成することを特徴とする。
また、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第３の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第３の拡散層上に金属と半導体の化合物を形成する第４工程を有することを特徴とする。
また、前記第４の工程の後、層間絶縁膜を堆積し化学機械研磨し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第５のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程を有することを特徴とする。
また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるコンタクト配線と、前記フィン状半導体層の上部と前記第２の柱状半導体層の下部に形成された第３の拡散層と、前記コンタクト電極は前記第３の拡散層と接続するのであって、を有することを特徴とする。
また、前記第２の柱状半導体層と前記コンタクト電極との間に形成されたゲート絶縁膜を有することを特徴とする。
また、前記第２の柱状半導体層の幅は前記フィン状半導体層の幅と同じであることを特徴とする。
また、前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有することを特徴とする。
また、前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする。
また、前記半導体基板上に形成された前記フィン状半導体層と、前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、前記フィン状半導体層上に形成された第１の柱状半導体層と、ここで、前記第１の柱状半導体層のフィン状半導体層に直交する方向の幅は前記フィン状半導体層自身に直交する方向の幅と同じであり、前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、前記第１の柱状半導体層の上部に形成された第１の拡散層と、前記フィン状半導体層の上部と前記第１の柱状半導体層の下部に形成された前記第３の拡散層と、を有することを特徴とする。
本発明によれば、第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第２の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成するゲートラストプロセスであるＳＧＴの製造方法とその結果得られる構造を提供することができる。
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１のゲート配線と第１の柱状半導体層を形成するための第２のレジストと、第１のコンタクト配線と第２の柱状半導体層を形成するための第３のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、により、フィン状半導体層、第１の柱状半導体層、第２の柱状半導体層、後にゲート電極とゲート配線となる第１のダミーゲート及び第３のダミーゲートと、後にコンタクト電極とコンタクト配線となる第２のダミーゲートと第４のダミーゲートを形成することができ、工程数を削減することができる。
また、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成した後、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第５のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去することにより、第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第２の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成することができる。従って、ゲート絶縁膜の膜厚分エッチングすればよく、深いコンタクト孔を形成する工程が不要となる。
また、第２の柱状半導体層と第２の柱状半導体層周囲に形成されるコンタクト電極とコンタクト配線とで形成される構造は、コンタクト電極が前記第３の拡散層と接続すること以外はトランジスタ構造と同じ構造であるため、工程数を削減することができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２〜図４３を参照して説明する。
まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、他の半導体からなる基板とすることもできる。
図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
図４に示すように、第１のレジスト１０２を除去する。
図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜１０４として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、非特許文献２のフィン状シリコン層の製法と同じである。
以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
次に、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１のゲート配線と第１の柱状半導体層を形成するための第２のレジストと、第１のコンタクト配線と第２の柱状半導体層を形成するための第３のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。
図７に示すように、前記フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、酸化膜が好ましい。
図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
図９に示すように、前記第１のポリシリコン１０６上に第３の絶縁膜１０７を形成する。第３の絶縁膜１０７は、窒化膜が好ましい。
図１０に示すように、ゲート配線と第１の柱状シリコン層を形成するための第２のレジスト１０８と、第１のコンタクト配線と第２の柱状シリコン層を形成するための第３のレジスト１０９を、前記フィン状シリコン層１０３の方向に対して垂直の方向に形成する。
図１１に示すように、前記第３の絶縁膜１０７と前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記フィン状シリコン層１０３をエッチングすることにより、第１の柱状シリコン層１１１と前記第１のポリシリコンによる第１のダミーゲート１１５と第２の柱状シリコン層１１０と前記第１のポリシリコンによる第２のダミーゲート１１４を形成する。このとき、第３の絶縁膜は、分離され、第３の絶縁膜１１３、１１２となる。また、第２の絶縁膜は分離され、第２の絶縁膜１１７、１１６となる。このとき、第２のレジスト１０８と第３のレジスト１０９がエッチング中に除去された場合、第３の絶縁膜１１３、１１２がハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
図１２に示すように、第２のレジスト１０８、第３のレジスト１０９を除去する。
以上により、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１のゲート配線と第１の柱状半導体層を形成するための第２のレジストと、第１のコンタクト配線と第２の柱状半導体層を形成するための第３のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。
次に、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。
図１３に示すように、前記第１の柱状シリコン層１１１と前記第２の柱状シリコン層１１０と前記第１のダミーゲート１１５と前記第２のダミーゲート１１４の周囲に第４の絶縁膜１１８を形成する。第４の絶縁膜１１８は、酸化膜が好ましい。
図１４に示すように、第４のレジスト１１９を形成し、エッチバックを行い、前記第１の柱状シリコン層１１１上部を露出する。このとき、第２の柱状シリコン層１１０上部を露出してもよい。
図１５に示すように、不純物を導入し、前記第１の柱状シリコン層１１１上部に第１の拡散層１２１を形成する。また、第２の柱状シリコン層１１０上部に第２の拡散層１２０を形成してもよい。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
図１６に示すように、第４のレジスト１１９を除去する。
図１７に示すように、前記第４の絶縁膜１１８の周囲に第２のポリシリコン１２２を堆積する。
図１８に示すように、第２のポリシリコン１１８をエッチングすることにより、前記第１のダミーゲート１１５と前記第１の柱状シリコン層１１１と前記第２のダミーゲート１１４と前記第２の柱状シリコン層１１０の側壁に残存させ、第３のダミーゲート１２４と第４のダミーゲート１２３を形成する。このとき、第４の絶縁膜は分離され、第４の絶縁膜１２６、１２５となってもよい。
以上により、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。
次に、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第３の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第３の拡散層上に金属と半導体の化合物を形成する第４工程を示す。
図１９に示すように、不純物を導入し、前記第１の柱状シリコン層１１１下部と前記第２の柱状シリコン層１１０下部に第３の拡散層１２７を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
図２０に示すように、前記第３のダミーゲート１２４と前記第４のダミーゲート１２３との周囲に、第５の絶縁膜１２８を形成する。第５の絶縁膜１２８は、窒化膜が好ましい。
図２１に示すように、第５の絶縁膜１２８をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１３０、１２９を形成する。
図２２に示すように、前記第３の拡散層１２７上に金属と半導体の化合物１３１を形成する。このとき、第３のダミーゲート１２４上部、第４のダミーゲート１２５上部にも金属と半導体の化合物１３３、１３２が形成される。
以上により、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第３の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第３の拡散層上に金属と半導体の化合物を形成する第４工程が示された。
次に、前記第４の工程の後、層間絶縁膜を堆積し化学機械研磨し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第５のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程を示す。
図２３に示すように、層間絶縁膜１３４を堆積する。コンタクトストッパ膜を用いてもよい。
図２４に示すように、化学機械研磨し、前記第１のダミーゲート１１５と前記第２のダミーゲート１１４と前記第３のダミーゲート１２４と前記第４のダミーゲート１２３との上部を露出する。このとき、第３のダミーゲート１２４上部、第４のダミーゲート１２５上部にも金属と半導体の化合物１３３、１３２を除去する。
図２５に示すように、前記第１のダミーゲート１１５と前記第２のダミーゲート１１４と前記第３のダミーゲート１２４と前記第４のダミーゲート１２３とを除去する。
図２６に示すように、前記第２の絶縁膜１１７、１１６と前記第４の絶縁膜１２６、１２５を除去する。
図２７に示すように、ゲート絶縁膜１３５を前記第１の柱状シリコン層１１１の周囲と前記第２の柱状シリコン層１１０の周囲と前記第５の絶縁膜１３０、１２９の内側に形成する。
図２８に示すように、前記第２の柱状シリコン層１１０の底部周辺のゲート絶縁膜１３５を除去するための第５のレジスト１３６を形成する。
図２９に示すように、前記第２の柱状シリコン層１１０の底部周辺のゲート絶縁膜１３５を除去する。ゲート絶縁膜は分離され、ゲート絶縁膜１３７、１３９、１３８となる。また、等方性エッチングにより、ゲート絶縁膜１３７、１３９を除去してもよい。
図３０に示すように、第５のレジスト１３６を除去する。
図３１に示すように、金属１４０を堆積する。
図３２に示すように、金属１４０のエッチバックを行い、前記第１の柱状シリコン層１１１の周囲にゲート電極１４０ａ及びゲート配線１４０ｂを形成し、前記第２の柱状シリコン層１１０の周囲にコンタクト電極１４０ｃ及びコンタクト配線１４０ｄを形成する。コンタクト配線長は短くてもよい。
以上により、前記第４の工程の後、層間絶縁膜を堆積し化学機械研磨し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第５のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程が示された。
図３３に示すように、酸化膜１４１を堆積する。
図３４に示すように、コンタクト孔を形成するための第６のレジスト１４２を形成する。
図３５に示すように、酸化膜１４１をエッチングすることにより、コンタクト孔１４４、１４３を形成する。このとき、コンタクト孔１４３は、コンタクト電極１４０ｃ及びコンタクト配線１４０ｄに接触すればよい。従って、酸化膜１４１上部からフィン状シリコン層１０３上部の第３の拡散層１２７上部までエッチングすることによりコンタクト孔を形成するときと比べて、浅いコンタクト孔とすることができる。
図３６に示すように、第６のレジスト１４２を除去する。
図３７に示すように、コンタクト孔を形成するための第７のレジスト１４５を形成する。
図３８に示すように、酸化膜１４１、ゲート絶縁膜１３８をエッチングし、コンタクト孔１４６を形成する。
図３９に示すように、第７のレジスト１４５を除去する。
図４０に示すように、金属１４７を堆積し、コンタクト１４８、１４９、１５０を形成する。
図４１に示すように、金属配線を形成するため第８のレジスト１５１、１５２、１５３を形成する。
図４２に示すように、金属１４７をエッチングし、金属配線１５４、１５５、１５６を形成する。
図４３に示すように、第８のレジスト１５１、１５２、１５３を除去する。
以上により、第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第２の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成するゲートラストプロセスであるＳＧＴの製造方法が示された。
上記製造方法によって得られる半導体装置の構造を図１に示す。
この半導体装置は、シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された第２の柱状シリコン層１１０と、前記第２の柱状シリコン層１１０の周囲に形成された金属からなるコンタクト電極１４０ｃと、前記コンタクト電極１４０ｃに接続された前記フィン状シリコン層１０３に直交する方向に延在する金属からなるコンタクト配線１４０ｄと、前記フィン状シリコン層１０３の上部と前記第２の柱状シリコン層１１０の下部に形成された第３の拡散層１２７とを有し、前記コンタクト電極１４０ｃは前記第３の拡散層１２７と接続している。
上記半導体装置はまた、前記第２の柱状シリコン層１１０と前記コンタクト電極１４０ｃとの間に形成されたゲート絶縁膜１３７を有する。
上記半導体装置の前記第２の柱状シリコン層１１０のフィン状シリコン層に直交する方向の幅は前記フィン状シリコン層１０３自身に直交する方向の幅と同じである。
上記半導体装置はまた、前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有する。
上記半導体装置の前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じである。
また、上記半導体装置は、前記シリコン基板１０１上に形成された前記フィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された前記第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された第１の柱状シリコン層１１１と、ここで、前記第１の柱状シリコン層１１１のフィン状シリコン層に直交する方向の幅は前記フィン状シリコン層１０３自身に直交する方向の幅と同じであり、前記第１の柱状シリコン層１１１の周囲に形成されたゲート絶縁膜１３８と、前記ゲート絶縁膜１３８の周囲に形成された金属からなるゲート電極１４０ａと、前記ゲート電極１４０ａに接続された前記フィン状シリコン層１０３に直交する方向に延在する金属からなるゲート配線１４０ｂと、前記ゲート電極１４０ａと前記ゲート配線１４０ｂの周囲と底部に形成された前記ゲート絶縁膜１３８と、前記ゲート電極１４０ａの外側の幅と前記ゲート配線１４０ｂの幅は同じであり、前記第１の柱状シリコン層１１１の上部に形成された第１の拡散層１２１と、前記フィン状シリコン層１０３の上部と前記柱状シリコン層１１１の下部に形成された前記第３の拡散層１２７と、を有する。
以上により、第２の柱状シリコン層１１０と第２の柱状シリコン層１１０周囲に形成されるコンタクト電極１４０ｃとコンタクト配線とで形成される構造は、コンタクト電極１４０ｃが前記第３の拡散層と接続すること以外はトランジスタ構造と同じ構造であるため、工程数を削減することができる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第１のポリシリコン
１０７．第３の絶縁膜
１０８．第２のレジスト
１０９．第３のレジスト
１１０．第２の柱状シリコン層
１１１．第１の柱状シリコン層
１１２．第３の絶縁膜
１１３．第３の絶縁膜
１１４．第２のダミーゲート
１１５．第１のダミーゲート
１１６．第２の絶縁膜
１１７．第２の絶縁膜
１１８．第４の絶縁膜
１１９．第４のレジスト
１２０．第２の拡散層
１２１．第１の拡散層
１２２．第２のポリシリコン
１２３．第４のダミーゲート
１２４．第３のダミーゲート
１２５．第４の絶縁膜
１２６．第４の絶縁膜
１２７．第３の拡散層
１２８．第５の絶縁膜
１２９．第５の絶縁膜からなるサイドウォール
１３０．第５の絶縁膜からなるサイドウォール
１３１．金属と半導体の化合物
１３２．金属と半導体の化合物
１３３．金属と半導体の化合物
１３４．層間絶縁膜
１３５．ゲート絶縁膜
１３６．第５のレジスト
１３７．ゲート絶縁膜
１３８．ゲート絶縁膜
１３９．ゲート絶縁膜
１４０．金属
１４０ａ．ゲート電極
１４０ｂ．ゲート配線
１４０ｃ．コンタクト電極
１４０ｄ．コンタクト配線
１４１．酸化膜
１４２．第６のレジスト
１４３．コンタクト孔
１４４．コンタクト孔
１４５．第７のレジスト
１４６．コンタクト孔
１４７．金属
１４８．コンタクト
１４９．コンタクト
１５０．コンタクト
１５１．第８のレジスト
１５２．第８のレジスト
１５３．第８のレジスト
１５４．金属配線
１５５．金属配線
１５６．金属配線

Claims (4)

  1. 半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１のゲート配線と第１の柱状半導体層を形成するための第２のレジストと、コンタクト電極に接続する第１のコンタクト配線と第２の柱状半導体層を形成するための第３のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
    前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
    前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第３の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第３の拡散層上に金属と半導体の化合物を形成する第４工程と、
    前記第４工程の後、層間絶縁膜を堆積し化学機械研磨し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第５のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第４のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 半導体基板上に形成されたフィン状半導体層と、
    前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    前記フィン状半導体層上に形成された第２の柱状半導体層と、
    前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
    前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるコンタクト配線と、
    前記フィン状半導体層の上部と前記第２の柱状半導体層の下部に形成された第３の拡散層と、
    を有し、
    前記コンタクト電極は前記第３の拡散層と接続されており、
    さらに、
    前記半導体基板上に形成された前記フィン状半導体層と、
    前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、
    前記フィン状半導体層上に形成された第１の柱状半導体層と、前記第１の柱状半導体層の前記フィン状半導体層に直交する方向の幅は前記フィン状半導体層自身に直交する方向の前記フィン状半導体層の幅と同じであり、
    前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
    前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、
    前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、
    前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、
    前記第１の柱状半導体層の上部に形成された第１の拡散層と、
    前記フィン状半導体層の上部と前記第１の柱状半導体層の下部に形成された前記第３の拡散層と、
    を有することを特徴とする半導体装置。
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