JP5657151B1 - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供する。【解決手段】本発明の半導体装置は、半導体基板上に形成された第１のフィン状半導体層と、その周囲に形成された第１の絶縁膜と、第１のフィン状半導体層上に形成された第１の柱状半導体層と、その周囲に形成された第１のゲート絶縁膜と、その周囲に形成され前記第１のフィン状半導体層に直交する方向に延在する第１のゲート配線と、前記第１の柱状半導体層の下部に形成された第２の拡散層と、前記第１の柱状半導体層上部周辺を取り囲む第３のゲート絶縁膜と、これを取り囲む第１のコンタクト電極と、前記第１のコンタクト電極上部と前記第１の柱状半導体層上部とを接続する第２のコンタクト電極と、前記第２のコンタクト電極上に形成された第１の磁気トンネル接合記憶素子とを有する。【選択図】図１

Description

本発明は半導体装置、及び半導体装置の製造方法に関する。
近年、磁気抵抗メモリが開発されている（例えば、特許文献１を参照）。
特許文献１図４Ａに示されているようなＳＴＴ−ＭＲＡＭアレイの従来の構成では、ソース・ライン（ＳＬ）は、ワード・ラインに対して直交でありかつビット・ライン（ＢＬ）に対して平行である。この構成を平面トランジスタを用いて形成すると、特許文献１図４Ｂに示されるように、ソースラインに対して付加的な金属１を生ずるので、ビット・セル・アレイに対して使用される面積を増大させ、そして大きいビット・セル寸法となる。
基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている。（例えば、特許文献２を参照）。
シリコン柱が細くなると、シリコンの密度は５×１０22個／ｃｍ3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。
従来のＳＧＴでは、チャネル濃度を１０17ｃｍ-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献３を参照）。
平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献４を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。
特開２０１３−９３５９２号公報 特開２００４−３５６３１４号公報 特開２００４−３５６３１４号公報 特開平１１−２９７９８４号公報
そこで、セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板上に形成された第１のフィン状半導体層と、前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜と、前記第１のフィン状半導体層上に形成された第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成され、前記第１のフィン状半導体層に直交する方向に延在する第１のゲート配線と、前記第１の柱状半導体層の下部に形成された第２の拡散層と、前記第１の柱状半導体層上部周辺を取り囲む第３のゲート絶縁膜と、前記第３のゲート絶縁膜を取り囲む第１のコンタクト電極と、前記第１のコンタクト電極上部と前記第１の柱状半導体層上部とを接続する第２のコンタクト電極と、前記第２のコンタクト電極上に形成された第１の磁気トンネル接合記憶素子と、を有することを特徴とする。
また、前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
また、前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
また、前記第１のゲート配線に直交する方向に延在する前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線を有することを特徴とする。
また、前記第１のフィン状半導体層上に形成された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成され、前記第１のフィン状半導体層に直交する方向に延在する第２のゲート配線と、前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、前記第２の柱状半導体層上部周辺を取り囲む第４のゲート絶縁膜と、前記第４のゲート絶縁膜を取り囲む第３のコンタクト電極と、前記第３のコンタクト電極上部と前記第２の柱状半導体層上部とを接続する第４のコンタクト電極と、前記第４のコンタクト電極上に形成された第２の磁気トンネル接合記憶素子と、前記第２の拡散層は前記第１のフィン状半導体層に更に形成されることを特徴とし、前記第２の拡散層はソース線として機能することを特徴とする。
また、前記第１のゲート配線と前記第２のゲート配線とは、金属からなることを特徴とする。
また、前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることを特徴とする。
また、前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程と、
前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１及び第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程と、
前記第５工程の後、露出した前記第１及び第２のゲート絶縁膜となるゲート絶縁膜を除去し、第３及び第４のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の上部周囲と前記第２の柱状半導体層の上部周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極配線を形成し、前記第２の柱状半導体層の周囲に第３のコンタクト電極配線を形成し、前記第１の柱状半導体層と前記第２の柱状半導体層上部に露出した前記第３及び第４のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第２のコンタクト電極配線と第４のコンタクト電極配線を形成し、前記第１のコンタクト電極配線と前記第２のコンタクト電極配線と前記第３のコンタクト電極配線と前記第４のコンタクト電極配線とをエッチングすることで、前記第１のコンタクト電極と前記第２のコンタクト電極と前記第３のコンタクト電極と前記第４のコンタクト電極を形成する第６工程と、
前記第６工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部を露出し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部に第１及び第２の磁気トンネル接合記憶素子を形成する第７工程と、を有することを特徴とする。
また、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。
本発明によれば、柱状半導体層を用いることによりセル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することができる。
第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、を有することを特徴とする半導体装置により、セル面積を小さくすることができ、ソース線とビット線を異なる階層に形成することができる。
また、第１の絶縁膜により隣接するフィン状半導体層を分離することができ、第１のフィン状半導体層に形成された第２の拡散層を用いて、各メモリセルのソースを相互に接続することができ、第２の拡散層はソース線として機能することができる。すなわち、磁気トンネル接合記憶素子を有するメモリにおいて、ソース線とビット線を異なる階層に形成することができ、ソース線とビット線を平行に形成し、かつセル面積を小さくすることができる。
柱状半導体層上部に拡散層を形成せず、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させることができる。従って、柱状半導体層上部に拡散層を形成する工程を削減することができる。
前記第１のゲート配線と前記第２のゲート配線とは、金属からなることにより、高速動作を行うことができる。
前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることにより、フィン状半導体層と柱状半導体層とゲート配線とが、直交する二枚のマスクにて形成されたものであり、合わせずれを回避することができる。
前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とすることにより、本半導体装置がゲートラストにより形成され、ゲート配線とフィン状半導体層との絶縁を確かなものとすることができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
以下に、図面に基づいて本発明の実施の形態について説明する。本発明の実施の形態に係る半導体装置の構造を図１に示す。
図1（ａ）左下のメモリセルは、半導体基板１０１上に形成された第１のフィン状半導体層１０４と、前記第１のフィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、前記第１のフィン状半導体層１０４上に形成された第１の柱状半導体層１１３と、前記第１の柱状半導体層１１３の周囲に形成された第１のゲート絶縁膜１３２ａと、前記第１のゲート絶縁膜１３２ａの周囲に形成され、前記第１のフィン状半導体層１０４に直交する方向に延在する第１のゲート配線１３３ａと、前記第１の柱状半導体層１１３の下部に形成された第２の拡散層１２４と、前記第１の柱状半導体層１１３上部周辺を取り囲む第３のゲート絶縁膜１３４ａと、前記第３のゲート絶縁膜１３４ａを取り囲む第１のコンタクト電極１３９ａと、前記第１のコンタクト電極１３９ａ上部と前記第１の柱状半導体層１１３上部とを接続する第２のコンタクト電極１４０ａと、前記第２のコンタクト電極１４０ａ上に形成された第１の磁気トンネル接合記憶素子（１４３ａ、１４４ａ、１４５ａ）と、を有する。
第１の磁気トンネル接合記憶素子は、固定相１４３ａ、トンネル障壁層１４４ａ、自由層１４５ａからなる。固定相１４３ａと第２のコンタクト電極１４０ａとの間に下部電極１４２ａを有する。自由層１４５ａ上部に上部電極１４６ａを有する。
前記第１のコンタクト電極１３９ａは金属からなり、前記第１のコンタクト電極１３９ａの金属の仕事関数は、ｎ型半導体として機能するときは、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
前記第１のコンタクト電極１３９ａは金属からなり、前記第１のコンタクト電極１３９ａの金属の仕事関数は、ｐ型半導体として機能するときは、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
前記第１のコンタクト電極１３９ａの金属と前記第２のコンタクト電極１４０ａの金属とは同じ金属を用いてもよい。
前記第１のゲート配線１３３ａに直交する方向に延在する、前記第１の磁気トンネル接合記憶素子１４３ａ、１４４ａ、１４５ａの上部に接続された第１のビット線１５２ａを有する。
図1（ａ）右下のメモリセルは、前記第１のフィン状半導体層１０４上に形成された第２の柱状半導体層１１４と、前記第２の柱状半導体層１１４の周囲に形成された第２のゲート絶縁膜１３２ｂと、前記第２のゲート絶縁膜１３２ｂの周囲に形成され、前記第１のフィン状半導体層１０４に直交する方向に延在する第２のゲート配線１３３ｂと、前記第２の柱状半導体層１１４の下部に形成された前記第２の拡散層１２４と、前記第２の柱状半導体層１１４上部周辺を取り囲む第４のゲート絶縁膜１３４ｂと、前記第４のゲート絶縁膜１３４ｂを取り囲む第３のコンタクト電極１３９ｂと、前記第３のコンタクト電極１３９ｂ上部と前記第２の柱状半導体層１１４上部とを接続する第４のコンタクト電極１４０ｂと、前記第４のコンタクト電極１４０ｂ上に形成された第２の磁気トンネル接合記憶素子（１４３ｂ、１４４ｂ、１４５ｂ）と、を有する。
第２の磁気トンネル接合記憶素子は、固定相１４３ｂ、トンネル障壁層１４４ｂ、自由層１４５ｂからなる。固定相１４３ａと第４のコンタクト電極１４０ｂとの間に下部電極１４２ｂを有する。自由層１４５ｂ上部に上部電極１４６ｂを有する。
前記第２のゲート配線１３３ｂに直交する方向に延在する、前記第２の磁気トンネル接合記憶素子１４３ｂ、１４４ｂ、１４５ｂの上部に接続された第１のビット線１５２ａを有する。
前記第２の拡散層１２４は前記第１のフィン状半導体層１０４に更に形成されることを特徴とし、前記第２の拡散層１２４はソース線として機能する。
前記第１のゲート配線１３３ａと前記第２のゲート配線１３３ｂとは、金属からなることが好ましい。
図1（ａ）左上のメモリセルは、半導体基板１０１上に形成された第１のフィン状半導体層１０５と、前記第１のフィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、前記第１のフィン状半導体層１０５上に形成された第１の柱状半導体層１１５と、前記第１の柱状半導体層１１５の周囲に形成された第１のゲート絶縁膜１３２ａと、前記第１のゲート絶縁膜１３２ａの周囲に形成され、前記第１のフィン状半導体層１０５に直交する方向に延在する第１のゲート配線１３３ａと、前記第１の柱状半導体層１１５の下部に形成された第２の拡散層１２５と、前記第１の柱状半導体層１１５上部周辺を取り囲む第３のゲート絶縁膜１３４ａと、前記第３のゲート絶縁膜１３４ａを取り囲む第１のコンタクト電極１３９ｃと、前記第１のコンタクト電極１３９ｃ上部と前記第１の柱状半導体層１１５上部とを接続する第２のコンタクト電極１４０ｃと、前記第２のコンタクト電極１４０ｃ上に形成された第１の磁気トンネル接合記憶素子（１４３ｃ、１４４ｃ、１４５ｃ）と、を有する。
第１の磁気トンネル接合記憶素子は、固定相１４３ｃ、トンネル障壁層１４４ｃ、自由層１４５ｃからなる。固定相１４３ｃと第２のコンタクト電極１４０ｃとの間に下部電極１４２ｃを有する。自由層１４５ｃ上部に上部電極１４６ｃを有する。
前記第１のゲート配線１３３ａに直交する方向に延在する、前記第１の磁気トンネル接合記憶素子１４３ｃ、１４４ｃ、１４５ｃの上部に接続された第１のビット線１５２ｂを有する。
図1（ａ）右上のメモリセルは、前記第１のフィン状半導体層１０５上に形成された第２の柱状半導体層１１６と、前記第２の柱状半導体層１１６の周囲に形成された第２のゲート絶縁膜１３２ｂと、前記第２のゲート絶縁膜１３２ｂの周囲に形成され、前記第１のフィン状半導体層１０５に直交する方向に延在する第２のゲート配線１３３ｂと、前記第２の柱状半導体層１１６の下部に形成された前記第２の拡散層１２５と、前記第２の柱状半導体層１１６上部周辺を取り囲む第４のゲート絶縁膜１３４ｂと、前記第４のゲート絶縁膜１３４ｂを取り囲む第３のコンタクト電極１３９ｄと、前記第３のコンタクト電極１３９ｄ上部と前記第２の柱状半導体層１１６上部とを接続する第４のコンタクト電極１４０ｄと、前記第４のコンタクト電極１４０ｄ上に形成された第２の磁気トンネル接合記憶素子１４３ｄ、１４４ｄ、１４５ｄと、を有する。
第２の磁気トンネル接合記憶素子は、固定相１４３ｄ、トンネル障壁層１４４ｄ、自由層１４５ｄからなる。固定相１４３ｄと第４のコンタクト電極１４０ｄとの間に下部電極１４２ｄを有する。自由層１４５ｄ上部に上部電極１４６ｄを有する。
前記第２のゲート配線１３３ｂに直交する方向に延在する、前記第２の磁気トンネル接合記憶素子１４３ｄ、１４４ｄ、１４５ｄの上部に接続された第１のビット線１５２ｂを有する。
前記第２の拡散層１２５は前記第１のフィン状半導体層１０５に更に形成されることを特徴とし、前記第２の拡散層１２５はソース線として機能する。
以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図２〜図４５を参照して説明する。
まず、半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。
図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２、１０３を形成する。
図３に示すように、シリコン基板１０１をエッチングし、第１のフィン状シリコン層１０４、１０５を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
図４に示すように、第１のレジスト１０２、１０３を除去する。
図５に示すように、第１のフィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
図６に示すように、第１の絶縁膜１０６をエッチバックし、第１のフィン状シリコン層１０４、１０５の上部を露出する。
以上により半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
次に、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。
図７に示すように、前記第１のフィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜が好ましい。
図８に示すように、前記第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積し平坦化する。
図９に示すように、前記第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。
図１０に示すように、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジスト１１１、１１２を、前記第１のフィン状シリコン層１０４、１０５の方向に対して垂直の方向に形成する。
図１１に示すように、前記第３の絶縁膜１１０と前記第１のポリシリコン１０９と前記第２の絶縁膜１０７、１０８と前記第１のフィン状シリコン層１０４、１０５をエッチングすることにより、第１の柱状シリコン層１１３、１１５と前記第１のポリシリコンによる第１のダミーゲート１０９ａと第２の柱状シリコン層１１４、１１６と前記第１のポリシリコンによる第２のダミーゲート１０９ｂを形成する。このとき、第３の絶縁膜１１０は、分離され、第３の絶縁膜１１０ａ、１１０ｂとなる。また、第２の絶縁膜１０７、１０８は分離され、第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂとなる。このとき、第２のレジスト１１１、１１２がエッチング中に除去された場合、第３の絶縁膜１１０ａ、１１０ｂがハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
図１２に示すように、第２のレジスト１１１、１１２を除去する。
以上により、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。
次に、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。
図１３に示すように、前記第１の柱状シリコン層１１３、１１５と前記第２の柱状シリコン層１１４、１１６と前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂの周囲に第４の絶縁膜１１７を形成する。第４の絶縁膜１１７は、酸化膜が好ましい。
図１４に示すように、第４の絶縁膜１１７の周囲に第２のポリシリコン１２３を堆積する。
図１５に示すように、第２のポリシリコン１２３をエッチングすることにより、前記第１のダミーゲート１０９ａと前記第１の柱状シリコン層１１３、１１５と前記第２のダミーゲート１０９ｂと前記第２の柱状シリコン層１１４、１１６の側壁に残存させ、第３のダミーゲート１２３ａと第４のダミーゲート１２３ｂを形成する。このとき、第４の絶縁膜１１７は分離され、第４の絶縁膜１１７ａ、１１７ｂとなってもよい。
以上により、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。
次に、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程を示す。
図１６に示すように、不純物を導入し、前記第１の柱状シリコン層１１３、１１５下部と前記第２の柱状シリコン層１１４、１１６下部と第１のフィン状シリコン層１０４、１０５上部に第２の拡散層１２４、１２５を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
図１７に示すように、前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂの周囲に、第５の絶縁膜１２６を形成する。第５の絶縁膜１２６は、窒化膜が好ましい。
図１８に示すように、第５の絶縁膜１２６をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１２６ａ、１２６ｂを形成する。
図１９に示すように、前記第２の拡散層１２４、１２５上に金属と半導体の化合物１２７ａ、１２７ｂ、１２７ｃ、１２８ａ、１２８ｂ、１２８ｃを形成する。このとき、第３のダミーゲート１２３ａ上部、第４のダミーゲート１２３ｂ上部にも金属と半導体の化合物１２９ａ、１２９ｂが形成されてもよい。
以上により、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程が示された。
次に、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１及び第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程を示す。
図２０に示すように、窒化膜１３０を堆積し、層間絶縁膜１３１を堆積する。
図２１に示すように、化学機械研磨し、前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂと前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂの上部を露出する。このとき、第３のダミーゲート１２３ａ上部、第４のダミーゲート１２３ｂ上部の金属と半導体の化合物１２９ａ、１２９ｂを除去する。
図２２に示すように、前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂと前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂを除去する。
図２３に示すように、前記第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂと前記第４の絶縁膜１１７ａ、１１７ｂを除去する。
図２４に示すように、第１及び第２のゲート絶縁膜となるゲート絶縁膜１３２を前記第１の柱状シリコン層１１３、１１５の周囲と前記第２の柱状シリコン層１１４、１１６の周囲と前記第５の絶縁膜１２６ａ、１２６ｂの内側に形成する。
図２５に示すように、金属１３３を堆積する。
図２６に示すように、金属１３３のエッチバックを行い、前記第１の柱状シリコン層１１３、１１５の周囲に第１のゲート配線１３３ａを形成し、前記第２の柱状シリコン層１１４、１１６の周囲に第２のゲート配線１３３ｂを形成する。
以上により、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１及び第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程が示された。
次に、露出した前記第１及び第２のゲート絶縁膜となるゲート絶縁膜を除去し、第３及び第４のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の上部周囲と前記第２の柱状半導体層の上部周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極配線を形成し、前記第２の柱状半導体層の周囲に第３のコンタクト電極配線を形成し、前記第１の柱状半導体層と前記第２の柱状半導体層上部に露出した前記第３及び第４のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第２のコンタクト電極配線と第４のコンタクト電極配線を形成し、前記第１のコンタクト電極配線と前記第２のコンタクト電極配線と前記第３のコンタクト電極配線と前記第４のコンタクト電極配線をエッチングすることで、前記第１のコンタクト電極と前記第２のコンタクト電極と前記第３のコンタクト電極と前記第４のコンタクト電極を形成する第６工程を示す。
図２７に示すように、露出した前記第１及び第２のゲート絶縁膜となるゲート絶縁膜１３２を除去する。前記第１及び第２のゲート絶縁膜となるゲート絶縁膜１３２は分離され、第１のゲート絶縁膜１３２ａ、第２のゲート絶縁膜１３２ｂとなる。
図２８に示すように、第３及び第４のゲート絶縁膜となるゲート絶縁膜１３４を前記第１の柱状シリコン層１１３、１１５の上部周囲と前記第２の柱状シリコン層１１４、１１６の上部周囲と前記第５の絶縁膜１２６ａ、１２６ｂの内側に形成する。
図２９に示すように、金属１３５を堆積する。
図３０に示すように、金属１３５のエッチバックを行い、前記第１の柱状シリコン層１１３、１１５の上部周囲に第１のコンタクト電極配線１３５ａを形成し、前記第２の柱状シリコン層１１４、１１６の周囲に第３のコンタクト電極配線１３５ｂを形成する。
図３１に示すように、前記第１の柱状シリコン層１１３、１１５と前記第２の柱状シリコン層１１４、１１６上部に露出した前記第３及び第４のゲート絶縁膜となるゲート絶縁膜１３４を除去する。前記第３及び第４のゲート絶縁膜となるゲート絶縁膜１３４は分離され、第３のゲート絶縁膜１３４ａ、第４のゲート絶縁膜１３４ｂとなる。
図３２に示すように、金属を堆積し、エッチバックし、第２のコンタクト電極配線１３６ａと第４のコンタクト電極配線１３６ｂを形成する。
図３３に示すように、第３のレジスト１３７、１３８を形成する。
図３４に示すように、前記第１のコンタクト電極配線１３５ａと前記第２のコンタクト電極配線１３６ａと前記第３のコンタクト電極配線１３５ｂと前記第４のコンタクト電極配線１３６ｂとをエッチングすることで、前記第１のコンタクト電極１３９ａ、１３９ｃと前記第２のコンタクト電極１４０ａ、１４０ｃと前記第３のコンタクト電極１３９ｂ、１３９ｄと前記第４のコンタクト電極１４０ｂ、１４０ｄを形成する
図３５に示すように、第３のレジスト１３７、１３８を除去する。
以上により、露出した前記第１及び第２のゲート絶縁膜となるゲート絶縁膜を除去し、第３及び第４のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の上部周囲と前記第２の柱状半導体層の上部周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極配線を形成し、前記第２の柱状半導体層の周囲に第３のコンタクト電極配線を形成し、前記第１の柱状半導体層と前記第２の柱状半導体層上部に露出した前記第３及び第４のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第２のコンタクト電極配線と第４のコンタクト電極配線を形成し、前記第１のコンタクト電極配線と前記第２のコンタクト電極配線と前記第３のコンタクト電極配線と前記第４のコンタクト電極配線をエッチングすることで、前記第１のコンタクト電極と前記第２のコンタクト電極と前記第３のコンタクト電極と前記第４のコンタクト電極を形成する第６工程が示された。
次に、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部を露出し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部に第１及び第２の磁気トンネル接合記憶素子を形成する第７工程を示す。
図３６に示すように、第２の層間絶縁膜１４１を堆積し、平坦化し、前記第２のコンタクト電極１４０ａ、１４０ｃ上部と前記第４のコンタクト電極１４０ｂ、１４０ｄ上部を露出する。
図３７に示すように、下部電極のための金属１４２と固定相のための膜１４３、トンネル障壁層のための膜１４４、自由層のための膜１４５、上部電極のための金属１４６を堆積する。
固定相のための膜１４３は、ＣｏＦｅＢが好ましい。また、トンネル障壁層のための膜１４４は、ＭｇＯが好ましい。また、自由層のための膜１４５は、ＣｏＦｅＢが好ましい。また、２重ＭｇＯ自由層層構造としてもよい。
図３８に示すように、第１及び第２の磁気トンネル接合記憶素子を形成するための第４のレジスト１４７、１４８、１４９、１５０を形成する。
図３９に示すように、下部電極のための金属１４２と固定相のための膜１４３、トンネル障壁層のための膜１４４、自由層のための膜１４５、上部電極のための金属１４６をエッチングする。金属１４２は、分離され、下部電極１４２ａ、１４２ｂ、１４２ｃ、１４２ｄとなる。また、固定相のための膜１４３は、分離され、固定相１４３ａ、１４３ｂ、１４３ｃ、１４３ｄとなる。また、トンネル障壁層のための膜１４４は分離され、トンネル障壁層１４４ａ、１４４ｂ、１４４ｃ、１４４ｄとなる。自由層のための膜１４５は分離され、自由層１４５ａ、１４５ｂ、１４５ｃ、１４５ｄとなる。また、上部電極のための金属１４６は分離され、上部電極１４６ａ、１４６ｂ、１４６ｃ、１４６ｄとなる。
図４０に示すように、第４のレジスト１４７、１４８、１４９、１５０を除去する。
図４１に示すように、第３の層間絶縁膜１５１を堆積し、エッチバックし、上部電極１４６ａ、１４６ｂ、１４６ｃ、１４６ｄ上部を露出する。
図４２に示すように、金属１５２を堆積する。
図４３に示すように、ビット線を形成するため第５のレジスト１５３、１５４を形成する。
図４４に示すように、金属１５２をエッチングし、ビット線１５２ａ、１５２ｂを形成する。
図４５に示すように、第５のレジスト１５３、１５４を除去する。
以上により、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部を露出し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部に第１及び第２の磁気トンネル接合記憶素子を形成する第７工程が示された。
以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．第１のフィン状シリコン層
１０５．第１のフィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０７ａ．第２の絶縁膜
１０７ｂ．第２の絶縁膜
１０８．第２の絶縁膜
１０８ａ．第２の絶縁膜
１０８ｂ．第２の絶縁膜
１０９．第１のポリシリコン
１０９ａ．第１のダミーゲート
１０９ｂ．第２のダミーゲート
１１０．第３の絶縁膜
１１０ａ．第３の絶縁膜
１１０ｂ．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第１の柱状シリコン層
１１４．第２の柱状シリコン層
１１５．第１の柱状シリコン層
１１６．第２の柱状シリコン層
１１７．第４の絶縁膜
１１７ａ．第４の絶縁膜
１１７ｂ．第４の絶縁膜
１２３．第２のポリシリコン
１２３ａ．第３のダミーゲート
１２３ｂ．第４のダミーゲート
１２４．第２の拡散層
１２５．第２の拡散層
１２６．第５の絶縁膜
１２６ａ．第５の絶縁膜からなるサイドウォール
１２６ｂ．第５の絶縁膜からなるサイドウォール
１２７ａ．金属と半導体の化合物
１２７ｂ．金属と半導体の化合物
１２７ｃ．金属と半導体の化合物
１２８ａ．金属と半導体の化合物
１２８ｂ．金属と半導体の化合物
１２８ｃ．金属と半導体の化合物
１２９ａ．金属と半導体の化合物
１２９ｂ．金属と半導体の化合物
１３０．窒化膜
１３１．層間絶縁膜
１３２．ゲート絶縁膜
１３２ａ．第１のゲート絶縁膜
１３２ｂ．第２のゲート絶縁膜
１３３．金属
１３３ａ．第１のゲート配線
１３３ｂ．第２のゲート配線
１３４．ゲート絶縁膜
１３４ａ．第３のゲート絶縁膜
１３４ｂ．第４のゲート絶縁膜
１３５．金属
１３５ａ．第１のコンタクト電極配線
１３５ｂ．第３のコンタクト電極配線
１３６ａ．第２のコンタクト電極配線
１３６ｂ．第４のコンタクト電極配線
１３７．第３のレジスト
１３８．第３のレジスト
１３９ａ．第１のコンタクト電極
１３９ｂ．第３のコンタクト電極
１３９ｃ．第１のコンタクト電極
１３９ｄ．第３のコンタクト電極
１４０ａ．第２のコンタクト電極
１４０ｂ．第４のコンタクト電極
１４０ｃ．第２のコンタクト電極
１４０ｄ．第４のコンタクト電極
１４１．第２の層間絶縁膜
１４２．下部電極のための金属
１４２ａ．下部電極
１４２ｂ．下部電極
１４２ｃ．下部電極
１４２ｄ．下部電極
１４３．固定相のための膜
１４３ａ．固定相
１４３ｂ．固定相
１４３ｃ．固定相
１４３ｄ．固定相
１４４．トンネル障壁層のための膜
１４４ａ．トンネル障壁層
１４４ｂ．トンネル障壁層
１４４ｃ．トンネル障壁層
１４４ｄ．トンネル障壁層
１４５．自由層のための膜
１４５ａ．自由層
１４５ｂ．自由層
１４５ｃ．自由層
１４５ｄ．自由層
１４６．上部電極のための金属
１４６ａ．上部電極
１４６ｂ．上部電極
１４６ｃ．上部電極
１４６ｄ．上部電極
１４７．第４のレジスト
１４８．第４のレジスト
１４９．第４のレジスト
１５０．第４のレジスト
１５１．第３の層間絶縁膜
１５２．金属
１５２ａ．ビット線
１５２ｂ．ビット線
１５３．第５のレジスト
１５４．第５のレジスト

Claims (10)

  1. 半導体基板上に形成された第１のフィン状半導体層と、
    前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜と、
    前記第１のフィン状半導体層上に形成された第１の柱状半導体層と、
    前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲に形成され、前記第１のフィン状半導体層に直交する方向に延在する第１のゲート配線と、
    前記第１の柱状半導体層の下部に形成された第２の拡散層と、
    前記第１の柱状半導体層上部周辺を取り囲む第３のゲート絶縁膜と、
    前記第３のゲート絶縁膜を取り囲む第１のコンタクト電極と、
    前記第１のコンタクト電極上部と前記第１の柱状半導体層上部とを接続する第２のコンタクト電極と、
    前記第２のコンタクト電極上に形成された第１の磁気トンネル接合記憶素子と、
    を有することを特徴とする半導体装置。
  2. 前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１のゲート配線に直交する方向に延在する前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線を有することを特徴とする請求項１に記載の半導体装置。
  5. 前記第１のフィン状半導体層上に形成された第２の柱状半導体層と、
    前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲に形成され、前記第１のフィン状半導体層に直交する方向に延在する第２のゲート配線と、
    前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、
    前記第２の柱状半導体層上部周辺を取り囲む第４のゲート絶縁膜と、
    前記第４のゲート絶縁膜を取り囲む第３のコンタクト電極と、
    前記第３のコンタクト電極上部と前記第２の柱状半導体層上部とを接続する第４のコンタクト電極と、
    前記第４のコンタクト電極上に形成された第２の磁気トンネル接合記憶素子と、
    前記第２の拡散層は前記第１のフィン状半導体層に更に形成されることを特徴とし、
    前記第２の拡散層はソース線として機能することを特徴とする請求項４に記載の半導体装置。
  6. 前記第１のゲート配線と前記第２のゲート配線とは、金属からなることを特徴とする請求項５に記載の半導体装置。
  7. 前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることを特徴とする請求項５に記載の半導体装置。
  8. 前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とする請求項５に記載の半導体装置。
  9. 半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    前記第１工程の後、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
    前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
    前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程と、
    前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１及び第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程と、
    前記第５工程の後、露出した前記第１及び第２のゲート絶縁膜となるゲート絶縁膜を除去し、第３及び第４のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の上部周囲と前記第２の柱状半導体層の上部周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極配線を形成し、前記第２の柱状半導体層の周囲に第３のコンタクト電極配線を形成し、前記第１の柱状半導体層と前記第２の柱状半導体層上部に露出した前記第３及び第４のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第２のコンタクト電極配線と第４のコンタクト電極配線を形成し、前記第１のコンタクト電極配線と前記第２のコンタクト電極配線と前記第３のコンタクト電極配線と前記第４のコンタクト電極配線とをエッチングすることで、第１のコンタクト電極と第２のコンタクト電極と第３のコンタクト電極と第４のコンタクト電極を形成する第６工程と、
    前記第６工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部を露出し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部に第１及び第２の磁気トンネル接合記憶素子を形成する第７工程と、
    を有することを特徴とする半導体装置の製造方法。
  10. 前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする請求項９に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014203303A1 (ja) * 2013-06-17 2014-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2015121961A1 (ja) * 2014-02-14 2015-08-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
US10109675B2 (en) 2017-03-08 2018-10-23 International Business Machines Corporation Forming self-aligned contacts on pillar structures
US9966529B1 (en) 2017-03-17 2018-05-08 Headway Technologies, Inc. MgO insertion into free layer for magnetic memory applications
EP3404702A1 (en) * 2017-05-15 2018-11-21 IMEC vzw A method for forming vertical channel devices
KR102465533B1 (ko) * 2017-11-21 2022-11-11 삼성전자주식회사 수직 채널을 가지는 반도체 소자
US10355045B1 (en) * 2017-12-29 2019-07-16 Spin Memory, Inc. Three dimensional perpendicular magnetic junction with thin-film transistor
US10629649B2 (en) 2017-12-29 2020-04-21 Spin Memory, Inc. Method of making a three dimensional perpendicular magnetic tunnel junction with thin-film transistor
US10665773B2 (en) 2018-01-26 2020-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride capping layer for spin torque transfer (STT)-magnetoresistive random access memory (MRAM)
US10797223B2 (en) * 2018-01-29 2020-10-06 Globalfoundries Singapore Pte. Ltd. Integrated circuits with magnetic random access memory (MRAM) devices and methods for fabricating such devices
US11417829B2 (en) 2018-05-18 2022-08-16 Integrated Silicon Solution, (Cayman) Inc. Three dimensional perpendicular magnetic tunnel junction with thin film transistor array
WO2020129237A1 (ja) 2018-12-21 2020-06-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ３次元半導体装置の製造方法
US10950782B2 (en) 2019-02-14 2021-03-16 Headway Technologies, Inc. Nitride diffusion barrier structure for spintronic applications
US11437273B2 (en) * 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US11264566B2 (en) 2019-06-21 2022-03-01 Headway Technologies, Inc. Magnetic element with perpendicular magnetic anisotropy (PMA) and improved coercivity field (Hc)/switching current ratio
US11264560B2 (en) 2019-06-21 2022-03-01 Headway Technologies, Inc. Minimal thickness, low switching voltage magnetic free layers using an oxidation control layer and magnetic moment tuning layer for spintronic applications

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08116060A (ja) * 1994-10-18 1996-05-07 Furontetsuku:Kk 電界効果トランジスタ
JP2002329846A (ja) * 2001-03-28 2002-11-15 Hynix Semiconductor Inc マグネチックラムおよびその形成方法
JP2003218328A (ja) * 2002-01-08 2003-07-31 Samsung Electronics Co Ltd 高集積磁性体メモリ素子及びその駆動方法
JP2008218514A (ja) * 2007-02-28 2008-09-18 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
WO2009102061A1 (ja) * 2008-02-15 2009-08-20 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法
JP2010114143A (ja) * 2008-11-04 2010-05-20 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法
WO2010140615A1 (ja) * 2009-06-03 2010-12-09 株式会社日立製作所 半導体記憶装置
WO2013038553A1 (ja) * 2011-09-15 2013-03-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2013093988A1 (ja) * 2011-12-19 2013-06-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法と半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297984A (ja) 1998-04-07 1999-10-29 Seiko Epson Corp Ｌｄｄ型ｍｏｓトランジスタの構造および形成方法
US6891234B1 (en) 2004-01-07 2005-05-10 Acorn Technologies, Inc. Transistor with workfunction-induced charge layer
JP4108537B2 (ja) 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
US7683428B2 (en) * 2004-01-22 2010-03-23 International Business Machines Corporation Vertical Fin-FET MOS devices
JP2008147587A (ja) 2006-12-13 2008-06-26 Idemitsu Kosan Co Ltd 有機薄膜トランジスタ及び有機薄膜発光トランジスタ
US8144509B2 (en) 2008-06-27 2012-03-27 Qualcomm Incorporated Write operation for spin transfer torque magnetoresistive random access memory with reduced bit cell size
JP5443789B2 (ja) * 2009-03-09 2014-03-19 株式会社東芝 半導体装置
JP4577592B2 (ja) * 2009-04-20 2010-11-10 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP5424270B2 (ja) 2010-05-11 2014-02-26 国立大学法人東京農工大学 半導体ソーラーセル
KR101763420B1 (ko) * 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR20130017647A (ko) * 2011-08-11 2013-02-20 삼성전자주식회사 가변 저항 메모리 장치의 제조 방법
KR20130027155A (ko) * 2011-09-07 2013-03-15 삼성전자주식회사 반도체 기억 소자
US8759178B2 (en) * 2011-11-09 2014-06-24 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
JP5752810B2 (ja) 2012-05-17 2015-07-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08116060A (ja) * 1994-10-18 1996-05-07 Furontetsuku:Kk 電界効果トランジスタ
JP2002329846A (ja) * 2001-03-28 2002-11-15 Hynix Semiconductor Inc マグネチックラムおよびその形成方法
JP2003218328A (ja) * 2002-01-08 2003-07-31 Samsung Electronics Co Ltd 高集積磁性体メモリ素子及びその駆動方法
JP2008218514A (ja) * 2007-02-28 2008-09-18 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
WO2009102061A1 (ja) * 2008-02-15 2009-08-20 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法
JP2010114143A (ja) * 2008-11-04 2010-05-20 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法
WO2010140615A1 (ja) * 2009-06-03 2010-12-09 株式会社日立製作所 半導体記憶装置
WO2013038553A1 (ja) * 2011-09-15 2013-03-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2013093988A1 (ja) * 2011-12-19 2013-06-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法と半導体装置

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