JP5657151B1 - 半導体装置、及び半導体装置の製造方法 - Google Patents
半導体装置、及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5657151B1 JP5657151B1 JP2014010449A JP2014010449A JP5657151B1 JP 5657151 B1 JP5657151 B1 JP 5657151B1 JP 2014010449 A JP2014010449 A JP 2014010449A JP 2014010449 A JP2014010449 A JP 2014010449A JP 5657151 B1 JP5657151 B1 JP 5657151B1
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- insulating film
- contact electrode
- gate
- fin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 313
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 55
- 230000015654 memory Effects 0.000 claims abstract description 37
- 238000009792 diffusion process Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000010410 layer Substances 0.000 claims description 314
- 239000002184 metal Substances 0.000 claims description 64
- 229910052751 metal Inorganic materials 0.000 claims description 64
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 35
- 229920005591 polysilicon Polymers 0.000 claims description 33
- 230000006870 function Effects 0.000 claims description 16
- 150000001875 compounds Chemical class 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 40
- 229910052710 silicon Inorganic materials 0.000 description 40
- 239000010703 silicon Substances 0.000 description 40
- 230000005526 G1 to G0 transition Effects 0.000 description 18
- 230000004888 barrier function Effects 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910019236 CoFeB Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Abstract
Description
前記第1工程の後、前記第1のフィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、第1及び第2のゲート配線と第1の柱状半導体層と第2の柱状半導体層を形成するための第2のレジストを、前記第1のフィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記第1のフィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程と、
前記第2工程の後、前記第1の柱状半導体層前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程と、
前記第1のフィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第2の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第2の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第4工程と、
前記第4の工程の後、層間絶縁膜を堆積し平坦化し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、第1及び第2のゲート絶縁膜となるゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第1の柱状半導体層の周囲に第1のゲート配線を形成し、前記第2の柱状半導体層の周囲に第2のゲート配線を形成する第5工程と、
前記第5工程の後、露出した前記第1及び第2のゲート絶縁膜となるゲート絶縁膜を除去し、第3及び第4のゲート絶縁膜となるゲート絶縁膜を前記第1の柱状半導体層の上部周囲と前記第2の柱状半導体層の上部周囲と前記第5の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第1の柱状半導体層の上部周囲に第1のコンタクト電極配線を形成し、前記第2の柱状半導体層の周囲に第3のコンタクト電極配線を形成し、前記第1の柱状半導体層と前記第2の柱状半導体層上部に露出した前記第3及び第4のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第2のコンタクト電極配線と第4のコンタクト電極配線を形成し、前記第1のコンタクト電極配線と前記第2のコンタクト電極配線と前記第3のコンタクト電極配線と前記第4のコンタクト電極配線とをエッチングすることで、前記第1のコンタクト電極と前記第2のコンタクト電極と前記第3のコンタクト電極と前記第4のコンタクト電極を形成する第6工程と、
前記第6工程の後、第2の層間絶縁膜を堆積し、平坦化し、前記第2のコンタクト電極上部と前記第4のコンタクト電極上部を露出し、前記第2のコンタクト電極上部と前記第4のコンタクト電極上部に第1及び第2の磁気トンネル接合記憶素子を形成する第7工程と、を有することを特徴とする。
固定相のための膜143は、CoFeBが好ましい。また、トンネル障壁層のための膜144は、MgOが好ましい。また、自由層のための膜145は、CoFeBが好ましい。また、2重MgO自由層層構造としてもよい。
102.第1のレジスト
103.第1のレジスト
104.第1のフィン状シリコン層
105.第1のフィン状シリコン層
106.第1の絶縁膜
107.第2の絶縁膜
107a.第2の絶縁膜
107b.第2の絶縁膜
108.第2の絶縁膜
108a.第2の絶縁膜
108b.第2の絶縁膜
109.第1のポリシリコン
109a.第1のダミーゲート
109b.第2のダミーゲート
110.第3の絶縁膜
110a.第3の絶縁膜
110b.第3の絶縁膜
111.第2のレジスト
112.第2のレジスト
113.第1の柱状シリコン層
114.第2の柱状シリコン層
115.第1の柱状シリコン層
116.第2の柱状シリコン層
117.第4の絶縁膜
117a.第4の絶縁膜
117b.第4の絶縁膜
123.第2のポリシリコン
123a.第3のダミーゲート
123b.第4のダミーゲート
124.第2の拡散層
125.第2の拡散層
126.第5の絶縁膜
126a.第5の絶縁膜からなるサイドウォール
126b.第5の絶縁膜からなるサイドウォール
127a.金属と半導体の化合物
127b.金属と半導体の化合物
127c.金属と半導体の化合物
128a.金属と半導体の化合物
128b.金属と半導体の化合物
128c.金属と半導体の化合物
129a.金属と半導体の化合物
129b.金属と半導体の化合物
130.窒化膜
131.層間絶縁膜
132.ゲート絶縁膜
132a.第1のゲート絶縁膜
132b.第2のゲート絶縁膜
133.金属
133a.第1のゲート配線
133b.第2のゲート配線
134.ゲート絶縁膜
134a.第3のゲート絶縁膜
134b.第4のゲート絶縁膜
135.金属
135a.第1のコンタクト電極配線
135b.第3のコンタクト電極配線
136a.第2のコンタクト電極配線
136b.第4のコンタクト電極配線
137.第3のレジスト
138.第3のレジスト
139a.第1のコンタクト電極
139b.第3のコンタクト電極
139c.第1のコンタクト電極
139d.第3のコンタクト電極
140a.第2のコンタクト電極
140b.第4のコンタクト電極
140c.第2のコンタクト電極
140d.第4のコンタクト電極
141.第2の層間絶縁膜
142.下部電極のための金属
142a.下部電極
142b.下部電極
142c.下部電極
142d.下部電極
143.固定相のための膜
143a.固定相
143b.固定相
143c.固定相
143d.固定相
144.トンネル障壁層のための膜
144a.トンネル障壁層
144b.トンネル障壁層
144c.トンネル障壁層
144d.トンネル障壁層
145.自由層のための膜
145a.自由層
145b.自由層
145c.自由層
145d.自由層
146.上部電極のための金属
146a.上部電極
146b.上部電極
146c.上部電極
146d.上部電極
147.第4のレジスト
148.第4のレジスト
149.第4のレジスト
150.第4のレジスト
151.第3の層間絶縁膜
152.金属
152a.ビット線
152b.ビット線
153.第5のレジスト
154.第5のレジスト
Claims (10)
- 半導体基板上に形成された第1のフィン状半導体層と、
前記第1のフィン状半導体層の周囲に形成された第1の絶縁膜と、
前記第1のフィン状半導体層上に形成された第1の柱状半導体層と、
前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲に形成され、前記第1のフィン状半導体層に直交する方向に延在する第1のゲート配線と、
前記第1の柱状半導体層の下部に形成された第2の拡散層と、
前記第1の柱状半導体層上部周辺を取り囲む第3のゲート絶縁膜と、
前記第3のゲート絶縁膜を取り囲む第1のコンタクト電極と、
前記第1のコンタクト電極上部と前記第1の柱状半導体層上部とを接続する第2のコンタクト電極と、
前記第2のコンタクト電極上に形成された第1の磁気トンネル接合記憶素子と、
を有することを特徴とする半導体装置。 - 前記第1のコンタクト電極は金属からなり、前記第1のコンタクト電極の金属の仕事関数は、4.0eVから4.2eVの間であることを特徴とする請求項1に記載の半導体装置。
- 前記第1のコンタクト電極は金属からなり、前記第1のコンタクト電極の金属の仕事関数は、5.0eVから5.2eVの間であることを特徴とする請求項1に記載の半導体装置。
- 前記第1のゲート配線に直交する方向に延在する前記第1の磁気トンネル接合記憶素子の上部に接続された第1のビット線を有することを特徴とする請求項1に記載の半導体装置。
- 前記第1のフィン状半導体層上に形成された第2の柱状半導体層と、
前記第2の柱状半導体層の周囲に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲に形成され、前記第1のフィン状半導体層に直交する方向に延在する第2のゲート配線と、
前記第2の柱状半導体層の下部に形成された前記第2の拡散層と、
前記第2の柱状半導体層上部周辺を取り囲む第4のゲート絶縁膜と、
前記第4のゲート絶縁膜を取り囲む第3のコンタクト電極と、
前記第3のコンタクト電極上部と前記第2の柱状半導体層上部とを接続する第4のコンタクト電極と、
前記第4のコンタクト電極上に形成された第2の磁気トンネル接合記憶素子と、
前記第2の拡散層は前記第1のフィン状半導体層に更に形成されることを特徴とし、
前記第2の拡散層はソース線として機能することを特徴とする請求項4に記載の半導体装置。 - 前記第1のゲート配線と前記第2のゲート配線とは、金属からなることを特徴とする請求項5に記載の半導体装置。
- 前記第1のフィン状半導体層に直交する方向の前記第1の柱状半導体層の幅は前記第1のフィン状半導体層に直交する方向の前記第1のフィン状半導体層の幅と同じであることを特徴とする請求項5に記載の半導体装置。
- 前記第1のゲート配線の周囲と底部に前記第1のゲート絶縁膜をさらに有することを特徴とする請求項5に記載の半導体装置。
- 半導体基板上に第1のフィン状半導体層を形成し、前記第1のフィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、
前記第1工程の後、前記第1のフィン状半導体層の周囲に第2の絶縁膜を形成し、前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、第1及び第2のゲート配線と第1の柱状半導体層と第2の柱状半導体層を形成するための第2のレジストを、前記第1のフィン状半導体層の方向に対して垂直の方向に形成し、前記第1のポリシリコンと前記第2の絶縁膜と前記第1のフィン状半導体層をエッチングすることにより、第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程と、
前記第2工程の後、前記第1の柱状半導体層と前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程と、
前記第1のフィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第2の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第2の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第4工程と、
前記第4の工程の後、層間絶縁膜を堆積し平坦化し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、第1及び第2のゲート絶縁膜となるゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第1の柱状半導体層の周囲に第1のゲート配線を形成し、前記第2の柱状半導体層の周囲に第2のゲート配線を形成する第5工程と、
前記第5工程の後、露出した前記第1及び第2のゲート絶縁膜となるゲート絶縁膜を除去し、第3及び第4のゲート絶縁膜となるゲート絶縁膜を前記第1の柱状半導体層の上部周囲と前記第2の柱状半導体層の上部周囲と前記第5の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第1の柱状半導体層の上部周囲に第1のコンタクト電極配線を形成し、前記第2の柱状半導体層の周囲に第3のコンタクト電極配線を形成し、前記第1の柱状半導体層と前記第2の柱状半導体層上部に露出した前記第3及び第4のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第2のコンタクト電極配線と第4のコンタクト電極配線を形成し、前記第1のコンタクト電極配線と前記第2のコンタクト電極配線と前記第3のコンタクト電極配線と前記第4のコンタクト電極配線とをエッチングすることで、第1のコンタクト電極と第2のコンタクト電極と第3のコンタクト電極と第4のコンタクト電極を形成する第6工程と、
前記第6工程の後、第2の層間絶縁膜を堆積し、平坦化し、前記第2のコンタクト電極上部と前記第4のコンタクト電極上部を露出し、前記第2のコンタクト電極上部と前記第4のコンタクト電極上部に第1及び第2の磁気トンネル接合記憶素子を形成する第7工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化後、前記第1のポリシリコン上に第3の絶縁膜を形成することをさらに含むことを特徴とする請求項9に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014010449A JP5657151B1 (ja) | 2014-01-23 | 2014-01-23 | 半導体装置、及び半導体装置の製造方法 |
US14/593,659 US9117747B2 (en) | 2014-01-23 | 2015-01-09 | Semiconductor device and method for manufacturing semiconductor device |
US14/789,370 US9368551B2 (en) | 2014-01-23 | 2015-07-01 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014010449A JP5657151B1 (ja) | 2014-01-23 | 2014-01-23 | 半導体装置、及び半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014237566A Division JP6153507B2 (ja) | 2014-11-25 | 2014-11-25 | 半導体装置、及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP5657151B1 true JP5657151B1 (ja) | 2015-01-21 |
JP2015138908A JP2015138908A (ja) | 2015-07-30 |
Family
ID=52437420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014010449A Active JP5657151B1 (ja) | 2014-01-23 | 2014-01-23 | 半導体装置、及び半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US9117747B2 (ja) |
JP (1) | JP5657151B1 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014203303A1 (ja) * | 2013-06-17 | 2014-12-24 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
WO2015121961A1 (ja) * | 2014-02-14 | 2015-08-20 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び半導体装置の製造方法 |
US10109675B2 (en) | 2017-03-08 | 2018-10-23 | International Business Machines Corporation | Forming self-aligned contacts on pillar structures |
US9966529B1 (en) | 2017-03-17 | 2018-05-08 | Headway Technologies, Inc. | MgO insertion into free layer for magnetic memory applications |
EP3404702A1 (en) * | 2017-05-15 | 2018-11-21 | IMEC vzw | A method for forming vertical channel devices |
KR102465533B1 (ko) * | 2017-11-21 | 2022-11-11 | 삼성전자주식회사 | 수직 채널을 가지는 반도체 소자 |
US10355045B1 (en) * | 2017-12-29 | 2019-07-16 | Spin Memory, Inc. | Three dimensional perpendicular magnetic junction with thin-film transistor |
US10629649B2 (en) | 2017-12-29 | 2020-04-21 | Spin Memory, Inc. | Method of making a three dimensional perpendicular magnetic tunnel junction with thin-film transistor |
US10665773B2 (en) | 2018-01-26 | 2020-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Nitride capping layer for spin torque transfer (STT)-magnetoresistive random access memory (MRAM) |
US10797223B2 (en) * | 2018-01-29 | 2020-10-06 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with magnetic random access memory (MRAM) devices and methods for fabricating such devices |
US11417829B2 (en) | 2018-05-18 | 2022-08-16 | Integrated Silicon Solution, (Cayman) Inc. | Three dimensional perpendicular magnetic tunnel junction with thin film transistor array |
WO2020129237A1 (ja) | 2018-12-21 | 2020-06-25 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 3次元半導体装置の製造方法 |
US10950782B2 (en) | 2019-02-14 | 2021-03-16 | Headway Technologies, Inc. | Nitride diffusion barrier structure for spintronic applications |
US11437273B2 (en) * | 2019-03-01 | 2022-09-06 | Micromaterials Llc | Self-aligned contact and contact over active gate structures |
US11264566B2 (en) | 2019-06-21 | 2022-03-01 | Headway Technologies, Inc. | Magnetic element with perpendicular magnetic anisotropy (PMA) and improved coercivity field (Hc)/switching current ratio |
US11264560B2 (en) | 2019-06-21 | 2022-03-01 | Headway Technologies, Inc. | Minimal thickness, low switching voltage magnetic free layers using an oxidation control layer and magnetic moment tuning layer for spintronic applications |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08116060A (ja) * | 1994-10-18 | 1996-05-07 | Furontetsuku:Kk | 電界効果トランジスタ |
JP2002329846A (ja) * | 2001-03-28 | 2002-11-15 | Hynix Semiconductor Inc | マグネチックラムおよびその形成方法 |
JP2003218328A (ja) * | 2002-01-08 | 2003-07-31 | Samsung Electronics Co Ltd | 高集積磁性体メモリ素子及びその駆動方法 |
JP2008218514A (ja) * | 2007-02-28 | 2008-09-18 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
WO2009102061A1 (ja) * | 2008-02-15 | 2009-08-20 | Unisantis Electronics (Japan) Ltd. | 半導体装置の製造方法 |
JP2010114143A (ja) * | 2008-11-04 | 2010-05-20 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の製造方法 |
WO2010140615A1 (ja) * | 2009-06-03 | 2010-12-09 | 株式会社日立製作所 | 半導体記憶装置 |
WO2013038553A1 (ja) * | 2011-09-15 | 2013-03-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
WO2013093988A1 (ja) * | 2011-12-19 | 2013-06-27 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法と半導体装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11297984A (ja) | 1998-04-07 | 1999-10-29 | Seiko Epson Corp | Ldd型mosトランジスタの構造および形成方法 |
US6891234B1 (en) | 2004-01-07 | 2005-05-10 | Acorn Technologies, Inc. | Transistor with workfunction-induced charge layer |
JP4108537B2 (ja) | 2003-05-28 | 2008-06-25 | 富士雄 舛岡 | 半導体装置 |
US7683428B2 (en) * | 2004-01-22 | 2010-03-23 | International Business Machines Corporation | Vertical Fin-FET MOS devices |
JP2008147587A (ja) | 2006-12-13 | 2008-06-26 | Idemitsu Kosan Co Ltd | 有機薄膜トランジスタ及び有機薄膜発光トランジスタ |
US8144509B2 (en) | 2008-06-27 | 2012-03-27 | Qualcomm Incorporated | Write operation for spin transfer torque magnetoresistive random access memory with reduced bit cell size |
JP5443789B2 (ja) * | 2009-03-09 | 2014-03-19 | 株式会社東芝 | 半導体装置 |
JP4577592B2 (ja) * | 2009-04-20 | 2010-11-10 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP5424270B2 (ja) | 2010-05-11 | 2014-02-26 | 国立大学法人東京農工大学 | 半導体ソーラーセル |
KR101763420B1 (ko) * | 2010-09-16 | 2017-08-01 | 삼성전자주식회사 | 3차원 반도체 기억 소자 및 그 제조 방법 |
KR20130017647A (ko) * | 2011-08-11 | 2013-02-20 | 삼성전자주식회사 | 가변 저항 메모리 장치의 제조 방법 |
KR20130027155A (ko) * | 2011-09-07 | 2013-03-15 | 삼성전자주식회사 | 반도체 기억 소자 |
US8759178B2 (en) * | 2011-11-09 | 2014-06-24 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
JP5752810B2 (ja) | 2012-05-17 | 2015-07-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置 |
-
2014
- 2014-01-23 JP JP2014010449A patent/JP5657151B1/ja active Active
-
2015
- 2015-01-09 US US14/593,659 patent/US9117747B2/en not_active Expired - Fee Related
- 2015-07-01 US US14/789,370 patent/US9368551B2/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08116060A (ja) * | 1994-10-18 | 1996-05-07 | Furontetsuku:Kk | 電界効果トランジスタ |
JP2002329846A (ja) * | 2001-03-28 | 2002-11-15 | Hynix Semiconductor Inc | マグネチックラムおよびその形成方法 |
JP2003218328A (ja) * | 2002-01-08 | 2003-07-31 | Samsung Electronics Co Ltd | 高集積磁性体メモリ素子及びその駆動方法 |
JP2008218514A (ja) * | 2007-02-28 | 2008-09-18 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
WO2009102061A1 (ja) * | 2008-02-15 | 2009-08-20 | Unisantis Electronics (Japan) Ltd. | 半導体装置の製造方法 |
JP2010114143A (ja) * | 2008-11-04 | 2010-05-20 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の製造方法 |
WO2010140615A1 (ja) * | 2009-06-03 | 2010-12-09 | 株式会社日立製作所 | 半導体記憶装置 |
WO2013038553A1 (ja) * | 2011-09-15 | 2013-03-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
WO2013093988A1 (ja) * | 2011-12-19 | 2013-06-27 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法と半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20150206923A1 (en) | 2015-07-23 |
US9117747B2 (en) | 2015-08-25 |
US9368551B2 (en) | 2016-06-14 |
JP2015138908A (ja) | 2015-07-30 |
US20150303238A1 (en) | 2015-10-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5657151B1 (ja) | 半導体装置、及び半導体装置の製造方法 | |
TWI738342B (zh) | 具有埋置交叉耦合互連的結構及sram位元單元 | |
US9768186B2 (en) | Three dimensional memory device having well contact pillar and method of making thereof | |
US10304944B2 (en) | Semiconductor structure with an L-shaped bottom | |
WO2020082252A1 (en) | Three-dimensional memory devices and fabricating methods thereof | |
US20180254188A1 (en) | Semiconductor devices and methods of manufacturing the same | |
US20160218010A1 (en) | Method of forming minute patterns and method of manufacturing a semiconductor device using the same | |
JP5675003B1 (ja) | 半導体装置、及び半導体装置の製造方法 | |
CN109997226A (zh) | 三维存储器件及其形成方法 | |
US10147728B1 (en) | Semiconductor device and method for fabricating the same | |
JP5731073B1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
TW202021094A (zh) | 立體記憶體件及其製造方法 | |
JP5676786B1 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP5654184B1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6235686B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP6153507B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
US9590175B2 (en) | Method for producing a semiconductor device | |
JP5885050B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP5658382B1 (ja) | 半導体装置、及び半導体装置の製造方法 | |
EP4333061A1 (en) | Field-effect transistor structure including passive component or bipolar junction transistor with back side power distribution network (bspdn) | |
JP5928962B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP2015057852A (ja) | 半導体装置の製造方法、及び、半導体装置 | |
US9269583B1 (en) | Method for fabricating memory device | |
WO2015083287A1 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2016021598A (ja) | 半導体装置の製造方法、及び、半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141029 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141125 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5657151 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |