JP5676786B1 - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

Info

Publication number
JP5676786B1
JP5676786B1 JP2014005481A JP2014005481A JP5676786B1 JP 5676786 B1 JP5676786 B1 JP 5676786B1 JP 2014005481 A JP2014005481 A JP 2014005481A JP 2014005481 A JP2014005481 A JP 2014005481A JP 5676786 B1 JP5676786 B1 JP 5676786B1
Authority
JP
Japan
Prior art keywords
insulating film
gate
semiconductor layer
fin
columnar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014005481A
Other languages
English (en)
Other versions
JP2015133456A (ja
Inventor
舛岡　富士雄
富士雄 舛岡
広記 中村
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Priority to JP2014005481A priority Critical patent/JP5676786B1/ja
Priority to US14/591,664 priority patent/US9337319B2/en
Application granted granted Critical
Publication of JP5676786B1 publication Critical patent/JP5676786B1/ja
Publication of JP2015133456A publication Critical patent/JP2015133456A/ja
Priority to US15/091,700 priority patent/US9627495B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Abstract

【課題】選択ゲートと、柱状半導体層との合わせずれをなくすことができ、基板上に形成されたフィン状半導体層上に柱状半導体層が形成される半導体装置の構造及び製造方法を提供する。【解決手段】本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜と、前記第１の柱状半導体層の周囲に形成され、前記第１のゲート絶縁膜より上の位置に形成された第２のゲート絶縁膜と、前記第１の柱状半導体層上部を取り囲む第５のゲート絶縁膜と、前記第５のゲート絶縁膜を取り囲む第１のコンタクト電極と、を有する。【選択図】図１

Description

本発明は半導体装置、及び半導体装置の製造方法に関する。
近年、メモリの集積度を高めるために、メモリセルを三次元的に配置した半導体記憶装置が提案されている（例えば、特許文献１、特許文献２を参照）。
ポリシリコン膜と酸化珪素膜を交互に形成し、メモリトランジスタの柱状の半導体を形成するためのメモリプラグホールを形成し、メモリプラグホールにアモルファスシリコン膜を堆積し、柱状のアモルファスシリコン層を形成している。その後、フォトエッチング工程により、選択ゲートトランジスタの層を分離している（例えば、特許文献１を参照）。
また、選択ゲートトランジスタの層及びワード線が分離されていることが示されている（例えば、特許文献２を参照）。
ポリシリコン膜と酸化珪素膜を交互に形成し、メモリトランジスタの柱状の半導体を形成するためのメモリプラグホールを形成し、メモリプラグホールにアモルファスシリコン膜を堆積し、柱状のアモルファスシリコン層を形成し、その後、フォトエッチング工程により、選択ゲートトランジスタの層を分離し、選択ゲートが柱状のアモルファスシリコン層を取り囲む構造にするためには、選択ゲートトランジスタの層の分離のためのフォトレジストは、柱状アモルファスシリコン層を覆う必要があり、マスク合わせ余裕が必要となり、一本の柱状のアモルファスシリコン層当たりの面積が増大する。
また、アモルファスシリコンもしくは多結晶シリコンが柱状シリコン層に用いられると、結晶粒界により、電荷の移動度が低下し、読み出し速度が低下する。
また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
シリコン柱が細くなると、シリコンの密度は５×１０22個／ｃｍ3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。
従来のＳＧＴでは、チャネル濃度を１０17ｃｍ-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献３を参照）。
平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献４を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。
特開２００７−２６６１４３号公報 特開２０１３−４６９０号公報 特開２００４−３５６３１４号公報 特開平１１−２９７９８４号公報
IEDM2007 K.Mistry et.al, pp 247-250
そこで、選択ゲートと、柱状半導体層との合わせずれをなくすことができ、基板上に形成されたフィン状半導体層上に柱状半導体層が形成される半導体装置の構造及び製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１の制御ゲートと、前記第１の制御ゲートは前記フィン状半導体層に直交する方向に延在するのであって、前記第１の柱状半導体層の周囲に形成され、前記第１のゲート絶縁膜より上の位置に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第１の選択ゲートと、前記第１の選択ゲートは前記フィン状半導体層に直交する方向に延在するのであって、前記第１の柱状半導体層上部を取り囲む第５のゲート絶縁膜と、前記第５のゲート絶縁膜を取り囲む第１のコンタクト電極と、前記第１のコンタクト電極上部と前記第１の柱状半導体層上部とが接続されているのであって、を有することを特徴とする。
また、前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
また、前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
また、前記フィン状半導体層上に形成された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第２の制御ゲートと、前記第２の制御ゲートは前記フィン状半導体層に直交する方向に延在するのであって、前記第２の柱状半導体層の周囲に形成され、前記第３のゲート絶縁膜より上の位置に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第２の選択ゲートと、前記第２の選択ゲートは前記フィン状半導体層に直交する方向に延在するのであって、前記第２の柱状半導体層上部を取り囲む第６のゲート絶縁膜と、前記第６のゲート絶縁膜を取り囲む第２のコンタクト電極と、前記第２の柱状半導体層上部と前記第２のコンタクト電極上部に接続された前記フィン状半導体層に直交する方向に延在するソース配線と、を有することを特徴とする。
また、前記第１のゲート絶縁膜は、電荷蓄積層として窒化膜を含むことを特徴とする。
また、前記第１の制御ゲートは、前記基板に垂直方向に２つ以上配置されることを特徴とする。
また、前記第２の制御ゲートは、前記基板に垂直方向に２つ以上配置されることを特徴とする。
また、前記第１の柱状半導体層の前記フィン状半導体層に直交する方向の幅は前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅と同じであって、前記第１の制御ゲートの周囲と底部に形成された前記第１のゲート絶縁膜と、を有することを特徴とする。
また、前記第２の柱状半導体層の前記フィン状半導体層に直交する方向の幅は前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅と同じであって、前記第２の制御ゲートの周囲と底部に形成された前記第３のゲート絶縁膜と、を有することを特徴とする。
また、前記フィン状半導体層上部の前記第１の柱状半導体層と前記第２の柱状半導体層との間に形成された第１の拡散層を有することを特徴とする。
また、前記第１の選択ゲートの周囲と底部に形成された前記第２のゲート絶縁膜と、
を有することを特徴とする。
また、前記第２の選択ゲートの周囲と底部に形成された前記第４のゲート絶縁膜と、
を有することを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、制御ゲートと選択ゲートと第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、前記フィン状半導体層上部に第１の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成する第４工程と、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去する第５工程と、前記第５工程の後、第１のゲート絶縁膜と第３のゲート絶縁膜となる電荷蓄積層を含む絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、ゲート導電膜を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の制御ゲートを形成し、前記第２の柱状半導体層の周囲に第２の制御ゲートを形成し、露出した前記第１のゲート絶縁膜と前記第３の絶縁膜となる前記電荷蓄積層を含む絶縁膜を除去する第６工程と、前記第６工程の後、前記第１の柱状半導体層周囲と前記第１の制御ゲート上と、前記第２の柱状半導体層周囲と前記第２の制御ゲート上に第２のゲート絶縁膜と第４のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の選択ゲートを形成し、前記第２の柱状半導体層の周囲に第２の選択ゲートを形成する第７工程と、前記第７工程の後、前記第１の柱状半導体層周囲と前記第１の選択ゲート上と、前記第２の柱状半導体層周囲と前記第２の選択ゲート上に第５のゲート絶縁膜と第６のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極を形成し、前記第２の柱状半導体層の上部周囲に第２のコンタクト電極を形成する第８工程と、を有することを特徴とする。
また、前記第６工程が二回以上繰り返されることを特徴とする。
また、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。
本発明によれば、選択ゲートと、柱状半導体層との合わせずれをなくすことができ、基板上に形成されたフィン状半導体層上に柱状半導体層が形成される半導体装置の構造及び製造方法を提供することができる。
制御ゲート端部及び選択ゲート端部は別途加工をする必要があるが、２個のマスクで、自己整合で、フィン状半導体層、柱状半導体層、制御ゲート、選択ゲートを形成することができる。
選択ゲートと、柱状半導体層との合わせずれをなくすことができる。さらに、制御ゲートと、柱状半導体層との合わせずれをなくすことができる。従って、柱状半導体層当たりの面積を縮小することができる。
また、基板上に形成されたフィン状半導体層上に柱状半導体層が形成されるため、柱状半導体層は、単結晶であり、電荷の移動度が粒界により低下することを回避することができ、粒界により読み出し速度が低下することを回避することができる。
また、ポリシリコンで第１のダミーゲートと第２のダミーゲートと第３のダミーゲートと第４のダミーゲートとを作成し、その後、層間絶縁膜を堆積後、化学機械研磨により第１のダミーゲートと第２のダミーゲートと第３のダミーゲートと第４のダミーゲートとを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、金属を制御ゲートと選択ゲートに用いたＳＧＴ型フラッシュメモリを容易に形成できる。
また、制御ゲートの周囲と底部に形成されたゲート絶縁膜により、制御ゲートは、柱状半導体層とフィン状半導体層とから絶縁をすることができる。
また、選択ゲートの周囲と底部に形成されたゲート絶縁膜により、選択ゲートは、柱状半導体層と制御ゲートとから絶縁をすることができる。
また、フィン状半導体層の周囲に形成された第１の絶縁膜により素子分離がなされるため、第１の柱状半導体層とフィン状半導体層と第２の柱状半導体層とで、メモリストリングスを形成することができる。
メタルゲートラストプロセスをＳＧＴに適用しようとすると、柱状半導体層上部がポリシリコンゲートに覆われるため、柱状半導体層上部に拡散層を形成することが難しい。従って、ポリシリコンゲート形成前に柱状半導体層上部に拡散層を形成することとなる。一方、本発明では、柱状半導体層上部に拡散層を形成せず、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させることができる。従って、柱状半導体層上部に拡散層を形成する工程を削減することができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
本発明の一実施形態に係る半導体装置の構造を図１に示す。
図１(ｂ)(ｃ)には、この半導体装置の構造が、シリコン基板１０１上に形成されたフィン状シリコン層１０４と、前記フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６とを有することを示している。
図１(ｂ)を参照すると、前記フィン状シリコン層１０４上に形成された第１の柱状シリコン層１１３と、前記第１の柱状シリコン層１１３の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜１２７ａと、前記第１のゲート絶縁膜１２７ａの周囲に形成された第１の制御ゲート１２８ａと、前記第１のゲート絶縁膜１２７ａより上の位置に形成された第２のゲート絶縁膜１３１ａと、前記第２のゲート絶縁膜１３１ａの周囲に形成された第１の選択ゲート１３２ａと、前記第１の柱状シリコン層１１３上部を取り囲む第５のゲート絶縁膜１３３ａと、前記第５のゲート絶縁膜１３３ａを取り囲む第１のコンタクト電極１３４ｃと、を有する。ここで、前記第１の制御ゲート１２８ａは前記フィン状シリコン層１０４に直交する方向に延在し、前記第１の柱状シリコン層１１３の周囲に形成され、前記第１の選択ゲート１３２ａは前記フィン状シリコン層１０４に直交する方向に延在し、前記第１のコンタクト電極１３４ｃ上部と前記第１の柱状シリコン層１１３上部とが第３のコンタクト電極１３８ａにより接続されている。
前記第１のコンタクト電極１３４ｃは金属からなり、前記第１のコンタクト電極１３４ｃの金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることが好ましい。
前記第１のコンタクト電極１３４ｃは金属からなり、前記第１のコンタクト電極１３４ｃの金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることが好ましい。
柱状シリコン層上部に拡散層を形成せず、柱状シリコン層上部を金属と半導体との仕事関数差によってｎ型シリコン層もしくはｐ型シリコン層として機能させることができる。従って、柱状シリコン層上部に拡散層を形成する工程を削減することができる。
また、第１のゲート絶縁膜１２７ａと第１の制御ゲート１２８ａより上の位置に、前記第１の柱状シリコン層１１３の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜１２９ａと、前記第１のゲート絶縁膜１２９ａの周囲に形成された第１の制御ゲート１３０ａと、を有する。ここで、前記第１の制御ゲート１３０ａは前記フィン状シリコン層１０４に直交する方向に延在し、前記第１の制御ゲート１２８ａ、１３０ａは、前記基板に垂直方向に２つ以上配置されている。
図１(ｃ)に示すように、前記フィン状シリコン層１０４上に形成された第２の柱状シリコン層１１４と、前記第２の柱状シリコン層１１４の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜１２７ｂと、前記第３のゲート絶縁膜１２７ｂの周囲に形成された第２の制御ゲート１２８ｂと、前記第２の柱状シリコン層１１４の周囲に形成され、前記第３のゲート絶縁膜１２７ｂより上の位置に形成された第４のゲート絶縁膜１３１ｂと、前記第４のゲート絶縁膜１３１ｂの周囲に形成された第２の選択ゲート１３２ｂと、前記第２の柱状シリコン層１１４上部を取り囲む第６のゲート絶縁膜１３３ｂと、前記第６のゲート絶縁膜１３３ｂを取り囲む第２のコンタクト電極１３４ｂと、前記第２の柱状シリコン層１１４上部と前記第２のコンタクト電極１３４ｂ上部に接続された前記フィン状シリコン層１０４に直交する方向に延在するソース配線１３５ｂと、を有する。ここで、前記第２の制御ゲート１２８ｂは前記フィン状シリコン層１０４に直交する方向に延在し、前記第２の選択ゲート１３２ｂは前記フィン状シリコン層１０４に直交する方向に延在する。
また、第３のコンタクト電極１３８ａに接続されたフィン状シリコン層１０４に平行な方向に延在する第１のビット線１３５ａを有する。
また、第１のビット線１３５ａに接続された、第１のビット線１３５ａに平行な方向に延在する第２のビット線１４０ａを有する。
また、第３のゲート絶縁膜１２７ｂと第２の制御ゲート１２８ｂより上の位置に、前記第２の柱状シリコン層１１４の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜１２９ｂと、前記第３のゲート絶縁膜１２９ｂの周囲に形成された第２の制御ゲート１３０ｂと、を有する。前記第２の制御ゲート１３０ｂは前記フィン状シリコン層１０４に直交する方向に延在する。前記第２の制御ゲート１２８ｂ、１３０ｂは、前記基板に垂直方向に２つ以上配置されている。
前記フィン状シリコン層１０４上部の前記第１の柱状シリコン層１１３と前記第２の柱状シリコン層１１４との間に形成された第１の拡散層１２４を有する。
基板上に形成されたフィン状シリコン層１０４上に第１と第２の柱状シリコン層１１３、１１４が形成されるため、第１と第２の柱状シリコン層１１３、１１４は、単結晶であり、電荷の移動度が粒界により低下することを回避することができ、粒界により読み出し速度が低下することを回避することができる。
また、フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６により素子分離がなされるため、第１の柱状シリコン層１１３とフィン状シリコン層１０４と第２の柱状シリコン層１１４とで、メモリストリングスを形成することができる。
また、第１のゲート絶縁膜１２７ａ、第３のゲート絶縁膜１２７ｂは、電荷蓄積層として窒化膜を含むことが好ましい。酸化膜、窒化膜、酸化膜の積層構造としてもよい。
また、第１と第２の制御ゲート１２８ａ、１２８ｂの周囲と底部に形成された第１と第３のゲート絶縁膜１２７ａ、１２７ｂにより、第１の制御ゲート１２８ａ、１２８ｂは、第１と第２の柱状シリコン層１１３、１１４とフィン状シリコン層１０４とから絶縁をすることができる。
また、第１と第２の選択ゲート１３２ａ、１３２ｂの周囲と底部に形成された第２と第４のゲート絶縁膜１３１ａ、１３１ｂにより、第１と第２の選択ゲート１３２ａ、１３２ｂは、第１と第２の柱状半導体層１１３、１１４と第１と第２の制御ゲート１３０ａ、１３０ｂとから絶縁をすることができる。
後述の本発明の半導体装置の製造方法により、前記第１の柱状シリコン層１１３の前記フィン状シリコン層１０４に直交する方向の幅は前記フィン状シリコン層１０４の前記フィン状シリコン層１０４に直交する方向の幅と同じであって、前記第２の柱状シリコン層１１４の前記フィン状シリコン層１０４に直交する方向の幅は前記フィン状シリコン層１０４の前記フィン状シリコン層に直交する方向の幅１０４と同じとなる。
図１(ａ)に示すように、シリコン基板１０１上に形成されたフィン状シリコン層１０５と、前記フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６とを有する。
図１(ｂ)に示すように、前記フィン状シリコン層１０５上に形成された第１の柱状シリコン層１１５と、前記第１の柱状シリコン層１１５の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜１２７ａと、前記第１のゲート絶縁膜１２７ａの周囲に形成された第１の制御ゲート１２８ａと、前記第１の柱状シリコン層１１５の周囲に形成され、前記第１のゲート絶縁膜１２７ａより上の位置に形成された第２のゲート絶縁膜１３１ａと、前記第２のゲート絶縁膜１３１ａの周囲に形成された第１の選択ゲート１３２ａと、前記第１の柱状シリコン層１１５上部を取り囲む第５のゲート絶縁膜１３３ａと、前記第５のゲート絶縁膜１３３ａを取り囲む第１のコンタクト電極１３４ｄと、を有する。前記第１の制御ゲート１２８ａは前記フィン状シリコン層１０５に直交する方向に延在する。前記第１の選択ゲート１３２ａは前記フィン状シリコン層１０５に直交する方向に延在する。前記第１のコンタクト電極１３４ｄ上部と前記第１の柱状シリコン層１１５上部とが第３のコンタクト電極１３８ｂにより接続されている。
また、第１のゲート絶縁膜１２７ａと第１の制御ゲート１２８ａより上の位置に、前記第１の柱状シリコン層１１５の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜１２９ａと、前記第１のゲート絶縁膜１２９ａの周囲に形成された第１の制御ゲート１３０ａと、を有する。前記第１の制御ゲート１２８ａ、１３０ａは、前記基板に垂直方向に２つ以上配置されている。前記第１の制御ゲート１３０ａは前記フィン状シリコン層１０５に直交する方向に延在する。
図１(ｃ)に示すように、には、前記フィン状シリコン層１０５上に形成された第２の柱状シリコン層１１６と、前記第２の柱状シリコン層１１６の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜１２７ｂと、前記第３のゲート絶縁膜１２７ｂの周囲に形成された第２の制御ゲート１２８ｂと、前記第２の柱状シリコン層１１６の周囲に形成され、前記第３のゲート絶縁膜１２７ｂより上の位置に形成された第４のゲート絶縁膜１３１ｂと、前記第４のゲート絶縁膜１３１ｂの周囲に形成された第２の選択ゲート１３２ｂと、前記第２の柱状シリコン層１１６上部を取り囲む第６のゲート絶縁膜１３３ｂと、前記第６のゲート絶縁膜１３３ｂを取り囲む第２のコンタクト電極１３４ｂと、前記第２の柱状シリコン層１１６上部と前記第２のコンタクト電極１３４ｂ上部に接続された前記フィン状シリコン層１０５に直交する方向に延在するソース配線１３５ｂと、を有する。前記第２の制御ゲート１２８ｂは前記フィン状シリコン層１０５に直交する方向に延在する。前記第２の選択ゲート１３２ｂは前記フィン状シリコン層１０５に直交する方向に延在する。
また、第１の柱状シリコン層１１５上部に接続されたフィン状シリコン層１０５に平行な方向に延在する第１のビット線１３５ｂを有する。
また、第１のビット線１３５ｂに接続された、第１のビット線１３５ｂに平行な方向に延在する第２のビット線１４０ｂを有する。
また、第３のゲート絶縁膜１２７ｂと第２の制御ゲート１２８ｂより上の位置に、前記第２の柱状シリコン層１１６の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜１２９ｂと、前記第３のゲート絶縁膜１２９ｂの周囲に形成された第２の制御ゲート１３０ｂと、を有する。前記第２の制御ゲート１２８ｂ、１３０ｂは、前記基板に垂直方向に２つ以上配置されている。前記第２の制御ゲート１３０ｂは前記フィン状シリコン層１０５に直交する方向に延在する。
前記フィン状シリコン層１０５上部の前記第１の柱状シリコン層１１５と前記第２の柱状シリコン層１１６との間に形成された第１の拡散層１２５を有する。
以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図２〜図４６を参照して説明する。
まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。
図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２、１０３を形成する。
図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０４、１０５を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
図４に示すように、第１のレジスト１０２、１０３を除去する。
図５に示すように、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
図６に示すように、第１の絶縁膜１０６をエッチバックし、フィン状シリコン層１０４、１０５の上部を露出する。
以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
次に、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、制御ゲートと選択ゲートと第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。
図７に示すように、前記フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜が好ましい。
図８に示すように、前記第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積し平坦化する。
図９に示すように、前記第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。
図１０に示すように、第１と第２の制御ゲート１２８ａ、１２８ｂ、１３０ａ、１３０ｂと第１と第２の選択ゲート１３２ａ、１３２ｂと第１の柱状シリコン層１１３、１１５と第２の柱状半導体層１１４、１１６を形成するための第２のレジスト１１１、１１２を、前記フィン状シリコン層１０４、１０５の方向に対して垂直の方向に形成する。
図１１に示すように、前記第３の絶縁膜１１０と前記第１のポリシリコン１０９と前記第２の絶縁膜１０７、１０８と前記フィン状シリコン層１０４、１０５をエッチングすることにより、第１の柱状シリコン層１１３、１１５と前記第１のポリシリコンによる第１のダミーゲート１０９ａと第２の柱状シリコン層１１４、１１６と前記第１のポリシリコンによる第２のダミーゲート１０９ｂを形成する。このとき、第３の絶縁膜１１０は、分離され、第３の絶縁膜１１０ａ、１１０ｂとなる。また、第２の絶縁膜１０７、１０８は分離され、第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂとなる。このとき、第２のレジスト１１１、１１２がエッチング中に除去された場合、第３の絶縁膜１１０ａ、１１０ｂがハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
図１２に示すように、第２のレジスト１１１、１１２を除去する。
以上により、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、制御ゲートと選択ゲートと第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。
次に、前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。
図１３に示すように、前記第１の柱状シリコン層１１３、１１５と前記第２の柱状シリコン層１１４、１１６と前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂの周囲に第４の絶縁膜１１７を形成する。
図１４に示すように、第４の絶縁膜１１７の周囲に第２のポリシリコン１２３を堆積する。
図１５に示すように、第２のポリシリコン１２３をエッチングすることにより、前記第１のダミーゲート１０９ａと前記第１の柱状シリコン層１１３、１１５と前記第２のダミーゲート１０９ｂと前記第２の柱状シリコン層１１４、１１６の側壁に残存させ、第３のダミーゲート１２３ａと第４のダミーゲート１２３ｂを形成する。このとき、第４の絶縁膜１１７は分離され、第４の絶縁膜１１７ａ、１１７ｂとなってもよい。
以上により、前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。
次に、前記フィン状半導体層上部に第１の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成する第４工程を示す。
図１６に示すように、不純物を導入し、前記フィン状半導体層１０４、１０５上部に第１の拡散層１２４、１２５を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
図１７に示すように、前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂとの周囲に、第５の絶縁膜２２５を形成する。第５の絶縁膜２２５は、窒化膜が好ましい。この後、第５の絶縁膜２２５をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、第１の拡散層１２４、１２５上に金属と半導体の化合物層を形成してもよい。
以上により、前記フィン状半導体層上部に第１の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成する第４工程が示された。
次に、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去する第５工程を示す。
図１８に示すように、層間絶縁膜１２６を堆積する。コンタクトストッパ膜を用いてもよい。
図１９に示すように、化学機械研磨し、前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂと前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂとの上部を露出する。
図２０に示すように、前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂと前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂとを除去する。
図２１に示すように、前記第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂと前記第４の絶縁膜１１７ａ、１１７ｂを除去する。
以上により、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去する第５工程が示された。
次に、前記第５工程の後、第１のゲート絶縁膜と第３のゲート絶縁膜となる電荷蓄積層を含む絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、ゲート導電膜を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の制御ゲートを形成し、前記第２の柱状半導体層の周囲に第２の制御ゲートを形成し、露出した前記第１のゲート絶縁膜と前記第３の絶縁膜となる前記電荷蓄積層を含む絶縁膜を除去する第６工程を示す。
図２２に示すように、第１のゲート絶縁膜１２７ａと第３のゲート絶縁膜１２７ｂとなる電荷蓄積層を含む絶縁膜１２７を前記第１の柱状シリコン層１１３、１１５の周囲と前記第２の柱状シリコン層１１４、１１６の周囲と前記第５の絶縁膜２２５の内側に形成する。電荷蓄積層を含む絶縁膜１２７は、窒化膜を含むことが好ましい。また、酸化膜、窒化膜、酸化膜の積層構造としてもよい。
図２３に示すように、ゲート導電膜１２８を堆積する。ゲート導電膜１２８は、金属であることが好ましい。
図２４に示すように、ゲート導電膜１２８のエッチバックを行い、前記第１の柱状シリコン層１１３、１１５の周囲に第１の制御ゲート１２８ａを形成し、前記第２の柱状シリコン層１１４、１１６の周囲に第２の制御ゲート１２８ｂを形成する。
図２５に示すように、露出した第１のゲート絶縁膜１２７ａと第３のゲート絶縁膜１２７ｂとなる電荷蓄積層を含む絶縁膜１２７を除去する。絶縁膜１２７は分離され、第１のゲート絶縁膜１２７ａと第３のゲート絶縁膜１２７ｂとなる。
以上により、前記第５工程の後、第１のゲート絶縁膜と第３のゲート絶縁膜となる電荷蓄積層を含む絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、ゲート導電膜を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の制御ゲートを形成し、前記第２の柱状半導体層の周囲に第２の制御ゲートを形成し、露出した前記第１のゲート絶縁膜と前記第３の絶縁膜となる前記電荷蓄積層を含む絶縁膜を除去する第６工程が示された。
次に、第６工程を繰り返し、第１の制御ゲートが、基板に垂直方向に２つ以上形成され、第２の制御ゲートが、基板に垂直方向に２つ以上形成される工程を示す。
図２６に示すように、第１のゲート絶縁膜１２９ａと第３のゲート絶縁膜１２９ｂとなる電荷蓄積層を含む絶縁膜１２９を、第１の制御ゲート１２８ａ、第２の制御ゲート１２８ｂの上と、前記第１の柱状シリコン層１１３、１１５の周囲と前記第２の柱状シリコン層１１４、１１６の周囲と前記第５の絶縁膜２２５の内側に形成する。電荷蓄積層を含む絶縁膜１２９は、窒化膜を含むことが好ましい。また、酸化膜、窒化膜、酸化膜の積層構造としてもよい。
図２７に示すように、ゲート導電膜１３０を堆積する。ゲート導電膜１３０は、金属であることが好ましい。
図２８に示すように、ゲート導電膜１３０のエッチバックを行い、前記第１の柱状シリコン層１１３、１１５の周囲に第１の制御ゲート１３０ａを形成し、前記第２の柱状シリコン層１１４、１１６の周囲に第２の制御ゲート１３０ｂを形成する。
図２９に示すように、露出した第１のゲート絶縁膜１２９ａと第３のゲート絶縁膜１２９ｂとなる電荷蓄積層を含む絶縁膜１２９を除去する。絶縁膜１２９は分離され、第１のゲート絶縁膜１２９ａと第３のゲート絶縁膜１２９ｂとなる。
以上により、第６工程を繰り返し、第１の制御ゲートが、基板に垂直方向に２つ以上形成され、第２の制御ゲートが、基板に垂直方向に２つ以上形成される工程が示された。第１と第２の制御ゲートを基板に垂直方向に４つ以上形成するには、第６工程を４回繰り返せばよい。
次に、前記第６工程の後、前記第１の柱状半導体層周囲と前記第１の制御ゲート上と、前記第２の柱状半導体層周囲と前記第２の制御ゲート上に第２のゲート絶縁膜と第４のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の選択ゲートを形成し、前記第２の柱状半導体層の周囲に第２の選択ゲートを形成する第７工程を示す。
図３０に示すように、第１の柱状シリコン層１１３、１１５周囲と第１の制御ゲート１３０ａ上と、第２の柱状シリコン層１１４、１１６周囲と第２の制御ゲート１３０ｂ上に第２のゲート絶縁膜１３１ａと第４のゲート絶縁膜１３１ｂとなる絶縁膜１３１を堆積する。
図３１に示すように、ゲート導電膜１３２を堆積する。ゲート導電膜１３２は、金属であることが好ましい。
図３２に示すように、エッチバックを行い、第１の柱状シリコン層１１３、１１５の周囲に第１の選択ゲート１３２ａを形成し、第２の柱状シリコン層１１４、１１６の周囲に第２の選択ゲート１３２ｂを形成する。
図３３に示すように、露出した第２のゲート絶縁膜１３１ａと第４のゲート絶縁膜１３１ｂとなる絶縁膜１３１を除去する。絶縁膜１３１は分離され、第２のゲート絶縁膜１３１ａと第４のゲート絶縁膜１３１ｂとなる。
以上により、前記第６工程の後、前記第１の柱状半導体層周囲と前記第１の制御ゲート上と、前記第２の柱状半導体層周囲と前記第２の制御ゲート上に第２のゲート絶縁膜と第４のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の選択ゲートを形成し、前記第２の柱状半導体層の周囲に第２の選択ゲートを形成する第７工程が示された。
次に、前記第７工程の後、前記第１の柱状半導体層周囲と前記第１の選択ゲート上と、前記第２の柱状半導体層周囲と前記第２の選択ゲート上に第５のゲート絶縁膜と第６のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極を形成し、前記第２の柱状半導体層の上部周囲に第２のコンタクト電極を形成する第８工程を示す。
図３４に示すように、第１の柱状シリコン層１１３、１１５周囲と第１の選択ゲート１３２ａ上と、第２の柱状シリコン層１１４、１１６周囲と第２の選択ゲート１３２ｂ上に第５のゲート絶縁膜１３３ａと第６のゲート絶縁膜１３３ｂとなる絶縁膜１３３を堆積する。
図３５に示すように、ゲート導電膜１３４を堆積する。コンタクト導電膜１３４は、金属であることが好ましい。ゲート導電膜１３４の金属の仕事関数は、ｎ型拡散層として機能させるときは、４．０ｅＶから４．２ｅＶの間であることが好ましい。また、ゲート導電膜１３４の金属の仕事関数は、ｐ型拡散層として機能させるときは、５．０ｅＶから５．２ｅＶの間であることが好ましい。
図３６に示すように、エッチバックを行い、第１の柱状シリコン層１１３、１１５の上部周囲に第１のコンタクト電極１３４ａを形成し、第２の柱状シリコン層１１４、１１６の上部周囲に第２のコンタクト電極１３４ｂを形成する。
図３７に示すように、露出した絶縁膜１３３をエッチングし、第１の柱状シリコン層１１３、１１５と第２の柱状シリコン層１１４、１１６の上部を露出する。このとき、絶縁膜１３３は分離され、第５のゲート絶縁膜１３３ａと第６のゲート絶縁膜１３３ｂとなる。
図３８に示すように、第３のコンタクト電極１３８ａ、１３８ｂ、第１のビット線１３５ａ、１３５ｂ、ソース配線１３５ｂ、となる金属１３５を堆積する。
図３９に示すように、第３のコンタクト電極１３８ａ、１３８ｂ、第１のビット線１３５ａ、１３５ｂ、を形成するための第３のレジスト１３６、１３７を形成する。
図４０に示すように、金属１３５と第１のコンタクト電極１３４ａをエッチングし、第３のコンタクト電極１３８ａ、１３８ｂ、第１のビット線１３５ａ、１３５ｂが形成される。第１のコンタクト電極１３４ａは分離され、第１のコンタクト電極１３４ｃ、１３４ｄとなる。
図４１に示すように、第３のレジスト１３６、１３７を除去する。
図４２に示すように、第２の層間絶縁膜１３９を堆積し、エッチバックをし、第１のビット線１３５ａ、１３５ｂ上部を露出する。
図４３に示すように、金属１４０を堆積する。
図４４に示すように、第２のビット線１４０ａ、１４０ｂのための第４のレジスト１４１、１４２を形成する。
図４５に示すように、金属１４０をエッチングし、第２のビット線１４０ａ、１４０ｂを形成する。
図４６に示すように、第４のレジスト１４１、１４２を除去する。
以上により、前記第７工程の後、前記第１の柱状半導体層周囲と前記第１の選択ゲート上と、前記第２の柱状半導体層周囲と前記第２の選択ゲート上に第５のゲート絶縁膜と第６のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極を形成し、前記第２の柱状半導体層の上部周囲に第２のコンタクト電極を形成する第８工程が示された。
以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．フィン状シリコン層
１０５．フィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０７ａ．第２の絶縁膜
１０７ｂ．第２の絶縁膜
１０８．第２の絶縁膜
１０８ａ．第２の絶縁膜
１０８ｂ．第２の絶縁膜
１０９．第１のポリシリコン
１０９ａ．第１のダミーゲート
１０９ｂ．第２のダミーゲート
１１０．第３の絶縁膜
１１０ａ．第３の絶縁膜
１１０ｂ．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第１の柱状シリコン層
１１４．第２の柱状シリコン層
１１５．第１の柱状シリコン層
１１６．第２の柱状シリコン層
１１７．第４の絶縁膜
１１７ａ．第４の絶縁膜
１１７ｂ．第４の絶縁膜
１２３．第２のポリシリコン
１２３ａ．第３のダミーゲート
１２３ｂ．第４のダミーゲート
１２４．第１の拡散層
１２５．第１の拡散層
１２６．層間絶縁膜
１２７．絶縁膜
１２７ａ．第１のゲート絶縁膜
１２７ｂ．第３のゲート絶縁膜
１２８．ゲート導電膜
１２８ａ．第１の制御ゲート
１２８ｂ．第２の制御ゲート
１２９．絶縁膜
１２９ａ．第１のゲート絶縁膜
１２９ｂ．第３のゲート絶縁膜
１３０．ゲート導電膜
１３０ａ．第１の制御ゲート
１３０ｂ．第２の制御ゲート
１３１．絶縁膜
１３１ａ．第２のゲート絶縁膜
１３１ｂ．第４のゲート絶縁膜
１３２．ゲート導電膜
１３２ａ．第１の選択ゲート
１３２ｂ．第２の選択ゲート
１３３．絶縁膜
１３３ａ．第５のゲート絶縁膜
１３３ｂ．第６のゲート絶縁膜
１３４．ゲート導電膜
１３４ａ．第１のコンタクト電極
１３４ｂ．第２のコンタクト電極
１３４ｃ．第１のコンタクト電極
１３４ｄ．第１のコンタクト電極
１３５．金属
１３５ａ．第１のビット線
１３５ｂ．第１のビット線
１３６．第３のレジスト
１３７．第３のレジスト
１３８ａ．第３のコンタクト電極
１３８ｂ．第３のコンタクト電極
１３９．第２の層間絶縁膜
１４０．金属
１４１．第４のレジスト
１４２．第４のレジスト
１４０ａ．第２のビット線
１４０ｂ．第２のビット線
２２５．第５の絶縁膜

Claims (15)

  1. 半導体基板上に形成されたフィン状半導体層と、
    前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    前記フィン状半導体層上に形成された第１の柱状半導体層と、
    前記第１の柱状半導体層の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜と、 前記第１のゲート絶縁膜の周囲に形成された第１の制御ゲートと、ここで、前記第１の制御ゲートは前記フィン状半導体層に直交する方向に延在し、
    前記第１の柱状半導体層の周囲に形成され、前記第１のゲート絶縁膜より上の位置に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲に形成された第１の選択ゲートと、ここで、前記第１の選択ゲートは前記フィン状半導体層に直交する方向に延在し、
    前記第１の柱状半導体層上部を取り囲む第５のゲート絶縁膜と、
    前記第５のゲート絶縁膜を取り囲む第１のコンタクト電極と、ここで、前記第１のコンタクト電極上部と前記第１の柱状半導体層上部とが電気的に接続されており、前記第１のコンタクト電極は所定の値の仕事関数を有する金属からなる、
    を有することを特徴とする半導体装置。
  2. 前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置。
  4. 前記フィン状半導体層上に形成された第２の柱状半導体層と、
    前記第２の柱状半導体層の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜と、 前記第３のゲート絶縁膜の周囲に形成された第２の制御ゲートと、ここで、前記第２の制御ゲートは前記フィン状半導体層に直交する方向に延在し、
    前記第２の柱状半導体層の周囲に形成され、前記第３のゲート絶縁膜より上の位置に形成された第４のゲート絶縁膜と、
    前記第４のゲート絶縁膜の周囲に形成された第２の選択ゲートと、ここで、前記第２の選択ゲートは前記フィン状半導体層に直交する方向に延在し、
    前記第２の柱状半導体層上部を取り囲む第６のゲート絶縁膜と、
    前記第６のゲート絶縁膜を取り囲む第２のコンタクト電極と、
    前記第２の柱状半導体層上部と前記第２のコンタクト電極上部に接続された前記フィン状半導体層に直交する方向に延在するソース配線と、
    を有することを特徴とする請求項１に記載の半導体装置。
  5. 前記第１のゲート絶縁膜は、電荷蓄積層として窒化膜を含むことを特徴とする請求項１または４に記載の半導体装置。
  6. 前記第１の制御ゲートは、前記基板に垂直方向に２つ以上配置されることを特徴とする請求項１に記載の半導体装置。
  7. 前記第２の制御ゲートは、前記基板に垂直方向に２つ以上配置されることを特徴とする請求項４に記載の半導体装置。
  8. 前記第１の柱状半導体層の前記フィン状半導体層に直交する方向の幅は前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅と同じであり、
    前記第１の制御ゲートの周囲と底部に形成された前記第１のゲート絶縁膜
    をさらに有することを特徴とする請求項１または４に記載の半導体装置。
  9. 前記第２の柱状半導体層の前記フィン状半導体層に直交する方向の幅は前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅と同じであり、
    前記第２の制御ゲートの周囲と底部に形成された前記第３のゲート絶縁膜
    をさらに有することを特徴とする請求項４に記載の半導体装置。
  10. 前記フィン状半導体層上部の前記第１の柱状半導体層と前記第２の柱状半導体層との間に形成された第１の拡散層を有することを特徴とする請求項４に記載の半導体装置。
  11. 前記第１の選択ゲートの周囲と底部に形成された前記第２のゲート絶縁膜
    を有することを特徴とする請求項１または４に記載の半導体装置。
  12. 前記第２の選択ゲートの周囲と底部に形成された前記第４のゲート絶縁膜
    を有することを特徴とする請求項４に記載の半導体装置。
  13. 半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、制御ゲートと選択ゲートと第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、 前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
    前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
    前記フィン状半導体層上部に第１の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成する第４工程と、
    前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去する第５工程と、
    前記第５工程の後、第１のゲート絶縁膜と第３のゲート絶縁膜となる電荷蓄積層を含む絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、ゲート導電膜を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の制御ゲートを形成し、前記第２の柱状半導体層の周囲に第２の制御ゲートを形成し、露出した前記第１のゲート絶縁膜と前記第３のゲート絶縁膜となる前記電荷蓄積層を含む絶縁膜を除去する第６工程と、
    前記第６工程の後、前記第１の柱状半導体層周囲と前記第１の制御ゲート上と、前記第２の柱状半導体層周囲と前記第２の制御ゲート上に第２のゲート絶縁膜と第４のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の選択ゲートを形成し、前記第２の柱状半導体層の周囲に第２の選択ゲートを形成する第７工程と、
    前記第７工程の後、前記第１の柱状半導体層周囲と前記第１の選択ゲート上と、前記第２の柱状半導体層周囲と前記第２の選択ゲート上に第５のゲート絶縁膜と第６のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極を形成し、前記第２の柱状半導体層の上部周囲に第２のコンタクト電極を形成する第８工程と、を有することを特徴とする半導体装置の製造方法。
  14. 前記第６工程が二回以上繰り返されることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
JP2014005481A 2014-01-15 2014-01-15 半導体装置、及び半導体装置の製造方法 Active JP5676786B1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014005481A JP5676786B1 (ja) 2014-01-15 2014-01-15 半導体装置、及び半導体装置の製造方法
US14/591,664 US9337319B2 (en) 2014-01-15 2015-01-07 Semiconductor device and method for manufacturing semiconductor device
US15/091,700 US9627495B2 (en) 2014-01-15 2016-04-06 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014005481A JP5676786B1 (ja) 2014-01-15 2014-01-15 半導体装置、及び半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014263129A Division JP5928962B2 (ja) 2014-12-25 2014-12-25 半導体装置、及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP5676786B1 true JP5676786B1 (ja) 2015-02-25
JP2015133456A JP2015133456A (ja) 2015-07-23

Family

ID=52672677

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014005481A Active JP5676786B1 (ja) 2014-01-15 2014-01-15 半導体装置、及び半導体装置の製造方法

Country Status (2)

Country Link
US (2) US9337319B2 (ja)
JP (1) JP5676786B1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015132851A1 (ja) 2014-03-03 2015-09-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US9443853B1 (en) 2015-04-07 2016-09-13 International Business Machines Corporation Minimizing shorting between FinFET epitaxial regions
US9722043B2 (en) * 2015-06-15 2017-08-01 International Business Machines Corporation Self-aligned trench silicide process for preventing gate contact to silicide shorts
JP6594198B2 (ja) * 2015-12-28 2019-10-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11191141B1 (en) * 2020-12-17 2021-11-30 Lumileds Llc Powering microLEDs considering outlier pixels

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010278233A (ja) * 2009-05-28 2010-12-09 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013531390A (ja) * 2010-07-15 2013-08-01 マイクロン テクノロジー， インク． 実質的に垂直な隣接半導体構造を有するメモリアレイ、およびそれらの形成
JP2013206510A (ja) * 2012-03-29 2013-10-07 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297984A (ja) 1998-04-07 1999-10-29 Seiko Epson Corp Ｌｄｄ型ｍｏｓトランジスタの構造および形成方法
US6891234B1 (en) 2004-01-07 2005-05-10 Acorn Technologies, Inc. Transistor with workfunction-induced charge layer
JP4108537B2 (ja) 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7848145B2 (en) * 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
JP5297342B2 (ja) 2009-11-02 2013-09-25 株式会社東芝 不揮発性半導体記憶装置
JP4771024B2 (ja) 2011-04-15 2011-09-14 ソニー株式会社 半導体装置の製造方法
JP5550604B2 (ja) 2011-06-15 2014-07-16 株式会社東芝 三次元半導体装置及びその製造方法
JP2013065636A (ja) 2011-09-15 2013-04-11 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2013098391A (ja) * 2011-11-01 2013-05-20 Toshiba Corp 不揮発性半導体記憶装置
JP2014003232A (ja) 2012-06-20 2014-01-09 Toshiba Corp 半導体記憶装置及びその製造方法
US8853818B2 (en) * 2013-02-20 2014-10-07 Macronix International Co., Ltd. 3D NAND flash memory
US9449982B2 (en) * 2013-03-12 2016-09-20 Sandisk Technologies Llc Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks
WO2015068241A1 (ja) * 2013-11-07 2015-05-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010278233A (ja) * 2009-05-28 2010-12-09 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013531390A (ja) * 2010-07-15 2013-08-01 マイクロン テクノロジー， インク． 実質的に垂直な隣接半導体構造を有するメモリアレイ、およびそれらの形成
JP2013206510A (ja) * 2012-03-29 2013-10-07 Toshiba Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
JP2015133456A (ja) 2015-07-23
US20160218191A1 (en) 2016-07-28
US9627495B2 (en) 2017-04-18
US20150200280A1 (en) 2015-07-16
US9337319B2 (en) 2016-05-10

Similar Documents

Publication Publication Date Title
US9768186B2 (en) Three dimensional memory device having well contact pillar and method of making thereof
EP3210242B1 (en) Nand memory strings and methods of fabrication thereof
WO2020042253A1 (zh) 半导体存储设备及其制造方法及包括存储设备的电子设备
KR102509915B1 (ko) 반도체 메모리 소자
US10411089B2 (en) Semiconductor devices
US8878300B1 (en) Semiconductor device including outwardly extending source and drain silicide contact regions and related methods
US20140264548A1 (en) Semiconductor Devices and Methods of Manufacturing the Same
US20200312877A1 (en) Semiconductor memory device and method of manufacturing the same
US10186521B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP5676786B1 (ja) 半導体装置、及び半導体装置の製造方法
KR20180138381A (ko) 수직형 메모리 장치
US20180277564A1 (en) Semiconductor memory device and method for manufacturing the same
WO2023011085A1 (zh) Nor型存储器件及其制造方法及包括存储器件的电子设备
US10546867B2 (en) Method for manufacturing semiconductor device and semiconductor device
TW201715588A (zh) 具有整合式高ｋ金屬閘之非揮發性分離閘記憶體單元，及其製作方法
KR20200062673A (ko) 수직형 메모리 장치의 제조 방법
WO2023011084A1 (zh) Nor型存储器件及其制造方法及包括存储器件的电子设备
US10276589B2 (en) Method of manufacturing semiconductor device
WO2015132851A1 (ja) 半導体装置
US10790282B2 (en) Semiconductor devices
EP3718962B1 (en) A method for forming a vertical nanowire or nanosheet field-effect transistor
JP5928962B2 (ja) 半導体装置、及び半導体装置の製造方法
JP2012230993A (ja) 半導体基板、半導体装置及びその製造方法
WO2015083287A1 (ja) 半導体装置及び半導体装置の製造方法
US20210091104A1 (en) Semiconductor memory device and method of manufacturing the same

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141125

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141225

R150 Certificate of patent or registration of utility model

Ref document number: 5676786

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250