JP2013206510A

JP2013206510A - 不揮発性半導体記憶装置

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Publication number: JP2013206510A
Application number: JP2012075408A
Authority: JP
Inventors: Yasushi Nagatomi; 靖長冨
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-03-29
Filing date: 2012-03-29
Publication date: 2013-10-07
Also published as: US20130258776A1

Abstract

【課題】動作の信頼性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、複数のメモリセルを備え、複数の記憶領域のそれぞれに初期設定データを記憶する。制御回路は、複数の記憶領域から初期設定データを読み出す。制御回路は、複数の記憶領域の１つから読み出された初期設定データに誤りを検出した場合、他の１つの記憶領域から初期設定データを読み出すように構成されている。
【選択図】図７

Description

本実施の形態は、不揮発性半導体記憶装置に関する。

近年、メモリセルの集積度を高めるために、メモリセルを３次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。この積層型の不揮発性半導体記憶装置においても、電源投入時、メモリセルに対して実行される各種動作の初期設定が必要とされる。

特開２００８−２６８７６９号公報

本実施の形態は、動作の信頼性を向上させた不揮発性半導体記憶装置を提供する。

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、複数のメモリセルを備え、複数の記憶領域のそれぞれに初期設定データを記憶する。制御回路は、複数の記憶領域から初期設定データを読み出す。制御回路は、複数の記憶領域の１つから読み出された初期設定データに誤りを検出した場合、他の１つの記憶領域から初期設定データを読み出すように構成されている。

第１の実施の形態に係る不揮発性メモリシステム１００のブロック図である。第１の実施の形態に係るメモリチップ２００のブロック図である。第１の実施の形態に係るメモリセルアレイ２０１の回路図である。第１の実施の形態に係るメモリセルアレイ２０１の概略斜視図である。第１の実施の形態に係るメモリセルアレイ２０１の断面図である。第１の実施の形態に係る初期設定データＡの記憶領域を示す図である。第１の実施の形態に係る初期設定データＡの読出動作を示す図である。第２の実施の形態に係る初期設定データＡの読出動作を示す図である。第２の実施の形態に係る初期設定データＡの読出回数に伴う、初期設定データＡを読み出す記憶領域（ＷＬ、Ｓｔｒｉｎｇ）、及びその読み出し方式（Ｍｏｄｅ）を示す図である。第３の実施の形態に係る初期設定データＡの読出動作を示す図である。第４の実施の形態に係る初期設定データＡ、及びアドレスＢの記憶領域を示す図である。第４の実施の形態に係る初期設定データＡの読出動作を示すフローチャート図である。第５の実施の形態に係るメモリチップ２００（１）の有するアドレスＢ（２）〜Ｂ（ｎ）を示す図である。第５の実施の形態に係る初期設定データＡの読出動作を示すフローチャート図である。他の実施の形態に係る初期設定データＡの記憶領域を示す図である。他の実施の形態に係る初期設定データＡの記憶領域を示す図である。

以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。

［第１の実施の形態］
先ず、図１を参照して、第１の実施の形態に係る不揮発性メモリシステムの全体構成について説明する。図１は、本発明の第１の実施の形態に係る不揮発性メモリシステム１００のブロック図である。

不揮発性メモリシステム１００は、図１に示すように、複数のＮＡＮＤ型のメモリチップ２００（不揮発性半導体記憶装置）、及びそれらメモリチップ２００を制御するコントローラ３００を有する。コントローラ３００は、外部のホストコンピュータ４００からの制御信号に応じて動作する。コントローラ３００は、メモリチップ２００にアクセスしてデータの読み出し、データの書き込みあるいはデータの消去などの実行を命令する。

次に、図２を参照して、メモリチップ２００の具体的な構成について説明する。メモリチップ２００は、図２に示すように、データを不揮発に記憶するメモリセルアレイ２０１、及びメモリセルアレイ２０１を制御する各種回路２０２〜２１５を有する。

入出力回路２０２は、コマンド、アドレス及びデータを、入出力パッドＩ／Ｏを介して入出力する。入出力回路２０２は、後述するコマンドレジスタ２０４、ステータスレジスタ２０７、アドレスレジスタ２０８、及びデータレジスタ２１１に接続する。

論理制御回路２０３は、チップイネーブル信号／ＣＥ１〜４、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、ライトプロテクト信号/ＷＰ、選択制御信号ＰＳＬ、その他の制御信号を受け取る。論理制御回路２０３は、それらの信号に基づいてメモリセルアレイ２０１の制御を行う。論理制御回路２０３は、入出力回路２０２、及び後述する制御回路２０５に接続する。コマンドレジスタ２０４は、入出力回路２０２に入力されたコマンドをデコードする。コマンドレジスタ２０４は、後述する制御回路２０５に接続する。

制御回路２０５は、データの転送制御及び書き込み／消去／読み出しのシーケンス制御を行う。制御回路２０５は、後述するステータスレジスタ２０６、２０７、データレジスタ２１１、カラムデコーダ２１２、センスアンプ２１４、及び高電圧発生回路２１５に接続する。

ステータスレジスタ２０６（図２のＲＹ／／ＢＹを示す）は、Ｒｅａｄｙ／Ｂｕｓｙ端子にメモリチップ２００のＲｅａｄｙ／Ｂｕｓｙ状態を示す信号を出力する。ステータスレジスタ２０７は、メモリチップ２００の状態（Ｐａｓｓ／Ｆａｉｌ、Ｒｅａｄｙ／Ｂｕｓｙ等）を示す信号を制御回路２０５から受けて、この信号を入出力回路２０２を介してホストコンピュータ４００に出力する。

ロウアドレスバッファ２０９やカラムアドレスバッファ２１０は、アドレスレジスタ２０８を介して、アドレスデータを受け取り、転送する。ロウアドレスバッファ２０９は、後述するロウデコーダ２１３に接続する。カラムアドレスバッファ２１０は、後述するカラムデコーダ２１２に接続する。

データレジスタ２１１は、メモリセルアレイ２０１への書き込みデータを一時的に保持すると共にメモリセルアレイ２０１から読み出されたデータを一時的に保持する機能を有する。この書き込みデータは、入出力回路２０２及びデータバスＢＵＳを介して、データレジスタ２１１に転送される。

カラムデコーダ２１２、及びロウデコーダ２１３は、ロウアドレスバッファ２０９、メモリセルアレイ２０１から供給されるアドレスデータに基づいて、後述するメモリセルアレイ２０１内のワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ等を選択し、所望の電圧を印加するように制御する。センスアンプ２１４は、ビット線ＢＬの電圧を検知増幅し、メモリセルアレイ２０１からデータを読み出す。

高電圧発生回路２１５は、各動作モードに応じて必要とされる高電圧を発生する。高電圧発生回路２１５は、制御回路２０５から与えられる指令に基づいて所定の高電圧を発生する。高電圧発生回路２１５は、メモリセルアレイ２０１、ロウデコーダ２１３、及びセンスアンプ２１４に接続する。

次に、図３を参照して、メモリセルアレイ２０１の回路構成について具体的に説明する。

メモリセルアレイ２０１は、図３に示すように、複数のメモリブロックＭＢから構成される。各メモリブロックＭＢは、データを不揮発に記憶する複数のメモリトランジスタＭＴｒ（メモリセル）を３次元状に配列して構成される。メモリブロックＭＢは、データ消去動作を実行する場合において一括で消去される最小消去単位を構成する。

メモリブロックＭＢは、図３に示すように、複数のビット線ＢＬ、ソース線ＳＬ、及びこれらビット線ＢＬ及びソース線ＳＬに接続された複数のメモリユニットＭＵを有する。

メモリブロックＭＢは、ｎ行２列のマトリクス状に配列されたメモリユニットＭＵを有する。なお、ｎ行２列はあくまで一例であり、本実施の形態はこれに限定されるものではない。

メモリユニットＭＵの一端はビット線ＢＬに接続され、メモリユニットＭＵの他端はソース線ＳＬに接続される。複数のビット線ＢＬはロウ方向に所定ピッチをもってカラム方向に延びる。

メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。

メモリストリングＭＳは、図３に示すように、直列接続されたメモリトランジスタＭＴｒ１〜１６（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜８は互いに直列接続され、ＭＴｒ９〜１６も互いに直列接続される。バックゲートトランジスタＢＴｒはメモリトランジスタＭＴｒ８とメモリトランジスタＭＴｒ９との間に接続される。なお、後述する図４に示すように、メモリトランジスタＭＴｒ１〜１６は、ロウ方向、カラム方向、及び積層方向（基板に対して実質的に垂直方向）に３次元的に配列される。なお、図３は一例であり、メモリストリングＭＳ内のメモリトランジスタの数は１６個に限定されず、１６個以上であっても１６個未満であってもよい。

メモリトランジスタＭＴｒ１〜１６は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。

メモリブロックＭＢにおいてｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜１６のゲートには、各々、ワード線ＷＬ１〜１６が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには１本のバックゲート線ＢＧが共通に接続される。

ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。

ドレイン側選択トランジスタＳＤＴｒのソースはメモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインはビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。

次に、図４及び図５を参照して、メモリブロックＭＢの積層構造について説明する。メモリブロックＭＢは、図４及び図５に示すように、基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ１６として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。

バックゲート層３０は、図４及び図５に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

バックゲート層３０は、図３に示すように、バックゲート絶縁層３２、及びバックゲート半導体層３３を有する。

バックゲート絶縁層３２は電荷を蓄積可能に構成される。バックゲート絶縁層３２は、バックゲート半導体層３３とバックゲート導電層３１との間に設けられる。バックゲート絶縁層３２は、例えば、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ_２）の積層構造にて構成される。

バックゲート半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。バックゲート半導体層３３は、バックゲート導電層３１を掘り込むように形成される。バックゲート半導体層３３は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

メモリ層４０は、図４及び図５に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、８層のワード線導電層４１ａ〜４１ｈを有する。ワード線導電層４１ａは、ワード線ＷＬ８、及びメモリトランジスタＭＴｒ８のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ９、及びメモリトランジスタＭＴｒ９のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｈは、各々、ワード線ＷＬ１〜ＷＬ７、及びメモリトランジスタＭＴｒ１〜ＭＴｒ７のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｈは、各々、ワード線ＷＬ１０〜ＷＬ１６、及びメモリトランジスタＭＴｒ１０〜ＭＴｒ１６のゲートとしても機能する。

ワード線導電層４１ａ〜４１ｈは、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１ａ〜４１ｈは、ロウ方向（図５の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｈは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

メモリ層４０は、図４、図５に示すように、メモリゲート絶縁層４３、メモリ柱状半導体層４４を有する。

メモリゲート絶縁層４３は電荷を蓄積可能に構成される。メモリゲート絶縁層４３は、メモリ柱状半導体層４４とワード線導電層４１ａ〜４１ｈとの間に設けられる。メモリゲート絶縁層４３は、例えば、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ_２）の積層構造にて構成される。

メモリ柱状半導体層４４は、メモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディ（チャネル）として機能する。メモリ柱状半導体層４４は、ワード線導電層４１ａ〜４１ｈ、及び層間絶縁層４５を貫通し、基板２０に対して垂直方向に延びる。一対のメモリ柱状半導体層４４は、１つのバックゲート半導体層３３のカラム方向の端部近傍に整合するように形成される。メモリ柱状半導体層４４は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

上記バックゲート層３０及びメモリ層４０において、一対のメモリ柱状半導体層４４、及びその下端を連結するバックゲート半導体層３３は、メモリストリングＭＳのボディ（チャネル）として機能し、ロウ方向からみてＵ字状に形成される。

上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、バックゲート絶縁層３２を介してバックゲート半導体層３３の側面及び下面を取り囲む。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４ｈは、メモリゲート絶縁層４３を介してメモリ柱状半導体層４４の側面を取り囲む。

選択トランジスタ層５０は、図４及び図５に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。

ソース側導電層５１ａは、対となるメモリ柱状半導体層４４の一方の上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、対となるメモリ柱状半導体層４４の他方の上層に形成される。複数のソース側導電層５１ａ及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層５１ａ及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

選択トランジスタ層５０は、図４及び図５に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。

ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられる。ソース側ゲート絶縁層５３ａは、酸化シリコン（ＳｉＯ_２）にて構成される。

ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通し、基板２０に対して垂直方向に延びる。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び対となるメモリ柱状半導体層４４の一方の上面に接続される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられる。ドレイン側ゲート絶縁層５３ｂは、酸化シリコン（ＳｉＯ_２）にて構成される。

ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通し、基板２０に対して垂直方向に延びる。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び対となるメモリ柱状半導体層４４の他方の上面に接続される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。

ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属にて構成される。

次に、第１の実施の形態に係る初期設定データの読出動作について説明する。ここで、初期設定データ（初期設定パラメータ）の読み出し（パワーオンリード）は、メモリシステム１００の電源投入直後に実行される。初期設定データは、メモリセルアレイ２０１の動作に必要な各種パラメータ情報を含み、メモリセルアレイ２０１に対する動作の初期設定に用いられる。例えば、初期設定データの読み出しを１回のみ実行する場合、その初期設定データに誤りにあれば、メモリセルアレイ２０１の動作は保障されない。そこで、本実施の形態は、以下で説明するように、ある記憶領域から読み出された初期設定データに誤りがある場合、その他の記憶領域から繰り返し初期設定データを読み出すものとする。

先ず、図６を参照して、初期設定データＡの記憶領域を説明する。図６に示すように、複数の初期設定データＡは、各々、ワード線ＷＬ１〜ＷＬ８に沿って配列された複数のメモリトランジスタＭＴｒ１〜ＭＴｒ８を記憶領域として記憶される。また、初期設定データＡと共に、ワード線ＷＬ１〜ＷＬ８に沿って配列されたメモリトランジスタＭＴｒ１〜ＭＴｒ８には初期設定データＡの反転データ／Ａが記憶される。初期設定データＡの読み出し時、この反転データ／Ａを用いて、初期設定データＡの誤りが検知される。例えば、初期設定データＡの誤りは、隣接するメモリトランジスタＭＴｒ間において電荷（電子、ホール）が再結合することによって発生する。

また、図６に示すように、初期設定データＡ又は反転データ／Ａの一部を記憶するメモリストリングＭＳにおいて、メモリトランジスタＭＴｒ１〜ＭＴｒ８は同一のデータ（１又は０）を保持する。これによって、隣接するメモリトランジスタＭＴｒ間で生じる電荷の再結合を抑制できる。

次に、図７を参照して、初期設定データＡの読出動作について具体的に説明する。図７は、はじめに読み出した初期設定データＡに誤りがあるため、続けて初期設定データＡの読み出しを実行する例を示す。なお、図７に示す例は、２回の初期設定データＡの読み出しのみであるが、これに限られず３回以上の初期設定データＡの読み出しにも本実施の形態は適用可能である。

図７に示すように、制御回路２０５は、読出コマンドＰＯＲ１を受け付ける。図７の例において読出コマンドＰＯＲ１は、ワード線ＷＬ８に沿って配列されたメモリトランジスタＭＴｒ８から初期設定データＡを読み出させるコマンドである。よって、制御回路２０５は、読出コマンドＰＯＲ１を受け付けると、メモリトランジスタＭＴｒ８から初期設定データＡを読み出す（パワーオンリード）。

上記初期設定データの読出動作の後、制御回路２０５は、ステータスコマンドＳＴを受け付ける。ここで、ステータスコマンドＳＴは、初期設定データＡの読出動作において初期設定データＡに誤りが検知されたか否かを報告させるコマンドである。よって、制御回路２０５は、ステータスコマンドＳＴを受け付けると、初期設定データＡに誤りが検知されたか否かを報告する。図７に示す例では、初期設定データＡに誤りがあるとの報告が行われる。これに伴い、制御回路２０５は、読出コマンドＰＯＲ２、アドレスＡｄｄを受け付ける。図７の例において読出コマンドＰＯＲ２は、アドレスＡｄｄにて特定される記憶領域（メモリトランジスタ）から初期設定データＡを読み出させるコマンドである。アドレスＡｄｄは、所定の番号から構成される。例えば、アドレスＡｄｄが番号「０」であればワード線ＷＬ８に沿って配列されたメモリトランジスタＭＴｒ８が特定され、アドレスＡｄｄが番号「１」であればワード線ＷＬ７に沿って配列されたメモリトランジスタＭＴｒ７が特定される。したがって、制御回路２０５は、読出コマンドＰＯＲ２及びアドレスＡｄｄを受け付けると、アドレスＡｄｄにて特定される記憶領域（メモリトランジスタ）から初期設定データＡを読み出す（パワーオンリード）。例えば、読出コマンドＰＯＲ２及びアドレスＡｄｄによって制御回路２０５は、ワード線ＷＬ７に沿って配列されたメモリトランジスタＭＴｒ７から初期設定データＡを読み出す。この後、制御回路２０５は、ステータスコマンドＳＴを再び受け付ける。

上記のように、本実施の形態において、制御回路２０５は、ワード線ＷＬ８に沿って配列されたメモリトランジスタＭＴｒ８に記憶された初期設定データＡに誤りがある場合、ワード線ＷＬ７に沿って配列されたメモリトランジスタＭＴｒ７に記憶された初期設定データＡを読み出す。よって、本実施の形態は、正確な初期設定データＡを確実に読み出すことができ、動作の信頼性を向上させることができる。

［第２の実施の形態］
第２の実施の形態に係る不揮発性メモリシステムについて説明する。第２の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第２の実施の形態は、初期設定データＡの読出動作が第１の実施の形態と異なる。

図８を参照して、初期設定データＡの読出動作について具体的に説明する。図８は、はじめに読み出した初期設定データＡに誤りがあるため、続けて初期設定データＡの読み出しを実行する例を示す。なお、図８に示す例は、２回の初期設定データＡの読み出しのみであるが、これに限られず３回以上の初期設定データＡの読み出しにも本実施の形態は適用可能である。

図８に示すように、第２の実施の形態は、第１の実施の形態と同様に、読出コマンドＰＯＲ１、ＰＯＲ２を受け付け、初期設定データＡを読み出す。但し、第２の実施の形態において制御回路２０５は、初期設定データＡの読み出しの後、コマンドの受付回数、すなわち初期設定データＡの読出回数を計数する（カウンタ＋１）。この初期設定データＡの読出回数に応じて、制御回路２０５は、図９に示すように、初期設定データＡを読み出す記憶領域（ＷＬ、Ｓｔｒｉｎｇ）、及びその読出方式（Ｍｏｄｅ）を変更する。ここで、読出方式は、例えば、以下の第１読出方式及び第２読出方式を含む。第１読出方式においては、偶数番目及び奇数番目のビット線ＢＬに接続されたメモリユニットＭＵ内のメモリトランジスタＭＴｒのデータは同時に読み出される。第２読出方式においては、奇数番目のビット線ＢＬに接続されたメモリユニットＭＵ内のメモリトランジスタＭＴｒのデータが読み出された後、偶数番目のビット線ＢＬに接続されたメモリユニットＭＵ内のメモリトランジスタＭＴｒのデータが読み出される。

上記構成により、第２の実施の形態は第１の実施の形態と同様の効果を奏する。更に、最２の実施の形態において制御回路２０５は、第１の実施の形態のようにアドレスＡｄｄを受け付ける必要はない。

［第３の実施の形態］
第３の実施の形態に係る不揮発性メモリシステムについて説明する。第３の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第３の実施の形態は、初期設定データＡの読出動作が第１の実施の形態と異なる。

図１０を参照して、初期設定データＡの読出動作について具体的に説明する。図１０は、はじめに読み出した初期設定データＡに誤りがあるため、続けて初期設定データＡの読み出しを実行する例を示す。なお、図１０に示す例は、２回の初期設定データＡの読み出しのみであるが、これに限られず３回以上の初期設定データＡの読み出しにも本実施の形態は適用可能である。

図１０に示すように、第３の実施の形態は、第２の実施の形態と同様に、初期設定データＡを読み出し（パワーオンリード）、初期設定データＡの読み出し回数を計数する（カウンタ＋１）。但し、第３の実施の形態において、制御回路２０５は、１回の読出コマンドＰＯＲに基づき、初期設定データＡに誤りが検出される度に異なる記憶領域（メモリトランジスタ）から初期設定データＡを読み出す。図１０に示す例では、１回の読出コマンドＰＯＲに対して、２回の初期設定データＡの読み出しが行われる。

上記構成により、第３の実施の形態は第１の実施の形態と同様の効果を奏する。更に、第３の実施の形態において制御回路２０５は、第１及び第２の実施の形態のように初期設定データＡの読み出し毎にコマンドＰＯＲ１、ＰＯＲ２を受け付ける必要はない。

［第４の実施の形態］
第４の実施の形態に係る不揮発性メモリシステムについて説明する。第４の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第４の実施の形態は、初期設定データＡの読出動作が第１の実施の形態と異なる。

第４の実施の形態において、初期設定データＡの読出動作は、メモリトランジスタＭＴｒ８、ＭＴｒ７、ＭＴｒ６、…の順番で実行される。しかしながら、毎回、メモリトランジスタＭＴｒ８から初期設定データＡの読出動作を開始すると、その読出回数が多くなる。

そこで、第４の実施の形態は、図１１に示すように、ワード線ＷＬ９に沿って配列されたメモリトランジスタＭＴｒ９を記憶領域としてアドレスＢを記憶する。アドレスＢは誤りのない初期設定データＡを記憶した記憶領域（メモリトランジスタ）を特定する。図１１に示す例では、例えば、アドレスＢはワード線ＷＬ６に沿って配列されたメモリトランジスタＭＴｒ６を特定する。このアドレスＢに基づき、第５の実施の形態は、誤りのない初期設定データＡを記憶した記憶領域（メモリトランジスタ）から初期設定データＡの読出動作を開始する。これによって、第４の実施の形態は、初期設定データＡの読出回数を削減できる。なお、上記動作によって第４の実施の形態は第１の実施の形態と同様の効果も奏する。

次に、図１２を参照して、第４の実施の形態に係る初期設定データＡの読出動作について詳しく説明する。まず、制御回路２０５は、アドレスＢに基づき初期設定データＡの読出動作を開始するメモリトランジスタＭＴｒを特定する（Ｓ１０１）。図１１に示す例では、はじめにワード線ＷＬ８に沿って配列されたメモリトランジスタＭＴｒ８が特定される。

ステップＳ１０１の後、制御回路２０５は、ステップＳ１０１にて特定されたメモリトランジスタＭＴｒから初期設定データＡを読み出す（Ｓ１０２）。次に、制御回路２０５は、初期設定データＡに誤りがあるか否かを判定する（Ｓ１０３）。ここで、初期設定データＡに誤りがある場合（Ｓ１０３のＹｅｓ）、制御回路２０５は、初期設定データＡの読出動作の対象とするメモリトランジスタＭＴｒを変更して（Ｓ１０４）、再びステップＳ１０２を実行する。上記図１１に示す例では、メモリトランジスタＭＴｒ８にて初期設定データＡに誤りが検出されるため、メモリトランジスタＭＴｒ８からメモリトランジスタＭＴｒ７に変更して、再び初期設定データＡの読み出しが行われる。更に、図１１に示す例では、メモリトランジスタＭＴｒ７にて初期設定データＡに誤りが検出されるため、メモリトランジスタＭＴｒ７からメモリトランジスタＭＴｒ６に変更して、再び初期設定データＡの読み出しが行われる。

一方、初期設定データＡが正しい場合（Ｓ１０３のＮｏ）、制御回路２０５は、アドレスＢを更新し（Ｓ１０５）、初期設定データＡの読出動作を終了させる。図１１に示す例では、メモリトランジスタＭＴｒ６から読み出された初期設定データＡには誤りが検出されないため、メモリトランジスタＭＴｒ６のアドレスがアドレスＢとしてメモリトランジスタＭＴｒ９に記憶される。したがって、再び、初期設定データＡの読出動作を実行する場合、アドレスＢに基づきメモリトランジスタＭＴｒ６から初期設定データＡの読出動作が開始される。

［第５の実施の形態］
第５の実施の形態に係る不揮発性メモリシステムについて説明する。第５の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第５の実施の形態は、初期設定データＡの読出動作が第１の実施の形態と異なる。

先ず、図１３を参照して、第５の実施の形態に係るメモリチップ２００（１）〜２００（ｎ）を説明する。上述したように、メモリチップ２００（１）〜２００（ｎ）は、各々メモリセルアレイ２０１を有する。そして、第５の実施の形態においては、初期設定データＡの読出動作は、メモリチップ２００（１）、２００（２）、２００（３）、…の順番で実行される。また、各メモリチップ２００（１）〜２００（ｎ）において、初期設定データＡの読出動作は、メモリトランジスタＭＴｒ８、ＭＴｒ７、ＭＴｒ６、…の順番で実行される。しかしながら、全てのメモリチップ２００（１）〜２００（ｎ）において、毎回、メモリトランジスタＭＴｒ８から初期設定データＡの読出動作を開始すると、その読出回数が多くなる。

そこで、第５の実施の形態において、メモリチップ２００（１）内のメモリセルアレイ２０１は、図１３に示すように、アドレスＢ（２）〜Ｂ（ｎ）を有する。アドレスＢ（２）〜Ｂ（ｎ）は、各々、メモリチップ２００（２）〜２００（ｎ）内における誤りのない初期設定データＡを記憶した記憶領域（メモリトランジスタ）を特定する。図１３に示す例では、アドレスＢ（２）はメモリチップ２００（２）内のメモリトランジスタＭＴｒ７を特定し、アドレスＢ（３）はメモリチップ２００（３）内のメモリトランジスタＭＴｒ５を特定する。これらアドレスＢ（２）〜Ｂ（ｎ）に基づき、第５の実施の形態は、メモリチップ２００（２）〜２００（ｎ）において誤りのない初期設定データＡを記憶した記憶領域（メモリトランジスタ）から初期設定データＡの読出動作を開始する。これによって、第５の実施の形態は、初期設定データＡの読出回数を削減できる。なお、上記動作によって第５の実施の形態は第１の実施の形態と同様の効果も奏する。

次に、図１４を参照して、メモリチップ２００（１）〜２００（ｎ）に対して実行される初期設定データＡの読出動作について詳しく説明する。図１４に示すように、先ず、制御回路２０５は、メモリチップ２００（１）に対して初期設定データＡの読出を行う（Ｓ２０１）。次に、制御回路２０５は、メモリチップ２００（１）からアドレスＢ（２）〜Ｂ（ｎ）を読み出す（Ｓ２０２）。

続いて、制御回路２０５は、アドレスＢ（２）に基づき、メモリチップ２００（２）に対しメモリトランジスタＭＴｒ７から初期設定データＡの読出動作を開始する（Ｓ２０３）。メモリチップ２００（２）に対する初期設定データＡの読出動作が終了したら、制御回路２０５は、アドレスＢ（３）に基づき、メモリチップ２００（３）に対しメモリトランジスタＭＴｒ５から初期設定データＡの読出動作を開始する（Ｓ２０４）。メモリチップ２００（３）に対する初期設定データＡの読出動作が終了したら以後、メモリチップ２００（ｎ）に対する初期設定データＡの読出動作（Ｓ２０５）まで同様の処理が繰り返し実行される。

［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、複数の初期設定データＡ及び反転データ／Ａは、図１５に示すように、１つのワード線ＷＬ８に沿って配列されたメモリトランジスタＭＴｒ８を記憶領域として記憶されても良い。また、複数の初期設定データＡ及び反転データ／Ａは、図１６に示すように、異なるメモリブロックＭＢ（１）、ＭＢ（２）内のワード線ＷＬ８に沿って配列されたメモリトランジスタＭＴｒ８を記憶領域として記憶されても良い。

また、初期設定データＡ及び反転データ／Ａは、奇数番目のワード線ＷＬ又は偶数番目のワード線ＷＬに沿って配列されたメモリトランジスタＭＴｒにのみ記憶されても良い。

また、第１の実施の形態において、アドレスＡｄｄに応じて読出方式を変更しても良い。

また、上記各実施形態では、積層型ＮＡＮＤフラッシュメモリを例示したが、３次元構造を持たない通常のＮＡＮＤフラッシュメモリにも本発明は適用可能であることは言うまでも無い。

１００…不揮発性メモリシステム、２００…メモリチップ、３００…コントローラ、４００…ホストコンピュータ、２０１…メモリセルアレイ、２０２…入出力回路、２０３…論理制御回路、２０４…コマンドレジスタ、２０５…制御回路、２０６、２０７…ステータスレジスタ、２０８…アドレスレジスタ、２０９…ロウアドレスバッファ、２１０…カラムアドレスバッファ、２１１…データレジスタ、２１２…カラムデコーダ、２１３…ロウデコーダ、２１４…センスアンプ、２１５…高電圧発生回路、ＭＢ…メモリブロック、ＭＵ…メモリユニット、ＭＳ…メモリストリング、ＭＴｒ１〜ＭＴｒ１６…メモリトランジスタ、ＳＳＴｒ…ソース側選択トランジスタ、ＳＤＴｒ…ドレイン側選択トランジスタ、ＢＴｒ…バックゲートトランジスタ。

Claims

複数のメモリセルを備え、複数の記憶領域のそれぞれに初期設定データを記憶したメモリセルアレイと、
複数の前記記憶領域から前記初期設定データを読み出す制御回路とを備え、
前記制御回路は、前記複数の記憶領域の１つから読み出された初期設定データに誤りを検出した場合、他の１つの記憶領域から初期設定データを読み出すように構成された
ことを特徴とする不揮発性半導体記憶装置。
前記制御回路は、前記複数の記憶領域の１つから読み出された前記初期設定データに誤りを検出した際、第１アドレスを受け付け、前記第１アドレスにより特定される他の１つの記憶領域から前記初期設定データを読み出すように構成された
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記制御回路は、前記初期設定データの読出回数を計数し、前記読出回数に応じて前記初期設定データを読み出す記憶領域、及び前記初期設定データの読出方式を変更するように構成された
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記制御回路は、前記初期設定データの読み出しを実行させるコマンドを受け付け、１つの前記コマンドに基づき、前記初期設定データに誤りが検出される度に異なる記憶領域から初期設定データを読み出すように構成された
ことを特徴とする請求項１又は請求項３記載の不揮発性半導体記憶装置。
前記メモリセルアレイは、誤りのない初期設定データを記憶した記憶領域を特定する第２アドレスを記憶し、
前記制御回路は、前記第２アドレスに基づき前記誤りのない初期設定データを記憶した記憶領域から前記初期設定データの読み出しを開始するように構成された
ことを特徴とする請求項１乃至請求項４記載の不揮発性半導体記憶装置。
前記メモリセルアレイを有する第１メモリチップと、
前記メモリセルアレイを有し、前記第１メモリチップ内における誤りのない初期設定データを記憶した記憶領域を特定する第３アドレスを記憶する第２メモリチップとを備え、
前記制御回路は、前記第２メモリチップ内の前記初期設定データ、及び前記第３アドレスを読み出すように構成され、
前記制御回路は、前記第１メモリチップにおいて前記第３アドレスに基づき前記誤りのない初期設定データを記憶した記憶領域から前記初期設定データの読み出しを開始するように構成された
ことを特徴とする請求項１乃至請求項４記載の不揮発性半導体記憶装置。
前記メモリセルアレイは、
基板に対して垂直方向に延び前記メモリセルのボディとして機能する半導体層と、
前記半導体層の側面に設けられ電荷を蓄積する電荷蓄積層と、
前記半導体層と共に前記電荷蓄積層を挟むように設けられ前記メモリセルのゲートとして機能する導電層とを備える
ことを特徴とする請求項１乃至請求項６記載の不揮発性半導体記憶装置。