CN111725234B - 半导体存储装置 - Google Patents
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Abstract
实施方式提供一种能够提升性能的半导体存储装置。实施方式的半导体存储装置包含：多个配线层(22)，在第1方向上积层；半导体层(25)，在多个配线层(22)内沿第1方向延伸；第1导电层(51)，具有设置在多个配线层(22)中的最下层的下方的第1主体部、及从第1主体部向第2方向突出的第1突出部；接触插塞(40)，设置在第1导电层(51)的第1突出部上，在多个配线层(22)内沿第1方向延伸；绝缘膜(40A)，设置在接触插塞(40)与多个配线层(22)之间；第2导电层(52)，具有设置在第1导电层(51)的第1主体部上且与半导体层相接的第2主体部、及设置在第1突出部上且相对于第2主体部突出延伸的第2突出部；以及第1层(56)，设置在第1突出部上，与第2突出部及绝缘膜(40A)相接，且在第2突出部与绝缘膜(40A)之间延伸。
Description
[相关申请案]
本申请案享有以日本专利申请案2019-53331号(申请日：2019年3月20日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置的一种，已知NAND(Not AND，与非)型闪速存储器。另外，已知一种具备三维积层的多个存储单元的NAND型闪速存储器。
发明内容
实施方式提供一种能够提升性能的半导体存储装置。
实施方式的半导体存储装置具备：多个第1配线层，在第1方向上积层；半导体层，在所述多个第1配线层的第1区域内沿所述第1方向延伸；电荷累积膜，设置在所述多个第1配线层与所述半导体层之间；第1导电层，具有第1主体部及第1突出部，所述第1主体部设置在所述多个第1配线层中的最下层的下方，且与所述第1区域在所述第1方向上重叠，所述第1突出部从所述第1主体部向与所述第1方向交叉的第2方向突出，且与在所述第2方向上邻接于所述第1区域的第2区域在所述第1方向上重叠；接触插塞，设置在所述第1导电层的所述第1突出部上，在所述多个第1配线层的所述第2区域内沿所述第1方向延伸；绝缘膜，设置在所述接触插塞与所述多个第1配线层之间；第2导电层，具有第2主体部及第2突出部，所述第2主体部设置在所述第1导电层的所述第1主体部上，且与所述半导体层相接，所述第2突出部设置在所述第1突出部上，且相对于所述第2主体部突出延伸；以及第1层，设置在所述第1突出部上，与所述第2突出部及所述绝缘膜相接，且在所述第2突出部与所述绝缘膜之间延伸。所述第2突出部及所述第1层中在所述第2主体部及所述第2突出部的交界与所述绝缘膜之间延伸的部分的长度长于从所述第2主体部及所述第2突出部的交界到所述绝缘膜的直线距离。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是图1所示的存储单元阵列所包含的一个区块BLK的电路图。
图3是存储单元阵列的XY方向的俯视图。
图4是图3所示的单元阵列部的一部分区域的XY方向的俯视图。
图5是单元阵列部的一部分区域的YZ方向的剖视图。
图6是一个存储器柱的XY方向的剖视图。
图7是图3所示的分接头部的一部分区域的XY方向的俯视图。
图8是分接头部所包含的接触插塞的XZ方向的剖视图。
图9是分接头部的XY方向的俯视图。
图10是沿着图9的A-A'线的分接头部的XZ方向的剖视图。
图11是沿着图9的B-B'线的分接头部的YZ方向的剖视图。
图12是第1变化例的分接头部的XY方向的俯视图。
图13是第2变化例的分接头部的XY方向的俯视图。
图14是第2实施方式的分接头部10B的俯视图。
图15是沿着图14的A-A'线的分接头部10B的剖视图。
图16是沿着图14的B-B'线的分接头部10B的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。以下所示的若干实施方式例示用来将本发明的技术思想具体化的装置及方法，而并非通过构成零件的形状、构造、配置等来限定本发明的技术思想。附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小比率等未必与实际相同。另外，即使在表示相同部分的情况下，也存在不同附图中相互的尺寸或比率表现为不同的情况。在以下说明中，对具有相同功能及构成的要素标注相同符号并适当省略其详细说明，针对不同部分进行说明。
[1]第1实施方式
[1-1]半导体存储装置1的区块构成
第1实施方式的半导体存储装置1是能够非易失地存储数据的NAND型闪速存储器。图1是第1实施方式的半导体存储装置1的框图。
半导体存储装置1具备存储单元阵列10、行解码器11、列解码器12、感测放大器13、输入输出电路14、指令寄存器15、地址寄存器16、及定序器(控制电路)17等。
存储单元阵列10具备j个区块BLK0～BLK(j－1)。j为1以上的整数。多个区块BLK各自具备多个存储单元晶体管。存储单元晶体管包含能够电改写的存储单元。在存储单元阵列10，为了控制对存储单元晶体管施加的电压，而配设着多条位线、多条字线、及源极线等。区块BLK的具体构成将在下文叙述。
行解码器11从地址寄存器16接收行地址，并对该行地址进行解码。行解码器11基于经解码得到的行地址，进行字线等的选择动作。而且，行解码器11对存储单元阵列10供给写入动作、读出动作、及删除动作所需的多种电压。
列解码器12从地址寄存器16接收列地址，并对该列地址进行解码。列解码器12基于经解码得到的列地址，进行位线的选择动作。
感测放大器13在读出动作时，检测并放大从存储单元晶体管读出到位线的数据。另外，感测放大器13在写入动作时将写入数据传送到位线。
输入输出电路14经由多条输入输出线(DQ线)而连接于外部装置(主机装置)。输入输出电路14从外部装置接收指令CMD及地址ADD。由输入输出电路14接收到的指令CMD被传送到指令寄存器15。由输入输出电路14接收到的地址ADD被传送到地址寄存器16。另外，输入输出电路14在与外部装置之间进行数据DAT的收发。
定序器17从外部装置接收控制信号CNT。控制信号CNT包含芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读出使能信号REn等。对信号名标注的“n”表示低态有效(active low)。定序器17基于保存在指令寄存器15中的指令CMD及控制信号CNT，控制半导体存储装置1整体的动作。另外，定序器17执行写入动作、读出动作、及删除动作。
[1-2]存储单元阵列10的电路构成
接下来，对存储单元阵列10的电路构成进行说明。图2是图1所示的存储单元阵列10所包含的一个区块BLK的电路图。
多个区块BLK各自具备多个串组件SU。在图2中例示了4个串组件SU0～SU3。1个区块BLK所包含的串组件SU的数量能够任意设定。
多个串组件SU各自具备多个NAND串(存储器串)NS。1个串组件SU所包含的NAND串NS的数量能够任意设定。
多个NAND串NS各自具备多个存储单元晶体管MT、及2个选择晶体管ST1、ST2。多个存储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。在本说明书中，也存在将存储单元晶体管称为存储单元或单元的情况。为了简化，图2示出了NAND串NS具备8个存储单元晶体管MT(MT0～MT7)的构成例，但实际上NAND串NS所具备的存储单元晶体管MT的数量多于8个，且能够任意设定。存储单元晶体管MT具备控制栅极电极及电荷累积层，非易失地存储数据。存储单元晶体管MT能够存储1比特数据或2比特以上的数据。
串组件SU0所包含的多个选择晶体管ST1的栅极共同连接于选择栅极线SGD0，同样地，在串组件SU1～SU3分别连接着选择栅极线SGD1～SGD3。串组件SU0所包含的多个选择晶体管ST2的栅极共同连接于选择栅极线SGS。同样地，在串组件SU1～SU3分别连接着选择栅极线SGS。此外，也可以在各区块BLK所包含的串组件SU0～SU3连接单独的选择栅极线SGS，也就是说分别连接选择栅极线SGS0～SGS3。
各区块BLK所包含的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。
在各区块BLK内呈矩阵状配置的NAND串NS中，位于同一列的多个NAND串NS的选择晶体管ST1的漏极共同连接于位线BL0～BL(m－1)中的任一条。“m”为1以上的整数。进而，各位线BL共同连接于多个区块BLK，且连接于处于各区块BLK所包含的各串组件SU内的一个NAND串NS。各区块BLK所包含的多个选择晶体管ST2的源极共同连接于源极线SL。源极线SL例如共同连接于多个区块BLK。
各区块BLK所包含的多个存储单元晶体管MT的数据例如被统一删除。读出及写入是针对多个存储单元晶体管MT统一进行，所述多个存储单元晶体管MT共同连接于一个串组件SU中所配设的1条字线WL。将一个串组件SU内共有字线WL的存储单元晶体管MT的组称为单元组件(cell unit)CU。将单元组件CU所包含的多个存储单元晶体管MT分别存储的1比特数据的集合称为页。也就是说，对单元组件CU进行的写入动作及读出动作是以页为单位进行的。
此外，NAND串NS也可以具备虚设单元晶体管。具体来说，在选择晶体管ST2与存储单元晶体管MT0之间，串联连接例如2个虚设单元晶体管(未图示)。在存储单元晶体管MT7与选择晶体管ST1之间，串联连接例如2个虚设单元晶体管(未图示)。在多个虚设单元晶体管的栅极分别连接多条虚设字线。虚设单元晶体管的构造与存储单元晶体管相同。虚设单元晶体管并不用来存储数据，而是具有在写入动作或删除动作中缓和存储单元晶体管及选择晶体管所受到的干扰的功能。
[1-3]存储单元阵列10
接下来，对存储单元阵列10进行说明。图3是从上方观察存储单元阵列10的XY方向的俯视图。
存储单元阵列10具备多个单元阵列部10A、及多个分接头部10B。在图3中，未标注阴影的区域全部为单元阵列部10A，标注了阴影的区域全部为分接头部10B。
多个单元阵列部10A与多个分接头部10B沿X方向交替配置。单元阵列部10A与分接头部10B沿与X方向正交的Y方向延伸。单元阵列部10A是供配置多个存储单元的区域。分接头部10B是供配置多个接触插塞的区域，该多个接触插塞将比存储单元更靠下的下层配线与比存储单元更靠上的上层配线连接。此外，关于图3的区域AR1，将在下文叙述。
[1-3-1]单元阵列部10A
图4是将图3所示的单元阵列部10A的一部分区域放大后的俯视图。单元阵列部10A具备多个存储器柱MP。多个存储器柱MP各自构成所述NAND串NS。多个存储器柱MP在面内例如配置成错位状。
多条位线BL沿Y方向延伸，且在X方向上排列。存储器柱MP利用接触插塞CP与位线BL电连接。
在图4的示例中，邻接的2条位线BL以与1个存储器柱MP重叠的方式配置。沿Y方向排成一列的多个存储器柱MP每隔1个连接着1条位线。
在单元阵列部10A设置着多个狭缝ST及多个狭缝SHE。狭缝ST及狭缝SHE包含绝缘层，含有例如硅氧化物(SiO2)。
多个狭缝ST沿X方向延伸。狭缝ST具有将字线WL、及选择栅极线SGD、SGS分离的功能。另外，狭缝ST具有将在Y方向上邻接的区块BLK分离的功能。
多个狭缝SHE沿X方向延伸。狭缝SHE具有将选择栅极线SGD分离的功能。另外，狭缝SHE具有将在Y方向上邻接的串组件SU分离的功能。
图5是将单元阵列部10A的一部分区域沿1条位线BL在YZ方向上切断后的剖视图。
衬底20由半导体衬底构成。在衬底20上方设置着源极线SL。在源极线SL上方依次隔着多个绝缘层(未图示)积层着作为选择栅极线SGS发挥功能的配线层21、作为多条字线WL(包含字线WL0～WL7)发挥功能的多个配线层22、及作为选择栅极线SGD发挥功能的配线层23。
选择栅极线SGS在附图中示出了1条，但也可以包含多条选择栅极线、例如3条。在该情况下，设置与多条选择栅极线SGS对应数量的选择晶体管ST2。同样地，选择栅极线SGD在附图中也是示出了1条，但也可以包含多条选择栅极线、例如3条。在该情况下，设置与多条选择栅极线SGD对应数量的选择晶体管ST1。
在源极线SL上以贯通配线层21～23的方式设置着多个存储器柱MP。图6是将1个存储器柱MP在水平方向(沿着X-Y平面的方向)上切断后的剖视图。此外，图6是包含任意配线层22的剖视图。
存储器柱MP设置在存储器孔MH内。存储器孔MH的平面形状例如为圆。存储器孔MH以贯通配线层21～23的方式沿Z方向延伸。存储器柱MP具备核心层24、半导体层25、及存储器膜(积层膜)26。
核心层24沿Z方向延伸。核心层24包含绝缘层，且例如含有硅氧化物(SiO2)。
在核心层24的侧面周围设置着半导体层25。作为半导体层25，例如使用多晶硅。半导体层25是形成存储单元晶体管MT的信道的区域。
在半导体层25的侧面周围设置着存储器膜26。存储器膜26具备隧道绝缘膜27、电荷累积膜28、及阻挡绝缘膜29。隧道绝缘膜27与半导体层25相接。阻挡绝缘膜29与配线层21～23相接。作为隧道绝缘膜27，例如使用硅氧化物。作为电荷累积膜28，使用绝缘膜，例如使用硅氮化物(SiN)或金属氧化物(铪氧化物等)。作为阻挡绝缘膜29，例如使用硅氧化物。
如图5所示，半导体层25以嵌埋到源极线SL中的方式与源极线SL电连接。在存储器柱MP上，设置着与半导体层25电连接的导电层30。在导电层30上，设置着接触插塞CP。在接触插塞CP上，设置着位线BL。
狭缝ST将配线层21～23分断，并到达源极线SL。作为狭缝ST，例如使用硅氧化物。
狭缝SHE将配线层23分断。狭缝SHE例如使用硅氧化物。
[1-3-2]分接头部10B
接下来，对分接头部10B进行说明。图7是图3所示的分接头部10B的一部分区域的俯视图。图7是撷取图3所示的区域AR1的俯视图。
分接头部10B具备多个第1接触插塞40、及多个第2接触插塞41。也就是说，分接头部10B具有两种接触插塞40、41。在图7中，通过对第1接触插塞40标注阴影而对第2接触插塞41不标注阴影来区分两者。多个第1接触插塞40的配置与多个第2接触插塞41的配置相比密度较小。第1接触插塞40及第2接触插塞41的平面形状例如为圆或椭圆。第1接触插塞40及第2接触插塞41例如配置成错位状。
第1接触插塞40电连接于与存储器柱MP下端部相接地设置在单元阵列部10A的源极线SL。进而，第1接触插塞40将比存储单元靠上层的配线与源极线SL电连接。第1接触插塞40配置在单元阵列部10A附近。
第2接触插塞41与比源极线SL更靠下层的配线、及形成在衬底20的元件电连接。第1接触插塞40将比存储单元靠上层的配线与形成在衬底20的元件等电连接。
图8是分接头部10B所包含的第1接触插塞40及第2接触插塞41的剖视图。
首先，对第1接触插塞40的截面构造进行说明。在源极线SL上，以贯通配线层21～23的方式设置着第1接触插塞40。作为第1接触插塞40，使用钨(W)等金属。在第1接触插塞40的侧面周围，设置着绝缘膜40A。作为绝缘膜40A，例如使用硅氧化物。第1接触插塞40通过绝缘膜40A与配线层21～23电绝缘。
在第1接触插塞40上设置着电极43。在电极43上设置着接触插塞44。在接触插塞44设置着上层配线层45。
接着，对第2接触插塞41的截面构造进行说明。在衬底20上方设置着下层配线层42。下层配线层42与形成在衬底20的元件电连接。形成在衬底20的元件包含p信道MOS晶体管、及n信道MOS晶体管等。
在下层配线层42上，以贯通配线层21～23的方式设置着第2接触插塞41。作为第2接触插塞41，使用钨(W)等金属。在第2接触插塞41的侧面周围设置着绝缘膜41A。作为绝缘膜41A，例如使用硅氧化物。第2接触插塞41通过绝缘膜41A与配线层21～23电绝缘。
在第2接触插塞41上依次设置着电极43、接触插塞44、及上层配线层45。
[1-4]分接头部10B的详细构造
接下来，对分接头部10B的详细构造进行说明。图9是分接头部10B的俯视图。图10是沿着图9的A-A'线的分接头部10B的剖视图。图11是沿着图9的B-B'线的分接头部10B的剖视图。
在衬底20(未图示)上设置着绝缘层50。在单元阵列部10A中的绝缘层50上，依次积层着导电层51A、导电层52、及导电层53A。导电层51A、导电层52、及导电层53A构成源极线SL。导电层51A、导电层52、及导电层53A形成在单元阵列部10A整体，导电层51A、导电层52、及导电层53A的平面形状与单元阵列部10A的平面形状大致相同。导电层51A、导电层52、及导电层53A相互电连接。导电层52与存储器柱MP的半导体层25直接相接。作为导电层51A、导电层52、及导电层53A，例如使用多晶硅。导电层52也可以含有金属。
在分接头部10B中的绝缘层50上设置着导电层51B。导电层51B由与导电层51A相同的材料构成，且由与导电层51A连续的层构成。导电层51B从导电层51A的一部分沿X方向延伸，到达第1接触插塞40之下。导电层51B的平面形状为四边形。导电层51B与第1接触插塞40相接，且与第1接触插塞40电连接。
在导电层51A、51B的侧面周围设置着绝缘层54。作为绝缘层54，例如使用硅氧化物。
在导电层51B上，设置着从导电层52向X方向突出的导电层52A。导电层52A与导电层52电连接，由与导电层52相同的材料构成。导电层52A蜿蜒。导电层52A是由沿X方向延伸的多个部分、与沿Y方向延伸的多个部分交替地连接而构成。在图9的示例中，导电层52A包含与导电层52相接且沿X方向延伸的第1部分、从所述第1部分沿Y方向延伸的第2部分、及从所述第2部分沿X方向延伸且与下述牺牲层56A相接的第3部分。
在导电层51B及绝缘层54上设置着绝缘层55。作为绝缘层55，例如使用硅氧化物(SiO2)、硅氮化物(SiN)、或氧化铝(AlO)。
在导电层51B的上方且绝缘层55上，设置着牺牲层56A及牺牲层56B。牺牲层56A及牺牲层56B由相同材料构成，且由连续的层构成。牺牲层56A及牺牲层56B包含在与源极线SL所包含的导电层52相同电平的层中。
牺牲层56B被第1接触插塞40贯通。牺牲层56B的面积大于第1接触插塞40的面积。牺牲层56B的平面形状为四边形。牺牲层56B与第1接触插塞40周围的绝缘膜40A相接，与第1接触插塞40电绝缘。
牺牲层56A与导电层52A相接，并延伸至牺牲层56B。牺牲层56A蜿蜒。牺牲层56A的宽度小于牺牲层56B的Y方向的宽度。牺牲层56A是由沿X方向延伸的多个部分、与沿Y方向延伸的多个部分交替地连接而构成。在图9的示例中，牺牲层56A包含与导电层52A相接且沿X方向延伸的第1部分、从所述第1部分沿Y方向延伸的第2部分、及从所述第2部分沿X方向延伸且与牺牲层56B相接的第3部分。
沿着导电层52A及牺牲层56A的蜿蜒部分的长度长于从源极线SL(具体来说为导电层51A、52、53A)的交界到第1接触插塞40的直线距离。另外，沿着导电层52A及牺牲层56A的蜿蜒部分的长度长于从源极线SL(具体来说为导电层51A、52、53A)的交界到绝缘膜40A的直线距离。
牺牲层56A及牺牲层56B在形成源极线SL所包含的导电层52的步骤中，由与形成在单元阵列部10A的牺牲层相同的材料构成，包含在与该牺牲层相同电平的层中。另外，与牺牲层56A及牺牲层56B相同电平的导电层用作形成狭缝ST时的蚀刻终止层。
作为牺牲层56A及牺牲层56B，例如使用非晶硅、或多晶硅。另外，作为牺牲层56A及牺牲层56B，使用未掺杂的非晶硅、或掺杂了磷(P)、硼(B)、及碳(C)中的任一种的非晶硅。另外，作为牺牲层56A及牺牲层56B，也可以使用像硅氮化物(SiN)这样的绝缘材料。
此外，源极线SL所包含的导电层52形成在如下区域，所述区域是对牺牲层56A进行湿式蚀刻，通过该湿式蚀刻去除牺牲层而成。导电层52A与牺牲层56A的交界对应于未因湿式蚀刻而去除的牺牲层56A的端部。因此，导电层52A与牺牲层56A的交界存在与图示位置不同的情况。实际上，存在牺牲层56A的湿式蚀刻的进一步进展导致导电层52A与牺牲层56A的交界位于更靠牺牲层56A侧的情况。
在牺牲层56A、56B的侧面周围设置着绝缘层57。作为绝缘层57，例如使用硅氧化物。
在牺牲层56A、56B、及绝缘层57上设置着绝缘层58。作为绝缘层58，例如使用硅氧化物(SiO2)、硅氮化物(SiN)、或氧化铝(AlO)。
在牺牲层56A、56B的上方且绝缘层58上设置着导电层53B。导电层53B由与导电层53A相同的材料构成，且是由与导电层53A连续的层构成。导电层53B从导电层53A沿X方向延伸，到达第1接触插塞40。导电层53B在它的端部被第1接触插塞40贯通。导电层53B的平面形状为四边形。导电层53B与第1接触插塞40周围的绝缘膜40A相接，而与第1接触插塞40电绝缘。
在导电层53A、53B的侧面周围设置着绝缘层59。在导电层53A、53B、及绝缘层59上设置着绝缘层60。作为绝缘层59、60，例如使用硅氧化物。
在绝缘层60上，隔着多个层间绝缘层31积层着配线层21～23。作为层间绝缘层31，例如使用硅氧化物。
积层而成的源极线SL中正中间的牺牲层56A在Y方向上的截面宽度小于它的上层53B及下层51B在Y方向上的截面宽度。也就是说，在A-A'截面中，源极线SL上层的导电层53B与下层的导电层51B所夹着的区域的一部分为牺牲层56A，其余部分为绝缘层57。
此外，如图11所示，在狭缝ST的下部，设置着包含在与牺牲层56A相同电平的层中且由与牺牲层56A相同的材料构成的牺牲层。该牺牲层用作形成狭缝ST时的蚀刻终止层。
同样地，在狭缝ST的下部，设置着包含在与导电层53B相同电平的层中且由与导电层53B相同的材料构成的导电层。该导电层被狭缝ST贯通。
[1-5]第1变化例
图12是第1变化例的分接头部10B的俯视图。
牺牲层56A与导电层52A相接，到达牺牲层56B。牺牲层56A沿相对于X方向倾斜的方向延伸。牺牲层56A形成为直线状。牺牲层56B延伸的方向能够任意设计。分接头部10B的截面构造与所述实施方式相同。
[1-6]第2变化例
图13是第2变化例的分接头部10B的俯视图。
图13的牺牲层56A与图9的牺牲层56A相比，蜿蜒的次数更多。牺牲层56A连接在牺牲层56B的中央部(换句话说为牺牲层56B在Y方向上的端部以外)。牺牲层56B的蜿蜒形状能够任意设计。分接头部10B的截面构造与所述实施方式相同。
[1-7]第1实施方式的效果
第1实施方式的半导体存储装置1具备设置着存储器柱MP的单元阵列部10A、及设置着第1接触插塞40的分接头部10B。半导体存储装置1具备嵌埋在存储器柱MP下部的源极线SL(也称为嵌埋源极线)。源极线SL是将导电层51A、导电层52、及导电层53A依次积层而构成。导电层52以与存储器柱MP所包含的半导体层25相接的方式与半导体层25电连接。
另外，半导体存储装置1具备与源极线SL电连接的第1接触插塞40。第1接触插塞40与存储器柱MP上方的上层配线电连接。由此，能够从上层配线经由第1接触插塞40对源极线SL施加电压。
源极线SL所包含的导电层52形成在如下区域，所述区域是对设置在单元阵列部10A的牺牲层进行湿式蚀刻，通过该湿式蚀刻去除牺牲层而成。该湿式蚀刻是用来对存储器柱MP的存储器膜26局部进行蚀刻从而使存储器柱MP的半导体层25露出的步骤。牺牲层由与设置在分接头部10B的牺牲层56A相同的材料构成，且由与牺牲层56A连续的层构成。
存在如下可能性：当牺牲层的湿式蚀刻进展时，设置在分接头部10B的牺牲层56A被蚀刻，进而设置在第1接触插塞40的侧面的绝缘膜40A也被蚀刻。在该情况下，可能会因湿式蚀刻而导致选择栅极线SGS露出，之后形成的导电层52会导致源极线SL与选择栅极线SGS短路。
相对于此，在本实施方式中，牺牲层56A具有蜿蜒的形状，另外，牺牲层56A的宽度也变窄了。由此，能够抑制湿式蚀刻所使用的蚀刻液渗入牺牲层56A内。结果为，能够抑制湿式蚀刻进展至第1接触插塞40。进而，能够抑制源极线SL与选择栅极线SGS短路。
另外，因为能够抑制配线间的短路，所以半导体存储装置1能够正常进行所期望的动作。由此，能够提升半导体存储装置1的性能。另外，能够抑制配线间的短路引起半导体存储装置1产生不良。由此，能够提升半导体存储装置1的良率。
[2]第2实施方式
对第2实施方式的分接头部10B的构成进行说明。图14是分接头部10B的俯视图。图15是沿着图14的A-A'线的分接头部10B的剖视图。图16是沿着图14的B-B'线的分接头部10B的剖视图。
导电层51B具有与牺牲层56A及牺牲层56B相同的平面形状。也就是说，导电层51B包含以与牺牲层56A相同的方式蜿蜒的部分。同样地，导电层53B具有与牺牲层56A及牺牲层56B相同的平面形状。也就是说，导电层53B包含以与牺牲层56A相同的方式蜿蜒的部分。其他构成与第1实施方式相同。
在第2实施方式中，能够通过一次光刻步骤加工导电层51B、牺牲层56A及牺牲层56B、以及导电层53B。由此，能够简化制造步骤。
第2实施方式也能够应用于第1实施方式中所示的第1及第2变化例。
[3]变化例等
所述实施方式的半导体存储装置具备：多个第1配线层《22、WL等》，在第1方向《Z方向》上积层；半导体层《25》，在所述多个第1配线层中的第1区域内沿所述第1方向延伸；电荷累积膜《28》，设置在所述多个第1配线层与所述半导体层之间；第1导电层《51A、51B》，具有第1主体部《51A》及第1突出部《51B》，所述第1主体部《51A》设置在所述多个第1配线层中的最下层的下方，且与所述第1区域在所述第1方向上重叠，所述第1突出部《51B》从所述第1主体部向与所述第1方向交叉的第2方向突出，且与在所述第2方向上邻接于所述第1区域的第2区域在所述第1方向上重叠；接触插塞《40》，设置在所述第1导电层的所述第1突出部上，在所述多个第1配线层的所述第2区域内沿所述第1方向延伸；绝缘膜《40A》，设置在所述接触插塞与所述多个第1配线层之间；第2导电层《52、52A》，具有第2主体部《52》及第2突出部《52A》，所述第2主体部《52》设置在所述第1导电层的所述第1主体部上，且与所述半导体层相接，所述第2突出部《52A》设置在所述第1突出部上，相对于所述第2主体部突出延伸；以及第1层《56A、56B》，设置在所述第1突出部上，与所述第2突出部及所述绝缘膜相接，且在所述第2突出部与所述绝缘膜之间延伸。所述第2突出部及所述第1层中在所述第2主体部及所述第2突出部的交界与所述绝缘膜之间延伸的部分的长度长于从所述第2主体部及所述第2突出部的交界到所述绝缘膜的直线距离。
在本说明书中，“连接”表示电连接，不排除例如其间隔着其他元件的情况。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意图限定发明的范围。这些新颖的实施方式能以其他各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及它们的变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号说明]
1 半导体存储装置
10 存储单元阵列
10A 单元阵列部
10B 分接头部
11 行解码器
12 列解码器
13 感测放大器
14 输入输出电路
15 指令寄存器
16 地址寄存器
17 定序器
20 衬底
21～23 配线层
24 核心层
25 半导体层
26 存储器膜
27 隧道绝缘膜
28 电荷累积膜
29 阻挡绝缘膜
30 导电层
31 层间绝缘层
40、41 接触插塞
42 下层配线层
43 电极
44 接触插塞
45 上层配线层
50 绝缘层
51A、51B 导电层
52 导电层
53A、53B 导电层
54、55、57～60 绝缘层
56A、56B 牺牲层
Claims (8)
1.一种半导体存储装置，具备：
多个第1配线层，在第1方向上积层；
半导体层，在所述多个第1配线层的第1区域内沿所述第1方向延伸；
电荷累积膜，设置在所述多个第1配线层与所述半导体层之间；
第1导电层，具有第1主体部及第1突出部，所述第1主体部设置在所述多个第1配线层中的最下层的下方，且与所述第1区域在所述第1方向上重叠，所述第1突出部从所述第1主体部向与所述第1方向交叉的第2方向突出，且与在所述第2方向上邻接于所述第1区域的第2区域在所述第1方向上重叠；
接触插塞，设置在所述第1导电层的所述第1突出部上，在所述多个第1配线层的所述第2区域内沿所述第1方向延伸；
绝缘膜，设置在所述接触插塞与所述多个第1配线层之间；
第2导电层，具有第2主体部及第2突出部，所述第2主体部设置在所述第1导电层的所述第1主体部上，且与所述半导体层相接，所述第2突出部设置在所述第1突出部上，且相对于所述第2主体部突出延伸；以及
第1层，设置在所述第1突出部上，与所述第2突出部及所述绝缘膜相接，且在所述第2突出部与所述绝缘膜之间延伸；且
所述第2突出部及所述第1层中在所述第2主体部及所述第2突出部的交界与所述绝缘膜之间延伸的部分的长度长于从所述第2主体部及所述第2突出部的交界到所述绝缘膜的直线距离。
2.根据权利要求1所述的半导体存储装置，其中所述第2导电层的所述第2突出部与所述第1层蜿蜒。
3.根据权利要求1或2所述的半导体存储装置，其中所述第1突出部的平面形状为四边形。
4.根据权利要求1或2所述的半导体存储装置，其中所述第1层含有非晶硅或多晶硅。
5.根据权利要求1或2所述的半导体存储装置，其中所述第1层含有掺杂了磷(P)、硼(B)、或碳(C)的硅(Si)。
6.根据权利要求1或2所述的半导体存储装置，其中所述第2导电层的材料与所述第1层的材料不同。
7.根据权利要求1或2所述的半导体存储装置，其还具备设置在所述第1突出部与所述第1层之间的绝缘层。
8.根据权利要求1或2所述的半导体存储装置，其还具备设置在所述半导体层的上方且与所述接触插塞电连接的配线。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9525065B1 (en) * | 2015-10-13 | 2016-12-20 | Samsung Electronics Co., Ltd. | Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWM245481U (en) * | 2003-10-14 | 2004-10-01 | Wistron Corp | Extendable computer system |
| JP5431386B2 (ja) * | 2011-02-22 | 2014-03-05 | 株式会社東芝 | 半導体記憶装置 |
| JP2013179165A (ja) * | 2012-02-28 | 2013-09-09 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
| JP6100559B2 (ja) * | 2012-03-05 | 2017-03-22 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
| KR102011933B1 (ko) * | 2013-03-06 | 2019-08-20 | 삼성전자 주식회사 | 비휘발성 메모리 소자 제조 방법 |
| US9449983B2 (en) * | 2013-12-19 | 2016-09-20 | Sandisk Technologies Llc | Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof |
| JP2015176910A (ja) * | 2014-03-13 | 2015-10-05 | 株式会社東芝 | 半導体メモリ |
| JP2015177002A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 半導体記憶装置 |
| KR102269422B1 (ko) * | 2014-05-30 | 2021-06-28 | 삼성전자주식회사 | 반도체 장치 |
| KR20150139255A (ko) * | 2014-06-03 | 2015-12-11 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| WO2016139725A1 (ja) * | 2015-03-02 | 2016-09-09 | 株式会社 東芝 | 半導体記憶装置及びその製造方法 |
| US9502471B1 (en) * | 2015-08-25 | 2016-11-22 | Sandisk Technologies Llc | Multi tier three-dimensional memory devices including vertically shared bit lines |
| US20170069657A1 (en) * | 2015-09-09 | 2017-03-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
| US10249641B2 (en) * | 2016-02-17 | 2019-04-02 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| JP6515046B2 (ja) | 2016-03-10 | 2019-05-15 | 東芝メモリ株式会社 | 半導体記憶装置 |
| JP6506197B2 (ja) * | 2016-03-11 | 2019-04-24 | 東芝メモリ株式会社 | 半導体記憶装置 |
| JP2018152412A (ja) | 2017-03-10 | 2018-09-27 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
| JP2018152496A (ja) | 2017-03-14 | 2018-09-27 | 東芝メモリ株式会社 | 半導体記憶装置 |
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| JP2019036374A (ja) * | 2017-08-14 | 2019-03-07 | 東芝メモリ株式会社 | 半導体記憶装置 |
| KR20190019672A (ko) * | 2017-08-18 | 2019-02-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| JP2019192663A (ja) * | 2018-04-18 | 2019-10-31 | 東芝メモリ株式会社 | 半導体メモリ |
| KR102624619B1 (ko) * | 2018-04-30 | 2024-01-15 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9525065B1 (en) * | 2015-10-13 | 2016-12-20 | Samsung Electronics Co., Ltd. | Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad |
Also Published As
| Publication number | Publication date |
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: Tokyo Applicant after: Kaixia Co.,Ltd. Address before: Tokyo Applicant before: TOSHIBA MEMORY Corp. |
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| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
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