TW202234675A - 半導體記憶裝置 - Google Patents

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Abstract

一實施方式之半導體記憶裝置具備：基板，其包含各自沿第1方向延伸，且沿第2方向排列之第1及第2區塊區域BLK；第1及第2構件SLT，其等各自於第1及第2區塊區域BLK之邊界區域沿第1方向延伸，且沿第1方向排列；支持柱HRa，其於邊界區域中配置於第1及第2構件SLT間；第1及第2導電體層WL，其等沿第3方向排列且相互分開設置，被第1及第2構件SLT、以及支持柱HRa斷開；及記憶體柱MP，其與第1及第2導電體層WL交叉之部分，分別作為第1及第2記憶胞MT發揮功能。支持柱HRa具有如下形狀：下部柱LMP之側面之延長與上部柱UMP之側面之延長，於包含第2方向及第3方向之面內錯開。

Description

半導體記憶裝置
實施方式主要關於一種半導體記憶裝置。
NAND(與非)快閃記憶體作為能夠非揮發地記憶資料之半導體記憶裝置為人所周知。於如該NAND快閃記憶體之半導體記憶裝置中，採用三維記憶構造以實現高積體化、大容量化。
實施方式使半導體記憶裝置之良率提高。
實施方式之半導體記憶裝置具備：基板，其包含第1區塊區域及第2區塊區域，該第1區塊區域及第2區塊區域各自沿第1方向延伸，且沿與上述第1方向交叉之第2方向排列；第1構件及第2構件，其等各自於上述第1區塊區域與上述第2區塊區域之第1邊界區域中沿上述第1方向延伸，且沿上述第1方向排列；第1支持柱，其於上述第1邊界區域中配置於上述第1構件與上述第2構件之間；複數個導電體層，其等沿與上述第1方向及上述第2方向分別交叉之第3方向排列且相互分開設置，被上述第1構件、上述第2構件、及上述第1支持柱斷開為位於上述第1區塊區域之第1部分與位於上述第2區塊區域之第2部分；及第1記憶體柱，其貫通上述複數個導電體層。上述複數個導電體層包含：第1導電體層；及第2導電體層，其位於上述基板與上述第1導電體層之間。上述第1記憶體柱中，與上述第1導電體層交叉之部分作為第1記憶胞發揮功能，與上述第2導電體層交叉之部分作為與上述第1記憶胞於上述第3方向上相鄰之第2記憶胞發揮功能。上述第1支持柱包含下部柱及上部柱，且具有第1形狀，該下部柱於上述第1導電體層與上述第2導電體層之間具有上端，該上部柱於上述第1導電體層與上述第2導電體層之間具有下端，且該第1形狀係上述下部柱之側面之延長與上述上部柱之側面之延長於包含上述第2方向及上述第3方向之面內錯開。
以下，參照附圖對實施方式進行說明。附圖之尺寸及比率未必與實物相同。
再者，以下說明中，對具有大致相同之功能及構成之構成要素附上相同符號。於特別區分具有相同構成之要素彼此之情形時，有時會於相同符號之末尾加上互不相同之文字或數位。
1. 第1實施方式 1.1 構成 1.1.1 記憶體系統 圖1係用以說明第1實施方式之記憶體系統之構成之框圖。記憶體系統係以連接於外部之主機設備(未圖示)之方式構成之記憶裝置。記憶體系統例如係如SD(secure digital，安全數位)卡之記憶體卡、UFS(universal flash storage，通用快閃記憶體)、SSD(solid state drive，固態驅動器)。記憶體系統1包含記憶體控制器2及半導體記憶裝置3。
記憶體控制器2例如由SoC(system-on-a-chip，晶片上系統)之類之積體電路構成。記憶體控制器2根據來自主機設備之要求而控制半導體記憶裝置3。具體而言，例如，記憶體控制器2將由主機設備要求寫入之資料寫入半導體記憶裝置3中。又，記憶體控制器2將由主機設備要求讀出之資料從半導體記憶裝置3讀出並發送至主機設備。
半導體記憶裝置3係非揮發地記憶資料之記憶體。半導體記憶裝置3例如為NAND型快閃記憶體。
記憶體控制器2與半導體記憶裝置3例如係依照SDR(single data rate，單一資料速率)介面、切換DDR(double data rate，雙倍資料速率)介面、或ONFI(Open NAND flash interface，開放式NAND快閃記憶體介面)來進行通信。
1.1.2半導體記憶裝置 繼而，參照圖1所示之框圖，對第1實施方式之半導體記憶裝置之內部構成進行說明。半導體記憶裝置3例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係能夠非揮發地記憶資料之複數個記憶胞之集合，例如用作資料之抹除單位。又，於記憶胞陣列10設置有複數個位元線及複數個字元線。各記憶胞例如與1個位元線及1個字元線建立關聯。下文對記憶胞陣列10之詳細構成進行說明。
指令暫存器11保存半導體記憶裝置3從記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保存半導體記憶裝置3從記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BAd、頁位址PAd、及行位址CAd。例如，區塊位址BAd、頁位址PAd、及行位址CAd分別用於選擇區塊BLK、字元線、及位元線。
定序器13控制整個半導體記憶裝置3之動作。例如，定序器13根據指令暫存器11中保存之指令CMD來控制驅動器模組14、列解碼器模組15、及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。
驅動器模組14產生於讀出動作、寫入動作、抹除動作等中使用之電壓。而且，驅動器模組14例如根據位址暫存器12中保存之頁位址PA，將所產生之電壓施加至與選擇之字元線對應之信號線。
列解碼器模組15根據位址暫存器12中保存之區塊位址BAd，選擇所對應之記憶胞陣列10中之1個區塊BLK。而且，列解碼器模組15例如將施加至信號線之電壓傳送至選擇之區塊BLK中之所選擇之字元線，該信號線對應於所選擇之字元線。
感測放大器模組16於寫入動作中，根據從記憶體控制器2接收到之寫入資料DAT而將所需電壓施加至各位元線。又，感測放大器模組16於讀出動作中，根據位元線之電壓來判定記憶胞中記憶之資料，並將判定結果作為讀出資料DAT傳送至記憶體控制器2。
1.1.3記憶胞陣列之電路構成 圖2係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例之電路圖。圖2中示出記憶胞陣列10中所含之複數個區塊BLK中之1個區塊BLK。如圖2所示，區塊BLK例如包含5個串單元SU0～SU4。
各串單元SU包含分別與位元線BL0～BLm(m為1以上之整數)建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。各記憶胞電晶體MT包含控制閘極及電荷儲存層，非揮發地保存資料。選擇電晶體ST1及ST2分別用在於各種動作時選擇串單元SU。
各NAND串NS中，記憶胞電晶體MT0～MT8串聯連接。選擇電晶體ST1之汲極與建立關聯之位元線BL連接，選擇電晶體ST1之源極與串聯連接之記憶胞電晶體MT0～MT8之一端連接。選擇電晶體ST2之汲極與串聯連接之記憶胞電晶體MT0～MT7之另一端連接。選擇電晶體ST2之源極與源極線SL連接。
於相同之區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別與字元線WL0～WL7連接。串單元SU0～SU4中之選擇電晶體ST1之閘極分別與選擇閘極線SGD0～SGD4連接。複數個選擇電晶體ST2之閘極與選擇閘極線SGS連接。
對位元線BL0～BLm分配各不相同之行位址。各位元線BL於複數個區塊BLK間由分配了相同行位址之NAND串NS共有。字元線WL0～WL7分別設置於每個區塊BLK中。例如於複數個區塊BLK間共有源極線SL。
將1個串單元SU中與共通之字元線WL連接之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，將如下胞單元CU之記憶容量定義為「1頁資料」，該胞單元CU包含分別記憶1位資料之記憶胞電晶體MT。胞單元CU可根據記憶胞電晶體MT記憶之資料之位元數而具有2頁資料以上之記憶容量。
再者，第1實施方式之半導體記憶裝置3所具備之記憶胞陣列10之電路構成並不限定於以上說明之構成。例如，各區塊BLK所包含之串單元SU之個數可設計為任意個數。各NAND串NS所包含之記憶胞電晶體MT及選擇電晶體ST1及ST2之個數分別可設計為任意個數。
1.1.4 記憶胞陣列之構造 以下，對第1實施方式之半導體記憶裝置所具備之記憶胞陣列之構造之一例進行說明。再者，以下參照之附圖中，X線對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於鉛直方向，該鉛直方向係相對於形成半導體記憶裝置3時所使用之半導體基板20之表面之鉛直方向。為了方便觀察圖，於俯視圖中適當附加有影線。俯視圖上附加之影線未必與附加有影線之構成要素之材料、特性相關聯。為了方便觀察圖，於剖視圖中適當省略構成之圖示。
1.1.4.1 平面布局之概要 圖3係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之平面布局之一例之俯視圖。圖3中示出與4個區塊BLK0～BLK3對應之區域。如圖3所示，記憶胞陣列10之平面布局，例如於X方向上分割為記憶體區域MA、及引出區域HA1及HA2。又，記憶胞陣列10包含複數個構件SLT及SHE。
記憶體區域MA配置於引出區域HA1與引出區域HA2之間。記憶體區域MA係包含複數個NAND串NS之區域。引出區域HA1及HA2分別係用於積層配線(例如字元線WL0～WL7、以及選擇閘極線SGD及SGS)與列解碼器模組15之間之連接之區域。
複數個構件SLT具有各自沿X方向延伸之複數個部分(未圖示)，且沿Y方向排列。各構件SLT於相鄰之區塊BLK之間之邊界區域中，沿X方向橫貫記憶體區域MA以及引出區域HA1及HA2。又，各構件SLT例如具有嵌入有絕緣體、板狀接點之構造。而且，各構件SLT與下述之支持柱(未圖示)一起將隔著該構件SLT相鄰之積層配線斷開。
複數個構件SHE各自沿X方向延伸，且複數個構件SHE沿Y方向排列。本例中，4個構件SHE分別配置於相鄰之構件SLT之間。各構件SHE沿X方向橫貫記憶體區域MA。各構件SHE之兩端分別包含於引出區域HA1及HA2中。又，各構件SHE例如具有嵌入有絕緣體之構造。而且，各構件SHE將隔著該構件SHE相鄰之選擇閘極線SGD斷開。
以上說明之記憶胞陣列10之平面布局中，由構件SLT區隔之區域分別對應於1個區塊BLK。又，由構件SLT及SHE區隔之區域分別對應於1個串單元SU。而且，例如圖3所示之布局沿Y方向重複配置於記憶胞陣列10中。
再者，實施方式之半導體記憶裝置3所具備之記憶胞陣列10之平面布局並不限定於以上說明之布局。例如，配置於相鄰之構件SLT之間之構件SHE之個數可設計為任意個數。形成於相鄰之構件SLT之間之串單元SU之個數，可根據配置於相鄰之構件SLT之間之構件SHE之個數來變更。
1.1.4.2 記憶體區域 (平面布局) 圖4係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之記憶體區域MA中之詳細平面布局之一例之俯視圖。圖4中，示出包含1個區塊BLK(即，串單元SU0～SU4)之區域、及隔著該區塊之2個構件SLT。如圖4所示，於記憶體區域MA中，記憶胞陣列10包含複數個記憶體柱MP、複數個接點CV、及複數個位元線BL。又，各構件SLT包含接點LI及間隔件SP。
各記憶體柱MP例如作為1個NAND串NS發揮功能。複數個記憶體柱MP於相鄰之2個構件SLT之間之區域中例如呈鋸齒狀配置24行。而且，例如1個構件SHE分別重疊於從紙面上側數起第5行記憶體柱MP、第10行記憶體柱MP、第15行記憶體柱MP、及第20行記憶體柱MP。
複數個位元線BL分別沿Y方向延伸，且沿X方向排列。各位元線BL於每個串單元SU中以與至少1個記憶體柱MP重疊之方式配置。圖4之例中，示出以與1個記憶體柱MP重疊之方式配置2個位元線BL之情形。與記憶體柱MP重疊之複數個位元線BL中之1個位元線BL、與對應之1個記憶體柱MP之間經由接點CV電性連接。
例如，省略與構件SHE接觸之記憶體柱MP與位元線BL之間之接點CV。換言之，省略與不同之2個選擇閘極線SGD相接之記憶體柱MP與位元線BL之間之接點CV。相鄰之構件SLT間之記憶體柱MP、構件SHE等之個數及配置並不限定於使用圖4所說明之構成，可適當變更。與各記憶體柱MP重疊之位元線BL之個數可設計為任意個數。
接點LI係於XZ平面內擴展之導電體。間隔件SP係設置於接點LI之側面之絕緣體。換言之，接點LI於俯視下被間隔件SP包圍。
(剖面構造) 圖5係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之記憶體區域MA之剖面構造之一例之沿圖4之V-V線之剖視圖。如圖5所示，記憶胞陣列10進而包含半導體基板20及導電體層22～26。又，圖6係表示第1實施方式之半導體記憶裝置中之記憶體柱之剖面構造之一例之圖5之區域VI之放大圖。
半導體基板20具有P型阱區域。P型阱區域係設置於半導體基板20之表面附近之包含P型雜質(例如硼)之區域。P型阱區域包含N型半導體區域21。N型半導體區域21係設置於P型阱區域之表面附近之N型雜質之擴散區域。於N型半導體區域21中例如摻雜有磷。
於半導體基板20之上方隔著絕緣體層(未圖示)而設置有導電體層22。導電體層22例如形成為沿XY平面擴展之板狀。導電體層22用作選擇閘極線SGS。導電體層22例如包含鎢。
於導電體層22之上方交替積層有絕緣體層(未圖示)與導電體層23。導電體層23例如形成為沿XY平面擴展之板狀。積層之複數個導電體層23從半導體基板20側起依序分別用作字元線WL0～WL3。導電體層23例如包含鎢。
於最上層之導電體層23之上方交替積層有絕緣體層(未圖示)與導電體層24。導電體層24例如形成為沿XY平面擴展之板狀。積層之複數個導電體層24從半導體基板20側起依序分別用作字元線WL4～WL7。導電體層24例如包含鎢。
於最上層之導電體層24之上方隔著絕緣體層(未圖示)而設置有導電體層25。導電體層25例如形成為沿XY平面擴展之板狀。導電體層25用作選擇閘極線SGD。導電體層25例如包含鎢。
於導電體層25之上方隔著絕緣體層(未圖示)而設置有導電體層26。導電體層26例如形成為沿Y方向延伸之線狀，用作位元線BL。即，於未圖示之區域中，複數個導電體層26沿X方向排列。導電體層26例如包含銅。
各記憶體柱MP沿Z方向延伸，且包含上部柱UMP及下部柱LMP。下部柱LMP貫通導電體層22及23。上部柱UMP貫通導電體層24及25。下部柱LMP之下端與P型阱區域相接。下部柱LMP之上端與上部柱UMP之下端於最上層之導電體層23與最下層之導電體層24之間相接。下部柱LMP及上部柱UMP各自之沿XY平面之剖面面積(XY剖面面積)從下方朝上方變大。下部柱LMP之上端之XY剖面面積大於上部柱UMP之下端之XY剖面面積。下部柱LMP之側面LMP_s之延長與上部柱UMP之側面UMP_s之延長(圖6中以單點鏈線圖示)相互錯開而不一致。該下部柱LMP之側面LMP_s之延長與上部柱UMP之側面UMP_s之延長之間之錯開並不限定於圖6所示之YZ剖面內，於包含Z方向之任意剖面中均會產生。
記憶體柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與1個導電體層23或1個導電體層24交叉之部分作為1個記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層25交叉之部分作為選擇電晶體ST1發揮功能。
又，各記憶體柱MP例如包含核心膜30、半導體膜31、及積層膜32。核心膜30沿Z方向延伸。例如，核心膜30之上端包含於較導電體層25更靠上之層中，核心膜30之下端包含於較P型阱區域更靠上方之層中。半導體膜31覆蓋核心膜30之周圍。於記憶體柱MP之下部，半導體膜31之一部分與P型阱區域相接。積層膜32覆蓋除半導體膜31與P型阱區域接觸之部分以外之半導體膜31之側面及底面。核心膜30例如包含氧化矽等絕緣體。半導體膜31例如包含矽。
於記憶體柱MP內之半導體膜31之上表面設置有柱狀之接點CV。於圖示之區域中顯示有1個接點CV，該1個接點CV於由構件SLT及SHE區隔之各剖面區域中分別對應於2個記憶體柱MP中之1個記憶體柱MP。於記憶體區域MA中，不與構件SHE重疊且未連接接點CV之記憶體柱MP，於未圖示之區域中連接有對應之接點CV。
1個導電體層26、即1個位元線BL相接於接點CV之上表面。1個導電體層26於由構件SLT及SHE區隔之各空間中與1個接點CV相接。即，設置於相鄰之構件SLT及SHE之間之記憶體柱MP、與設置於相鄰之2個構件SHE之間之記憶體柱MP電性連接於各導電體層26。
構件SLT例如具有沿XZ平面設置之部分，將導電體層22～25斷開。構件SLT之YZ剖面例如具有彎曲(Bowing)形狀。具體而言，構件SLT之沿Y方向之長度於上端或下端最小，且於上端與下端之間最大。
構件SLT內之接點LI沿間隔件SP設置。接點LI之上端位於導電體層25與導電體層26之間之層。接點LI之下端與N型半導體區域21相接。間隔件SP設置於接點LI與導電體層22～25之間。接點LI與導電體層22～25之間藉由間隔件SP隔離及絕緣。
構件SHE例如具有沿XZ平面設置之部分，將導電體層25斷開。構件SHE之上端位於導電體層25與導電體層26之間之層。構件SHE之下端位於導電體層24與導電體層25之間之層。構件SHE例如包含氧化矽等絕緣體。構件SHE之上端與構件SLT之上端可對齊，亦可不對齊。又，構件SHE之上端與記憶體柱MP之上端可對齊，亦可不對齊。又，各導電體層22～25可取任意個數。例如，於設置複數個導電體層25之情形時，構件SHE之下端位於最上層之導電體層24與最下層之導電體層25之間。即，構件SHE之下端對應於導電體層25之個數而變深。
圖7係表示第1實施方式之半導體記憶裝置中之記憶體柱之剖面構造之一例之沿圖5之VII-VII線之剖視圖。具體而言，圖7表示與半導體基板20之表面平行且包含導電體層23之層中之記憶體柱MP之剖面構造。如圖7所示，積層膜32例如包含隧道絕緣膜33、電荷儲存膜34、及阻擋絕緣膜35。
於包含導電體層23之剖面中，核心膜30例如設置於記憶體柱MP之中央部。半導體膜31包圍核心膜30之側面。隧道絕緣膜33包圍半導體膜31之側面。電荷儲存膜34包圍隧道絕緣膜33之側面。阻擋絕緣膜35包圍電荷儲存膜34之側面。導電體層23包圍阻擋絕緣膜35之側面。
半導體膜31係作為記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2之通道(電流路徑)而使用。隧道絕緣膜33及阻擋絕緣膜35分別例如包含氧化矽。電荷儲存膜34具有儲存電荷之功能，例如包含氮化矽。因此，各記憶體柱MP可作為1個NAND串NS發揮功能。
第1實施方式之半導體記憶裝置3係藉由對最下層之導電體層22施加電壓，可於P型阱區域及N型半導體區域21之表面附近，形成記憶體柱MP內之半導體膜31與接點LI之間之電流路徑。藉此，半導體記憶裝置3可於位元線BL與接點LI之間經由記憶體柱MP流動電流。即，設置於構件SLT內之接點LI，可作為源極線SL之一部分來使用。
1.1.4.3引出區域 (平面布局) 第1實施方式之半導體記憶裝置3中，引出區域HA1中之偶數號區塊BLK之構造，類似於引出區域HA2中之奇數號區塊BLK之構造。又，引出區域HA2中之偶數號區塊BLK之構造，類似於引出區域HA1中之奇數號區塊BLK之構造。
具體而言，例如引出區域HA2中之區塊BLK0之平面布局，係與使引出區域HA1中之區塊BLK1之構造，分別於X方向及Y方向上反轉而得之布局相同。引出區域HA2中之區塊BLK1之平面布局，係與布局係使引出區域HA1中之區塊BLK0之構造分別於X方向及Y方向上反轉而得之布局相同。第1實施方式中，將偶數號區塊BLK稱為「BLKe」，將奇數號區塊BLK稱為「BLKo」。
圖8係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。圖8中，除示出與引出區域HA1中之相鄰之區塊BLKe及BLKo對應之區域以外，還示出附近之記憶體區域MA之一部分。以下，根據圖8所示之引出區域HA1中之區塊BLKe及BLKo之平面布局，對引出區域HA1及HA2中之區塊BLK之平面布局進行說明。
如圖8所示，於引出區域HA1中，選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD分別具有不與積層配線中之上層之配線層(導電體層)重疊之部分(階面部分)。又，於引出區域HA1中，記憶胞陣列10包含複數個接點CC、複數個橋接配線層CH、及複數個支持柱HRa及HRb。
於引出區域HA1中，不與上層之配線層重疊之部分之形狀類似於階梯(step)、階面(terrace)、緣石(rimstone)等。具體而言，選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間、・・・、字元線WL6與字元線WL7之間、字元線WL7與選擇閘極線SGD之間分別設置有級差。圖8之例中示出字元線WL0～WL7之端部設置為2列階梯狀之情形，該2列階梯狀係於Y方向上具有1級級差，且於X方向上形成有複數個級差。
於引出區域HA1與區塊BLKe重疊之區域中，複數個接點CC分別設置於選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD0～SGD4各自之階面部分之上。又，於引出區域HA1與區塊BLKo重疊之區域中，省略相對於積層配線之複數個接點CC。
另一方面，於引出區域HA2與區塊BLKo重疊之區域中，複數個接點CC分別設置於選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD0～SGD4各自之階面部分之上，但省略此圖示。又，於引出區域HA2與區塊BLKe重疊之區域中，省略相對於積層配線之複數個接點CC。
選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD0～SGD4分別經由對應之接點CC而電性連接於列解碼器模組15。即，例如從配置於引出區域HA1及HA2中之任一者之接點CC對選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD0～SGD4之各者施加電壓。再者，於各配線層中，引出區域HA1與引出區域HA2亦可分別連接有接點CC。該情形時，例如從引出區域HA1內之接點CC與引出區域HA2內之接點CC之兩側對字元線WL施加電壓。
於引出區域HA1及HA2中，複數個支持柱HRa配置於相鄰之2個區塊BLK之邊界區域中。各構件SLT被至少1個支持柱HRa斷開為複數個部分。圖8之例中示出如下情形，即，藉由針對1個構件SLT配置3個支持柱HRa而將該構件SLT斷開為4個部分。再者，於未圖示之引出區域HA2中，亦同樣配置有3個支持柱HRa。由此，該構件SLT包含未圖示之區域於內被斷開為7個部分。支持柱HRa之沿Y方向之長度，長於構件SLT之沿Y方向之寬度。分別配置於隔著區塊BLK之2個邊界區域中之支持柱HRa彼此於X方向上配置於相同位置。
支持柱HRa與隔著該支持柱HRa之構件SLT之2個部分之各間隔件SP相接。隔著支持柱HRa之構件SLT之2個部分中之各接點LI，藉由形成於該支持柱HRa之上方之橋接配線層CH電性連接。
於引出區域HA1及HA2中，複數個支持柱HRb適當配置於如下區域中，該區域不包含形成有構件SLT及支持柱HRa之部分、及形成有接點CC之部分。
(剖面構造) 圖9、圖10、圖11、及圖12表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例。圖9係沿圖8之IX-IX線之剖視圖。圖10係沿圖8之X-X線之剖視圖。圖11係圖10之區域XI之放大圖。圖12係沿圖8之XII-XII線之剖視圖。
如圖9所示，於引出區域HA1中，記憶胞陣列10進而包含複數個導電體層27。而且，與選擇閘極線SGS對應之導電體層22之端部、與字元線WL對應之複數個導電體層23及24之端部、及與選擇閘極線SGD對應之導電體層25之端部設置為階梯狀。
複數個接點CC分別設置於選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD各自之階面部分之上。於各接點CC之上設置有1個導電體層27。各導電體層27與列解碼器模組15電性連接，例如包含於與導電體層26相同之層中。由此，各導電體層22～25與列解碼器模組15之間經由接點CC及導電體層27電性連接。各導電體層22～25與列解碼器模組15亦可進而經由作為較導電體層27更靠上之層之配線層(未圖示)電性連接。
如圖10所示，於引出區域HA1及HA2中，複數個配線層(具體而言，例如與字元線WL4對應之導電體層24、及與字元線WL5對應之導電體層24)沿Y方向形成為階梯狀。因此，於引出區域HA1及HA2中，區塊BLK單位之積層配線構造之YZ剖面相對於沿Z方向之中心軸為非對稱構造。
如上所述，橋接配線層CH設置於支持柱HRa之正上方。又，橋接配線層CH以與被支持柱HRa斷開之兩側之構件SLT之端部重疊之方式配置。橋接配線層CH之下端例如具有與構件SLT內之接點LI之上端一致之部分、及與支持柱HRa之上端一致之部分。橋接配線層CH之下端具有分別與支持柱HRa兩側之構件SLT內之各接點LI之上端相接之部分。另一方面，橋接配線層CH之下端之一部分與支持柱HRa之上端可相接，亦可不相接。
又，如圖10至圖12所示，各支持柱HRa及HRb具有於沿Z方向延伸之孔內嵌入有絕緣體之構造，且貫通積層配線構造。
支持柱HRa包含上部柱UHRa及下部柱LHRa。下部柱LHRa之下端與P型阱區域相接。下部柱LHRa之上端與上部柱UHRa之下端於最上層之導電體層23與最下層之導電體層24之間相接。下部柱LHRa及上部柱UHRa各自之XY剖面面積從下方朝上方變大。
又，下部柱LHRa上端之XY剖面面積，大於上部柱UHRa之下端之XY剖面面積。具體而言，下部柱LHRa之上端沿Y方向長於上部柱UHRa之下端。下部柱LHRa之側面LHRa_s之延長與上部柱UHRa之側面UHRa_s之延長(圖11中以單點鏈線圖示)於YZ剖面內相互錯開而不一致。另一方面，下部柱LHRa之上端與上部柱UHRa之下端沿X方向具有相同長度。下部柱LHRa之側面LHRa_s之延長與上部柱UHRa之側面UHRc_s之延長於XZ剖面內一致。
支持柱HRb包含上部柱UHRb及下部柱LHRb。下部柱LHRb之下端與P型阱區域相接。下部柱LHRb之上端與上部柱UHRb之下端於最上層之導電體層23與最下層之導電體層24之間相接。下部柱LHRb之上端與上部柱UHRb之下端之邊界高度，和下部柱LHRa之上端與上部柱UHRa之下端之邊界高度一致。各下部柱LHRb及上部柱UHRb之沿XY平面之剖面面積從下方朝上方變大。下部柱LHRb之上端之XY剖面面積，大於上部柱UHRb之下端之XY剖面面積。因此，下部柱LHRb之側面LHRb_s之延長與上部柱UHRb之側面UHRb_s之延長(圖11中以單點鏈線圖示)相互錯開而不一致。該下部柱LHRb之側面LHRb_s之延長與上部柱UHRb之側面UHRb_s之延長之間之錯開並不限定於圖11所示之YZ剖面內，於包含Z方向之任意剖面中均會產生。
1.2半導體記憶裝置之製造方法 圖13係表示第1實施方式之半導體記憶裝置之製造方法之一例之流程圖。圖14～圖24分別表示第1實施方式之半導體記憶裝置之製造中途之平面布局或剖面構造之一例。圖示之平面布局表示與圖8對應之區域。除圖21以外之圖示之剖面構造一併表示與圖10對應之區域、及記憶體區域MA之一部分。圖21中圖示之剖面構造表示與圖12對應之區域。如圖13所示，第1實施方式之半導體記憶裝置3之製造工序中，依序執行S101～S112之處理。以下，適當參照圖13對半導體記憶裝置3中之記憶胞陣列10內之積層配線構造之製造工序之一例進行說明。
首先，依序執行S101～S103之處理，如圖14所示形成包含犧牲構件42及44之積層構造下部，形成積層構造下部之階梯構造，及形成複數個孔LMH、LHa及LHb。
簡言之，首先於半導體基板20上形成絕緣體層41。於絕緣體層41上依序形成犧牲構件42、及絕緣體層43。於絕緣體層43上交替積層犧牲構件44、及絕緣體層43(S101)。
然後，將積層之犧牲構件42及44之端部於引出區域HA1及HA2內加工成階梯狀。其後，由絕緣體層嵌入引出區域HA1及HA2內之階梯部分。積層構造之上表面例如藉由CMP(Chemical Mechanical Polishing，化學機械研磨)而平坦化(S102)。
其後，藉由光微影等而形成與下部柱LMP、LHRa及LHRb對應之區域開口之遮罩。然後，藉由使用該遮罩之各向異性蝕刻，例如形成分別貫通絕緣體層41及43、及犧牲構件42及44之孔LMH、LHa及LHb。於各孔LMH、LHa及LHb之底部，P型阱區域之一部分露出(S103)。孔LMH、LHa及LHb分別對應於下部柱LMP、LHRa及LHRb。其後，如圖15所示，由犧牲構件45嵌入孔LMH、LHa及LHb中。將形成於積層構造之上表面之犧牲構件45例如藉由CMP除去，由此與各下部柱LMP、LHRa及LHRb之上端對應之面露出。
接下來，依序執行S104～S106之處理，如圖15所示形成包含犧牲構件47及48之積層構造上部，形成積層構造上部之階梯構造，及形成複數個孔UMH、UHa及UHb。
簡言之，首先，於積層構造上形成絕緣體層46。於絕緣體層46上交替積層犧牲構件47、及絕緣體層46。於絕緣體層46上依序形成犧牲構件48、及絕緣體層49(S104)。
然後，將積層犧牲構件47及48之端部於引出區域HA1及HA2內加工成階梯狀。其後，由絕緣體層嵌入引出區域HA1及HA2內之階梯部分。積層構造之上表面例如藉由CMP而平坦化(S105)。
其後，藉由光微影等而形成與上部柱UMP、UHRa及UHRb對應之區域開口之遮罩。然後，藉由使用該遮罩之各向異性蝕刻，例如形成分別貫通絕緣體層46及49、及犧牲構件47及48之孔UMH、UHa及UHb。於孔UMH之底部，嵌入孔LMH中之犧牲構件45(MP)之一部分露出。於孔UHa之底部，嵌入孔LHa中之犧牲構件45(HRa)之一部分露出。於孔UHb之底部，嵌入孔LHb中之犧牲構件45(HRb)之一部分露出(S106)。孔UMH、UHa及UHb分別對應於上部柱UMP、UHRa及UHRb。
接下來，形成複數個支持柱HRa及HRb(S107)。具體而言，如圖16所示，首先例如藉由濕式蝕刻等將形成於孔LMH、LHa及LHb內之犧牲構件45除去。由此，形成與孔LMH及UMH對應之孔MH、與孔LHa及UHa對應之孔Ha、及與孔LHb及UHb對應之孔Hb(均未圖示)。然後，以嵌入孔MH之方式形成遮罩50。其後，以填埋孔Ha及Hb之方式形成絕緣體，從而形成支持柱HRa及HRb。
接下來，形成複數個記憶體柱MP(S108)。具體而言，如圖17所示，首先將遮罩50除去。然後，於各孔MH之側面及底面依序形成阻擋絕緣膜35、電荷儲存膜34及隧道絕緣膜33。然後，將設置於該孔MH之底部之阻擋絕緣膜35、電荷儲存膜34及隧道絕緣膜33之一部分除去，於該孔MH內形成半導體膜31及核心膜30。其後，將設置於孔MH之上部之核心膜30之一部分除去，於該部分形成半導體膜31。由此，於各孔MH內形成與記憶體柱MP對應之構造。
藉由直至S108為止之處理，如圖18所示於引出區域HA1及HA2形成複數個支持柱HRa及HRb，並且於記憶體區域MA形成複數個記憶體柱MP。複數個支持柱HRa配置於供形成構件SLT之預定區域。複數個支持柱HRb配置於引出區域HA1及HA2中除供形成構件SLT及接點CC之預定區域以外之區域。
接下來，如圖19及圖20所示形成複數個狹縫SH(S109)。具體而言，首先藉由光微影等而形成與構件SLT對應之區域開口之遮罩。其後，藉由使用該遮罩之各向異性蝕刻而例如形成狹縫SH，該狹縫SH分別貫通絕緣體層41、43、46、及49、以及犧牲構件42、44、47、及48。其後，利用離子注入向藉由狹縫SH露出之半導體基板20上之P型阱區域之一部分注入N型雜質(例如磷)。由此，形成N型半導體區域21。
再者，狹縫SH以於俯視下殘留支持柱HRa之一部分並斷開積層構造之方式分割為複數個部分而形成。具體而言，如圖21所示，隔著支持柱HRa之2個狹縫SH之對向之YZ端面均連續地與該支持柱HRa之上端至下端交叉。由此，支持柱HRa之沿X方向之長度從S107之處理時形成狹縫SH之前之長度D1，變為隔著該支持柱HRa之2個狹縫SH間之間隔D2(＜D1)。即，下部柱LHRa之上端之沿X方向之長度與上部柱UHRa之下端之沿X方向之長度成為相同長度。
接下來，執行積層構造之犧牲構件之置換處理，如圖22所示形成積層配線構造(S110)。具體而言，首先藉由用熱磷酸等進行濕式蝕刻，而經由狹縫SH將犧牲構件42、44、47、及48選擇性地除去。然後，藉由複數個記憶體柱MP、以及複數個支持柱HRa及HRb來維持犧牲構件42、44、47、及48已被除去之構造體之立體構造。其後，將導電體經由狹縫SH嵌入犧牲構件42、44、47、及48被除去而成之空間中。本工序中之導電體之形成中例如使用CVD(Chemical Vapor Deposition，化學氣相沈積)。
其後，藉由回蝕處理將形成於狹縫SH內部之導電體除去，從而形成於相鄰之配線層中之導電體分離。由此，分別形成作為選擇閘極線SGS發揮功能之導電體層22、分別作為字元線WL0～WL3發揮功能之複數個導電體層23、分別作為字元線WL4～WL7發揮功能之複數個導電體層24、及作為選擇閘極線SGD發揮功能之複數個導電體層25。再者，本工序中形成之導電體層22～25亦可包含阻障金屬。該情形時，於除去犧牲構件42、44、47、及48後形成導電體時，例如係於使氮化鈦成膜後形成鎢作為阻障金屬。
接下來，如圖23所示，於各狹縫SH內形成構件SLT(S111)。具體而言，首先以覆蓋狹縫SH之側面及底面之方式形成絕緣部(間隔件SP)。然後，將形成於狹縫SH之底部之間隔件SP之一部分除去，N型半導體區域21之一部分於狹縫SH之底部露出。其後，於狹縫SH內形成導電體(接點LI)，例如藉由CMP將形成於狹縫SH外之導電體除去。又，於未圖示之區域中形成構件SHE，該構件SHE進一步將積層配線構造中之導電體層25分割為複數個部分。
最後，如圖24所示，形成複數個接點CC、及複數個橋接配線層CH(S112)。具體而言，藉由光微影等而形成與接點CC對應之區域開口之遮罩。然後，藉由使用該遮罩之各向異性蝕刻而形成孔，該孔貫通例如形成於階面部分之上方之絕緣體。於各孔之底部，對應之導電體層露出。其後，由導電體嵌入孔中。例如藉由CMP將形成於積層構造之上表面之導電體除去，由此與複數個接點CC之各上端對應之面露出。
然後，藉由光微影等而形成與橋接配線層CH對應之區域開口之遮罩。繼而，藉由使用該遮罩之各向異性蝕刻，例如於支持柱HRa之上方形成孔。於孔底部上，隔著對應之支持柱HRa之兩側之構件SLT內之各接點LI露出。其後，由導電體嵌入孔中。例如藉由CMP將形成於積層構造之上表面之導電體除去，由此與複數個橋接配線層CH之各上端對應之面露出。
藉由以上說明之製造工序而形成記憶胞陣列10內之積層配線構造。再者，以上說明之製造工序只不過係一例，本發明並不限定於此。例如，可於各製造工序之間插入其他處理，亦可將一部分工序省略或加以合併。又，各製造工序可於能夠被允許之範圍加以調換。例如，形成記憶體柱MP之工序與形成支持柱HRa及HRb之工序亦可調換。
1.3 本實施方式之效果 根據第1實施方式，可提高半導體記憶裝置之良率。對本實施方式之效果進行以下說明。
支持柱HRa形成於相鄰之2個區塊BLK之邊界區域中。而且，狹縫SH係以殘留支持柱HRa之一部分並斷開積層構造之方式分割為複數個部分而形成。由此，於導電體層22～25之成膜處理時，藉由狹縫SH及支持柱HRa斷開之2個積層構造成為經由支持柱HRa物理相接之狀態。因此，可抑制於導電體層22～25之成膜處理時產生之積層構造之傾斜(Incline)。
補充說明如下，即，每個區塊BLK之積層構造之YZ剖面相對於沿Z方向之中心軸為非對稱構造。尤其，於引出區域HA1及HA2中，有時形成有沿Y方向之級差，該非對稱性容易變大。由此，於導電體層22～25之成膜處理時，積層構造中產生由該非對稱性所引起之Y方向之應力。被狹縫SH斷開之積層構造之上部未受到支持，因此該積層構造會因該Y方向之應力而傾斜，有可能封閉狹縫SH，該結果並不理想。
根據第1實施方式，支持柱HRa於引出區域HA1及HA2中將被狹縫SH斷開之積層構造彼此物理連接。由此，相鄰之積層構造中之一者經由支持柱HRa向積層構造中之另一者傳遞Y方向之應力。因此，可抑制積層構造之傾斜，進而可提高半導體記憶裝置之良率。
又，支持柱HRa具有下部柱LHRa及上部柱UHRa，且下部柱LHRa之側面LHRa_s之延長與上部柱UHRa之側面UHRa_s之延長於YZ剖面內錯開，該支持柱HRa以2階層構造形成。即，支持柱HRa與另一支持柱HRb一起形成。因此，可於不追加用以形成支持柱HRa之新工序之情形時抑制積層構造之傾斜。由此，可抑制半導體記憶裝置3之製造負載之增加。
又，支持柱HRa之沿Y方向之長度，長於構件SLT之沿Y方向之寬度。由此，可抑制斷開為2個部分之積層構造彼此之間隔短於構件SLT之寬度。因此，可抑制斷開為2個部分之導電體層22～25彼此之耐電壓降低。又，即便於狹縫SH之位置相對於支持柱HRa於Y方向上錯開之情形時，亦可切實地確保用以將積層構造彼此斷開之裕度。
1.4 變化例 再者，第1實施方式並不限定於上述例，亦可適用各種變化。
1.4.1 第1實施方式之第1變化例 圖25係表示第1實施方式之第1變化例之半導體記憶裝置之引出區域之詳細平面布局之一例之俯視圖。圖25對應於圖8。
如圖25所示，於引出區域HA1及HA2，構件SLT中越為與下層之階面部分相接之部分，沿Y方向之寬度越寬。
越為與下層之階面部分相接之支持柱HRa，該支持柱HRa之XY剖面面積越大。具體而言，支持柱HRa之沿Y方向之長度，長於該位置上之構件SLT之寬度。
越為與下層之階面部分相接之支持柱HRb，支持柱HRb之XY剖面面積越大。
補充說明如下，於藉由各向異性蝕刻使包含氧化膜與氮化膜之積層構造開口時有如下傾向，即，氧化膜之加工量越多，開口面積越大。而且，於引出區域HA1及HA2中，越為具有與下層之配線層對應之階面部分之區域，積層構造中之氧化膜之比率越多。因此，當於引出區域HA1及HA2中藉由各向異性蝕刻使積層構造開口時，即便於使用對應之複數個開口區域之形狀相同之遮罩之情形時，越為具有與下層之配線層對應之階面部分之區域，開口面積越大。
如上所述，支持柱HRa與支持柱HRb一起形成。即，用以形成支持柱HRa而開口之孔Ha係藉由用各向異性蝕刻使包含氧化膜與氮化膜之積層構造開口而形成。由此，隨著構件SLT之寬度擴大，支持柱HRa之XY剖面面積變大。
1.4.2 第1實施方式之第2變化例 又，於第1實施方式之第1變化例中說明了如下情形，即，越為與下層之階面部分相接之支持柱HRa，該支持柱HRa之XY剖面面積越大，但並不限定於此。例如，亦可設置為支持柱HRa之XY剖面面積不管配置之位置如何而均不會發生變化。
圖26係表示第1實施方式之第2變化例之半導體記憶裝置之引出區域之詳細平面布局之一例之俯視圖。圖26對應於圖25。如圖26所示，構件SLT係越遠離記憶體區域MA，沿Y方向之寬度越寬。另一方面，於引出區域HA1及HA2中，支持柱HRa及HRb之XY剖面面積不管距記憶體區域MA之距離如何均不會顯著變化。例如，支持柱HRa之XY剖面面積可為與支持柱HRb之XY剖面面積相同之大小。
該情形時，配置沿Y方向排列之2個支持柱HRa以將構件SLT斷開為2個部分。圖26之例中示出如下情形，即，藉由相對於1個構件SLT沿X方向配置3組如下2個支持柱HRa之組，而將該構件SLT分割為4個部分，該2個支持柱HRa係沿Y方向排列。
沿Y方向排列之2個支持柱HRa之間配置有積層配線構造之第3部分，該積層配線構造之第3部分與對應於區塊BLK0之積層配線構造之第1部分、及對應於區塊BLK1之積層配線構造之第2部分之任一者均斷開。即，積層配線構造之第3部分於俯視下被構件SLT之2個部分、及2個支持柱HRa包圍。與積層配線構造之第1部分及第2部分相同，該積層配線構造之第3部分係藉由用置換處理將犧牲構件置換為配線層而形成。
圖27係表示第1實施方式之第2變化例之半導體記憶裝置之引出區域之剖面構造之一例之沿圖26之XXVII-XXVII線之剖視圖。圖27中，示出構件SLT之4個部分、積層配線構造之3個第3部分、及3個橋接配線層CH。
如圖27所示，於積層配線構造之第3部分設置有導電體層22(SEP)～25(SEP)之至少一部分，該導電體層22(SEP)～25(SEP)沿Z方向相互分開排列。圖27之例中，於紙面左側之積層配線構造之第3部分設置有導電體層22(SEP)及1個導電體層23(SEP)。於紙面中央之積層配線構造之第3部分設置有導電體層22(SEP)、4個導電體層23(SEP)、及1個導電體層24(SEP)。於紙面右側之積層配線構造之第3部分設置有導電體層22(SEP)、4個導電體層23(SEP)、4個導電體層24(SEP)、及導電體層25(SEP)。該導電體層22(SEP)～25(SEP)係於犧牲構件之置換處理中與導電體層22～25同時形成。
導電體層22(SEP)～25(SEP)分別相對於導電體層22～25設置於相同高度且電絕緣。又，分別設置於積層配線構造之3個第3部分之導電體層22(SEP)～25(SEP)彼此亦相互電絕緣。
圖28係表示第1實施方式之第2變化例之半導體記憶裝置之引出區域之剖面構造之一例之沿圖26之XXVIII-XXVIII線之剖視圖。圖28中，示出與構件SLT之沿X方向之端部相接之位置上之支持柱HRa之YZ剖面。又，以單點鏈線表示構件SLT之沿X方向之端部之與支持柱HRa之接觸面。
如圖28所示，構件SLT之與2個支持柱HRa之接觸面(YZ端面)，具有沿Z方向延伸之2個邊緣E1及E2。邊緣E1跨及2個支持柱HRa中之一支持柱HRa之上端至下端而連續地與該2個支持柱HRa中之一支持柱HRa交叉。邊緣E2跨及2個支持柱HRa中之另一支持柱HRa之上端至下端而連續地與該2個支持柱HRa中之另一支持柱HRa交叉。
如上所述，構件SLT之YZ剖面具有彎曲形狀，因此各邊緣E1及E2之沿Y方向之位置於範圍D3內發生變化。又，支持柱HRa之下部柱LHRa之上端之Y方向上之長度，長於上部柱UHRa之下端之Y方向上之長度。因此，支持柱HRa之上端至下端所處之範圍D4，成為支持柱HRa之Y方向上之長度最小之部分所處之範圍。藉由以範圍D3包含於範圍D4內之方式配置2個支持柱HRa來滿足與上述邊緣E1及E2相關之條件。
根據以上構成，即便不對應於構件SLT之寬度之擴大而使支持柱HRa之XY剖面面積變大，亦可藉由形成狹縫SH而將積層構造於每個區塊BLK斷開，並且可將該斷開之2個積層構造物理連接。因此，可抑制於導電體層22～25之成膜處理時產生之積層構造之傾斜。
又，藉由使孔Ha及Hb之開口面積一致，可抑制開口面積較大之孔Ha之蝕刻加工較開口面積較小之孔Hb之蝕刻加工過度進行。因此，可減輕支持柱HRa及HRb之製造負載。
1.4.3第1實施方式之第3變化例 又，第1實施方式中說明了如下情形，即，分別配置於隔著區塊BLK之2個邊界區域中之支持柱HRa彼此於X方向上配置於相同位置，但並不限定於此。例如，複數個支持柱HRa亦可配置成鋸齒狀。
圖29係表示第1實施方式之第3變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。圖29對應於圖8。
如圖29所示，分別配置於隔著區塊BLKo之2個邊界區域中之支持柱HRa彼此於X方向上配置於不同位置。分別配置於隔著區塊BLKe之2個邊界區域中之支持柱HRa彼此於X方向上配置於不同位置。另一方面，分別配置於隔著區塊BLKo及BLKe之2個邊界區域中之支持柱HRa彼此於X方向上配置於相同位置。
藉由以上構成，亦可將犧牲構件之置換處理時於積層構造中產生之Y方向之應力經由支持柱HRa傳遞至其他積層構造。由此，可發揮與第1實施方式相同之效果。
2. 第2實施方式 接下來，對第2實施方式之半導體記憶裝置進行說明。第2實施方式之半導體記憶裝置中，積層配線構造配置於列解碼器模組15等周邊電路之上方。伴隨此，第2實施方式之半導體記憶裝置於如下方面不同於第1實施方式之半導體記憶裝置，即，該第2實施方式之半導體記憶裝置係將引出區域HA設置於由記憶體區域MA夾隔之中央部。以下說明中，省略與第1實施方式相同之構成及製造方法之說明，主要對與第1實施方式不同之構成及製造方法進行說明。
2.1 構成 2.1.1 記憶胞陣列之平面布局之概要
圖30係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之平面布局之一例之俯視圖。圖30中，示出與8個區塊BLK0～BLK7對應之區域。如圖30所示，記憶胞陣列10包含複數個構件SLT及複數個構件SHE。又，記憶胞陣列10之平面布局例如於X方向上分割為記憶體區域MA1及MA2、以及引出區域HA。引出區域HA配置於記憶體區域MA1與記憶體區域MA2之間。
複數個構件SLT具有各自沿X方向延伸之複數個部分(未圖示)，且沿Y方向排列。各構件SLT於相鄰之區塊BLK之間之邊界區域中，沿X方向橫貫記憶體區域MA1及MA2以及引出區域HA。
第2實施方式中，將於紙面上側與區塊BLKk(k＝4×i(i為0以上之整數))相接之構件SLT稱為「SLTa」。將於紙面上側與區塊BLK(k＋1)相接之構件SLT稱為「SLTb」。將於紙面上側與區塊BLK(k＋2)相接之構件SLT稱為「SLTc」。將於紙面上側與區塊BLK(k＋3)相接之構件SLT稱為「SLTd」。即，於記憶胞陣列10中，構件SLTa、SLTb、SLTc及SLTd之組沿Y方向排列有複數個。
複數個構件SHE分別配置於記憶體區域MA1及MA2中。與記憶體區域MA1對應之複數個構件SHE分別橫貫記憶體區域MA1而設置，且沿Y方向排列。與記憶體區域MA2對應之複數個構件SHE分別橫貫記憶體區域MA2而設置，且沿Y方向排列。
引出區域HA包含沿Y方向排列之複數個引出部HP。以每兩個區塊BLK為單位來配置各引出部HP。換言之，各引出部HP係於引出區域HA內，配置於由隔著相鄰之2個區塊BLK之2個構件SLT所包夾之區域中。
以下，亦將奇數號之引出部HP稱為「HPo」，亦將偶數號之引出部HP稱為「HPe」。例如，引出部HPo於引出區域HA內，分別配置於區塊BLK0與BLK1之組、及區塊BLK4與BLK5之組中。引出部HPe於引出區域HA內，分別配置於區塊BLK2與BLK3之組、及區塊BLK6與BLK7之組中。
各引出部HP包含接點區域CCT與2個接點區域C4T。接點區域CCT係包含積層配線之階梯構造之區域。接點區域C4T係貫通積層配線構造之絕緣區域。接點區域CCT與2個接點區域C4T係沿X方向排列。
於各引出部HP中，接點區域CCT以跨過相鄰之2個區塊區域之間之1個構件SLT，並且與該相鄰之2個區塊區域之各自之Y方向上之一部分區域重疊之方式配置。與接點區域CCT交叉之構件SLT，係針對每個區塊BLK來分割相鄰之2個區塊BLK之積層配線之階梯構造，該2個區塊BLK共有接點區域CCT。具體而言，與區塊BLK0及BLK1對應之引出部HPo內之接點區域CCT、及與區塊BLK4及BLK5對應之引出部HPo內之接點區域CCT，分別被構件SLTb分割。與區塊BLK2及BLK3對應之引出部HPe內之接點區域CCT、及與區塊BLK6及BLK7對應之引出部HPe內之接點區域CCT，分別被構件SLTd分割。
於各引出部HP中，2個接點區域C4T係於相鄰之2個區塊BLK中各設置有1個。各接點區域C4T由沿Y方向相互分開排列之2個構件OST包夾。各構件OST沿X方向延伸，且具有於內部嵌入有絕緣體之構造。各區塊BLK之積層配線係於記憶體區域MA1與MA2之間繞過接點區域C4T而電性連接。即，積層配線具有與接點區域C4T沿Y方向排列之部分。
於引出區域HA中，各引出部HP之接點區域CCT及C4T相互交錯配置。具體而言，引出部HPe中之接點區域CCT及C4T之配置，與使引出部HPo中之接點區域CCT及C4T於X方向上反轉而得之配置相同。即，於引出部HPo中，於記憶體區域MA1側配置接點區域CCT，於記憶體區域MA2側配置接點區域C4T。於引出部HPe中，於記憶體區域MA1側配置接點區域C4T，於記憶體區域MA2側配置接點區域CCT。
2.1.2 引出區域 (平面布局) 圖31係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。圖31中，除示出與引出部HPo對應之2個區塊BLK0及BLK1所對應之區域以外，還示出有附近之各記憶體區域MA1及MA2之一部分。
如圖31所示，於引出區域HA中，記憶胞陣列10包含複數個接點CC及C4、複數個橋接配線層CH、複數個構件OST、及複數個支持柱HRa、HRb及HRc。
於引出區域HA中，選擇閘極線SGD具有不與上層之導電體層重疊之階面部分。於接點區域CCT中，選擇閘極線SGS、及字元線WL0～WL7分別具有不與上層之導電體層重疊之階面部分。接點區域C4T係不包含選擇閘極線SGS及SGD、及字元線WL0～WL7之區域。
引出區域HA中之階面部分之形狀類似於階梯、階面、緣石等。具體而言，選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間、・・・、字元線WL6與字元線WL7之間、字元線WL7與選擇閘極線SGD之間分別設置有級差。圖31之例中示出如下情形，即，各字元線WL0～WL7之一部分設置成於X方向上具有級差之階梯狀。
複數個接點CC於各區塊BLK內分別設置於選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD0～SGD4各自之階面部分之上。複數個接點C4對應於選擇閘極線SGS、及字元線WL0～WL7而設置於接點區域C4T內。設置於引出部HP內且一區塊BLK之區域中之複數個接點CC及複數個接點C4例如配置於直線上。該些接點並非必須配置於直線上，亦可上下錯開配置。
與NAND串NS連接之各積層配線例如經由接點CC及C4之組而電性連接於列解碼器模組15。本例中，選擇閘極線SGS及字元線WL0～WL7分別經由配置於引出區域HA中之接點CC及C4之組而連接於列解碼器模組15。選擇閘極線SGD可以與字元線WL相同之路徑連接於列解碼器模組15，亦可經由引出區域HA以外之區域而連接於列解碼器模組15。
於引出區域HA中，各構件SLT被至少1個支持柱HRa斷開為複數個部分。圖31之例中示出如下情形，即，藉由相對於1個構件SLT來配置6個支持柱HRa，而將該構件SLT分割為7個部分。與接點區域CCT對向之部分、及與接點區域C4T對向之部分之任一者均配置有6個支持柱HRa。
於引出區域HA中，複數個支持柱HRc沿接點區域C4T配置。各構件OST被至少1個支持柱HRc斷開為複數個部分。圖31之例中示出如下情形，即，藉由相對於1個構件OST來配置2個支持柱HRc，而將該構件OST分割為3個部分。於Y方向上隔著接點區域C4T而配置之支持柱HRc彼此於X方向上配置於相同位置。接點區域C4T藉由構件OST及支持柱HRc而沿Y方向與積層配線隔離。即，構件OST及支持柱HRc配置於與接點區域C4T沿Y方向排列之積層配線之部分和接點區域C4T之邊界區域中。
於引出區域HA中，複數個支持柱HRb適當配置於如下區域中，該區域不包含形成構件SLT及支持柱HRa之部分、形成構件OST及支持柱HRc之部分、及形成接點CC及C4之部分。
(剖面構造) 圖32係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之沿圖31之XXXII-XXXII線之剖視圖。圖32表示引出區域HA、以及記憶體區域MA1及MA2各自之一部分。
如圖32所示，記憶胞陣列10進而包含設置於半導體基板20與導電體層22之間之導電體層29。記憶體柱MP之下端構成為與導電體層29相接。導電體層29例如形成為沿XY平面擴展之板狀，且用作源極線SL。導電體層29例如包含摻雜有磷之矽。
於引出區域HA中，複數個導電體層22～25各自之一部分設置成階梯狀。其中，於接點區域CCT中，複數個導電體層22～24各自之一部分設置成階梯狀。
於接點區域C4T中，導電體層29之一部分被置換成絕緣體層INS。又，於接點區域C4T中，複數個犧牲構件SM(42、44、及47)未被置換而分別殘留於複數個導電體層22～24中。而且，複數個接點C4貫通複數個犧牲構件SM、及絕緣體層INS。即，各接點C4與複數個導電體層22～24、及29隔離且電絕緣。
又，記憶胞陣列10進而包含配置於半導體基板20與導電體層29之間之絕緣體層內之複數個導電體層28。於接點區域C4T中，分別於對應而設置之複數個導電體層27與複數個導電體層28之間配置有複數個接點C4。各導電體層28與電晶體TR連接。於半導體基板20內、及半導體基板20與導電體層29之間之絕緣體層，設置有與例如列解碼器模組15、感測放大器模組16等對應之電路作為包含該電晶體TR之電路，但省略此圖示。
圖33係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之沿圖31之XXXIII-XXXIII線之剖視圖。圖33中示出支持柱HRa、及2個支持柱HRb之YZ剖面，該支持柱HRa將區塊BLK0及BLK1之接點區域CCT及其附近之配線層、橋接配線層CH、2個接點CC、構件SLTa及SLTc、構件SLTb斷開。
如圖33所示，於接點區域CCT中與各區塊BLK對應之區域，形成配線層之階面部分之區域與不為導電體層22～24之任一者之階面部分之區域沿Y方向排列。因此，於接點區域CCT中，區塊BLK單位之積層配線構造之YZ剖面於沿Z方向之中心軸上為非對稱構造。
圖34、圖35及圖36表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例。圖34係沿圖31之XXXIV-XXXIV線之剖視圖。圖34中示出支持柱HRa及2個支持柱HRc之YZ剖面，該支持柱HRa將各區塊BLK0及BLK1之接點區域C4T及其附近之配線層、橋接配線層CH、構件SLTa及SLTc、區塊BLK1之2個構件OST、構件SLTb斷開，該2個支持柱HRc分別將區塊BLK0之2個構件OST斷開。圖35係圖34之區域XXXV之放大圖。圖36係沿圖31之XXXVI-XXXVI線之剖視圖。圖36中表示構件OST之3個部分及2個支持柱HRc之XZ剖面。
如圖34至圖36所示，構件OST具有各自沿X方向延伸之複數個部分，且配置於導電體層22～24與犧牲構件SM之間。構件OST之YZ剖面例如具有彎曲形。具體而言，構件OST之沿Y方向之長度於上端或下端為最小，於上端與下端之間為最大。又，構件OST可於內部具有孔隙Void。孔隙Void形成於被支持柱HRc斷開之構件OST之每個部分。因此，各孔隙Void之沿X方向之長度，短於沿X方向排列之2個支持柱HRc之間隔。
支持柱HRc具有於沿Z方向延伸之孔內嵌入有絕緣體之構造，且貫通積層構造。支持柱HRc包含上部柱UHRc及下部柱LHRc。下部柱LHRc之下端與導電體層29相接。下部柱LHRc之上端與上部柱UHRc之下端於最上層之導電體層23與最下層之導電體層24之間相接。下部柱LHRc之上端與上部柱UHRc之下端之邊界高度，和下部柱LHRa之上端與上部柱UHRa之下端之邊界高度一致。各下部柱LHRc及上部柱UHRc之XY剖面面積從下方朝上方變大。
又，下部柱LHRc之上端之XY剖面面積大於上部柱UHRc之下端之XY剖面面積。具體而言，下部柱LHRc之上端沿Y方向長於上部柱UHRc之下端。下部柱LHRc之側面LHRc_s之延長與上部柱UHRc之側面UHRc_s之延長(圖35中以單點鏈線圖示)於YZ剖面內相互錯開而不一致。另一方面，下部柱LHRc之上端與上部柱UHRc之下端沿X方向具有相同長度。下部柱LHRc之側面LHRc_s之延長與上部柱UHRc之側面UHRc_s之延長於XZ剖面內中一致。
再者，關於構件SLT、及支持柱HRa及HRb，除下端與導電體層29相接之方面以外為與第1實施方式相同之構造，因此省略說明。
2.2 半導體記憶裝置之製造方法 圖37係表示第2實施方式之半導體記憶裝置之製造方法之一例之流程圖。圖38～圖48分別表示第2實施方式之半導體記憶裝置之製造中途之平面布局或剖面構造之一例。圖示之平面布局表示與圖31對應之區域。圖示之剖面構造一併表示與圖34對應之區域與記憶體區域MA之一部分。如圖37所示，於第2實施方式之半導體記憶裝置3之製造工序中，依序執行S201～S213之處理。以下，適當參照圖37對半導體記憶裝置3中之記憶胞陣列10內之積層配線構造之製造工序之一例進行說明。
首先，依序執行S201～S203之處理，如圖38所示，形成包含犧牲構件42及44之積層構造下部，形成積層構造下部之階梯構造，及形成複數個孔LMH、LHa、LHb及LHc。再者，未圖示複數個孔LHb。
簡言之，首先於半導體基板20上形成列解碼器模組15等周邊電路。於周邊電路之上方形成包含導電體層29及絕緣體層INS之層。於該層上形成絕緣體層41。於絕緣體層41上依序形成犧牲構件42、及絕緣體層43。於絕緣體層43上交替積層犧牲構件44、及絕緣體層43(S201)。
然後，將積層之犧牲構件42及44之端部於引出區域HA內加工成階梯狀。其後，由絕緣體層嵌入引出區域HA內之階梯部分。積層構造之上表面例如藉由CMP而平坦化(S202)。
其後，藉由光微影等形成與下部柱LMP、LHRa、LHRb及LHRc對應之區域開口之遮罩。然後，藉由使用該遮罩之各向異性蝕刻而形成孔LMH、LHa、LHb及LHc，該孔LMH、LHa、LHb及LHc分別貫通例如絕緣體層41及43、以及犧牲構件42及44。於各孔LMH、LHa、LHb及LHc之底部，導電體層29之一部分露出(S203)。孔LMH、LHa、LHb及LHc分別對應於下部柱LMP、LHRa、LHRb及LHRc。其後，如圖39所示，由犧牲構件45嵌入孔LMH、LHa、LHb及LHc。藉由用例如CMP將形成於積層構造之上表面之犧牲構件45除去，而使與各下部柱LMP、LHRa、LHRb及LHRc之上端對應之面露出。
接下來，依序執行S204～S206之處理，如圖39所示，形成包含犧牲構件47及48之積層構造上部，形成積層構造上部之階梯構造，及形成複數個孔UMH、UHa、UHb及UHc。
簡言之，首先，於積層構造上形成絕緣體層46。於絕緣體層46上交替積層犧牲構件47、及絕緣體層46。於絕緣體層46上依序形成犧牲構件48及絕緣體層49(S204)。
然後，將積層之犧牲構件47及48之端部於引出區域HA內加工成階梯狀。其後，由絕緣體層嵌入引出區域HA內之階梯部分。積層構造之上表面例如藉由CMP而平坦化(S205)。
其後，藉由光微影等而形成與上部柱UMP、UHRa、UHRb及UHRc對應之區域開口之遮罩。然後，藉由使用該遮罩之各向異性蝕刻而形成孔UMH、UHa、UHb及UHc。孔UMH分別貫通例如絕緣體層46及49、以及犧牲構件47及48。孔UHa、UHb及UHc分別貫通例如絕緣體層46、及犧牲構件47。於孔UMH之底部，嵌入孔LMH中之犧牲構件45(MP)之一部分露出。於孔UHa之底部，嵌入孔LHa中之犧牲構件45(HRa)之一部分露出。於孔UHb之底部，嵌入孔LHb之犧牲構件45(HRb)之一部分露出。於孔UHc之底部，嵌入孔LHc中之犧牲構件45(HRc)之一部分露出(S206)。孔UMH、UHa、UHb及UHc分別對應於上部柱UMP、UHRa、UHRb及UHRc。
接下來，形成複數個支持柱HRa、HRb及HRc(S207)。具體而言，如圖40所示，首先例如藉由濕式蝕刻等將形成於孔LMH、LHa、LHb及LHc內之犧牲構件45除去。由此，形成與孔LMH及UMH對應之孔MH、與孔LHa及UHa對應之孔Ha、與孔LHb及UHb對應之孔Hb、以及與孔LHc及UHc對應之孔Hc(均未圖示)。然後，以嵌入孔MH之方式形成遮罩50。其後，以填埋孔Ha、Hb、及Hc之方式形成絕緣體，從而形成支持柱HRa、HRb及HRc。
接下來，如圖41所示形成複數個記憶體柱MP(S208)。記憶體柱MP之形成工序與第1實施方式相同，因此省略說明。
藉由直至S208為止之處理，如圖42所示，於引出區域HA形成複數個支持柱HRa、HRb及HRc，並且於記憶體區域MA1及MA2形成複數個記憶體柱MP。複數個支持柱HRa配置於供形成構件SLT之預定區域中。複數個支持柱HRc配置於供形成構件OST之預定區域中。複數個支持柱HRb適當配置於如下區域，該區域不包含供形成構件SLT及支持柱HRa之預定部分、供形成構件OST及支持柱HRc之預定部分、以及供形成接點CC及C4之預定部分。
接下來，如圖43及圖44所示，形成包含狹縫SHa～SHc之複數個狹縫SH及複數個OSH(S209)。具體而言，首先，藉由光微影等而形成與構件SLT及OST對應之區域開口之遮罩。其後，藉由使用該遮罩之各向異性蝕刻而形成狹縫SH，該狹縫SH分別貫通例如絕緣體層41、43、46、及49、以及犧牲構件42、44、47、及48。又，形成狹縫OSH，該狹縫SH分別貫通例如絕緣體層41、43、及46、以及犧牲構件42、44、及47。
再者，狹縫OSH以俯視下殘留支持柱HRc之一部分之方式分割為複數個部分而形成。具體而言，和狹縫SH與支持柱HRa之關係相同，隔著支持柱HRc之2個狹縫OSH之對向之YZ端面均連續地與該支持柱HRc之上端至下端交叉。由此，支持柱HRc之沿X方向之長度，與隔著該支持柱HRc之2個狹縫OSH間之間隔相等。即，下部柱LHRc之上端之沿X方向之長度與上部柱UHRc之下端之沿X方向之長度為相同長度。
接下來，如圖45所示，於各狹縫OSH內形成構件OST(S210)。具體而言，首先以覆蓋狹縫OSH之側面及底面之方式形成絕緣部。然後，例如藉由CMP將形成於狹縫OSH外之絕緣部除去。再者，於各構件OST內形成孔隙Void。孔隙Void與構件OST相同被支持柱HRc斷開。
接下來，執行積層構造之犧牲構件之置換處理，如圖46所示形成積層配線構造(S211)。犧牲構件之置換處理與第1實施方式相同，因此省略說明。再者，位於接點區域C4T中之犧牲構件SM藉由構件OST及支持柱HRc阻斷熱磷酸等之侵入，因此未被置換而殘留下來。因此，積層配線構造中與接點區域C4T重疊之區域成為絕緣區域。
接下來，如圖47所示，於各狹縫SH內形成構件SLT(S212)。構件SLT之形成工序與第1實施方式相同，因此省略說明。
最後，如圖48所示形成複數個接點CC、複數個接點C4、及複數個橋接配線層CH(S213)。具體而言，藉由光微影等而形成與接點C4對應之區域開口之遮罩。然後，藉由使用該遮罩之各向異性蝕刻，例如形成貫通接點區域C4T之孔。對應之導電體層28於各孔之底部露出。其後，由導電體嵌入孔中。例如藉由CMP將形成於積層構造之上表面之導電體除去，由此與複數個接點C4各自之上端對應之面露出。
再者，接點CC及橋接配線層CH之形成工序與第1實施方式相同，因此省略說明。
藉由以上說明之製造工序而形成記憶胞陣列10內之積層配線構造。再者，以上說明之製造工序只不過係一例，本發明並不限定於此。例如，可於各製造工序之間插入其他處理，亦可將一部分工序省略或加以合併。又，各製造工序亦可於能夠被允許之範圍進行調換。例如，形成記憶體柱MP之工序與形成支持柱HRa、HRb及HRc之工序亦可調換。
2.3 本實施方式之效果 接點區域CCT以跨過2個區塊區域之間之構件SLT，並且與該2個區塊區域各自之Y方向上之一部分區域重疊之方式配置。由此，與第1實施方式相同，包含接點區域CCT之區域中之每個區塊BLK之積層構造之YZ剖面於沿Z方向之中心軸為非對稱構造。因此，於導電體層22～25之成膜處理時，接點區域CCT附近之積層構造中會產生使該積層構造向Y方向傾斜之應力。
又，於引出區域HA中，沿X方向延伸之2個構件OST以隔著接點區域C4T之方式沿Y方向排列配置。由此，於導電體層22～25之成膜處理時，積層構造中被狹縫SH與構件OST夾隔之部分之一者由構件OST支持，另一者為不受束縛之狀態。又，因構件OST內部之孔隙Void而導致積層構造之Y方向上之束縛力降低，從而於導電體層22～25之成膜處理時，有可能於接點區域C4T附近之積層構造中產生傾斜。
根據第2實施方式，支持柱HRa於引出區域HA之各接點區域CCT及C4T之附近，將被狹縫SH斷開之積層構造彼此物理連接。由此，相鄰之積層構造中之一者可經由支持柱HRa向積層構造中之另一者傳遞Y方向之應力。因此，可於接點區域CCT及C4T各者之附近抑制積層構造之傾斜。
又，支持柱HRc配置於將沿X方向延伸之構件OST斷開之位置上。而且，狹縫OSH以殘留支持柱HRc之一部分之方式分割為複數個部分而形成。由此，支持柱HRc可將構件OST內之孔隙Void斷開為複數個部分。因此，可獲得將構件OST兩端之積層構造相互束縛之效果。由此，可進一步抑制接點區域C4T附近之積層構造之傾斜。
又，支持柱HRc具有下部柱LHRc及上部柱UHRc，且形成2階層構造，即，下部柱LHRc之側面LHRc_s之延長與上部柱UHRc之側面UHRc_s之延長於YZ剖面內錯開。即，支持柱HRc與其他支持柱HRa及HRb一起形成。因此，可於不追加用以形成支持柱HRc之新工序之情形時抑制積層構造之傾斜。由此，可抑制半導體記憶裝置3之製造負載之增加。
2.4 變化例 再者，第2實施方式並不限定於上述例，能夠適用與第1實施方式相同之各種變化。
2.4.1 第2實施方式之第1變化例 圖49係表示第2實施方式之第1變化例之半導體記憶裝置之引出區域之詳細平面布局之一例之俯視圖。圖49對應於圖31。
如圖49所示，於與接點區域CCT重疊之區域，構件SLTb中越為與下層之階面部分相接之部分，沿Y方向之寬度越寬。同樣，於與接點區域CCT重疊之區域，構件SLTd中越為與下層之階面部分相接之部分，沿Y方向之寬度越寬，但省略此圖示。另一方面，於不與接點區域CCT重疊之區域中，各構件SLTb及SLTd之沿Y方向之寬度不會因X方向上之位置而顯著變化。又，構件SLTa及SLTc不與接點區域CCT重疊，因此沿Y方向之寬度不會因X方向上之位置而顯著變化。
越為配置於與下層之階面部分相接之位置之支持柱HRa，配置於與接點區域CCT重疊之區域中之支持柱HRa之XY剖面面積會變得越大。更具體而言，配置於與接點區域CCT重疊之區域中之支持柱HRa之沿Y方向之長度，長於該位置上之構件SLTb(或SLTd)之寬度。另一方面，配置於不與接點區域CCT重疊之區域中之支持柱HRa之XY剖面面積，不會因X方向上之配置位置而顯著變化。
對於配置於與接點區域CCT重疊之區域中之支持柱HRb，越為配置於與下層之階面部分相接之位置上之支持柱HRb，該支持柱HRb之XY剖面面積會變得越大。另一方面，配置於不與接點區域CCT重疊之區域中之支持柱HRb之XY剖面面積，不會因X方向上之配置位置而顯著變化。
支持柱HRc未配置於與接點區域CCT重疊之區域中。因此，支持柱HRc之XY剖面面積不會因X方向上之配置位置而顯著變化。
如上所述，支持柱HRa與支持柱HRb一起形成。即，藉由用各向異性蝕刻使包含氧化膜與氮化膜之積層構造開口而形成孔Ha，該孔Ha係用以形成支持柱HRa而開口之孔。由此，與第1實施方式之第1變化例相同，支持柱HRa之XY剖面面積會隨著構件SLT之寬度之擴大而變大。
2.4.2 第2實施方式之第2變化例 又，第2實施方式之第1變化例中說明了如下情形，即，越為與下層之階面部分相接之支持柱HRa，該支持柱HRa之XY剖面面積越大，但並不限定於此。例如，支持柱HRa之XY剖面面積亦可設置為不管配置位置如何均不會發生變化。
圖50係表示第2實施方式之第2變化例之半導體記憶裝置之引出區域之詳細平面布局之一例之俯視圖。圖50對應於圖49。如圖50所示，對於構件SLTb中與接點區域CCT重疊之區域內之部分，越為與下層之階面部分相接之支持柱HRa，該部分之沿Y方向之寬度越寬。另一方面，於與接點區域CCT重疊之區域中，支持柱HRa及HRb之XY剖面面積不會因設置相接之階面部分之層之深度而顯著變化。例如，支持柱HRa及HRc之XY剖面面積可為與支持柱HRb之XY剖面面積相同之大小。
圖50之例中，與第1實施方式之第1變化例相同，配置沿Y方向排列之2個支持柱HRa以將構件SLT斷開為2個部分。又，沿Y方向排列之2個支持柱HRa之間配置有積層配線構造之第3部分，該積層配線構造之第3部分，與對應於區塊BLK0之積層配線構造之第1部分、及對應於區塊BLK1之積層配線構造之第2部分中之任一者均斷開。即，積層配線構造之第3部分於俯視下被構件SLT之2個部分、及2個支持柱HRa包圍。
又，配置沿Y方向排列之2個支持柱HRc以將構件OST斷開為2個部分。又，沿Y方向排列之2個支持柱HRc之間配置有包含犧牲構件SM之積層構造之第2部分，該積層構造之第2部分，與包含導電體層22～24之積層配線構造之第1部分、及包含犧牲構件SM之積層構造之第1部分中之任一第1部分均斷開。即，積層構造之第2部分於俯視下被構件OST之2個部分、及2個支持柱HRc包圍。
第2變化例之第2變化例中之支持柱HRa與構件SLT之關係、及支持柱HRc與構件OST之關係，與第1實施方式之第2變化例中之支持柱HRa與構件SLT之關係相同。
根據以上構成，即便不使支持柱HRa之XY剖面面積對應於構件SLT之寬度之擴大而變大，亦可藉由形成狹縫SH而於每個區塊BLK將積層構造斷開，並且可將該斷開之2個積層構造物理連接。因此，可抑制於導電體層22～25之成膜處理時產生之積層構造之傾斜。
又，藉由使孔Ha～Hc之開口面積一致，可抑制開口面積較大之孔Ha及Hc之蝕刻加工較開口面積較小之孔Hb之蝕刻加工過度進行。因此，可減輕支持柱HRa～HRc之製造負載。
2.4.3 第2實施方式之第3變化例 又，第2實施方式中說明了如下情形，即，分別配置於隔著區塊BLK之2個邊界區域中之支持柱HRa彼此、及分別隔著接點區域C4T而配置之支持柱HRc彼此於X方向上配置於相同位置，但並不限定於此。例如，複數個支持柱HRa及複數個支持柱HRc亦可於XY平面內配置成鋸齒狀。
圖51係表示第2實施方式之第3變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。圖51對應於圖31。
如圖51所示，分別配置於隔著區塊BLK0之2個邊界區域中之支持柱HRa彼此於X方向上配置於不同位置。分別配置於隔著區塊BLK1之2個邊界區域中之支持柱HRa彼此於X方向上配置於不同位置。另一方面，分別配置於隔著區塊BLK0及BLK1之2個邊界區域中之支持柱HRa彼此於X方向上配置於相同位置。分別隔著接點區域C4T而配置之支持柱HRc彼此於X方向上配置於不同位置。
根據以上構成，可將犧牲構件之置換處理時於積層構造中產生之Y方向之應力經由支持柱HRa傳遞至其他積層構造。又，可藉由支持柱HRc斷開構件OST內之孔隙Void。由此，可發揮與第2實施方式相同之效果。
3. 其他變化例 又，上述各實施方式中，說明了於引出區域HA中配置支持柱HRa之情形，但並不限定於此。
圖52係表示第1共通變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。圖52對應於圖4。如圖52所示，支持柱HRa亦可配置於相鄰之2個區塊BLK之邊界區域與記憶體區域MA重疊之區域中。
於記憶體區域MA中，相較於引出區域HA1及HA2，積層配線構造之YZ剖面之於沿Z方向之中心軸上之對稱性更高。然而，會因形成記憶體柱MP之位置與狹縫SH開口之位置之間產生之錯位而導致產生非對稱性。因此，於記憶體區域MA中亦會產生積層配線構造之傾斜。
根據第1共通變化例，支持柱HRa配置於記憶體區域MA與邊界區域重疊之區域而將構件SLT斷開。由此，於犧牲構件之置換處理時，相互相鄰之積層構造於記憶體區域MA中亦藉由支持柱HRa物理連接。因此，可將記憶體區域MA中產生之Y方向之應力經由支持柱HRa傳遞至其他積層構造。由此，可抑制記憶體區域MA中之積層配線構造之傾斜。
又，上述各實施方式中，說明了下部柱LHRa之上端之XY剖面面積大於上部柱UHRa之下端之XY剖面面積之情形、及下部柱LHRc之上端之XY剖面面積大於上部柱UHRc之下端之XY剖面面積之情形。然而，上述各實施方式並不限定於上述例。
圖53係包含第2共通變化例之支持柱之剖面構造之一例之剖視圖。圖53對應於圖11。如圖53所示，下部柱LHRa之上端不帶稜角而成為有弧度之形狀。因此，圖53中，無法明確說下部柱LHRa之上端之XY剖面面積大於上部柱UHRa之下端之XY剖面面積。
然而，於圖53之情形時，支持柱HRa亦形成2階層構造，因此上下柱之邊界部分中之側面之Y方向側之部分為不連續面。因此，於YZ剖面中，成為下部柱LHRa之側面LHRa_s之延長與上部柱UHRa之側面UHRa_s之延長(圖53中以單點鏈線圖示)錯開之構造。即，下部柱LHRa之上端之XY剖面面積，亦可不大於上部柱UHRa之下端之XY剖面面積。
再者，關於支持柱HRa所示出之上述特徵對於支持柱HRb及HRc、及記憶體柱MP亦相同。但，對於支持柱HRb及記憶體柱MP，2個側面之錯開並不限定於YZ剖面內，於XZ剖面等包含Z方向之任意剖面中，2個側面均會產生錯開。
又，上述各實施方式中，舉例說明了構件SLT具有包含接點LI之構造之情形，但並不限定於此。例如，亦可於狹縫SH內嵌入絕緣體而形成構件SLT。該情形時，未形成橋接配線層CH。
又，上述各實施方式中，舉例說明了構件SLT之相鄰之2個部分之接點LI彼此藉由橋接配線層CH電性連接之情形，但並不限定於此。例如，如果源極線SL之電阻充分小，則亦可省略橋接配線層CH。
又，上述各實施方式中，舉例說明了半導體記憶裝置3具有構成於1個晶片上之構造之情形，但並不限定於此。例如，半導體記憶裝置3亦可為設置有感測放大器模組16等之晶片與設置有記憶胞陣列10之晶片貼合而成之構造。
又，上述各實施方式中，說明了字元線WL與選擇閘極線SGS相鄰，且字元線WL與選擇閘極線SGD相鄰之構造，但並不限定於此。例如，亦可於最上層之字元線WL與選擇閘極線SGD之間設置虛設字元線。同樣，亦可於最下層之字元線WL與選擇閘極線SGS之間設置虛設字元線。又，於配置有具有2階層構造之複數個柱之構造中，上下柱之邊界附近之導電體層亦可用作虛設字元線。
又，上述第2實施方式中，例示了半導體膜31與導電體層29經由記憶體柱MP之底部電性連接之情形，但並不限定於此。半導體膜31與導電體層29亦可經由記憶體柱MP之側面電性連接。該情形時形成如下構造，即，形成於記憶體柱MP之側面之積層膜之一部分被除去，半導體膜31與導電體層29經由該部分接觸。
對本發明之幾個實施方式進行了說明，但該些實施方式係作為例子提示者，並未意圖限定發明之範圍。該些新穎之實施方式能夠以其他各種方式實施，且可於不脫離發明主旨之範圍進行各種省略、置換、變更。該些實施方式及其變化包含於發明之範圍內及主旨中，並且包含於申請專利範圍所記載之發明中及與其相同之範圍內。
相關申請案 本申請案享有以日本專利申請案2021-24143號(申請日：2021年2月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:記憶體系統 2:記憶體控制器 3:半導體記憶裝置 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:感測放大器模組 20:半導體基板 21:N型半導體區域 22:導電體層 23:導電體層 24:導電體層 25:導電體層 26:導電體層 27:導電體層 28:導電體層 29:導電體層 30:核心膜 31:半導體膜 32:積層膜 33:隧道絕緣膜 34:電荷儲存膜 35:阻擋絕緣膜 41:絕緣體層 42:犧牲構件 43:絕緣體層 44:犧牲構件 46:絕緣體層 47:犧牲構件 48:犧牲構件 49:絕緣體層 ADD:位址資訊 BAd:區塊位址 BLK:區塊 BLK0:區塊 BLK1:區塊 BLK2:區塊 BLK3:區塊 BLK4:區塊 BLK5:區塊 BLKe:區塊 BLKo:區塊 BLKn:區塊 BL:位元線 BL0:位元線 BL1:位元線 BLm:位元線 CAd:行位址 C4:接點 C4T:接點區域 CC:接點 CCT:接點區域 CH:橋接配線層 CMD:指令 CU:胞單元 CV:接點 D1:長度 D2:間隔 D3:範圍 D4:範圍 DAT:寫入資料 E1:邊緣 E2:邊緣 HA1:記憶體區域 HP:引出部 HPe:引出部 HPo:引出部 HRa:支持柱 HRb:支持柱 HRc:支持柱 INS:絕緣體層 LI:接點 LHRa:下部柱 LHRa_s:側面 LHRb:下部柱 LHRb_s:側面 LHa:孔 LHb:孔 LHRa:下部柱 LHRb:下部柱 LMH:孔 LMP:下部柱 OSH:狹縫 OST:構件 UHa:孔 UHb:孔 UHRa:上部柱 UHRa_s:側面 UHRb:上部柱 UHRb_s:側面 UMH:孔 WL0:字元線 WL1:字元線 WL2:字元線 WL3:字元線 WL4:字元線 WL5:字元線 WL6:字元線 WL7:字元線 MA:記憶體區域 MA1:記憶體區域 MA2:記憶體區域 MP:記憶體柱 MT0:記憶胞電晶體 MT1:記憶胞電晶體 MT2:記憶胞電晶體 MT3:記憶胞電晶體 MT4:記憶胞電晶體 MT5:記憶胞電晶體 MT6:記憶胞電晶體 MT7:記憶胞電晶體 NS:NAND串 PAd:頁位址 UMP:上部柱 UMP_s:側面 SM:犧牲構件 SGD0:選擇閘極線 SGD1:選擇閘極線 SGD2:選擇閘極線 SGD3:選擇閘極線 SGD4:選擇閘極線 SGS:選擇閘極線 SH:狹縫 SHa:狹縫 SHc:狹縫 SHE:構件 SP:間隔件 SL:源極線 SLT:構件 SLTa:構件 SLTb:構件 SLTc:構件 SLTd:構件 ST1:選擇電晶體 ST2:選擇電晶體 SU0:串單元 SU1:串單元 SU2:串單元 SU3:串單元 SU4:串單元 Void:孔隙 X-X:線 IX-IX:線 XII-XII:線 X:方向 Y:方向 Z:方向 S101:工序 S102:工序 S103:工序 S104:工序 S105:工序 S106:工序 S107:工序 S108:工序 S109:工序 S110:工序 S111:工序 S112:工序 S201:工序 S202:工序 S203:工序 S204:工序 S205:工序 S206:工序 S207:工序 S208:工序 S209:工序 S210:工序 S211:工序 S212:工序 S213:工序
圖1係表示包含第1實施方式之半導體記憶裝置之記憶體系統之構成之框圖。 圖2係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例之電路圖。 圖3係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之平面布局之一例之俯視圖。 圖4係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之記憶體區域之詳細平面布局之一例之俯視圖。 圖5係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之剖面構造之一例之沿圖4之V-V線之剖視圖。 圖6係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之剖面構造之一例之圖5之區域VI之放大圖。 圖7係表示第1實施方式之半導體記憶裝置中之記憶體柱之剖面構造之一例之沿圖5之VII-VII線之剖視圖。 圖8係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。 圖9係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之沿圖8之IX-IX線之剖視圖。 圖10係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之沿圖8之X-X線之剖視圖。 圖11係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之圖10之區域XI之放大圖。 圖12係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之沿圖8之XII-XII線之剖視圖。 圖13係表示第1實施方式之半導體記憶裝置之製造方法之一例之流程圖。 圖14係表示第1實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖15係表示第1實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖16係表示第1實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖17係表示第1實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖18係表示第1實施方式之半導體記憶裝置之製造中途之平面布局之一例之俯視圖。 圖19係表示第1實施方式之半導體記憶裝置之製造中途之平面布局之一例之俯視圖。 圖20係表示第1實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖21係表示第1實施方式之半導體記憶裝置之製造中途之狹縫加工處理之流程之一例之剖視圖。 圖22係表示第1實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖23係表示第1實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖24係表示第1實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖25係表示第1實施方式之第1變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。 圖26係表示第1實施方式之第2變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。 圖27係表示第1實施方式之第2變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之沿圖26之XXVII-XXVII線之剖視圖。 圖28係表示第1實施方式之第2變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之沿圖26之XXVIII-XXVIII線之剖視圖。 圖29係表示第1實施方式之第3變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。 圖30係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之平面布局之一例之俯視圖。 圖31係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。 圖32係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之沿圖31之XXXII-XXXII線之剖視圖。 圖33係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之沿圖31之XXXIII-XXXIII線之剖視圖。 圖34係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之沿圖31之XXXIV-XXXIV線之剖視圖。 圖35係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之圖34之區域XXXV之放大圖。 圖36係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之引出區域之剖面構造之一例之沿圖31之XXXVI-XXXVI線之剖視圖。 圖37係表示第2實施方式之半導體記憶裝置之製造方法之一例之流程圖。 圖38係表示第2實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖39係表示第2實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖40係表示第2實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖41係表示第2實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖42係表示第2實施方式之半導體記憶裝置之製造中途之平面布局之一例之俯視圖。 圖43係表示第2實施方式之半導體記憶裝置之製造中途之平面布局之一例之俯視圖。 圖44係表示第2實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖45係表示第2實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖46係表示第2實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖47係表示第2實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖48係表示第2實施方式之半導體記憶裝置之製造中途之剖面構造之一例之剖視圖。 圖49係表示第2實施方式之第1變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。 圖50係表示第2實施方式之第2變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。 圖51係表示第2實施方式之第3變化例之半導體記憶裝置所具備之記憶胞陣列之引出區域之詳細平面布局之一例之俯視圖。 圖52係表示第1共通變化例之半導體記憶裝置所具備之記憶胞陣列之記憶體區域之詳細平面布局之一例之俯視圖。 圖53係表示第2共通變化例之支持柱之剖面構造之一例之剖視圖。
BLKe:區塊
BLKo:區塊
BL:位元線
CC:接點
CH:橋接配線層
HA1:記憶體區域
HRa:支持柱
HRb:支持柱
LI:接點
WL0:字元線
WL1:字元線
WL2:字元線
WL3:字元線
WL4:字元線
WL5:字元線
WL6:字元線
WL7:字元線
MA:記憶體區域
MP:記憶體柱
SGD0:選擇閘極線
SGD1:選擇閘極線
SGD2:選擇閘極線
SGD3:選擇閘極線
SGD4:選擇閘極線
SGS:選擇閘極線
SHE:構件
SP:間隔件
SLT:構件
SU0:串單元
SU1:串單元
SU2:串單元
SU3:串單元
SU4:串單元
X-X:線
IX-IX:線
XII-XII:線
X:方向
Y:方向
Z:方向

Claims (20)

  1. 一種半導體記憶裝置，其包含： 基板，其包含第1區塊區域及第2區塊區域，該第1區塊區域及第2區塊區域係各自沿第1方向延伸，且沿與上述第1方向交叉之第2方向排列； 第1構件及第2構件，其等在上述第1區塊區域與上述第2區塊區域之第1邊界區域中，各自沿上述第1方向延伸，且沿上述第1方向排列； 第1支持柱，其於上述第1邊界區域中，配置於上述第1構件與上述第2構件之間； 複數個導電體層，其等包含第1導電體層及第2導電體層，該第1導電體層及第2導電體層係沿與上述第1方向及上述第2方向分別交叉之第3方向排列且相互分開設置，被上述第1構件、上述第2構件、及上述第1支持柱斷開為位於上述第1區塊區域之第1部分、與位於上述第2區塊區域之第2部分；及 第1記憶體柱，其貫通上述複數個導電體層，與上述第1導電體層交叉之部分作為第1記憶胞發揮功能，與上述第2導電體層交叉之部分作為第2記憶胞發揮功能，該第2記憶胞與上述第1記憶胞於上述第3方向上相鄰；且 上述第1支持柱包含：下部柱，其於上述第1導電體層與上述第2導電體層之間具有上端；及上部柱，其於上述第1導電體層與上述第2導電體層之間具有下端；且上述第1支持柱具有第1形狀，該第1形狀係上述下部柱之側面之延長與上述上部柱之側面之延長，於包含上述第2方向及上述第3方向之面內錯開。
  2. 如請求項1之半導體記憶裝置，其中 上述第1形狀係上述下部柱之側面之延長與上述上部柱之側面之延長，於包含上述第1方向及上述第3方向之面內一致。
  3. 如請求項1之半導體記憶裝置，其中 上述基板進而包含沿上述第1方向排列之第1區域及第2區域， 上述第1記憶體柱配置於上述第1區域中， 上述複數個導電體層，分別於上述第2區域具有不與上層之導電體層重疊之複數個階面部分， 上述第1支持柱係配置於上述第1邊界區域與上述第2區域重疊之區域中，且與上述複數個階面部分中之第1階面部分相接。
  4. 如請求項3之半導體記憶裝置，其中 於上述第1邊界區域與上述第2區域重疊之上述區域中進而包含： 第3構件，其於相對於上述第2構件而言與上述第1構件為相反側，且與上述第1構件及上述第2構件沿上述第1方向排列；及 第2支持柱，其配置於上述第2構件與上述第3構件之間，與上述複數個階面部分中，較上述第1階面部分靠下層之第2階面部分相接，且具有上述第1形狀； 上述第2支持柱之沿上述第2方向之長度，長於上述第1支持柱之沿上述第2方向之長度。
  5. 如請求項4之半導體記憶裝置，其中 上述第1構件、上述第2構件、及上述第3構件各自之沿上述第2方向之寬度，越為與下層之階面部分對應之部分則越長。
  6. 如請求項3之半導體記憶裝置，其中 上述第2區域係與上述第1區塊區域及上述第2區塊區域各自之沿上述第1方向之端部重疊。
  7. 如請求項3之半導體記憶裝置，其中 上述基板進而包含第3區域，該第3區域沿上述第1方向於與上述第1區域之間隔著上述第2區域， 上述半導體記憶裝置進而包含配置於上述第3區域中並貫通上述複數個導電體層之第2記憶體柱，上述第2記憶體柱之與上述第1導電體層交叉之部分作為第3記憶胞發揮功能，且與上述第2導電體層交叉之部分作為第4記憶胞發揮功能，該第4記憶胞與上述第3記憶胞於上述第3方向上相鄰。
  8. 如請求項7之半導體記憶裝置，其中 上述第2區域包含子區域，該子區域以跨過上述第1邊界區域，且與上述第1區塊區域及上述第2區塊區域各自之上述第2方向上之一部分區域重疊之方式配置， 上述複數個導電體層，於上述子區域中具有上述複數個階面部分。
  9. 如請求項1之半導體記憶裝置，其中 上述第1支持柱係配置於上述第1邊界區域與第1區域重疊之區域中，該第1區域係沿上述第2方向延伸且供配置上述第1記憶體柱。
  10. 如請求項1之半導體記憶裝置，其中 上述第1構件及上述第2構件各自包含： 接點，其沿上述第3方向延伸；及 絕緣體，其配置於上述接點與上述第1支持柱及上述複數個導電體層之間； 上述半導體記憶裝置進而包含導電體，該導電體於上述第1支持柱之上方，將上述第1構件之上述接點與上述第2構件之上述接點電性連接。
  11. 如請求項1之半導體記憶裝置，其中 上述基板進而包含第3區塊區域，該第3區塊區域係於相對於上述第2區塊區域而言與上述第1區塊區域為相反側，且與上述第1區塊區域及上述第2區塊區域沿上述第2方向排列， 上述半導體記憶裝置進而包含： 第4構件及第5構件，其等在上述第2區塊區域與上述第3區塊區域之第2邊界區域中，各自沿上述第1方向延伸，且沿上述第1方向排列；及 第4支持柱，其於上述第2邊界區域中，配置於上述第4構件與上述第5構件之間，且具有上述第1形狀；且 上述第1支持柱與上述第4支持柱沿上述第1方向配置於不同位置。
  12. 一種半導體記憶裝置，其包含： 基板，其沿相互交叉之第1方向及第2方向擴展，且包含沿上述第1方向排列之第1區域與第2區域、及沿上述第1方向延伸之第1區塊區域； 複數個導電體層，其等包含第1導電體層及第2導電體層，該第1導電體層及第2導電體層係沿與上述第1方向及上述第2方向分別交叉之第3方向排列，且相互分開設置； 複數個絕緣體層，其等在上述第1區塊區域與上述第2區域重疊之區域中，與上述複數個導電體層沿上述第2方向排列，且各自與上述複數個導電體層中之對應之導電體層，沿上述第3方向設置於大致相同之位置； 記憶體柱，其於上述第1區塊區域與上述第1區域重疊之區域中貫通上述複數個導電體層，與上述第1導電體層交叉之部分作為第1記憶胞發揮功能，與上述第2導電體層交叉之部分作為第2記憶胞發揮功能，該第2記憶胞與上述第1記憶胞於上述第3方向上相鄰； 第1絕緣部及第2絕緣部，其等在上述複數個導電體層與上述複數個絕緣體層之間，各自沿上述第1方向延伸，且沿上述第1方向排列；及 第1支持柱，其配置於上述複數個導電體層與上述複數個絕緣體層之間、且上述第1絕緣部與上述第2絕緣部之間。
  13. 如請求項12之半導體記憶裝置，其中 上述第1支持柱包含：下部柱，其於上述第1導電體層與上述第2導電體層之間具有上端；及上部柱，其於上述第1導電體層與上述第2導電體層之間具有下端；且上述第1支持柱具有第1形狀，該第1形狀係上述下部柱之側面之延長與上述上部柱之側面之延長，於包含上述第2方向及上述第3方向之面內錯開。
  14. 如請求項13之半導體記憶裝置，其中 上述第1形狀係上述下部柱之側面之延長與上述上部柱之側面之延長，於包含上述第1方向及上述第3方向之面內一致。
  15. 如請求項12之半導體記憶裝置，其進而包含接點，該接點貫通上述複數個絕緣體層，並到達上述複數個導電體層與上述基板之間之層。
  16. 如請求項12之半導體記憶裝置，其中 上述第1絕緣部及上述第2絕緣部，各自於內部具有孔隙， 上述第1絕緣部之孔隙與上述第2絕緣部之孔隙，被上述第1支持柱斷開。
  17. 如請求項12之半導體記憶裝置，其進而包含： 第3絕緣部，其係於上述複數個導電體層與上述複數個絕緣體層之間沿上述第1方向延伸，且沿上述第2方向與上述第1絕緣部及上述第2絕緣部之間，隔著上述複數個絕緣體層而配置； 第4絕緣部，其於上述複數個導電體層與上述複數個絕緣體層之間沿上述第1方向延伸，且與上述第3絕緣部沿上述第1方向排列；及 第2支持柱，其配置於上述複數個導電體層與上述複數個絕緣體層之間、且上述第3絕緣部與上述第4絕緣部之間；且 上述第1支持柱與上述第2支持柱，沿上述第1方向配置於不同位置。
  18. 如請求項12之半導體記憶裝置，其中 上述基板進而包含第2區塊區域，該第2區塊區域沿上述第1方向延伸，且與上述第1區塊區域沿上述第2方向排列， 上述半導體記憶裝置進而包含第1構件及第2構件， 該第1構件及第2構件於上述第1區塊區域與上述第2區塊區域之邊界區域，分別以將上述複數個導電體層斷開之方式沿上述第1方向及上述第3方向延伸，且沿上述第1方向排列，上述第1構件及上述第2構件被其等之中間部分於上述第1方向上相互斷開， 上述第1構件及上述第2構件，各自具有與上述第1絕緣部或上述第2絕緣部於上述第2方向上對向之部分。
  19. 一種半導體記憶裝置，其包含： 基板，其包含第1區塊區域及第2區塊區域，該第1區塊區域及第2區塊區域各自沿第1方向延伸，且沿與上述第1方向交叉之第2方向排列； 第1構件及第2構件，其等在上述第1區塊區域與上述第2區塊區域之邊界區域中，各自沿上述第1方向延伸，且沿上述第1方向排列； 第1支持柱及第2支持柱，其等在上述邊界區域中，於上述第1構件與上述第2構件之間沿上述第2方向排列； 複數個導電體層，其等包含第1導電體層及第2導電體層，該第1導電體層及第2導電體層沿與上述第1方向及上述第2方向分別交叉之第3方向排列且相互分開設置，被上述第1構件、上述第2構件、上述第1支持柱、及上述第2支持柱斷開為第1部分、第2部分、及第3部分，該第1部分位於上述第1區塊區域，該第2部分位於上述第2區塊區域，該第3部分係從上述第3方向觀察時，於上述邊界區域中被上述第1構件、上述第2構件、上述第1支持柱、及上述第2支持柱包圍；及 記憶體柱，其貫通上述複數個導電體層，與上述第1導電體層交叉之部分作為第1記憶胞發揮功能，且與上述第2導電體層交叉之部分作為第2記憶胞發揮功能。
  20. 如請求項19之半導體記憶裝置，其中 沿上述第1方向相互對向之上述第1構件之第1端面與上述第2構件之第2端面，分別具有沿上述第3方向延伸之第1邊緣及第2邊緣， 上述第1支持柱係從上端至下端與上述第1構件及上述第2構件各自之上述第1邊緣交叉， 上述第2支持柱係從上端至下端與上述第1構件及上述第2構件各自之上述第2邊緣交叉。
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