JP2023119402A - 半導体記憶装置 - Google Patents

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Abstract

【課題】プロセスの難易度を軽減できる半導体記憶装置を提供する。【解決手段】一実施形態の半導体記憶装置は、第１方向Ｚ２における基板の上方に配置された半導体層ＳＢと、基板と半導体層との間に配置された第１配線層１０１と、基板と半導体層との間に配置され、第１配線層と第２方向Ｙに隣り合って配置された第２配線層１０１と、第１方向に延伸し、第１配線層を貫通し、第１方向の端部が半導体層に接する複数のメモリピラーＭＰと、第２方向における、第１配線層と第２配線層との間に設けられ、第１方向の端部が半導体層に接する第１部材ＳＬＴとを備える。半導体層は、第１部材と接する第１面Ｐ１と対向する第２面Ｐ２に、第１配線層及び第１部材が設けられた領域の一部分と第１方向に重なって第１方向に突出した第１突出部ＴＰ１を有する。【選択図】図８

Description

本発明の実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのような半導体記憶装置においては、高集積化、大容量化のために３次元のメモリ構造が採用され得る。
特開２０１６－０６２９０１号公報 特開２０１９－１６１０４２号公報
プロセスの難易度を軽減できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、第１方向における基板の上方に配置された半導体層と、基板と半導体層との間に配置された第１配線層と、基板と半導体層との間に配置され、第１配線層と、第１方向と交差する第２方向に隣り合って配置された第２配線層と、第１方向に延伸し、第１配線層を貫通し、第１方向の端部が半導体層に接する複数のメモリピラーと、第２方向における、第１配線層と第２配線層との間に設けられ、第１方向の端部が半導体層に接する第１部材とを備える。半導体層は、第１部材と接する第１面と対向する第２面に、第１配線層及び第１部材が設けられた領域の一部分と第１方向に重なって第１方向に突出した第１突出部を有する。
図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの回路構成の一例を示す回路図である。 図３は、第１実施形態に係る半導体記憶装置の断面構造の一例を示す断面図である。 図４は、第１実施形態に係る半導体記憶装置のアレイ領域における平面構造の一例を示す、Ｚ１方向の上面から見た平面図である。 図５は、第１実施形態に係る半導体記憶装置のアレイ領域における平面構造の一例を示す、Ｚ２方向の上面から見た平面図である。 図６は、第１実施形態に係る半導体記憶装置のアレイ領域における断面構造の一例を示す、図５のＩ－Ｉ線に沿った断面図である。 図７は、第１実施形態に係る半導体記憶装置のアレイ領域におけるメモリピラーの断面構造の一例を示す、図６のＳ－Ｓ線に沿った断面図である。 図８は、第１実施形態に係る半導体記憶装置のアレイ領域における断面構造の一例を示す、図５のＩＩ－ＩＩ線に沿った断面図である。 図９は、第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。 図１０は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す断面図である。 図１１は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す断面図である。 図１２は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す断面図である。 図１３は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す断面図である。 図１４は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す断面図である。 図１５は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す断面図である。 図１６は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す断面図である。 図１７は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す断面図である。 図１８は、第１実施形態に係る半導体記憶装置の製造工程における断面構造の一例を示す断面図である。 図１９は、第１実施形態の第１変形例に係る半導体記憶装置の断面構造の一例を示す断面図である。 図２０は、第１実施形態の第２変形例に係る半導体記憶装置の断面構造の一例を示す断面図である。 図２１は、第２実施形態に係る半導体記憶装置のアレイ領域における平面構造の一例を示す、Ｚ２方向の上面から見た平面図である。 図２２は、第２実施形態に係る半導体記憶装置のアレイ領域における断面構造の一例を示す、図２１のＩＩ－ＩＩ線に沿った断面図である。 図２３は、第３実施形態に係る半導体記憶装置のアレイ領域における平面構造の一例を示す、Ｚ１方向の上面から見た平面図である。 図２４は、第３実施形態に係る半導体記憶装置のアレイ領域における平面構造の一例を示す、Ｚ２方向の上面から見た平面図である。 図２５は、第３実施形態に係る半導体記憶装置のアレイ領域における断面構造の一例を示す、図２４のＩＩＩ－ＩＩＩ線に沿った断面図である。 図２６は、第４実施形態に係る半導体記憶装置のアレイ領域における平面構造の一例を示す、Ｚ２方向の上面から見た平面図である。
以下、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字または数字を付加する場合がある。
１． 第１実施形態
１．１ 構成
１．１．１ メモリシステムの構成
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、メモリシステムの構成を示すブロック図である。メモリシステムは、外部のホスト機器（図示せず）に接続されるように構成された記憶装置である。メモリシステムは、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、またはＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及び半導体記憶装置３を含む。
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホスト機器からの要求に基づいて、半導体記憶装置３を制御する。具体的には、例えば、メモリコントローラ２は、ホスト機器から書き込みを要求されたデータを半導体記憶装置３に書き込む。また、メモリコントローラ２は、ホスト機器から読み出しを要求されたデータを半導体記憶装置３から読み出してホスト機器に送信する。
半導体記憶装置３は、データを不揮発に記憶するメモリである。半導体記憶装置３は、例えば、ＮＡＮＤ型フラッシュメモリである。
１．１．２ 半導体記憶装置の構成
引き続き、図１を参照して、第１実施形態に係る半導体記憶装置の構成について説明する。半導体記憶装置３は、アレイチップ１００及び回路チップ２００を含む。
アレイチップ１００は、例えば、メモリセルアレイ１０を含む。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合であり、例えば、データの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルトランジスタは、例えば、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
回路チップ２００は、例えば、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
コマンドレジスタ１１は、半導体記憶装置３がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含む。
アドレスレジスタ１２は、半導体記憶装置３がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置３全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、及び消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えば、アドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、生成した電圧を、選択されたワード線に対応する信号線に印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば、選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、アドレスレジスタ１２に保持されたカラムアドレスＣＡｄに基づいて、ビット線を選択する。センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、選択されたビット線に電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、選択されたビット線の電圧に基づいてメモリセルトランジスタに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
１．１．３ メモリセルアレイの回路構成
メモリセルアレイ１０の回路構成について、図２を用いて説明する。図２は、メモリセルアレイ１０の回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示すように、ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。ストリングユニットＳＵは、後述するＮＡＮＤストリングＮＳの集合である。例えば、書き込み動作または読み出し動作において、ストリングユニットＳＵ内のＮＡＮＤストリングＮＳが一括して選択される。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ４内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。ストリングユニットＳＵ０～ＳＵ４内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスＣＡｄが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスＣＡｄが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば、セルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に基づいて２ページデータ以上の記憶容量を有し得る。
なお、第１実施形態に係る半導体記憶装置３に含まれるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫに含まれるストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
１．１．４ 半導体記憶装置の断面構造
半導体記憶装置３の断面構造の一例について、図３を用いて説明する。図３は、半導体記憶装置３の断面構造の一例を示す断面図である。なお、以下の説明において、Ｘ方向は、半導体基板２０１に略平行であり、例えば、ワード線ＷＬの延伸方向に対応している。Ｙ方向は、半導体基板２０１に略平行であり且つＸ方向に交差し、例えば、ビット線ＢＬの延伸方向に対応している。Ｚ１方向は、半導体基板２０１に略垂直であり、アレイチップ１００から回路チップ２００に向かう方向に対応している。Ｚ２方向は、半導体基板２０１に略垂直であり、回路チップ２００からアレイチップ１００に向かう方向に対応している。Ｚ１方向及びＺ２方向のいずれかを限定しない場合は、Ｚ方向と表記する。
半導体記憶装置３は、アレイチップ１００と回路チップ２００が貼り合された構造を有する。
アレイチップ１００は、メモリセルアレイ１０、及びメモリセルアレイ１０と回路チップ２００とを接続するための各種配線を含む。
より具体的には、アレイチップ１００は、複数の配線層１０１、絶縁層１０２、半導体層１０３～１０５、絶縁層１０６～１０８、配線層１０９、絶縁層１１０、パッシベーション層１１１、複数のコンタクトプラグ１１２～１１４、配線層１１５、複数のコンタクトプラグ１１６、配線層１１７、複数のコンタクトプラグ１１８、絶縁層１１９、複数の電極パッド１２０、複数のメモリピラーＭＰ、複数の部材ＳＬＴ、及び複数の部材ＳＨＥを含む。
アレイチップ１００は、アレイ領域、コンタクト領域、及びパッド領域を含む。アレイ領域は、複数のメモリピラーＭＰが設けられる領域である。コンタクト領域は、ソース線ＳＬと回路チップ２００との間の接続に使用される領域である。パッド領域は、半導体記憶装置３の外部と回路チップ２００との間の接続に使用される領域である。
アレイ領域において、複数の（１０層の）配線層１０１がＺ方向に離間して積層されている。配線層１０１は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳとして機能する。配線層１０１のＸ方向の端部は、階段状に引き出されている。各配線層１０１の間には、絶縁層１０２が設けられている。
Ｚ２方向において、最上層の配線層１０１の上方には、半導体層１０３、１０４、及び１０５が積層されている。半導体層１０３、１０４、及び１０５は、ソース線ＳＬとして機能する。配線層１０１と半導体層１０３との間には、絶縁層１０２が設けられている。Ｚ２方向において、半導体層１０５の上には、絶縁層１０７及び１０８、配線層１０９、絶縁層１１０、並びにパッシベーション層１１１が設けられている。半導体層１０４の一部（以下、「部材ＤＳＴ」とも表記する）は、半導体層１０５及び絶縁層１０７をＺ２方向に貫通し、そのＺ２方向の端は、絶縁層１０８に接している。部材ＤＳＴは、半導体層１０５のＺ２方向を向いた面からＺ２方向（絶縁層１０７）に向かって突出した突出部ＴＰを有する。半導体層１０３と半導体層１０５との間の領域の一部に、絶縁層１０６が設けられている。半導体層１０４のＹ方向の端は、絶縁層１０６に接している。配線層１０９の一部は、Ｚ１方向において半導体層１０５に接している。絶縁層１１０は、Ｚ２方向において配線層１０９の一部の上に設けられている。絶縁層１１０は、配線層１０９の凹部を埋め込むように形成されている。パッシベーション層１１１は、Ｚ２方向において絶縁層１０８、配線層１０９、及び絶縁層１１０を覆っている。
複数のメモリピラーＭＰは、Ｚ方向に延び、複数の配線層１０１、並びに半導体層１０３及び１０４を貫通している。メモリピラーＭＰのＺ２方向の端部は、半導体層１０５に接している。メモリピラーＭＰは、例えば、半導体と絶縁体とを含む。半導体は、半導体層１０４に接している。１つのメモリピラーＭＰは、１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰの詳細については後述する。メモリピラーＭＰのＺ１方向の端部は、コンタクトプラグ１１３及び１１４を介して、配線層１１５に接続される。メモリピラーＭＰに電気的に接続された配線層１１５は、ビット線ＢＬとして機能する。
配線層１１５は、例えば、コンタクトプラグ１１６、配線層１１７、及びコンタクトプラグ１１８を介して、電極パッド１２０に電気的に接続される。電極パッド１２０は、回路チップ２００との接続に用いられる。
絶縁層１０２は、Ｚ１方向において絶縁層１１９に接している。絶縁層１１９内には、複数の電極パッド１２０が設けられている。
複数の部材ＳＬＴは、Ｚ方向に延び、複数の配線層１０１をＹ方向に分断する。換言すれば、Ｙ方向に並んで配置された複数の配線層１０１の間に、部材ＳＬＴが設けられている。部材ＳＬＴは、例えば、絶縁体と導電体とを含む。部材ＳＬＴの詳細については後述する。
複数の部材ＳＨＥは、Ｚ方向に延び、Ｚ２方向において選択ゲート線ＳＧＤとして機能する最下層の配線層１０１をＹ方向に分断する。換言すれば、Ｙ方向に並んで配置された選択ゲート線ＳＧＤとして機能する複数の配線層１０１の間に、部材ＳＨＥが設けられている。部材ＳＨＥは、例えば、絶縁体を含む。部材ＳＨＥの詳細については後述する。なお、選択ゲート線ＳＧＤとして機能する配線層１０１が複数設けられている場合、部材ＳＨＥは、選択ゲート線ＳＧＤとして機能する複数の配線層１０１をＹ方向に分断する。
部材ＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応する。
コンタクト領域において、配線層１０９は、コンタクトプラグ１１２～１１４、配線層１１５、コンタクトプラグ１１６、配線層１１７、及びコンタクトプラグ１１８を介して、電極パッド１２０に電気的に接続される。配線層１０９のＺ１方向の一部は、絶縁層１０８に接している。絶縁層１０８の一部は、半導体層１０３、絶縁層１０６、半導体層１０５、及び絶縁層１０７に接している。
パッド領域において、配線層１０９は、コンタクトプラグ１１２～１１４、配線層１１５、コンタクトプラグ１１６、配線層１１７、及びコンタクトプラグ１１８を介して、電極パッド１２０に電気的に接続される。配線層１０９のＺ２方向の一部は、パッシベーション層１１１に覆われていない。この部分は、外部機器に接続される電極パッドとして機能する。配線層１０９のＺ１方向の一部は、絶縁層１０８に接している。絶縁層１０８の一部は、半導体層１０３、絶縁層１０６、半導体層１０５、及び絶縁層１０７に接している。
配線層１０１、１０９、１１５、及び１１７は、導電材料により構成され、例えば、金属材料、ｐ型半導体、またはｎ型半導体であってもよい。半導体層１０３～１０５は、例えば、シリコンを含む。コンタクトプラグ１１２～１１４、１１６、及び１１８は、導電材料により構成され、例えば、金属材料、ｐ型半導体、またはｎ型半導体であってもよい。電極パッド１２０は、導電材料により構成され、例えば、金属材料であってもよい。電極パッド１２０は、例えば、銅（Ｃｕ）を含む。絶縁層１０２、１０７、１０８、１１０、及び１１９は、絶縁材料により構成され、例えば、酸化シリコン（ＳｉＯ）を含む。絶縁層１０６は、絶縁材料により構成され、例えば、窒化シリコン（ＳｉＮ）を含む。パッシベーション層１１１は、例えば、ポリイミドを含む。
回路チップ２００は、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、センスアンプモジュール１６、及びこれらの回路を接続するための各種配線を含む。
より具体的には、回路チップ２００は、半導体基板２０１、複数のトランジスタＴＲ、配線層２０４、複数のコンタクトプラグ２０５、配線層２０６、複数のコンタクトプラグ２０７、絶縁層２０８及び２０９、並びに複数の電極パッド２１０を含む。
複数のトランジスタＴＲは、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等に用いられる。トランジスタＴＲは、半導体基板２０１上に設けられた図示せぬゲート絶縁膜、ゲート絶縁膜上に設けられたゲート電極２０２、並びに半導体基板２０１に形成された図示せぬソース及びドレインを含む。ソース及びドレインは、コンタクトプラグ２０３を介して、配線層２０４に電気的にそれぞれ接続される。ゲート電極２０２は、図示せぬコンタクトプラグを介して、配線層２０４に電気的に接続される。配線層２０４は、コンタクトプラグ２０５、配線層２０６、及びコンタクトプラグ２０７を介して、電極パッド２１０に電気的に接続される。電極パッド２１０は、アレイチップ１００との接続に用いられる。
半導体基板２０１の上には、絶縁層２０８が設けられている。絶縁層２０８の上には、絶縁層２０９が設けられている。絶縁層２０９内には、複数の電極パッド２１０が設けられている。複数の電極パッド２１０は、アレイチップ１００の複数の電極パッド１２０とそれぞれ電気的に接続されている。
ゲート電極２０２、コンタクトプラグ２０３、２０５、及び２０７、並びに配線層２０４及び２０６は、導電材料により構成され、例えば、金属材料、ｐ型半導体、またはｎ型半導体であってもよい。電極パッド２１０は、導電材料により構成され、例えば、金属材料であってもよい。電極パッド２１０は、例えば、銅を含む。絶縁層２０８及び２０９は、絶縁材料により構成され、例えば、酸化シリコンを含む。
上記のようなアレイチップ１００と回路チップ２００との貼り合せ構造において、電極パッド２１０は電極パッド１２０に接続される。例えば、電極パッド２１０と電極パッド１２０とにＣｕを用いると電極パッド２１０のＣｕと電極パッド１２０のＣｕとが一体化して、互いのＣｕの境界の確認が困難となる。但し、貼り合せの位置ずれによる電極パッド２１０と電極パッド１２０とを貼り合せた形状の歪み、Ｃｕのバリアメタルの位置ずれ（側面における不連続箇所の発生）により貼り合せ構造が確認できる。また、電極パッド２１０及び１２０をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、電極パッド２１０と電極パッド１２０とを貼り合せた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。また、電極パッド２１０と電極パッド１２０とを貼り合せた場合、これらを形成する各Ｃｕの底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的なＣｕを用いた配線層では、Ｃｕの上面にＣｕの酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合せの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
１．１．５ アレイチップの平面構造
アレイチップ１００のアレイ領域における平面構造の一例について説明する。
まず、Ｚ１方向の上面から見た平面構造について、図４を用いて説明する。図４は、アレイチップ１００のアレイ領域における平面構造の一例を示す、Ｚ１方向の上面から見た平面図である。図４は、ブロックＢＬＫ０のアレイ領域の一部を示す。なお、層間絶縁膜は省略されている。
アレイ領域は、複数のＮＡＮＤストリングＮＳを含む領域（以下、「セル領域」とも表記する）と、複数の配線層１０１と回路チップ２００の間の接続に使用される領域（以下、「引出領域」とも表記する）とを含む。
引出領域において、複数の配線層１０１（選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７）のそれぞれは、テラス部分を有する。図４の例では、ワード線ＷＬ０～ＷＬ７の端部が、Ｙ方向に１段の段差を有し、且つＸ方向に複数の段差が形成された２列の階段状に設けられる場合が示される。具体的には、偶数番目のワード線ＷＬ（ワード線ＷＬ０、ＷＬ２、ＷＬ４及びＷＬ６）と、奇数番目のワード線ＷＬ（ワード線ＷＬ１、ＷＬ３、ＷＬ５及びＷＬ７）とは、Ｙ方向に１段の段差を有する。テラス部分がＸ方向に隣り合う２つのワード線ＷＬは、Ｘ方向に２段の段差を有する。ブロックＢＬＫ０において、例えば、偶数番目のワード線ＷＬのテラス部分は、紙面下側に位置し、奇数番目のワード線ＷＬのテラス部分は、紙面上側に位置している。このように、引出領域は、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７の各々の端部が階段状に引き出された階段部分を有する。
複数のコンタクトプラグＣＣは、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７のテラス部分の上に設けられている。コンタクトプラグＣＣは、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７と、配線層１１５との間を電気的に接続する。コンタクトプラグＣＣは、導電材料により構成され、例えば、タングステンを含む。
セル領域において、複数のメモリピラーＭＰは、例えば、千鳥配置に配列されている。
複数の部材ＳＬＴは、Ｙ方向に並んで配置されている。部材ＳＬＴは、Ｘ方向に延伸し、引出領域及びセル領域を横切る。部材ＳＬＴは、ライン形状を有する。Ｙ方向に並んだ２つの部材ＳＬＴの間に１つのブロックＢＬＫが配置されている。すなわち、Ｙ方向に隣り合う２つのブロックＢＬＫの間に、部材ＳＬＴが設けられている。
部材ＳＬＴは、コンタクトプラグＬＩ及び絶縁体ＳＷを含む。例えば、コンタクトプラグＬＩは、Ｘ方向に延伸するライン形状を有する。コンタクトプラグＬＩは、ソース線ＳＬとメモリセルアレイ１０の上方に設けられた配線とを接続する。コンタクトプラグＬＩは、導電材料により構成され、例えば、タングステンを含む。絶縁体ＳＷは、コンタクトプラグＬＩの側面に設けられる。言い換えると、コンタクトプラグＬＩは、平面視において絶縁体ＳＷに囲まれる。このため、コンタクトプラグＬＩは、複数の配線層１０１と接していない。絶縁体ＳＷは、絶縁材料により構成され、例えば、酸化シリコンを含む。なお、コンタクトプラグＬＩは、ソース線ＳＬと接触していなくてもよい。また、部材ＳＬＴは、コンタクトプラグＬＩを含んでいなくてもよい。
複数の部材ＳＨＥは、Ｙ方向に並んで配置されている。部材ＳＨＥは、Ｘ方向に延伸し、セル領域を横切る。部材ＳＨＥの一端は、引出領域に含まれる。部材ＳＨＥは、ライン形状を有する。部材ＳＨＥは、絶縁材料により構成され、例えば、酸化シリコンを含む。
部材ＳＬＴ及びＳＨＥによって、ブロックＢＬＫ０は５つのストリングユニットＳＵ０～ＳＵ４に分割され、選択ゲート線ＳＧＤは５つ（ＳＧＤ０～ＳＧＤ４）に分割される。
次に、半導体層１０４をＺ２方向の上面から見た平面構造について、図５を用いて説明する。図５は、アレイチップ１００のアレイ領域における平面構造の一例を示す、Ｚ２方向の上面から見た平面図である。図５は、ブロックＢＬＫ０のアレイ領域の一部を示す。なお、層間絶縁膜は省略されている。以下では、部材ＤＳＴのレイアウトに着目して説明する。
セル領域において、半導体層１０４の一部である複数の部材ＤＳＴ（以下、「部材ＤＳＴ１」とも表記する）は、Ｙ方向に並んで配置されている。部材ＤＳＴ１の下方には、部材ＤＳＴ１とＺ方向に重なって部材ＳＬＴが配置されている。換言すれば、Ｚ方向において、部材ＤＳＴ１は、半導体層１０３を介在させて、部材ＳＬＴと対向する位置に配置されている。すなわち、部材ＤＳＴ１の下方には、複数の配線層１０１は設けられていない。部材ＤＳＴ１は、Ｘ方向に延伸し、セル領域を横切る。部材ＤＳＴ１の一端は、引出領域に含まれる。部材ＤＳＴ１は、ライン形状を有する。Ｚ方向において、部材ＤＳＴ１の下方には、メモリピラーＭＰは、配置されていない。なお、Ｘ方向における部材ＤＳＴ１の長さは、部材ＳＬＴの長さと略同じであってもよいし、部材ＳＬＴよりも短くてもよい。部材ＤＳＴ１は、少なくともセル領域のＸ方向の一方の端部から他方の端部まで延伸していればよい。
１．１．６ アレイチップの断面構造
アレイチップ１００のアレイ領域における断面構造の一例について説明する。
図６は、アレイチップ１００のアレイ領域における断面構造の一例を示す、図５のＩ－Ｉ線に沿った断面図である。図６は、引出領域及びセル領域の一部を示す。なお、配線層１０９、絶縁層１１０、パッシベーション層１１１、複数のコンタクトプラグ１１６、配線層１１７、複数のコンタクトプラグ１１８、絶縁層１１９、及び複数の電極パッド１２０は省略されている。
引出領域において、複数の配線層１０１（選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７）のテラス部分が階段状に設けられている。Ｚ１方向において、複数の配線層１０１の各々のテラス部分の上には、各コンタクトプラグＣＣがそれぞれ設けられている。Ｚ１方向において、各コンタクトプラグＣＣの上には、コンタクトプラグ１１３及び１１４、並びに配線層１１５が積層されている。各配線層１１５は、コンタクトプラグＣＣ、１１３、及び１１４を介して複数の配線層１０１のいずれか１つと電気的に接続される。
セル領域において、メモリピラーＭＰは、Ｚ方向に延び、複数の配線層１０１、並びに半導体層１０３及び１０４を貫通している。メモリピラーＭＰのＺ２方向の端部は、半導体層１０５（ソース線ＳＬとして機能する半導体層１０３～１０５の積層体ＳＢ）に接している。メモリピラーＭＰのＺ１方向の端部は、コンタクトプラグ１１３及び１１４を介して、配線層１１５に接続される。
メモリピラーＭＰと配線層１０１（選択ゲート線ＳＧＳ）とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと複数の配線層１０１（ワード線ＷＬ０～ＷＬ７）の１つとが交差した部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと配線層１０１（選択ゲート線ＳＧＤ）とが交差した部分が、選択トランジスタＳＴ１として機能する。
メモリピラーＭＰは、例えば、コア膜１２１、半導体膜１２２、及び積層膜１２３を含む。
コア膜１２１は、Ｚ方向に沿って延びる。例えば、Ｚ１方向において、コア膜１２１の下端は、最下層の配線層１０１よりも下層に位置し、コア膜１２１の上端は、半導体層１０４よりも上層に位置する。コア膜１２１は、絶縁材料により構成され、例えば、酸化シリコンを含む。
半導体膜１２２は、コア膜１２１の周囲を覆っている。メモリピラーＭＰのＺ１方向の端部において、半導体膜１２２の一部が、半導体層１０４と接する。半導体膜１２２は、例えば、シリコンを含む。半導体層１０４の一端は、引出領域に含まれる。
積層膜１２３は、半導体膜１２２と半導体層１０４とが接する部分を除いて、半導体膜１２２の側面及び底面を覆う。積層膜１２３は、トンネル絶縁膜、電荷蓄積層、及びブロック絶縁膜の順に積層された積層膜である。例えば、メモリセルトランジスタＭＴがＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型の場合、電荷蓄積層は、絶縁膜である。メモリセルトランジスタＭＴがＦＧ（Floating Gate）型の場合、電荷蓄積層は、導電体である。以下では、メモリセルトランジスタＭＴがＭＯＮＯＳ型の場合を例に挙げて説明する。積層膜１２３は、例えば、絶縁層１２４、絶縁層１２５、及び絶縁層１２６の順に積層された積層膜である。
図７は、メモリピラーＭＰの断面構造の一例を示す、図６のＳ－Ｓ線に沿った断面図である。具体的には、図７は、半導体基板２０１の表面に平行且つ配線層１０１を含む層におけるメモリピラーＭＰの断面構造を示す。
絶縁層１２４は、半導体膜１２２の周囲を覆っている。絶縁層１２４は、メモリセルトランジスタＭＴのトンネル絶縁膜として機能する。絶縁層１２４は、絶縁材料により構成され、例えば、酸化シリコンを含む。絶縁層１２５は、絶縁層１２４の周囲を覆っている。絶縁層１２５は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層１２５は、絶縁材料により構成され、例えば、窒化シリコンを含む。絶縁層１２６は、絶縁層１２５の周囲を覆っている。絶縁層１２６は、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層１２６は、絶縁材料により構成され、例えば、酸化シリコンを含む。配線層１０１は、絶縁層１２６の周囲を覆っている。
図６に示すように、Ｚ２方向において、最上層の配線層１０１の上には、絶縁層１０２、半導体層１０３～１０５、並びに絶縁層１０７及び１０８が積層されている。なお、本実施形態において、ソース線ＳＬ（半導体層１０３～１０５）は、半導体層１０３と半導体層１０５との間に半導体層１０４に相当する構造を犠牲層により形成した後、犠牲層を半導体層１０４に置き換えることによって形成される。犠牲層としては、例えば、絶縁層１０６、１２７、及び１２８の積層膜が用いられる。絶縁層１２７及び１２８は、絶縁材料により構成され、例えば、酸化シリコンを含む。絶縁層１０６、１２７、及び１２８の一部は、半導体層１０４形成時に除去されずに残存する。
図８は、アレイチップ１００のアレイ領域における断面構造の一例を示す、図５のＩＩ－ＩＩ線に沿った断面図である。図８は、セル領域の一部を示す。なお、配線層１０９、絶縁層１１０、パッシベーション層１１１、複数のコンタクトプラグ１１６、配線層１１７、複数のコンタクトプラグ１１８、絶縁層１１９、及び複数の電極パッド１２０は省略されている。
部材ＳＬＴは、Ｙ方向に隣り合う２つのブロックＢＬＫの複数の配線層１０１を分断する。部材ＳＬＴのＺ２方向の端は、半導体層１０３に接している。換言すれば、部材ＳＬＴのＺ２方向の端部は、半導体層１０３～１０５の積層体ＳＢに接している。部材ＳＬＴのＺ２方向の端は、半導体層１０４及び１０５には接していない。部材ＳＬＴは、スリットＳＨに埋め込まれている。スリットＳＨは、Ｚ方向に延び、複数の配線層１０１を分断する。スリットＳＨのＺ２方向の端は、半導体層１０３に達する。スリットＳＨのＺ２方向の端は、半導体層１０４及び１０５には達していない。
部材ＳＨＥは、Ｙ方向に隣り合う配線層１０１（選択ゲート線ＳＧＤ）を分断し、複数の配線層１０１（ワード線ＷＬ及び選択ゲート線ＳＧＳ）は分断しない。なお、図８には、部材ＳＨＥがメモリピラーＭＰのＺ１方向における端部にも設けられる例が示されている。部材ＳＨＥが接続されたメモリピラーＭＰは、ダミーピラーである。なお、ダミーピラーはなくてもよい。
半導体層１０４の一部（部材ＤＳＴ１）は、半導体層１０５及び絶縁層１０７をＺ２方向に貫通し、そのＺ２方向の端は、絶縁層１０８に接している。部材ＤＳＴ１は、Ｚ方向において部材ＳＬＴと重なる位置に設けられている。換言すれば、半導体層１０３～１０５の積層体ＳＢは、部材ＳＬＴと接する第１面Ｐ１と対向する第２面Ｐ２に、配線層１０１及び部材ＳＬＴが設けられた領域の一部分とＺ方向に重なってＺ方向に突出した突出部ＴＰ（以下、「突出部ＴＰ１」とも表記する）を有している。半導体層１０３～１０５の積層体ＳＢにおいて、第１面Ｐ１と第２面Ｐ１との間に位置する部分と突出部ＴＰ１とは、一体的に形成されている。突出部ＴＰ１は、Ｘ方向に延びたライン形状を有する。突出部ＴＰ１は、Ｘ方向を長手方向とする。突出部ＴＰ１は、配線層１０１及び部材ＳＬＴが設けられた領域内の、部材ＳＬＴとＺ方向に重なる位置で突出している。突出部ＴＰ１は、Ｚ方向において、部材ＳＬＴと対向し（重なり）、メモリピラーＭＰと対向しない。
１．２ 半導体記憶装置の製造方法
次に、半導体記憶装置３の製造方法について説明する。以下では、アレイチップ１００と回路チップ２００とを貼合した後の半導体記憶装置３の製造工程について説明する。図９は、半導体記憶装置３の製造方法の一例を示すフローチャートである。図１０～図１８のそれぞれは、半導体記憶装置３の製造工程における断面構造の一例を示す断面図である。なお、図１０～図１８には、図８のアレイチップ１００のセル領域内の領域Ｒ１を拡大した図が示されている。
図９に示すように、半導体記憶装置３の製造工程では、Ｓ１００～Ｓ１０９の処理が順に実行される。以下に、図９を適宜参照して、半導体記憶装置３の製造工程の一例について説明する。なお、アレイチップ１００のセル領域内の一部の領域（図８の領域Ｒ１）を中心に説明する。
アレイチップ１００と回路チップ２００とを貼合した後、アレイチップ１００の基板は除去される。次に、図１０に示すように、絶縁層１２９及び１３０、並びにレジストマスク１３１を形成する（Ｓ１００）。例えば、Ｚ２方向において半導体層１０５の上に設けられた絶縁層１０７の上に、絶縁層１２９及び１３０を形成する。その後、フォトリソグラフィ等によって、絶縁層１３０上のＺ方向において部材ＳＬＴに対向する位置に、半導体層１０４を形成するためのパターンが開口されたレジストマスク１３１を形成する。絶縁層１２９は、絶縁材料により構成され、例えば、ＳＯＣ（spin on carbon）である。絶縁層１３０は、絶縁材料により構成され、例えば、ＳＯＧ（spin on glass）である。
次に、図１１に示すように、スリットＤＳＨを形成する（Ｓ１０１）。例えば、ＲＩＥ（Reactive Ion Etching）による異方性エッチングによって、絶縁層１０７及び半導体層１０５を加工する（Ｓ１０１）。このとき、エッチング量は、スリットＤＳＨの底面において、絶縁層１２８が露出し、絶縁層１０６が露出しない量とする。絶縁層１２９及び１３０、並びにレジストマスク１３１は、スリットＤＳＨを形成する際のマスクとして機能し、絶縁層１０７及び半導体層１０５を加工した後には残存しない。
次に、図１２に示すように、スリットＤＳＨの側壁を保護するために、絶縁層１３２を形成する（Ｓ１０２）。絶縁層１３２は、絶縁材料により構成され、例えば、酸化シリコンを含む。
次に、図１３に示すように、絶縁層１２８を加工する（Ｓ１０３）。例えば、ＲＩＥによる異方性エッチングによって、絶縁層１３２及び１２８を加工する。このとき、エッチング量は、スリットＤＳＨの底面において、絶縁層１０６が露出し、絶縁層１２７が露出しない量とする。
次に、図１４に示すように、絶縁層１０６を加工する（Ｓ１０４）。例えば、リン酸を用いたウエットエッチングによる等方性エッチングを行う。これにより、スリットＤＳＨの側面から、絶縁層１０６がエッチングされる。このとき、スリットＤＳＨからの距離に応じて、絶縁層１０６の一部は、除去されずに残存する。
次に、図１５に示すように、絶縁層１２６、１２７及び１２８を加工する（Ｓ１０５）。例えば、フッ酸を用いたウエットエッチングによる等方性エッチングを行う。これにより、スリットＤＳＨの側面から、絶縁層１２７及び１２８並びにメモリピラーＭＰの絶縁層１２６がエッチングされる。このとき、スリットＤＳＨからの距離に応じて、絶縁層１２６、１２７及び１２８の一部は、除去されずに残存する。
次に、図１６に示すように、絶縁層１２４及び１２５を加工する（Ｓ１０６）。例えば、リン酸を用いたウエットエッチングによる等方性エッチングによって絶縁層１２５を加工する。このとき、スリットＤＳＨからの距離に応じて、絶縁層１２５の一部は、除去されずに残存する。次に、ＣＤＥ（Chemical Dry Etching）による等方性エッチングによって、絶縁層１２４を加工する。このとき、スリットＤＳＨからの距離に応じて、絶縁層１２４の一部は、除去されずに残存する。
次に、図１７に示すように、半導体層１０４を形成する（Ｓ１０７）。例えば、ＣＶＤ（chemical vapor deposition）によって、半導体層１０４を成膜する。例えば、半導体層１０４として、リンがドープされたアモルファスシリコンが成膜される。これにより、スリットＤＳＨ、並びに絶縁層１０６、１２４～１２８、及び１３２が除去された領域が、半導体層１０４により埋め込まれる。その後、例えば、絶縁層１０７上の半導体層１０４は、ＣＭＰ（Chemical Mechanical Polishing）等により除去される。以下、絶縁層１０６、１２４～１２８、及び１３２が除去された領域を半導体層１０４に置き換える工程を「リプレース」と表記する。形成された半導体層１０４は、半導体層１０５及び絶縁層１０７をＺ２方向に貫通する部分（部材ＤＳＴ１）を有する。部材ＤＳＴ１は、半導体層１０５から絶縁層１０７に向かって突出した突出部ＴＰ１を有する。
次に、例えば、レーザーアニールによって、半導体層１０４の熱処理を行う（Ｓ１０８）。なお、アニール工程はなくてもよい。
次に、図１８に示すように、絶縁層１０８を形成する（Ｓ１０９）。
以上で説明した製造工程によって、半導体記憶装置３の半導体層１０４が形成される。なお、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されてもよいし、一部の工程が省略または統合されてもよい。また、各製造工程は、可能な範囲で入れ替えられてもよい。
１．３ 本実施形態に係る効果
第１実施形態によれば、プロセスの難易度を軽減できる。本効果について以下に説明する。
アレイチップ１００と回路チップ２００とを貼合しない構造では、スリットＳＨを介して、半導体層１０４（ソース線ＳＬ）のリプレースが実行される。このため、半導体記憶装置３の高集積化に伴い、配線層１０１の積層数が増加すると、スリットＳＨの高アスペクト化が進むため、半導体層１０４のリプレースが難しくなる。
これに対し、本実施形態によれば、アレイチップ１００と回路チップ２００とを貼合した後に、アレイチップ１００のスリットＳＨを形成する面とは反対側の面にスリットＤＳＨを形成する。そして、スリットＤＳＨを介して、リプレースを実行できる。スリットＳＨよりも浅い深さのスリットＤＳＨを介して半導体層１０４のリプレースを行うことができるため、プロセスの難易度を軽減できる。
なお、例えば、ＲＩＥによってスリットＳＨ及びＤＳＨを加工する場合、加工形状は、一般的にはテーパー形状（底部の方が形状が小さくなる）となる。このため、開口部から底部に向かって、ＸＹ平面に沿った断面積（ＸＹ断面積）が小さくなる。本実施形態によれば、スリットＤＳＨは、スリットＳＨよりも深さが浅いため、スリットＳＨよりも加工しやすい。
また、スリットＳＨを介した半導体層１０４のリプレースでは、例えば、絶縁層、半導体層、絶縁層の３層を形成することによってスリットＳＨの側壁（スリットＳＨを介して配線層１０１を形成する前の酸化シリコンと窒化シリコンの積層構造）を保護していた。
これに対し、本実施形態によれば、スリットＤＳＨの側壁は、半導体層１０５と絶縁層１０７の積層構造であるため、単層の絶縁層１３２でスリットＤＳＨの側壁を保護することができる。よって、プロセスを簡略化できる。
更に、スリットＳＨを介した半導体層１０４のリプレースでは、例えば、後工程でスリットＳＨを介して複数の配線層１０１の形成を行うために、スリットＳＨの全体を半導体層１０４で埋め込まず、スリットＳＨ内の半導体層１０４をエッチバックによって除去していた。
これに対し、本実施形態によれば、複数の配線層１０１の形成後に半導体層１０４のリプレースを行うため、スリットＤＳＨを半導体層１０４で埋め込むことができる。よって、プロセスを簡略化できる。
１．４ 第１変形例
第１実施形態の第１変形例に係る半導体記憶装置３について説明する。本変形例に係る半導体記憶装置３では、アレイチップ１００のアレイ領域の構造が第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
１．４．１ 半導体記憶装置の断面構造
半導体記憶装置３の断面構造の一例について、図１９を用いて説明する。図１９は、半導体記憶装置３の断面構造の一例を示す断面図である。
アレイチップ１００のアレイ領域について説明する。Ｚ２方向において、半導体層１０５の上には、絶縁層１０７及び１０８、配線層１０９、並びにパッシベーション層１１１が設けられている。半導体層１０４の一部（部材ＤＳＴ）は、半導体層１０５、並びに絶縁層１０７及び１０８をＺ２方向に貫通する。複数の部材ＤＳＴは、Ｚ２方向の端が配線層１０９に接している部材ＤＳＴと、Ｚ２方向の端がパッシベーション層１１１に接している部材ＤＳＴとを含む。配線層１０９は、Ｚ１方向において半導体層１０４及び絶縁層１０８に接している。換言すれば、半導体層１０３～１０５の積層体の突出部ＴＰは、配線層１０９に接している。パッシベーション層１１１は、Ｚ２方向において半導体層１０４、絶縁層１０８、及び配線層１０９を覆っている。アレイチップ１００のアレイ領域の他の構造は、第１実施形態と同様である。換言すれば、図３の例では、配線層１０９は、半導体層１０５に接することにより、半導体層１０３～１０５に電気的に接続されている。これに対し、図１９の例では、配線層１０９は、部材ＤＳＴを介して、半導体層１０３～１０５に電気的に接続されている。
１．４．２ 本変形例に係る効果
本変形例に係る構成によれば、第１実施形態と同様の効果を奏する。
１．５ 第２変形例
第１実施形態の第２変形例に係る半導体記憶装置３について説明する。本変形例に係る半導体記憶装置３では、アレイチップ１００のアレイ領域の構造が第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
１．５．１ 半導体記憶装置の断面構造
半導体記憶装置３の断面構造の一例について、図２０を用いて説明する。図２０は、半導体記憶装置３の断面構造の一例を示す断面図である。
アレイチップ１００のアレイ領域について説明する。半導体層１０４の一部（部材ＤＳＴ）は、半導体層１０５をＺ２方向に貫通し、そのＺ２方向の端は、絶縁層１０７に接している。アレイチップ１００のアレイ領域の他の構造は、第１実施形態と同様である。すなわち、部材ＤＳＴは、Ｚ２方向における半導体層１０５の上面から突出していない。
１．５．２ 本変形例に係る効果
本変形例に係る構成によれば、第１実施形態と同様の効果を奏する。
２． 第２実施形態
第２実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置３では、アレイチップ１００のセル領域における部材ＤＳＴのレイアウトが第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
２．１ アレイチップの平面構造
アレイチップ１００のアレイ領域における平面構造の一例について説明する。
Ｚ１方向の上面から見た平面構造は、第１実施形態の図４と同様である。
半導体層１０４をＺ２方向の上面から見た平面構造について、図２１を用いて説明する。図２１は、アレイチップ１００のアレイ領域における平面構造の一例を示す、Ｚ２方向の上面から見た平面図である。図２１は、ブロックＢＬＫ０のアレイ領域の一部を示す。なお、層間絶縁膜は省略されている。以下では、部材ＤＳＴのレイアウトに着目して説明する。
セル領域において、第１実施形態の図５に対して、部材ＳＬＴと対向する位置に配置された複数の部材ＤＳＴ１の間に、複数の部材ＤＳＴ（以下、「部材ＤＳＴ２」とも表記する）が更に配置されている。複数の部材ＤＳＴ２は、Ｙ方向に並んで配置されている。すなわち、部材ＤＳＴ１及びＤＳＴ２は、Ｙ方向に並んで配置されている。部材ＤＳＴ２の下方には、部材ＤＳＴ２とＺ方向に重なって部材ＳＨＥが配置されている。換言すれば、Ｚ方向において、部材ＤＳＴ２は、半導体層１０３、及び複数の配線層１０１を介在させて、部材ＳＨＥと対向する位置に配置されている。部材ＤＳＴ２は、Ｘ方向に延伸し、セル領域を横切る。部材ＤＳＴ２の一端は、引出領域に含まれる。部材ＤＳＴ２は、ライン形状を有する。Ｚ方向において、部材ＤＳＴ２の下方には、メモリピラーＭＰは、配置されていない。なお、Ｘ方向における部材ＤＳＴ２の長さは、部材ＳＨＥの長さと略同じであってもよいし、部材ＳＨＥよりも長くても短くてもよい。部材ＤＳＴ２は、少なくともセル領域のＸ方向の一方の端部から他方の端部まで延伸していればよい。部材ＤＳＴ１及びＤＳＴ２の長さは、略同じであってもよいし、異なっていてもよい。
２．２ アレイチップの断面構造
アレイチップ１００のアレイ領域における断面構造の一例について説明する。
図２１のＩ－Ｉ線に沿った断面構造は、第１実施形態の図６と同様である。
図２２は、アレイチップ１００のアレイ領域における断面構造の一例を示す、図２１のＩＩ－ＩＩ線に沿った断面図である。図２２は、セル領域の一部を示す。なお、配線層１０９、絶縁層１１０、パッシベーション層１１１、複数のコンタクトプラグ１１６、配線層１１７、複数のコンタクトプラグ１１８、絶縁層１１９、及び複数の電極パッド１２０は省略されている。
部材ＤＳＴ２は、半導体層１０５及び絶縁層１０７をＺ２方向に貫通し、そのＺ２方向の端は、絶縁層１０８に接している。部材ＤＳＴ２は、Ｚ方向において部材ＳＨＥと重なる位置に設けられている。換言すれば、ソース線ＳＬとして機能する半導体層１０３～１０５の積層体ＳＢは、第１面Ｐ１と対向する第２面Ｐ２に、部材ＳＨＥとＺ方向に重なる位置でＺ方向に突出した突出部ＴＰ（以下、「突出部ＴＰ２」とも表記する）を有している。突出部ＴＰ２は、Ｘ方向に延びたライン形状を有する。突出部ＴＰ２は、Ｚ方向において、部材ＳＨＥと対向し（重なり）、メモリピラーＭＰと対向しない。
２．３ 本実施形態に係る効果
第２実施形態によれば、第１実施形態と同様の効果を奏する。
もちろん、本実施形態は、第１実施形態の第１変形例及び第２変形例に適用することもできる。
３． 第３実施形態
第３実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置３では、アレイチップ１００のセル領域における部材ＤＳＴのレイアウトが第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
３．１ アレイチップの平面構造
アレイチップ１００のアレイ領域における平面構造の一例について説明する。
まず、Ｚ１方向の上面から見た平面構造について、図２３を用いて説明する。図２３は、アレイチップ１００のアレイ領域における平面構造の一例を示す、Ｚ１方向の上面から見た平面図である。図２３は、ブロックＢＬＫ０のアレイ領域の一部を示す。なお、層間絶縁膜は省略されている。
セル領域において、複数のメモリピラーＭＰは、例えば、千鳥配置に配列されている。図２３に示すように、Ｘ方向に並ぶメモリピラーＭＰ間の間隔は、例えば、間隔Ｓ１または間隔Ｓ２である。間隔Ｓ２は間隔Ｓ１よりも広い。換言すれば、Ｘ方向に間隔Ｓ２だけ離れたメモリピラーＭＰ間には、メモリピラーＭＰは配置されていない。すなわち、図２３の領域Ｒ２には、メモリピラーＭＰは配置されていない。
次に、半導体層１０４をＺ２方向の上面から見た平面構造について、図２４を用いて説明する。図２４は、アレイチップ１００のアレイ領域における平面構造の一例を示す、Ｚ２方向の上面から見た平面図である。図２４は、ブロックＢＬＫ０のアレイ領域の一部を示す。なお、層間絶縁膜は省略されている。以下では、部材ＤＳＴのレイアウトに着目して説明する。
セル領域において、第１実施形態の図５に対して、メモリピラーＭＰが配置されていない領域Ｒ２に、複数の部材ＤＳＴ（以下、「部材ＤＳＴ３」とも表記する）が更に配置されている。部材ＤＳＴ３は、Ｘ方向に並んで配置されている。部材ＤＳＴ３は、Ｙ方向に延伸し、部材ＳＬＴと対向する位置に配置された部材ＤＳＴ１と交差する。部材ＤＳＴ１と交差する領域を除いて、部材ＤＳＴ３の下方には、複数の配線層１０１が部材ＤＳＴ３とＺ方向に部分的に重なって設けられている。部材ＤＳＴ３は、ライン形状を有する。Ｚ方向において、部材ＤＳＴ３の下方には、メモリピラーＭＰは、配置されていない。
３．２ アレイチップの断面構造
アレイチップ１００のアレイ領域における断面構造の一例について説明する。
図２４のＩ－Ｉ線に沿った断面構造は、第１実施形態の図６と同様である。図２４のＩＩ－ＩＩ線に沿った断面図は、第１実施形態の図８と同様である。
図２５は、アレイチップ１００のアレイ領域における断面構造の一例を示す、図２５のＩＩＩ－ＩＩＩ線に沿った断面図である。図２５は、セル領域の一部を示す。なお、配線層１０９、絶縁層１１０、パッシベーション層１１１、複数のコンタクトプラグ１１６、配線層１１７、複数のコンタクトプラグ１１８、絶縁層１１９、及び複数の電極パッド１２０は省略されている。
部材ＤＳＴ３は、半導体層１０５及び絶縁層１０７をＺ２方向に貫通し、そのＺ２方向の端は、絶縁層１０８に接している。部材ＤＳＴ３は、Ｚ方向においてメモリピラーＭＰが配置されていない位置に設けられている。換言すれば、ソース線ＳＬとして機能する半導体層１０３～１０５の積層体ＳＢは、第１面Ｐ１と対向する第２面Ｐ２に、Ｙ方向に並んで配置された複数の配線層１０１のそれぞれとＺ方向に部分的に重なってＺ方向に突出した突出部ＴＰ（以下、「突出部ＴＰ３」とも表記する）を有している。突出部ＴＰ３は、Ｙ方向に延びたライン形状を有する。突出部ＴＰ３は、Ｙ方向を長手方向とする。突出部ＴＰ３は、Ｚ方向において、部材ＳＬＴをそれらの間に介在させてＹ方向に並んで配置された複数の配線層１０１のそれぞれと領域Ｒ２において重なり、領域Ｒ２外に配置されたメモリピラーＭＰとは対向しない。
３．３ 本実施形態に係る効果
第３実施形態によれば、第１実施形態と同様の効果を奏する。
もちろん、本実施形態は、第１実施形態の第１変形例及び第２変形例に適用することもできる。
４． 第４実施形態
第４実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置３では、アレイチップ１００のセル領域における部材ＤＳＴのレイアウトが第２実施形態と異なる。以下では、第２実施形態と異なる点を中心に説明する。
４．１ アレイチップの平面構造
アレイチップ１００のアレイ領域における平面構造の一例について説明する。
Ｚ１方向の上面から見た平面構造は、第３実施形態の図２３と同様である。
半導体層１０４をＺ２方向の上面から見た平面構造について、図２６を用いて説明する。図２６は、アレイチップ１００のアレイ領域における平面構造の一例を示す、Ｚ２方向の上面から見た平面図である。図２６は、ブロックＢＬＫ０のアレイ領域の一部を示す。なお、層間絶縁膜は省略されている。以下では、部材ＤＳＴのレイアウトに着目して説明する。
セル領域において、第２実施形態の図２１に対して、メモリピラーＭＰが配置されていない領域Ｒ２に、複数の部材ＤＳＴ３が更に配置されている。部材ＤＳＴ３は、Ｘ方向に並んで配置されている。部材ＤＳＴ３は、Ｙ方向に延伸し、部材ＳＬＴと対向する位置に配置された部材ＤＳＴ１、及び部材ＳＨＥと対向する位置に配置された部材ＤＳＴ２と交差する。部材ＤＳＴ１と交差する領域を除いて、部材ＤＳＴ３の下方には、複数の配線層１０１が部材ＤＳＴ３とＺ方向に部分的に重なって設けられている。部材ＤＳＴ３は、ライン形状を有する。Ｚ方向において、部材ＤＳＴ３の下方には、メモリピラーＭＰは、配置されていない。
４．２ アレイチップの断面構造
アレイチップ１００のアレイ領域における断面構造の一例について説明する。
図２６のＩ－Ｉ線に沿った断面構造は、第１実施形態の図６と同様である。図２６のＩＩ－ＩＩ線に沿った断面図は、第２実施形態の図２２と同様である。図２６のＩＩＩ－ＩＩＩ線に沿った断面図は、第３実施形態の図２５と同様である。
４．３ 本実施形態に係る効果
第４実施形態によれば、第１実施形態と同様の効果を奏する。
もちろん、本実施形態は、第１実施形態の第１変形例及び第２変形例に適用することもできる。
５． 変形例等
上記のように、実施形態に係る半導体記憶装置は、第１方向(Z2)における基板(201)の上方に配置された半導体層(SB)と、基板(201)と半導体層(SB)との間に配置された第１配線層(101)と、基板(201)と半導体層(SB)との間に配置され、第１配線層(101)と、第１方向(Z2)と交差する第２方向(Y)に隣り合って配置された第２配線層(101)と、第１方向(Z2)に延伸し、第１配線層(101)を貫通し、第１方向(Z2)の端部が半導体層(SB)に接する複数のメモリピラー(MP)と、第２方向(Y)における、第１配線層(101)と第２配線層(101)との間に設けられ、第１方向(Z2)の端部が半導体層(SB)に接する第１部材(SLT)とを備える。半導体層(SB)は、第１部材(SLT)と接する第１面(P1)と対向する第２面(P2)に、第１配線層(101)及び第１部材(SLT)が設けられた領域の一部分と第１方向(Z2)に重なって第１方向(Z2)に突出した突出部(TP1～3)を有する。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、２…メモリコントローラ、３…半導体記憶装置、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、１００…アレイチップ、１０１、１０９、１１５、１１７…配線層、１０２、１０６～１０８、１１０、１１９…絶縁層、１０３～１０５…半導体層、１１１…パッシベーション層、１１２～１１４、１１６、１１８…コンタクトプラグ、１２０…電極パッド、１２１…コア膜、１２２…半導体膜、１２３…積層膜、１２４～１３０、１３２…絶縁層、１３１…レジストマスク、２００…回路チップ、２０１…半導体基板、２０２…ゲート電極、２０３、２０５、２０７…コンタクトプラグ、２０４、２０６…配線層、２０８、２０９…絶縁層、２１０…電極パッド。

Claims (5)

  1. 第１方向における基板の上方に配置された半導体層と、
    前記基板と前記半導体層との間に配置された第１配線層と、
    前記基板と前記半導体層との間に配置され、前記第１配線層と、前記第１方向と交差する第２方向に隣り合って配置された第２配線層と、
    前記第１方向に延伸し、前記第１配線層を貫通し、前記第１方向の端部が前記半導体層に接する複数のメモリピラーと、
    前記第２方向における、前記第１配線層と前記第２配線層との間に設けられ、前記第１方向の端部が前記半導体層に接する第１部材と
    を備え、
    前記半導体層は、前記第１部材と接する第１面と対向する第２面に、前記第１配線層及び前記第１部材が設けられた領域の一部分と前記第１方向に重なって前記第１方向に突出した第１突出部を有している、
    半導体記憶装置。
  2. 前記第１突出部は、前記領域内の、前記第１部材と前記第１方向に重なる位置で突出している、
    請求項１記載の半導体記憶装置。
  3. 前記基板と前記第１配線層との間に、前記第１配線層と離間して設けられ、前記複数のメモリピラーの少なくとも１つに貫通される第４配線層と、
    前記基板と前記第１配線層との間に、前記第１配線層と離間して設けられ、前記第４配線層と前記第２方向に隣り合って配置され、前記複数のメモリピラーの少なくとも別の１つに貫通される第５配線層と、
    前記第２方向における、前記第４配線層と前記第５配線層との間に設けられた第２部材と
    を更に備え、
    前記半導体層は、前記第２面に、前記第２部材と前記第１方向に重なる位置で前記第１方向に突出した第２突出部を更に有している、
    請求項２記載の半導体記憶装置。
  4. 前記半導体層は、前記第２面に、前記第１配線層及び前記第２配線層のそれぞれと前記第１方向に部分的に重なって前記第１方向に突出した第３突出部を更に有し、
    前記第３突出部は、前記第２方向を長手方向とし、
    前記第３突出部は、前記第１方向に前記複数のメモリピラーと対向していない、
    請求項２記載の半導体記憶装置。
  5. 第１方向における、基板の上方に、前記基板側から第１半導体層、第２半導体層、第３半導体層の順に積層された積層体と、
    前記第１半導体層と前記第３半導体層との間に設けられ、前記第２半導体層と同じ層に設けられた絶縁層と、
    前記基板と前記積層体との間に配置された第１配線層と、
    前記基板と前記積層体との間に配置され、前記第１配線層と、前記第１方向と交差する第２方向に隣り合って配置された第２配線層と、
    前記第１方向に延伸し、前記第１配線層、第１半導体層、及び第２半導体層を貫通し、前記第１方向の端部が前記第３半導体層に接する複数のメモリピラーと、
    前記第２方向における、前記第１配線層と前記第２配線層との間に設けられ、前記第１方向に延伸する第１部材と
    を備え、
    前記第１部材の前記第１方向の端は、前記第１半導体層に接し、前記第２半導体層及び前記第３半導体層に接しない、
    半導体記憶装置。
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