JP2024025464A - メモリデバイス - Google Patents

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拓也 今野
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Abstract

【課題】メモリデバイスの歩留りを向上させる。【解決手段】一実施形態のメモリデバイスは、第１方向に並びかつ互いに離れて設けられる複数の第１絶縁体層を含む第１積層体ＬＳａと、複数の第１絶縁体層とそれぞれ同じ層で互いに離れて設けられる複数の導電体層を各々が含み、かつ互いに離れて設けられる第２積層体及び第３積層体ＬＳｂと、第３積層体内で第１方向に延び、複数の導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーと、第１及び第２積層体の間で第１及び第２積層体に接し、第１方向と交差する第２方向に延びる第１部材ＳＬＴｃと、第２及び第３積層体の間で第２及び第３積層体に接し、第２方向に延び、第１部材と第１方向及び第２方向と交差する第３方向に並ぶ第２部材ＳＬＴａと、を備える。【選択図】図３

Description

実施形態は、メモリデバイスに関する。
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。
特開２０１０－１１４１１３号公報 特開２０２１－１５０２９５号公報 特開２０２２－１０４０２０号公報
メモリデバイスの歩留りを向上させる。
実施形態のメモリデバイスは、第１積層体、第２積層体、第３積層体、メモリピラー、第１部材、及び第２部材を備える。上記第１積層体は、第１方向に並びかつ互いに離れて設けられる複数の第１絶縁体層を含む。上記第２積層体及び上記第３積層体は、上記複数の第１絶縁体層とそれぞれ同じ層で互いに離れて設けられる複数の導電体層を各々が含み、かつ互いに離れて設けられる。上記メモリピラーは、上記第３積層体内で上記第１方向に延び、上記複数の導電体層の各々と交差する部分がメモリセルとして機能する。上記第１部材は、上記第１積層体と上記第２積層体との間で上記第１積層体及び上記第２積層体に接し、上記第１方向と交差する第２方向に延びる。上記第２部材は、上記第２積層体と上記第３積層体との間で上記第２積層体及び上記第３積層体に接し、上記第２方向に延び、上記第１部材と上記第１方向及び上記第２方向と交差する第３方向に並ぶ。
第１実施形態に係るメモリデバイスを含むメモリシステムの構成を示すブロック図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイを含む領域の平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスのメモリ領域における詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスのメモリ領域における断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。 第１実施形態に係るメモリデバイスのメモリ領域における断面構造の一例を示す、図５の領域ＶＩの拡大図。 第１実施形態に係るメモリデバイスにおけるメモリピラーの断面構造の一例を示す、図５のＶＩＩ－ＶＩＩ線に沿った断面図。 第１実施形態に係るメモリデバイスの引出領域及び周辺領域における詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスの引出領域及びメモリ領域における断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図。 第１実施形態に係るメモリデバイスの引出領域及び周辺領域における断面構造の一例を示す、図８のＸ－Ｘ線に沿った断面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図１２のＸＩＩＩ－ＸＩＩＩ線に沿った断面図。 第１実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図１４のＸＶ－ＸＶ線に沿った断面図。 第１実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図１６のＸＶＩＩ－ＸＶＩＩ線に沿った断面図。 第１実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図１８のＸＩＸ－ＸＩＸ線に沿った断面図。 第１実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図２１のＸＸＩＩ－ＸＸＩＩ線に沿った断面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第２実施形態に係るメモリデバイスの引出領域及び周辺領域における詳細な平面レイアウトの一例を示す平面図。 第２実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第２実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第２実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面図。 第２実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第２実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図２９のＸＸＸ－ＸＸＸ線に沿った断面図。 第３実施形態に係るメモリデバイスの引出領域及び周辺領域における詳細な平面レイアウトの一例を示す平面図。 第３実施形態に係るメモリデバイスの引出領域及び周辺領域における断面構造の一例を示す、図３１のＸＸＸＩＩ－ＸＸＸＩＩ線に沿った断面図。 第３実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図３３のＸＸＸＩＶ－ＸＸＸＩＶ線に沿った断面図。 第３実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図３５のＸＸＸＶＩ－ＸＸＸＶＩ線に沿った断面図。 第３実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図３７のＸＸＸＶＩＩＩ－ＸＸＸＶＩＩＩ線に沿った断面図。 第３実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図３９のＸＬ－ＸＬ線に沿った断面図。 第３実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図４１のＸＬＩＩ－ＸＬＩＩ線に沿った断面図。 第４実施形態に係るメモリデバイスが備えるメモリセルアレイを含む領域の平面レイアウトの一例を示す平面図。 第４実施形態に係るメモリデバイスの引出領域及び周辺領域における詳細な平面レイアウトの一例を示す平面図。 第４実施形態に係るメモリデバイスの引出領域及び周辺領域における断面構造の一例を示す、図４４のＸＬＶ－ＸＬＶ線に沿った断面図。 第４実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第４実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図４６のＸＬＶＩＩ－ＸＬＶＩＩ線に沿った断面図。 第４実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。 第４実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図４８のＸＬＩＸ－ＸＬＩＸ線に沿った断面図。 第１変形例に係るメモリデバイスが備えるメモリセルアレイを含む領域の平面レイアウトの一例を示す平面図。 第２変形例に係るメモリデバイスが備えるメモリセルアレイを含む領域の平面レイアウトの一例を示す平面図。
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
１． 第１実施形態
１．１ 構成
１．１．１ メモリシステム
図１は、第１実施形態に係るメモリシステムの構成を説明するためのブロック図である。メモリシステムは、外部のホスト機器（図示せず）に接続されるように構成された記憶装置である。メモリシステムは、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホスト機器からの要求に基づいて、メモリデバイス３を制御する。具体的には、例えば、メモリコントローラ２は、ホスト機器から書込みを要求されたデータをメモリデバイス３に書き込む。また、メモリコントローラ２は、ホスト機器から読出しを要求されたデータをメモリデバイス３から読み出してホスト機器に送信する。
メモリデバイス３は、不揮発にデータを記憶するメモリである。メモリデバイス３は、例えば、ＮＡＮＤ型フラッシュメモリである。
メモリコントローラ２とメモリデバイス３との通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
１．１．２ メモリデバイス
引き続き、図１に示すブロック図を参照して、第１実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス３は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、メモリデバイス３がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
アドレスレジスタ１２は、メモリデバイス３がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、メモリデバイス３全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、消去動作等を実行する。
ドライバモジュール１４は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
１．１．３ メモリセルアレイの回路構成
図２は、第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含む。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積膜を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ４内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
なお、第１実施形態に係るメモリデバイス３が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
１．１．４ メモリセルアレイを含む領域の構造
以下に、第１実施形態に係るメモリデバイスが備えるメモリセルアレイを含む領域の構造の一例について説明する。なお、以下で参照される図面において、Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。ＸＹ平面は、メモリデバイス３の形成に使用される半導体基板２０の表面に対応する。Ｚ方向は、ＸＹ平面に対する鉛直方向に対応する。平面図において、図を見易くするために、ハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図において、図を見易くするために、構成の図示が適宜省略される。
１．１．４．１ 平面レイアウトの概要
図３は、第１実施形態に係るメモリデバイスが備えるメモリセルアレイを含む領域の平面レイアウトの一例を示す平面図である。図３では、メモリセルアレイ１０に対応する矩形状のコア領域ＣＡと、コア領域ＣＡを囲む周辺領域ＰＡとが示される。
コア領域ＣＡは、例えば、Ｘ方向において、メモリ領域ＭＡと、メモリ領域ＭＡを挟む引出領域ＨＡ１及びＨＡ２と、に分割される。メモリ領域ＭＡは、複数のＮＡＮＤストリングＮＳを含む領域である。引出領域ＨＡ１及びＨＡ２の各々は、積層配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）と、ロウデコーダモジュール１５との間の接続に使用される領域である。
コア領域ＣＡ及び周辺領域ＰＡの一部の領域には、積層配線構造ＬＳｂが設けられる。周辺領域ＰＡには、積層配線構造ＬＳｂを囲むようにＸＹ平面に広がる積層構造ＬＳａが設けられる。また、コア領域ＣＡには、複数の部材ＳＬＴａ、２個の部材ＳＬＴｂ、及び複数の部材ＳＨＥが設けられる。周辺領域ＰＡには、２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄが設けられる。
積層構造ＬＳａは、各々がワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳのいずれかに対応する複数の犠牲層（図示せず）が、絶縁体層を介してＺ方向に積層された構造を有する。
積層配線構造ＬＳｂは、積層構造ＬＳａにおける複数の犠牲層が、複数の配線層（図示せず）に置換された構造を有する。複数の配線層の各々は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳのいずれかに対応する。
複数の部材ＳＬＴａは、例えば、ＸＺ面に広がる板状の絶縁体である。複数の部材ＳＬＴａは、距離Ｌ１でＹ方向に並ぶ。複数の部材ＳＬＴａの各々は、隣り合うブロックＢＬＫの間の境界領域において、メモリ領域ＭＡ並びに引出領域ＨＡ１及びＨＡ２を横切るようにＸ方向に延びる。複数の部材ＳＬＴａの各々は、積層配線構造ＬＳｂに接しかつＺ方向に貫通する。
２個の部材ＳＬＴｂは、例えば、ＹＺ面に広がる板状の絶縁体である。２個の部材ＳＬＴｂは、Ｘ方向に並ぶ。２個の部材ＳＬＴｂの各々は、ブロックＢＬＫ０～ＢＬＫｎを横切るようにＹ方向に延びる。２個の部材ＳＬＴｂの各々は、積層配線構造ＬＳｂに接しかつＺ方向に貫通する。
２個の部材ＳＬＴｂの一方は、複数の部材ＳＬＴａの各々の第１端と接する。２個の部材ＳＬＴｂの他方は、複数の部材ＳＬＴａの各々の第２端と接する。２個の部材ＳＬＴｂと、複数の部材ＳＬＴａとは、連続する１個の絶縁体ともみなせる。２個の部材ＳＬＴｂと、複数の部材ＳＬＴａとは、積層配線構造ＬＳｂを、ｎ個のブロックＢＬＫ０～ＢＬＫｎに対応するｎ個の部分と、当該ｎ個の部分を囲む１個の部分と、に分離する。
複数の部材ＳＬＴａの両端に位置する２個の部材ＳＬＴａ、及び２個の部材ＳＬＴｂは、コア領域ＣＡと周辺領域ＰＡとの境界領域に位置する。すなわち、複数の部材ＳＬＴａの両端に位置する２個の部材ＳＬＴａ、及び２個の部材ＳＬＴｂは、コア領域ＣＡの周囲を囲み、周辺領域ＰＡからコア領域ＣＡを分離する。
複数の部材ＳＨＥは、例えば、ＸＺ面に広がる板状の絶縁体である。複数の部材ＳＨＥは、Ｙ方向に並ぶ。図３の例では、４個の部材ＳＨＥが、隣り合う部材ＳＬＴａの間のそれぞれに配置されている。複数の部材ＳＨＥの各々は、メモリ領域ＭＡを横切るようにＸ方向に延びる。複数の部材ＳＨＥの各々の両端はそれぞれ、引出領域ＨＡ１及びＨＡ２に位置する。そして、複数の部材ＳＨＥの各々は、積層配線構造ＬＳｂのうち、選択ゲート線ＳＧＤに対応する配線層を、Ｙ方向に並ぶ２個の部分に分離する。
２個の部材ＳＬＴｃは、例えば、周辺領域ＰＡにおいてＸＺ面に広がる板状の絶縁体である。２個の部材ＳＬＴｃは、複数の部材ＳＬＴａを間に挟むようにＹ方向に並ぶ。２個の部材ＳＬＴｃは、積層配線構造ＬＳｂの複数の配線層を間に挟んで、Ｙ方向における複数の配線層の両側に配置される。２個の部材ＳＬＴｃのＸ方向の長さは、複数の部材ＳＬＴａのＸ方向の長さよりも長い。また、隣り合う部材ＳＬＴｃと部材ＳＬＴａとの間の距離Ｌ２は、隣り合う部材ＳＬＴａ間の距離Ｌ１より短い。
２個の部材ＳＬＴｄは、例えば、周辺領域ＰＡにおいてＹＺ面に広がる板状の絶縁体である。２個の部材ＳＬＴｄは、２個の部材ＳＬＴｂを間に挟むようにＸ方向に並ぶ。２個の部材ＳＬＴｄのＹ方向の長さは、２個の部材ＳＬＴｂのＹ方向の長さよりも長い。また、隣り合う部材ＳＬＴｄと部材ＳＬＴｂとの間の距離Ｌ３は、隣り合う部材ＳＬＴａ間の距離Ｌ１より短い。２個の部材ＳＬＴｄの一方は、２個の部材ＳＬＴｃの各々の第１端と接する。２個の部材ＳＬＴｄの他方は、２個の部材ＳＬＴｃの各々の第２端と接する。２個の部材ＳＬＴｄ及び２個の部材ＳＬＴｃは、複数の部材ＳＬＴａ及び２個の部材ＳＬＴｂを囲む、連続する１個の絶縁体ともみなせる。
２個の部材ＳＬＴｃの各々は、積層配線構造ＬＳｂと積層構造ＬＳａとの間で積層配線構造ＬＳｂ及び積層構造ＬＳａと接するように設けられる。２個の部材ＳＬＴｄの各々は、積層配線構造ＬＳｂと積層構造ＬＳａとの間で積層配線構造ＬＳｂ及び積層構造ＬＳａと接するように設けられる。すなわち、２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄは、積層配線構造ＬＳｂの周囲を囲み、積層配線構造ＬＳｂから積層構造ＬＳａを分離する。
以上で説明されたメモリセルアレイ１０を含む領域の平面レイアウトでは、複数の部材ＳＬＴａ及び２個の部材ＳＬＴｂによって囲まれる領域のそれぞれが、１つのブロックＢＬＫに対応する。また、部材ＳＬＴａ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応する。
尚、実施形態に係るメモリデバイス３が備えるメモリセルアレイ１０の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合う部材ＳＬＴａの間に配置される部材ＳＨＥの数は、任意の数に設計され得る。隣り合う部材ＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合う部材ＳＬＴａの間に配置された部材ＳＨＥの数に基づいて変更され得る。
１．１．４．２ メモリ領域
（平面レイアウト）
図４は、第１実施形態に係るメモリデバイスのメモリ領域ＭＡにおける詳細な平面レイアウトの一例を示す平面図である。図４では、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域と、当該ブロックを挟む２個の部材ＳＬＴａが示される。図４に示すように、メモリ領域ＭＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含む。また、各部材ＳＬＴａは、コンタクトＬＩ及びスペーサＳＰを含む。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つの部材ＳＬＴａの間の領域において、例えば２４列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つの部材ＳＨＥが重なっている。
複数のビット線ＢＬは、それぞれがＹ方向に延び、Ｘ方向に並ぶ。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置される。図４の例では、２つのビット線ＢＬが、１つのメモリピラーＭＰと重なるように配置される場合が示される。メモリピラーＭＰと重なる複数のビット線ＢＬのうち１つのビット線ＢＬと、対応する１つのメモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
例えば、部材ＳＨＥと接触しているメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合う部材ＳＬＴａ間におけるメモリピラーＭＰや部材ＳＨＥ等の個数及び配置は、図４を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
コンタクトＬＩは、ＸＺ平面内に広がる導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。言い換えると、コンタクトＬＩは、平面視においてスペーサＳＰに囲まれる。
（断面構造）
図５は、第１実施形態に係るメモリデバイスのメモリ領域ＭＡにおける断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。図５に示すように、メモリセルアレイ１０は、半導体基板２０、導電体層２１～２６、及び絶縁体層３１～３６を更に含む。また、図６は、第１実施形態に係るメモリデバイスにおけるメモリピラーの断面構造の一例を示す、図５の領域ＶＩの拡大図である。
半導体基板２０は、例えばＰ型の半導体である。半導体基板２０の上面上に、絶縁体層３１が設けられる。半導体基板２０及び絶縁体層３１は、図示せぬ回路を含む。半導体基板２０及び絶縁体層３１に含まれる回路は、ロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する。絶縁体層３１の上面上には、導電体層２１が設けられる。
導電体層２１は、例えばＸＹ平面に沿って広がる板状の導電体である。導電体層２１は、ソース線ＳＬとして使用される。導電体層２１は、例えばリンがドープされたシリコンを含む。
導電体層２１の上面上には、絶縁体層３２及び導電体層２２がこの順に積層される。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２２は、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステンを含む。絶縁体層３２は、例えば酸化シリコンを含む。
導電体層２２の上面上には、絶縁体層３３及び導電体層２３がこの順に交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ３として使用される。導電体層２３は、例えばタングステンを含む。絶縁体層３３は、例えば酸化シリコンを含む。
最上層の導電体層２３の上面上には、絶縁体層３４と導電体層２４とがこの順に交互に積層される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２４は、半導体基板２０側から順に、それぞれワード線ＷＬ４～ＷＬ７として使用される。導電体層２４は、例えばタングステンを含む。絶縁体層３４は、例えば酸化シリコンを含む。
最上層の導電体層２４の上面上には、絶縁体層３５を介して導電体層２５が設けられる。導電体層２５は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２５は、選択ゲート線ＳＧＤとして使用される。導電体層２５は、例えばタングステンを含む。絶縁体層３５は、例えば酸化シリコンを含む。
導電体層２５の上面上には、絶縁体層３６を介して導電体層２６が設けられる。導電体層２６は、例えばＹ方向に延びるライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層２６が、Ｘ方向に並ぶ。導電体層２６は、例えば銅を含む。絶縁体層３６は、導電体層２６の上方を覆う。絶縁体層３６は、例えば酸化シリコンを含む。
メモリピラーＭＰの各々は、Ｚ方向に延び、上部ピラーＵＭＰ及び下部ピラーＬＭＰを含む。下部ピラーＬＭＰは、導電体層２２及び２３を貫通する。上部ピラーＵＭＰは、導電体層２４及び２５を貫通する。下部ピラーＬＭＰの下端は、導電体層２１に接する。下部ピラーＬＭＰの上端と、上部ピラーＵＭＰの下端とは、最上層の導電体層２３と最下層の導電体層２４との間において接する。下部ピラーＬＭＰ及び上部ピラーＵＭＰの各々は、下方から上方に向かってＸＹ平面に沿った断面積（ＸＹ断面積）が大きくなる。下部ピラーＬＭＰの上端のＸＹ断面積は、上部ピラーＵＭＰの下端のＸＹ断面積より大きい。下部ピラーＬＭＰの側面ＬＭＰ＿ｓと上部ピラーＵＭＰの側面ＵＭＰ＿ｓの延長（図６において一点鎖線で図示）とは、互いにずれており、一致しない。このような下部ピラーＬＭＰの側面ＬＭＰ＿ｓと、上部ピラーＵＭＰの側面ＵＭＰ＿ｓの延長との間のずれは、図６に示したＹＺ断面内に限らず、Ｚ方向を含む任意の断面において生じる。
メモリピラーＭＰと導電体層２２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと１個の導電体層２３又は１個の導電体層２４とが交差した部分が、１個のメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２５とが交差した部分が、選択トランジスタＳＴ１として機能する。
また、メモリピラーＭＰの各々は、例えばコア膜４０、半導体膜４１、及び積層膜４２を含む。コア膜４０は、Ｚ方向に延びる。例えば、コア膜４０の上端は、導電体層２５よりも上層に含まれ、コア膜４０の下端は、導電体層２１と導電体層２２との間の層内に含まれる。半導体膜４１は、コア膜４０の周囲を覆う。メモリピラーＭＰの下部において、半導体膜４１の一部が、導電体層２１に接する。積層膜４２は、半導体膜４１と導電体層２１とが接触した部分を除いて、半導体膜４１の側面及び底面を覆う。コア膜４０は、例えば酸化シリコン等の絶縁体を含む。半導体膜４１は、例えばシリコンを含む。
メモリピラーＭＰ内の半導体膜４１の上面には、柱状のコンタクトＣＶが設けられる。図示された領域には、部材ＳＬＴａ及びＳＨＥによって区切られた断面領域のそれぞれにおいて２個のメモリピラーＭＰのうち、１個のメモリピラーＭＰにそれぞれ対応する１つのコンタクトＣＶが表示される。メモリ領域ＭＡにおいて、部材ＳＨＥと重ならず、かつコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域において、対応するコンタクトＣＶが接続される。
コンタクトＣＶの上面には、１個の導電体層２６、すなわち１本のビット線ＢＬが接する。１個の導電体層２６は、部材ＳＬＴａ及びＳＨＥによって区切られた空間のそれぞれにおいて、１個のコンタクトＣＶと接する。つまり、導電体層２６の各々には、隣り合う部材ＳＬＴａ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２個の部材ＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。
部材ＳＬＴａは、導電体層２２～２５を貫通する。部材ＳＬＴａ内のコンタクトＬＩは、スペーサＳＰに沿って設けられる。コンタクトＬＩの上端は、導電体層２５と導電体層２６との間の層に位置する。コンタクトＬＩの下端は、導電体層２１と接する。スペーサＳＰは、コンタクトＬＩと導電体層２２～２５との間に設けられる。コンタクトＬＩと、導電体層２２～２５との間は、スペーサＳＰによって離隔及び絶縁される。
部材ＳＨＥは、導電体層２５を分離する。部材ＳＨＥの上端は、導電体層２５と導電体層２６との間の層に位置する。部材ＳＨＥの下端は、最上層の導電体層２４と導電体層２５との間の層に位置する。部材ＳＨＥは、例えば酸化シリコン等の絶縁体を含む。部材ＳＨＥの上端と部材ＳＬＴの上端とは、揃っていても良いし、揃っていなくても良い。また、部材ＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていても良いし、揃っていなくても良い。各導電体層２２～２５は、任意の数を取り得る。例えば、導電体層２５が複数設けられる場合、部材ＳＨＥの下端は、最上層の導電体層２４と最下層の導電体層２５との間に位置する。すなわち、部材ＳＨＥの下端は、導電体層２５の数に応じて深くなる。
図７は、第１実施形態に係るメモリデバイスにおけるメモリピラーの断面構造の一例を示す、図５のＶＩＩ－ＶＩＩ線に沿った断面図である。より具体的には、図７は、ＸＹ平面に平行且つ導電体層２３を含む層におけるメモリピラーＭＰの断面構造を示す。図７に示すように、積層膜４２は、例えばトンネル絶縁膜４３、電荷蓄積膜４４、及びブロック絶縁膜４５を含む。
導電体層２３を含む断面において、コア膜４０は、例えばメモリピラーＭＰの中央部に設けられる。半導体膜４１は、コア膜４０の側面を囲む。トンネル絶縁膜４３は、半導体膜４１の側面を囲む。電荷蓄積膜４４は、トンネル絶縁膜４３の側面を囲む。ブロック絶縁膜４５は、電荷蓄積膜４４の側面を囲む。導電体層２３は、ブロック絶縁膜４５の側面を囲む。
半導体膜４１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜４３及びブロック絶縁膜４５のそれぞれは、例えば酸化シリコンを含む。電荷蓄積膜４４は、電荷を蓄積する機能を有し、例えば窒化シリコンを含む。これにより、各メモリピラーＭＰは、１個のＮＡＮＤストリングＮＳとして機能し得る。
１．１．４．３ 引出領域及び周辺領域
（平面レイアウト）
第１実施形態に係るメモリデバイス３では、引出領域ＨＡ１における偶数番号のブロックＢＬＫの構造が、引出領域ＨＡ２における奇数番号のブロックＢＬＫの構造と類似している。また、引出領域ＨＡ２における偶数番号のブロックＢＬＫの構造が、引出領域ＨＡ１における奇数番号のブロックＢＬＫの構造と類似している。
具体的には、例えば、引出領域ＨＡ２におけるブロックＢＬＫ０の平面レイアウトは、引出領域ＨＡ１におけるブロックＢＬＫ１の構造をＸ方向及びＹ方向のそれぞれに反転させたレイアウトと同様である。引出領域ＨＡ２におけるブロックＢＬＫ１の平面レイアウトは、引出領域ＨＡ１におけるブロックＢＬＫ０の構造をＸ方向及びＹ方向のそれぞれに反転させたレイアウトと同様である。
図８は、第１実施形態に係るメモリデバイスの引出領域及び周辺領域における詳細な平面レイアウトの一例を示す平面図である。図８では、引出領域ＨＡ１のうちブロックＢＬＫ０に対応する領域に加え、近傍の周辺領域ＰＡ及びメモリ領域ＭＡの一部も示される。図８に示すように、引出領域ＨＡ１には、複数のコンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄが設けられる。引出領域ＨＡ１及び周辺領域ＰＡには、複数の支持ピラーＨＲが設けられる。
引出領域ＨＡ１において、積層配線構造ＬＳｂは、Ｚ方向に見て、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７が選択ゲート線ＳＧＤと重ならない部分を有する。選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７は、選択ゲート線ＳＧＤと重ならない部分でも、Ｚ方向に見て互いに重なっている。すなわち、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間には、段差が設けられる。選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、…、及びワード線ＷＬ６とワード線ＷＬ７との間には、段差が設けられない。
引出領域ＨＡ１とブロックＢＬＫ０とが重なる領域では、複数のコンタクトＣＣｓｇｄが、選択ゲート線ＳＧＤ０～ＳＧＤ４の上にそれぞれ設けられる。また、引出領域ＨＡ１とブロックＢＬＫ０とが重なる領域では、複数のコンタクトＣＣｓｇｓ、及びＣＣ０～ＣＣ７が、積層配線構造ＬＳｂのうち選択ゲート線ＳＧＤ０～ＳＧＤ４と重ならない領域の上に設けられる。複数のコンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄと積層配線構造ＬＳｂとの間には、スペーサＳＰＣが設けられる。
選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれは、対応するコンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄを介してロウデコーダモジュール１５に電気的に接続される。つまり、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれには、例えば引出領域ＨＡ１又はＨＡ２に配置されたコンタクトＣＣから電圧が印加される。なお、各配線層には、引出領域ＨＡ１と、引出領域ＨＡ２とのそれぞれにコンタクトＣＣが接続されても良い。この場合、例えばワード線ＷＬは、引出領域ＨＡ１内のコンタクトＣＣと引出領域ＨＡ２内のコンタクトＣＣとの両側から電圧が印加される。
部材ＳＬＴｂは、部材ＳＬＴａと同等の構造を有する。一方、部材ＳＬＴｃ及びＳＬＴｄは、部材ＳＬＴａ及びＳＬＴｂとは異なる構造を有する。すなわち、部材ＳＬＴｂは、コンタクトＬＩ及びスペーサＳＰを含む。部材ＳＬＴｃ及びＳＬＴｄは、コンタクトＬＩを含まず、絶縁体膜で埋め込まれた構造を有する。
また、部材ＳＬＴａ及びＳＬＴｂの幅は、略均一であるのに対して、部材ＳＬＴｃ及びＳＬＴｄの幅は、ばらつきを有する。より具体的には、例えば、部材ＳＬＴｃ及びＳＬＴｄはそれぞれ、Ｚ方向に見て、Ｘ方向及びＹ方向に並ぶ複数の円形状部が互いに重なりあったような形状を有する。
複数の支持ピラーＨＲは、引出領域ＨＡ１及び周辺領域ＰＡにわたって、部材ＳＬＴａ、ＳＬＴｂ、ＳＬＴｃ、及びＳＬＴｄ、並びにコンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄが形成される部分を除いた領域に適宜配置される。
支持ピラーＨＲのうち導電体層２２～２４と同層の部分における径Ｄ１と、部材ＳＬＴｃ及びＳＬＴｄの各々を構成する複数の円形状部の各々のうち導電体層２２～２４と同層の部分における径Ｄ１とは、例えば、略等しい。隣り合う支持ピラーＨＲ間の距離ｄ１は、径Ｄ１より長い。一方、部材ＳＬＴｃ及びＳＬＴｄの各々を構成する複数の円形状部のうち隣り合う２個の間の距離ｄ２は、径Ｄ１より短い。
（断面構造）
図９は、第１実施形態に係るメモリデバイスの備えるメモリセルアレイの引出領域及びメモリ領域における断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図である。
図９に示すように、引出領域ＨＡ１には、複数の導電体層２７が設けられる。そして、選択ゲート線ＳＧＳに対応する導電体層２２並びにワード線ＷＬに対応する複数の導電体層２３及び２４に対して、選択ゲート線ＳＧＤに対応する導電体層２５が、階段状に設けられる。導電体層２５と同層のうち、導電体層２５が設けられない領域には、絶縁体層３７が設けられる。絶縁体層３７は、例えば、酸化シリコンを含む。
コンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄはそれぞれ、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤの上面上に接するように設けられる。コンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄの各々と、交差する配線層との間には、スペーサＳＰＣが設けられる。スペーサＳＰＣは、コンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄの各々を交差する配線層から離隔及び絶縁する。
コンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄの各々の上面上には、１個の導電体層２７が設けられる。各導電体層２７は、ロウデコーダモジュール１５と電気的に接続され、例えば導電体層２６と同じ層に設けられる。これにより、導電体層２２～２５のそれぞれと、ロウデコーダモジュール１５との間が、コンタクトＣＣ及び導電体層２７を介して電気的に接続される。導電体層２２～２５のそれぞれと、ロウデコーダモジュール１５とは、導電体層２７よりも上層の配線層（図示せず）を更に介して電気的に接続されてもよい。
図１０は、第１実施形態に係るメモリデバイスの備えるメモリセルアレイの引出領域及び周辺領域における断面構造の一例を示す、図８のＸ－Ｘ線に沿った断面図である。
図１０に示すように、周辺領域ＰＡのうち２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄの内側の領域では、引出領域ＨＡ１と同様に、積層配線構造ＬＳｂが設けられる。すなわち、周辺領域ＰＡのうち２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄの内側の領域では、引出領域ＨＡ１と同様に、導電体層２２～２４が、絶縁体層３３及び３４を介して積層される。これに対して、周辺領域ＰＡのうち２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄの外側の領域では、積層構造ＬＳａが設けられる。すなわち、周辺領域ＰＡのうち２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄの外側の領域では、犠牲層５１～５３が、絶縁体層３３及び３４を介して積層される。犠牲層５１～５３は、例えば、窒化シリコンを含む。
上述の通り、引出領域ＨＡ１及び周辺領域ＰＡにわたって、Ｚ方向に延びる複数の支持ピラーＨＲが設けられる。支持ピラーＨＲは、絶縁体が埋め込まれた構造を有する。支持ピラーＨＲは、積層配線構造ＬＳｂ又は積層構造ＬＳａを貫通する。
支持ピラーＨＲは、上部ピラーＵＨＲ及び下部ピラーＬＨＲを含む。下部ピラーＬＨＲの下端は、導電体層２１に接する。積層配線構造ＬＳｂを貫通する下部ピラーＬＨＲの上端と上部ピラーＵＨＲの下端とは、最上層の導電体層２３と最下層の導電体層２４との間において接する。支持ピラーＨＲの上端は、例えば、メモリピラーＭＰの上端と揃う。積層構造ＬＳａを貫通する下部ピラーＬＨＲの上端と上部ピラーＵＨＲの下端とは、最上層の犠牲層５２と最下層の犠牲層５３との間において接する。下部ピラーＬＨＲ及び上部ピラーＵＨＲの各々は、下方から上方に向かってＸＹ断面積が大きくなる。また、下部ピラーＬＨＲの上端のＸＹ断面積は、上部ピラーＵＨＲの下端のＸＹ断面積より大きい。下部ピラーＬＨＲの側面と上部ピラーＵＨＲの側面の延長とは、Ｚ方向を含む断面内において互いにずれており、一致しない。
部材ＳＬＴｃ及びＳＬＴｄは、絶縁体が埋め込まれた構造を有する。部材ＳＬＴｃ及びＳＬＴｄは、積層配線構造ＬＳｂと積層構造ＬＳａとの間に設けられる。
部材ＳＬＴｃは、上部部材ＵＳＴｃ及び下部部材ＬＳＴｃを含む。部材ＳＬＴｄは、上部部材ＵＳＴｄ及び下部部材ＬＳＴｄを含む。下部部材ＬＳＴｃ及びＬＳＴｄの各々の下端は、導電体層２１に接する。下部部材ＬＳＴｃの上端及び上部部材ＵＳＴｃの下端、並びに下部部材ＬＳＴｄの上端及び上部部材ＵＳＴｄの下端の各々は、最上層の導電体層２３（又は犠牲層５２）と最下層の導電体層２４（又は犠牲層５３）との間において接する。上部部材ＵＳＴｃ及びＵＳＴｄの各々の上端は、支持ピラーＨＲの上端と揃う。
部材ＳＬＴｃのＹＺ断面形状、及び部材ＳＬＴｄのＸＺ断面形状は、支持ピラーＨＲのＺ方向を含む断面の断面形状と略等しい。下部部材ＬＳＴｃの側面と上部部材ＵＳＴｃの側面の延長とは、ＹＺ断面内において互いにずれており、一致しない。下部部材ＬＳＴｄの側面と上部部材ＵＳＴｄの側面の延長とは、ＸＺ断面内において互いにずれており、一致しない。
１．２ メモリデバイスの製造方法
図１１～図２４の各々は、第１実施形態に係るメモリデバイスの製造途中の平面レイアウト又は断面構造の一例を示す。図示された平面レイアウトは、図８に対応する領域を示す。図示された断面構造は、図１０に対応する領域を示す。図示された断面構造のうち、図１３は、図１２のＸＩＩＩ－ＸＩＩＩ線に沿った断面図である。図１５は、図１４のＸＩＸ－ＸＩＸ線に沿った断面図である。図１７は、図１６のＸＶＩＩ－ＸＶＩＩ線に沿った断面図である。図１９は、図１８のＸＩＸ－ＸＩＸ線に沿った断面図である。図２２は、図２１のＸＸＩＩ－ＸＸＩＩ線に沿った断面図である。以下に、メモリデバイス３における、積層構造ＬＳａ及び積層配線構造ＬＳｂの製造工程の一例について説明する。
まず、図１１に示すように、半導体基板２０の上面上に、絶縁体層３１が形成される。絶縁体層３１の上面上に、導電体層２１が形成される。導電体層２１の上面上に、絶縁体層３２及び犠牲層５１が順に形成される。犠牲層５１の上面上に、絶縁体層３３及び犠牲層５２が交互に積層される。最上層の犠牲層５２の上面上に、絶縁体層３４が形成される。
次に、図１２及び図１３に示すように、フォトリソグラフィ等によって、下部ピラーＬＭＰ及びＬＨＲ、並びに下部部材ＬＳＴｃ及びＬＳＴｄに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば絶縁体層３２、３３、及び３４、並びに犠牲層５１及び５２のそれぞれを貫通する複数のホールＬＨ０及びＬＨ１、並びに２個のスリットＬＳＨｃ及び２個のスリットＬＳＨｄが形成される。複数のホールＬＨ０及びＬＨ１、並びに２個のスリットＬＳＨｃ及び２個のスリットＬＳＨｄの各々の底部において、導電体層２１の一部が露出する。複数のホールＬＨ０及びＬＨ１、並びに２個のスリットＬＳＨｃ及び２個のスリットＬＳＨｄはそれぞれ、複数の下部ピラーＬＭＰ及びＬＨＲ、並びに２個の下部部材ＬＳＴｃ及び２個の下部部材ＬＳＴｄに対応する。なお、２個のスリットＬＳＨｃ及び２個のスリットＬＳＨｄは、連続する１個のスリットとして形成される。
また、スリットＬＳＨｃ及びＬＳＨｄはそれぞれ、Ｚ方向に見て、Ｘ方向及びＹ方向に並ぶ複数の円形状部が互いに重なりあったような形状を有する。ホールＬＨ１のうち犠牲層５１及び５２と同層の部分における径Ｄ０、並びにスリットＬＳＨｃ及びＬＳＨｄの各々を構成する複数の円形状部のうち犠牲層５１及び５２と同層の部分における径Ｄ０は、略等しく、同層での支持ピラーＨＲの径Ｄ１より短い。隣り合うホールＬＨ１間の距離は、隣り合う支持ピラーＨＲ間の距離ｄ１と略等しい。スリットＬＳＨｃ及びＬＳＨｄの各々を構成する複数の円形状部のうち隣り合う２個の間の距離は、部材ＳＬＴｃ及びＳＬＴｄの各々を構成する複数の円形状部のうち隣り合う２個の間の距離ｄ２と略等しく、径Ｄ０より短い。
次に、図１４及び図１５に示すように、複数のホールＬＨ０及びＬＨ１、並びに２個のスリットＬＳＨｃ及び２個のスリットＬＳＨｄが、犠牲部材ＳＭ１によって埋め込まれる。その後、積層構造の上面上に、絶縁体層３４及び犠牲層５３が交互に積層される。犠牲層５３の上面上に、絶縁体層３５及び犠牲層５４が順に形成される。犠牲層５４は、メモリ領域ＭＡと、引出領域ＨＡ１及びＨＡ２のうちコンタクトＣＣｓｇｄが形成される予定の領域と、を除いて除去される。犠牲層５４が除去された領域に露出する絶縁体層３５の上面上には、絶縁体層３７が形成される。そして、犠牲層５４及び絶縁体層３７の上面上に、絶縁体層３６が形成される。
次に、図１６及び図１７に示すように、フォトリソグラフィ等によって、複数の上部ピラーＵＭＰ及びＵＨＲ、並びに２個の上部部材ＵＳＴｃ及び２個の上部部材ＵＳＴｄに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた積層構造の異方性エッチングによって、複数のホールＬＨ０及びＬＨ１、並びに２個のスリットＬＳＨｃ及び２個のスリットＬＳＨｄの各々に埋め込まれた犠牲部材ＳＭ１が露出する。犠牲部材ＳＭ１は、例えば、ウェットエッチング等で除去される。これにより、複数のメモリピラーＭＰ、複数の支持ピラーＨＲ、並びに２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄにそれぞれ対応する複数のホールＨ０及びＨ１、並びに２個のスリットＳＨｃ及び２個のスリットＳＨｄが形成される。なお、２個のスリットＳＨｃ及び２個のスリットＳＨｄは、連続する１個のスリットとして形成される。
犠牲部材ＳＭ１が除去される際、ホールＨ１のうち犠牲層５１、５２、及び５３の各々と同層の部分における径は、径Ｄ０から径Ｄ１に拡大する。同様に、スリットＳＨｃ及びＳＨｄの各々を構成する複数の円形状部のうち犠牲層５１、５２、及び５３の各々と同層の部分における径は、径Ｄ０から径Ｄ１に拡大する。径Ｄ０から径Ｄ１への増分は、距離ｄ１に対して微小であるため、隣り合うホールＨ１同士は、Ｚ方向に見て重ならない。
次に、図１８及び図１９に示すように、複数のメモリピラーＭＰ、複数の支持ピラーＨＲ、並びに２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄが形成される。具体的には、まず、複数のホールＨ１、並びに２個のスリットＳＨｃ及び２個のスリットＳＨｄを覆うようにレジストが形成される。そして、各ホールＨ０の側面及び底面に、ブロック絶縁膜４５、電荷蓄積膜４４及びトンネル絶縁膜４３が順に形成される。そして、当該ホールＨ０の底部に設けられたブロック絶縁膜４５、電荷蓄積膜４４及びトンネル絶縁膜４３の一部が除去され、各ホールＨ０内に、半導体膜４１及びコア膜４０が形成される。それから、各ホールＨ０の上部に設けられたコア膜４０の一部が除去され、当該部分に半導体膜４１が形成される。これにより、各ホールＨ０内に、メモリピラーＭＰに対応する構造が形成される。その後、複数のホールＨ１、並びに２個のスリットＳＨｃ及び２個のスリットＳＨｄを覆っていたレジストが除去される。そして、複数のホールＨ１、並びに２個のスリットＳＨｃ及び２個のスリットＳＨｄが絶縁体によって同時に埋め込まれる。これにより、複数の支持ピラーＨＲ、並びに２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄが形成される。
次に、図２０に示すように、複数のコンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄに対応する構造が形成される。具体的には、フォトリソグラフィ等によって、コンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた積層構造の異方性エッチングによって、対応する犠牲層の上方の犠牲層を貫通するホール（図示せず）が形成される。ホールの底部において、対応する犠牲層の上面上の絶縁体層が露出する。そして、各ホール内に、スペーサＳＰＣ及び犠牲部材ＳＭ２が順に埋め込まれる。
次に、図２１及び図２２に示すように、複数のスリットＳＨａ及び２個のスリットＳＨｂが形成される。具体的には、まず、フォトリソグラフィ等によって、複数の部材ＳＬＴａ及び２個の部材ＳＬＴｂに対応する領域が開口されたマスクが形成される。それから、当該マスクを用いた異方性エッチングによって、例えば絶縁体層３２、３３、３４、３５、及び３６、犠牲層５１、５２、及び５３、並びに絶縁体層３７又は犠牲層５４のそれぞれを貫通する複数のスリットＳＨａ及び２個のスリットＳＨｂが形成される。なお、複数のスリットＳＨａ及び２個のスリットＳＨｂは、連続する１個のスリットとして形成される。
次に、図２３に示すように、２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄによって囲まれる領域の内部の犠牲層５１、５２、５３、及び５４の置換処理が実行され、積層配線構造ＬＳｂが形成される。具体的には、まず熱リン酸等によるウェットエッチングによって、複数のスリットＳＨａ及び２個のスリットＳＨｂを介して、２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄによって囲まれる領域の内部の犠牲層５１、５２、５３、及び５４が選択的に除去される。それから、導電体が、複数のスリットＳＨａ及び２個のスリットＳＨｂを介して、犠牲層５１、５２、５３、及び５４が除去された空間に埋め込まれる。本工程における導電体の形成には、例えばＣＶＤ（Chemical Vapor Deposition）が使用される。
その後、複数のスリットＳＨａ及び２個のスリットＳＨｂの内部に形成された導電体がエッチバック処理によって除去され、隣り合う配線層に形成された導電体が分離される。これにより、選択ゲート線ＳＧＳとして機能する導電体層２２と、ワード線ＷＬ０～ＷＬ３としてそれぞれ機能する複数の導電体層２３と、ワード線ＷＬ４～ＷＬ７としてそれぞれ機能する複数の導電体層２４と、選択ゲート線ＳＧＤとして機能する複数の導電体層２５とがそれぞれ形成される。なお、本工程において形成される導電体層２２～２５は、バリアメタルを含んでいても良い。この場合、犠牲層５１、５２、５３、及び５４の除去後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。
一方、２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄによって囲まれる領域の外部の犠牲層５１、５２、及び５３は、上述の置換処理によって導電体に置換されない。これにより、２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄによって囲まれる領域の外部の積層構造は、積層配線構造ＬＳｂとは異なる積層構造ＬＳａとなる。
なお、犠牲層５１、５２、５３、及び５４の除去後、タングステンや窒化チタン等の導電体の成膜に先駆けて、酸化アルミニウム等の金属酸化物を含む層を形成してもよい。この場合、積層配線構造ＬＳｂにおける導電体層２２～２５の外周面には、金属酸化物を含む層が形成される。このような金属酸化物を含む層は、２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄと隣り合う導電体層２２～２５の側面にも形成される。すなわち、積層構造ＬＳａにおける犠牲層５１～５４が複数の配線層に置換された構造を有する積層配線構造ＬＳｂにおいては、金属酸化物を含む層が２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄと接するように複数の配線層が形成されてもよい。
次に、図２４に示すように、複数のスリットＳＨａ及び２個のスリットＳＨｂ内にそれぞれ複数の部材ＳＬＴａ及び２個の部材ＳＬＴｂが形成される。具体的には、まず複数のスリットＳＨａ及び２個のスリットＳＨｂの側面及び底面を覆うように絶縁部（スペーサＳＰ）が形成される。そして、複数のスリットＳＨａ及び２個のスリットＳＨｂの底部に設けられたスペーサＳＰの一部が除去され、複数のスリットＳＨａ及び２個のスリットＳＨｂの各々の底部において導電体層２１の一部が露出する。それから、複数のスリットＳＨａ及び２個のスリットＳＨｂ内に導電体（コンタクトＬＩ）が形成される。また、導電体層２５を更に複数の部分に分割する部材ＳＨＥが形成される。
最後に、複数のコンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄが形成される。具体的には、まず、フォトリソグラフィ等によって、コンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄに対応する領域が開口したマスクが形成される。そして、犠牲部材ＳＭ２が除去される。その後、当該マスクを用いた異方性エッチングによって、犠牲部材ＳＭ２が除去された各ホールの底部に、対応する配線層が露出する。その後、ホールが、導電体によって埋め込まれる。
以上で説明した製造工程によって、積層構造ＬＳａ及び積層配線構造ＬＳｂが形成される。なお、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されても良いし、一部の工程が省略又は統合されても良い。また、各製造工程は、可能な範囲で入れ替えられても良い。例えば、複数のメモリピラーＭＰが形成される工程と、複数の支持ピラーＨＲ並びに２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄが形成される工程とは、入れ替えられても良い。
１．３ 本実施形態に係る効果
第１実施形態によれば、Ｚ方向に見て、積層配線構造ＬＳｂを囲む２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄは、置換処理によって積層配線構造ＬＳｂが形成される前に形成される。このため、置換処理の際に、犠牲層５１～５３が除去される範囲を２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄの内側に制限しつつ、２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄの外側の犠牲層５１～５３が除去されることを抑制できる。
なお、犠牲層５１～５４が除去されて形成される空間の複数のスリットＳＨａ及び２個のスリットＳＨｂの開口部からの距離が長い場合、当該空間内が導電体で埋め込まれる前に当該開口部が閉塞し、当該空間内にボイドが形成される可能性が高い。ボイド中に含まれるフッ素ガスは、後続する工程で加熱されることによって膨張し、周辺の積層構造を破壊する可能性がある。このように、ボイドが形成されると、積層構造の破壊によってメモリデバイスの歩留まりを低下させる可能性があり、好ましくない。
第１実施形態によれば、部材ＳＬＴｃからスリットＳＨａまでの距離Ｌ２は、隣り合うスリットＳＨａ間の距離Ｌ１未満である。また、部材ＳＬＴｄからスリットＳＨｂまでの距離Ｌ３は、隣り合うスリットＳＨａ間の距離Ｌ１未満である。これにより、犠牲層５１～５４が除去されて形成される空間の、複数のスリットＳＨａ及び２個のスリットＳＨｂからの距離を、距離Ｌ１未満に制限することができる。ここで、距離Ｌ１は、犠牲層５１～５４を確実に除去しつつ、形成された空間内にボイドが形成されることなく導電体で埋め込むことができるように設計される。このため、犠牲層５１～５４が除去されて形成される空間の、複数のスリットＳＨａ及び２個のスリットＳＨｂからの距離を、ボイドが形成されない程度に制限することができる。したがって、メモリデバイス３の歩留まりを向上させることができる。
また、２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄは、支持ピラーＨＲと同時に形成される。これにより、工程を追加することなく、２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄを形成することができる。このため、メモリデバイス３の製造負荷の増加を抑制できる。
２． 第２実施形態
次に、第２実施形態に係るメモリデバイスについて説明する。第２実施形態に係るメモリデバイスでは、部材ＳＬＴｃ及びＳＬＴｄの形成の際に使用されるマスクの形状が、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
２．１ 引出領域及び周辺領域の構造
図２５は、第２実施形態に係るメモリデバイスの引出領域及び周辺領域における詳細な平面レイアウトの一例を示す平面図である。図２５は、第１実施形態における図８に対応する。
図２５に示すように、第２実施形態では、第１実施形態における２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄに代えて、２個の部材ＳＬＴｃ’及び２個の部材ＳＬＴｄ’が設けられる。
部材ＳＬＴｃ’及びＳＬＴｄ’の幅は、ばらつきを有する。より具体的には、例えば、部材ＳＬＴｃ’及びＳＬＴｄ’はそれぞれ、Ｚ方向に見て、Ｘ方向及びＹ方向に並ぶ複数の円形状部が互いに重なりあったような形状を有する。
支持ピラーＨＲのうち導電体層２２～２４と同層の部分における径Ｄ１と、部材ＳＬＴｃ’及びＳＬＴｄ’の各々を構成する複数の円形状部のうち導電体層２２～２４と同層の部分における径Ｄ１は、例えば、略等しい。部材ＳＬＴｃ’及びＳＬＴｄ’の各々を構成する複数の円形状部のうち隣り合う２個の間の距離ｄ３は、径Ｄ１より短く、支持ピラーＨＲに対応して形成されるホールＬＨ１における径Ｄ０より長い。
２．２ メモリデバイスの製造方法
図２６～図３０の各々は、第２実施形態に係るメモリデバイスの製造途中の平面レイアウト又は断面構造の一例を示す。図示された平面レイアウトは、図２５に対応する領域を示す。図２６、図２７、及び図２９はそれぞれ、第１実施形態における図１２、図１６、及び図１８に対応する。図２８は、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面図である。図３０は、図２９のＸＸＸ－ＸＸＸ線に沿った断面図である。図２８及び図３０では、製造方法の第１例及び第２例が、それぞれ左図（Ａ）及び右図（Ｂ）として示される。
図２６に示すように、フォトリソグラフィ等によって、下部ピラーＬＭＰ及びＬＨＲ、並びに下部部材ＬＳＴｃ及びＬＳＴｄに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば絶縁体層３２、３３、及び３４、並びに犠牲層５１及び５２のそれぞれを貫通する複数のホールＬＨ０、ＬＨ１、ＬＨｃ’、及びＬＨｄ’が形成される。複数のホールＬＨ０、ＬＨ１、ＬＨｃ’、及びＬＨｄ’の各々の底部において、導電体層２１の一部が露出する。複数のホールＬＨ０、ＬＨ１、ＬＨｃ’、及びＬＨｄ’はそれぞれ、複数の下部ピラーＬＭＰ及びＬＨＲ、並びに２個の下部部材ＬＳＴｃ及び２個の下部部材ＬＳＴｄに対応する。
複数のホールＬＨｃ’は、各々がＸ方向に互いに離れて並ぶ複数の円形状部を有する。複数のホールＬＨｄ’は、各々がＹ方向に互いに離れて並ぶ複数の円形状部を有する。ホールＬＨ１のうち犠牲層５１及び５２と同層の部分における径Ｄ０は、ホールＬＨｃ’及びＬＨｄ’の各々のうち犠牲層５１及び５２と同層の部分における径Ｄ０と略等しい。隣り合うホールＬＨ１間の距離は、隣り合う支持ピラーＨＲ間の距離ｄ１と略等しい。隣り合うホールＬＨｃ’間の距離及び隣り合うホールＬＨｄ’間の距離は、部材ＳＬＴｃ’及びＳＬＴｄ’の各々を構成する複数の円形状部のうち隣り合う２個の間の距離ｄ３と略等しい。距離ｄ３は径Ｄ０より長く、このため、複数のホールＬＨｃ’及びＬＨｄ’は、Ｚ方向に見て互いに重なり合わない。
その後、複数のホールＬＨ０、ＬＨ１、ＬＨｃ’、及びＬＨｄ’は、犠牲部材ＳＭ１によって埋め込まれる。そして、積層構造の上面上に、絶縁体層３４及び犠牲層５３が交互に積層される。犠牲層５３の上面上に、絶縁体層３５及び犠牲層５４が順に形成される。犠牲層５４は、メモリ領域ＭＡと、引出領域ＨＡ１及びＨＡ２のうちコンタクトＣＣｓｇｄが形成される予定の領域と、を除いて除去される。犠牲層５４が除去された領域に露出する絶縁体層３５の上面上には、絶縁体層３７が形成される。そして、犠牲層５４及び絶縁体層３７の上面上に、絶縁体層３６が形成される。
次に、図２７及び図２８に示すように、フォトリソグラフィ等によって、複数の上部ピラーＵＭＰ及びＵＨＲ、並びに２個の上部部材ＵＳＴｃ及び２個の上部部材ＵＳＴｄに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた積層構造の異方性エッチングによって、複数のホールＬＨ０、ＬＨ１、ＬＨｃ’、及びＬＨｄ’の各々に埋め込まれた犠牲部材ＳＭ１が露出する。犠牲部材ＳＭ１は、例えば、ウェットエッチング等で除去される。
なお、犠牲部材ＳＭ１が除去される際、ホールＬＨ１に対応するホールＨ１のうち犠牲層５１、５２、及び５３と同層の部分における径は、径Ｄ０から径Ｄ１に拡大する。同様に、ホールＬＨｃ’及びＬＨｄ’の各々に対応するホールを構成する複数の円形状部のうち犠牲層５１、５２、及び５３と同層の部分における径は、径Ｄ０から径Ｄ１に拡大する。上述の通り、径Ｄ１は、距離ｄ３より長いため、径Ｄ０から径Ｄ１への拡大により、隣り合うホールＬＨｃ’に対応するホール同士、及び隣り合うホールＬＨｄ’に対応するホール同士は、Ｚ方向に見て重なる。これにより、複数のメモリピラーＭＰ、複数の支持ピラーＨＲ、並びに２個の部材ＳＬＴｃ’及び２個の部材ＳＬＴｄ’にそれぞれ対応する複数のホールＨ０及びＨ１、並びに２個のスリットＳＨｃ’及び２個のスリットＳＨｄ’が形成される。２個のスリットＳＨｃ’及び２個のスリットＳＨｄ’は、連続する１個のスリットとして形成される。
図２８では、犠牲部材ＳＭ１が除去される工程における犠牲層５１、５２、及び５３のサイドエッチレートと絶縁体層３２、３３、３４、３５、３６、及び３７のサイドエッチレートとの違いによって生じるスリットＳＨｄ’の形状の差異の例が示される。具体的には、図２８（Ａ）の例では、犠牲層５１、５２、及び５３のサイドエッチレートと絶縁体層３２、３３、３４、３５、３６、及び３７のサイドエッチレートが略等しい場合が示される。図２８（Ｂ）の例では、犠牲層５１、５２、及び５３のサイドエッチレートが絶縁体層３２、３３、３４、３５、３６、及び３７のサイドエッチレートに対して有意に高い場合が示される。
図２８（Ａ）に示すように、犠牲層５１、５２、及び５３のサイドエッチレートと絶縁体層３２、３３、３４、３５、３６、及び３７のサイドエッチレートが略等しい場合、スリットＳＨｄ’内には絶縁体層３２、３３、３４、３５、３６、及び３７は残存しない。これに対し、図２８（Ｂ）に示すように、犠牲層５１、５２、及び５３のサイドエッチレートが絶縁体層３２、３３、３４、３５、３６、及び３７のサイドエッチレートより有意に高い場合、スリットＳＨｄ’内には絶縁体層３２、３３、３４、３５、３６、及び３７が残存し得る。
次に、図２９及び図３０に示すように、複数のメモリピラーＭＰ、複数の支持ピラーＨＲ、並びに２個の部材ＳＬＴｃ’及び２個の部材ＳＬＴｄ’が形成される。複数のメモリピラーＭＰ、複数の支持ピラーＨＲ、並びに２個の部材ＳＬＴｃ’及び２個の部材ＳＬＴｄ’が形成される工程は、第１実施形態における複数のメモリピラーＭＰ、複数の支持ピラーＨＲ、並びに２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄが形成される工程と同等であるため、説明を省略する。
図３０（Ａ）及び図３０（Ｂ）はそれぞれ、図２８（Ａ）及び図２８（Ｂ）に対応する。図３０（Ａ）に示すように、犠牲層５１、５２、及び５３のサイドエッチレートと絶縁体層３２、３３、３４、３５、３６、及び３７のサイドエッチレートが略等しい場合、部材ＳＬＴｄ’内には絶縁体層３２、３３、３４、３５、３６、及び３７は残存しない。これに対し、図３０（Ｂ）に示すように、犠牲層５１、５２、及び５３のサイドエッチレートが絶縁体層３２、３３、３４、３５、３６、及び３７のサイドエッチレートより有意に高い場合、部材ＳＬＴｄ’内には絶縁体層３２、３３、３４、３５、３６、及び３７が残存し得る。
なお、図２８及び図３０ではそれぞれ、スリットＳＨｄ’及び部材ＳＬＴｄ’について示したが、スリットＳＨｃ’及び部材ＳＬＴｃ’についても同様である。
２．３ 第２実施形態に係る効果
第２実施形態によれば、２個の部材ＳＬＴｃ’及び２個の部材ＳＬＴｄ’は、支持ピラーＨＲと同時に形成される。これにより、第１実施形態と同様に、工程を追加することなく、２個の部材ＳＬＴｃ’及び２個の部材ＳＬＴｄ’を形成することができる。このため、メモリデバイス３の製造負荷の増加を抑制できる。
また、複数のホールＬＨｃ’及びＬＨｄ’はそれぞれ、Ｘ方向及びＹ方向に互いに離れて並ぶように形成される。複数のホールＬＨｃ’及びＬＨｄ’に埋め込まれる犠牲部材ＳＭ１が除去される際、複数のホールＬＨｃ’及びＬＨｄ’は、側面が除去されることによって１個につながる。これにより、連続する１個のスリットとみなせる２個のスリットＳＨｃ’及び２個のスリットＳＨｄ’を形成することができる。また、複数のホールＬＨｃ’及びＬＨｄ’を重ならないように形成できるため、メモリデバイス３の製造負荷の増加を更に抑制できる。
なお、犠牲部材ＳＭ１が除去される際の犠牲層５１～５４のサイドエッチレートを、絶縁体層３２～３７のサイドエッチレートよりも高くすることによって、ホールＬＨｃ’間の距離及びホールＬＨｄ’間の距離を更に離すことができる。この場合、部材ＳＬＴｃ’及びＳＬＴｄ’内には、絶縁体層３２～３７が残存する構成となり得る。
３． 第３実施形態
次に、第３実施形態に係るメモリデバイスについて説明する。第３実施形態に係るメモリデバイスは、部材ＳＬＴｃ及びＳＬＴｄが支持ピラーＨＲと同時に形成されない点において、第１実施形態及び第２実施形態と異なる。以下の説明では、第１実施形態及び第２実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態及び第２実施形態と異なる構成及び製造方法について主に説明する。
３．１ 引出領域及び周辺領域の構造
図３１は、第３実施形態に係るメモリデバイスの引出領域及び周辺領域における詳細な平面レイアウトの一例を示す平面図である。図３１は、第１実施形態における図８に対応する。図３１に示すように、第２実施形態では、第１実施形態における２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄに代えて、２個の部材ＳＬＴｃ”及び２個の部材ＳＬＴｄ”が設けられる。
部材ＳＬＴｃ”及びＳＬＴｄ”の幅は、部材ＳＬＴａ及びＳＬＴｂと同様に、略均一である。言い換えると、部材ＳＬＴｃ”及びＳＬＴｄ”の幅は、第１実施形態における部材ＳＬＴｃ及びＳＬＴｄと異なり、有意なばらつきを有さない。
図３２は、第３実施形態に係るメモリデバイスの引出領域及び周辺領域における断面構造の一例を示す、図３１のＸＸＸＩＩ－ＸＸＸＩＩ線に沿った断面図である。
図３２に示すように、部材ＳＬＴｃ”及びＳＬＴｄ”は、絶縁体が埋め込まれた構造を有する。部材ＳＬＴｃ”及びＳＬＴｄ”は、積層配線構造ＬＳｂと積層構造ＬＳａとの間に設けられる。
部材ＳＬＴｃ”及び部材ＳＬＴｄ”の各々の下端は、導電体層２１に接する。部材ＳＬＴｃ”及び部材ＳＬＴｄ”の各々の上端は、部材ＳＬＴａ及びＳＬＴｂの各々の上端と揃う。部材ＳＬＴｃ”のＹＺ断面形状、及び部材ＳＬＴｄ”のＸＺ断面形状はそれぞれ、部材ＳＬＴａのＹＺ断面形状、及び部材ＳＬＴｂのＸＺ断面形状と略等しい。
３．２ メモリデバイスの製造方法
図３３～図４２の各々は、第３実施形態に係るメモリデバイスの製造途中の平面レイアウト又は断面構造の一例を示す。図示された平面レイアウトは、図３１に対応する領域を示す。図示された平面レイアウトのうち、図３３、図３５、図３７、及び図３９はそれぞれ、第１実施形態における図１２、図１４、図１６、及び図２１に対応する。図示された断面構造は、図３２に対応する領域を示す。図示された断面構造のうち、図３４は、図３３のＸＸＸＩＶ－ＸＸＸＩＶ線に沿った断面図である。図３６は、図３５のＸＸＸＶＩ－ＸＸＸＶＩ線に沿った断面図である。図３８は、図３７のＸＸＸＶＩＩＩ－ＸＸＸＶＩＩＩ線に沿った断面図である。図４０は、図３９のＸＬ－ＸＬ線に沿った断面図である。図４２は、図４１のＸＬＩＩ－ＸＬＩＩ線に沿った断面図である。
図３３及び図３４に示すように、フォトリソグラフィ等によって、下部ピラーＬＭＰ及びＬＨＲに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば絶縁体層３２、３３、及び３４、並びに犠牲層５１及び５２のそれぞれを貫通する複数のホールＬＨ０及びＬＨ１が形成される。複数のホールＬＨ０及びＬＨ１の各々の底部において、導電体層２１の一部が露出する。複数のホールＬＨ０及びＬＨ１はそれぞれ、複数の下部ピラーＬＭＰ及びＬＨＲに対応する。このように、部材ＳＬＴｃ”及びＳＬＴｄ”に対応する開口部は、ホールＬＨ０及びＬＨ１とは同時に形成されない。
次に、図３５及び図３６に示すように、複数のホールＬＨ０及びＬＨ１が、犠牲部材ＳＭ１によって埋め込まれる。その後、積層構造の上面上に、絶縁体層３４及び犠牲層５３が交互に積層される。犠牲層５３の上面上に、絶縁体層３５及び犠牲層５４が順に形成される。犠牲層５４は、メモリ領域ＭＡと、引出領域ＨＡ１及びＨＡ２のうちコンタクトＣＣｓｇｄが形成される予定の領域と、を除いて除去される。犠牲層５４が除去された領域に露出する絶縁体層３５の上面上には、絶縁体層３７が形成される。そして、犠牲層５４及び絶縁体層３７の上面上に、絶縁体層３６が形成される。
次に、図３７及び図３８に示すように、フォトリソグラフィ等によって、複数の上部ピラーＵＭＰ及びＵＨＲに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた積層構造の異方性エッチングによって、複数のホールＬＨ０及びＬＨ１の各々に埋め込まれた犠牲部材ＳＭ１が露出する。犠牲部材ＳＭ１は、例えば、ウェットエッチング等で除去される。これにより、複数のメモリピラーＭＰ及び複数の支持ピラーＨＲにそれぞれ対応する複数のホールＨ０及びＨ１が形成される。
その後、複数のメモリピラーＭＰ及び複数の支持ピラーＨＲが形成される。続いて、複数のコンタクトＣＣｓｇｓ、ＣＣ０～ＣＣ７、及びＣＣｓｇｄに対応する構造が形成される。当該工程は、第１実施形態における工程と同等であるため、説明を省略する。
次に、図３９及び図４０に示すように、複数のスリットＳＨａ、２個のスリットＳＨｂ、２個のスリットＳＨｃ”、及び２個のスリットＳＨｄ”が形成される。具体的には、まず、フォトリソグラフィ等によって、複数の部材ＳＬＴａ、２個の部材ＳＬＴｂ、２個の部材ＳＬＴｃ”、及び２個の部材ＳＬＴｄ”に対応する領域が開口されたマスクが形成される。それから、当該マスクを用いた異方性エッチングによって、例えば絶縁体層３２、３３、３４、３５、及び３６、犠牲層５１、５２、及び５３、並びに絶縁体層３７又は犠牲層５４のそれぞれを貫通する複数のスリットＳＨａ、２個のスリットＳＨｂ、２個のスリットＳＨｃ”、及び２個のスリットＳＨｄ”が形成される。なお、複数のスリットＳＨａ及び２個のスリットＳＨｂは、連続する１個のスリットとして形成される。２個のスリットＳＨｃ”及び２個のスリットＳＨｄ”は、連続する１個のスリットとして形成される。
次に、図４１及び図４２に示すように、２個の部材ＳＬＴｃ”及び２個の部材ＳＬＴｄ”が形成される。具体的には、複数のスリットＳＨａ及び２個のスリットＳＨｂを覆うようにレジストが形成される。そして、２個のスリットＳＨｃ”及び２個のスリットＳＨｄ”内に絶縁体が埋め込まれる。
複数のスリットＳＨａ及び２個のスリットＳＨｂを覆っていたレジストが除去される。その後、複数のスリットＳＨａ及び２個のスリットＳＨｂを介して犠牲層５１～５４が導電体層２２～２５に置換される。そして、複数の部材ＳＬＴａ及び２個の部材ＳＬＴｂが形成される。
３．３ 第３実施形態に係る効果
第３実施形態によれば、２個のスリットＳＨｃ”及び２個のスリットＳＨｄ”は、複数のスリットＳＨａ及び２個のスリットＳＨｂと同時に形成される。これにより、２個のスリットＳＨｃ”及び２個のスリットＳＨｄ”を、複数のスリットＳＨａ及び２個のスリットＳＨｂと同様に、直線形状で形成できる。このため、２個のスリットＳＨｃ”及び２個のスリットＳＨｄ”の加工の難易度の上昇を抑制できる。
また、２個の部材ＳＬＴｃ”及び２個の部材ＳＬＴｄ”は、置換処理の前に形成される。これにより、置換処理の際に、犠牲層５１～５３が除去される範囲を２個の部材ＳＬＴｃ”及び２個の部材ＳＬＴｄ”の内側に制限しつつ、２個の部材ＳＬＴｃ”及び２個の部材ＳＬＴｄ”の外側の犠牲層５１～５３が除去されることを抑制できる。
４． 第４実施形態
次に、第４実施形態に係るメモリデバイスについて説明する。第４実施形態に係るメモリデバイスは、部材ＳＬＴｂが形成されない点において、第１実施形態、第２実施形態、及び第３実施形態と異なる。以下の説明では、第１実施形態、第２実施形態、及び第３実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態、第２実施形態、及び第３実施形態と異なる構成及び製造方法について主に説明する。
４．１ メモリセルアレイを含む領域の構造
図４３は、第４実施形態に係るメモリデバイスが備えるメモリセルアレイを含む領域の平面レイアウトの一例を示す平面図である。図４３は、第１実施形態における図３に対応する。図４３に示すように、コア領域ＣＡには、複数の部材ＳＬＴａ及び複数の部材ＳＨＥが設けられるが、部材ＳＬＴｂは設けられない。周辺領域ＰＡには、２個の部材ＳＬＴｃ＊が設けられ、コア領域ＣＡと周辺領域ＰＡとの境界領域に、２個の部材ＳＬＴｂに代えて２個の部材ＳＬＴｄ＊が設けられる。
２個の部材ＳＬＴｃ＊は、例えば、周辺領域ＰＡにおいてＸＺ面に広がる板状の絶縁体である。２個の部材ＳＬＴｃ＊は、複数の部材ＳＬＴａを間に挟むようにＹ方向に並ぶ。２個の部材ＳＬＴｃ＊のＸ方向の長さは、複数の部材ＳＬＴａのＸ方向の長さと略等しい。また、隣り合う部材ＳＬＴｃ＊と部材ＳＬＴａとの間の距離Ｌ２は、隣り合う部材ＳＬＴａ間の距離Ｌ１より短い。
２個の部材ＳＬＴｄ＊は、例えば、コア領域ＣＡと周辺領域ＰＡとの境界領域においてＹＺ面に広がる板状の絶縁体である。２個の部材ＳＬＴｄ＊は、Ｘ方向に並ぶ。２個の部材ＳＬＴｄ＊の一方は、複数の部材ＳＬＴａ及び２個の部材ＳＬＴｃ＊の各々の第１端と接する。２個の部材ＳＬＴｄ＊の他方は、複数の部材ＳＬＴａ及び２個の部材ＳＬＴｃ＊の各々の第２端と接する。２個の部材ＳＬＴｄ＊及び２個の部材ＳＬＴｃ＊は、複数の部材ＳＬＴａを囲む、連続する１個の絶縁体ともみなせる。
２個の部材ＳＬＴｃ＊の各々は、積層配線構造ＬＳｂと積層構造ＬＳａとの間に設けられる。２個の部材ＳＬＴｄ＊の各々は、積層配線構造ＬＳｂと積層構造ＬＳａとの間に設けられる。すなわち、２個の部材ＳＬＴｃ＊及び２個の部材ＳＬＴｄ＊は、積層配線構造ＬＳｂの周囲を囲み、積層配線構造ＬＳｂから積層構造ＬＳａを分離する。
２個の部材ＳＬＴｄ＊と、２個の部材ＳＬＴｃ＊と、複数の部材ＳＬＴａとは、積層配線構造ＬＳｂを、ｎ個のブロックＢＬＫ０～ＢＬＫｎに対応するｎ個の部分と、当該ｎ個の部分をＹ方向に挟む２個の部分と、に分離する。
複数の部材ＳＬＴａの両端に位置する２個の部材ＳＬＴａ、及び２個の部材ＳＬＴｄ＊は、コア領域ＣＡと周辺領域ＰＡとの境界領域に位置する。すなわち、複数の部材ＳＬＴａの両端に位置する２個の部材ＳＬＴａ、及び２個の部材ＳＬＴｄ＊は、コア領域ＣＡの周囲を囲み、周辺領域ＰＡからコア領域ＣＡを分離する。
４．２ 引出領域及び周辺領域の構造
図４４は、第４実施形態に係るメモリデバイスの引出領域及び周辺領域における詳細な平面レイアウトの一例を示す平面図である。図４５は、第４実施形態に係るメモリデバイスの引出領域及び周辺領域における断面構造の一例を示す、図４４のＸＬＶ－ＸＬＶ線に沿った断面図である。図４４及び図４５はそれぞれ、第１実施形態における図８及び図１０に対応する。
部材ＳＬＴｃ＊及びＳＬＴｄ＊の幅は、部材ＳＬＴａと同様に、略均一である。言い換えると、部材ＳＬＴｃ＊及びＳＬＴｄ＊の幅は、第１実施形態における部材ＳＬＴｃ及びＳＬＴｄと異なり、有意なばらつきを有さない。
部材ＳＬＴａがスペーサＳＰ及びコンタクトＬＩで埋め込まれるのに対して、部材ＳＬＴｃ＊及びＳＬＴｄ＊は、絶縁体が埋め込まれた構造を有する。このため、積層配線構造ＬＳｂは、部材ＳＬＴｃ＊及びＳＬＴｄ＊を構成する絶縁体によって囲まれる。
部材ＳＬＴｃ＊及び部材ＳＬＴｄ＊の各々の下端は、導電体層２１に接する。部材ＳＬＴｃ＊及び部材ＳＬＴｄ＊の各々の上端は、部材ＳＬＴａの各々の上端と揃う。部材ＳＬＴｃ＊のＹＺ断面形状、及び部材ＳＬＴｄ＊のＸＺ断面形状の各々は、部材ＳＬＴａのＹＺ断面形状と略等しい。
４．３ メモリデバイスの製造方法
図４６～図４９の各々は、第４実施形態に係るメモリデバイスの製造途中の平面レイアウト又は断面構造の一例を示す。図示された平面レイアウトは、図４４に対応する領域を示す。図示された平面レイアウトのうち、図４６及び図４８はそれぞれ、第３実施形態における図３９及び図４１に対応する。図示された断面構造は、図４５に対応する領域を示す。図示された断面構造のうち、図４７は、図４６のＸＬＶＩＩ－ＸＬＶＩＩ線に沿った断面図である。図４９は、図４８のＸＬＩＸ－ＸＬＩＸ線に沿った断面図である。
図４６及び図４７に示すように、複数のスリットＳＨａ、２個のスリットＳＨｃ＊、及び２個のスリットＳＨｄ＊が形成される。具体的には、まず、フォトリソグラフィ等によって、複数の部材ＳＬＴａ、２個の部材ＳＬＴｃ＊、及び２個の部材ＳＬＴｄ＊に対応する領域が開口されたマスクが形成される。それから、当該マスクを用いた異方性エッチングによって、例えば絶縁体層３２、３３、３４、３５、及び３６、犠牲層５１、５２、及び５３、並びに絶縁体層３７又は犠牲層５４のそれぞれを貫通する複数のスリットＳＨａ、２個のスリットＳＨｃ＊、及び２個のスリットＳＨｄ＊が形成される。なお、複数のスリットＳＨａ、２個のスリットＳＨｃ＊、及び２個のスリットＳＨｄ＊は、連続する１個のスリットとして形成される。
次に、図４８及び図４９に示すように、２個の部材ＳＬＴｃ＊及び２個の部材ＳＬＴｄ＊が形成される。具体的には、複数のスリットＳＨａを覆うようにレジストが形成される。そして、２個のスリットＳＨｃ＊及び２個のスリットＳＨｄ＊内に絶縁体が埋め込まれる。
複数のスリットＳＨａを覆っていたレジストが除去される。その後、複数のスリットＳＨａを介して犠牲層５１～５４が導電体層２２～２５に置換される。そして、複数の部材ＳＬＴａが形成される。
４．４ 第４実施形態に係る効果
第４実施形態によれば、複数の部材ＳＬＴａの両端はそれぞれ２個の部材ＳＬＴｄ＊と接する。これにより、２個の部材ＳＬＴｂを省略しながらも、置換処理の際に、犠牲層５１～５３が除去される範囲を２個の部材ＳＬＴｃ＊及び２個の部材ＳＬＴｄ＊の内側に制限しつつ、２個の部材ＳＬＴｃ＊及び２個の部材ＳＬＴｄ＊の外側の犠牲層５１～５３が除去されることを抑制できる。
具体的には、２個のスリットＳＨｃ＊及び２個のスリットＳＨｄ＊は、複数のスリットＳＨａと同時に形成される。これにより、２個のスリットＳＨｃ＊及び２個のスリットＳＨｄ＊を、複数のスリットＳＨａと同様に、直線形状で形成できる。このため、第３実施形態と同様に、２個のスリットＳＨｃ＊及び２個のスリットＳＨｄ＊の加工の難易度の上昇を抑制できる。
５． 変形例等
上述の第１実施形態、第２実施形態、第３実施形態、及び第４実施形態は、種々の変形を適用することができる。
５．１ 第１変形例
上述の第１実施形態、第２実施形態、第３実施形態、及び第４実施形態は、引出領域ＨＡ１及びＨＡ２がメモリ領域ＭＡを挟むように配置される場合について説明したが、これに限られない。例えば、引出領域は、メモリ領域によって挟まれるように配置されていてもよい。
図５０は、第１変形例に係るメモリデバイスが備えるメモリセルアレイを含む領域の平面レイアウトの一例を示す平面図である。図５０は、第１実施形態における図３に対応する。
コア領域ＣＡは、Ｘ方向において、引出領域ＨＡと、引出領域ＨＡを挟むメモリ領域ＭＡ１及びＭＡ２と、に分割される。メモリ領域ＭＡ１及びＭＡ２の各々は、複数のＮＡＮＤストリングＮＳを含む領域である。引出領域ＨＡは、積層配線と、ロウデコーダモジュール１５との間の接続に使用される領域である。引出領域ＨＡに配置されるコンタクトＣＣは、例えば、第１実施形態における図９と同様に、積層配線構造ＬＳｂに設けられたホール内がスペーサＳＰＣを介して導電体によって埋め込まれた構造を有する。また、引出領域ＨＡ内の積層配線構造ＬＳｂは、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、…、ワード線ＷＬ６とワード線ＷＬ７との間、及びワード線ＷＬ７と選択ゲート線ＳＧＤの間にそれぞれ段差が設けられた階段構造を有していてもよい。この場合、階段構造を有する複数の配線層の各テラス上において、それぞれの配線層に対して上層側の配線層とは離隔及び絶縁しつつコンタクトＣＣを配置することができる。
２個の部材ＳＬＴｂの一方は、複数の部材ＳＬＴａ、及び複数の部材ＳＨＥの各々の第１端と接する。２個の部材ＳＬＴｂの他方は、複数の部材ＳＬＴａ、及び複数の部材ＳＨＥの各々の第２端と接する。
以上のような構成でも、２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄは、第１実施形態と同様に、置換処理によって積層配線構造ＬＳｂが形成される前に形成される。このため、置換処理の際に、犠牲層５１～５３が除去される範囲を２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄの内側に制限しつつ、２個の部材ＳＬＴｃ及び２個の部材ＳＬＴｄの外側の犠牲層５１～５３が除去されることを抑制できる。したがって、第１実施形態と同等の効果を奏することができる。
５．２ 第２変形例
また、上述の第１実施形態、第２実施形態、第３実施形態、及び第４実施形態は、積層構造ＬＳａがＸ方向にコア領域ＣＡを挟む部分を有する場合について説明したが、これに限られない。例えば、積層構造ＬＳａは、Ｘ方向にコア領域ＣＡを挟む部分を有していなくてもよい。
図５１は、第２変形例に係るメモリデバイスが備えるメモリセルアレイを含む領域の平面レイアウトの一例を示す平面図である。図５１は、第１実施形態における図３に対応する。
コア領域ＣＡ及び周辺領域ＰＡの一部の領域には、積層配線構造ＬＳｂが設けられる。周辺領域ＰＡには、積層配線構造ＬＳｂをＹ方向に挟むように積層構造ＬＳａが設けられる。積層構造ＬＳａは、Ｘ方向に延びる。すなわち、積層構造ＬＳａ及び積層配線構造ＬＳのＸ方向の長さは、略等しい。積層構造ＬＳａ及び積層配線構造ＬＳのＸ方向に並ぶ両辺は、揃う。
一方、コア領域ＣＡに対しＸ方向の両側に位置する周辺領域ＰＡには、積層構造ＬＳａ及び積層配線構造ＬＳは設けられず、その略全域にわたって、例えば酸化シリコンを含む絶縁体が形成された構造を有する。コア領域ＣＡにおいて、メモリ領域ＭＡを挟んで配置される引出領域ＨＡ１及びＨＡ２には、積層配線構造ＬＳｂに設けられたホール内がスペーサＳＰＣを介して導電体によって埋め込まれた構造を有するコンタクトＣＣが設けられてもよいし、積層配線構造ＬＳｂにおける複数の配線層の端部が階段状に形成されそれぞれの配線層のテラス上にコンタクトＣＣが設けられてもよい。また、引出領域ＨＡ１及びＨＡ２内の積層配線構造ＬＳｂが階段構造を有する場合、引出領域ＨＡ１及びＨＡ２と隣り合う周辺領域ＰＡに配置される上述の絶縁体を、積層配線構造ＬＳｂの階段構造上を覆うように引出領域ＨＡ１及びＨＡ２並びに周辺領域ＰＡにわたって形成することができる。
コア領域ＣＡには、複数の部材ＳＬＴａ及び複数の部材ＳＨＥが設けられる。積層構造ＬＳａ及び積層配線構造ＬＳが設けられた周辺領域ＰＡには、複数の部材ＳＬＴａ及び複数の部材ＳＨＥを間に挟むように２個の部材ＳＬＴｃが設けられる。複数の部材ＳＬＴａ及び２個の部材ＳＬＴｃの各々は、コア領域ＣＡを横切るようにＸ方向に延びる。複数の部材ＳＬＴａの各々は、積層配線構造ＬＳｂをＺ方向に貫通することにより、積層配線構造ＬＳｂを分離する。２個の部材ＳＬＴｃの各々は、積層配線構造ＬＳｂと積層構造ＬＳａとの間に設けられる。すなわち、２個の部材ＳＬＴｃは、積層配線構造ＬＳｂをＹ方向に挟み、積層配線構造ＬＳｂから積層構造ＬＳａを分離する。
以上のような構成でも、２個の部材ＳＬＴｃは、置換処理によって積層配線構造ＬＳｂが形成される前に形成される。このため、置換処理の際に、犠牲層５１～５３が除去される範囲を２個の部材ＳＬＴｃの内側に制限しつつ、２個の部材ＳＬＴｃの外側の犠牲層５１～５３が除去されることを抑制できる。したがって、第１実施形態と同等の効果を奏することができる。
５．３ その他
また、上述の第１実施形態、第２実施形態、第３実施形態、及び第４実施形態では、部材ＳＬＴａ及びＳＬＴｂがコンタクトＬＩを含む構造を有する場合を例に説明したが、これに限られない。例えば、部材ＳＬＴａ及びＳＬＴｂは、コンタクトＬＩを含まずに絶縁体で埋め込まれる構造を有していてもよい。
また、上述の第１実施形態、第３実施形態、及び第４実施形態では、積層構造ＬＳａが複数回に分けて形成される場合について説明したが、これに限られない。例えば、積層構造ＬＳａが１回で形成されてもよい。上記製造工程が第１実施形態に適用される場合、メモリピラーＭＰ、支持ピラーＨＲ、並びに部材ＳＬＴｃ及びＳＬＴｄの断面形状は、部材ＳＬＴａ及びＳＬＴｂと同等の断面形状となる。上記製造工程が第３実施形態に適用される場合、メモリピラーＭＰ及び支持ピラーＨＲの断面形状は、部材ＳＬＴａ及びＳＬＴｂと同等の断面形状となる。上記製造工程が第４実施形態に適用される場合、メモリピラーＭＰ及び支持ピラーＨＲの断面形状は、部材ＳＬＴａと同等の断面形状となる。
また、上記各実施形態では、メモリデバイス３が１つのチップ上に構成される構造を有する場合を例に説明したが、これに限られない。例えば、メモリデバイス３は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム
２…メモリコントローラ
３…メモリデバイス
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
２０…半導体基板
２１～２７…導電体層
３１～３７…絶縁体層
４０…コア膜
４１…半導体膜
４２…積層膜
４３…トンネル絶縁膜
４４…電荷蓄積膜
４５…ブロック絶縁膜
５１～５４…犠牲層

Claims (5)

  1. 第１方向に並びかつ互いに離れて設けられる複数の第１絶縁体層を含む第１積層体と、
    前記複数の第１絶縁体層とそれぞれ同じ層で互いに離れて設けられる複数の導電体層を各々が含み、かつ互いに離れて設けられる第２積層体、及び第３積層体と、
    前記第３積層体内で前記第１方向に延び、前記複数の導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーと、
    前記第１積層体と前記第２積層体との間で前記第１積層体及び前記第２積層体に接し、前記第１方向と交差する第２方向に延びる第１部材と、
    前記第２積層体と前記第３積層体との間で前記第２積層体及び前記第３積層体に接し、前記第２方向に延び、前記第１部材と前記第１方向及び前記第２方向と交差する第３方向に並ぶ第２部材と、
    を備えた、メモリデバイス。
  2. 前記第２積層体の前記第１部材と前記第２部材との間の部分の長さは、前記第３積層体の前記第３方向の長さ未満である、
    請求項１記載のメモリデバイス。
  3. 前記第１積層体と前記第２積層体との間で前記第１積層体、前記第２積層体、及び前記第１部材に接し、前記第３方向に延びる第３部材を更に備える、
    請求項２記載のメモリデバイス。
  4. 第１方向に並びかつ互いに離れて設けられる複数の第１絶縁体層を含む第１積層体と、
    前記複数の第１絶縁体層とそれぞれ同じ層で互いに離れて設けられる複数の導電体層を各々が含み、かつ互いに離れて設けられる第２積層体、及び第３積層体と、
    前記第３積層体内で前記第１方向に延び、前記複数の導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーと、
    前記第１積層体と前記第２積層体との間で前記第１積層体及び前記第２積層体に接し、前記第１方向に見て前記第２積層体及び前記第３積層体を囲む第１部材と、
    前記第２積層体と前記第３積層体との間で前記第２積層体及び前記第３積層体に接し、前記第１方向と交差する第２方向に延びる第２部材と、
    を備えた、メモリデバイス。
  5. 第１方向に並びかつ互いに離れて設けられる複数の導電体層を含む積層体と、
    前記積層体内で前記第１方向に延び、前記複数の導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーと、
    前記積層体内を、前記第１方向及び前記第１方向と交差する第２方向に延び、前記積層体を前記第１方向及び前記第２方向と交差する第３方向に複数の部分に分離する部材と、
    を備え、
    前記部材は、前記複数の導電体層を間に挟んで、前記第３方向における前記複数の導電体層の両側に配置された１対の第１部材、及び、前記１対の第１部材に挟まれ、前記第１方向に見て前記複数の導電体層内に前記第３方向に並んで配置された複数の第２部材を含み、
    前記１対の第１部材の一方の第１部材と前記複数の第２部材のうち前記一方の第１部材と隣り合う第２部材との距離、及び、前記１対の第１部材の他方の第１部材と前記複数の第２部材のうち前記他方の第１部材と隣り合う第２部材との距離が、前記複数の第２部材のうち隣り合う第２部材間の距離未満である、メモリデバイス。
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