TW202205631A - 半導體記憶體裝置 - Google Patents

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Abstract

一種根據一實施例之半導體記憶體裝置包含一基板。該基板包含第一及第二區域，及區塊區域。該第二區域包含子區域。該等子區域之各者包含沿第一方向配置之一接觸區域及一絕緣區域。該接觸區域包含平台狀部分及對應於兩個區塊區域之第一接觸件。該絕緣區域包含對應於該兩個區塊區域之第二接觸件。奇數子區域之接觸區域及偶數子區域之絕緣區域係沿第二方向以一交替方式安置。該等奇數子區域之絕緣區域及該等偶數子區域之接觸區域係沿該第二方向以一交替方式安置。

Description

半導體記憶體裝置
本文中所描述之實施例大體上係關於一種半導體記憶體裝置。
已知能夠以一非揮發性方式儲存資料之一NAND快閃記憶體。
一般而言，根據一項實施例，一種半導體記憶體裝置包含一基板、複數個絕緣構件、複數個第一導電層、複數個第一柱、複數個第一接觸件、複數個第二導電層及複數個第二接觸件。該基板包含一第一區域、一第二區域及複數個區塊區域。該第一區域及該第二區域沿一第一方向配置。該等區塊區域之各者經設置以沿該第一方向延伸。該等區塊區域沿與該第一方向相交之一第二方向配置。該等絕緣構件經設置以沿該第一方向延伸。該等絕緣構件分別安置於該等區塊區域之間的邊界部分處。該等第一導電層沿與該第一方向及該第二方向相交之一第三方向配置且經設置以彼此分離。該等第一導電層藉由該等絕緣構件被劃分。該等第一導電層分別包含經設置以不與各區域之一上第一導電層重疊之平台狀部分，該第二區域與該等區塊區域之任一者在該上第一導電層中重疊。該等第一柱經設置以穿透各區域之該等第一導電層，該第一區域與該等區塊區域之任一者在該等第一導電層中重疊。該等第一接觸件分別設置於該等區塊區域之各者之該等第一導電層之該等平台狀部分上。該等第二導電層分別耦合至該等區塊區域之各者之該等第一導電層上方之該等第一接觸件。該等第二接觸件經設置以自一第一層延伸至一第二層且分別耦合至該等區塊區域之各者之該等第二導電層。該第一層經定位於該等第一導電層上方。該第二層經定位於該基板與該等第一導電層之間。該第二區域包含沿該第二方向配置之複數個子區域。該等子區域之各者跨兩個不同區塊區域之間的一邊界安置以沿該第二方向與該兩個不同區塊區域之各者之一部分重疊。該等子區域之各者包含沿該第一方向配置之一接觸區域及一絕緣區域。該接觸區域包含該等平台狀部分之一群組及對應於兩個區塊區域之該等第一接觸件之一群組。該絕緣區域包含對應於該兩個區塊區域之該等第二接觸件之一群組。奇數子區域之接觸區域及偶數子區域之絕緣區域沿該第二方向以一交替方式安置。該等奇數子區域之絕緣區域及該等偶數子區域之接觸區域沿該第二方向以一交替方式安置。
根據該實施例，可抑制該半導體記憶體裝置之製造成本。
下文將參考隨附圖式描述實施例。各實施例例示用於體現一發明之一技術理念之一裝置及方法。該等圖式係示意性或概念性的，且自各圖式讀取之尺寸、比例等不必與實際產品相符。本發明之技術理念並非由結構元件之形狀、結構、配置等指定。
在以下描述中，具有實質上相同之功能及組態之結構元件將被指派相同元件符號。構成元件符號之字母之後的數字用於區分由元件符號表示、包含相同字母且具有類似組態之元件。在不需要區分此等元件之情況下，其等僅由具有字母之元件符號來指代。
[1] 第一實施例
在後文中，將描述根據一第一實施例之一半導體記憶體裝置1。
[1-1] 半導體記憶體裝置1之總體組態
圖1展示根據第一實施例之半導體記憶體裝置1之一組態實例。半導體記憶體裝置1係能夠以一非揮發性方式儲存資料之一NAND快閃記憶體，且可由一外部記憶體控制器2來控制。
如圖1中所展示，半導體記憶體裝置1包含例如一記憶體胞陣列10、一命令暫存器11、一位址暫存器12、一定序器13、一驅動器模組14、一列解碼器模組15及一感測放大器模組16。
記憶體胞陣列10包含複數個區塊BLK0至BLKn (其中n係1或更大之一整數)。區塊BLK係一組能夠以一非揮發性方式儲存資料之複數個記憶體胞，且例如用作一資料擦除單元。複數個位元線及字線經設置於記憶體胞陣列10中。各記憶體胞例如與一個位元線及一個字線相關聯。稍後將描述記憶體胞陣列10之一詳細組態。
命令暫存器11保存由半導體記憶體裝置1自記憶體控制器2接收之一命令CMD。命令CMD包含例如用於致使定序器13執行一讀取操作、一寫入操作、一擦除操作等之一命令。
位址暫存器12保存由半導體記憶體裝置1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD包含例如一區塊位址BAd、一頁位址PAd及一行位址CAd。例如，區塊位址BAd、頁位址PAd及行位址CAd分別用於選擇一區塊BLK、一字線及一位元線。
定序器13控制半導體記憶體裝置1之總體操作。例如，定序器13基於保存於命令暫存器11中之一命令CMD而控制驅動器模組14、列解碼器模組15及感測放大器模組16等，以執行讀取、寫入及擦除操作等。
驅動器模組14產生待用於讀取、寫入及擦除操作等之一電壓。例如，驅動器模組14基於保存於位址暫存器12中之一頁位址PAd而將經產生電壓施加至對應於一選定字線之一信號線。
列解碼器模組15基於保存於位址暫存器12中之一區塊位址BAd而選擇記憶體胞陣列10中之一個對應區塊BLK。例如，列解碼器模組15將施加至對應於選定字線之信號線之電壓傳輸至選定區塊BLK中之選定字線。
感測放大器模組16根據自記憶體控制器2接收之寫入資料DAT而在一寫入操作中將一所期望電壓施加至各位元線。在一讀取操作中，感測放大器模組16基於位元線之電壓而判定儲存於一記憶體胞中之資料，且將判定結果作為讀取資料DAT傳輸至記憶體控制器2。
上述半導體記憶體裝置1及記憶體控制器2可經組合成單一半導體裝置。此等半導體裝置之實例包含諸如一SDTM 卡之一記憶卡，及一固態硬碟(SSD)。
[1-2] 半導體記憶體裝置1之電路組態
[1-2-1] 記憶體胞陣列10之電路組態
圖2展示包含於根據第一實施例之半導體記憶體裝置1中之記憶體胞陣列10之一電路組態之一實例，其集中於記憶體胞陣列10中之區塊BLK之一者。如圖2中所展示，區塊BLK含有例如五個串單元SU0至SU4。
各串單元SU包含分別與位元線BL0至BLm (其中m係1或更大之一整數)相關聯之複數個NAND串NS。各NAND串NS包含例如記憶體胞電晶體MT0至MT7與選擇電晶體ST1及ST2。各記憶體胞電晶體MT包含一控制閘極及一電荷儲存層，且以一非揮發性方式儲存資料。選擇電晶體ST1及ST2之各者用於在各種操作中選擇一串單元SU。
在各NAND串NS中，記憶體胞電晶體MT0至MT7串聯地耦合。選擇電晶體ST1之汲極經耦合至一相關聯位元線BL。選擇電晶體ST1之源極經耦合至一組串聯地耦合之記憶體胞電晶體MT0至MT7之一端。選擇電晶體ST2之汲極經耦合至該組串聯地耦合之記憶體胞電晶體MT0至MT7之另一端。選擇電晶體ST2之源極經耦合至一源極線SL。
同一區塊BLK中之記憶體胞電晶體MT0至MT7之組之控制閘極分別耦合至字線WL0至WL7。串單元SU0中之複數個選擇電晶體ST1之閘極經耦合至一選擇閘極線SGD0。串單元SU1中之複數個選擇電晶體ST1之閘極經耦合至一選擇閘極線SGD1。串單元SU2中之複數個選擇電晶體ST1之閘極經耦合至一選擇閘極線SGD2。串單元SU3中之複數個選擇電晶體ST1之閘極經耦合至一選擇閘極線SGD3。串單元SU4中之複數個選擇電晶體ST1之閘極經耦合至一選擇閘極線SGD4。複數個選擇電晶體ST2之閘極經耦合至一選擇閘極線SGS。
不同行位址分別指派給位元線BL0至BLm。在複數個區塊BLK當中，各位元線BL由被指派相同行位址之NAND串NS共用。為各區塊BLK設置一組字線WL0至WL7。例如在複數個區塊BLK當中共用一源極線SL。
在一個串單元SU中共同耦合至一字線WL之一組記憶體胞電晶體MT可被稱為「單元單位CU」。例如，包含其之各者儲存1位元資料之記憶體胞電晶體MT之一單元單位CU之儲存容量被定義為「1頁資料」。根據儲存於記憶體胞電晶體MT中之資料之位元之數目，單元單位CU可具有2頁資料或更大之一儲存容量。
包含於根據第一實施例之半導體記憶體裝置1中之記憶體胞陣列10之電路組態不限於上述組態。例如，包含於各區塊BLK中之串單元SU之數目與包含於各NAND串NS中之記憶體胞電晶體MT及選擇電晶體ST1及ST2之數目可為任何數目。
[1-2-2] 列解碼器模組15之電路組態
圖3展示包含於根據第一實施例之半導體記憶體裝置1中之列解碼器模組15之一電路組態之一實例。如圖3中所展示，列解碼器模組15例如經由信號線CG0至CG7、SGDD0至SGDD3、SGSD、USGD及USGS耦合至驅動器模組14。
另外，列解碼器模組15包含分別與區塊BLK0至BLKn相關聯之列解碼器RD0至RDn。圖3僅展示列解碼器RD0之一詳細電路組態。各列解碼器RD包含例如一區塊解碼器BD、傳輸閘線TG及bTG與電晶體TR0至TR19。
區塊解碼器BD對一區塊位址進行解碼，且基於一解碼結果而將一預定電壓施加至傳輸閘線TG及bTG之各者。施加至傳輸閘線TG之電壓與施加至傳輸閘線bTG之電壓互補。換言之，傳輸閘線TG之一反相信號經輸入至傳輸閘線bTG。
電晶體TR0至TR19之各者係具有一高擊穿電壓之一N型MOS電晶體。電晶體TR0至TR13之閘極經耦合至傳輸閘線TG。電晶體TR14至TR19之閘極經耦合至傳輸閘線bTG。電晶體TR0至TR19之各者經耦合於耦合至驅動器模組14之一信號線與設置於相關聯區塊BLK中之一互連件之間。
具體而言，電晶體TR0之汲極經耦合至信號線SGSD。電晶體TR0之源極經耦合至選擇閘極線SGS。電晶體TR1至TR8之汲極分別耦合至信號線CG0至CG7。電晶體TR1至TR8之源極分別耦合至字線WL0至WL7。電晶體TR9至TR13之汲極分別耦合至信號線SGDD0至SGDD4。電晶體TR9至TR13之源極分別耦合至選擇閘極線SGD0至SGD4。電晶體TR14之汲極經耦合至信號線USGS。電晶體TR14之源極經耦合至選擇閘極線SGS。電晶體TR15至TR19之汲極經耦合至信號線USGD。電晶體TR15至TR19之源極分別耦合至選擇閘極線SGD0至SGD4。
即，信號線CG0至CG7用作在複數個區塊BLK當中共用之全域字線。字線WL0至WL7用作為各區塊BLK設置之局部字線。信號線SGDD0至SGDD4及SGSD用作在複數個區塊BLK當中共用之全域選擇閘極線。選擇閘極線SGD0至SGD4及SGS用作為各區塊BLK設置之局部選擇閘極線。
在各種操作期間，對應於一選定區塊BLK之區塊解碼器BD分別將一「H」位準電壓及一「L」位準電壓施加至傳輸閘線TG及bTG，且對應於一未選定區塊BLK之區塊解碼器BD分別將一「L」位準電壓及一「H」位準電壓施加至傳輸閘線TG及bTG。由此，列解碼器模組15可選擇一區塊BLK。
包含於根據第一實施例之半導體記憶體裝置1中之列解碼器模組15之電路組態不限於上述組態。例如，包含於列解碼器模組15中之電晶體TR之數目可被設計成對應於設置於各區塊BLK中之互連件之數目。類似地，耦合列解碼器模組15及驅動器模組14之信號線之數目亦可基於電晶體TR之數目而改變。
[1-3] 半導體記憶體裝置1之結構
下文將描述根據第一實施例之半導體記憶體裝置1之一結構之一實例。在後文中將參考之圖式中，字線WL延伸所沿之一方向被稱為「X方向」，位元線BL延伸所沿之一方向被稱為「Y方向」，且垂直於用於形成半導體記憶體裝置1之一半導體基板20之表面之一方向被稱為「Z方向」。平面視圖酌情具備陰影圖案，以增強圖式之可見性。然而，此陰影圖案可不一定與陰影線結構組件之材料或性質相關。在截面視圖中，酌情省略一些組態以增強圖式之可見性。
[1-3-1] 記憶體胞陣列10之平面佈局
圖4展示包含於根據第一實施例之半導體記憶體裝置1中之記憶體胞陣列10之一平面佈局之一實例，其集中於對應於八個區塊BLK0至BLK7之一區。如圖4中所展示，記憶體胞陣列10包含複數個狹縫SLT及複數個狹縫SHE。記憶體胞陣列10之平面佈局例如沿X方向劃分成記憶體區域MA1及MA2與一鉤連區域HA。記憶體區域MA1及MA2之各者包含複數個NAND串NS。鉤連區域HA經安置於記憶體區域MA1與MA2之間。
狹縫SLT沿Y方向配置，該狹縫SLT之各者包含經設置以沿著X方向延伸之一部分。狹縫SLT之各者沿X方向跨記憶體區域MA1及MA2與鉤連區域HA延伸。狹縫SLT具有例如其中一絕緣體或一板形接觸件經掩埋於內部之一結構，且經由狹縫SLT而劃分彼此相鄰之互連件(例如，字線WL0至WL7與選擇閘極線SGD及SGS)。在此實例中，藉由狹縫SLT分段之區之各者對應於一個區塊BLK。
在本說明書中，與圖紙上側上之一區塊BLKk (k=4×i (i係0或更大之一整數))接觸之一狹縫SLT被稱為「SLTa」。與圖紙上側上之一區塊BLK (k+1)接觸之一狹縫SLT被稱為「SLTb」。與圖紙上側上之一區塊BLK (k+2)接觸之一狹縫SLT被稱為「SLTc」。與圖紙上側上之一區塊BLK (k+3)接觸之一狹縫SLT被稱為「SLTd」。即，複數組狹縫SLTa、SLTb、SLTc及SLTd沿Y方向配置於記憶體胞陣列10中。
複數個狹縫SHE經配置於記憶體區域MA1及MA2之各者中。對應於記憶體區域MA1之狹縫SHE經設置以便與記憶體區域MA1相交，且沿Y方向配置。對應於記憶體區域MA2之狹縫SHE經設置以便與記憶體區域MA2相交，且沿Y方向配置。在此實例中，四個狹縫SHE經安置於任何兩個相鄰狹縫SLT之間。狹縫SHE具有其中一絕緣體經掩埋於內部之一結構。狹縫SHE經由狹縫SHE而劃分彼此相鄰之互連件(至少選擇閘極線SGD)。在此實例中，藉由狹縫SLT及SHE分段之區之各者對應於一個串單元SU。
鉤連區域HA含有沿Y方向配置之複數個鉤連部件HP。各鉤連部件HP經安置用於每兩個區塊BLK。換言之，各鉤連部件HP經安置於夾置於兩個狹縫SLT之間的一區中，該兩個狹縫SLT夾置鉤連區域HA內之兩個相鄰區塊BLK。各鉤連部件HP與兩個相鄰區塊區域之間的一邊界重疊。關於在鉤連部件HP與一組兩個此等區塊區域之間沿Y方向之一位置關係，鉤連部件HP經設置於兩個區塊區域之各者中與鉤連部件HP重疊之邊界側上之一部分區域內。在後文中，一奇數鉤連部件HP亦被稱為「HPo」，且一偶數鉤連部件HP亦被稱為「HPe」。例如，鉤連部件HPo經安置於鉤連區域HA內之一組區塊BLK0及BLK1與一組區塊BLK4及BLK5之各者中。鉤連部件HPe經安置於鉤連區域HA內之一組區塊BLK2及BLK3與一組區塊BLK6及BLK7之各者中。
各鉤連部件HP包含沿X方向配置之接觸區域CCT及C3T。接觸區域CCT包含堆疊式互連件(例如，字線WL0至WL7)之一台階狀結構。接觸區域C3T係穿透堆疊式互連件之一結構之一絕緣區域。堆疊式互連件圍繞接觸區域C3T延伸，且在記憶體區域MA1與MA2之間電耦合於與沿Y方向之一組兩個區塊區域之一邊界相對之一區域中。具體而言，在區塊BLK0中，包含接觸區域CCT及C3T之鉤連部件HP經安置成沿Y方向更靠近於狹縫SLTa與SLTb之間的狹縫SLTb側，且記憶體區域MA1內之堆疊式互連件及記憶體區域MA2內之堆疊式互連件連續地設置於接觸區域C3T與狹縫SLTa之間。
一個狹縫SLT與各鉤連部件HP相交。一個狹縫SLT劃分共用各區塊BLK之一鉤連部件HP之兩個相鄰區塊BLK之堆疊式互連件之一台階狀結構。具體而言，對應於區塊BLK0及BLK1之鉤連部件HPo與對應於區塊BLK4及BLK5之鉤連部件HPo之各者藉由狹縫SLTb被劃分。對應於區塊BLK2及BLK3之鉤連部件HPe與對應於區塊BLK6及BLK7之鉤連部件HPe之各者藉由狹縫SLTd被劃分。
在鉤連區域HA中，各鉤連部件HP之接觸區域CCT及C3T交替地安置。具體而言，鉤連部件HPe中之接觸區域CCT及C3T之配置類似於沿X方向倒置之鉤連部件HPo中之接觸區域CCT及C3T之配置。即，在鉤連部件HPo中，接觸區域CCT經安置於記憶體區域MA1側上，且接觸區域C3T經安置於記憶體區域MA2側上。在鉤連部件HPe中，接觸區域C3T經安置於記憶體區域MA1側上，且接觸區域CCT經安置於記憶體區域MA2側上。
在記憶體胞陣列10中，圖4中所展示之佈局沿Y方向重複地安置。包含於根據第一實施例之半導體記憶體裝置1中之記憶體胞陣列10之平面佈局不限於上述佈局。例如，可自由地設計安置於任何兩個相鄰狹縫SLT之間的狹縫SHE之數目。可基於安置於相鄰狹縫SLT之間的狹縫SHE之數目而改變形成於任何兩個相鄰狹縫SLT之間的串單元SU之數目。
[1-3-2] 記憶體區域MA中之記憶體胞陣列10之結構
(記憶體區域MA中之記憶體胞陣列10之平面佈局)
圖5展示包含於根據第一實施例之半導體記憶體裝置1中之記憶體區域MA中之記憶體胞陣列10之一詳細平面佈局之一實例，其集中於包含一個區塊BLK (即，串單元SU0至SU4)之一區。如圖5中所展示，記憶體胞陣列10包含記憶體區域MA中之複數個記憶體柱MP、複數個接觸件CV及複數個位元線BL。另外，各狹縫SLT包含一接觸件LI及一間隔物SP。
記憶體柱MP之各者用作例如單一NAND串NS。記憶體柱MP以例如一24列交錯配置定位於兩個相鄰狹縫SLT之間的一區域中。例如，單一狹縫SHE與自圖式上側計數之第五列、第十列、第十五列及第二十列中之各組記憶體柱MP重疊。
其之各者沿Y方向延伸之位元線BL沿X方向配置。各位元線BL經安置以便與各串單元SU中之至少一個記憶體柱MP重疊。在此實例中，兩個位元線BL與各記憶體柱MP重疊。一接觸件CV經設置於一記憶體柱MP與重疊於記憶體柱MP之位元線BL之一者之間。各記憶體柱MP憑藉接觸件CV電耦合至一對應位元線BL。
然而，在藉由狹縫SHE重疊之一記憶體柱MP與一位元線BL之間省略一接觸件CV。換言之，在接觸兩個不同選擇閘極線SGD之一記憶體柱MP與一位元線BL之間省略一接觸件CV。設置於任何兩個相鄰狹縫SLT之間的記憶體柱MP、狹縫SHE等之數目及配置不限於使用圖5所描述之組態，且可酌情修改。可自由地設計與各記憶體柱MP重疊之位元線BL之數目。
接觸件LI係具有沿X方向延伸之一部分之一導體。間隔物SP係設置於接觸件LI之一側表面上之一絕緣體。接觸件LI及沿Y方向相鄰於接觸件LI之一導體藉由間隔物SP而隔開且絕緣。接觸件LI用作例如源極線SL之一部件。
(記憶體區域MA中之記憶體胞陣列10之截面結構)
圖6係沿著圖5中之線VI-VI截取、展示包含於根據第一實施例之半導體記憶體裝置1中之記憶體區域MA中之記憶體胞陣列10之一截面結構之一實例之一截面視圖。如圖6中所展示，記憶體胞陣列10包含導電層21至25。導電層21至25經設置於半導體基板20上方。
具體而言，導電層21經設置於半導體基板20上方，其中一絕緣層經內插於導電層21與半導體基板20之間。在半導體基板20與導電層21之間的絕緣層中，例如設置對應於列解碼器模組15、感測放大器模組16等之電路，儘管在圖式中省略其圖解。導電層21經形成為例如沿著XY平面擴展之一板形狀，且用作源極線SL。導電層21含有例如磷摻雜矽。
導電層22經設置於導電層21上方，其中一絕緣層經內插於導電層22與導電層21之間。導電層22經形成為例如沿著XY平面擴展之一板形狀，且用作選擇閘極線SGS。導電層22含有例如鎢。
絕緣層及導電層23交替地堆疊於導電層22上方。導電層23各形成為例如沿著XY平面擴展之一板形狀。堆疊式導電層23分別用作自半導體基板20側呈升序之字線WL0至WL7。導電層23含有例如鎢。
導電層24經設置於最上導電層23之上方，其中一絕緣層經內插於導電層24與最上導電層23之間。導電層24經形成為例如沿著XY平面擴展之一板形狀。導電層24用作選擇閘極線SGD。導電層24含有例如鎢。
導電層25經設置於導電層24上方，其中一絕緣層經內插於導電層25與導電層24之間。導電層25例如經形成為沿Y方向延伸之一直線形狀，且用作一位元線BL。即，複數個導電層25沿X方向配置於圖式中未展示之一區中。導電層25含有例如銅。
記憶體柱MP之各者沿Z方向延伸，且穿透導電層22至24。另外，記憶體柱MP之各者包含例如一芯構件30、一半導體層31及一堆疊式膜32。芯構件30沿Z方向延伸。例如，芯構件30之一上端包含於最上導電層24上方之一層中，且芯構件30之一下端包含於其中設置有導電層21之一層中。半導體層31例如覆蓋芯構件30之周邊。半導體層31之部件在記憶體柱MP之一下部分處與導電層21接觸。除半導體層31與導電層21接觸之部分之外，堆疊式膜32覆蓋半導體層31之側表面及底表面。芯構件30例如含有諸如氧化矽之絕緣體。半導體層31含有例如矽。
在記憶體柱MP之上述結構中，記憶體柱MP與導電層22彼此相交之一部分用作一選擇電晶體ST2。記憶體柱MP與各導電層23彼此相交之一部分用作一記憶體胞電晶體MT。記憶體柱MP與導電層24彼此相交之一部分用作一選擇電晶體ST1。
一柱形接觸件CV經設置於記憶體柱MP中之半導體層31之一上表面上。在所繪示區域中，展示分別對應於六個記憶體柱MP中之兩個記憶體柱MP之兩個接觸件CV。一接觸件CV在一未繪示區域中耦合至不與狹縫SHE重疊且在所繪示區域中未耦合至一接觸件CV之一記憶體柱MP。
單一導電層25，即，單一位元線BL，係與接觸件CV之上表面接觸。在藉由狹縫SLT及SHE分段之各空間中，單一接觸件CV經耦合至單一導電層25。此意謂(例如)，經安置於相鄰狹縫SLT與SHE之間的一個記憶體柱MP及經安置於兩個相鄰狹縫SHE之間的一個記憶體柱MP係電耦合至各導電層25。
狹縫SLT經形成為(例如)沿著XZ平面擴展之一形狀，且劃分導電層22至24。在狹縫SLT中，接觸件LI係沿著狹縫SLT設置，且間隔物SP係至少設置於接觸件LI與導電層22至24之間。接觸件LI之一上端係包含在經安置於導電層24與導電層25之間的一層中。接觸件LI之一下端係與(例如)導電層21接觸。根據記憶體胞陣列10之結構，可省略狹縫SLT中之接觸件LI。
狹縫SHE經形成為(例如)沿著XZ平面擴展之一板形狀，且劃分導電層24。狹縫SHE之一上端係包含在經安置於導電層24與導電層25之間的層中。狹縫SHE之一下端係包含在(例如)經安置於最上導電層23與導電層24之間的一層中。狹縫SHE(例如)含有諸如氧化矽之一絕緣體。應注意，狹縫SHE之上端及狹縫SLT之上端可被設計成處於相同高度或不同高度。另外，狹縫SHE之上端及記憶體柱MP之一上端可被設計成處於相同高度或不同高度。
圖7係沿著圖6中之線VII-VII截取、展示根據第一實施例之半導體記憶體裝置1中之記憶體柱MP之一平面結構之一實例之一平面視圖。更具體而言，圖7展示在平行於半導體基板20之表面且包含導電層23之一層中之記憶體柱MP之一截面結構。
如圖7中所展示，堆疊式膜32包含例如一隧道絕緣膜33、一絕緣膜34及一區塊絕緣膜35。在包含導電層23之層中，芯構件30經設置例如於記憶體柱MP之中間。半導體層31包圍芯構件30之側表面。隧道絕緣膜33包圍半導體層31之側表面。絕緣膜34包圍隧道絕緣膜33之側表面。區塊絕緣膜35包圍絕緣膜34之側表面。導電層23包圍區塊絕緣膜35之側表面。
半導體層31用作記憶體胞電晶體MT0至MT7與選擇電晶體ST1及ST2之一通道(電流路徑)。隧道絕緣膜33及區塊絕緣膜35之各者含有諸如氧化矽。絕緣膜34用作記憶體胞電晶體MT之一電荷儲存層，且含有例如氮化矽。以此方式，記憶體柱MP之各者用作一NAND串NS。
[1-3-3] 鉤連區域HA中之記憶體胞陣列10之結構
在後文中，將描述包含於根據第一實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一結構。應注意，設置於鉤連部件HPo中之堆疊式互連件及接觸件與設置於鉤連部件HPe中之堆疊式互連件及接觸件具有例如沿X方向之對稱結構。由於鉤連部件HPo及HPe之結構類似，因此下文將描述包含鉤連部件HPo之一區域。
(鉤連區域HA中之記憶體胞陣列10之平面佈局)
圖8展示包含於根據第一實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一詳細平面佈局之一實例，其集中於與對應於鉤連區域HPo之兩個區塊BLK0及BLK1相對應之一區域。另外，圖8展示鉤連區域HA附近之記憶體區域MA1及MA2之各者之一部件。
如圖8中所展示，在鉤連區域HA中，一選擇閘極線SGD具有未被上互連層(導電層)覆蓋之一部分(平台狀部分)。在接觸區域CCT中，選擇閘極線SGS及字線WL0至WL7之各者具有未被上導電層覆蓋之一平台狀部分。接觸區域C3T係不包含選擇閘極線SGS及SGD與字線WL0至WL7之一區域。
在鉤連區域HA中未被上互連層覆蓋之部分之形狀類似於一台階、平台、邊沿等。具體而言，台階個別地設置於選擇閘極線SGS與字線WL0之間，在字線WL0與WL1之間，...，在字線WL6與WL7之間及在字線WL7與選擇閘極線SGD之間。在此實例中，字線WL0至WL7之部件經設置成在接觸區域CCT中沿X方向具有層級差之一階梯圖案。
在鉤連區域HA中，記憶體胞陣列10包含複數個接觸件CC及複數個接觸件C3。接觸件CC分別設置於各區塊BLK中之選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD0至SGD4之平台狀部分上。接觸件C3經設置於接觸區域C3T中以便對應於選擇閘極線SGS及字線WL0至WL7。設置於鉤連部件HP中及區塊BLK之一者中之一區域中之接觸件CC及C3例如安置成一直線。此等接觸件不一定安置成一直線，但可經安置以彼此垂直地偏移。
耦合至NAND串NS之各堆疊式互連件例如經由一組接觸件CC及C3電耦合至列解碼器模組15。在此實例中，選擇閘極線SGS及字線WL0至WL7之各者經由安置於鉤連區域HA中之一組接觸件CC及C3耦合至列解碼器模組15。選擇閘極線SGD可經由類似於字線WL之通道之一通道耦合至列解碼器模組15，或可經由鉤連區域HA外部之一區域耦合至列解碼器模組15。
在鉤連部件HPo中對應於區塊BLK0 (BLKe)之一部分及對應於區塊BLK1 (BLKo)之一部分例如具有相對於狹縫SLTb沿Y方向之對稱結構。類似地，在鉤連部件HPe (未展示)中對應於區塊BLK2 (BLKe)之一部分及對應於區塊BLK3 (BLKo)之一部分例如具有以狹縫SLTd為一對稱軸之沿Y方向之對稱結構。接著，在相鄰鉤連部件HPo及HPe中，鉤連部件HPo之接觸區域CCT及鉤連部件HPe之接觸區域C3T彼此相鄰，且鉤連部件HPe之接觸區域CCT及鉤連部件HPo之接觸區域C3T彼此相鄰。
圖9展示包含於根據第一實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一詳細平面佈局之一實例，其集中於與對應於鉤連部件HPo之區塊BLK1及對應於鉤連部件HPe之區塊BLK2相對應之一區域上。另外，圖9中亦展示用於耦合於接觸件CC與C3之間的互連件。
如圖9中所展示，記憶體胞陣列10包含鉤連區域HA中之複數個導電層26。導電層26經設置以便對應於各自組接觸件CC及接觸件C3。接著，導電層26電耦合對應於區塊BLKo及鉤連部件HPo之接觸件CC與對應於相鄰於區塊BLKo及鉤連部件HPe之區塊BLKe之接觸件C3。
具體而言，分別耦合至區塊BLK1之選擇閘極線SGS及字線WL0至WL7且包含於鉤連部件HPo之接觸區域CCT中之九個接觸件CC分別耦合至包含於對應於區塊BLK2之鉤連部件HPe之接觸區域C3T中之九個接觸件C3。此等組接觸件CC及C3之各者例如經由單一導電層26電耦合。接著，沿X方向配置耦合至區塊BLK1之堆疊式互連件之複數個導電層26。
類似地，分別耦合至區塊BLK2之選擇閘極線SGS及字線WL0至WL7且包含於鉤連部件HPe之接觸區域CCT中之九個接觸件CC分別耦合至包含於對應於區塊BLK1之鉤連部件HPo之接觸區域C3T中之九個接觸件C3。此等組接觸件CC及C3之各者例如經由單一導電層26電耦合。接著，沿X方向配置耦合至區塊BLK2之堆疊式互連件之複數個導電層26。
上述導電層26亦在一未繪示區域中電耦合對應於區塊BLKo及鉤連部件HPo之接觸件CC與對應於相鄰於區塊BLKe及鉤連部件HPe之區塊BLKo之接觸件C3。即，對應於一鉤連部件HPo之兩個區塊BLK分別經由兩個相鄰鉤連部件Hpe耦合至列解碼器模組15。對應於一鉤連部件HPe之兩個區塊BLK分別經由兩個相鄰鉤連部件Hpo耦合至列解碼器模組15。
耦合至區塊BLK1之堆疊式互連件之複數個導電層26及耦合至區塊BLK2之堆疊式互連件之複數個導電層26經設置於同一互連層中。換言之，耦合至區塊BLK1之堆疊式互連件之導電層26及耦合至區塊BLK2之堆疊式互連件之導電層26沿X方向配置。即，包含於相鄰鉤連部件HPo及HPe中之複數個導電層26沿X方向配置。
(鉤連區域HA中之記憶體胞陣列10之截面結構)
圖10係沿著圖9中之線X-X截取、展示包含於根據第一實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一截面結構之一實例之一截面視圖。另外，圖10亦展示包含鉤連部件HPo及在鉤連區域HA附近之記憶體區域MA之一部件之截面。
如圖10中所展示，在鉤連區域HA中，導電層22、23及24之對應於字線WL與選擇閘極線SGD及SGS之部件經設置成一階梯圖案。接觸區域CCT包含其中導電層22及23經設置成一階梯圖案之一部分。接觸件CC經設置於選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD之各自平台狀部分上。單一導電層26經設置於各接觸件CC上。由此，導電層22、23及24與相關聯於其之導電層26經由接觸件CC電耦合。導電層26包含於例如具有相同於導電層25之高度之高度之一層中。
在接觸區域C3T中，例如，導電層21之對應於源極線SL之一部件被一絕緣層INS替換。接著，複數個接觸件C3穿透絕緣層INS。即，各接觸件C3與導電層21分離且電絕緣。另外，鉤連區域HA中之記憶體胞陣列10包含經設置以便分別對應於導電層26之複數個導電層27。各導電層27經耦合至包含於列解碼器模組15中之電晶體TR。
圖11係沿著圖9中之線XI-XI截取、展示包含於根據第一實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一截面結構之一實例之一截面視圖。另外，圖11展示包含鉤連部件HPo及HPe之截面，及相關聯於區塊BLK1之字線WL5與列解碼器模組15之間的耦合之一組態。
如圖11中所展示，一個接觸件CC經耦合於導電層23之對應於區塊BLK1之字線WL5之平台狀部分上。接觸件CC經耦合至導電層26，該導電層26具有自區塊BLK1朝向區塊BLK2延伸之一部分。設置於對應於區塊BLK2之接觸區域C3T中之一接觸件C3經耦合至導電層26。接觸件C3經耦合至與一相關聯電晶體TR (未展示)耦合之導電層27。
因此，對應於區塊BLK1之字線WL5之導電層23經由區塊BLK1中之接觸件CC、區塊BLK2中之接觸件C3與導電層26及27電耦合至列解碼器模組15中之電晶體TR。其他堆疊式互連件可以相同於上述字線WL5之方式耦合至列解碼器模組15。在此實例中，一組接觸件CC及C3未經由導電層26上方之一層中之互連件耦合。以此方式，較佳的是，僅一個互連層用於接觸件CC與C3之間的耦合。
[1-4] 第一實施例之有利效應
根據第一實施例之上述半導體記憶體裝置1可抑制半導體記憶體裝置1之製造成本。在後文中，將使用一比較實例描述根據第一實施例之半導體記憶體裝置1之有利效應之細節。
在包括三維堆疊式記憶體胞之一半導體記憶體裝置中，藉由例如堆疊式互連件之替換處理來形成諸如字線WL之堆疊式互連件。簡單而言，在堆疊式互連件之替換處理中以一交替方式形成絕緣層及犧牲構件。藉由選擇性地移除犧牲構件且在自其移除犧牲構件之一空間中形成導體，形成諸如字線WL之堆疊式互連件。接著，已知其中此等堆疊式互連件經安置於諸如一列解碼器模組之周邊電路上方之一結構。
圖12展示根據第一實施例之一比較實例之半導體記憶體裝置1中之記憶體胞陣列10之一平面佈局之一實例，其展示類似於圖4中所展示之區之一區。如圖12中所展示，第一實施例之比較實例中之記憶體胞陣列10包含內含鉤連部件HPo及HPe之鉤連區域HA。第一實施例之比較實例中之鉤連部件HP包含接觸區域CCT及兩個接觸區域C4T。
第一實施例之比較實例中之接觸區域CCT具有其中自第一實施例之鉤連部件HP省略接觸區域C3T之一組態。接觸區域C4T經安置於自其省略第一實施例之接觸區域C3T之一區域中之相鄰狹縫SLT之間。接著，在第一實施例之比較實例中，儘管省略圖解，但堆疊式互連件及列解碼器模組15以相同於第一實施例中之方式經由相鄰區塊BLK耦合。
圖13展示根據第一實施例之比較實例之半導體記憶體裝置1中之記憶體胞陣列10之一截面結構之一實例，其展示類似於圖11中所展示之區之一區。如圖13中所展示，第一實施例之比較實例中之接觸區域C4T例如被兩個壁部件WP夾置。壁部件WP具有例如其中嵌入有一絕緣體之一結構。被兩個壁部件WP夾置之區域包含其中犧牲構件SM未藉由替換處理而被導體替換之部分。接著，設置一接觸件C4以穿透該部分。接觸件C4以相同於第一實施例之接觸件C3之方式耦合導電層26及27。
根據第一實施例之比較實例之半導體記憶體裝置1具有其中鉤連部件HP之接觸區域CCT如上文所描述般以一交替方式安置於鉤連區域HA中之一結構。因此，根據第一實施例之比較實例之半導體記憶體裝置1可藉由導電層26耦合接觸件CC及C4，該導電層26具有具沿Y方向延伸之一部分之一簡單形狀，由此簡化鉤連區域HA內之互連佈局。
另一方面，在根據第一實施例之比較實例之半導體記憶體裝置1中，可藉由設置壁部件WP來形成其中可安置有穿透堆疊式互連件之接觸件C4之接觸區域C4T。為了形成接觸區域C4T，至少形成對應於壁部件WP之狹縫之一程序及用絕緣體填充狹縫之一程序係必需的。即，在第一實施例之比較實例中，歸因於接觸區域C4T之形成，製造成本可能隨製造程序增加而增加。
相比之下，在根據第一實施例之半導體記憶體裝置1中，各鉤連部件HP包含自其移除台階狀結構之最下部分之接觸區域C3T。接觸區域C3T可經形成為形成接觸區域CCT之台階狀結構之程序之一延伸部。具體而言，對於接觸區域C3T之形成而言，用於形成接觸區域CCT之台階狀結構之一遮罩係適當的。
因此，根據第一實施例之半導體記憶體裝置1與第一實施例之比較實例相較可減少製造程序之數目，且可抑制該半導體記憶體裝置之製造成本。另外，根據第一實施例之半導體記憶體裝置1可以相同於第一實施例之比較實例之方式藉由導電層26耦合接觸件CC及C3，該導電層26具有具沿Y方向延伸之一部分之一簡單形狀，由此簡化鉤連區域HA內之互連佈局。
[2] 第二實施例
根據一第二實施例之一半導體記憶體裝置1具有其中相對於根據第一實施例之半導體記憶體裝置1修改鉤連區域HA中之結構之一組態。在後文中，將描述根據第二實施例之半導體記憶體裝置1中不同於第一實施例之點。
[2-1] 半導體記憶體裝置1之結構
(鉤連區域HA中之記憶體胞陣列10之平面佈局)
圖14展示包含於根據第二實施例之半導體記憶體裝置1中之一鉤連區域HA中之一記憶體胞陣列10之一平面佈局之一實例，其展示對應於八個區塊BLK0至BLK7之區。在以下描述中，一「上側」指示其中描述圖式之紙張上之一上側。一「下側」指示其中描述圖式之紙張上之一下側。一「左側」指示其中描述圖式之紙張上之一左側。一「右側」指示其中描述圖式之紙張上之一右側。
如圖14中所展示，第二實施例之記憶體胞陣列10之一鉤連部件HP之一結構不同於第一實施例之記憶體胞陣列10之鉤連部件HP之結構。具體而言，鉤連部件HPo及HPe之各者沿X方向之寬度小於鉤連區域HA沿X方向之寬度之一半。鉤連部件HPo及HPe之各者沿Y方向之寬度大於夾置記憶體區域MA內之兩個區塊BLK之兩個狹縫SLT之間的長度。各鉤連部件HPo相對於鉤連區域HA之一中線安置於左側上。各鉤連部件HPe相對於鉤連區域HA之中線安置於右側上。換言之，奇數鉤連部件HPo沿Y方向配置。偶數鉤連部件HPe沿Y方向配置。接著，一偶數鉤連部件HPe不包含於相鄰奇數鉤連部件HPo之間。一奇數鉤連部件HPo不包含於相鄰偶數鉤連部件HPe之間。
各鉤連部件HP包含接觸區域CCT1、CCT2及C3T。接觸區域CCT1經安置於鉤連部件HP中之一上側上，且與奇數區塊BLKe相關聯。接觸區域CCT2經安置於鉤連部件HP中之一下側上，且與偶數區塊BLKo相關聯。接觸區域C3T沿Y方向夾置於接觸區域CCT1與CCT2之間。鉤連部件HPe中之接觸區域CCT1、CCT2及C3T之佈局例如類似於沿X方向倒置之鉤連部件HPo中之接觸區域CCT1、CCT2及C3T之佈局。
另外，在第二實施例中，隨著各鉤連部件HP沿Y方向之寬度增加，狹縫SLTa及SLTc在鉤連區域HA中具有一曲柄形狀。具體而言，狹縫SLTa具有在相鄰於鉤連部件HPo之一部分處彎曲至上側且在相鄰於鉤連部件HPe之一部分處彎曲至下側之一形狀。另一方面，狹縫SLTc具有在相鄰於鉤連部件HPo之一部分處彎曲至下側且在相鄰於鉤連部件HPe之一部分處彎曲至上側之一形狀。
更具體而言，狹縫SLTa之設置於鉤連區域HA內之左側上之一部分相對於狹縫SLTa之設置於記憶體區域MA1中之一部分偏移至上側。狹縫SLTa之設置於鉤連區域HA內之右側上之一部分相對於狹縫SLTa之設置於記憶體區域MA2中之一部分偏移至下側。另一方面，狹縫SLTc之設置於鉤連區域HA內之左側上之一部分相對於狹縫SLTc之設置於記憶體區域MA1中之一部分偏移至下側。狹縫SLTc之設置於鉤連區域HA內之右側上之一部分相對於狹縫SLTc之設置於記憶體區域MA2中之一部分偏移至上側。
例如，在夾置區塊BLK0及BLK1之狹縫SLTa及SLTc中，狹縫SLTc之曲柄形狀與狹縫SLTa之曲柄形狀一致，該狹縫SLTa相對於在狹縫SLTa與SLTc之間作為一對稱軸之狹縫SLTb倒置。類似地，在夾置區塊BLK2及BLK3之狹縫SLTc及SLTa中，狹縫SLTa之曲柄形狀與狹縫SLTc之曲柄形狀一致，該狹縫SLTc相對於在狹縫SLTc與SLTa之間作為一對稱軸之狹縫SLTd倒置。
如上文所描述，一個鉤連部件HP沿Y方向內插於其等之間的相鄰狹縫SLTa與SLTc之間的一距離根據記憶體胞陣列10內之位置而變化。例如，夾置區塊BLK4及BLK5之狹縫SLTa與SLTc之間的一距離被定義為記憶體區域MA1及MA2中之「L1」、相鄰於鉤連區域HA內之記憶體區域MA1之一部分處之「L2」及相鄰於鉤連區域HA內之記憶體區域MA2之一部分處之「L3」。在此情況下，L2大於L1，且L3小於L1。
另外，在此實例中，夾置區塊BLK2及BLK3之狹縫SLTa與SLTc之間的一距離被設計成記憶體區域MA1及MA2中之「L1」、相鄰於鉤連區域HA內之記憶體區域MA1之一部分處之「L3」及相鄰於鉤連區域HA內之記憶體區域MA2之一部分處之「L2」。在此情況下，L2+L3=L1×2。即，在記憶體區域MA及鉤連區域HA內，相鄰狹縫SLTa之間的一距離及狹縫SLTc之間的一距離，包含曲柄狀部分，近似相等。
圖15展示包含於根據第二實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一詳細平面佈局之一實例，其展示對應於四個區塊BLK3至BLK6之一區。由於鉤連部件HPo之佈局類似於鉤連部件HPe之佈局，下文將描述鉤連部件HPo。
如圖15中所展示，在鉤連部件HPo中，接觸區域CCT1及CCT2之各者包含類似於第一實施例之台階狀結構之台階狀結構。台階狀結構包含例如選擇閘極線SGS及字線WL0至WL7之平台狀部分。接著，在包含於接觸區域CCT1中之選擇閘極線SGS及字線WL0至WL7之平台狀部分上分別設置接觸件CC。在包含於接觸區域CCT2中之選擇閘極線SGS及字線WL0至WL7之平台狀部分上分別設置接觸件CC。
接觸區域C3T係以相同於第一實施例中之方式穿透堆疊式互連件之一結構之一絕緣區域。在第二實施例中，接觸區域C3T藉由狹縫SLTb被劃分。接著，接觸區域C3T在狹縫SLTb上方之一區域中包含分別對應於接觸區域CCT1內之複數個接觸件CC之複數個接觸件C3，且在狹縫SLTb下方之一區域中包含分別對應於接觸區域CCT2內之複數個接觸件CC之複數個接觸件C3。
接觸區域CCT1內之接觸件CC例如沿X方向配置。接觸區域CCT2內之接觸件CC例如沿X方向配置。對應於接觸區域C3T內之區塊BLK4之接觸件C3例如沿X方向配置。對應於接觸區域C3T內之區塊BLK5之接觸件C3例如沿X方向配置。此等接觸件不一定安置成一直線，但可經安置成彼此垂直地偏移。
圖16展示包含於根據第二實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一詳細平面佈局之一實例，其展示於類似圖15中所展示之區之一區。
如圖16中所展示，鉤連部件HPo在狹縫SLTb上方之一區域中包含對應於區塊BLK4 (BLKe)之複數個導電層26。導電層26之各者電耦合狹縫SLTb上方之區域中之一組接觸件CC及C3。設置於狹縫SLTb上方之區域中之導電層26沿X方向配置。
類似地，鉤連部件HPo在狹縫SLTb下方之區域中包含對應於區塊BLK5 (BLKo)之複數個導電層26。導電層26之各者電耦合狹縫SLTb下方之區域中之一組接觸件CC及C3。設置於狹縫SLTb下方之區域中之導電層26沿X方向配置。
另外，對應於區塊BLK4 (BLKe)之一組導電層26及對應於區塊BLK5 (BLKo)之一組導電層26沿Y方向配置於同一鉤連部件HPo內。
如上文所描述，對應於區塊BLKe之導電層26經安置於相鄰狹縫SLTa與SLTb之間的一區域中，且對應於區塊BLKo之導電層26經安置於相鄰狹縫SLTb與SLTc之間的一區域中。鉤連部件HPe之一組態例如類似於以Y軸為一對稱軸而倒置之鉤連部件HPo之組態。
(鉤連區域HA中之記憶體胞陣列10之截面結構)
圖17及圖18展示包含於根據第二實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一截面結構之一實例。另外，圖17展示沿著圖16中之線XVII-XVII截取之記憶體胞陣列10之一截面。圖18展示沿著圖16中之線XVIII-XVIII截取之記憶體胞陣列10之一截面。
如圖17中所展示，分別在接觸區域CCT1中之選擇閘極線SGS及字線WL0至WL7之平台狀部分上以相同於第一實施例中之方式設置接觸件CC。類似地，分別在亦在接觸區域CCT2中之選擇閘極線SGS及字線WL0至WL7之平台狀部分上設置接觸件CC。接著，在各接觸件CC上設置單一導電層26。由此，導電層22及23之各者與相關聯導電層26經由接觸件CC電耦合。
如圖18中所展示，各導電層26包含於藉由一相關聯區塊BLK及相鄰狹縫SLT而分段之一區域中。具體而言，例如，與區塊BLK4之字線WL3相關聯之導電層26包含於藉由夾置區塊BLK4之狹縫SLTa及SLTb分段之一區域中。與區塊BLK5之字線WL3相關聯之導電層26包含於由藉由夾置區塊BLK5之狹縫SLTb及SLTc分段之一區域中。接著，各導電層26經由安置於接觸區域C3T中之接觸件C3耦合至與一電晶體TR (未展示)耦合之一導電層27。
以此方式，各區塊BLK中之字線WL經由接觸件CC及C3與安置於藉由區塊BLK及相鄰狹縫SLT分段之一區域中之導電層26電耦合至列解碼器模組15內之電晶體TR。應注意，在此實例中，一組接觸件CC及C3未以相同於第一實施例中之方式經由導電層26上方之一層中之互連件耦合。因而，較佳的是，僅一個互連層用於接觸件CC與C3之間的耦合。根據第二實施例之半導體記憶體裝置1之其他組態相同於第一實施例之半導體記憶體裝置1之組態。
[2-2] 第二實施例之有利效應
如上文所描述，根據第二實施例之半導體記憶體裝置1包含以一交替方式安置於鉤連區域HA左邊及右邊之複數個鉤連部件HP。第二實施例中之鉤連部件HP沿X方向之寬度小於第一實施例中之鉤連部件HP沿X方向之寬度。在第二實施例中，狹縫SLTa及SLTc具有一曲柄形狀以便固定用於形成一多列台階狀結構之一區域。
由此，根據第二實施例之半導體記憶體裝置1可配置用於耦合一組接觸件CC及C3而無需跨越區塊BLK之一互連件(導電層26)。因此，根據第二實施例之半導體記憶體裝置1可減小其中複數個導電層26經設置於鉤連區域HA中之一區域，且減輕鉤連區域HA中之互連佈局之難度。
[3] 第三實施例
根據一第三實施例之一半導體記憶體裝置1具有其中相對於根據第二實施例之半導體記憶體裝置1修改鉤連部件HP中之結構之一組態。在後文中，將描述根據第三實施例之半導體記憶體裝置1中不同於第一實施例及第二實施例之點。
[3-1] 半導體記憶體裝置1之結構
(鉤連區域HA中之記憶體胞陣列10之平面佈局)
圖19展示包含於根據第三實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一詳細平面佈局之一實例，其展示對應於四個區塊BLK3至BLK6之一區。應注意，在本實施例中，為了簡化解釋，省略與將一接觸件耦合至選擇閘極線SGS相關之一組態之圖解。
如圖19中所展示，第三實施例之記憶體胞陣列10之一鉤連部件HP之一結構不同於第二實施例之記憶體胞陣列10之鉤連部件HP之結構。具體而言，各鉤連部件HP沿X方向劃分成接觸區域CCT1、CCT2、CCT3、C3T1及C3T2。接觸區域CCT1至CCT3沿X方向配置。接觸區域C3T1經安置於接觸區域CCT1與CCT2之間。接觸區域C3T2經安置於接觸區域CCT2與CCT3之間。
另外，鉤連部件HPo之接觸區域CCT1、CCT2、CCT3、C3T1及C3T2藉由狹縫SLTb被劃分。在狹縫SLTb上方之一區域中，接觸區域CCT1包含沿Y方向配置之字線WL0及WL1之平台狀部分，接觸區域CCT2包含沿Y方向配置之字線WL2及WL3之平台狀部分與沿Y方向配置之字線WL4及WL5之平台狀部分，且接觸區域CCT3包含沿Y方向配置之字線WL6及WL7之平台狀部分。對應於區塊BLK4 (BLKe)之字線WL0、WL2、WL4及WL6之各自平台狀部分沿X方向配置。對應於區塊BLK4 (BLKe)之字線WL1、WL3、WL5及WL7之各自平台狀部分沿X方向配置。對應於區塊BLK4 (BLKe)之字線WL2及WL4之各自平台狀部分係相鄰的。對應於區塊BLK4 (BLKe)之字線WL3及WL5之各自平台狀部分係相鄰的。
換言之，在狹縫SLTb上方之鉤連部件HPo之區域中，設置堆疊式互連件之一兩列台階狀結構。接著，藉由接觸區域C3T適當地劃分兩列台階狀結構。在此實例中，在安置於鉤連部件HPo之一內側上之接觸區域CCT2中，沿X方向為兩級設置平台狀部分。在沿X方向安置於鉤連部件HPo之端處之接觸區域CCT1及CCT3之各者中，沿X方向為一級設置平台狀部分。
接著，分別在鉤連部件HPo中之狹縫SLTb上方之接觸區域CCT1、CCT2及CCT3與字線WL0至WL7之平台狀部分上設置接觸件CC。鉤連部件HPo中之狹縫SLTb上方之接觸區域C3T1包含分別對應於字線WL0至WL3之複數個接觸件C3。鉤連部件HPo中之狹縫SLTb上方之接觸區域C3T2包含分別對應於字線WL4至WL7之複數個接觸件C3。
分別對應於字線WL0至WL3之接觸件CC分別相鄰於接觸區域C3T1內之接觸件C3。分別對應於字線WL4至WL7之接觸件CC分別相鄰於接觸區域C3T2內之接觸件C3。狹縫SLTb下方之鉤連部件HPo之一組態例如類似於以狹縫SLTb為一對稱軸而倒置之狹縫SLTb上方之鉤連部件HPo之組態。
另外，以相同於鉤連部件HPo之方式，藉由狹縫SLTd劃分鉤連部件HPe之接觸區域CCT1、CCT2、CCT3、C3T1及C3T2。鉤連部件HPe之其他組態例如類似於沿X方向倒置之鉤連部件HPo之組態。即，在狹縫SLTd上方之鉤連部件HPe之一區域中，設置相關聯於區塊BLKe之堆疊式互連件之平台狀部分與相關聯於區塊BLKe之接觸件CC及C3。在鉤連部件HPe中之狹縫SLTd下方之一區域中，設置相關聯於區塊BLKo之堆疊式互連件之平台狀部分與相關聯於區塊BLKo之接觸件CC及C3。
圖20展示包含於根據第三實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一詳細平面佈局之一實例，其展示類似於圖19中所展示之區域之一區域。
如圖20中所展示，對應於區塊BLK4 (BLKe)之複數個導電層26包含於狹縫SLTb上方之一區域中。導電層26之各者電耦合狹縫SLTb上方之區域中之一組接觸件CC及C3。例如，設置於狹縫SLTb上方之區域中且分別對應於字線WL0、WL2、WL4及WL6之導電層26沿X方向配置。設置於狹縫SLTb上方之區域中且分別對應於字線WL1、WL3、WL5及WL7之導電層26沿X方向配置。
另外，分別耦合至字線WL0及WL1之兩個導電層26包含於接觸區域CCT1及C3T1中。分別耦合至字線WL2及WL3之兩個導電層26包含於接觸區域CCT2及C3T1中。分別耦合至字線WL4及WL5之兩個導電層26包含於接觸區域CCT2及C3T2中。分別耦合至字線WL6及WL7之兩個導電層26包含於接觸區域CCT3及C3T2中。
如上文所描述，對應於區塊BLKe之導電層26經安置於相鄰狹縫SLTa與SLTb之間的一區域中。狹縫SLTb下方之鉤連部件HPo之一組態例如類似於以狹縫SLTb為一對稱軸而倒置之狹縫SLTb上方之鉤連部件HPo之一組態。另外，鉤連部件HPe之一組態例如類似於沿X方向倒置之鉤連部件HPo之組態。
(鉤連區域HA中之記憶體胞陣列10之截面結構)
圖21及圖22展示包含於根據第三實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之截面結構之實例。另外，圖21展示沿著圖20中之線XXI-XXI截取之記憶體胞陣列10之一截面。圖22展示沿著圖20中之線XXII-XXII截取之記憶體胞陣列10之一截面。
如圖21中所展示，在第三實施例中之記憶體胞陣列10中，字線WL之平台狀部分沿Y方向形成一級層級差。具體而言，區塊BLK4 (BLKe)之字線WL4及WL5之各自平台狀部分係相鄰的。區塊BLK5 (BLKo)之字線WL4及WL5之各自平台狀部分係相鄰的。另外，區塊BLK4之字線WL4之平台狀部分及區塊BLK5之字線WL4之平台狀部分經由狹縫SLTb而相鄰。
在接觸區域CCT2內經夾置於相鄰於區塊BLK4 (BLKe)之狹縫SLTa與SLTb之間的一區域中，沿Y方向配置經耦合至字線WL4之一接觸件CC及經耦合至字線WL5之一接觸件CC。類似地，在接觸區域CCT2內經夾置在相鄰於區塊BLK5 (BLKo)之狹縫SLTc與SLTb之間的一區域中，沿Y方向配置經耦合至字線WL4之一接觸件CC及經耦合至字線WL5之一接觸件CC。接著，在各接觸件CC上設置單一導電層26。由此，各導電層23及一相關聯導電層26係經由接觸件CC電耦合。
如圖22中所展示，在第三實施例中之記憶體胞陣列10中，字線WL之平台狀部分沿X方向形成兩級層級差。具體而言，字線WL2之平台狀部分及字線WL0之平台狀部分係經由接觸區域C3T1而相鄰。字線WL4之平台狀部分及字線WL2之平台狀部分在接觸區域CCT2內係相鄰的。字線WL6之平台狀部分及字線WL4之平台狀部分係經由接觸區域C3T2而相鄰。
各導電層26耦合相鄰接觸區域CCT及C3T中之接觸件CC及C3。接觸件C3耦合接觸區域C3T1或C3T2中之相關聯導電層26及27。接觸件C3與諸如字線WL之堆疊式互連件絕緣。例如，在接觸區域C3T1及C3T2中，導電層21被絕緣層INS替換。應注意，絕緣層INS可至少被設置在其中接觸件C3穿透之一部分處。接著，各導電層23經由經安置於接觸區域C3T中之接觸件C3耦合至與一電晶體TR (未展示)耦合之一導電層27。
如上文所描述，各區塊BLK中之字線WL經由接觸件CC及C3與安置於藉由區塊BLK及相鄰狹縫SLT分段之一區域中之導電層26電耦合至列解碼器模組15內之電晶體TR。應注意，在此實例中，一組接觸件CC及C3未以相同於第一實施例中之方式經由導電層26上方之一層中之互連件耦合。以此方式，較佳的是，僅一個互連層用於接觸件CC與C3之間的耦合。根據第三實施例之半導體記憶體裝置1之其他組態相同於第二實施例之半導體記憶體裝置1之組態。
[3-2] 第三實施例之有利效應
如上文所描述，根據第三實施例之半導體記憶體裝置1包含鉤連區域HA中之各區塊BLK之一多列台階狀結構。另外，在第三實施例中，狹縫SLTa及SLTc具有類似於第二實施例中之曲柄形狀之一曲柄形狀以便固定用於形成多列台階狀結構之區域。
由此，根據第三實施例之半導體記憶體裝置1可使設置於鉤連部件HP中之台階狀結構沿X方向之寬度小於第一實施例中之寬度。因此，根據第三實施例之半導體記憶體裝置1與第一實施例中之半導體記憶體裝置1相較可抑制鉤連區域HA之面積，且減小半導體記憶體裝置1之晶片面積。
應注意，在第三實施例中，已繪示其中堆疊式互連件經設置於對應於各區塊BLK之一區域中之一兩列階梯圖案中之一情況，但組態不限於此。堆疊式互連件可經設置成三列或更多列之一階梯圖案。再者在此一情況下，一接觸區域C3T適當地內插於沿X方向配置之複數個接觸區域CCT之間使得接觸件CC及C3可以相同於第三實施例中之方式藉由導電層26耦合。
[4] 第四實施例
根據一第四實施例之一半導體記憶體裝置1包含其中狹縫STS相對於根據第二實施例之半導體記憶體裝置1添加至鉤連部件HP之一組態。在後文中，將描述根據第四實施例之半導體記憶體裝置1中不同於第二實施例之點。
[4-1] 半導體記憶體裝置1之結構
(鉤連區域HA中之記憶體胞陣列10之平面佈局)
圖23展示包含於根據第四實施例之半導體記憶體裝置1中之一鉤連區域HA中之一記憶體胞陣列10之一詳細平面佈局之一實例，其展示類似於第二實施例中所描述之在圖16中所展示之區之一區。
如圖23中所展示，第四實施例中之記憶體胞陣列10具有其中複數個狹縫STS經添加至第二實施例中所描述之記憶體胞陣列10之鉤連區域HA之一組態。具體而言，各鉤連部件HP包含複數個狹縫STS。狹縫STS之一結構例如相同於狹縫SLT之結構，且具有沿X方向延伸之一部分。狹縫STS適當地安置成與其中狹縫SLTa與SLTc之間的一距離為大之一區域中之複數個接觸件CC隔開。
在此實例中，沿X方向配置之兩個狹縫STS經設置於狹縫SLTb上方之鉤連部件HPo之一區域及狹縫SLTb下方之鉤連部件HPo之一區域之各者中。類似地，沿X方向配置之兩個狹縫STS經設置於狹縫SLTd上方之鉤連部件HPe之一區域及狹縫SLTd下方之鉤連部件HPe之一區域之各者中。狹縫STS之寬度較佳地設計成等於或小於狹縫SLT之寬度以便縮短替換處理之一時間。
(鉤連區域HA中之記憶體胞陣列10之截面結構)
圖24展示包含於根據第四實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一截面結構之一實例，其展示沿著圖23中之線XXIV-XXIV截取之一截面。
如圖24中所展示，第四實施例中之鉤連區域HA中之記憶體胞陣列10之截面結構使得狹縫STS經添加至第二實施例中所描述之圖18。狹縫STS之高度近似等於狹縫SLT之高度，且狹縫STS之結構例如類似於狹縫SLT之結構。應注意，存在其中取決於狹縫STS之寬度而在狹縫STS中未形成接觸件LI之一情況。另外，狹縫STS可或可不與導電層21接觸。一絕緣層INS可經設置於狹縫STS之一底部部分處。根據第四實施例之半導體記憶體裝置1之其他組態相同於第二實施例之半導體記憶體裝置1之組態。
[4-2] 第四實施例之有利效應
根據依據第四實施例之上述半導體記憶體裝置1，可降低半導體記憶體裝置1之製造成本。在後文中，將使用一比較實例描述根據第四實施例之半導體記憶體裝置1之有利效應之細節。
圖25展示第四實施例之比較實例中之替換處理之一發展程序之一概述。第四實施例之比較實例中之複數個狹縫SLT及鉤連部件HP之配置類似於第二實施例中之複數個狹縫SLT及鉤連部件HP之配置。在替換處理中，在堆疊複數個犧牲構件之後，如圖25中所展示般形成劃分該等犧牲構件之狹縫SLTa、SLTb、SLTc及SLTd。接著，藉由經由狹縫SLTa、SLTb、SLTc及SLTd進行濕式蝕刻，選擇性地移除堆疊式犧牲構件。
基於夾置包含犧牲構件之一層堆疊之狹縫SLT之間的一距離而設定用於替換處理中之濕式蝕刻之一處理時間。具體而言，例如，在其中狹縫SLTa及SLTc在鉤連區域HA內具有一曲柄形狀之一情況下，相鄰狹縫SLTa與SLTb之間的一距離及相鄰狹縫SLTb與SLTc之間的一距離之各者局部地長。相鄰狹縫SLT之間的一距離越長，用於在遠離狹縫SLT之一部分處移除犧牲構件之時間越長。因此，在第四實施例之比較實例中，基於鉤連區域HA內之狹縫SLT之間的局部長距離而設定濕式蝕刻處理時間。
相比之下，根據第四實施例之半導體記憶體裝置1包含鉤連區域HA中之複數個狹縫STS。圖26展示第四實施例中之替換處理之一發展程序之一概述，其展示類似於圖25中所展示之區域之一區域。如圖26中所展示，在根據第四實施例之半導體記憶體裝置1中，狹縫STS經安置於其中相鄰狹縫SLT之間的一距離在鉤連區域HA中為大之一部分中。
在濕式蝕刻期間，穿過狹縫SLT且亦穿過狹縫STS移除複數個堆疊式犧牲構件。即，狹縫STS可致使在其中相鄰狹縫SLT之間的一距離為大之部分中之犧牲構件之移除在濕式蝕刻期間進行。換言之，狹縫STS可縮短用於用字線WL替換犧牲構件之一距離。
因此，與第二實施例中之半導體記憶體裝置1相較，根據第四實施例之半導體記憶體裝置1可縮短用於濕式蝕刻連同替換處理之一處理時間。即，根據第四實施例之半導體記憶體裝置1可改良與替換處理相關之一輸送量，且因此可降低半導體記憶體裝置1之製造成本。
[4-3] 第四實施例之修改
第四實施例中所描述之狹縫STS可經添加至根據第三實施例之半導體記憶體裝置1。圖27展示包含於根據第四實施例之一修改之一半導體記憶體裝置1中之一鉤連區域HA中之一記憶體胞陣列10之一詳細平面佈局之一實例。
如圖27中所展示，第四實施例之修改中之記憶體胞陣列10具有其中複數個狹縫STS經添加至第三實施例中所描述之記憶體胞陣列10之鉤連區域HA之一組態。第四實施例之修改中之狹縫STS經安置以免劃分夾置於一鉤連部件HP內之相鄰接觸區域C3T之間的一接觸區域CCT。根據第四實施例之修改之半導體記憶體裝置1之其他組態相同於第三實施例之半導體記憶體裝置1之組態。由此，根據第四實施例之修改之半導體記憶體裝置1可達成第三實施例及第四實施例之一組合之有利效應。
[5] 第五實施例
根據一第五實施例之一半導體記憶體裝置1包含其中與一鉤連部件HP相交之狹縫SLT之形狀不同於根據第一實施例之半導體記憶體裝置1之形狀之一組態。在後文中，將描述根據第五實施例之半導體記憶體裝置1中不同於第一至第四實施例之點。
[5-1] 半導體記憶體裝置1之結構
(鉤連區域HA中之記憶體胞陣列10之平面佈局)
圖28展示包含於根據第五實施例之半導體記憶體裝置1中之一鉤連區域HA中之一記憶體胞陣列10之一平面佈局之一實例，其展示類似於第一實施例中所描述之在圖4中所展示之區之一區。
如圖28中所展示，第五實施例中之記憶體胞陣列10具有其中在第一實施例中所描述之記憶體胞陣列10之鉤連區域HA中劃分與接觸區域C3T相交之狹縫SLT之一組態。具體而言，在鉤連部件HPo內之接觸區域C3T中劃分與鉤連部件HPo相交之狹縫SLTb。類似地，在鉤連部件HPe內之接觸區域C3T中劃分與鉤連部件HPe相交之狹縫SLTd。第五實施例中之狹縫SLTb及SLTd之各者可使相鄰區塊BLK之至少堆疊式互連件分離且絕緣。
(鉤連區域HA中之記憶體胞陣列10之截面結構)
圖29展示包含於根據第五實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一截面結構之一實例，其展示沿著圖28中之線XXIX-XXIX截取之一截面。具體而言，圖29展示包含四個區塊BLK1至BLK4且沿著Y方向之一截面。
如圖29中所展示，在第五實施例中之記憶體胞陣列10之接觸區域C3T中省略狹縫SLTd。類似地，在接觸區域C3T中省略狹縫SLTb，該狹縫SLTb之圖解被省略。接著，包含其中省略狹縫SLTb及SLTd之部分之接觸區域C3T具有其中嵌入有一絕緣體之一結構。因此，在第五實施例中，在其中省略狹縫SLTb及SLTd之部分中未設置絕緣層及導電層之一堆疊式結構。根據第五實施例之半導體記憶體裝置1之其他組態相同於第一實施例之半導體記憶體裝置1之組態。
[5-2] 第五實施例之有利效應
根據第五實施例之上述半導體記憶體裝置1，可改良半導體記憶體裝置1之成品率。在後文中，將使用一比較實例描述根據第五實施例之半導體記憶體裝置1中之有利效應之細節。
圖30展示第五實施例之比較實例中之替換處理之一發展程序之一實例，其展示對應於圖29之一區域之一截面。圖30之上側對應於其中在形成複數個狹縫SLT之後在替換處理中穿過狹縫SLT移除犧牲構件SM之一狀態。此後，如圖30之下側上所展示，當藉由例如CVD (化學氣相沈積)形成一導體時，用導體填充自其移除犧牲構件SM之空間。
此時，在狹縫SLTb及SLTd之與接觸區域C3T重疊之部分處，一層堆疊之一對稱性受干擾。具體而言，在狹縫SLTd與SLTc之間的一結構中，用導體填充其中在狹縫SLTc側上移除犧牲構件SM之一區域。另一方面，在狹縫SLTd側上，在狹縫SLTd之一側表面上形成導體。類似地，在狹縫SLTd與SLTa之間的一結構中，用導體填充其中在狹縫SLTa側上移除犧牲構件SM之一區域。另一方面，在狹縫SLTd側上，在狹縫SLTd之一側表面上形成導體。
以此方式，在夾置於兩個狹縫SLT之間的一結構中，待形成之導體中之一非對稱性可在接觸狹縫SLT之兩個表面之間出現。歸因於例如該結構之收縮連同金屬形成等之一影響，此一非對稱性可致使層堆疊沿所繪示箭頭之方向傾斜。該結構之傾斜在其中執行高縱橫比處理以形成堆疊式互連件之一情況下可致使缺陷。
相比之下，根據第五實施例之半導體記憶體裝置1具有其中省略狹縫SLT之與接觸區域C3T重疊之一部分之一結構。圖31展示第五實施例中之替換處理之一發展程序之一實例，其展示類似於圖30中所展示之情況之一情況。如圖31之上側上所展示，在第五實施例中，省略與接觸區域C3T重疊之狹縫SLTd。此後，如圖31之下側上所展示，當藉由例如CVD等形成一導體時，用導體填充自其移除犧牲構件SM之空間。
在根據第五實施例之半導體記憶體裝置1中，藉由省略狹縫SLTd來解決結構之非對稱性。具體而言，在狹縫SLTc與SLTa之間的一結構中，在狹縫SLTc側及狹縫SLTa側兩者上用導體填充其中移除犧牲構件SM之區域。另外，狹縫SLTc與SLTa之間的結構之一縱橫比低於第五實施例之比較實例中之一縱橫比。
因此，根據第五實施例之半導體記憶體裝置1可在替換處理中抑制接觸區域C3T中之層堆疊之傾斜之發生。因此，根據第五實施例之半導體記憶體裝置1可抑制伴隨替換處理之缺陷之出現，由此改良半導體記憶體裝置1之成品率。
另外，在根據第五實施例之半導體記憶體裝置1中，接觸件C3可經安置於其中省略狹縫SLTb及SLTd之部分處。因此，在根據第五實施例之半導體記憶體裝置1中，可改良接觸區域C3T中之接觸件C3之佈局之自由度，由此抑制設計半導體記憶體裝置1之困難。
[5-3] 第五實施例之修改
可以各種方式修改根據第五實施例之半導體記憶體裝置1。在後文中，將按順序描述第五實施例之第一、第二、第三及第四修改中不同於第五實施例之點。
(第五實施例之第一修改)
根據第五實施例之第一修改之一半導體記憶體裝置1對應於第五實施例及第二實施例之一組合。圖32展示包含於根據第五實施例之第一修改之半導體記憶體裝置1中之一鉤連區域HA中之一記憶體胞陣列10之一詳細平面佈局之一實例。
如圖32中所展示，第五實施例之第一修改中之記憶體胞陣列10具有其中在第二實施例中所描述之記憶體胞陣列10之鉤連區域HA中以相同於第五實施例中之方式劃分與接觸區域C3T重疊之狹縫SLT之一組態。因此，根據第五實施例之第一修改之半導體記憶體裝置1可達成第二實施例及第五實施例之一組合之有利效應。
應注意，若狹縫SLTa及SLTc具有如第二實施例中之一曲柄形狀，則在對應於曲柄形狀之一區域中層堆疊之非對稱性增加。因此，藉由將第五實施例應用於根據第二實施例之半導體記憶體裝置1而獲得之有利效應可大於第一實施例之有利效應。
(第五實施例之第二修改)
根據第五實施例之第二修改之一半導體記憶體裝置1對應於第五實施例及第四實施例之一組合。圖33展示包含於根據第五實施例之第二修改之半導體記憶體裝置1中之一鉤連區域HA中之一記憶體胞陣列10之一詳細平面佈局之一實例。
如圖33中所展示，第五實施例之第二修改中之記憶體胞陣列10具有其中在第四實施例中所描述之記憶體胞陣列10之鉤連區域HA中劃分與接觸區域C3T重疊之狹縫SLT之一組態。具體而言，在鉤連部件HPo內之接觸區域C3T中劃分與鉤連部件HPo相交之狹縫SLTb。類似地，在鉤連部件HPe內之接觸區域C3T中劃分與鉤連部件HPe相交之狹縫SLTd。第五實施例中之狹縫SLTb及SLTd之各者可使相鄰區塊BLK之至少堆疊式互連件分離。因此，根據第五實施例之第二修改之半導體記憶體裝置1可達成第四實施例及第五實施例之一組合之有利效應。
(第五實施例之第三修改)
根據第五實施例之第三修改之一半導體記憶體裝置1對應於第五實施例及第三實施例之一組合。圖34展示包含於根據第五實施例之第三修改之半導體記憶體裝置1中之一鉤連區域HA中之一記憶體胞陣列10之一詳細平面佈局之一實例。
如圖34中所展示，第五實施例之第三修改中之記憶體胞陣列10具有其中在第三實施例中所描述之記憶體胞陣列10之鉤連區域HA中以相同於第五實施例之第一修改中之方式劃分與接觸區域C3T1及C3T2重疊之狹縫SLT之一組態。因此，根據第五實施例之第三修改之半導體記憶體裝置1可達成第三實施例及第五實施例之一組合之有利效應。
(第五實施例之第四修改)
根據第五實施例之第四修改之一半導體記憶體裝置1對應於第五實施例及第四實施例之修改之一組合。圖35展示包含於根據第五實施例之第四修改之半導體記憶體裝置1中之一鉤連區域HA中之一記憶體胞陣列10之一詳細平面佈局之一實例。
如圖35中所展示，第五實施例之第四修改中之記憶體胞陣列10具有其中在第四實施例之修改中所描述之記憶體胞陣列10之鉤連區域HA中劃分與接觸區域C3T1及C3T2重疊之狹縫SLT之一組態。因此，根據第五實施例之第四修改之半導體記憶體裝置1可達成第四實施例及第五實施例之修改之一組合之有利效應。
[6] 第六實施例
根據一第六實施例之一半導體記憶體裝置1在一鉤連部件HP中具有不同於根據第一實施例之半導體記憶體裝置1之台階狀結構之一台階狀結構。在後文中，將描述根據第六實施例之半導體記憶體裝置1中不同於第一實施例之點。
[6-1] 半導體記憶體裝置1之結構
(鉤連區域HA中之記憶體胞陣列10之平面佈局)
圖36展示包含於根據第六實施例之半導體記憶體裝置1中之一鉤連區域HA中之一記憶體胞陣列10之一平面佈局之一實例，其展示類似於第一實施例中所描述之在圖8中所展示之區之一區。儘管未展示，但在第六實施例中之鉤連區域HA中，設置於一鉤連部件HPo中之堆疊式互連件及接觸件與設置於一鉤連部件HPe中之堆疊式互連件及接觸件例如以相同於第一實施例中之方式安置成沿X方向之一對稱結構。即，由於鉤連部件HPo及HPe之佈局類似，因此下文將描述鉤連部件HPo。應注意，在本實施例中，為了簡化解釋，省略與一接觸件至選擇閘極線SGS之耦合相關之一組態之圖解。
如圖36中所展示，第六實施例中之記憶體胞陣列10具有其中沿X方向配置之複數個字線WL之平台狀部分之配置在第一實施例中所描述之記憶體胞陣列10中之鉤連區域HA中不同之一組態。具體而言，字線WL6、WL7、WL5、WL4、WL2、WL3、WL1及WL0之各自平台狀部分按沿自接觸區域CCT朝向接觸區域C3T之一方向之順序配置。
另外，圖36展示用於形成上述台階狀結構之一遮罩之一區。具體而言，分別被雙實線之一矩形包圍之區域對應於一第一遮罩(1stMask)之開口部分。1stMask之開口部分包含內含字線WL4及WL5之平台狀部分之一矩形區域以及內含字線WL0及WL1之平台狀部分與接觸區域C3T之一矩形區域。分別被一實線之一矩形包圍之區域對應於一第二遮罩(2ndMask)之開口部分。2ndMask之開口部分包含內含字線WL6之平台狀部分之一矩形區域、內含字線WL2及WL4之平台狀部分之一矩形區域以及內含字線WL0之平台狀部分與接觸區域C3T之一矩形區域。被一四重實線之一矩形包圍之區域對應於一第三遮罩(3rdMask)之一開口部分。3rdMask之開口部分包含內含字線WL0至WL3之平台狀部分及接觸區域C3T之一矩形區域。接著，接觸區域C3T對應於一第四遮罩(4thMask)之一開口部分。
(鉤連區域HA中之記憶體胞陣列10之截面結構)
圖37係沿著圖36中之線XXXVII-XXXVII截取、展示包含於根據第六實施例之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一截面結構之一實例之一截面視圖，其展示類似於第一實施例中所描述之在圖10中所展示之區之一區。
如圖37中所展示，第六實施例中之鉤連區域HA中之記憶體胞陣列10之截面結構使得字線WL之一台階狀結構不同於第一實施例中之台階狀結構。字線WL7之平台狀部分及字線WL3之平台狀部分之各者在截面上不連續地設置。然而，如圖36中所展示，字線WL7之平台狀部分及字線WL3之平台狀部分之各者具有連續地設置於相鄰狹縫SLT之間的一部分。因此，列解碼器模組15可經由耦合至字線WL7之平台狀部分之接觸件CC將一電壓施加至字線WL7，且經由耦合至字線WL3之平台狀部分之接觸件CC將一電壓施加至字線WL3。根據第六實施例之半導體記憶體裝置1之其他組態相同於第一實施例之半導體記憶體裝置1之組態。
[6-2] 半導體記憶體裝置1之製造方法
在後文中，將參考圖38至圖42描述在包含於根據第六實施例之半導體記憶體裝置1中之鉤連區域HA中形成記憶體胞陣列10之台階狀結構之一方法之一實例。圖38至圖42之各者展示在製造根據第六實施例之半導體記憶體裝置1下之記憶體胞陣列10之一截面結構之一實例，其展示類似於圖37中所展示之區之一區。以下圖式中所繪示之一遮罩補充地展示蝕刻之一處理區域。用於階梯成形之蝕刻具有一各向異性，且例如係反應性離子蝕刻(RIE)。
首先，如圖38中所展示，堆疊犧牲構件41，且形成一記憶體柱MP。簡單而言，在堆疊犧牲構件41之前，移除一導電層21之對應於一源極線SL之一部件，且形成一絕緣層INS。接著，在導電層21上以一交替方式設置絕緣層40及犧牲構件41。待設置之犧牲構件41之層之數目對應於例如選擇閘極線SGS及SGD與字線WL之層之總數目，且字線WL可包含不用作資訊儲存之一偽字線層。接著，形成穿透複數個絕緣層40及複數個犧牲構件41之一記憶體孔，且在記憶體孔內部形成記憶體柱MP。此後，例如，在最上絕緣層40上設置一鈍化膜42。此後，儘管省略圖解，但首先根據選擇閘極線SGD之形狀而處理最上犧牲構件41。
接下來，如圖39中所展示，藉由使用第一遮罩(1stMask)進行蝕刻，移除兩組絕緣層40及犧牲構件41 (兩級處理)。接著，如圖40中所展示，藉由使用第二遮罩(2ndMask)進行蝕刻，移除一組絕緣層40及犧牲構件41 (一級處理)。之後，如圖41中所展示，藉由使用第三遮罩(3rdMask)進行蝕刻，移除四組絕緣層40及犧牲構件41 (四級處理)。由此，如圖36中所展示，形成分別對應於八個字線WL之八個平台狀部分。
接下來，如圖42中所展示，例如藉由使用第四遮罩(4thMask)進行蝕刻，移除兩組絕緣層40及犧牲構件41。由此，移除對應於接觸區域C3T之一部分之犧牲構件41。換言之，在接觸區域C3T中，形成其中移除絕緣層INS上方之犧牲構件41之一結構。
此後，藉由一絕緣體填充歸因於記憶體胞陣列10之台階狀結構所致之層級差，且對形成於晶圓上之結構之一上表面進行平面化。接著，形成劃分堆疊式犧牲構件41之狹縫SLT，且執行使用狹縫SLT之替換處理。簡要地描述，穿過狹縫SLT選擇性地移除犧牲構件41，且在自其移除犧牲構件41之一空間中形成一導體。因此，形成如圖37中所展示之堆疊式互連件之一台階狀結構。
[6-3] 第六實施例之有利效應
與第一實施例相較，將描述第六實施例之有利效應。在根據第一實施例之半導體記憶體裝置1中，例如，準備個別遮罩以形成八種類型之平台狀部分，且總共使用八種類型之遮罩。因此，在根據第一實施例之半導體記憶體裝置1中，使用包含用於形成平台狀部分之八個遮罩及用於形成接觸區域C3T之一個遮罩之至少九個遮罩來形成台階狀結構。
另一方面，製造根據第六實施例之半導體記憶體裝置1之方法使用五個遮罩來形成八種類型之平台狀部分及接觸區域C3T。因此，與第一實施例相較，製造根據第六實施例之半導體記憶體裝置1之方法可減少待用於形成一台階狀結構之遮罩之數目。減少遮罩之數目可導致節省與遮罩之生產相關之成本，且進一步減少半導體記憶體裝置1之製造程序。據此，與第一實施例相較，根據第六實施例之半導體記憶體裝置1可抑制製造成本。
[6-4] 第六實施例之修改
可以各種方式修改根據第六實施例之半導體記憶體裝置1。例如，可在包含於根據第六實施例之半導體記憶體裝置1中之記憶體胞陣列10之鉤連區域HA中形成一多列台階狀結構。圖43展示包含於根據第六實施例之修改之半導體記憶體裝置1中之鉤連區域HA中之記憶體胞陣列10之一平面佈局之一實例，其展示類似於第六實施例中所描述之在圖36中所展示之區之一區。應注意，本文中亦假定，設置於鉤連部件HPo中之堆疊式互連件及接觸件與設置於鉤連部件HPe中之堆疊式互連件及接觸件例如安置成沿X方向之一對稱結構，且下文將描述鉤連部件HPo。
如圖43中所展示，對應於區塊BLK0 (BLKe)之字線WL0、WL2、WL4及WL6之各自平台狀部分沿X方向配置。在紙張上方，對應於區塊BLK0 (BLKe)之字線WL1、WL3、WL5及WL7之各自平台狀部分沿X方向配置。換言之，在紙張上之狹縫SLTb上方之鉤連部件HPo之一區域中，設置堆疊式互連件之一兩列台階狀結構。接著，狹縫SLTb下方之鉤連部件HPo之一組態，即，區塊BLKo，類似於以狹縫SLTb為一對稱軸而倒置之狹縫SLTb上方之鉤連部件HPo之一組態。
另外，圖43展示用於形成上述台階狀結構之一遮罩之一區。具體而言，第一遮罩(1stMask)之開口部分包含內含經由狹縫SLTb而相鄰之區塊BLK之字線WL0、WL2、WL4及WL6之平台狀部分之一矩形區域及內含接觸區域C3T之一矩形區域。第二遮罩(2ndMask)之開口部分包含內含經由狹縫SLTb而相鄰之區塊BLK之字線WL0至WL5之平台狀部分之一矩形區域及內含接觸區域C3T之矩形區域。第三遮罩(3rdMask)之開口部分包含內含經由狹縫SLTb而相鄰之區塊BLK之字線WL0至WL3之平台狀部分之一矩形區域及內含接觸區域C3T之矩形區域。第四遮罩(4thMask)之開口部分包含內含經由狹縫SLTb而相鄰之區塊BLK之字線WL0及WL1之平台狀部分之一矩形區域及內含接觸區域C3T之矩形區域。接著，接觸區域C3T對應於一第五遮罩(5thMask)之一開口部分。
如上文所描述，製造根據第六實施例之修改之半導體記憶體裝置1之方法可藉由執行類似於在第六實施例中使用上述五個遮罩之階梯成形之階梯成形來形成各區塊BLK之一兩列台階狀結構。以此方式，可根據遮罩之開口部分之配置於鉤連區域HA中形成一多列台階狀結構。再者在其中形成一多列台階狀結構之一情況下，如在第六實施例中可減少待使用之遮罩之數目及製造程序，且可抑制製造成本。接著，在其中一多列台階狀結構經形成於鉤連區域HA中之一情況下，可抑制接觸區域CCT沿X方向之寬度。
應注意，形成於鉤連區域HA中之台階狀結構不限於上述結構。例如，可自由地設計待形成之台階之數目及平台狀部分之配置。第六實施例可與第五實施例組合。例如，可在與接觸區域C3T相交之一部分處劃分圖36及圖43中所展示之狹縫SLTb。在此情況下，半導體記憶體裝置1可達成第五六實施例及第六實施例之一組合之有利效應。
[7] 其他
在上述實施例中，可在任何接觸件CC與導電層26之間及在任何接觸件C3與導電層26之間設置其他接觸件。換言之，例如，任何導電層23及導電層26與任何導電層26及導電層27可藉由沿Z方向耦合之複數個接觸件而耦合。在其中複數個接觸件沿Z方向耦合之一情況下，一導電層可經插入至一經耦合部分中。
在上述實施例中用於解釋之圖式中，記憶體柱MP被繪示為沿Z方向具有相同直徑，但不限於此。例如，記憶體柱MP可具有一錐形或倒錐形形狀，或可具有具胖一中間部分之一形狀(弓形形狀)。類似地，狹縫SLT、SHE及STS之各者可具有一錐形或倒錐形形狀，或可具有一弓形形狀。另外，在該等實施例中，繪示其中記憶體柱MP與接觸件CC及C3之各者具有一圓形截面之一情況。然而，各組件之截面可為橢圓形，或實際上任何形狀。
在上述實施例中，可採用各種類型之絕緣體來填充狹縫SLT、SHE及STS。在此情況下，例如，在鉤連區域HA中設置對應於源極線SL (導電層21)之一接觸件。在本說明書中，狹縫SLT及STS之位置係基於例如接觸件LI之位置而指定。另外，在其中狹縫SLT及STS由一絕緣體形成之一情況下，狹縫SLT及STS之位置可由狹縫SLT及STS中之一接縫或在替換處理時保留於狹縫SLT及STS中之材料來指定。
在上述實施例中，例示其中記憶體胞陣列10具有一個鉤連區域HA之一情況，但組態不限於此。在記憶體胞陣列10中，可設置至少一個鉤連區域HA，且可設置複數個鉤連區域HA。鉤連區域HA可經安置以劃分記憶體區域MA，或在一端部件處相鄰於記憶體區域MA。在其中設置僅一個鉤連區域HA之一情況下，如在第一實施例中，鉤連區域HA較佳地插入於記憶體區域MA之一中間部分處。因此，半導體記憶體裝置1可抑制可基於字線WL之佈線電阻而發生之在一字線WL之一端部件處之電壓變化之一延遲。
在上述實施例中，鉤連部件HPo及鉤連部件HPe較佳地例如設置成沿X方向之一對稱結構。此係因為與非對稱結構相比，對稱結構可使設置於鉤連區域HA中之各電路之佈局及程序更容易。例如，根據第一實施例之半導體記憶體裝置1具有呈對一稱結構之鉤連部件HPo及HPe以便使台階區域(接觸區域CCT)及穿透區域(接觸區域C3T)彼此靠近，由此促進記憶體胞陣列10之一上層之互連件之佈局。在根據第二實施例或第三實施例之半導體記憶體裝置1中，記憶體胞陣列10之下層及上層之互連件使用同一鉤連區域HA內之接觸區域C3T之穿透接觸件而耦合。因此，當考量下層之一邏輯電路中之佈局及程序時，鉤連部件HPo及HPe較佳地具有一對稱結構。此有利效應不取決於鉤連區域HA之配置。例如，在其中鉤連區域HA經安置於記憶體胞陣列10之一端部件處之一情況下，可獲得一類似有利效應。
在第三實施例中，例示其中字線WL0至WL7呈一兩列階梯圖案設置於鉤連部件HP中之一情況，但組態不限於此。在鉤連部件HP中，可形成沿Y方向之三列或更多列之一階梯。沿X及Y方向形成於堆疊式字線WL處之層級差之數目可被設計成任何數目。另外，在第三實施例中，三個或更多個接觸區域C3T可經設置於鉤連部件HP中。在其中設置三個接觸區域C3T之一情況下，四個接觸區域CCT經設置於鉤連部件HP中。
遍及說明書，術語「耦合」指代電耦合，且因此其可包含與內插於其等之間的一些其他元件之耦合。表述「電耦合」可指代組件與內插於其等之間的一絕緣體之一耦合，只要操作可以相同於電耦合時之方式進行即可。一「柱」指代安置於製造半導體記憶體裝置1之程序中形成之一孔中之一結構。「同一層結構」可由至少以相同順序形成之層組成。
遍及說明書，一「區域」可被認為係包含於半導體基板20中之一組態。例如，當半導體基板20被定義為包含記憶體區域MA1及MA2與鉤連區域HA時，記憶體區域MA1及MA2與鉤連區域HA分別相關聯於半導體基板20上方之不同區域。「高度」對應於例如介於待量測之一組態與半導體基板20之間沿Z方向之一距離。作為「高度」之一準則，可使用除半導體基板20以外之一組態。表述「沿X方向配置」包含其中沿X方向配置之組態經安置以沿Y方向偏移之一情況。即，表述「沿X方向配置」意謂組態可至少沿著x方向安置，且可經安置成一Z字形圖案。
雖然已描述特定實施例，但此等實施例僅以實例方式呈現，且並不意欲於限制本發明之範疇。實際上，本文中所描述之新穎實施例可以多種其他形式來體現；此外，在不脫離本發明之精神之情況下，可對本文中所描述之實施例之形式進行各種省略、置換及改變。所附申請專利範圍及其等效物意欲於涵蓋如將落入本發明之範疇及精神內之此等形式或修改。
相關申請案的交叉參考 本申請案基於且主張2020年7月20日申請之日本專利申請案第2020-123677號之優先權的權益，該申請案之全部內容係以引用的方式併入本文中。
1:半導體記憶體裝置 2:外部記憶體控制器 10:記憶體胞陣列 11:命令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:感測放大器模組 20:半導體基板 21:導電層 22:導電層 23:導電層 24:導電層 25:導電層 26:導電層 27:導電層 30:芯構件 31:半導體層 32:堆疊式膜 33:隧道絕緣膜 34:絕緣膜 35:區塊絕緣膜 40:絕緣層 41:犧牲構件 42:鈍化膜 ADD:位址資訊 bTG:傳輸閘線 BAd:區塊位址 BD:區塊解碼器 BL:位元線 BL0-BLm:位元線 BLK:區塊 BLK0-BLKn:區塊 BLKe:區塊 BLKo:區塊 C3:接觸件 C3T:接觸區域 C3T1:接觸區域 C3T2:接觸區域 C4:接觸件 C4T:接觸區域 CAd:行位址 CC:接觸件 CCT:接觸區域 CCT1:接觸區域 CCT2:接觸區域 CCT3:接觸區域 CG0-CG7:信號線 CMD:命令 CU:單元單位 CV:接觸件/柱形接觸件 DAT:寫入資料/讀取資料 HA:鉤連區域 HP:鉤連部件 HPe:偶數鉤連部件 HPo:奇數鉤連部件 INS:絕緣層 LI:接觸件 MA:記憶體區域 MA1:記憶體區域 MA2:記憶體區域 MP:記憶體柱 MT:記憶體胞電晶體 MT0-MT7:記憶體胞電晶體 NS:NAND串 PAd:頁位址 RD0-RDn:列解碼器 SGD:選擇閘極線 SGD0:選擇閘極線 SGD1:選擇閘極線 SGD2:選擇閘極線 SGD3:選擇閘極線 SGD4:選擇閘極線 SGDD0-SGDD4:信號線 SGS:選擇閘極線 SGSD:信號線 SHE:狹縫 SL:源極線 SLT:狹縫 SLTa:狹縫 SLTb:狹縫 SLTc:狹縫 SLTd:狹縫 SM:犧牲構件 SP:間隔物 ST1:選擇電晶體 ST2:選擇電晶體 STS:狹縫 SU:串單元 SU0-SU4:串單元 TG:傳輸閘線 TR:電晶體 TR0-TR19:電晶體 USGD:信號線 USGS:信號線 WL:字線 WL0-WL7:字線 WP:壁部件 1stMask:第一遮罩 2ndMask:第二遮罩 3rdMask:第三遮罩 4thMask:第四遮罩 5thMask:第五遮罩
圖1係展示根據一第一實施例之一半導體記憶體裝置之一總體組態之一實例之一方塊圖。
圖2係展示包含於根據第一實施例之半導體記憶體裝置中之一記憶體胞陣列之一電路組態之一實例之一電路圖。
圖3係展示包含於根據第一實施例之半導體記憶體裝置中之一列解碼器模組之一電路組態之一實例之一電路圖。
圖4係展示包含於根據第一實施例之半導體記憶體裝置中之記憶體胞陣列之一平面佈局之一實例之一平面視圖。
圖5係展示包含於根據第一實施例之半導體記憶體裝置中之記憶體胞陣列之一記憶體區域中之一詳細平面佈局之一實例之一平面視圖。
圖6係沿著圖5中之線VI-VI截取、展示包含於根據第一實施例之半導體記憶體裝置中之記憶體胞陣列之記憶體區域中之一截面結構之一實例之一截面視圖。
圖7係沿著圖6中之線VII-VII截取、展示包含於根據第一實施例之半導體記憶體裝置中之一記憶體柱之一平面結構之一實例之一截面視圖。
圖8係展示包含於根據第一實施例之半導體記憶體裝置中之記憶體胞陣列之一鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖9係展示包含於根據第一實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖10係沿著圖9中之線X-X截取、展示包含於根據第一實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一截面結構之一實例之一截面視圖。
圖11係沿著圖9中之線XI-XI截取、展示包含於根據第一實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一截面結構之一實例之一截面視圖。
圖12係展示第一實施例之一比較實例中之一記憶體胞陣列之一平面佈局之一實例之一平面視圖。
圖13係展示第一實施例之比較實例中之記憶體胞陣列之一截面結構之一實例之一截面視圖。
圖14係展示包含於根據一第二實施例之一半導體記憶體裝置中之一記憶體胞陣列之一鉤連區域中之一平面佈局之一實例之一平面視圖。
圖15係展示包含於根據第二實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖16係展示包含於根據第二實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖17係沿著圖16之線XVII-XVII截取、展示包含於根據第二實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一截面結構之一實例之一截面視圖。
圖18係沿著圖16中之線XVIII-XVIII截取、展示包含於根據第二實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一截面結構之一實例之一截面視圖。
圖19係展示包含於根據一第三實施例之一半導體記憶體裝置中之一記憶體胞陣列之一鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖20係展示包含於根據第三實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖21係沿著圖20中之線XXI-XXI截取、展示包含於根據第三實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一截面結構之一實例之一截面視圖。
圖22係沿著圖20中之線XXII-XXII截取、展示包含於根據第三實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一截面結構之一實例之一截面視圖。
圖23係展示包含於根據一第四實施例之一半導體記憶體裝置中之一記憶體胞陣列之一鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖24係沿著圖23中之線XXIV-XXIV截取、展示包含於根據第四實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一截面結構之一實例之一截面視圖。
圖25係展示第四實施例之一比較實例中之替換處理之一發展程序之一平面視圖。
圖26係展示第四實施例中之替換處理之一發展程序之一平面視圖。
圖27係展示包含於根據第四實施例之一修改之一半導體記憶體裝置中之一記憶體胞陣列之一鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖28係展示包含於根據一第五實施例之一半導體記憶體裝置中之一記憶體胞陣列之一鉤連區域中之一平面佈局之一實例之一平面視圖。
圖29係沿著圖28中之線XXIX-XXIX截取、展示包含於根據第五實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一截面結構之一實例之一截面視圖。
圖30係展示第五實施例之一比較實例中之替換處理之一發展程序之一截面視圖。
圖31係展示第五實施例中之替換處理之一發展程序之一截面視圖。
圖32係展示包含於根據第五實施例之一第一修改之一半導體記憶體裝置中之一記憶體胞陣列之一鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖33係展示包含於根據第五實施例之一第二修改之一半導體記憶體裝置中之一記憶體胞陣列之一鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖34係展示包含於根據第五實施例之一第三修改之一半導體記憶體裝置中之一記憶體胞陣列之一鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖35係展示包含於根據第五實施例之一第四修改之一半導體記憶體裝置中之一記憶體胞陣列之一鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖36係展示包含於根據一第六實施例之一半導體記憶體裝置中之一記憶體胞陣列之一鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
圖37係沿著圖36之線XXXVII-XXXVII截取、展示包含於根據第六實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一截面結構之一實例之一截面視圖。
圖38、圖39、圖40、圖41及圖42係展示包含於根據第六實施例之半導體記憶體裝置中之記憶體胞陣列之鉤連區域中之一台階狀結構之一處理方法之一實例之截面視圖。
圖43係展示包含於根據第六實施例之一修改之一半導體記憶體裝置中之一記憶體胞陣列之一鉤連區域中之一詳細平面佈局之一實例之一平面視圖。
10:記憶體胞陣列
BLK0-BLK7:區塊
C3T:接觸區域
CCT:接觸區域
HA:鉤連區域
HPe:偶數鉤連部件
HPo:奇數鉤連部件
MA1:記憶體區域
MA2:記憶體區域
SHE:狹縫
SLTa:狹縫
SLTb:狹縫
SLTc:狹縫
SLTd:狹縫

Claims (20)

  1. 一種半導體記憶體裝置，其包括： 一基板，其包含一第一區域、一第二區域及複數個區塊區域，該第一區域及該第二區域係沿一第一方向配置，該等區塊區域之各者經設置以沿該第一方向延伸，且該等區塊區域係沿與該第一方向相交之一第二方向配置； 複數個絕緣構件，其等經設置以沿該第一方向延伸，該等絕緣構件分別係安置於該等區塊區域之間的邊界部分處； 複數個第一導電層，其等係沿與該第一方向及該第二方向相交之一第三方向配置且經設置以彼此分離，該等第一導電層藉由該等絕緣構件被劃分，且該等第一導電層分別包含經設置以不與各區域之一上第一導電層重疊的平台狀部分，其中該第二區域與該等區塊區域之任一者在該上第一導電層中重疊； 複數個第一柱，其等經設置以穿透各區域之該等第一導電層，該第一區域與該等區塊區域之任一者在該等第一導電層中重疊； 複數個第一接觸件，其等分別係設置於該等區塊區域之各者之該等第一導電層之該等平台狀部分上； 複數個第二導電層，其等分別經耦合至該等區塊區域之各者之該等第一導電層上方之該等第一接觸件；及 複數個第二接觸件，其等經設置以自一第一層延伸至一第二層且分別經耦合至該等區塊區域之各者之該等第二導電層，該第一層經定位於該等第一導電層上方，且該第二層經定位於該基板與該等第一導電層之間，其中 該第二區域包含沿該第二方向配置之複數個子區域，該等子區域之各者係跨兩個不同區塊區域之間之一邊界安置，以沿該第二方向與該兩個不同區塊區域之各者之一部分重疊， 該等子區域之各者包含沿該第一方向配置之一接觸區域及一絕緣區域，該接觸區域包含該等平台狀部分之一群組及對應於兩個區塊區域之該等第一接觸件之一群組，且該絕緣區域包含對應於該兩個區塊區域之該等第二接觸件之一群組， 奇數子區域之接觸區域及偶數子區域之絕緣區域係沿該第二方向以一交替方式安置，且 該等奇數子區域之絕緣區域及該等偶數子區域之接觸區域係沿該第二方向以一交替方式安置。
  2. 如請求項1之半導體記憶體裝置，其中 該等區塊區域包含彼此相鄰之一第一區塊區域及一第二區塊區域， 該第一區塊區域包含該等奇數子區域當中之一個奇數子區域的一部分， 該第二區塊區域包含該等偶數子區域當中之一個偶數子區域的一部分， 包含於與該第一區塊區域相關聯之該接觸區域中之該等第一接觸件分別經電耦合至包含於與該第二區塊區域相關聯之該絕緣區域中之該等第二接觸件，且 包含於與該第二區塊區域相關聯之該接觸區域中之該等第一接觸件分別經電耦合至包含於與該第一區塊區域相關聯之該絕緣區域中之該等第二接觸件。
  3. 如請求項2之半導體記憶體裝置，其中 經由該等第一接觸件耦合至與該第一區塊區域相關聯之該等第一導電層之該等第二導電層及經由該等第一接觸件耦合至與該第二區塊區域相關聯之該等第一導電層之該等第二導電層系沿該第一方向配置。
  4. 如請求項1之半導體記憶體裝置，其中 在該等絕緣構件當中與該等子區域之一者相交之一絕緣構件在與包含於該等子區域中之該者中之該絕緣區域重疊的一部分處被劃分。
  5. 一種半導體記憶體裝置，其包括： 一基板，其包含一第一區域、一第二區域及複數個區塊區域，該第一區域及該第二區域係沿一第一方向配置，該等區塊區域之各者經設置以沿該第一方向延伸，且該等區塊區域係沿與該第一方向相交之一第二方向配置； 複數個絕緣構件，其等經設置以沿該第一方向延伸，該等絕緣構件分別係安置於該等區塊區域之間的邊界部分處； 複數個第一導電層，其等沿與該第一方向及該第二方向相交之一第三方向配置且經設置以彼此分離，該等第一導電層係由該等絕緣構件劃分，且該等第一導電層分別包含經設置以不與各區域之一上第一導電層重疊之平台狀部分，該第二區域與該等區塊區域之任一者在該上第一導電層中重疊； 複數個第一柱，其等經設置以穿透各區域之該等第一導電層，該第一區域與該等區塊區域之任一者在該等第一導電層中重疊； 複數個第一接觸件，其等分別係設置於該等區塊區域之各者之該等平台狀部分上； 複數個第二導電層，其等分別經耦合至該等區塊區域之各者之該等第一導電層上方之該等第一接觸件；及 複數個第二接觸件，其等經設置以自一第一層延伸至一第二層且分別經耦合至該等區塊區域之各者之該等第二導電層，該第一層經定位於該等第一導電層上方，且該第二層經定位於該基板與該等第一導電層之間，其中 該第二區域包含沿該第二方向配置之複數個子區域，該等子區域之各者係跨兩個不同區塊區域之間的一邊界安置，以沿該第二方向與該兩個不同區塊區域之各者之一部分重疊， 該等子區域之各者包含一接觸區域及一絕緣區域，該接觸區域包含該等平台狀部分之一群組及對應於兩個區塊區域之該等第一接觸件之一群組，且該絕緣區域包含對應於該兩個區塊區域之該等第二接觸件之一群組，且 一奇數子區域之該接觸區域具有相對於一偶數子區域之該接觸區域沿該第一方向對稱之一結構。
  6. 如請求項5之半導體記憶體裝置，其中 經安置於該接觸區域與一個區塊區域在其中重疊之一區域中之該等第一導電層之該等平台狀部分係沿該第一方向配置。
  7. 如請求項6之半導體記憶體裝置，其中 經安置於該接觸區域與該一個區塊區域在其中重疊之該區域中之該等第一導電層之該等平台狀部分分別係沿該第二方向電耦合至經包含於一相鄰子區域之該絕緣區域中之該等第二接觸件。
  8. 如請求項6之半導體記憶體裝置，其中 經安置於該接觸區域與該一個區塊區域在其中重疊之該區域中之該等第一導電層之該等平台狀部分分別係電耦合至經包含於同一子區域之該絕緣區域中之該等第二接觸件。
  9. 如請求項5之半導體記憶體裝置，其中 該接觸區域包含沿該第一方向配置之一第一子接觸區域及一第二子接觸區域， 該絕緣區域包含經安置於該第一子接觸區域與該第二子接觸區域之間的一第一子絕緣區域， 在該接觸區域與一個區塊區域於其中重疊之一區域中， 該第一子接觸區域及該第二子接觸區域之各者包含沿該第二方向配置之兩個不同平台狀部分，該兩個不同平台狀部分分別屬於沿該第三方向相鄰之兩個不同第一導電層，且 包含於該第一子絕緣區域中之該等第二接觸件經電耦合至包含於該第一子接觸區域及該第二子接觸區域之任一者中之該等第一接觸件。
  10. 如請求項9之半導體記憶體裝置，其中 該接觸區域進一步包含沿該第一方向相鄰於該第二子接觸區域之一第三子接觸區域， 該絕緣區域進一步包含經安置於該第二子接觸區域與該第三子接觸區域之間的一第二子絕緣區域， 在該接觸區域與該一個區塊區域於其中重疊之該區域中， 該第三子接觸區域包含沿該第二方向配置之兩個平台狀部分，該兩個平台狀部分屬於沿該第三方向相鄰之兩個第一導電層，且 包含於該第二子絕緣區域中之該等第二接觸件經電耦合至包含於該第二子接觸區域及該第三子接觸區域之任一者中之該等第一接觸件。
  11. 如請求項5之半導體記憶體裝置，其中 在該等絕緣構件當中與該等子區域之一者相交之一絕緣構件在與包含於該等子區域中之該者中之該絕緣區域重疊的一部分處被劃分。
  12. 一種半導體記憶體裝置，其包括： 一基板，其包含一第一區域、一第二區域及複數個區塊區域，該第一區域及該第二區域係沿一第一方向配置，該等區塊區域之各者經設置以沿該第一方向延伸，且該等區塊區域係沿與該第一方向相交之一第二方向配置； 複數個絕緣構件，其等經設置以沿該第一方向延伸，該等絕緣構件分別係安置於該等區塊區域之間的邊界部分處； 複數個第一導電層，其等沿與該第一方向及該第二方向相交之一第三方向配置且經設置以彼此分離，該等第一導電層係由該等絕緣構件劃分，且該等第一導電層分別包含經設置以不與各區域之一上第一導電層重疊之平台狀部分，該第二區域與該等區塊區域之任一者在該上第一導電層中重疊； 複數個第一柱，其等經設置以穿透各區域之該等第一導電層，該第一區域與該等區塊區域之任一者在該等第一導電層中重疊； 複數個第一接觸件，其等分別係設置於該等區塊區域之各者之該等平台狀部分上； 複數個第二導電層，其等分別係耦合至該等區塊區域之各者之該等第一導電層上方之該等第一接觸件；及 複數個第二接觸件，其等經設置以自一第一層延伸至一第二層且分別經耦合至該等區塊區域之各者之該等第二導電層，該第一層經定位於該等第一導電層上方，且該第二層經定位於該基板與該等第一導電層之間，其中 該第二區域包含沿該第二方向配置之複數個子區域，該等子區域之各者係跨兩個不同區塊區域之間的一邊界安置，以沿該第二方向與該兩個不同區塊區域之各者的一部分重疊，且 該等子區域之各者包含沿該第二方向配置之一第一接觸區域、一絕緣區域及一第二接觸區域，該第一接觸區域及該第二接觸區域之各者包含該等平台狀部分之一群組及對應於一個區塊區域之該等第一接觸件之一群組，且該絕緣區域包含對應於兩個區塊區域之該等第二接觸件之一群組。
  13. 如請求項12之半導體記憶體裝置，其中 該等子區域包含以一Z字形圖案安置且沿該第二方向配置之奇數子區域及偶數子區域。
  14. 如請求項13之半導體記憶體裝置，其中 該等奇數子區域係沿該第二方向配置， 該等偶數子區域係沿該第二方向配置， 該等偶數子區域係不包含於沿該第二方向之該等奇數子區域之間，且 該等奇數子區域係不包含於沿該第二方向之該等偶數子區域之間。
  15. 如請求項12之半導體記憶體裝置，其中 該等子區域包含一第一子區域， 該等區塊區域包含與該第一子區域重疊且沿該第二方向彼此相鄰之一第一區塊區域及一第二區塊區域， 包含於該第一子區域之該第一接觸區域中且與該第一區塊區域相關聯之該等第一接觸件及包含於該第一子區域之該第二接觸區域中且與該第二區塊區域相關聯之該等第一接觸件分別經電耦合至包含於該第一子區域中之該絕緣區域中之該等第二接觸件。
  16. 如請求項15之半導體記憶體裝置，其中 經耦合至與該第一區塊區域相關聯之該等第一導電層之該等第二導電層係沿該第一方向配置，且 經耦合至與該第二區塊區域相關聯之該等第一導電層之該等第二導電層係沿該第一方向配置。
  17. 如請求項15之半導體記憶體裝置，其中 該等絕緣構件包含沿該第二方向配置之一第一絕緣構件、一第二絕緣構件及一第三絕緣構件，該第一區塊區域經安置於該第一絕緣構件與該第二絕緣構件之間，且該第二區塊區域經安置於該第二絕緣構件與該第三絕緣構件之間，且 沿該第二方向，介於該第一絕緣構件與該第二絕緣構件之間的一距離在其中該第二絕緣構件與該第二區域內之該第一子區域相交的一部分處係比在該第一區域內更大。
  18. 如請求項17之半導體記憶體裝置，其中 沿該第二方向，介於該第一絕緣構件與該第二絕緣構件之間的一距離在一第二子區域與一第三子區域之間延伸的一部分處係比在該第一子區域內更小，該第二子區域及該第三子區域在該第二區域內之該第一子區域之兩側上係相鄰於該第一子區域。
  19. 如請求項17之半導體記憶體裝置，其中 該第一子區域進一步包含至少一個絕緣體，該至少一個絕緣體經設置以與該等絕緣構件分離且穿透該等第一導電層。
  20. 如請求項12之半導體記憶體裝置，其中 在該等絕緣構件當中與該等子區域之一者相交之一絕緣構件在與包含於該等子區域中之該者中之該絕緣區域重疊的一部分處被劃分。
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