JP2024044686A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高集積化が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置のメモリセルアレイにおいて、半導体基板は、複数のビアコンタクト電極の一部及び他の一部に電気的に接続された複数の第１トランジスタ（ＴＢＬＫ）及び複数の第２トランジスタを備える。複数の第１トランジスタのトランジスタ領域ＲＴｒは、積層方向から見て、２つのメモリ領域ＲＭＨの一方の一部及びフックアップ領域ＲＨＵの一部と重なる領域に設けられている。複数の第２トランジスタのトランジスタ領域は、積層方向から見て、２つのメモリ領域の他方の少なくとも一部及びフックアップ領域の他の一部と重なる領域に設けられている。一方のメモリ領域は、他方のメモリ領域よりも、第１方向Ｘの長さが大きい。【選択図】図７

Description

本実施形態は、半導体記憶装置に関する。
半導体基板と、この半導体基板の表面と交差する積層方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられた電荷蓄積膜と、を備える半導体記憶装置が知られている。電荷蓄積膜は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積膜やフローティングゲート等の導電性の電荷蓄積膜等の、データを記憶可能なメモリ部を備える。
米国特許第１１２７６７０７号明細書 米国特許第１０７６３２７７号明細書 米国特許第１１２３３０４２号明細書 特開２０２１－０６４７３１号公報
高集積化が可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、半導体基板及びメモリセルアレイを備える。メモリセルアレイは、半導体基板の表面と交差する積層方向に積層され、積層方向と交差する第１方向に延伸する複数の第１導電層と、第１方向に並ぶ２つのメモリ領域に設けられ、積層方向に延伸し、複数の第１導電層と対向する複数の半導体柱と、複数の第１導電層と、複数の半導体柱と、の間にそれぞれ設けられた複数の電荷蓄積膜と、２つのメモリ領域の間のフックアップ領域に設けられ、積層方向に延伸し、複数の第１導電層に接続された複数のビアコンタクト電極と、を備える。半導体基板は、複数のビアコンタクト電極の一部に電気的に接続された複数の第１トランジスタと、複数のビアコンタクト電極の他の一部に電気的に接続された複数の第２トランジスタと、を備える。複数の第１トランジスタは、積層方向から見て、２つのメモリ領域の一方の一部、及び、フックアップ領域の一部と重なる位置に設けられた第１トランジスタ領域に設けられている。複数の第２トランジスタは、積層方向から見て、２つのメモリ領域の他方の少なくとも一部、及び、フックアップ領域の他の一部と重なる位置に設けられた第２トランジスタ領域に設けられている。一方のメモリ領域の第１方向の長さは、他方のメモリ領域の第１方向の長さよりも大きい。
第１実施形態に係るメモリダイＭＤの一部の構成を示す模式的な回路図である。 周辺回路ＰＣの一部の構成を示す模式的な回路図である。 周辺回路ＰＣの一部の構成を示す模式的な回路図である。 メモリダイＭＤの構成例を示す模式的な分解斜視図である。 チップＣＭの構成例を示す模式的な底面図である。 チップＣＰの構成例を示す模式的な平面図である。 チップＣＭ，ＣＰの一部の構成を示す模式的な断面図である。 図５のＡで示す部分を拡大して示す模式的な底面図である。 図８に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図９のＣで示す部分を拡大して示す模式的な断面図である。 図５のＤで示す部分を拡大して示す模式的な底面図である。 図１１に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図６のＦで示した部分を拡大して示す模式的な平面図である。 比較例に係る半導体記憶装置の構成を示す模式的な断面図である。 第２実施形態に係るチップＣＭ２の構成例を示す模式的な底面図である。 第２実施形態に係るチップＣＰ２の構成例を示す模式的な底面図である。 第２実施形態に係るチップＣＭ２，ＣＰ２の一部の構成を示す模式的な断面図である。 第３実施形態に係るチップＣＭ３の構成例を示す模式的な底面図である。 第３実施形態に係るチップＣＭ３，ＣＰ３の一部の構成を示す模式的な断面図である。 第４実施形態に係るチップＣＭ４の構成例を示す模式的な底面図である。 第４実施形態に係るチップＣＭ４，ＣＰ４の一部の構成を示す模式的な断面図である。 ビアコンタクト電極ＣＣ（ＷＬ）の製造方法の一部について説明するための模式的な断面図である。 同方法の一部について説明するための模式的な断面図である。 同方法の一部について説明するための模式的な断面図である。 同方法の一部について説明するための模式的な断面図である。 第５実施形態に係る半導体記憶装置の製造方法の一部について説明するための模式的な底面図である。 同方法の一部について説明するための模式的な断面図である。 第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。 図２８に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 配線ＣＷＬのレイアウトの一例について説明するための模式的な平面図である。 配線ＣＷＬのレイアウトの一例について説明するための模式的な平面図である。 配線ＣＷＬのレイアウトの一例について説明するための模式的な平面図である。 他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。 ワード線フックアップ領域ＲＨＵＷＬの他の構成例を示す模式的な底面図である。 図３４に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に電気的に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、基板の表面と交差する方向を積層方向と呼ぶ場合がある。また、積層方向と交差する所定の面に沿った方向を第１方向、この面に沿って第１方向と交差する方向を第２方向と呼ぶことがある。積層方向は、Ｚ方向と一致していても良いし、一致していなくても良い。また、第１方向及び第２方向は、Ｘ方向及びＹ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［メモリダイＭＤの回路構成］
図１は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図１に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。メモリセルアレイＭＣＡは、図１に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、メモリ部として、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
図２は、周辺回路ＰＣの一部の構成を示す模式的な回路図である。周辺回路ＰＣは、例えば図２に示す様に、ロウ制御回路ＲｏｗＣを備える。ロウ制御回路ＲｏｗＣは、複数のブロックデコードユニットｂｌｋｄと、ブロックデコーダＢＬＫＤと、を備える。
複数のブロックデコードユニットｂｌｋｄは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応して設けられている。ブロックデコードユニットｂｌｋｄは、複数のトランジスタＴＢＬＫを備える。複数のトランジスタＴＢＬＫは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応する。トランジスタＴＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＢＬＫのドレイン電極は、ワード線ＷＬに接続される。トランジスタＴＢＬＫのソース電極は、配線ＣＧに接続される。配線ＣＧは、ロウ制御回路ＲｏｗＣ中の全てのブロックデコードユニットｂｌｋｄに接続される。トランジスタＴＢＬＫのゲート電極は、信号供給線ＢＬＫＳＥＬに接続される。信号供給線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄに対応して複数設けられる。また、信号供給線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴＢＬＫに接続される。
ブロックデコーダＢＬＫＤは、読出動作又は書込動作に際して、ブロックアドレスをデコードする。また、デコードされたブロックアドレスに応じて、複数の信号供給線ＢＬＫＳＥＬのうちの一つを“Ｈ”状態とし、残りの信号供給線ＢＬＫＳＥＬを“Ｌ”状態とする。
図３は、周辺回路ＰＣの一部の構成を示す模式的な回路図である。周辺回路ＰＣは、例えば図３に示す様に、カラム制御回路ＣｏｌＣを備える。カラム制御回路ＣｏｌＣは、ビット線ＢＬに接続されたスイッチトランジスタＢＬＳ，ＢＬＢＩＡＳと、スイッチトランジスタＢＬＳを介してビット線ＢＬに接続されたセンスアンプ回路ＳＡＤＬと、センスアンプ回路ＳＡＤＬに接続されたラッチ回路ＸＤＬと、を備える。
スイッチトランジスタＢＬＳ，ＢＬＢＩＡＳは、例えば、電界効果型のＮＭＯＳトランジスタである。スイッチトランジスタＢＬＳ，ＢＬＢＩＡＳのドレイン電極は、ビット線ＢＬに接続される。スイッチトランジスタＢＬＳのソース電極は、センスアンプ回路ＳＡＤＬに接続される。スイッチトランジスタＢＬＢＩＡＳのソース電極は、図示しない電圧供給線に接続される。
センスアンプ回路ＳＡＤＬは、センス回路と、ラッチ回路と、電圧転送回路と、を備える。センス回路は、センストランジスタと、データ配線と、を備える。センストランジスタのゲート電極は、ビット線ＢＬに電気的に接続されている。センストランジスタのドレイン電極は、データ配線に接続されている。センストランジスタは、ビット線ＢＬの電圧又は電流に応じてＯＮ状態となる。データ配線は、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される。ラッチ回路は、データ配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、ラッチ回路にラッチされたデータに応じてビット線ＢＬを２つの電圧供給線のいずれかと導通させる。
ラッチ回路ＸＤＬは、配線ＤＢＵＳを介してセンスアンプ回路ＳＡＤＬ内のデータ配線に電気的に接続される。ラッチ回路ＸＤＬに含まれるデータは、順次センスアンプ回路ＳＡＤＬ又は図示しない入出力制御回路に転送される。
［メモリダイＭＤの構造］
［全体構成］
図４は、メモリダイＭＤの構成例を示す模式的な分解斜視図である。図４に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣＭと、周辺回路ＰＣ側のチップＣＰと、を備える。
チップＣＭの上面には、図示しないボンディングワイヤに接続可能な複数の外部パッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。
尚、図４の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図５は、チップＣＭの構成例を示す模式的な底面図である。図５では、貼合電極ＰＩ１等の一部の構成を省略している。図５の例において、チップＣＭは、Ｘ方向に２つ、Ｙ方向に２つ並ぶ、計４つのメモリプレーン領域ＲＭＰを備える。
メモリプレーン領域ＲＭＰは、それぞれ、図１を参照して説明したメモリセルアレイＭＣＡとして機能する。また、これら４つのメモリプレーン領域ＲＭＰは、それぞれ、Ｙ方向に並ぶ複数のフィンガー構造ＦＳを備える。本実施形態において、フィンガー構造ＦＳは、それぞれ、図１を参照して説明したメモリブロックＢＬＫに対応する。ただし、フィンガー構造ＦＳとメモリブロックＢＬＫとの対応関係は適宜調整可能である。例えば、複数のフィンガー構造ＦＳが、１つのメモリブロックＢＬＫとして機能しても良い。
また、メモリプレーン領域ＲＭＰは、図５の例において、Ｘ方向に並ぶ３つのメモリ領域ＲＭＨと、Ｘ方向に隣り合う２つのメモリ領域ＲＭＨの間にそれぞれ設けられた２つのフックアップ領域ＲＨＵと、を備える。Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨのＸ方向の長さは、Ｘ方向負側から数えて１番目及び３番目のメモリ領域ＲＭＨのＸ方向の長さよりも大きい。
図６は、チップＣＰの構成例を示す模式的な平面図である。図６では、貼合電極ＰＩ２等の一部の構成を省略している。図６の例において、チップＣＰは、４つのメモリプレーン領域ＲＭＰに対応してＸ方向及びＹ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。
周辺回路領域ＲＰＣの、Ｘ方向における両端部には、それぞれ、ロウ制御回路領域ＲＲｏｗＣが設けられている。また、これら２つのロウ制御回路領域ＲＲｏｗＣの間には、Ｙ方向に並ぶカラム制御回路領域ＲＣｏｌＣ（センスアンプ領域）及び回路領域ＲＯＣが設けられている。ロウ制御回路領域ＲＲｏｗＣには、図２を参照して説明したロウ制御回路ＲｏｗＣが設けられている。カラム制御回路領域ＲＣｏｌＣには、図３を参照して説明したカラム制御回路ＣｏｌＣが設けられている。回路領域ＲＯＣには、その他、周辺回路ＰＣ中の回路が設けられている。
図７は、チップＣＭ，ＣＰの一部の構成を示す模式的な断面図である。図７に示す様に、チップＣＭは、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡの下方に設けられた配線層群ＭＧと、を備える。また、チップＣＰは、半導体基板１００と、半導体基板１００の上方に設けられた配線層群ＤＧと、を備える。
図７には、図２を参照して説明したトランジスタＴＢＬＫと、図３を参照して説明したセンスアンプ回路ＳＡＤＬを構成するセンスアンプトランジスタＴＳＡＤＬと、を例示している。
尚、図７には、ロウ制御回路領域ＲＲｏｗＣのＸ方向における中央近傍の位置を、位置ＸＲｏｗＣとして示している。位置ＸＲｏｗＣは、ロウ制御回路領域ＲＲｏｗＣのＸ方向における中央位置と一致しても良いし、一致しなくても良い。また、位置ＸＲｏｗＣは、フックアップ領域ＲＨＵのＸ方向における中央位置と一致しても良いし、一致しなくても良い。また、ロウ制御回路領域ＲＲｏｗＣ中、位置ＸＲｏｗＣよりもＸ方向の正側に設けられた領域及びＸ方向の負側に設けられた領域を、それぞれ、トランジスタ領域ＲＴｒとして示している。
Ｘ方向負側から数えて１番目のトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて１番目のメモリ領域ＲＭＨと、Ｚ方向から見て重なる位置に設けられている。また、このトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて１番目のフックアップ領域ＲＨＵの一部（位置ＸＲｏｗＣよりもＸ方向負側の領域）と、Ｚ方向から見て重なる位置に設けられている。
Ｘ方向負側から数えて２番目のトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて１番目のフックアップ領域ＲＨＵの一部（位置ＸＲｏｗＣよりもＸ方向正側の領域）と、Ｚ方向から見て重なる位置に設けられている。また、このトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨの一部（Ｘ方向負側の端部近傍の領域）と、Ｚ方向から見て重なる位置に設けられている。
カラム制御回路領域ＲＣｏｌＣは、Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨの一部（Ｘ方向負側の端部近傍の領域、及び、Ｘ方向正側の端部近傍の領域を除く領域）と、Ｚ方向から見て重なる位置に設けられている。
Ｘ方向負側から数えて３番目のトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨの一部（Ｘ方向正側の端部近傍の領域）と、Ｚ方向から見て重なる位置に設けられている。また、このトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて２番目のフックアップ領域ＲＨＵの一部（位置ＸＲｏｗＣよりもＸ方向負側の領域）と、Ｚ方向から見て重なる位置に設けられている。
Ｘ方向負側から数えて４番目のトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて２番目のフックアップ領域ＲＨＵの一部（位置ＸＲｏｗＣよりもＸ方向正側の領域）と、Ｚ方向から見て重なる位置に設けられている。また、このトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて３番目のメモリ領域ＲＭＨと、Ｚ方向から見て重なる位置に設けられている。
以下、メモリセルアレイＭＣＡ、半導体基板１００、配線層群ＭＧ及び配線層群ＤＧの構成について、順に説明する。
［メモリセルアレイＭＣＡのメモリ領域ＲＭＨにおける構造］
図８は、図５のＡで示す部分を拡大して示す模式的な底面図である。図９は、図８に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１０は、図９のＣで示す部分を拡大して示す模式的な断面図である。図１０は、ＹＺ断面を示しているが、半導体柱１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図１０と同様の構造が観察される。
図５を参照して説明した様に、メモリプレーン領域ＲＭＰには、Ｙ方向に並ぶ複数のフィンガー構造ＦＳが設けられている。図８に示す様に、Ｙ方向に隣り合う２つのフィンガー構造ＦＳの間には、フィンガー間構造ＳＴが設けられる。
フィンガー構造ＦＳは、例えば図９に示す様に、Ｚ方向に積層された複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、これらの間に設けられたゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）、モリブデン（Ｍｏ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に積層された複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁層１０１が設けられている。また、最も下方に設けられた導電層１１０の下面には、酸化シリコン（ＳｉＯ２）等の絶縁層１０２が設けられている。
複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース側選択トランジスタＳＴＳ（図１）のゲート電極及びソース側選択ゲート線ＳＧＳとして機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。これら複数の導電層１１０は、フィンガー構造ＦＳの、Ｘ方向の一端から他端にかけて、Ｘ方向に連続する。
また、これよりも下方に位置する複数の導電層１１０は、メモリセルＭＣ（図１）のゲート電極及びワード線ＷＬとして機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。これら複数の導電層１１０は、フィンガー構造ＦＳの、Ｘ方向の一端から他端にかけて、Ｘ方向に連続する。
また、これよりも下方に位置する一又は複数の導電層１１０は、ドレイン側選択トランジスタＳＴＤ（図１）のゲート電極及びドレイン側選択ゲート線ＳＧＤとして機能する。例えば図８に示す様に、これら複数の導電層１１０のＹ方向の幅ＹＳＧＤは、ワード線ＷＬとして機能する導電層１１０のＹ方向の幅ＹＷＬよりも小さい。また、フィンガー構造ＦＳ内でＹ方向に隣り合う２つの導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁部材ＳＨＥが設けられている。これら複数の導電層１１０は、メモリ領域ＲＭＨの、Ｘ方向の一端から他端にかけて、Ｘ方向に連続する。従って、ドレイン側選択ゲート線ＳＧＤ等として機能する導電層１１０のうち、Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨに設けられたものは、Ｘ方向負側から数えて１番目及び３番目のメモリ領域ＲＭＨに設けられたものよりも、Ｘ方向の長さが大きい。
半導体柱１２０は、例えば図８に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、それぞれ、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体柱１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁体柱１２５が設けられている。半導体柱１２０の外周面は、それぞれ複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
また、図９に示す様に、半導体柱１２０の上端には、不純物領域１２２が設けられている。図９の例では、不純物領域１２２の下端を、点線によって表現している。不純物領域１２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。不純物領域１２２は、複数の導電層１１０の上方に設けられた導電層１１２に接続される。
導電層１１２は、ソース線ＳＬ（図１）の一部として機能する。導電層１１２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、タングステンシリサイド（ＷＳｉ）等のシリサイドを含んでいても良い。
また、半導体柱１２０の下端には、不純物領域１２１が設けられている。図９の例では、不純物領域１２１の上端を、点線によって表現している。不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。不純物領域１２１は、ビアコンタクト電極Ｃｈに接続される。ビアコンタクト電極Ｃｈは、ビアコンタクト電極Ｖｙ（図８）を介してビット線ＢＬに電気的に接続される。
ゲート絶縁膜１３０は、例えば図９に示す様に、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１０に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）、窒酸化シリコン（ＳｉＯＮ）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０と導電層１１２との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、図１０には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
フィンガー間構造ＳＴは、例えば図８及び図９に示す様に、Ｘ方向及びＺ方向に延伸する。フィンガー間構造ＳＴは、例えば図９に示す様に、フィンガー間電極１４１と、フィンガー間電極１４１のＹ方向の側面に設けられた酸化シリコン（ＳｉＯ２）等のフィンガー間絶縁部材１４２と、を備える。フィンガー間電極１４１は、ソース線ＳＬ（図１）の一部として機能する。フィンガー間電極１４１の上端は、導電層１１２に接続されている。フィンガー間電極１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、フィンガー間電極１４１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。
［メモリセルアレイＭＣＡのフックアップ領域ＲＨＵにおける構造］
図１１は、図５のＤで示す部分を拡大して示す模式的な底面図である。図１２は、図１１に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
図１１に示す様に、フックアップ領域ＲＨＵには、ワード線フックアップ領域ＲＨＵＷＬと、ワード線フックアップ領域ＲＨＵＷＬに対してＸ方向の正側及び負側に設けられたドレイン側選択ゲート線フックアップ領域ＲＨＵＳＧＤと、が設けられている。尚、図には、ワード線フックアップ領域ＲＨＵＷＬに設けられたビアコンタクト電極ＣＣを、ビアコンタクト電極ＣＣ（ＷＬ）として図示している。また、ドレイン側選択ゲート線フックアップ領域ＲＨＵＳＧＤに設けられたビアコンタクト電極ＣＣを、ビアコンタクト電極ＣＣ（ＳＧＤ）として図示している。
ワード線フックアップ領域ＲＨＵＷＬには、複数列（図示の例では２列）にわたってＸ方向に並ぶ複数のビアコンタクト電極ＣＣ（ＷＬ）と、Ｘ方向及びＹ方向に並ぶ複数の絶縁体柱ＨＲと、が設けられている。
ビアコンタクト電極ＣＣは、全ての導電層１１０に対応して設けられている。ビアコンタクト電極ＣＣは、図１２に示す様にＺ方向に延伸し、上端において、対応する導電層１１０に接続されている。ビアコンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。ビアコンタクト電極ＣＣ（ＷＬ）と導電層１１０との間には、酸化シリコン（ＳｉＯ２）等の絶縁膜ＣＣＳＷが設けられている。ビアコンタクト電極ＣＣ（ＷＬ）の外周面は、絶縁膜ＣＣＳＷを介して、導電層１１０に設けられた貫通孔の内周面と対向する。
図１２の例において、これら複数のビアコンタクト電極ＣＣ（ＷＬ）は、Ｘ方向負側に設けられたものほどＺ方向の長さが大きく、上方の導電層１１０に接続されている。また、Ｘ方向正側に設けられたものほどＺ方向の長さが小さく、下方の導電層１１０に接続されている。
絶縁体柱ＨＲ（図１１）は、半導体記憶装置の製造に際して、製造中の構造を支持する。図示は省略するものの、絶縁体柱ＨＲは、複数の導電層１１０を貫通してＺ方向に延伸する。絶縁体柱ＨＲは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層のみを含んでいても良い。また、絶縁体柱ＨＲは、ゲート絶縁膜１３０、半導体柱１２０及び絶縁体柱１２５と、同様の構造を備えていても良い。
ドレイン側選択ゲート線フックアップ領域ＲＨＵＳＧＤには、図１１に示す様に、ドレイン側選択ゲート線ＳＧＤに対応する複数の導電層１１０に対応する複数のテラス領域Ｔが設けられている。テラス領域Ｔは、導電層１１０の下面のうち、下方から見て、他の導電層１１０と重ならない領域である。図１１の例では、各テラス領域Ｔに対応して、１つのビアコンタクト電極ＣＣ（ＳＧＤ）と、４つの絶縁体柱ＨＲと、が設けられている。
図１２には、Ｘ方向に並ぶ２つのドレイン側選択ゲート線フックアップ領域ＲＨＵＳＧＤを例示している。これら２つのドレイン側選択ゲート線フックアップ領域ＲＨＵＳＧＤのうち、Ｘ方向正側に設けられた方において、複数のビアコンタクト電極ＣＣ（ＳＧＤ）は、Ｘ方向正側に設けられたものほど、下方の導電層１１０に接続されている。また、Ｘ方向負側に設けられたものほど、上方の導電層１１０に接続されている。一方、図１２の２つのドレイン側選択ゲート線フックアップ領域ＲＨＵＳＧＤのうち、Ｘ方向負側に設けられた方において、複数のビアコンタクト電極ＣＣ（ＳＧＤ）は、Ｘ方向負側に設けられたものほど、下方の導電層１１０に接続されている。また、Ｘ方向正側に設けられたものほど、上方の導電層１１０に接続されている。
尚、図５を参照して説明した様に、メモリプレーン領域ＲＭＰには、Ｘ方向に並ぶ２つのフックアップ領域ＲＨＵが設けられている。この様な構造では、各フィンガー構造ＦＳにおいて、ワード線ＷＬ及びソース側選択ゲート線ＳＧＳに対応するビアコンタクト電極ＣＣ（ＷＬ）を、２つのフックアップ領域ＲＨＵの一方のみに設けることが可能である。
例えば、上述の通り、図１１は、図５のＤで示す部分を拡大して示している。ここで、図１１に例示するフックアップ領域ＲＨＵ（図５の、Ｘ方向正側のフックアップ領域ＲＨＵ）には、図示された２つのフィンガー構造ＦＳのうち、Ｙ方向正側に設けられたものに対応するビアコンタクト電極ＣＣ（ＷＬ）が設けられており、Ｙ方向負側に設けられたものに対応するビアコンタクト電極ＣＣ（ＷＬ）は設けられていない。図示は省略するが、図５の、Ｘ方向負側のフックアップ領域ＲＨＵには、図１１に図示された２つのフィンガー構造ＦＳのうち、Ｙ方向正側に設けられたものに対応するビアコンタクト電極ＣＣ（ＷＬ）は設けられておらず、Ｙ方向負側に設けられたものに対応するビアコンタクト電極ＣＣ（ＷＬ）が設けられている。
例えば、図５の２つのフックアップ領域ＲＨＵの一方は、Ｙ方向負側から数えて偶数番目のフィンガー構造ＦＳ又はメモリブロックＢＬＫに対応するビアコンタクト電極ＣＣ（ＷＬ）を含んでいても良い。この場合、２つのフックアップ領域ＲＨＵの他方は、例えば、Ｙ方向負側から数えて奇数番目のフィンガー構造ＦＳ又はメモリブロックＢＬＫに対応するビアコンタクト電極ＣＣ（ＷＬ）を含んでいても良い。
また、例えば、図５の２つのフックアップ領域ＲＨＵの一方は、Ｙ方向負側から数えて、４ｎ＋１番目（ｎは０以上の整数）及び４ｎ＋４番目のフィンガー構造ＦＳ又はメモリブロックＢＬＫに対応するビアコンタクト電極ＣＣ（ＷＬ）を含んでいても良い。この場合、２つのフックアップ領域ＲＨＵの他方は、例えば、Ｙ方向負側から数えて４ｎ+２番目及び４ｎ＋３番目のフィンガー構造ＦＳ又はメモリブロックＢＬＫに対応するビアコンタクト電極ＣＣ（ＷＬ）を含んでいても良い。
ドレイン側選択ゲート線ＳＧＤに対応するビアコンタクト電極ＣＣ（ＳＧＤ）は、基本的には、全てのフックアップ領域ＲＨＵに設けられる。ただし、Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨ（図５）については、Ｘ方向の両側に、フックアップ領域ＲＨＵが設けられている。この様な構造では、Ｘ方向負側から数えて１番目又は２番目のフックアップ領域ＲＨＵにおいて、このメモリ領域ＲＭＨ中のドレイン側選択ゲート線ＳＧＤに対応するビアコンタクト電極ＣＣ（ＳＧＤ）を省略することも可能である。
［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。例えば図１２に示す様に、半導体基板１００の表面には、半導体領域ＡＡと、酸化シリコン（ＳｉＯ２）等の絶縁領域ＳＴＩと、が設けられている。半導体領域ＡＡの一部は、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域に設けられている。半導体領域ＡＡの一部は、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域に設けられている。半導体領域ＡＡは、Ｎ型ウェル領域及びＰ型ウェル領域の双方を含む領域に設けられていても良いし、これらの一方のみを含む領域に設けられていても良いし、どちらも含まない領域に設けられていても良い。
半導体基板１００の上面には、絶縁層ｇｉを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体領域ＡＡと対向する複数の電極ｇｃを含む。また、半導体領域ＡＡ及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
半導体領域ＡＡは、それぞれ、周辺回路ＰＣ（図１）を構成する複数のトランジスタのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣ（図１）を構成する複数のトランジスタのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
ビアコンタクト電極ＣＳは、Ｚ方向に延伸し、下端において半導体領域ＡＡ又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳと半導体領域ＡＡとの接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［半導体基板１００のロウ制御回路領域ＲＲｏｗＣにおける構造］
図１３は、図６のＦで示した部分を拡大して示す模式的な平面図である。図１３には、Ｚ方向から見てフィンガー構造ＦＳと重なる領域を、点線で示している（図１１参照）。
ロウ制御回路領域ＲＲｏｗＣには、例えば、２つのフィンガー構造ＦＳに対応する領域において、２列にわたってＸ方向に並ぶ複数のトランジスタＴＢＬＫが設けられている。即ち、２つのフィンガー構造ＦＳに対応する領域には、２列にわたってＸ方向に並ぶ複数の半導体領域ＡＡが設けられている。図１３の例では、これら複数の半導体領域ＡＡを、半導体領域ＡＡＢＬＫとして示している。これら複数の半導体領域ＡＡＢＬＫの間には、絶縁領域ＳＴＩが設けられている。
ロウ制御回路領域ＲＲｏｗＣ中の半導体領域ＡＡＢＬＫは、それぞれ、Ｙ方向に延伸し、ソース電極として機能するビアコンタクト電極ＣＳと、ドレイン電極として機能するビアコンタクト電極ＣＳと、に接続されている。また、これら２つのビアコンタクト電極ＣＳの間には、ゲート電極として機能する電極ｇｃ及びこれに接続されたビアコンタクト電極ＣＳが設けられている。
また、図１３には、図１１を参照して説明した複数のビアコンタクト電極ＣＣ（ＷＬ）を図示している。複数の半導体領域ＡＡＢＬＫに接続された複数のビアコンタクト電極ＣＳのうち、ドレイン電極として機能するものは、それぞれ、配線層群ＭＧ，ＤＧ中の配線を介して、ビアコンタクト電極ＣＣ（ＷＬ）に電気的に接続されている。
例えば、図１３に例示するトランジスタ領域ＲＴｒのうち、Ｘ方向負側に設けられたものに対応するトランジスタＴＢＬＫは、ソース側選択ゲート線ＳＧＳとして機能する導電層１１０、及び、ワード線ＷＬとして機能する導電層１１０のうち、所定の高さ位置より上方に設けられたものに接続されている（図１２参照）。
また、図１３に例示するトランジスタ領域ＲＴｒのうち、Ｘ方向正側に設けられたものに対応するトランジスタＴＢＬＫは、ワード線ＷＬとして機能する導電層１１０のうち、所定の高さ位置より下方に設けられたものに接続されている（図１２参照）。
［配線層群ＭＧの構造］
配線層群ＭＧは、例えば図１２に示す様に、メモリセルアレイＭＣＡの下方に設けられた配線層Ｍ０，Ｍ１と、配線層Ｍ０，Ｍ１の下方に設けられたチップ貼合電極層ＭＢと、を備える。
配線層Ｍ０，Ｍ１に含まれる複数の配線は、例えば、メモリセルアレイＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
複数の配線ｍ０のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば図８に示す様に、Ｘ方向に並びＹ方向に延伸する。
配線層Ｍ１は、例えば図１２に示す様に、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
複数の配線ｍ１のうちの一部は、ビット線ＢＬと、カラム制御回路領域ＲＣｏｌＣ中のセンスアンプトランジスタＴＳＡＤＬ（図７）と、の間に電気的に接続され、Ｘ方向に延伸する配線ＣＢＬとして機能する。配線ＣＢＬのＸ方向の一端部は、Ｚ方向から見て、対応するビット線ＢＬと重なる位置に設けられている。配線ＣＢＬのＸ方向の他端部は、カラム制御回路領域ＲＣｏｌＣ中の、対応するセンスアンプ回路ＳＡＤＬの近傍に設けられている。
例えば、図７に例示する様な構造において、Ｘ方向負側から数えて１番目のメモリ領域ＲＭＨに対応する配線ＣＢＬは、Ｘ方向負側から数えて１番目のメモリ領域ＲＭＨの少なくとも一部、Ｘ方向負側から数えて１番目のフックアップ領域ＲＨＵ、Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨの一部、及び、カラム制御回路領域ＲＣｏｌＣの一部と、Ｚ方向から見て重なる領域にまたがって、Ｘ方向に延伸する。
また、Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨに対応する配線ＣＢＬは、Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨの一部と、Ｚ方向から見て重なる領域の範囲内に設けられている。
また、Ｘ方向負側から数えて３番目のメモリ領域ＲＭＨに対応する配線ＣＢＬは、Ｘ方向負側から数えて３番目のメモリ領域ＲＭＨの少なくとも一部、Ｘ方向負側から数えて２番目のフックアップ領域ＲＨＵ、Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨの一部、及び、カラム制御回路領域ＲＣｏｌＣの一部と、Ｚ方向から見て重なる領域にまたがって、Ｘ方向に延伸する。
チップ貼合電極層ＭＢ（図１２）は、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜ｐＩ１Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ１Ｍの積層膜等を含んでいても良い。これら複数の貼合電極ＰＩ１は、メモリセルアレイＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
［配線層群ＤＧの構造］
配線層群ＤＧは、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４と、配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の上方に設けられたチップ貼合電極層ＤＢと、を備える。
Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４に含まれる複数の配線は、例えば、メモリセルアレイＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
複数の配線ｄ０，ｄ１，ｄ２のうちの一部は、ワード線ＷＬと、ロウ制御回路領域ＲＲｏｗＣ中の構成と、の間に電気的に接続され、Ｘ方向に延伸する配線ＣＷＬとして機能する。配線ＣＷＬのＸ方向の一端部は、対応するビアコンタクト電極ＣＣ（ＷＬ）の近傍に設けられている。配線ＣＷＬのＸ方向の他端部は、ロウ制御回路領域ＲＲｏｗＣ中の、対応するトランジスタＴＢＬＫの近傍に設けられている。
例えば、図１３に例示するトランジスタ領域ＲＴｒのうち、Ｘ方向負側に設けられたものに対応する配線ＣＷＬは、ビアコンタクト電極ＣＣ（ＷＬ）側の端部が、トランジスタＴＢＬＫ側の端部よりも、Ｘ方向正側（図７を参照して説明した位置ＸＲｏｗＣ側）に設けられている。これらの配線ＣＷＬは、Ｘ方向負側のトランジスタ領域ＲＴｒと、Ｚ方向から見て重なる位置に設けられた領域の範囲内に設けられている。そのうちの一部は、Ｘ方向の一端及び他端が、１つのフックアップ領域ＲＨＵの、位置ＸＲｏｗＣよりも負側の領域と、Ｚ方向から見て重なる領域の範囲内に設けられている。残りの一部は、１つのフックアップ領域ＲＨＵ、及び、このフックアップ領域ＲＨＵよりもＸ方向負側に設けられたメモリ領域ＲＭＨの少なくとも一部と、Ｚ方向から見て重なる領域にまたがって、Ｘ方向に延伸する。
同様に、図１３に例示するトランジスタ領域ＲＴｒのうち、Ｘ方向正側に設けられたものに対応する配線ＣＷＬは、ビアコンタクト電極ＣＣ（ＷＬ）側の端部が、トランジスタＴＢＬＫ側の端部よりも、Ｘ方向負側（図７を参照して説明した位置ＸＲｏｗＣ側）に設けられている。これらの配線ＣＷＬは、Ｘ方向正側のトランジスタ領域ＲＴｒと、Ｚ方向から見て重なる領域の範囲内に設けられている。そのうちの一部は、Ｘ方向の一端及び他端が、１つのフックアップ領域ＲＨＵの、位置ＸＲｏｗＣよりも正側の領域と、Ｚ方向から見て重なる領域の範囲内に設けられている。残りの一部は、１つのフックアップ領域ＲＨＵ、及び、このフックアップ領域ＲＨＵよりもＸ方向正側に設けられたメモリ領域ＲＭＨの少なくとも一部と、Ｚ方向から見て重なる領域にまたがって、Ｘ方向に延伸する。
配線層Ｄ３，Ｄ４（図１２）は、それぞれ、複数の配線ｄ３，ｄ４を含む。これら複数の配線ｄ３，ｄ４は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
チップ貼合電極層ＤＢは、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜ｐＩ２Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ２Ｍの積層膜等を含んでいても良い。これら複数の貼合電極ＰＩ２は、メモリセルアレイＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
尚、貼合電極ＰＩ１と貼合電極ＰＩ２とに銅（Ｃｕ）等の金属膜ｐＩ１Ｍ，ｐＩ２Ｍを用いると、金属膜ｐＩ１Ｍと金属膜ｐＩ２Ｍとが一体化して、互いの境界の確認が困難となる。但し、貼り合せの位置ずれによる貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた形状の歪み、バリア導電膜ｐＩ１Ｂ，ｐＩ２Ｂの位置ずれ（側面における不連続箇所の発生）により貼り合せ構造が確認できる。また、貼合電極ＰＩ１及び貼合電極ＰＩ２をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。また、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた場合、これらを形成する各Ｃｕの底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的なＣｕを用いた配線層では、Ｃｕの上面にＣｕの酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合せの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
［比較例］
図１４は、比較例に係る半導体記憶装置の構成を示す模式的な断面図である。比較例に係る半導体記憶装置は、メモリセルアレイＭＣＡ側のチップＣＭ´と、周辺回路ＰＣ側のチップＣＰ´と、を備える。
比較例に係るチップＣＭ´は、メモリ領域ＲＭＨと、メモリ領域ＲＭＨに対してＸ方向の正側及び負側にそれぞれ設けられた２つのフックアップ領域ＲＨＵと、を備える。Ｘ方向負側に設けられたフックアップ領域ＲＨＵのＸ方向負側に、メモリ領域ＲＭＨは設けられていない。同様に、Ｘ方向正側に設けられたフックアップ領域ＲＨＵのＸ方向正側に、メモリ領域ＲＭＨは設けられていない。
比較例に係るチップＣＰ´では、Ｘ方向負側に設けられたロウ制御回路領域ＲＲｏｗＣに対応する全ての配線ＣＷＬにおいて、Ｘ方向におけるビアコンタクト電極ＣＣ（ＷＬ）側の端部が、トランジスタＴＢＬＫ側の端部よりも、Ｘ方向負側に設けられる。また、Ｘ方向正側に設けられたロウ制御回路領域ＲＲｏｗＣに対応する全ての配線ＣＷＬにおいて、Ｘ方向におけるビアコンタクト電極ＣＣ（ＷＬ）側の端部が、トランジスタＴＢＬＫ側の端部よりも、Ｘ方向正側に設けられる。
ここで、半導体記憶装置の高集積化に伴い、各フィンガー構造ＦＳにおいてＺ方向に積層される導電層１１０（図９参照）の数が増大しつつある。これに伴い、ロウ制御回路領域ＲＲｏｗＣにおいてＸ方向に並ぶトランジスタＴＢＬＫ（図１３参照）の数も、増大しつつある。比較例の様な構造では、導電層１１０の数及びトランジスタＴＢＬＫの数の増大に伴い、配線ＣＷＬの数も増大する。例えば、各フィンガー構造ＦＳに含まれるワード線ＷＬ及びソース側選択ゲート線ＳＧＳの数が１２８である場合、１つのフィンガー構造ＦＳに対応する配線ＣＷＬの数も１２８本となる。
配線ＣＷＬは、例えば、配線層Ｄ０～Ｄ２の、ロウ制御回路領域ＲＲｏｗＣとＺ方向から見て重なる領域に設けられる。また、１つのフィンガー構造ＦＳに対応する配線ＣＷＬは、例えば、Ｚ方向から見て２つのフィンガー構造ＦＳと重なる領域の範囲内に設けられる。例えば、１つのフィンガー構造ＦＳに対応する配線ＣＷＬの数が１２８本である場合、これら１２８本の配線ＣＷＬが、配線層Ｄ０～Ｄ２の、この様な領域に設けられることとなる。このためには、例えば、配線層Ｄ０，Ｄ１に、それぞれ、Ｙ方向に並ぶ５０本の配線ＣＷＬを設け、配線層Ｄ２に、Ｙ方向に並ぶ２８本の配線ＣＷＬを設けることが考えられる。
［第１実施形態に係る半導体記憶装置の効果］
第１実施形態においては、ロウ制御回路領域ＲＲｏｗＣが、Ｘ方向に並ぶ２つのメモリ領域ＲＭＨの少なくとも一部、及び、その間に設けられたフックアップ領域ＲＨＵと、Ｚ方向から見て重なる位置に設けられている。また、ロウ制御回路領域ＲＲｏｗＣが、Ｘ方向に並ぶ２つのトランジスタ領域ＲＴｒに分割されており、配線ＣＷＬの一部がその一方と、残りの一部が他方と、Ｚ方向から見て重なる位置に設けられた領域の範囲内に設けられている。
この様な構成によれば、配線層Ｄ０～Ｄ２においてＹ方向に並ぶ配線ＣＷＬの数を削減可能である。例えば、１つのフィンガー構造ＦＳに対応する配線ＣＷＬの数が１２８本であり、且つ、図７を参照して説明した位置ＸＲｏｗＣがロウ制御回路領域ＲＲｏｗＣのＸ方向の中央位置及びフックアップ領域ＲＨＵのＸ方向の中央位置と一致する場合、Ｘ方向に並ぶ２つのトランジスタ領域ＲＴｒには、これら１２８本の配線ＣＷＬのうち、６４本の配線ＣＷＬが設けられることとなる。このためには、例えば、配線層Ｄ０，Ｄ１に、それぞれ、Ｙ方向に並ぶ２５本の配線ＣＷＬを設け、配線層Ｄ２に、Ｙ方向に並ぶ１４本の配線ＣＷＬを設けることが考えられる。
従って、第１実施形態に係る半導体記憶装置によれば、導電層１１０の数が増大しても、導電層１１０とトランジスタＴＢＬＫとを好適に接続することが可能である。また、導電層１１０の数が増大しても、配線ＣＷＬのＹ方向の幅をある程度大きくすることが可能である。これにより、ワード線ＷＬ等とトランジスタＴＢＬＫとの間の配線抵抗を削減可能である。
また、第１実施形態に係る半導体記憶装置によれば、比較例と比較して、最長の配線ＣＷＬのＸ方向の長さを削減可能である。これにより、ワード線ＷＬ等とトランジスタＴＢＬＫとの間の配線抵抗の最大値を、小さくすることが可能である。
また、第１実施形態に係る半導体記憶装置においては、ロウ制御回路領域ＲＲｏｗＣを、周辺回路領域ＲＰＣのＸ方向の両端部に設けている。この様な構成において、ロウ制御回路領域ＲＲｏｗＣのＸ方向の中央位置及びフックアップ領域ＲＨＵのＸ方向の中央位置を一致又は略一致させた場合、メモリセルアレイＭＣＡの、Ｘ方向負側から数えて１番目のロウ制御回路領域ＲＲｏｗＣとＺ方向から見て重なる領域のうち、Ｘ方向負側から数えて１番目のフックアップ領域ＲＨＵよりもＸ方向負側の領域が、デッドスペースとなってしまうことも考えられる。また、メモリセルアレイＭＣＡの、Ｘ方向負側から数えて２番目のロウ制御回路領域ＲＲｏｗＣとＺ方向から見て重なる領域のうち、Ｘ方向負側から数えて２番目のフックアップ領域ＲＨＵよりもＸ方向正側の領域が、デッドスペースとなってしまうことも考えられる。そこで、第１実施形態では、この様な領域にも、Ｘ方向の長さが小さいメモリ領域ＲＭＨを設けている。これにより、デッドスペースを削減して、半導体記憶装置の高集積化を図ることが可能である。
［第２実施形態］
第１実施形態に係る半導体記憶装置においては、図５に示す様に、フックアップ領域ＲＨＵが、メモリプレーン領域ＲＭＰの、Ｘ方向の端部近傍に設けられている。また、図６に示す様に、ロウ制御回路領域ＲＲｏｗＣが、周辺回路領域ＲＰＣの、Ｘ方向の端部に設けられている。
しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜変更可能である。例えば、フックアップ領域ＲＨＵは、メモリプレーン領域ＲＭＰの、Ｘ方向の中央近傍に設けられていても良い。また、ロウ制御回路領域ＲＲｏｗＣは、周辺回路領域ＲＰＣの、Ｘ方向の中央位置に設けられていても良い。
以下、第２実施形態に係る半導体記憶装置として、この様な構成を例示する。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、チップＣＭのかわりに、チップＣＭ２を備える。図１５は、チップＣＭ２の構成例を示す模式的な底面図である。図１５では、貼合電極ＰＩ１等の一部の構成を省略している。
チップＣＭ２は、基本的には、チップＣＭと同様に構成されている。ただし、チップＣＭ２は、メモリプレーン領域ＲＭＰのかわりに、メモリプレーン領域ＲＭＰ２を備える。メモリプレーン領域ＲＭＰ２は、基本的には、メモリプレーン領域ＲＭＰと同様に構成されている。ただし、メモリプレーン領域ＲＭＰ２においては、Ｘ方向負側から数えて１番目及び３番目のメモリ領域ＲＭＨのＸ方向の長さが、Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨのＸ方向の長さよりも大きい。
また、第２実施形態に係る半導体記憶装置は、チップＣＰのかわりに、チップＣＰ２を備える。図１６は、チップＣＰ２の構成例を示す模式的な底面図である。図１６では、貼合電極ＰＩ２等の一部の構成を省略している。
チップＣＰ２は、基本的には、チップＣＰと同様に構成されている。ただし、チップＣＰ２は、周辺回路領域ＲＰＣのかわりに、周辺回路領域ＲＰＣ２を備える。周辺回路領域ＲＰＣ２は、基本的には、周辺回路領域ＲＰＣと同様に構成されている。ただし、周辺回路領域ＲＰＣ２の、Ｘ方向における中央位置には、Ｘ方向に並ぶ２つのロウ制御回路領域ＲＲｏｗＣが設けられている。また、これら２つのロウ制御回路領域ＲＲｏｗＣに対してＸ方向正側の領域及びＸ方向負側の領域には、それぞれ、Ｙ方向に並ぶカラム制御回路領域ＲＣｏｌＣ及び回路領域ＲＯＣが設けられている。
図１７は、チップＣＭ２，ＣＰ２の一部の構成を示す模式的な断面図である。
Ｘ方向負側から数えて１番目のカラム制御回路領域ＲＣｏｌＣは、Ｘ方向負側から数えて１番目のメモリ領域ＲＭＨの一部（Ｘ方向正側の端部近傍の領域を除く領域）と、Ｚ方向から見て重なる位置に設けられている。
Ｘ方向負側から数えて１番目のトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて１番目のメモリ領域ＲＭＨの一部（Ｘ方向正側の端部近傍の領域）と、Ｚ方向から見て重なる位置に設けられている。また、このトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて１番目のフックアップ領域ＲＨＵの一部（位置ＸＲｏｗＣよりもＸ方向負側の領域）と、Ｚ方向から見て重なる位置に設けられている。
Ｘ方向負側から数えて２番目のトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて１番目のフックアップ領域ＲＨＵの一部（位置ＸＲｏｗＣよりもＸ方向正側の領域）と、Ｚ方向から見て重なる位置に設けられている。また、このトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨの一部（Ｘ方向の中央位置よりもＸ方向負側の領域）と、Ｚ方向から見て重なる位置に設けられている。
Ｘ方向負側から数えて３番目のトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて２番目のメモリ領域ＲＭＨの一部（Ｘ方向の中央位置よりもＸ方向正側の領域）と、Ｚ方向から見て重なる位置に設けられている。また、このトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて２番目のフックアップ領域ＲＨＵの一部（位置ＸＲｏｗＣよりもＸ方向負側の領域）と、Ｚ方向から見て重なる位置に設けられている。
Ｘ方向負側から数えて４番目のトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて２番目のフックアップ領域ＲＨＵの一部（位置ＸＲｏｗＣよりもＸ方向正側の領域）と、Ｚ方向から見て重なる位置に設けられている。また、このトランジスタ領域ＲＴｒは、Ｘ方向負側から数えて３番目のメモリ領域ＲＭＨの一部（Ｘ方向負側の端部近傍の領域）と、Ｚ方向から見て重なる位置に設けられている。
Ｘ方向負側から数えて２番目のカラム制御回路領域ＲＣｏｌＣは、Ｘ方向負側から数えて３番目のメモリ領域ＲＭＨの一部（Ｘ方向負側の端部近傍の領域を除く領域）と、Ｚ方向から見て重なる位置に設けられている。
第２実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
また、第２実施形態に係る半導体記憶装置では、フックアップ領域ＲＨＵが、メモリプレーン領域ＲＭＰの、Ｘ方向の中央近傍に設けられている。この様な構成では、ビアコンタクト電極ＣＣと、半導体柱１２０と、の距離の最大値を、第１実施形態に係る半導体記憶装置と比較して、半分程度に削減可能である。これにより、導電層１１０における配線抵抗を削減して、動作の高速化を図ることが可能である。
［第３実施形態］
第１実施形態及び第２実施形態においては、ロウ制御回路領域ＲＲｏｗＣが、Ｘ方向に並ぶ２つのトランジスタ領域ＲＴｒに分割されており、配線ＣＷＬの一部がその一方と、残りの一部が他方と、Ｚ方向から見て重なる位置に設けられた領域の範囲内に設けられている。これにより、配線層Ｄ０～Ｄ２においてＹ方向に並ぶ配線ＣＷＬの数を削減して、半導体記憶装置の高集積化を図ることが可能となる。
ここで、例えば、ロウ制御回路領域ＲＲｏｗＣにおいてＸ方向に並ぶトランジスタ領域ＲＴｒをＸ方向に更に分割し、配線ＣＷＬを、これら分割された領域のいずれかと、Ｚ方向から見て重なる位置に設けられた領域の範囲内に設けることも可能である。これにより、配線層Ｄ０～Ｄ２においてＹ方向に並ぶ配線ＣＷＬの数を、更に削減することが可能である。
以下、第３実施形態に係る半導体記憶装置として、この様な構成を例示する。
第３実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、チップＣＭ２及びチップＣＰ２のかわりに、チップＣＭ３及びチップＣＰ３を備える。
図１８は、チップＣＭ３の構成例を示す模式的な底面図である。図１８では、貼合電極ＰＩ１等の一部の構成を省略している。図１９は、チップＣＭ３，ＣＰ３の一部の構成を示す模式的な断面図である。
チップＣＭ３は、基本的には、チップＣＭ２と同様に構成されている。ただし、チップＣＭ３では、フックアップ領域ＲＨＵが、Ｘ方向に離間する２つの分割フックアップ領域ＲＨＵＤに分割されている。また、Ｘ方向に隣り合う２つの分割フックアップ領域ＲＨＵＤの間には、メモリ領域ＲＭＨが設けられている。
分割フックアップ領域ＲＨＵＤは、基本的には、フックアップ領域ＲＨＵと同様に構成されている。ただし、フックアップ領域ＲＨＵは、全てのビアコンタクト電極ＣＣ（ＷＬ）を備える。一方、分割フックアップ領域ＲＨＵＤは、一部のビアコンタクト電極ＣＣ（ＷＬ）のみを含む。即ち、フックアップ領域ＲＨＵがＸ方向にｎ分割（ｎは２以上の整数）される場合、ビアコンタクト電極ＣＣ（ＷＬ）は、ｎ個の分割フックアップ領域ＲＨＵＤに、分散して配置される。
例えば、図１９の例では、Ｘ方向負側から数えて１番目のフックアップ領域ＲＨＵに、所定のフィンガー構造ＦＳに対応する複数のビアコンタクト電極ＣＣ（ＷＬ）が配置される。ここで、Ｘ方向負側から数えて１番目の分割フックアップ領域ＲＨＵＤには、所定の位置よりも下方に設けられた導電層１１０に対応するビアコンタクト電極ＣＣ（ＷＬ）が配置される。また、Ｘ方向負側から数えて２番目の分割フックアップ領域ＲＨＵＤには、所定の位置よりも上方に設けられた導電層１１０に対応するビアコンタクト電極ＣＣ（ＷＬ）が配置される。
また、図１９の例では、Ｘ方向負側から数えて２番目のフックアップ領域ＲＨＵに、他のフィンガー構造ＦＳに対応する複数のビアコンタクト電極ＣＣ（ＷＬ）が配置される。ここで、Ｘ方向負側から数えて３番目の分割フックアップ領域ＲＨＵＤには、所定の位置よりも上方に設けられた導電層１１０に対応するビアコンタクト電極ＣＣ（ＷＬ）が配置される。また、Ｘ方向負側から数えて４番目の分割フックアップ領域ＲＨＵＤには、所定の位置よりも下方に設けられた導電層１１０に対応するビアコンタクト電極ＣＣ（ＷＬ）が配置される。
チップＣＰ３は、基本的には、チップＣＰ２と同様に構成されている。ただし、チップＣＰ３は、周辺回路領域ＲＰＣ２のかわりに、周辺回路領域ＲＰＣ３を備える。また、チップＣＰ３は、配線層群ＤＧのかわりに、配線層群ＤＧ３を備える。
周辺回路領域ＲＰＣ３は、基本的には、周辺回路領域ＲＰＣ２と同様に構成されている。ただし、周辺回路領域ＲＰＣ３では、トランジスタ領域ＲＴｒが、Ｘ方向に離間する２つの分割トランジスタ領域ＲＴｒＤに分割されている。
図１９には、トランジスタ領域ＲＴｒのＸ方向における中央近傍の位置を、位置ＸＲｏｗＣＤとして示している。位置ＸＲｏｗＣＤは、トランジスタ領域ＲＴｒのＸ方向における中央位置と一致しても良いし、一致しなくても良い。また、位置ＸＲｏｗＣＤは、分割フックアップ領域ＲＨＵＤのＸ方向における中央位置と一致しても良いし、一致しなくても良い。また、トランジスタ領域ＲＴｒ中、位置ＸＲｏｗＣＤよりもＸ方向の正側に設けられた領域及びＸ方向の負側に設けられた領域を、それぞれ、分割トランジスタ領域ＲＴｒＤとして示している。
分割トランジスタ領域ＲＴｒＤは、それぞれ、いずれかの分割フックアップ領域ＲＨＵＤの一部（位置ＸＲｏｗＣＤに対して、Ｘ方向の正側又は負側の領域）と、Ｚ方向から見て重なる位置に設けられている。また、分割トランジスタ領域ＲＴｒＤは、それぞれ、いずれかのメモリ領域ＲＭＨの一部と、Ｚ方向から見て重なる位置に設けられている。
配線層群ＤＧ３は、基本的には、配線層群ＤＧと同様に構成されている。ただし、配線層群ＤＧ３では、複数の配線ＣＷＬが、いずれかの分割トランジスタ領域ＲＴｒＤと、Ｚ方向から見て重なる位置に設けられた領域の範囲内に設けられている。
第３実施形態に係る半導体記憶装置によれば、第２実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
また、第３実施形態に係る半導体記憶装置によれば、配線層Ｄ０～Ｄ２においてＹ方向に並ぶ配線ＣＷＬの数を、更に削減することが可能である。また、ワード線ＷＬ等とトランジスタＴＢＬＫとの間の配線抵抗の最大値を、更に小さくすることが可能である。
［第４実施形態］
第４実施形態に係る半導体記憶装置は、基本的には、第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、チップＣＭ３及びチップＣＰ３のかわりに、チップＣＭ４及びチップＣＰ４を備える。
図２０は、チップＣＭ４の構成例を示す模式的な底面図である。図２０では、貼合電極ＰＩ１等の一部の構成を省略している。図２１は、チップＣＭ４，ＣＰ４の一部の構成を示す模式的な断面図である。
チップＣＭ４は、基本的には、チップＣＭ３と同様に構成されている。ただし、チップＣＭ４では、Ｘ方向に並ぶ２つのフックアップ領域ＲＨＵの間に、メモリ領域ＲＭＨが設けられていない。
チップＣＰ４は、基本的には、チップＣＰ３と同様に構成されている。ただし、図２１に示す様に、チップＣＰ４は、周辺回路領域ＲＰＣ３のかわりに、周辺回路領域ＲＰＣ４を備える。また、チップＣＰ４は、配線層群ＤＧ３のかわりに、配線層群ＤＧ４を備える。
周辺回路領域ＲＰＣ４は、基本的には、周辺回路領域ＲＰＣ３と同様に構成されている。ただし、周辺回路領域ＲＰＣ４では、２つのトランジスタ領域ＲＴｒのうち、半導体基板１００のＸ方向の中央位置側に設けられたものが、２つの分割トランジスタ領域ＲＴｒＤに分割されていない。また、半導体基板１００のＸ方向の中央位置側に設けられたトランジスタ領域ＲＴｒと、２つの分割トランジスタ領域ＲＴｒＤとが、それぞれ、同程度の数のトランジスタＴＢＬＫを含んでいる。
配線層群ＤＧ４は、基本的には、配線層群ＤＧ３と同様に構成されている。ただし、配線層群ＤＧ４では、一部の配線ＣＷＬが、半導体基板１００のＸ方向の中央位置側に設けられたトランジスタ領域ＲＴｒと、Ｚ方向から見て重なる位置に設けられた領域の範囲内に設けられている。
第４実施形態に係る半導体記憶装置によれば、第３実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
［第５実施形態］
第１実施形態に係る半導体記憶装置では、図１２を参照して説明した様に、ビアコンタクト電極ＣＣ（ＷＬ）の外周面が、絶縁膜ＣＣＳＷを介して、導電層１１０に設けられた貫通孔の内周面と対向する。以下、図２２～図２５を参照して、この様な構造の製造方法の一部について説明する。図２２～図２５は、ビアコンタクト電極ＣＣ（ＷＬ）の製造方法の一部について説明するための模式的な断面図である。
図２２に示す様に、ビアコンタクト電極ＣＣ（ＷＬ）の製造に際しては、導電層１１０に対応する位置に、窒化シリコン（ＳｉＮ）等の犠牲層１１０Ａが形成されていても良い。ビアコンタクト電極ＣＣ（ＷＬ）の製造に際しては、複数のビアコンタクト電極ＣＣ（ＷＬ）に対応する複数の位置に、それぞれ、コンタクトホールＣＣＡを形成する。コンタクトホールＣＣＡは、Ｚ方向に延伸し、複数の犠牲層１１０Ａ等を貫通して、それぞれ、所定の犠牲層１１０Ａの表面を露出させる。
次に、図２３に示す様に、図２２に示す構造の表面に、レジストＲｅｇを塗布する。
次に、図２４に示す様に、レジストＲｅｇの一部を除去して、一部のコンタクトホールＣＣＡを露出させる。
次に、図２５に示す様に、露出した一部のコンタクトホールＣＣＡの底面において、犠牲層１１０Ａ及び層間絶縁層１０１を、所定の数だけ除去する。例えば、図２５の例では、犠牲層１１０Ａ及び層間絶縁層１０１が、８層ずつ除去されている。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングによって実行される。また、この工程では、犠牲層１１０Ａを選択的に除去する工程と、層間絶縁層１０１を選択的に除去する工程とが、所定回数（図２５では８回）ずつ、交互に実行される。
この様な方法でビアコンタクト電極ＣＣ（ＷＬ）を形成する場合、図２３を参照した様にレジストＲｅｇを塗布する際、塗布されたレジストＲｅｇの一部は、コンタクトホールＣＣＡに吸い込まれる。ここで、深いコンタクトホールＣＣＡが形成されている領域では、吸い込まれるレジストＲｅｇの量（以下、「吸い込み量」と呼ぶ）が、比較的大きくなる。一方、浅いコンタクトホールＣＣＡが形成されている領域では、吸い込み量が、比較的少なくなる。これにより、レジストＲｅｇの膜厚は、フックアップ領域ＲＨＵにおいて均一でなくなってしまう場合がある。
レジストＲｅｇの膜厚がフックアップ領域ＲＨＵにおいて均一でなくなってしまうと、レジストＲｅｇの膜厚の厚い個所と薄い個所とで、露光装置の最適なフォーカスがずれてしまう。従って、露光装置のフォーカスずれに対するリソグラフィのプロセスマージンが低下する。その結果、コンタクトホールＣＣＡが未開口となったり、コンタクトホールＣＣＡの寸法の均一性が低下したりするおそれがある。また、一部の領域において、レジストＲｅｇの膜厚が不足する可能性がある。特に、犠牲層１１０Ａの層数が多くなるほど、コンタクトホールＣＣＡが深くなり、レジストＲｅｇの膜厚不足が起こりやすくなる。
そこで、第５実施形態では、図２６に示す様に、各フィンガー構造ＦＳに対応する領域において、ビアコンタクト電極ＣＣ（ＷＬ）が設けられない方のワード線フックアップ領域ＲＨＵＷＬに、ダミーコンタクトホールＤＣＣＡを形成する。
図２６では、１つのフィンガー構造ＦＳ及び１つのワード線フックアップ領域ＲＨＵＷＬに対応する領域を、Ｘ方向に、２つの領域ＲＡ，ＲＢに分割している。これらの領域ＲＡ，ＲＢには、それぞれ、コンタクトホールＣＣＡが形成されている。また、図２６では、これとＹ方向に隣り合うフィンガー構造ＦＳ及び１つのワード線フックアップ領域ＲＨＵＷＬに対応する領域を、Ｘ方向に、２つの領域ＲＣ，ＲＤに分割している。これらの領域ＲＣ，ＲＤには、それぞれ、ダミーコンタクトホールＤＣＣＡが形成されている。
ここで、ダミーコンタクトホールＤＣＣＡは、それぞれ、コンタクトホールＣＣＡの深さのバラつきを緩和する様な深さを有する。例えば、領域ＲＡ，ＲＢにおいて、図２２の様に、Ｘ方向負側に設けられたコンタクトホールＣＣＡほど深く、Ｘ方向正側に設けられたコンタクトホールＣＣＡほど浅い場合には、図２７に示す様に、領域ＲＣ，ＲＤでは、Ｘ方向正側に設けられたダミーコンタクトホールＤＣＣＡほど深く、Ｘ方向負側に設けられたダミーコンタクトホールＤＣＣＡほど浅い様な構造を形成することが考えられる。これにより、図２３を参照して説明した工程で塗布されるレジストＲｅｇの膜厚の均一性を、改善することが可能である。
図２８は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。図２９は、図２８に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第５実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、ダミーコンタクトＤＣＣ（絶縁体柱）を備える。ダミーコンタクトＤＣＣは、ダミーコンタクトホールＤＣＣＡ中に設けられる絶縁部材であり、例えば、酸化シリコン（ＳｉＯ２）等を含む。
図５に示す様に、第５実施形態に係るメモリプレーン領域ＲＭＰには、Ｘ方向に並ぶ２つのフックアップ領域ＲＨＵが設けられている。第５実施形態では、各フィンガー構造ＦＳにおいて、ビアコンタクト電極ＣＣ（ＷＬ）が、２つのフックアップ領域ＲＨＵの一方に設けられ、ダミーコンタクトＤＣＣが、２つのフックアップ領域ＲＨＵの他方に設けられている。
図２８には、Ｙ方向に並ぶ２つのフィンガー構造ＦＳを例示している。また、Ｙ方向正側に設けられたフィンガー構造ＦＳ及びワード線フックアップ領域ＲＨＵＷＬに対応する領域を、Ｘ方向に、２つの領域ＲＡ，ＲＢに分割している。これらの領域ＲＡ，ＲＢには、それぞれ、ビアコンタクト電極ＣＣ（ＷＬ）が設けられている。また、図２８では、これとＹ方向に隣り合うフィンガー構造ＦＳ及びワード線フックアップ領域ＲＨＵＷＬに対応する領域を、Ｘ方向に、２つの領域ＲＣ，ＲＤに分割している。これらの領域ＲＣ，ＲＤには、それぞれ、ダミーコンタクトＤＣＣが設けられている。
領域ＲＡ，ＲＢに設けられた複数のビアコンタクト電極ＣＣ（ＷＬ）は、図１２の例と同様に、Ｘ方向負側に設けられたものほどＺ方向の長さが大きく、上方の導電層１１０に接続されている。また、Ｘ方向正側に設けられたものほどＺ方向の長さが小さく、下方の導電層１１０に接続されている。尚、領域ＲＡに設けられた複数のビアコンタクト電極ＣＣ（ＷＬ）は、領域ＲＢに設けられた複数のビアコンタクト電極ＣＣ（ＷＬ）よりも、Ｚ方向の長さが小さい。
領域ＲＣ，ＲＤに設けられた複数のダミーコンタクトＤＣＣは、図２９に示す様に、Ｘ方向負側に設けられたものほどＺ方向の長さが小さい。また、Ｘ方向正側に設けられたものほどＺ方向の長さが大きい。尚、領域ＲＣに設けられた複数のダミーコンタクトＤＣＣは、領域ＲＤに設けられた複数のダミーコンタクトＤＣＣよりも、Ｚ方向の長さが大きい。
また、ワード線フックアップ領域ＲＨＵＷＬにおいてＸ方向正側から数えてｍ番目（ｍは１以上の整数）のビアコンタクト電極ＣＣ（ＷＬ）のＺ方向の長さは、ワード線フックアップ領域ＲＨＵＷＬにおいてＸ方向負側から数えてｍ番目のダミーコンタクトＤＣＣのＺ方向の長さと、一致又は略一致する。従って、領域ＲＡに設けられたビアコンタクト電極ＣＣ（ＷＬ）のＺ方向の長さは、領域ＲＣに設けられたダミーコンタクトＤＣＣのＺ方向の長さよりも小さい。また、領域ＲＢに設けられたビアコンタクト電極ＣＣ（ＷＬ）のＺ方向の長さは、領域ＲＤに設けられたダミーコンタクトＤＣＣのＺ方向の長さよりも大きい。
［その他の実施形態］
以上、第１実施形態～第５実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、図１８及び図１９を参照して説明した様に、第３実施形態においては、第２実施形態と同様に、フックアップ領域ＲＨＵが、メモリプレーン領域ＲＭＰ３の、Ｘ方向の中央近傍に設けられている。また、ロウ制御回路領域ＲＲｏｗＣが、周辺回路領域ＲＰＣ３の、Ｘ方向の中央位置に設けられている。しかしながら、第３実施形態においては、第１実施形態と同様に、フックアップ領域ＲＨＵが、メモリプレーン領域ＲＭＰ３の、Ｘ方向の端部近傍に設けられていても良い（図５及び図７参照）。また、ロウ制御回路領域ＲＲｏｗＣが、周辺回路領域ＲＰＣの、Ｘ方向の端部に設けられていても良い（図６及び図７参照）。
同様に、第４実施形態（図２０、図２１）においても、第１実施形態と同様に、フックアップ領域ＲＨＵが、メモリプレーン領域ＲＭＰ４の、Ｘ方向の端部に設けられていても良い（図５及び図７参照）。また、ロウ制御回路領域ＲＲｏｗＣが、周辺回路領域ＲＰＣ４の、Ｘ方向の端部に設けられていても良い（図６及び図７参照）。
また、第１実施形態～第５実施形態では、メモリプレーン領域ＲＭＰ，ＲＭＰ２，ＲＭＰ３，ＲＭＰ４に、フックアップ領域ＲＨＵが２つ設けられている。しかしながら、第１実施形態～第５実施形態では、一方のフックアップ領域ＲＨＵを省略しても良い。また、この場合、周辺回路領域ＲＰＣ，ＲＰＣ２，ＲＰＣ３，ＲＰＣ４では、一方のロウ制御回路領域ＲＲｏｗＣを省略しても良い。
また、図２８及び図２９を参照して説明したダミーコンタクトＤＣＣは、第２実施形態、第３実施形態又は第４実施形態に係る半導体記憶装置に設けられていても良い。
また、第１実施形態～第５実施形態において、配線ＣＷＬのレイアウトは、適宜調整可能である。図３０～図３２は、配線ＣＷＬのレイアウトの一例について説明するための模式的な平面図である。図３０は、配線層Ｄ０中の配線パターンを例示している。図３１は、配線層Ｄ１中の配線パターンを例示している。図３２は、配線層Ｄ２中の配線パターンを例示している。
図３０～図３２には、配線層Ｄ０～Ｄ２の、トランジスタ領域ＲＴｒと重なる位置に設けられた領域の構成を図示している。また、図３０～図３２には、位置ＸＲｏｗＣからフックアップ領域ＲＨＵのＸ方向の端部までの領域をＸ方向に６分割した領域ＲＨＵ６ｄと、トランジスタ領域ＲＴｒをＸ方向に６分割した領域ＲＴｒ６ｄと、を図示している。
図３０に示す様に、配線層Ｄ０の、Ｚ方向から見てトランジスタ領域ＲＴｒと重なる位置には、Ｘ方向に並ぶ２つの配線群ＣＷＬＰ００，ＣＷＬＰ０１が設けられている。これら２つの配線群ＣＷＬＰ００，ＣＷＬＰ０１は、それぞれ、Ｙ方向に並ぶ複数の配線ＣＷＬを備える。
配線群ＣＷＬＰ００に含まれる複数の配線ＣＷＬの一端（ビアコンタクト電極ＣＣ（ＷＬ）側の端部）は、位置ＸＲｏｗＣに１番目に近い領域ＲＨＵ６ｄ（図中の、点線で囲んだ領域）の、位置ＸＲｏｗＣ側の境界から、位置ＸＲｏｗＣの反対側の境界にかけて設けられている。位置ＸＲｏｗＣに１番目に近い領域ＲＨＵ６ｄに含まれる複数のビアコンタクト電極ＣＣ（ＷＬ）は、配線群ＣＷＬＰ００に含まれる複数の配線ＣＷＬに電気的に接続される。
また、配線群ＣＷＬＰ００に含まれる複数の配線ＣＷＬの他端（トランジスタＴＢＬＫ側の端部）は、位置ＸＲｏｗＣに１番目に近い領域ＲＴｒ６ｄ（図中の、二点鎖線で囲んだ領域）の、位置ＸＲｏｗＣ側の境界から、位置ＸＲｏｗＣの反対側の境界にかけて設けられている。位置ＸＲｏｗＣに１番目に近い領域ＲＴｒ６ｄに含まれる複数のトランジスタＴＢＬＫは、配線群ＣＷＬＰ００に含まれる複数の配線ＣＷＬに電気的に接続される。
配線群ＣＷＬＰ０１に含まれる複数の配線ＣＷＬの一端（ビアコンタクト電極ＣＣ（ＷＬ）側の端部）は、位置ＸＲｏｗＣに４番目に近い領域ＲＨＵ６ｄ（図中の、点線で囲んだ領域）の、位置ＸＲｏｗＣ側の境界から、位置ＸＲｏｗＣの反対側の境界にかけて設けられている。位置ＸＲｏｗＣに４番目に近い領域ＲＨＵ６ｄに含まれる複数のビアコンタクト電極ＣＣ（ＷＬ）は、配線群ＣＷＬＰ０１に含まれる複数の配線ＣＷＬに電気的に接続される。
また、配線群ＣＷＬＰ０１に含まれる複数の配線ＣＷＬの他端（トランジスタＴＢＬＫ側の端部）は、位置ＸＲｏｗＣに４番目に近い領域ＲＴｒ６ｄ（図中の、二点鎖線で囲んだ領域）の、位置ＸＲｏｗＣ側の境界から、位置ＸＲｏｗＣの反対側の境界にかけて設けられている。位置ＸＲｏｗＣに４番目に近い領域ＲＴｒ６ｄに含まれる複数のトランジスタＴＢＬＫは、配線群ＣＷＬＰ０１に含まれる複数の配線ＣＷＬに電気的に接続される。
図３１に示す様に、配線層Ｄ１の、Ｚ方向から見てトランジスタ領域ＲＴｒと重なる位置には、Ｘ方向に並ぶ２つの配線群ＣＷＬＰ１０，ＣＷＬＰ１１が設けられている。これら２つの配線群ＣＷＬＰ１０，ＣＷＬＰ１１は、それぞれ、Ｙ方向に並ぶ複数の配線ＣＷＬを備える。
配線群ＣＷＬＰ１０に含まれる複数の配線ＣＷＬの一端（ビアコンタクト電極ＣＣ（ＷＬ）側の端部）は、位置ＸＲｏｗＣに２番目に近い領域ＲＨＵ６ｄ（図中の、点線で囲んだ領域）の、位置ＸＲｏｗＣ側の境界から、位置ＸＲｏｗＣの反対側の境界にかけて設けられている。位置ＸＲｏｗＣに２番目に近い領域ＲＨＵ６ｄに含まれる複数のビアコンタクト電極ＣＣ（ＷＬ）は、配線群ＣＷＬＰ１０に含まれる複数の配線ＣＷＬに電気的に接続される。
また、配線群ＣＷＬＰ１０に含まれる複数の配線ＣＷＬの他端（トランジスタＴＢＬＫ側の端部）は、位置ＸＲｏｗＣに２番目に近い領域ＲＴｒ６ｄ（図中の、二点鎖線で囲んだ領域）の、位置ＸＲｏｗＣ側の境界から、位置ＸＲｏｗＣの反対側の境界にかけて設けられている。位置ＸＲｏｗＣに２番目に近い領域ＲＴｒ６ｄに含まれる複数のトランジスタＴＢＬＫは、配線群ＣＷＬＰ１０に含まれる複数の配線ＣＷＬに電気的に接続される。
配線群ＣＷＬＰ１１に含まれる複数の配線ＣＷＬの一端（ビアコンタクト電極ＣＣ（ＷＬ）側の端部）は、位置ＸＲｏｗＣに５番目に近い領域ＲＨＵ６ｄ（図中の、点線で囲んだ領域）の、位置ＸＲｏｗＣ側の境界から、位置ＸＲｏｗＣの反対側の境界にかけて設けられている。位置ＸＲｏｗＣに５番目に近い領域ＲＨＵ６ｄに含まれる複数のビアコンタクト電極ＣＣ（ＷＬ）は、配線群ＣＷＬＰ１１に含まれる複数の配線ＣＷＬに電気的に接続される。
また、配線群ＣＷＬＰ１１に含まれる複数の配線ＣＷＬの他端（トランジスタＴＢＬＫ側の端部）は、位置ＸＲｏｗＣに５番目に近い領域ＲＴｒ６ｄ（図中の、二点鎖線で囲んだ領域）の、位置ＸＲｏｗＣ側の境界から、位置ＸＲｏｗＣの反対側の境界にかけて設けられている。位置ＸＲｏｗＣに５番目に近い領域ＲＴｒ６ｄに含まれる複数のトランジスタＴＢＬＫは、配線群ＣＷＬＰ１１に含まれる複数の配線ＣＷＬに電気的に接続される。
図３２に示す様に、配線層Ｄ２の、Ｚ方向から見てトランジスタ領域ＲＴｒと重なる位置には、Ｘ方向に並ぶ２つの配線群ＣＷＬＰ２０，ＣＷＬＰ２１が設けられている。これら２つの配線群ＣＷＬＰ２０，ＣＷＬＰ２１は、それぞれ、Ｙ方向に並ぶ複数の配線ＣＷＬを備える。
配線群ＣＷＬＰ２０に含まれる複数の配線ＣＷＬの一端（ビアコンタクト電極ＣＣ（ＷＬ）側の端部）は、位置ＸＲｏｗＣに３番目に近い領域ＲＨＵ６ｄ（図中の、点線で囲んだ領域）の、位置ＸＲｏｗＣ側の境界から、位置ＸＲｏｗＣの反対側の境界にかけて設けられている。位置ＸＲｏｗＣに３番目に近い領域ＲＨＵ６ｄに含まれる複数のビアコンタクト電極ＣＣ（ＷＬ）は、配線群ＣＷＬＰ２０に含まれる複数の配線ＣＷＬに電気的に接続される。
また、配線群ＣＷＬＰ２０に含まれる複数の配線ＣＷＬの他端（トランジスタＴＢＬＫ側の端部）は、位置ＸＲｏｗＣに３番目に近い領域ＲＴｒ６ｄ（図中の、二点鎖線で囲んだ領域）の、位置ＸＲｏｗＣ側の境界から、位置ＸＲｏｗＣの反対側の境界にかけて設けられている。位置ＸＲｏｗＣに３番目に近い領域ＲＴｒ６ｄに含まれる複数のトランジスタＴＢＬＫは、配線群ＣＷＬＰ２０に含まれる複数の配線ＣＷＬに電気的に接続される。
配線群ＣＷＬＰ２１に含まれる複数の配線ＣＷＬの一端（ビアコンタクト電極ＣＣ（ＷＬ）側の端部）は、位置ＸＲｏｗＣに６番目に近い領域ＲＨＵ６ｄ（図中の、点線で囲んだ領域）の、位置ＸＲｏｗＣ側の境界から、位置ＸＲｏｗＣの反対側の境界にかけて設けられている。位置ＸＲｏｗＣに６番目に近い領域ＲＨＵ６ｄに含まれる複数のビアコンタクト電極ＣＣ（ＷＬ）は、配線群ＣＷＬＰ２１に含まれる複数の配線ＣＷＬに電気的に接続される。
また、配線群ＣＷＬＰ２１に含まれる複数の配線ＣＷＬの他端（トランジスタＴＢＬＫ側の端部）は、位置ＸＲｏｗＣに６番目に近い領域ＲＴｒ６ｄ（図中の、二点鎖線で囲んだ領域）の、位置ＸＲｏｗＣ側の境界から、位置ＸＲｏｗＣの反対側の境界にかけて設けられている。位置ＸＲｏｗＣに６番目に近い領域ＲＴｒ６ｄに含まれる複数のトランジスタＴＢＬＫは、配線群ＣＷＬＰ２１に含まれる複数の配線ＣＷＬに電気的に接続される。
また、第１実施形態～第５実施形態においては、チップＣＭ，ＣＭ２，ＣＭ３，ＣＭ４に、Ｘ方向に２つ、Ｙ方向に２つ並ぶ、計４つのメモリプレーン領域ＲＭＰ，ＲＭＰ２，ＲＭＰ３，ＲＭＰ４が設けられている。しかしながら、チップに設けられるメモリプレーン領域の数及び配置は、適宜調整可能である。例えば図３３の例では、チップＣＭ１６に、Ｘ方向に４つ、Ｙ方向に４つ並ぶ、計１６個のメモリプレーン領域ＲＭＰが設けられている。チップＣＭ１６には、メモリプレーン領域ＲＭＰではなく、メモリプレーン領域ＲＭＰ２，ＲＭＰ３，ＲＭＰ４が設けられていても良い。
また、第１実施形態～第５実施形態においては、図１２等を参照して説明した様に、ビアコンタクト電極ＣＣ（ＷＬ）の外周面が、絶縁膜ＣＣＳＷを介して、導電層１１０に設けられた貫通孔の内周面と対向する。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
図３４は、ワード線フックアップ領域ＲＨＵＷＬの他の構成例を示す模式的な底面図である。図３５は、図３４に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
尚、図５等を参照して説明した様に、メモリプレーン領域ＲＭＰに、Ｘ方向に並ぶ２つのフックアップ領域ＲＨＵが設けられる場合、これら２つのフックアップ領域ＲＨＵの一方は、Ｙ方向負側から数えて、４ｎ＋１番目（ｎは０以上の整数）及び４ｎ＋４番目のフィンガー構造ＦＳ又はメモリブロックＢＬＫに対応するビアコンタクト電極ＣＣ（ＷＬ）を含んでいても良い。この場合、２つのフックアップ領域ＲＨＵの他方は、例えば、Ｙ方向負側から数えて４ｎ+２番目及び４ｎ＋３番目のフィンガー構造ＦＳ又はメモリブロックＢＬＫに対応するビアコンタクト電極ＣＣ（ＷＬ）を含んでいても良い。
ここで、図１１は、例えば、Ｙ方向負側から数えて、４ｎ＋３番目及び４ｎ＋４番目のフィンガー構造ＦＳに対応する、上記一方のフックアップ領域ＲＨＵの構成を示している。一方、図３４では、例えば、Ｙ方向負側から数えて、４ｎ＋４番目及び４ｎ＋１番目（４ｎ＋５番目）のフィンガー構造ＦＳに対応する、上記一方のフックアップ領域ＲＨＵの構成を示している。
図３４の例においても、ワード線ＷＬ等として機能する導電層１１０は、Ｘ方向に並ぶ複数のメモリ領域ＲＭＨにわたってＸ方向に連続する。ただし、図３４及び図３５の例では、ワード線フックアップ領域ＲＨＵＷＬに、複数のビアコンタクト電極ＣＣ（ＷＬ）に対応してＸ方向に並ぶ複数のテラス領域Ｔが設けられている。尚、図３４の例では、各フィンガー構造ＦＳに対応して、複数のビアコンタクト電極ＣＣ（ＷＬ）が２列にわたって設けられている。しかしながら、ビアコンタクト電極ＣＣ（ＷＬ）が１列に設けられている場合、テラス領域Ｔも、１列に設けられる。また、ビアコンタクト電極ＣＣ（ＷＬ）が３列以上にわたって設けられている場合、テラス領域Ｔも、３列以上にわたって設けられる。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、ＣＣ…ビアコンタクト電極、ＣＭ，ＣＰ…チップ、ＲＭＨ…メモリ領域、ＲＨＵ…フックアップ領域、ＲＴｒ…トランジスタ領域、ＴＢＬＫ…トランジスタ、ＴＳＡＤＬ…センスアンプトランジスタ。

Claims (19)

  1. 半導体基板及びメモリセルアレイを備え、
    前記メモリセルアレイは、
    前記半導体基板の表面と交差する積層方向に積層され、前記積層方向と交差する第１方向に延伸する複数の第１導電層と、
    前記第１方向に並ぶ２つのメモリ領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層と対向する複数の半導体柱と、
    前記複数の第１導電層と、前記複数の半導体柱と、の間にそれぞれ設けられた複数の電荷蓄積膜と、
    前記２つのメモリ領域の間のフックアップ領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層に接続された複数のビアコンタクト電極と
    を備え、
    前記半導体基板は、
    前記積層方向から見て、前記２つのメモリ領域の一方の一部、及び、前記フックアップ領域の一部と重なる位置に設けられた第１トランジスタ領域に設けられ、前記複数のビアコンタクト電極の一部に電気的に接続された複数の第１トランジスタと、
    前記積層方向から見て、前記２つのメモリ領域の他方の少なくとも一部、及び、前記フックアップ領域の他の一部と重なる位置に設けられた第２トランジスタ領域に設けられ、前記複数のビアコンタクト電極の他の一部に電気的に接続された複数の第２トランジスタと
    を備え、
    前記一方のメモリ領域の前記第１方向の長さは、前記他方のメモリ領域の前記第１方向の長さよりも大きい
    半導体記憶装置。
  2. 前記半導体基板と、前記メモリセルアレイと、の間に設けられた第１配線層を更に備え、
    前記第１配線層は、
    前記第１方向に延伸し、前記複数のビアコンタクト電極の一部と、前記複数の第１トランジスタと、の間に電気的に接続された複数の第１配線と、
    前記第１方向に延伸し、前記複数のビアコンタクト電極の他の一部と、前記複数の第２トランジスタと、の間に電気的に接続された複数の第２配線と
    を備え、
    前記複数の第１配線は、前記積層方向から見て、前記第１トランジスタ領域と重なる位置に設けられた領域の範囲内に設けられ、
    前記複数の第２配線は、前記積層方向から見て、前記第２トランジスタ領域と重なる位置に設けられた領域の範囲内に設けられている
    請求項１記載の半導体記憶装置。
  3. 前記半導体基板は、前記積層方向から見て、前記一方のメモリ領域の他の一部と重なる位置に設けられたセンスアンプ領域に設けられ、前記複数の半導体柱に電気的に接続された複数のセンスアンプトランジスタを更に備え、
    前記半導体記憶装置は、前記半導体基板と、前記メモリセルアレイと、の間に設けられた第２配線層を更に備え、
    前記第２配線層は、
    前記第１方向に延伸し、前記複数の半導体柱のうち前記一方のメモリ領域に設けられたものと、前記複数のセンスアンプトランジスタの一部と、の間に電気的に接続された複数の第３配線と、
    前記第１方向に延伸し、前記複数の半導体柱のうち前記他方のメモリ領域に設けられたものと、前記複数のセンスアンプトランジスタの他の一部と、の間に電気的に接続された複数の第４配線と
    を更に備え、
    前記複数の第３配線は、前記積層方向から見て、前記一方のメモリ領域と重なる位置に設けられた領域の範囲内に設けられ、
    前記複数の第４配線は、前記積層方向から見て、前記他方のメモリ領域、前記フックアップ領域、及び、前記一方のメモリ領域にわたって前記第１方向に延伸する
    請求項１記載の半導体記憶装置。
  4. 前記フックアップ領域は、前記第１方向に分割された複数の分割フックアップ領域を備え、
    前記複数の分割フックアップ領域は、それぞれ、前記複数のビアコンタクト電極の一部を含み、
    前記複数の半導体柱の一部は、前記第１方向に隣り合う２つの前記分割フックアップ領域の間に設けられている
    請求項１記載の半導体記憶装置。
  5. 前記第１トランジスタ領域は、前記第１方向に分割された複数の分割トランジスタ領域を備え、
    前記複数の分割トランジスタ領域は、それぞれ、前記複数の第１トランジスタの一部を含み、前記積層方向から見て前記複数の半導体柱の一部と重なる位置に設けられ、
    前記半導体記憶装置は、前記半導体基板と、前記メモリセルアレイと、の間に設けられた第１配線層を更に備え、
    前記第１配線層は、前記第１方向に延伸し、前記複数のビアコンタクト電極の一部と、前記複数の第１トランジスタと、の間に電気的に接続された複数の第５配線を備え、
    前記複数の第５配線は、それぞれ、前記積層方向から見て、前記複数の分割トランジスタ領域のいずれかと重なる位置に設けられた領域の範囲内に設けられている
    請求項４記載の半導体記憶装置。
  6. 前記メモリセルアレイは、
    前記一方のメモリ領域及び前記他方のメモリ領域のそれぞれにおいて前記複数の第１導電層に対して前記積層方向の一方側に設けられ、前記積層方向から見て前記複数の第１導電層と重なる領域に位置し、前記積層方向及び前記第１方向と交差する第２方向に並ぶ複数の第２導電層と、
    前記積層方向に延伸し、前記複数の第２導電層に接続された複数の他のビアコンタクト電極と
    を更に備える請求項１記載の半導体記憶装置。
  7. 第１方向に延伸し、前記第１方向と交差する第２方向に並ぶ第１フィンガー構造及び第２フィンガー構造を備え、
    前記第１フィンガー構造及び前記第２フィンガー構造は、それぞれ、
    前記第１方向及び前記第２方向と交差する積層方向に積層され、前記第１方向に延伸する複数の第１導電層と、
    前記第１方向に並ぶ第１メモリ領域、第２メモリ領域、及び、第３メモリ領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層と対向する複数の半導体柱と、
    前記複数の第１導電層と、前記複数の半導体柱と、の間にそれぞれ設けられた複数の電荷蓄積膜と
    を備え、
    前記第１フィンガー構造は、前記第１メモリ領域及び前記第２メモリ領域の間の第１フックアップ領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層に接続された複数の第１ビアコンタクト電極を更に備え、
    前記第２フィンガー構造は、前記第２メモリ領域及び前記第３メモリ領域の間の第２フックアップ領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層に接続された複数の第２ビアコンタクト電極を更に備える
    半導体記憶装置。
  8. 前記第１メモリ領域の前記第１方向の長さは、前記第２メモリ領域の前記第１方向の長さよりも小さく、
    前記第３メモリ領域の前記第１方向の長さは、前記第２メモリ領域の前記第１方向の長さよりも小さい
    請求項７記載の半導体記憶装置。
  9. 半導体基板を更に備え、
    前記半導体基板は、
    前記積層方向から見て、前記第１メモリ領域、及び、前記第１フックアップ領域の一部と重なる位置に設けられた第１トランジスタ領域に設けられ、前記複数の第１ビアコンタクト電極の一部に電気的に接続された複数の第１トランジスタと、
    前記積層方向から見て、前記第２メモリ領域の一部、及び、前記第１フックアップ領域の他の一部と重なる位置に設けられた第２トランジスタ領域に設けられ、前記複数の第１ビアコンタクト電極の他の一部に電気的に接続された複数の第２トランジスタと
    前記積層方向から見て、前記第３メモリ領域、及び、前記第２フックアップ領域の一部と重なる位置に設けられた第３トランジスタ領域に設けられ、前記複数の第２ビアコンタクト電極の一部に電気的に接続された複数の第３トランジスタと、
    前記積層方向から見て、前記第２メモリ領域の他の一部、及び、前記第２フックアップ領域の他の一部と重なる位置に設けられた第４トランジスタ領域に設けられ、前記複数の第２ビアコンタクト電極の他の一部に電気的に接続された複数の第４トランジスタと
    を備える請求項８記載の半導体記憶装置。
  10. 前記半導体基板は、前記第２トランジスタ領域及び前記第４トランジスタ領域の間に設けられたセンスアンプ領域を更に備える
    請求項９記載の半導体記憶装置。
  11. 前記第１メモリ領域の前記第１方向の長さは、前記第２メモリ領域の前記第１方向の長さよりも大きく、
    前記第３メモリ領域の前記第１方向の長さは、前記第２メモリ領域の前記第１方向の長さよりも大きい
    請求項７記載の半導体記憶装置。
  12. 半導体基板を更に備え、
    前記半導体基板は、
    前記積層方向から見て、前記第１メモリ領域の一部、及び、前記第１フックアップ領域の一部と重なる位置に設けられた第１トランジスタ領域に設けられ、前記複数の第１ビアコンタクト電極の一部に電気的に接続された複数の第１トランジスタと、
    前記積層方向から見て、前記第２メモリ領域の一部、及び、前記第１フックアップ領域の他の一部と重なる位置に設けられた第２トランジスタ領域に設けられ、前記複数の第１ビアコンタクト電極の他の一部に電気的に接続された複数の第２トランジスタと
    前記積層方向から見て、前記第３メモリ領域の一部、及び、前記第２フックアップ領域の一部と重なる位置に設けられた第３トランジスタ領域に設けられ、前記複数の第２ビアコンタクト電極の一部に電気的に接続された複数の第３トランジスタと、
    前記積層方向から見て、前記第２メモリ領域の他の一部、及び、前記第２フックアップ領域の他の一部と重なる位置に設けられた第４トランジスタ領域に設けられ、前記複数の第２ビアコンタクト電極の他の一部に電気的に接続された複数の第４トランジスタと
    を備える請求項１１記載の半導体記憶装置。
  13. 前記半導体基板は、
    前記第１トランジスタ領域から前記第４トランジスタ領域に対して前記第１方向の一方側に設けられた第１センスアンプ領域と、
    前記第１トランジスタ領域から前記第４トランジスタ領域に対して前記第１方向の他方側に設けられた第２センスアンプ領域と
    を更に備える請求項１２記載の半導体記憶装置。
  14. 前記第２フィンガー構造は、前記第１フックアップ領域に設けられ、前記積層方向に延伸する複数の第１絶縁体柱を更に備え、
    前記第１フィンガー構造の前記第１フックアップ領域のうち、前記第１方向の第１位置に対して、前記第１方向の一方側に設けられた領域を第１領域とし、前記第１方向の他方側に設けられた領域を第２領域とし、
    前記第２フィンガー構造の前記第１フックアップ領域のうち、前記第１位置に対して、前記第１方向の一方側に設けられた領域を第３領域とし、前記第１方向の他方側に設けられた領域を第４領域とすると
    前記複数の第１ビアコンタクト電極のうち、前記第１領域に設けられたものの前記積層方向の長さは、前記第２領域に設けられたものの前記積層方向の長さよりも小さく、
    前記複数の第１絶縁体柱のうち、前記第３領域に設けられたものの前記積層方向の長さは、前記第４領域に設けられたものの前記積層方向の長さよりも大きい
    請求項７記載の半導体記憶装置。
  15. 前記第３領域は、前記第１領域と前記第２方向に並び、
    前記第４領域は、前記第２領域と前記第２方向に並び、
    前記複数の第１ビアコンタクト電極のうち前記第１領域に設けられたものの前記積層方向の長さは、前記複数の第１絶縁体柱のうち前記第３領域に設けられたものの前記積層方向の長さよりも小さく、
    前記複数の第１ビアコンタクト電極のうち前記第２領域に設けられたものの前記積層方向の長さは、前記複数の第１絶縁体柱のうち前記第４領域に設けられたものの前記積層方向の長さよりも大きい
    請求項１４記載の半導体記憶装置。
  16. 前記第１フィンガー構造及び前記第２フィンガー構造は、それぞれ、
    前記第１メモリ領域において前記複数の第１導電層に対して前記積層方向の一方側に設けられ、前記積層方向から見て前記複数の第１導電層と重なる領域に位置し、前記第２方向に並ぶ第２導電層及び第３導電層と、
    前記第２メモリ領域において前記複数の第１導電層に対して前記積層方向の前記一方側に設けられ、前記積層方向から見て前記複数の第１導電層と重なる領域に位置し、前記第２方向に並ぶ第４導電層及び第５導電層と、
    前記第３メモリ領域において前記複数の第１導電層に対して前記積層方向の前記一方側に設けられ、前記積層方向から見て前記複数の第１導電層と重なる領域に位置し、前記第２方向に並ぶ第６導電層及び第７導電層と、
    前記積層方向に延伸し、前記第２導電層から前記第７導電層にそれぞれ接続された第３ビアコンタクト電極、第４ビアコンタクト電極、第５ビアコンタクト電極、第６ビアコンタクト電極、第７ビアコンタクト電極、及び第８ビアコンタクト電極と
    を更に備え、
    前記第３ビアコンタクト電極及び前記第４ビアコンタクト電極は、前記第１フックアップ領域に設けられ、
    前記第５ビアコンタクト電極及び前記第６ビアコンタクト電極は、前記第１フックアップ領域又は前記第２フックアップ領域に設けられ、
    前記第７ビアコンタクト電極及び前記第８ビアコンタクト電極は、前記第２フックアップ領域に設けられている
    請求項７記載の半導体記憶装置。
  17. 半導体基板及びメモリセルアレイを備え、
    前記メモリセルアレイは、
    前記半導体基板の表面と交差する積層方向に積層され、前記積層方向と交差する第１方向に延伸する複数の第１導電層と、
    前記第１方向に並ぶ２つのメモリ領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層と対向する複数の半導体柱と、
    前記複数の第１導電層と、前記複数の半導体柱と、の間にそれぞれ設けられた複数の電荷蓄積膜と、
    前記２つのメモリ領域の間の第１領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層の少なくとも一部に接続された複数のビアコンタクト電極と
    を備え、
    前記半導体基板は、
    前記積層方向から見て、前記２つのメモリ領域の一方の一部、及び、前記第１領域の一部と重なる位置に設けられた第１トランジスタ領域に設けられ、前記複数のビアコンタクト電極の一部に電気的に接続された複数の第１トランジスタと、
    前記積層方向から見て、前記２つのメモリ領域の他方の少なくとも一部、及び、前記第１領域の他の一部と重なる位置に設けられた第２トランジスタ領域に設けられ、前記複数のビアコンタクト電極の他の一部に電気的に接続された複数の第２トランジスタと
    を備え、
    前記一方のメモリ領域の前記第１方向の長さは、前記他方のメモリ領域の前記第１方向の長さよりも大きい
    半導体記憶装置。
  18. 前記第１領域に設けられた複数のビアコンタクト電極は、全ての前記複数の第１導電層に接続されている
    請求項１７記載の半導体記憶装置。
  19. 前記メモリセルアレイはフックアップ領域を備え、
    前記フックアップ領域は、前記第１方向に分割された複数の分割フックアップ領域を備え、
    前記他方のメモリ領域は、前記第１方向に隣り合う２つの前記分割フックアップ領域の間に設けられ、
    前記第１領域は、前記複数の分割フックアップ領域のうちの一つである
    請求項１７記載の半導体記憶装置。
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