DE102023106364A1 - Halbleiter-speichervorrichtung - Google Patents

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DE102023106364A1
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Toshifumi Hashimoto
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Kioxia Corp
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Abstract

Ein Speicherebenenbereich schließt eine erste Struktur und eine zweite Struktur mit leitfähigen Schichten ein und schließt einen ersten Speicherbereich (RMH) bis dritten Speicherbereich (RMH), einen ersten Bereich (RHU) zwischen dem ersten Speicherbereich und dem zweiten Speicherbereich, und einen zweiten Bereich (RHU) zwischen dem zweiten Speicherbereich und dem dritten Speicherbereich ein. Die erste Struktur umfasst erste Durchkontaktierungselektroden im ersten Bereich. Die zweite Struktur umfasst zweite Durchkontaktierungselektroden im zweiten Bereich. Die ersten Durchkontaktierungselektroden sind mit Transistoren elektrisch verbunden, die an Positionen bereitgestellt sind, an denen sich die erste Struktur und der erste Bereich überlappen, und an denen sich die zweite Struktur und der erste Bereich überlappen. Die zweiten Durchkontaktierungselektroden sind mit Transistoren elektrisch verbunden, die an Positionen bereitgestellt sind, an denen sich die erste Struktur und der zweite Bereich überlappen, und an denen sich die zweite Struktur und der zweite Bereich überlappen.

Description

  • QUERVERWEIS AUF VERWANDTE ANWENDUNGEN
  • Die vorliegende Anmeldung basiert auf der japanischen Patentanmeldung Nr. 2022-150375 , die am 21. September 2022 eingereicht wurde und deren gesamter Inhalt durch Bezugnahme hierin aufgenommen wird, und beansprucht den Nutzen daraus.
  • HINTERGRUND
  • FACHGEBIET
  • Die vorliegende Ausführungsform betrifft eine Halbleiter-Speichervorrichtung.
  • BESCHREIBUNG DES STANDES DER TECHNIK
  • Es ist eine Halbleiter-Speichervorrichtung bekannt, welche Folgendes umfasst: ein Halbleitersubstrat; eine Vielzahl von leitfähigen Schichten, die in einer Schichtungsrichtung geschichtet sind, die eine Oberfläche dieses Halbleitersubstrats schneidet; eine Halbleiterschicht, welche dieser Vielzahl von leitfähigen Schichten zugewandt ist; und einen Ladungsspeicherfilm, der zwischen den leitfähigen Schichten und der Halbleiterschicht bereitgestellt ist. Der Ladungsspeicherfilm umfasst einen Speicherabschnitt, der zum Speichern von Daten imstande ist, wie zum Beispiel einen isolierenden Ladungsspeicherfilm aus Siliziumnitrid (SiN) o. Ä. oder einen leitfähigen Ladungsspeicherfilm in Form eines Schwebegates o. Ä.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
    • ist ein schematisches Schaltbild, das einen Teil von Konfigurationen eines Speicherchip MD gemäß einer ersten Ausführungsform zeigt.
    • ist ein schematisches Schaltbild, das einen Teil von Konfigurationen einer Peripherieschaltung PC zeigt.
    • ist ein schematisches Schaltbild, das einen Teil von Konfigurationen der Peripherieschaltung PC zeigt.
    • ist eine schematische auseinandergezogene Perspektivansicht, die ein Konfigurationsbeispiel des Speicherchips MD zeigt.
    • ist eine schematische Ansicht von unten, die ein Konfigurationsbeispiel eines Chips CM zeigt.
    • ist eine schematische Draufsicht, die ein Konfigurationsbeispiel eines Chips CP zeigt.
    • ist eine schematische Querschnittansicht, die einen Teil von Konfigurationen der Chips CM, Cp zeigt.
    • ist eine schematische Ansicht von unten, die den in mit A gekennzeichneten Abschnitt vergrößert darstellt.
    • ist eine schematische Querschnittansicht, in der die in gezeigte Struktur entlang der Linie B-B' aufgeschnitten worden ist und entlang einer Richtung der Pfeile betrachtet wird.
    • ist eine schematische Querschnittansicht, die den in mit C gekennzeichneten Abschnitt vergrößert darstellt.
    • ist eine schematische Ansicht von unten, die den in mit D gekennzeichneten Abschnitt vergrößert darstellt.
    • ist eine schematische Querschnittansicht, in der die in gezeigte Struktur entlang der Linie E-E' aufgeschnitten worden ist und entlang einer Richtung der Pfeile betrachtet wird.
    • ist eine schematische Draufsicht, die den in mit F gekennzeichneten Abschnitt vergrößert darstellt.
    • ist eine schematische Querschnittansicht, welche die Konfiguration einer Halbleiter-Speichervorrichtung gemäß einem Vergleichsbeispiel zeigt.
    • ist eine schematische Ansicht von unten, die ein Konfigurationsbeispiel eines Chips CM2 gemäß einer zweiten Ausführungsform zeigt.
    • ist eine schematische Ansicht von unten, die ein Konfigurationsbeispiel eines Chips CP2 gemäß der zweiten Ausführungsform zeigt.
    • ist eine schematische Querschnittansicht, die einen Teil von Konfigurationen der Chips CM2, CP2 gemäß der zweiten Ausführungsform zeigt.
    • ist eine schematische Ansicht von unten, die ein Konfigurationsbeispiel eines Chips CM3 gemäß einer dritten Ausführungsform zeigt.
    • ist eine schematische Querschnittansicht, die einen Teil von Konfigurationen des Chips CM3 und eines Chips CP3 gemäß der dritten Ausführungsform zeigt.
    • ist eine schematische Ansicht von unten, die ein Konfigurationsbeispiel eines Chips CM4 gemäß einer vierten Ausführungsform zeigt.
    • ist eine schematische Querschnittansicht, die einen Teil von Konfigurationen des Chips CM4 und eines Chips CP4 gemäß der vierten Ausführungsform zeigt.
    • ist eine schematische Querschnittansicht zur Erläuterung eines Teils eines Verfahrens zum Herstellen einer Durchkontaktierungselektrode CC(WL).
    • ist eine schematische Querschnittansicht zur Erläuterung eines Teils desselben Verfahrens.
    • ist eine schematische Querschnittansicht zur Erläuterung eines Teils desselben Verfahrens.
    • ist eine schematische Querschnittansicht zur Erläuterung eines Teils desselben Verfahrens.
    • ist eine schematische Ansicht von unten zur Erläuterung eines Teils eines Verfahrens zum Herstellen einer Halbleiter-Speichervorrichtung gemäß einer fünften Ausführungsform.
    • ist eine schematische Querschnittansicht zur Erläuterung eines Teils desselben Verfahrens.
    • ist eine schematische Ansicht von unten, die einen Teil von Konfigurationen der Halbleiter-Speichervorrichtung gemäß der fünften Ausführungsform zeigt.
    • ist eine schematische Querschnittansicht, in der die in gezeigte Struktur entlang der Linie G-G' aufgeschnitten worden ist und entlang einer Richtung der Pfeile betrachtet wird.
    • ist eine schematische Draufsicht zur Erläuterung eines Beispiels für die Anordnung einer Leitung CWL.
    • ist eine schematische Draufsicht zur Erläuterung eines Beispiels für die Anordnung der Leitung CWL.
    • ist eine schematische Draufsicht zur Erläuterung eines Beispiels für die Anordnung der Leitung CWL.
    • ist eine schematische Ansicht von unten, die einen Teil von Konfigurationen einer Halbleiter-Speichervorrichtung gemäß einer anderen Ausführungsform zeigt.
    • ist eine schematische Ansicht von unten, die ein anderes Konfigurationsbeispiel eines Wortleitung-Anschlussbereichs RHUWL zeigt.
    • ist eine schematische Querschnittansicht, in der die in gezeigte Struktur entlang der Linie E-E' aufgeschnitten worden ist und entlang einer Richtung der Pfeile betrachtet wird.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Eine Halbleiter-Speichervorrichtung gemäß einer Ausführungsform umfasst eine erste Struktur und eine zweite Struktur. Die erste Struktur weist eine Vielzahl von ersten leitfähigen Schichten auf, die in einer ersten Richtung kontinuierlich sind und in einer Schichtungsrichtung, welche die erste Richtung schneidet, geschichtet sind. Die zweite Struktur weist eine Vielzahl von zweiten leitfähigen Schichten auf, die in der ersten Richtung kontinuierlich sind, in der Schichtungsrichtung geschichtet sind, in einer zweiten Richtung, welche die erste Richtung und die Schichtungsrichtung schneidet, in Bezug auf die ersten leitfähigen Schichten ausgerichtet sind und von den ersten leitfähigen Schichten elektrisch unabhängig sind.
  • Ein Speicherebenenbereich, der die erste Struktur und die zweite Struktur einschließt, schließt einen ersten Speicherbereich, einen zweiten Speicherbereich, einen dritten Speicherbereich, einen ersten Bereich und einen zweiten Bereich ein. Der erste Speicherbereich, der zweite Speicherbereich und der dritte Speicherbereich sind in der ersten Richtung ausgerichtet und schließen jeweils eine Vielzahl von Halbleitersäulen und eine Vielzahl von Ladungsspeicherfilmen ein. Die Vielzahl von Halbleitersäulen erstreckt sich in der Schichtungsrichtung.
  • Eine Vielzahl von ersten Transistoren und eine Vielzahl von dritten Transistoren sind in einer zur Schichtungsrichtung entgegengesetzten Richtung in Bezug auf die erste Struktur bereitgestellt. Eine Vielzahl von zweiten Transistoren und eine Vielzahl von vierten Transistoren sind in einer zur Schichtungsrichtung entgegengesetzten Richtung in Bezug auf die zweite Struktur bereitgestellt.
  • Der zweite Speicherbereich ist zwischen dem ersten Speicherbereich und dem dritten Speicherbereich bereitgestellt.
  • Die erste Struktur umfasst ferner eine Vielzahl von ersten Durchkontaktierungselektroden, die im ersten Bereich bereitgestellt sind, sich in der Schichtungsrichtung erstrecken und mit mindestens einem Teil der Vielzahl von ersten leitfähigen Schichten verbunden sind. Die zweite Struktur umfasst ferner eine Vielzahl von zweiten Durchkontaktierungselektroden, die im zweiten Bereich bereitgestellt sind, sich in der Schichtungsrichtung erstrecken und mit mindestens einem Teil der Vielzahl von zweiten leitfähigen Schichten verbunden sind.
  • Ein Teil der Vielzahl von ersten Durchkontaktierungselektroden ist mit mindestens einem Teil der Vielzahl von ersten Transistoren elektrisch verbunden, die an einer Position bereitgestellt sind, an der die erste Struktur und der erste Bereich einander überlappen, aus der Schichtungsrichtung gesehen. Der andere Teil der Vielzahl von ersten Durchkontaktierungselektroden ist mit mindestens einem Teil der Vielzahl von zweiten Transistoren elektrisch verbunden, die an einer Position bereitgestellt sind, an der die zweite Struktur und der erste Bereich einander überlappen, aus der Schichtungsrichtung gesehen.
  • Ein Teil der Vielzahl von zweiten Durchkontaktierungselektroden ist mit mindestens einem Teil der Vielzahl von dritten Transistoren elektrisch verbunden, die an einer Position bereitgestellt sind, an der die erste Struktur und der zweite Bereich einander überlappen, aus der Schichtungsrichtung gesehen. Der andere Teil der Vielzahl von zweiten Durchkontaktierungselektroden ist mit mindestens einem Teil der Vielzahl von vierten Transistoren elektrisch verbunden, die an einer Position bereitgestellt sind, an der die zweite Struktur und der zweite Bereich einander überlappen, aus der Schichtungsrichtung gesehen.
  • Als Nächstes werden Halbleiter-Speichervorrichtungen gemäß Ausführungsformen mit Bezug auf die Zeichnungen ausführlich beschrieben. Man beachte, dass die folgenden Ausführungsformen lediglich Beispiele sind und nicht in der Absicht gezeigt werden, die vorliegende Erfindung einzuschränken. Außerdem sind die folgenden Zeichnungen schematisch, und zur Vereinfachung der Beschreibung wird ein Teil von Konfigurationen usw. davon manchmal weggelassen. Außerdem werden Abschnitten, die einer Vielzahl von Ausführungsformen gemeinsam sind, die gleichen Symbole zugewiesen, und Beschreibungen davon werden manchmal weggelassen.
  • Außerdem ist, wenn in der vorliegenden Patentschrift von einer „Halbleiter-Speichervorrichtung“ die Rede ist, damit manchmal ein Speicherchip gemeint und manchmal ein Speichersystem, das einen Steuerungschip einschließt, wie etwa ein Speicherchip, eine Speicherkarte oder ein SSD (Festkörperlaufwerk). Ferner wird damit manchmal eine Konfiguration gemeint sein, die einen Hostcomputer einschließt, wie etwa ein Smartphone, ein Tablet-Endgerät oder ein Personal Computer.
  • Wenn außerdem in der vorliegenden Patentschrift von einer ersten Konfiguration gesagt wird, dass sie mit einer zweiten Konfiguration „elektrisch verbunden“ ist, kann die erste Konfiguration direkt mit der zweiten Konfiguration verbunden sein oder die erste Konfiguration kann mit der zweiten Konfiguration über eine Leitung, ein Halbleiterelement, einen Transistor oder dergleichen verbunden sein. Zum Beispiel ist im Falle von drei Transistoren, die in Reihe geschaltet worden sind, der erste Transistor auch dann noch mit dem dritten Transistor „elektrisch verbunden“, wenn der zweite Transistor in einem AUS-Zustand ist.
  • Wenn außerdem in der vorliegenden Patentschrift von einer ersten Konfiguration gesagt wird, dass sie „elektrisch zwischen“ eine zweite und eine dritte Konfiguration geschaltet ist, bedeutet dies manchmal, dass die erste, die zweite und die dritte Konfiguration in Reihe geschaltet sind und die zweite Konfiguration über die erste Konfiguration mit der dritten Konfiguration verbunden ist.
  • Wenn außerdem in der vorliegenden Patentschrift davon die Rede ist, dass eine Schaltung oder dergleichen zwei Leitungen oder dergleichen „elektrisch durchgängig“ macht, bedeutet dies zum Beispiel manchmal, dass diese Schaltung oder dergleichen einen Transistor oder dergleichen einschließt, dass dieser Transistor oder dergleichen in einem Strompfad zwischen den beiden Leitungen bereitgestellt ist und dass dieser Transistor oder dergleichen in einem EIN-Zustand ist.
  • Außerdem wird in der vorliegenden Patentschrift eine bestimmte Richtung parallel zu einer Oberseite eines Substrats als X-Richtung, eine Richtung parallel zur Oberseite des Substrats und senkrecht zur X-Richtung als Y-Richtung und eine Richtung senkrecht zur Oberseite des Substrats als eine Z-Richtung bezeichnet.
  • Außerdem wird in der vorliegenden Patentschrift eine Richtung, welche die Oberfläche des Substrats schneidet, manchmal als eine Schichtungsrichtung bezeichnet. Außerdem wird eine Richtung, die entlang einer bestimmten Ebene liegt, welche die Schichtungsrichtung schneidet, manchmal als eine erste Richtung bezeichnet, und eine Richtung, welche die erste Richtung entlang dieser Ebene schneidet, wird manchmal als eine zweite Richtung bezeichnet. Die Schichtungsrichtung kann der Z-Richtung entsprechen, muss es aber nicht. Außerdem können die erste und die zweite Richtung entweder der X- oder der Y-Richtung entsprechen, müssen es aber nicht.
  • Außerdem werden in der vorliegenden Patentschrift Ausdrücke wie etwa „oben“ oder „unten“ mit Bezug auf das Substrat definiert. Zum Beispiel wird eine Ausrichtung, die sich entlang der oben beschriebenen Z-Richtung vom Substrat wegbewegt, als „oben“ bezeichnet, und eine Ausrichtung, die sich entlang der Z-Richtung dem Substrat nähert, wird als „unten“ bezeichnet. Wenn außerdem für eine bestimmte Konfiguration auf eine Unterseite oder ein unteres Ende Bezug genommen wird, wird angenommen, dass damit eine Fläche oder ein Endabschnitt auf einer Substratseite dieser Konfiguration gemeint ist, und wenn für eine bestimmte Konfiguration auf eine Oberseite oder ein oberes Ende Bezug genommen wird, wird angenommen, dass damit eine Fläche oder ein Endabschnitt auf einer dem Substrat gegenüberliegenden Seite dieser Konfiguration gemeint ist. Außerdem wird eine Oberfläche, welche die X- oder Y-Richtung schneidet, als eine Seitenfläche bezeichnet, usw.
  • Wenn außerdem in der vorliegenden Patentschrift für eine Konfiguration, ein Element usw. von einer „Breite“, einer „Länge“ oder einer „Dicke“ in einer bestimmten Richtung die Rede ist, ist damit manchmal eine Breite, eine Länge oder eine Dicke usw. in einem Querschnitt gemeint, der mittels SEM (Rasterelektronenmikroskopie) oder TEM (Transmissionselektronenmikroskopie) usw. beobachtet wird.
  • [Erste Ausfühmngsform]
  • [Schaltungskonfiguration des Speicherchips MD]
  • ist ein schematisches Schaltbild, das einen Teil von Konfigurationen eines Speicherchipchips MD zeigt. Wie in gezeigt, umfasst der Speicherchip MD eine Speicherzellenanordnung MCA und eine Peripherieschaltung PC. Wie in dargestellt, umfasst die Speicherzellenanordnung MCA eine Vielzahl von Speicherblöcken BLK. Diese Vielzahl von Speicherblöcken BLK umfassen jeweils eine Vielzahl von Strangeinheiten SU. Diese Vielzahl von Strangeinheiten SU umfassen jeweils eine Vielzahl von Speichersträngen MS. Die einen Enden dieser Vielzahl von Speichersträngen MS sind jeweils über Bitleitungen BL mit der Peripherieschaltung PC verbunden. Außerdem sind andere Enden dieser Vielzahl von Speichersträngen MS jeweils über eine gemeinsame Sourceleitung SL mit der Peripherieschaltung PC verbunden.
  • Der Speicherstrang MS umfasst einen drainseitigen Auswahltransistor STD, eine Vielzahl von Speicherzellen MC (Speichertransistoren) und einen sourceseitigen Auswahltransistor STS. Der drainseitige Auswahltransistor STD, die Vielzahl von Speicherzellen MC und der sourceseitige Auswahltransistor STS sind zwischen der Bitleitung BL und der Sourceleitung SL in Reihe geschaltet. Nachfolgend werden der drainseitige Auswahltransistor STD und der sourceseitige Auswahltransistor STS manchmal einfach als Auswahltransistoren (STD, STS) bezeichnet.
  • Die Speicherzelle MC ist ein Feldeffekttransistor. Die Speicherzelle MC umfasst eine Halbleiterschicht, einen Gate-Isolierfilm und eine Gate-Elektrode. Die Halbleiterschicht fungiert als ein Kanalbereich. Der Gate-Isolierfilm schließt einen Ladungsspeicherfilm als ein Speicherabschnitt ein. Eine Schwellenspannung der Speicherzelle MC ändert sich gemäß einer Ladungsmenge im Ladungsspeicherfilm. Die Speicherzelle MC speichert ein Bit oder eine Vielzahl von Bits an Daten. Man beachte, dass die Gate-Elektroden der Vielzahl von Speicherzellen MC, die einem Speicherstrang MS entsprechen, jeweils mit Wortleitungen WL verbunden sind. Diese Wortleitungen WL sind jeweils gemeinsam mit allen Speichersträngen MS in einem Speicherblock BLK verbunden.
  • Der Auswahltransistor (STD, STS) ist ein Feldeffekttransistor. Der Auswahltransistor (STD, STS) umfasst eine Halbleiterschicht, einen Gate-Isolierfilm und eine Gate-Elektrode. Die Halbleiterschicht fungiert als ein Kanalbereich. Die Gate-Elektroden der Auswahltransistoren (STD, STS) sind jeweils mit Auswahlgateleitungen (SGD, SGS) verbunden. Eine drainseitige Auswahlgateleitung SGD ist mit allen Speichersträngen MS in einer Strangeinheit SU gemeinsam verbunden. Eine sourceseitige Auswahlgateleitung SGS ist mit allen Speichersträngen MS in einem Speicherblock BLK gemeinsam verbunden.
  • ist ein schematisches Schaltbild, das einen Teil von Konfigurationen der Peripherieschaltung PC zeigt. Zum Beispiel umfasst die Peripherieschaltung PC, wie in gezeigt, eine Zeilen-Steuerungsschaltung RowC. Die Zeilen-Steuerungsschaltung RowC umfasst eine Vielzahl von Blockdecodiereinheiten blkd und einen Blockdecodierer BLKD.
  • Die Vielzahl von Blockdecodiereinheiten blkd ist entsprechend der Vielzahl von Speicherblöcken BLK in der Speicherzellenanordnung MCA bereitgestellt. Die Blockdecodiereinheit blkd umfasst eine Vielzahl von Transistoren TBLK. Die Vielzahl von Transistoren TBLK entspricht der Vielzahl von Wortleitungen WL im Speicherblock BLK. Der Transistor TBLK ist zum Beispiel ein NMOS-Feldeffekttransistor. Eine Drain-Elektrode des Transistors TBLK ist mit der Wortleitung WL verbunden. Eine Source-Elektrode des Transistors TBLK ist mit einer Leitung CG verbunden. Die Leitung CG ist mit allen Blockdecodiereinheiten blkd in der Zeilen-Steuerungsschaltung RowC verbunden. Eine Gate-Elektrode des Transistors TBLK ist mit einer Signalzuführungsleitung BLKSEL verbunden. Dementsprechend ist eine Vielzahl der Signalzuführungsleitungen BLKSEL für alle Blockdecodiereinheiten blkd bereitgestellt.
  • Außerdem ist die Signalzuführungsleitung BLKSEL mit allen Transistoren TBLK in der Blockdecodiereinheit blkd verbunden.
  • Der Blockdecodierer BLKD decodiert eine Blockadresse während einer Lese- oder Schreiboperation. Außerdem wird eine der Vielzahl von Signalzuführungsleitungen BLKSEL in einen „H“-Zustand und die übrigen Signalzuführungsleitungen BLKSEL in einen „L“-Zustand versetzt, abhängig davon, welche Blockadresse decodiert worden ist.
  • ist ein schematisches Schaltbild, das einen Teil von Konfigurationen der Peripherieschaltung PC zeigt. Wie in dargestellt, umfasst die Peripherieschaltung PC zum Beispiel eine Spalten-Steuerungsschaltung ColC. Die Spalten-Steuerungsschaltung ColC umfasst: Schalttransistoren BLS, BLBIAS, die mit der Bitleitung BL verbunden sind; eine Leseverstärkerschaltung SADL, die über den Schalttransistor BLS mit der Bitleitung BL verbunden ist; und eine Latch-Schaltung XDL, die mit der Leseverstärkerschaltung SADL verbunden ist.
  • Die Schalttransistoren BLS, BLBIAS sind zum Beispiel NMOS-Feldeffekttransistoren. Die Drain-Elektroden der Schalttransistoren BLS, BLBIAS sind mit der Bitleitung BL verbunden. Eine Source-Elektrode des Schalttransistors BLS ist mit der Leseverstärkerschaltung SADL verbunden. Eine Source-Elektrode des Schalttransistors BLBIAS ist mit einer nicht dargestellten Spannungsversorgungsleitung verbunden.
  • Die Leseverstärkerschaltung SADL umfasst eine Leseschaltung, eine Latch-Schaltung und eine Spannungsübertragungsschaltung. Die Leseschaltung umfasst einen Lesetransistor und eine Datenleitung. Eine Gate-Elektrode des Lesetransistors ist mit der Bitleitung BL elektrisch verbunden. Eine Drain-Elektrode des Lesetransistors ist mit der Datenleitung verbunden. Der Lesetransistor erreicht einen EIN-Zustand in Abhängigkeit von der Spannung oder dem Strom auf der Bitleitung BL. Die Datenleitung wird in Abhängigkeit von einem EIN/AUS-Zustand des Lesetransistors geladen oder entladen. Die Latch-Schaltung speichert Daten von „1“ oder „0“ in Abhängigkeit von einer Spannung der Datenleitung. Die Spannungsübertragungsschaltung macht die Bitleitung BL elektrisch durchgängig mit einer der beiden Spannungsversorgungsleitungen, abhängig von den in der Latch-Schaltung gespeicherten Daten.
  • Die Latch-Schaltung XDL ist mit der Datenleitung innerhalb der Leseverstärkerschaltung SADL über eine Leitung DBUS elektrisch verbunden. In der Latch-Schaltung XDL eingeschlossene Daten werden der Reihe nach zur Leseverstärkerschaltung SADL oder zu einer nicht dargestellten Eingabe-/Ausgabe-Steuerungsschaltung übertragen.
  • [Struktur des Speicherchips MD]
  • [Gesamtkonfiguration]
  • ist eine schematische auseinandergezogene Perspektivansicht, die ein Konfigurationsbeispiel des Speicherchips MD zeigt. Wie in gezeigt, umfasst der Speicherchip MD einen Chip CM auf der Seite einer Speicherzellenanordnung MCA; und einen Chip CP auf der Seite einer Peripherieschaltung PC.
  • Eine Oberseite des Chips CM ist mit einer Vielzahl von äußeren Kontaktflächenelektroden PX versehen, die mit nicht dargestellten Bonddrähten verbunden werden können. Außerdem ist eine Unterseite des Chips CM mit einer Vielzahl von Bondelektroden PI1 versehen. Außerdem ist eine Oberseite des Chips CP mit einer Vielzahl von Bondelektroden PI2 versehen. Nachfolgend wird eine mit der Vielzahl von Bondelektroden PI1 versehene Oberfläche des Chips CM als Vorderseite des Chips CM bezeichnet, und eine mit der Vielzahl von äußeren Kontaktflächenelektroden PX versehene Oberfläche des Chips CM wird als Rückseite des Chips CM bezeichnet. Außerdem wird eine Oberfläche, die mit der Vielzahl von Bondelektroden PI2 des Chips CP versehen ist, als Vorderseite des Chips CP bezeichnet, und eine Oberfläche auf einer der Vorderseite gegenüberliegenden Seite des Chips CP wird als Rückseite des Chips CP bezeichnet. Im dargestellten Beispiel ist die Vorderseite des Chips CP oberhalb der Rückseite des Chips CP bereitgestellt, und die Rückseite des Chips CM ist oberhalb der Vorderseite des Chips CM bereitgestellt.
  • Der Chip CM und der Chip CP sind auf solche Weise angeordnet, dass die Vorderseite des Chips CM und die Vorderseite des Chips CP einander zugewandt sind. Die Vielzahl von Bondelektroden PI1 ist jeweils entsprechend der Vielzahl von Bondelektroden PI2 bereitgestellt, und an Positionen angeordnet, die es ermöglicht, sie mit der Vielzahl von Bondelektroden PI2 zu bonden. Die Bondelektroden PI1 und die Bondelektroden PI2 fungieren als Bondelektroden, um den Chip CM und den Chip CP zu bonden und elektrisch durchgängig zu machen.
  • Man beachte, dass im Beispiel von die Ecken a1, a2, a3, a4 des Chips CM jeweils den Ecken b1, b2, b3, b4 des Chips CP entsprechen.
  • ist eine schematische Ansicht von unten, die ein Konfigurationsbeispiel des Chips CM zeigt. In ist ein Teil von Konfigurationen, wie etwa die Bondelektroden PI1, weggelassen. Im Beispiel von umfasst der Chip CM insgesamt vier Speicherebenenbereiche RMP, die paarweise in X- und Y-Richtung ausgerichtet sind.
  • Die Speicherebenenbereiche RMP fungieren jeweils als die Speicherzellenanordnung MCA, die mit Bezug auf beschrieben wurde. Außerdem umfassen diese vier Speicherebenenbereiche RMP jeweils eine Vielzahl von Fingerstrukturen FS, die in Y-Richtung ausgerichtet sind. In der vorliegenden Ausführungsform entsprechen die Fingerstrukturen FS jeweils dem mit Bezug auf beschriebenen Speicherblock BLK. Jedoch lässt sich eine Entsprechungsbeziehung zwischen der Fingerstruktur FS und dem Speicherblock BLK in geeigneter Weise anpassen. Zum Beispiel kann eine Vielzahl der Fingerstrukturen FS als ein Speicherblock BLK fungieren.
  • Außerdem umfasst der Speicherebenenbereich RMP im Beispiel von Folgendes: drei in X-Richtung ausgerichtete Speicherbereiche RMH; und zwei Anschlussbereiche RHU, die jeweils zwischen Paaren der in X-Richtung angrenzenden Speicherbereiche RMH bereitgestellt sind. Die Länge in X-Richtung des zweiten Speicherbereichs RMH, von einer negativen Seite in X-Richtung gezählt, ist länger als die Längen in X-Richtung des ersten und des dritten Speicherbereichs RMH, von einer negativen Seite in X-Richtung gezählt.
  • ist eine schematische Draufsicht, die ein Konfigurationsbeispiel des Chips CP zeigt. In ist ein Teil von Konfigurationen, wie etwa die Bondelektroden PI2, weggelassen. Im Beispiel von umfasst der Chip CP vier Peripherieschaltungsbereiche RPC, die in X- und Y-Richtung entsprechend den vier Speicherebenenbereichen RMP ausgerichtet sind.
  • Die beiden Endabschnitte des Peripherieschaltungsbereichs RPC in X-Richtung werden jeweils mit einem Zeilen-Steuerungsschaltungsbereich RRowC bereitgestellt. Außerdem sind zwischen diesen beiden Zeilen-Steuerungsschaltungsbereichen RRowC ein Spalten-Steuerungsschaltungsbereich RColC (Leseverstärkerbereich) und ein Schaltungsbereich ROC bereitgestellt, die in Y-Richtung ausgerichtet sind. Der Zeilen-Steuerungsschaltungsbereich RRowC wird mit der mit Bezug auf beschriebenen Zeilen-Steuerungsschaltung RowC bereitgestellt. Der Spalten-Steuerungsschaltungsbereich RColC wird mit der mit Bezug auf beschriebenen Spalten-Steuerungsschaltung ColC bereitgestellt. Der Schaltungsbereich ROC wird mit anderen Schaltungen in der Peripherieschaltung PC bereitgestellt.
  • ist eine schematische Querschnittansicht, die einen Teil von Konfigurationen der Chips CM, CP zeigt. Wie in gezeigt, umfasst der Chip CM Folgendes: die Speicherzellenanordnung MCA; und eine Leitungsschichtgruppe MG, die unterhalb der Speicherzellenanordnung MCA bereitgestellt ist. Außerdem umfasst der Chip CP Folgendes: ein Halbleitersubstrat 100; und eine Leitungsschichtgruppe DG, die oberhalb des Halbleitersubstrats 100 bereitgestellt ist.
  • In sind beispielhaft dargestellt: die Transistoren TBLK, die mit Bezug auf beschrieben werden; und Leseverstärkertransistoren TSADL, welche die mit Bezug auf beschriebene Leseverstärkerschaltung SADL konfigurieren.
  • Man beachte, dass in eine Position in der Nähe eine Mitte in X-Richtung des Zeilen-Steuerungsschaltungsbereichs RRowC als Position XRowC gekennzeichnet ist. Die Position XRowC kann mit einer mittleren Position in X-Richtung des Zeilen-Steuerungsschaltungsbereichs RRowC zusammenfallen, muss aber nicht. Außerdem kann die Position XRowC mit einer mittleren Position in X-Richtung des Anschlussbereichs RHU zusammenfallen, muss aber nicht. Außerdem werden ein Bereich, der in X-Richtung weiter zu einer positiven Seite als die Position XRowC im Zeilen-Steuerungsschaltungsbereich RRowC bereitgestellt ist, und ein Bereich, der in X-Richtung weiter zu einer negativen Seite als die Position XRowC im Zeilen-Steuerungsschaltungsbereich RRowC bereitgestellt ist, jeweils als ein Transistorbereich RTr gekennzeichnet.
  • Der erste Transistorbereich RTr, von einer negativen Seite in X-Richtung gezählt, ist an einer Position bereitgestellt, die aus der Z-Richtung gesehen den ersten Speicherbereich RMH überlappt, von einer negativen Seite in X-Richtung gezählt. Außerdem ist dieser Transistorbereich RTr an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich, der in X-Richtung weiter auf einer negativen Seite liegt als die Position XRowC) des ersten Anschlussbereichs RHU überlappt, von einer negativen Seite in X-Richtung gezählt.
  • Der zweite Transistorbereich RTr, von einer negativen Seite in X-Richtung gezählt, ist an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich, der in X-Richtung weiter zu einer positiven Seite liegt als die Position XRowC) des ersten Anschlussbereichs RHU überlappt, von einer negativen Seite in X-Richtung gezählt. Außerdem ist dieser Transistorbereich RTr an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich in der Nähe eines Endabschnitts auf einer negativen Seite in X-Richtung) des zweiten Speicherbereichs RMH überlappt, von einer negativen Seite in X-Richtung gezählt.
  • Der Spalten-Steuerungsschaltungsbereich RColC ist an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich, der den Bereich in der Nähe des Endabschnitts auf einer negativen Seite in X-Richtung ausschließt und einen Bereich in der Nähe eines Endabschnitts auf einer positiven Seite in X-Richtung ausschließt) des zweiten Speicherbereichs RMH überlappt, von einer negativen Seite in X-Richtung gezählt.
  • Der dritte Transistorbereich RTr, von einer negativen Seite in X-Richtung gezählt, ist an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (den Bereich in der Nähe des Endabschnitts auf einer positiven Seite in X-Richtung) des zweiten Speicherbereichs RMH überlappt, von einer negativen Seite in X-Richtung gezählt. Außerdem ist dieser Transistorbereich RTr an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich, der in X-Richtung weiter zu einer negativen Seite liegt als die Position XRowC) des zweiten Anschlussbereichs RHU überlappt, von einer negativen Seite in X-Richtung gezählt.
  • Der vierte Transistorbereich RTr, von einer negativen Seite in X-Richtung gezählt, ist an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich, der in X-Richtung weiter zu einer positiven Seite liegt als die Position XRowC) des zweiten Anschlussbereichs RHU überlappt, von einer negativen Seite in X-Richtung gezählt. Außerdem ist dieser Transistorbereich RTr an einer Position bereitgestellt, die aus der Z-Richtung gesehen den dritten Speicherbereich RMH überlappt, von einer negativen Seite in X-Richtung gezählt.
  • Konfigurationen der Speicherzellenanordnung MCA, des Halbleitersubstrats 100, der Leitungsschichtgruppe MG und der Leitungsschichtgruppe DG werden nachfolgend der Reihe nach beschrieben.
  • [Struktur im Speicherbereich RMH der Speicherzellenanordnung MCA]
  • ist eine schematische Ansicht von unten, in welcher der in mit A gekennzeichnete Abschnitt vergrößert dargestellt ist. ist eine schematische Querschnittansicht, in der die in gezeigte Struktur entlang der Linie B-B' aufgeschnitten worden ist und entlang einer Richtung der Pfeile betrachtet wird. ist eine schematische Querschnittansicht, in welcher der in mit C gekennzeichnete Abschnitt vergrößert dargestellt ist. Obwohl einen YZ-Querschnitt zeigt, wird eine ähnliche Struktur wie in auch dann beobachtet, wenn ein anderer Querschnitt als ein YZ-Querschnitt (zum Beispiel ein XZ-Querschnitt) entlang einer Mittelachse einer Halbleitersäule 120 beobachtet wird.
  • Wie mit Bezug auf beschrieben worden ist, ist der Speicherebenenbereich RMP mit einer Vielzahl von in Y-Richtung ausgerichteten Fingerstrukturen FS versehen. Wie in dargestellt, ist eine Zwischenfingerstruktur ST zwischen zwei in Y-Richtung angrenzenden Fingerstrukturen FS bereitgestellt.
  • Wie in als Beispiel gezeigt, umfasst die Fingerstruktur FS Folgendes: eine Vielzahl von leitfähigen Schichten 110, die in Z-Richtung geschichtet sind; eine Vielzahl von Halbleitersäulen 120, die sich in Z-Richtung erstrecken; und einen Gate-Isolierfilm 130, der zwischen diesen leitfähigen Schichten 110 und den Halbleitersäulen 120 bereitgestellt ist.
  • Die leitfähige Schicht 110 umfasst eine im Wesentlichen plattenartige Form, die sich in X-Richtung erstreckt. Die leitfähige Schicht 110 kann einen geschichteten Film o. Ä. einschließen, in dem eine leitfähige Sperrschicht aus Titannitrid (TiN) oder dergleichen und ein Metallfilm aus Wolfram (W), Molybdän (Mo) oder dergleichen geschichtet sind. Außerdem kann die leitfähige Schicht 110 polykristallines Silizium o. Ä. einschließen, das zum Beispiel eine Dotierung wie etwa Phosphor (P) oder Bor (B) enthält. Zwischen der Vielzahl von in Z-Richtung geschichteten leitfähigen Schichten 110 ist eine Zwischenschicht-Isolierschicht 101 aus Siliziumoxid (SiO2) oder dergleichen bereitgestellt. Außerdem ist ein Isolierfilm 102 aus Siliziumoxid (SiO2) oder dergleichen auf einer Unterseite der am weitesten unten bereitgestellten leitfähigen Schicht 110 bereitgestellt.
  • Die eine oder die Vielzahl von leitfähigen Schichten 110, die sich in der obersten Schicht der Vielzahl von leitfähigen Schichten 110 befinden, fungieren als die Gate-Elektrode des sourceseitigen Auswahltransistors STS ( ) und als sourceseitige Auswahlgateleitung SGS. Diese Vielzahl von leitfähigen Schichten 110 ist in jedem Speicherblock BLK elektrisch unabhängig. Diese Vielzahl von leitfähigen Schichten 110 ist in X-Richtung von einem Ende zum anderen Ende in X-Richtung der Fingerstruktur FS kontinuierlich.
  • Außerdem fungiert die Vielzahl von leitfähigen Schichten 110, die sich unterhalb dieser in der obersten Schicht befindlichen leitfähigen Schichten 110 befinden, als die Gate-Elektroden der Speicherzellen MC ( ) und als die Wortleitungen WL. Diese Vielzahl von leitfähigen Schichten 110 ist jeweils in jedem Speicherblock BLK elektrisch unabhängig. Diese Vielzahl von leitfähigen Schichten 110 ist in X-Richtung von einem Ende zum anderen Ende in X-Richtung der Fingerstruktur FS kontinuierlich.
  • Außerdem fungieren die eine oder die Vielzahl von leitfähigen Schichten 110, die sich unterhalb dieser als Wortleitung WL fungierenden leitfähigen Schichten 110 befinden, als die Gate-Elektrode des drainseitigen Auswahltransistors STD ( ) und als die drainseitige Auswahlgateleitung SGD. Wie in gezeigt, ist zum Beispiel die Breite YSGD in Y-Richtung dieser Vielzahl von leitfähigen Schichten 110 kleiner als die Breite YWL in Y-Richtung der leitfähigen Schichten 110, die als die Wortleitungen WL fungieren. Außerdem ist zwischen zwei leitfähigen Schichten 110, die in Y-Richtung innerhalb der Fingerstruktur FS angrenzend sind, ein isolierendes Element SHE aus Siliziumoxid (SiO2) o. Ä. bereitgestellt. Diese Vielzahl von leitfähigen Schichten 110 ist in X-Richtung von einem Ende zum anderen Ende des Speicherbereichs RMH in X-Richtung kontinuierlich. Daher ist die Länge in X-Richtung derjenigen der im von einer negativen Seite in X-Richtung gezählt zweiten Speicherbereich RMH bereitgestellten Vielzahl von leitfähigen Schichten 110, die als die drainseitige Auswahlgateleitung SGD usw. fungieren, länger als die derjenigen der im von einer negativen Seite in X-Richtung gezählt ersten und dritten Speicherbereich RMH bereitgestellten Vielzahl von leitfähigen Schichten 110, die als die drainseitige Auswahlgateleitung SGD usw. fungieren.
  • Zum Beispiel sind, wie in gezeigt, die Halbleitersäulen 120 in einem bestimmten Muster in X- und Y-Richtung ausgerichtet. Die Halbleitersäulen 120 fungieren jeweils als Kanalbereiche der Vielzahl von Speicherzellen MC und der Auswahltransistoren (STD, STS), die in einem Speicherstrang MS ( ) eingeschlossen sind. Die Halbleitersäule 120 schließt zum Beispiel polykristallines Silizium (Si) o. Ä. ein. Die Halbleitersäule 120 hat eine im Wesentlichen zylindrische Form und ist in ihrem zentralen Abschnitt mit einer Isolatorsäule 125 aus Siliziumoxid o. Ä. versehen. Eine äußere Umfangsfläche der Halbleitersäule 120 ist von jeder aus einer Vielzahl von leitfähigen Schichten 110 umgeben und ist dieser Vielzahl von leitfähigen Schichten 110 zugewandt.
  • Außerdem ist, wie in gezeigt, an einem oberen Ende der Halbleitersäule 120 ein Dotierungsbereich 122 bereitgestellt. Im Beispiel von ist ein unteres Ende des Dotierungsbereichs 122 durch eine gepunktete Linie dargestellt. Der Dotierungsbereich 122 schließt zum Beispiel eine N-Dotierung wie etwa Phosphor (P) oder eine P-Dotierung wie etwa Bor (B) ein. Der Dotierungsbereich 122 ist mit einer leitfähigen Schicht 112 verbunden, die oberhalb der Vielzahl von leitfähigen Schichten 110 bereitgestellt ist.
  • Die leitfähige Schicht 112 fungiert als Teil der Sourceleitung SL ( ). Die leitfähige Schicht 112 kann zum Beispiel eine Halbleiterschicht aus Silizium (Si) o. Ä. einschließen, die mit einer N-Dotierung wie etwa Phosphor (P) oder einer P-Dotierung wie etwa Bor (B) dotiert wurde, kann ein Metall wie etwa Wolfram (W) einschließen oder kann ein Silizid wie etwa Wolframsilizid (WSi) einschließen.
  • Außerdem ist am unteren Ende der Halbleitersäule 120 ein Dotierungsbereich 121 bereitgestellt. Im Beispiel von ist ein oberes Ende des Dotierungsbereichs 121 durch eine gepunktete Linie dargestellt. Der Dotierungsbereich 121 schließt zum Beispiel eine N-Dotierung wie etwa Phosphor (P) ein. Der Dotierungsbereich 121 ist mit einer Durchkontaktierungselektrode Ch verbunden. Die Durchkontaktierungselektrode Ch ist über eine Durchkontaktierungselektrode Vy mit der Bitleitung BL elektrisch verbunden ( ).
  • Wie in gezeigt, hat der Gate-Isolierfilm 130 zum Beispiel eine im Wesentlichen zylindrische Form, welche die äußere Umfangsfläche der Halbleitersäule 120 bedeckt. Wie in gezeigt, umfasst der Gate-Isolierfilm 130 zum Beispiel einen Tunnel-Isolierfilm 131, einen Ladungsspeicherfilm 132 und einen Block-Isolierfilm 133, die zwischen der Halbleitersäule 120 und der leitfähigen Schicht 110 geschichtet sind. Der Tunnel-Isolierfilm 131 und der Block-Isolierfilm 133 schließen zum Beispiel Siliziumoxid (SiO2) oder Siliziumoxynitrid (SiON) o. Ä. ein. Der Ladungsspeicherfilm 132 schließt einen Film ein, der zum Speichern von Ladungen imstande ist, zum Beispiel Siliziumnitrid (SiN) o. Ä. Der Tunnel-Isolierfilm 131, der Ladungsspeicherfilm 132 und der Block-Isolierfilm 133 weisen im Wesentlichen zylindrische Formen auf und erstrecken sich in Z-Richtung entlang der äußeren Umfangsfläche der Halbleitersäule 120 mit Ausnahme eines Kontaktabschnitts der Halbleitersäule 120 und der leitfähigen Schicht 112.
  • Man beachte, dass ein Beispiel gezeigt hat, bei dem der Gate-Isolierfilm 130 den Ladungsspeicherfilm 132 aus Siliziumnitrid o. Ä. umfasst. Der Gate-Isolierfilm 130 kann jedoch auch ein Schwebegate aus polykristallinem Silizium o. Ä. umfassen, das zum Beispiel eine N- oder P-Dotierung einschließt.
  • Wie in gezeigt, erstreckt die Zwischenfingerstruktur ST sich zum Beispiel in X- und Z-Richtung. Wie in gezeigt, umfasst die Zwischenfingerstruktur ST zum Beispiel Folgendes: eine Zwischenfingerelektrode 141; und ein isolierendes Zwischenfingerelement 142 aus Siliziumoxid (SiO2) o. Ä., das auf einer Seitenfläche in Y-Richtung der Zwischenfingerelektrode 141 bereitgestellt ist. Die Zwischenfingerelektrode 141 fungiert als Teil der Source-Leitung SL ( ). Ein oberes Ende der Zwischenfingerelektrode 141 ist mit der leitfähigen Schicht 112 verbunden. Die Zwischenfingerelektrode 141 kann zum Beispiel einen geschichteten Film o. Ä. einschließen, in dem eine leitfähige Sperrschicht aus Titannitrid (TiN) oder dergleichen und ein Metallfilm aus Wolfram (W) oder dergleichen geschichtet sind. Außerdem kann die Zwischenfingerelektrode 141 zum Beispiel polykristallines Silizium o. Ä. einschließen, das eine Dotierung wie etwa Phosphor (P) oder Bor (B) einschließt.
  • [Struktur im Anschlussbereich RHU der Speicherzellenanordnung MCA]
  • ist eine schematische Ansicht von unten, in welcher der in mit D gekennzeichnete Abschnitt vergrößert dargestellt ist. ist eine schematische Querschnittansicht, in der die in gezeigte Struktur entlang der Linie E-E' aufgeschnitten worden ist und entlang einer Richtung der Pfeile betrachtet wird.
  • Wie in gezeigt, ist der Anschlussbereich RHU versehen mit Folgendem: einem Wortleitung-Anschlussbereich RHUWL; und drainseitigen Auswahlgateleitung-Anschlussbereichen RHUSGD, die auf einer positiven Seite und einer negativen Seite in X-Richtung in Bezug auf den Wortleitung-Anschlussbereich RHUWL bereitgestellt sind. Man beachte, dass in der Zeichnung eine im Wortleitung-Anschlussbereich RHUWL bereitgestellte Durchkontaktierungselektrode CC als eine Durchkontaktierungselektrode CC(WL) dargestellt ist. Außerdem ist eine im drainseitigen Auswahlgateleitung-Anschlussbereich RHUSGD bereitgestellte Durchkontaktierungselektrode CC als eine Durchkontaktierungselektrode CC(SGD) dargestellt.
  • Der Wortleitung-Anschlussbereich RHUWL ist versehen mit Folgendem: einer Vielzahl der Durchkontaktierungselektroden CC(WL), die in X-Richtung über einer Vielzahl von Spalten (im dargestellten Beispiel zwei Spalten) ausgerichtet sind; und einer Vielzahl von Isolatorsäulen HR, die in X-Richtung und Y-Richtung ausgerichtet sind.
  • Die Durchkontaktierungselektroden CC sind dementsprechend für alle leitfähigen Schichten 110 bereitgestellt. Die Durchkontaktierungselektrode CC erstreckt sich in Z-Richtung und ist an ihrem oberen Ende mit ihrer entsprechenden leitfähigen Schicht 110 verbunden, wie in dargestellt. Die Durchkontaktierungselektrode CC schließt zum Beispiel einen geschichteten Film aus Titannitrid (TiN) und Wolfram (W) o. Ä. ein. Zwischen der Durchkontaktierungselektrode CC(WL) und der leitfähigen Schicht 110 ist ein Isolierfilm CCSW aus Siliziumoxid (SiO2) o. Ä. bereitgestellt. Eine äußere Umfangsfläche der Durchkontaktierungselektrode CC(WL) ist über den Isolierfilm CCSW einer inneren Umfangsfläche eines in den leitfähigen Schichten 110 bereitgestellten Durchgangslochs zugewandt.
  • Im Beispiel von gilt: Je weiter zu einer negativen Seite in X-Richtung eine bestimmte dieser Vielzahl von Durchkontaktierungselektroden CC(WL) bereitgestellt ist, desto länger ist ihre Länge in Z-Richtung und desto weiter oben liegt die leitfähige Schicht 110, mit der sie verbunden ist. Außerdem: Je weiter zu einer positiven Seite in X-Richtung sie bereitgestellt ist, desto kürzer ist ihre Länge in Z-Richtung und desto weiter unten liegt die leitfähige Schicht 110, mit der sie verbunden ist.
  • Die Isolatorsäule HR ( ) stützt eine in Herstellung befindliche Struktur während der Herstellung der Halbleiter-Speichervorrichtung. Die Isolatorsäule HR erstreckt sich in Z-Richtung, wobei sie die Vielzahl von leitfähigen Schichten 110 durchdringt, obwohl die Darstellung dessen weggelassen wird. Die Isolatorsäule HR kann zum Beispiel lediglich eine isolierende Schicht wie Siliziumoxid (SiO2) o. Ä. einschließen. Außerdem kann die Isolatorsäule HR eine Struktur umfassen, die dem Gate-Isolierfilm 130, der Halbleitersäule 120 und der Isolatorsäule 125 ähnlich ist.
  • Wie in gezeigt, ist der drainseitige Auswahlgateleitung-Anschlussbereich RHUSGD mit einer Vielzahl von Terrassenbereichen T versehen, die der Vielzahl von leitfähigen Schichten 110 entsprechen, die der drainseitigen Auswahlgateleitung SGD entsprechen. Der Terrassenbereich T ist ein Bereich einer Unterseite der leitfähigen Schicht 110, der von unten gesehen die anderen leitfähigen Schichten 110 nicht überlappt. Im Beispiel von ist jeder Terrassenbereich T entsprechend mit einer Durchkontaktierungselektrode CC(SGD) und vier Isolatorsäulen HR versehen.
  • In sind zwei in X-Richtung ausgerichtete drainseitige Auswahlgateleitung-Anschlussbereiche RHUSGD beispielhaft dargestellt. Für den einen dieser beiden drainseitigen Auswahlgateleitung-Anschlussbereiche RHUSGD, der weiter zu einer positiven Seite in X-Richtung bereitgestellt ist, gilt: Je weiter zu einer positiven Seite in X-Richtung eine bestimmte der Vielzahl von Durchkontaktierungselektroden CC(SGD) bereitgestellt ist, desto weiter unten liegt die leitfähige Schicht 110, mit der sie verbunden ist. Außerdem: Je weiter in X-Richtung zu einer negativen Seite sie bereitgestellt ist, desto weiter oben liegt die leitfähige Schicht 110, mit der sie verbunden ist. Andererseits gilt für den einen dieser beiden drainseitigen Auswahlgateleitung-Anschlussbereiche RHUSGD in , der weiter zu einer negativen Seite in X-Richtung bereitgestellt ist: Je weiter zu einer negativen Seite in X-Richtung eine bestimmte der Vielzahl von Durchkontaktierungselektroden CC(SGD) bereitgestellt ist, desto weiter unten liegt die leitfähige Schicht 110, mit der sie verbunden ist. Außerdem: Je in X-Richtung weiter zu einer positiven Seite sie bereitgestellt ist, desto weiter oben liegt die leitfähige Schicht 110, mit der sie verbunden ist.
  • Man beachte: Wie mit Bezug auf beschrieben worden ist, ist der Speicherebenenbereich RMP mit zwei in X-Richtung ausgerichteten Anschlussbereichen RHU versehen. Bei dieser Art von Struktur ist es möglich, dass die Durchkontaktierungselektroden CC(WL), die den Wortleitungen WL und der sourceseitigen Auswahlgateleitung SGS entsprechen, lediglich in einem der beiden Anschlussbereiche RHU in jeder Fingerstruktur FS bereitgestellt sind.
  • Zum Beispiel zeigt , wie oben erwähnt, den in mit D gekennzeichneten Abschnitt vergrößert. Nun sind in dem in beispielhaft dargestellten Anschlussbereich RHU (also dem Anschlussbereich RHU, der in in X-Richtung weiter zu einer positiven Seite liegt) Durchkontaktierungselektroden CC(WL) bereitgestellt, die der Fingerstruktur FS entsprechen, die weiter zu einer positiven Seite in Y-Richtung der beiden dargestellten Fingerstrukturen FS liegt, jedoch sind keine Durchkontaktierungselektroden CC(WL) bereitgestellt, die der Fingerstruktur FS entsprechen, die weiter zu einer negativen Seite in Y-Richtung der beiden dargestellten Fingerstrukturen FS liegt. Hingegen sind im Anschlussbereich RHU, der in in X-Richtung weiter zu einer negativen Seite liegt, keine Durchkontaktierungselektroden CC(WL) bereitgestellt, die der Fingerstruktur FS entsprechen, die weiter zu einer positiven Seite in Y-Richtung der beiden in dargestellten Fingerstrukturen FS bereitgestellt sind, sondern es sind Durchkontaktierungselektroden CC(WL) bereitgestellt, die derjenigen Fingerstruktur FS der beiden in dargestellten Fingerstrukturen FS entsprechen, die weiter zu einer negativen Seite in Y-Richtung bereitgestellt ist, obwohl die Darstellung dieses gegenteiligen Falles weggelassen ist.
  • Zum Beispiel kann einer der beiden Anschlussbereiche RHU in diejenigen Durchkontaktierungselektroden CC(WL) einschließen, die geradzahligen Fingerstrukturen FS oder Speicherblöcken BLK entsprechen, gezählt von einer negativen Seite in Y-Richtung. In diesem Fall kann der andere der beiden Anschlussbereiche RHU zum Beispiel diejenigen Durchkontaktierungselektroden CC(WL) einschließen, die ungeradzahligen Fingerstrukturen FS oder Speicherblöcken BLK entsprechen, die von einer negativen Seite in Y-Richtung gezählt werden.
  • Außerdem kann zum Beispiel einer der beiden Anschlussbereiche RHU in diejenigen Durchkontaktierungselektroden CC(WL) einschließen, die den 4n+1-ten (wobei n eine ganze Zahl von 0 oder mehr ist) und den 4n+4-ten Fingerstrukturen FS oder Speicherblöcken BLK entsprechen, gezählt von einer negativen Seite in Y-Richtung. In diesem Fall kann der andere der beiden Anschlussbereiche RHU zum Beispiel diejenigen Durchkontaktierungselektroden CC(WL) einschließen, die den 4n+2-ten und 4n+3-ten Fingerstrukturen FS oder Speicherblöcken BLK entsprechen, gezählt von einer negativen Seite in Y-Richtung.
  • Die Durchkontaktierungselektroden CC(SGD), die der drainseitigen Auswahlgateleitung SGD entsprechen, sind grundsätzlich in allen Anschlussbereichen RHU bereitgestellt. Jedoch sind beim zweiten Speicherbereich RMH, von einer negativen Seite in X-Richtung gezählt ( ), beide seiner Seiten in X-Richtung mit dem Anschlussbereich RHU versehen. Bei dieser Art von Struktur ist es auch möglich, dass die Durchkontaktierungselektroden CC(SGD), die der drainseitigen Auswahlgateleitung SGD in diesem Speicherbereich RMH entsprechen, im ersten oder zweiten Anschlussbereich RHU, von einer negativen Seite in X-Richtung gezählt, weggelassen werden.
  • [Struktur des Halbleitersubstrats 100]
  • Das Halbleitersubstrat 100 schließt P-Silizium (Si) ein, das eine P-Dotierung wie zum Beispiel Bor (B) einschließt. Wie in gezeigt, ist eine Oberfläche des Halbleitersubstrats 100 zum Beispiel versehen mit Folgendem: einem Halbleiterbereich AA; und einem isolierenden Bereich STI aus Siliziumoxid (SiO2) o. Ä. Einige der Halbleiterbereiche AA sind in einem N-Wannenbereich bereitgestellt, der eine N-Dotierung wie etwa Phosphor (P) einschließt. Einige der Halbleiterbereiche AA sind in einem P-Wannenbereich bereitgestellt, der eine P-Dotierung wie etwa Bor (B) einschließt. Der Halbleiterbereich AA kann in einem Bereich bereitgestellt sein, der sowohl den N-Wannenbereich als auch den P-Wannenbereich einschließt, er kann in einem Bereich bereitgestellt sein, der nur einen dieser Wannenbereiche einschließt, oder er kann in einem Bereich bereitgestellt sein, der keinen dieser Wannenbereiche einschließt.
  • Auf einer Oberseite des Halbleitersubstrats 100 ist über einen Isolierfilm gi eine Elektrodenschicht GC bereitgestellt. Die Elektrodenschicht GC schließt eine Vielzahl von Elektroden gc ein, die den Halbleiterbereichen AA zugewandt sind. Außerdem sind die Halbleiterbereiche AA und die Vielzahl von Elektroden gc, die in der Elektrodenschicht GC eingeschlossen sind, jeweils mit einer Durchkontaktierungselektrode CS verbunden.
  • Die Halbleiterbereiche AA fungieren jeweils als Kanalbereiche der Vielzahl von Transistoren und als eine der Elektroden der Vielzahl von Kondensatoren usw., wodurch sie die Peripherieschaltung PC ( ) konfigurieren.
  • Die Vielzahl von Elektroden gc, die in der Elektrodenschicht GC eingeschlossen sind, fungieren jeweils als Gate-Elektroden der Vielzahl von Transistoren und als die andere der Elektroden der Vielzahl von Kondensatoren usw., wodurch sie die Peripherieschaltung PC ( ) konfigurieren.
  • Die Durchkontaktierungselektrode CS erstreckt sich in Z-Richtung und ist an ihrem unteren Ende mit einer Oberseite des Halbleiterbereichs AA oder der Elektrode gc verbunden. Ein Verbindungsabschnitt der Durchkontaktierungselektrode CS und des Halbleiterbereichs AA ist mit einem Dotierungsbereich versehen, der eine N-Dotierung oder P-Dotierung einschließt. Die Durchkontaktierungselektrode CS kann zum Beispiel einen geschichteten Film o. Ä. einschließen, in dem eine leitfähige Sperrschicht aus Titannitrid (TiN) oder dergleichen und ein Metallfilm aus Wolfram (W) oder dergleichen geschichtet sind.
  • [Struktur im Zeilen-Steuerungsschaltungsbereich RRowC des Halbleitersubstrats 100]
  • ist eine schematische Draufsicht, die den in mit F gekennzeichneten Abschnitt vergrößert darstellt. In ist ein Bereich, der die Fingerstruktur FS überlappt (aus der Z-Richtung gesehen), durch eine gepunktete Linie gekennzeichnet (siehe ).
  • Der Zeilen-Steuerungsschaltungsbereich RRowC ist mit einer Vielzahl der Transistoren TBLK versehen, die in X-Richtung über zwei Spalten ausgerichtet sind, in einem Bereich, der zum Beispiel zwei der Fingerstrukturen FS entspricht. Das heißt, der Bereich, der den beiden Fingerstrukturen FS entspricht, ist mit einer Vielzahl der Halbleiterbereiche AA versehen, die in X-Richtung über zwei Spalten ausgerichtet sind. In dem Beispiel von ist diese Vielzahl von Halbleiterbereichen AA als Halbleiterbereiche AABLK gekennzeichnet. Der isolierende Bereich STI ist zwischen dieser Vielzahl von Halbleiterbereichen AABLK bereitgestellt.
  • Die Halbleiterbereiche AABLK im Zeilen-Steuerungsschaltungsbereich RRowC erstrecken sich jeweils in Y-Richtung und sind mit der als eine Source-Elektrode fungierenden Durchkontaktierungselektrode CS und mit der als eine Drain-Elektrode fungierenden Durchkontaktierungselektrode CS verbunden. Außerdem sind zwischen diesen beiden Durchkontaktierungselektroden CS die als eine Gate-Elektrode fungierende Elektrode gc und die mit dieser Elektrode gc verbundene Durchkontaktierungselektrode CS bereitgestellt.
  • Außerdem ist in eine Vielzahl der mit Bezug auf beschriebenen Durchkontaktierungselektroden CC(WL) dargestellt. Die als Drain-Elektrode fungierenden Elektroden aus der Vielzahl von Durchkontaktierungselektroden CS, die mit der Vielzahl von Halbleiterbereichen AABLK verbunden sind, sind jeweils über Leitungen in den Leitungsschichtgruppen MG, DG mit den Durchkontaktierungselektroden CC(WL) elektrisch verbunden.
  • Zum Beispiel sind die Transistoren TBLK, die dem einen der in beispielhaft dargestellten Transistorbereiche RTr entsprechen, der weiter auf einer negativen Seite in X-Richtung bereitgestellt ist, mit den leitenden Schichten 110 verbunden, die als Source-Seiten-Auswahlgateleitung SGS fungieren, und mit denjenigen der als Wortleitungen WL fungierenden leitenden Schichten 110, die oberhalb einer bestimmten Höhenposition bereitgestellt sind (siehe ).
  • Außerdem sind die Transistoren TBLK, die dem einen der in dargestellten beispielhaften Transistorbereiche RTr entsprechen, der weiter auf einer positiven Seite in X-Richtung bereitgestellt ist, mit denjenigen der als Wortleitungen WL fungierenden leitenden Schichten 110, die unterhalb der bestimmten Höhenposition bereitgestellt sind (siehe ), verbunden.
  • [Struktur der Leitungsschichtgruppe MG]
  • Wie in gezeigt, umfasst die Leitungsschichtgruppe MG zum Beispiel Folgendes: Leitungsschichten M0, M1, die unterhalb der Speicherzellenanordnung MCA bereitgestellt sind; und eine Chip-Bondelektrodenschicht MB, die unterhalb der Leitungsschichten M0, M1 bereitgestellt ist.
  • Eine Vielzahl von Leitungen, die in den Leitungsschichten M0, M1 eingeschlossen sind, ist zum Beispiel mit mindestens einer von Konfigurationen in der Speicherzellenanordnung MCA und Konfigurationen im Chip CP elektrisch verbunden.
  • Die Leitungsschicht M0 schließt eine Vielzahl von Leitungen m0 ein. Diese Vielzahl von Leitungen m0 kann zum Beispiel einen geschichteten Film o. Ä. einschließen, in dem eine leitfähige Sperrschicht aus Titannitrid (TiN) oder dergleichen und ein Metallfilm aus Kupfer (Cu) oder dergleichen geschichtet sind.
  • Einige aus der Vielzahl von Leitungen m0 fungieren als die Bitleitung BL. Wie in gezeigt, sind die Bitleitungen BL zum Beispiel in X-Richtung ausgerichtet und erstrecken sich in Y-Richtung.
  • Wie in gezeigt, schließt die Leitungsschicht M1 zum Beispiel eine Vielzahl von Leitungen m1 ein. Diese Vielzahl von Leitungen m1 kann zum Beispiel einen geschichteten Film o. Ä. einschließen, in dem eine leitfähige Sperrschicht aus Titannitrid (TiN) oder dergleichen und ein Metallfilm aus Wolfram (W) oder dergleichen geschichtet sind.
  • Einige aus der Vielzahl von Leitungen m1 sind elektrisch zwischen die Bitleitung BL und den Leseverstärkertransistor TSADL im Spalten-Steuerungsschaltungsbereich RColC ( ) geschaltet und fungieren als eine sich in X-Richtung erstreckende Leitung CBL. Ein Endabschnitt in X-Richtung der Leitung CBL ist an einer Position bereitgestellt, die ihre entsprechende Bitleitung BL überlappt, aus der Z-Richtung gesehen. Der andere Endabschnitt in X-Richtung der Leitung CBL ist in der Nähe seiner entsprechenden Leseverstärkerschaltung SADL im Spalten-Steuerungsschaltungsbereich RColC bereitgestellt.
  • In einer Struktur der in beispielhaft dargestellten Art erstrecken sich die Leitungen CBL, die dem ersten Speicherbereich RMH entsprechen, von einer negativen Seite in X-Richtung gezählt, aus der Z-Richtung gesehen in X-Richtung über einen Bereich, der mindestens Folgendes überlappt: einen Teil des ersten Speicherbereichs RMH, von einer negativen Seite in X-Richtung gezählt, den ersten Anschlussbereich RHU, von einer negativen Seite in X-Richtung gezählt, einen Teil des zweiten Speicherbereichs RMH, von einer negativen Seite in X-Richtung gezählt, und einen Teil des Spalten-Steuerungsschaltungsbereichs RColC.
  • Außerdem sind die Leitungen CBL, die dem zweiten Speicherbereich RMH entsprechen, von einer negativen Seite in X-Richtung gezählt, innerhalb einer Spanne eines Bereichs bereitgestellt, der aus der Z-Richtung gesehen einen Teil des zweiten Speicherbereichs RMH überlappt, von einer negativen Seite in X-Richtung gezählt.
  • Außerdem erstrecken sich die Leitungen CBL, die dem dritten Speicherbereich RMH entsprechen, von einer negativen Seite in X-Richtung gezählt, aus der Z-Richtung gesehen in X-Richtung über einen Bereich, der mindestens Folgendes überlappt: einen Teil des dritten Speicherbereichs RMH, von einer negativen Seite in X-Richtung gezählt, den zweiten Anschlussbereich RHU, von einer negativen Seite in X-Richtung gezählt, einen Teil des zweiten Speicherbereichs RMH, von einer negativen Seite in X-Richtung gezählt, und einen Teil des Spalten-Steuerungsschaltungsbereich RColC.
  • Die Chip-Bondelektrodenschicht MB ( ) schließt eine Vielzahl von Bondelektroden PI1 ein. Diese Vielzahl von Bondelektroden PI1 kann zum Beispiel einen geschichteten Film o. Ä. einschließen, in dem eine leitfähige Sperrschicht pI1B aus Titannitrid (TiN) oder dergleichen und ein Metallfilm pI1M aus Kupfer (Cu) oder dergleichen geschichtet sind. Diese Vielzahl von Bondelektroden PI1 ist mit mindestens einer von Konfigurationen in der Speicherzellenanordnung MCA und Konfigurationen im Chip CP elektrisch verbunden.
  • [Struktur der Leitungsschichtgruppe DG]
  • Die Leitungsschichtgruppe DG umfasst Folgendes: Leitungsschichten D0, D1, D2, D3, D4, die oberhalb der Elektrodenschicht GC bereitgestellt sind; und eine Chip-Bondelektrodenschicht DB, die oberhalb der Leitungsschichten D0, D1, D2, D3, D4 bereitgestellt ist.
  • Eine Vielzahl von Leitungen, die in den Leitungsschichten D0, D1, D2, D3, D4 eingeschlossen sind, ist zum Beispiel mit mindestens einer von Konfigurationen in der Speicherzellenanordnung MCA und Konfigurationen im Chip CP elektrisch verbunden.
  • Die Leitungsschichten D0, D1, D2 schließen jeweils Vielzahlen von Leitungen d0, d1, d2 ein. Diese Vielzahlen von Leitungsschichten d0, d1, d2 können zum Beispiel einen geschichteten Film o. Ä. einschließen, in dem eine leitfähige Sperrschicht aus Titannitrid (TiN) oder dergleichen und ein Metallfilm aus Wolfram (W) oder dergleichen geschichtet sind.
  • Einige aus den Vielzahlen von Leitungen d0, d1, d2 sind elektrisch zwischen die Wortleitung WL und eine Konfiguration im Zeilen-Steuerungsschaltungsbereich RRowC geschaltet und fungieren als die Leitung CWL, die sich in X-Richtung erstreckt. Ein Endabschnitt der Leitung CWL in X-Richtung ist in der Nähe seiner entsprechenden Durchkontaktierungselektrode CC(WL) bereitgestellt. Der andere Abschnitt in X-Richtung der Leitung CWL ist in der Nähe des zugehörigen Transistors TBLK im Zeilen-Steuerungsschaltungsbereich RRowC bereitgestellt.
  • Zum Beispiel weisen die Leitungen CWL, die dem einen der in beispielhaft dargestellten Transistorbereiche RTr entsprechen, der in X-Richtung weiter zu einer negativen Seite bereitgestellt ist, ihren Endabschnitt auf einer Seite der Durchkontaktierungselektrode CC(WL) in X-Richtung weiter zu einer positiven Seite (weiter zu einer Seite der mit Bezug auf beschriebenen Position XRowC) auf als ihren Endabschnitt auf der Seite eines Transistors TBLK. Diese Leitungen CWL sind innerhalb einer Spanne eines Bereichs bereitgestellt, der an einer Position bereitgestellt ist, die aus der Z-Richtung gesehen den Transistorbereich RTr weiter zu einer negativen Seite in X-Richtung hin überlappt. Einige dieser Leitungen CWL weisen ihren eines Ende und das andere Ende in X-Richtung innerhalb einer Spanne eines Bereichs auf, die einen Bereich überlappt, der aus der Z-Richtung gesehen weiter zu einer negativen Seite liegt als die Position XRowC eines Anschlussbereichs RHU. Die übrigen dieser Leitungen CWL erstrecken sich aus der Z-Richtung gesehen in X-Richtung über einen Bereich, der einen Anschlussbereich RHU und mindestens einen Teil des Speicherbereichs RMH überlappt, der in X-Richtung weiter zu einer negativen Seite bereitgestellt ist als dieser Anschlussbereich RHU.
  • Ebenso weisen die Leitungen CWL, die dem einen der in beispielhaft dargestellten Transistorbereiche RTr entsprechen, der in X-Richtung weiter zu einer positiven Seite bereitgestellt ist, ihren Endabschnitt auf einer Seite der Durchkontaktierungselektrode CC(WL) in X-Richtung weiter zu einer negativen Seite (weiter zu einer Seite der mit Bezug auf beschriebenen Position XRowC) als ihren Endabschnitt auf der Seite eines Transistors TBLK auf. Diese Leitungen CWL sind innerhalb einer Spanne eines Bereichs bereitgestellt, der den Transistorbereich RTr aus der Z-Richtung gesehen weiter zu einer positiven Seite in X-Richtung hin überlappt. Einige dieser Leitungen CWL weisen aus der Z-Richtung gesehen ihr eines Ende und das andere Ende in X-Richtung innerhalb einer Spanne eines Bereichs, der einen Bereich überlappt, der weiter zu einer positiven Seite liegt als die Position XRowC eines Anschlussbereichs RHU. Die übrigen dieser Leitungen CWL erstrecken sich aus der Z-Richtung gesehen in X-Richtung über einen Bereich, der einen Anschlussbereich RHU und mindestens einen Teil des Speicherbereichs RMH überlappt, der in X-Richtung weiter zu einer positiven Seite bereitgestellt ist als dieser Anschlussbereich RHU.
  • Die Leitungsschichten D3, D4 ( ) schließen jeweils Vielzahlen von Leitungen d3, d4 ein. Diese Vielzahlen von Leitungen d3, d4 können zum Beispiel einen geschichteten Film o. Ä. einschließen, in dem eine leitfähige Sperrschicht aus Titannitrid (TiN), Tantalnitrid (TaN), ein geschichteter Film aus Tantalnitrid (TaN) und Tantal (Ta) oder dergleichen und ein Metallfilm aus Kupfer (Cu) oder dergleichen geschichtet sind.
  • Die Chip-Bondelektrodenschicht DB schließt eine Vielzahl der Bundelektroden PI2 ein. Diese Vielzahl von Bondelektroden PI2 kann zum Beispiel einen geschichteten Film o. Ä. einschließen, in dem eine leitfähige Sperrschicht pI2B aus Titannitrid (TiN), Tantalnitrid (TaN), ein geschichteter Film aus Tantalnitrid (TaN) und Tantal (Ta) oder dergleichen und ein Metallfilm pI2M aus Kupfer (Cu) oder dergleichen geschichtet sind. Diese Vielzahl von Bondelektroden PI2 ist mit mindestens einer von Konfigurationen in der Speicherzellenanordnung MCA und Konfigurationen im Chip CP elektrisch verbunden.
  • Man beachte, dass, wenn die Metallfilme pI1M, pI2M aus Kupfer (Cu) oder dergleichen in der Bondelektrode PI1 und der Bondelektrode PI2 verwendet werden, der Metallfilm pI1M und der Metallfilm pI2M miteinander verschmelzen, sodass die Ermittlung ihrer gegenseitigen Grenze schwierig wird. Jedoch kann aufgrund einer Formverzerrung, wo die Bondelektrode PI1 und die Bondelektrode PI2 gebondet worden sind, die sich aus einer Positionsverschiebung beim Bonden ergibt, und aufgrund einer Positionsverschiebung (Erzeugung diskontinuierlicher Stellen in Seitenflächen) der leitfähigen Sperrschichten pI2B, pI2B, die sich aus einer Positionsverschiebung beim Bonden ergibt, die Bondstruktur ermittelt werden. Wenn die Bondelektrode PI1 und die Bondelektrode PI2 außerdem durch ein Damaszener-Verfahren ausgebildet werden, weisen ihre jeweiligen Seitenflächen eine konische Form auf. Daher ist die Form eines Querschnitts entlang der Z-Richtung in einem Abschnitt, in dem die Bondelektrode PI1 und die Bondelektrode PI2 miteinander gebondet wurden, nicht rechtwinklig, da die Seitenwände nicht gerade geformt sind. Wenn die Bondelektrode PI1 und die Bondelektrode PI2 gebondet werden, entsteht außerdem eine Struktur, bei der jede einer Unterseite, einer Seitenfläche und einer Oberseite des Cu, das sie ausbildet, von einem Sperrmetall bedeckt sind. Hingegen ist bei einer allgemeinen Leitungsschicht, die Cu nutzt, die Oberseite des Cu mit einer Isolierschicht (SiN oder SiCN o. Ä.) versehen, der dazu dient, die Oxidation des Cu zu verhindern, und nicht mit einem Sperrmetall versehen. Daher ist eine Unterscheidung von einer allgemeinen Leitungsschicht möglich, auch wenn keine Positionsverschiebung beim Binden stattgefunden hat.
  • [Vergleichsbeispiel]
  • ist eine schematische Querschnittansicht, welche die Konfiguration einer Halbleiter-Speichervorrichtung gemäß einem Vergleichsbeispiel zeigt. Die Halbleiter-Speichervorrichtung gemäß dem Vergleichsbeispiel umfasst Folgendes: einen Chip CM' auf der Seite einer Speicherzellenanordnung MCA; und einen Chip CP' auf der Seite einer Peripherieschaltung PC.
  • Der Chip CM' gemäß dem Vergleichsbeispiel umfasst Folgendes: einen Speicherbereich RMH; und zwei Anschlussbereiche RHU, die auf jeder einer positiven Seite und einer negativen Seite in X-Richtung in Bezug auf den Speicherbereich RMH bereitgestellt sind. Der Anschlussbereich RHU, der in X-Richtung weiter zu einer negativen Seite bereitgestellt ist, weist keinen auf seiner negativen Seite in X-Richtung bereitgestellten Speicherbereich RMH auf. Ebenso weist der Anschlussbereich RHU, der in X-Richtung weiter zu einer positiven Seite bereitgestellt ist, keinen auf seiner positiven Seite in X-Richtung bereitgestellten Speicherbereich RMH auf.
  • Auf dem Chip CP' gemäß dem Vergleichsbeispiel weisen alle Leitungen CWL, die dem Zeilen-Steuerungsschaltungsbereich RRowC entsprechen, der in X-Richtung weiter zu einer negativen Seite bereitgestellt ist, ihren Endabschnitt auf der Seite einer Durchkontaktierungselektrode CC(WL) in X-Richtung auf, der weiter zu einer negativen Seite bereitgestellt ist als ihr Endabschnitt auf der Seite eines Transistors TBLK in X-Richtung. Außerdem weisen alle Leitungen CWL, die dem Zeilen-Steuerungsschaltungsbereich RRowC entsprechen, der in X-Richtung weiter zu einer positiven Seite bereitgestellt ist, ihren Endabschnitt auf der Seite einer Durchkontaktierungselektrode CC(WL) in X-Richtung auf, der weiter zur positiven Seite bereitgestellt ist als ihr Endabschnitt auf der Seite eines Transistors TBLK in X-Richtung.
  • Nun nimmt mit steigendem Integrationsgrad der Halbleiter-Speichervorrichtung die Anzahl leitfähiger Schichten 110 (siehe ) zu, die in Z-Richtung in jeder Fingerstruktur FS geschichtet sind. Dementsprechend nimmt auch die Anzahl von in X-Richtung ausgerichteten Transistoren TBLK (siehe ) im Zeilen-Steuerungsschaltungsbereich RRowC zu. In einer Struktur wie der des Vergleichsbeispiels nimmt mit zunehmender Anzahl der leitfähigen Schichten 110 und der Anzahl von Transistoren TBLK auch die Anzahl der Leitungen CWL zu. Wenn zum Beispiel die Anzahl von Wortleitungen WL und sourceseitigen Auswahlgateleitungen SGS, die in jeder Fingerstruktur FS eingeschlossen sind, 128 beträgt, dann beträgt die Anzahl von Leitungen CWL, die einer Fingerstruktur FS entsprechen, ebenfalls 128.
  • Die Leitungen CWL werden zum Beispiel in einem Bereich bereitgestellt, der den Zeilen-Steuerungsschaltungsbereich RRowC der Leitungsschichten D0-D2 überlappt, aus der Z-Richtung gesehen. Außerdem werden die einer Fingerstruktur FS entsprechenden Leitungen CWL zum Beispiel innerhalb einer Spanne eines Bereichs bereitgestellt, der zwei Fingerstrukturen FS überlappt, aus der Z-Richtung gesehen. Dies führt dazu, dass, wenn zum Beispiel die Anzahl der Leitungen CWL, die einer Fingerstruktur FS entsprechen, 128 beträgt, diese 128 Leitungen CWL in einem solchen Bereich der Leitungsschichten D0-D2 bereitgestellt werden. Es ist zum Beispiel denkbar, dass zu diesem Zweck in jeder der Leitungsschichten D0, D1 50 in Y-Richtung ausgerichtete Leitungen CWL bereitgestellt werden und in der Leitungsschicht D2 28 in Y-Richtung ausgerichtete Leitungen CWL bereitgestellt werden.
  • [Vorteile der Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform]
  • In der ersten Ausführungsform ist der Zeilen-Steuerungsschaltungsbereich RRowC an einer Position bereitgestellt, die aus der Z-Richtung gesehen mindestens Teile von zwei in X-Richtung ausgerichteten Speicherbereichen RMH und den zwischen diesen beiden Speicherbereichen RMH bereitgestellten Anschlussbereich RHU überlappt. Außerdem ist der Zeilen-Steuerungsschaltungsbereich RRowC in zwei in X-Richtung ausgerichtete Transistorbereiche RTr, geteilt, und ein Teil der Leitungen CWL ist innerhalb einer Spanne eines Bereichs bereitgestellt, der an einer Position bereitgestellt ist, die aus der Z-Richtung gesehen einen dieser beiden Transistorbereiche RTr überlappt, während die übrigen der Leitungen CWL innerhalb einer Spanne eines Bereichs bereitgestellt sind, der an einer Position bereitgestellt ist, die aus der Z-Richtung gesehen den anderen dieser beiden Transistorbereiche RTr überlappt.
  • Aufgrund dieser Art von Konfiguration ist es möglich, dass die Anzahl der in Y-Richtung ausgerichteten Leitungen CWL in den Leitungsschichten D0-D2 verringert wird. Zum Beispiel in dem Fall, in dem die Anzahl der Leitungen CWL, die einer Fingerstruktur FS entsprechen, 128 beträgt und die mit Bezug auf beschriebene Position XRowC mit der mittleren Position in X-Richtung des Zeilen-Steuerungsschaltungsbereichs RRowC und der mittleren Position in X-Richtung des Anschlussbereichs RHU zusammenfällt, führt dies dazu, dass die beiden in X-Richtung ausgerichteten Transistorbereiche RTr jeweils mit 64 Leitungen CWL dieser 128 Leitungen CWL versehen werden. Es ist denkbar, dass zu diesem Zweck in jeder der Leitungsschichten D0, D1 25 in Y-Richtung ausgerichtete Leitungen CWL und in der Leitungsschicht D2 beispielsweise 14 in Y-Richtung ausgerichtete Leitungen CWL bereitgestellt werden.
  • Aufgrund der Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform ist es daher möglich, dass die leitfähigen Schichten 110 und die Transistoren TBLK auch dann in geeigneter Weise verbunden werden können, wenn die Anzahl leitfähiger Schichten 110 zunimmt. Außerdem ist es möglich, die Breite der Leitung CWL in Y-Richtung bis zu einem gewissen Maß zu vergrößern, auch wenn die Anzahl leitfähiger Schichten 110 zunimmt. Dies ermöglicht es, den Leitungswiderstand zwischen der Wortleitung WL usw. und dem Transistor TBLK zu verringern.
  • Außerdem ist es aufgrund der Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform möglich, die größte Länge der Leitung CWL in X-Richtung stärker zu verringern als im Vergleichsbeispiel. Das ermöglicht es, den Maximalwert des Leitungswiderstands zwischen der Wortleitung WL usw. und dem Transistor TBLK zu verringern.
  • Außerdem ist in der Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform der Zeilen-Steuerungsschaltungsbereich RRowC an beiden Endabschnitten in X-Richtung des Peripherieschaltungsbereichs RPC bereitgestellt. In einer solchen Konfiguration ist es in dem Fall, dass die mittlere Position in X-Richtung des Zeilen-Steuerungsschaltungsbereichs RRowC und die mittlere Position in X-Richtung des Anschlussbereichs RHU zusammenfallen oder im Wesentlichen zusammenfallen, auch denkbar, dass ein Bereich, der weiter zu einer negativen Seite in X-Richtung liegt als der von einer negativen Seite in X-Richtung gezählt erste Anschlussbereich RHU eines Bereichs, der aus der Z-Richtung gesehen den (von einer negativen Seite in X-Richtung gezählt) ersten Zeilen-Steuerungsschaltungsbereich RRowC der Speicheranordnung MCA überlappt, als Totraum endet. Außerdem ist es in dem Fall, dass die mittleren Positionen wie oben beschrieben zusammenfallen oder im Wesentlichen zusammenfallen, auch denkbar, dass ein Bereich, der weiter zu einer positiven Seite in X-Richtung liegt als der (von einer negativen Seite in X-Richtung gezählt) zweite Anschlussbereich RHU eines Bereichs, der aus der Z-Richtung gesehen den von einer negativen Seite in X-Richtung gezählt zweiten Zeilen-Steuerungsschaltungsbereich RRowC der Speicheranordnung MCA überlappt, als Totraum endet. Dementsprechend wird in der ersten Ausführungsform ein Speicherbereich RMH mit kurzer Länge in X-Richtung auch in diesen Bereichen bereitgestellt. Das ermöglicht es, den Totraum zu verringern und somit eine Erhöhung des Integrationsgrades der Halbleiter-Speichervorrichtung zu erreichen.
  • [Zweite Ausführungsform]
  • In der Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform, wie in gezeigt ist, sind die Anschlussbereiche RHU in der Nähe von Endabschnitten in X-Richtung des Speicherebenenbereichs RMP bereitgestellt. Außerdem sind, wie in gezeigt, die Zeilen-Steuerungsschaltungsbereiche RRowC in Endabschnitten in X-Richtung des Peripherieschaltungsbereichs RPC bereitgestellt.
  • Diese Art der Konfiguration ist jedoch nur ein erläuterndes Beispiel, und es ist möglich, dass eine spezifische Konfiguration in geeigneter Weise geändert wird. Zum Beispiel können die Anschlussbereiche RHU in der Nähe einer Mitte in X-Richtung des Speicherebenenbereichs RMP bereitgestellt sein. Außerdem können die Zeilen-Steuerungsschaltungsbereiche RRowC in einer mittleren Position in X-Richtung des Peripherieschaltungsbereichs RPC bereitgestellt sein.
  • Eine solche Konfiguration wird nachfolgend als Halbleiter-Speichervorrichtung gemäß einer zweiten Ausführungsform beispielhaft dargestellt.
  • Die Halbleiter-Speichervorrichtung gemäß der zweiten Ausführungsform ist grundsätzlich ähnlich konfiguriert wie die Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform. Jedoch umfasst die Halbleiter-Speichervorrichtung gemäß der zweiten Ausführungsform einen Chip CM2 anstelle des Chips CM. ist eine schematische Ansicht von unten, die ein Konfigurationsbeispiel des Chips CM2 zeigt. In ist ein Teil von Konfigurationen wie etwa die Bondelektroden PI1 weggelassen.
  • Der Chip CM2 ist grundsätzlich ähnlich konfiguriert wie der Chip CM. Jedoch umfasst der Chip CM2 einen Speicherebenenbereich RMP2 anstelle des Speicherebenenbereichs RMP. Der Speicherebenenbereich RMP2 ist grundsätzlich ähnlich konfiguriert wie der Speicherebenenbereich RMP. Jedoch sind im Speicherebenenbereich RMP2 die Längen in X-Richtung des ersten und dritten Speicherbereichs RMH, von einer negativen Seite in X-Richtung gezählt, länger als die Länge in X-Richtung des zweiten Speicherbereichs RMH, von einer negativen Seite in X-Richtung gezählt.
  • Außerdem umfasst die Halbleiter-Speichervorrichtung gemäß der zweiten Ausführungsform einen Chip CP2 anstelle des Chips CP. ist eine schematische Ansicht von unten, die ein Konfigurationsbeispiel des Chips CP2 zeigt. In ist ein Teil von Konfigurationen, wie etwa die Bondelektroden PI2, weggelassen.
  • Der Chip CP2 ist grundsätzlich ähnlich konfiguriert wie der Chip CP. Jedoch umfasst der Chip CP2 einen Peripherieschaltungsbereich RPC2 anstelle des Peripherieschaltungsbereichs RPC. Der Peripherieschaltungsbereich RPC2 ist grundsätzlich ähnlich konfiguriert wie der Peripherieschaltungsbereich RPC. Jedoch sind an einer mittleren Position in X-Richtung des Peripherieschaltungsbereichs RPC2 zwei der in X-Richtung ausgerichteten Zeilen-Steuerungsschaltungsbereiche RRowC bereitgestellt. Außerdem sind ein Bereich auf einer positiven Seite in X-Richtung und ein Bereich auf einer negativen Seite in X-Richtung in Bezug auf diese beiden Zeilen-Steuerungsschaltungsbereiche RRowC jeweils mit dem Spalten-Steuerungsschaltungsbereich RColC und dem Schaltungsbereich ROC versehen, die in Y-Richtung ausgerichtet sind.
  • ist eine schematische Querschnittansicht, die einen Teil von Konfigurationen der Chips CM2, CP2 zeigt.
  • Der erste Spalten-Steuerungsschaltungsbereich RColC, von einer negativen Seite in X-Richtung gezählt, ist an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich mit Ausnahme eines Bereichs in der Nähe eines Endabschnitts auf einer positiven Seite in X-Richtung) des ersten Speicherbereichs RMH überlappt, von einer negativen Seite in X-Richtung gezählt.
  • Der erste Transistorbereich RTr, von einer negativen Seite in X-Richtung gezählt, ist an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (den Bereich in der Nähe des Endabschnitts auf einer positiven Seite in X-Richtung) des ersten Speicherbereichs RMH überlappt, von einer negativen Seite in X-Richtung gezählt. Außerdem ist dieser Transistorbereich RTr an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich, der in X-Richtung weiter zu einer negativen Seite liegt als die Position XRowC) des ersten Anschlussbereichs RHU überlappt, von einer negativen Seite in X-Richtung gezählt.
  • Der zweite Transistorbereich RTr, von einer negativen Seite in X-Richtung gezählt, ist an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich, der in X-Richtung weiter zu einer positiven Seite liegt als die Position XRowC) des ersten Anschlussbereichs RHU überlappt, von einer negativen Seite in X-Richtung gezählt. Außerdem ist dieser Transistorbereich RTr an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich, der in X-Richtung weiter zu einer negativen Seite liegt als eine mittlere Position in X-Richtung) des zweiten Speicherbereichs RMH überlappt, von einer negativen Seite in X-Richtung gezählt.
  • Der dritte Transistorbereich RTr, von einer negativen Seite in X-Richtung gezählt, ist an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich, der in X-Richtung weiter zu einer positiven Seite liegt als die mittlere Position in X-Richtung) des zweiten Speicherbereichs RMH überlappt, von einer negativen Seite in X-Richtung gezählt. Außerdem ist dieser Transistorbereich RTr an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich, der in X-Richtung weiter zu einer negativen Seite liegt als die Position XRowC) des zweiten Anschlussbereichs RHU überlappt, von einer negativen Seite in X-Richtung gezählt.
  • Der vierte Transistorbereich RTr, von einer negativen Seite in X-Richtung gezählt, ist an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich, der in X-Richtung weiter zu einer positiven Seite liegt als die Position XRowC) des zweiten Anschlussbereichs RHU überlappt, von einer negativen Seite in X-Richtung gezählt. Außerdem ist dieser Transistorbereich RTr an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich in der Nähe eines Endabschnitts auf einer negativen Seite in X-Richtung) des dritten Speicherbereichs RMH überlappt, von einer negativen Seite in X-Richtung gezählt.
  • Der zweite Spalten-Steuerungsschaltungsbereich RColC, von einer negativen Seite in X-Richtung gezählt, ist an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich mit Ausnahme des Bereichs in der Nähe des Endabschnitts auf einer negativen Seite in X-Richtung) des dritten Speicherbereichs RMH überlappt, von einer negativen Seite in X-Richtung gezählt.
  • Die Halbleiter-Speichervorrichtung gemäß der zweiten Ausführungsform ermöglicht es, ähnliche Vorteile wie jene der Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform aufzuzeigen.
  • Außerdem ist in der Halbleiter-Speichervorrichtung gemäß der zweiten Ausführungsform der Anschlussbereich RHU in der Nähe einer Mitte in X-Richtung des Speicherebenenbereichs RMP2 bereitgestellt. Bei dieser Art von Konfiguration ist es möglich, dass der Maximalwert des Abstands zwischen der Durchkontaktierungselektrode CC und der Halbleitersäule 120 im Vergleich zur Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform um etwa die Hälfte verringert wird. Dies ermöglicht es, den Leitungswiderstand in der leitfähigen Schicht 110 zu verringern und dadurch eine Beschleunigung der Operation zu erreichen.
  • [Dritte Ausführungsform]
  • In der ersten Ausführungsform und der zweiten Ausführungsform ist der Zeilen-Steuerungsschaltungsbereich RRowC in zwei Transistorbereiche RTr geteilt, die in X-Richtung ausgerichtet sind, und ein Teil der Leitungen CWL ist innerhalb einer Spanne eines Bereichs bereitgestellt, der an einer Position bereitgestellt ist, die aus der Z-Richtung gesehen einen dieser beiden Transistorbereiche RTr überlappt, während die übrigen der Leitungen CWL innerhalb einer Spanne eines Bereichs bereitgestellt sind, der an einer Position bereitgestellt ist, die aus der Z-Richtung gesehen den anderen dieser beiden Transistorbereiche RTr überlappt. Das ermöglicht es, die Anzahl der in Y-Richtung ausgerichteten Leitungen CWL in den Leitungsschichten D0-D2 zu verringern und dadurch eine Erhöhung des Integrationsgrades der Halbleiter-Speichervorrichtung zu erreichen.
  • Nun ist es auch möglich, dass die in X-Richtung ausgerichteten Transistorbereiche RTr im Zeilen-Steuerungsschaltungsbereich RRowC in X-Richtung weiter geteilt werden und dass die Leitungen CWL zum Beispiel innerhalb einer Spanne eines Bereichs bereitgestellt werden, der an einer Position bereitgestellt ist, die aus der Z-Richtung gesehen einen dieser geteilten Bereiche überlappt. Das ermöglicht es, die Anzahl von in Y-Richtung ausgerichteten Leitungen CWL in den Leitungsschichten D0-D2 weiter zu verringern.
  • Eine solche Konfiguration wird nachfolgend als eine Halbleiter-Speichervorrichtung gemäß einer dritten Ausführungsform beispielhaft dargestellt.
  • Die Halbleiter-Speichervorrichtung gemäß der dritten Ausführungsform ist grundsätzlich ähnlich konfiguriert wie die Halbleiter-Speichervorrichtung gemäß der zweiten Ausführungsform. Jedoch umfasst die Halbleiter-Speichervorrichtung gemäß der dritten Ausführungsform einen Chip CM3 und einen Chip CP3 anstelle des Chips CM2 und des Chips CP2.
  • ist eine schematische Ansicht von unten, die ein Konfigurationsbeispiel des Chips CM3 zeigt. In ist ein Teil von Konfigurationen, wie etwa die Bondelektroden PI1, weggelassen. ist eine schematische Querschnittansicht, die einen Teil von Konfigurationen der Chips CM3, CP3 zeigt.
  • Der Chip CM3 ist grundsätzlich ähnlich konfiguriert wie der Chip CM2. Jedoch ist beim Chip CM3 der Anschlussbereich RHU in zwei geteilte Anschlussbereiche RHUD geteilt, die in X-Richtung getrennt sind. Außerdem ist der Speicherbereich RMH zwischen zwei der geteilten Anschlussbereiche RHUD bereitgestellt, die in X-Richtung aneinander angrenzen.
  • Der geteilte Anschlussbereich RHUD ist grundsätzlich ähnlich konfiguriert wie der Anschlussbereich RHU. Jedoch umfasst der Anschlussbereich RHU alle Durchkontaktierungselektroden CC(WL). Hingegen umfasst der geteilte Anschlussbereich RHUD nur einen Teil der Durchkontaktierungselektroden CC(WL). Das heißt, wenn der Anschlussbereich RHU in X-Richtung in n geteilt ist (wobei n eine ganze Zahl von 2 oder mehr ist), werden die Durchkontaktierungselektroden CC(WL) über n der geteilten Anschlussbereiche RHUD verteilt angeordnet.
  • Zum Beispiel ist im Beispiel von im ersten Anschlussbereich RHU, von einer negativen Seite in X-Richtung gezählt, die Vielzahl von Durchkontaktierungselektroden CC(WL) angeordnet, die einer bestimmten Fingerstruktur FS entsprechen. Nun sind im ersten geteilten Anschlussbereich RHUD, von einer negativen Seite in X-Richtung gezählt, die Durchkontaktierungselektroden CC(WL) angeordnet, die den unterhalb einer bestimmten Position bereitgestellten leitfähigen Schichten 110 entsprechen. Außerdem sind im zweiten geteilten Anschlussbereich RHUD, von einer negativen Seite in X-Richtung gezählt, die Durchkontaktierungselektroden CC(WL) angeordnet, die den oberhalb der bestimmten Position bereitgestellten leitfähigen Schichten 110 entsprechen.
  • Außerdem sind im Beispiel von im zweiten Anschlussbereich RHU, von einer negativen Seite in X-Richtung gezählt, die Vielzahl von Durchkontaktierungselektroden CC(WL) angeordnet, die einer anderen Fingerstruktur FS entsprechen. Nun sind im dritten geteilten Anschlussbereich RHUD, von einer negativen Seite in X-Richtung gezählt, die Durchkontaktierungselektroden CC(WL) angeordnet, die den oberhalb einer bestimmten Position bereitgestellten leitfähigen Schichten 110 entsprechen. Außerdem sind im vierten geteilten Anschlussbereich RHUD, von einer negativen Seite in X-Richtung gezählt, die Durchkontaktierungselektroden CC(WL) angeordnet, die den unterhalb der bestimmten Position bereitgestellten leitfähigen Schichten 110 entsprechen.
  • Der Chip CP3 ist grundsätzlich ähnlich konfiguriert wie der Chip CP2. Jedoch umfasst der Chip CP3 einen Peripherieschaltungsbereich RPC3 anstelle des Peripherieschaltungsbereichs RPC2. Außerdem umfasst der Chip CP3 eine Leitungsschichtgruppe DG3 anstelle der Leitungsschichtgruppe DG.
  • Der Peripherieschaltungsbereich RPC3 ist grundsätzlich ähnlich konfiguriert wie der Peripherieschaltungsbereich RPC2. Jedoch ist im Peripherieschaltungsbereich RPC3 der Transistorbereich RTr in zwei in X-Richtung getrennte Transistorbereiche RTrD geteilt.
  • In ist eine Position in der Nähe einer Mitte in X-Richtung des Transistorbereichs RTr als Position XRowCD gekennzeichnet. Die Position XRowCD kann mit einer mittleren Position in X-Richtung des Transistorbereichs RTr zusammenfallen, muss es aber nicht. Außerdem kann die Position XRowCD mit einer mittleren Position in X-Richtung des geteilten Anschlussbereichs RHUD zusammenfallen, muss es aber nicht. Außerdem sind ein Bereich im Transistorbereich RTr, der in X-Richtung weiter zu einer positiven Seite bereitgestellt ist als die Position XRowCD, und ein Bereich im Transistorbereich RTr, der in X-Richtung weiter zu einer negativen Seite bereitgestellt ist als die Position XRowCD, jeweils als der geteilte Transistorbereich RTrD gekennzeichnet.
  • Die geteilten Transistorbereiche RTrD sind jeweils an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil (einen Bereich auf einer positiven Seite oder negativen Seite in X-Richtung in Bezug auf die Position XRowCD) von einem der geteilten Anschlussbereiche RHUD überlappt. Außerdem sind die geteilten Transistorbereiche RTrD jeweils an einer Position bereitgestellt, die aus der Z-Richtung gesehen einen Teil von einem der Speicherbereiche RMH überlappt.
  • Die Leitungsschichtgruppe DG3 ist grundsätzlich ähnlich konfiguriert wie die Leitungsschichtgruppe DG. In der Leitungsschichtgruppe DG3 ist jedoch die Vielzahl von Leitungen CWL innerhalb einer Spanne eines Bereichs bereitgestellt, der an einer Position bereitgestellt ist, die aus der Z-Richtung gesehen einen beliebigen der geteilten Transistorbereiche RTrD überlappt.
  • Die Halbleiter-Speichervorrichtung gemäß der dritten Ausführungsform ermöglicht es, ähnliche Vorteile wie jene der Halbleiter-Speichervorrichtung gemäß der zweiten Ausführungsform aufzuzeigen.
  • Außerdem ist es aufgrund der Halbleiter-Speichervorrichtung gemäß der dritten Ausführungsform möglich, die Anzahl der in Y-Richtung ausgerichteten Leitungen CWL in den Leitungsschichten D0-D2 weiter zu verringern. Außerdem ist es möglich, den Maximalwert des Leitungswiderstands zwischen der Wortleitung WL oder dergleichen und dem Transistor TBLK noch kleiner zu machen.
  • [Vierte Ausführungsform]
  • Eine Halbleiter-Speichervorrichtung gemäß einer vierten Ausführungsform ist grundsätzlich ähnlich konfiguriert wie die Halbleiter-Speichervorrichtung gemäß der dritten Ausführungsform. Jedoch umfasst die Halbleiter-Speichervorrichtung gemäß der vierten Ausführungsform einen Chip CM4 und einen Chip CP4 anstelle des Chips CM3 und des Chips CP3.
  • ist eine schematische Ansicht von unten, die ein Konfigurationsbeispiel des Chips CM4 zeigt. In ist ein Teil von Konfigurationen, wie etwa die Bondelektroden PI1, weggelassen. ist eine schematische Querschnittansicht, die einen Teil von Konfigurationen der Chips CM4, CP4 zeigt.
  • Der Chip CM4 ist grundsätzlich ähnlich konfiguriert wie der Chip CM3. Jedoch ist beim Chip CM4 der Speicherbereich RMH nicht zwischen zwei der in X-Richtung ausgerichteten Anschlussbereiche RHU bereitgestellt.
  • Der Chip CP4 ist grundsätzlich ähnlich konfiguriert wie der Chip CP3. Wie in gezeigt, umfasst der Chip CP4 jedoch einen Peripherieschaltungsbereich RPC4 anstelle des Peripherieschaltungsbereichs RPC3. Außerdem umfasst der Chip CP4 eine Leitungsschichtgruppe DG4 anstelle der Leitungsschichtgruppe DG3.
  • Der Peripherieschaltungsbereich RPC4 ist grundsätzlich ähnlich konfiguriert wie der Peripherieschaltungsbereich RPC3. Jedoch ist im Peripherieschaltungsbereich RPC4 der eine von zwei Transistorbereichen RTr, der auf einer Seite einer mittleren Position in X-Richtung des Peripherieschaltungsbereichs RPC4 bereitgestellt ist, nicht in zwei geteilte Transistorbereiche RTrD geteilt. Außerdem schließen der auf der Seite der mittleren Position in X-Richtung des Peripherieschaltungsbereichs RPC4 bereitgestellte Transistorbereich RTr und die beiden geteilten Transistorbereiche RTrD jeweils etwa die gleiche Anzahl von Transistoren TBLK ein.
  • Die Leitungsschichtgruppe DG4 ist grundsätzlich ähnlich konfiguriert wie die Leitungsschichtgruppe DG3. In der Leitungsschichtgruppe DG4 ist jedoch ein Teil der Leitungen CWL innerhalb einer Spanne eines Bereichs bereitgestellt, der an einer Position bereitgestellt ist, die aus der Z-Richtung gesehen den Transistorbereich RTr überlappt, der auf der Seite der mittleren Position in X-Richtung des Peripherieschaltungsbereichs RPC4 bereitgestellt ist.
  • Die Halbleiter-Speichervorrichtung gemäß der vierten Ausführungsform ermöglicht es, ähnliche Vorteile wie jene der Halbleiter-Speichervorrichtung gemäß der dritten Ausführungsform aufzuzeigen.
  • [Fünfte Ausführungsform]
  • In der Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform, wie sie mit Bezug auf beschrieben worden ist, ist die äußere Umfangsfläche der Durchkontaktierungselektrode CC(WL) über den Isolierfilm CCSW der inneren Umfangsfläche eines Durchgangslochs zugewandt, das in den leitfähigen Schichten 110 bereitgestellt ist. Ein Teil eines Verfahrens zum Herstellen einer solchen Struktur wird nachfolgend mit Bezug auf beschrieben. sind schematische Querschnittansichten zum Erläutern eines Teils eines Verfahrens zum Herstellen der Durchkontaktierungselektrode CC(WL).
  • Wie in gezeigt, kann während der Herstellung der Durchkontaktierungselektrode CC(WL) eine Opferschicht 110A aus Siliziumnitrid (SiN) o. Ä. an einer Position ausgebildet werden, die der leitfähigen Schicht 110 entspricht. Während der Herstellung der Durchkontaktierungselektrode CC(WL) wird an jeder aus einer Vielzahl von Positionen, die einer Vielzahl der Durchkontaktierungselektroden CC(WL) entspricht, ein Kontaktloch CCA ausgebildet. Die Kontaktlöcher CCA erstrecken sich in Z-Richtung und durchdringen eine Vielzahl der Opferschichten 110A usw., um jeweils eine Oberfläche einer bestimmten der Opferschichten 110A freizulegen.
  • Als Nächstes wird, wie in gezeigt, eine Oberfläche der in dargestellten Struktur mit einem Fotolack Reg beschichtet.
  • Als Nächstes wird, wie in gezeigt, ein Teil des Fotolacks Reg entfernt, um einen Teil der Kontaktlöcher CCA freizulegen.
  • Als Nächstes wird, wie in gezeigt, von den Unterseiten des freigelegten Teils der Kontaktlöcher CCA genau eine bestimmte Anzahl der Opferschichten 110A und der Zwischenschicht-Isolierschichten 101 entfernt. Zum Beispiel werden in dem Beispiel in jeweils acht Schichten der Opferschichten 110A und der Zwischenschicht-Isolierschichten 101 entfernt. Dieser Schritt wird durch anisotropes Ätzen wie etwa RIE (Reaktivionenätzen) ausgeführt. Außerdem wird in diesem Schritt Folgendes abwechselnd jeweils eine bestimmte Anzahl von Malen ausgeführt (in jeweils acht Mal): ein Schritt, in dem die Opferschicht 110A selektiv entfernt wird; und ein Schritt, in dem die Zwischenschicht-Isolierschicht 101 selektiv entfernt wird.
  • Falls die Durchkontaktierungselektrode CC(WL) durch diese Art von Verfahren ausgebildet wird, wird ein Teil des Fotolacks Reg, der während der mit Bezug auf beschriebenen Beschichtung mit Fotolack Reg aufgetragen worden ist, in das Kontaktloch CCA gezogen. In einem Bereich, in dem ein tiefes Kontaktloch CCA ausgebildet ist, wird eine Menge des hineingezogenen Lacks Reg (nachfolgend als „hineingezogene Menge“ bezeichnet) vergleichsweise groß. Andererseits wird in einem Bereich, in dem ein flaches Kontaktloch CCA ausgebildet ist, die hineingezogene Menge vergleichsweise klein. Infolgedessen wird die Schichtdicke des Fotolacks Reg im Anschlussbereich RHU manchmal ungleichmäßig.
  • Wenn die Schichtdicke des Fotolacks Reg im Anschlussbereich RHU ungleichmäßig wird, kommt es dazu, dass der optimale Fokus einer lithografischen Vorrichtung zwischen einer Stelle, an der die Schichtdicke des Fotolacks Reg dick ist, und einer Stelle, an der sie dünn ist, schwankt. Dadurch verringert sich ein Spielraum im Lithografieprozess in Bezug auf die Fokusschwankung der lithografischen Vorrichtung. Folglich besteht die Gefahr, dass das Kontaktloch CCA nicht geöffnet wird, oder dass die Gleichmäßigkeit der Abmessungen des Kontaktlochs CCA abnimmt. Außerdem besteht eine Möglichkeit, dass in einigen Bereichen die Schichtdicke des Fotolacks Reg nicht ausreicht. Insbesondere gilt: Je größer die Anzahl der Opferschichten 110A wird, desto tiefer wird das Kontaktloch CCA und desto leichter kann eine unzureichende Schichtdicke des Fotolacks Reg auftreten.
  • Dementsprechend weist in einer fünften Ausführungsform, wie in gezeigt, in Bereichen, die jeder der Fingerstrukturen FS entsprechen, der Wortleitung-Anschlussbereich RHUWL, der nicht mit der Durchkontaktierungselektrode CC(WL) versehen werden soll, ein darin ausgebildetes Blindkontaktloch DCCA auf.
  • In ist ein Bereich, der einer Fingerstruktur FS und einem Wortleitung-Anschlussbereich RHUWL entspricht, in X-Richtung in zwei Bereiche RA, RB geteilt. In jedem dieser Bereiche RA, RB ist das Kontaktloch CCA ausgebildet. Außerdem grenzt in ein Bereich, welcher der Fingerstruktur FS entspricht, in Y-Richtung an diese eine Fingerstruktur FS an und ein Wortleitung-Anschlussbereich RHUWL ist in X-Richtung in zwei Bereiche RC, RD geteilt. Diese Bereiche RC, RD weisen jeweils das darin ausgebildete Blindkontaktloch DCCA auf.
  • Nun weisen die Blindkontaktlöcher DCCA jeweils eine solche Tiefe auf, dass die Variation der Tiefen der Kontaktlöcher CCA abgemildert wird. Falls zum Beispiel in den Bereichen RA, RB, wie in , ein bestimmtes Kontaktloch CCA desto tiefer ist, je weiter zu einer negativen Seite in X-Richtung es bereitgestellt ist, und ein bestimmtes Kontaktloch CCA desto flacher ist, je weiter zu einer positiven Seite in X-Richtung ein bestimmtes Kontaktloch CCA bereitgestellt ist, dann ist es denkbar, dass, wie in gezeigt, in den Bereichen RC, RD eine Struktur der Art ausgebildet wird, bei der ein bestimmtes Blindkontaktloch DCCA desto tiefer ist, je weiter auf einer positiven Seite in X-Richtung es bereitgestellt ist, und ein bestimmtes Blindkontaktloch DCCA desto flacher ist, je weiter auf einer negativen Seite in X-Richtung es bereitgestellt ist. Das ermöglicht es, die Gleichmäßigkeit der Schichtdicke des Fotolacks Reg zu verbessern, der in dem mit Bezug auf beschriebenen Schritt aufgetragen wird.
  • ist eine schematische Ansicht von unten, die einen Teil von Konfigurationen einer Halbleiter-Speichervorrichtung gemäß der fünften Ausführungsform zeigt. ist eine schematische Querschnittansicht, in der die in gezeigte Struktur entlang der Linie G-G' aufgeschnitten worden ist und entlang einer Richtung der Pfeile betrachtet wird.
  • Die Halbleiter-Speichervorrichtung gemäß der fünften Ausführungsform ist grundsätzlich ähnlich konfiguriert wie die Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform. Jedoch umfasst die Halbleiter-Speichervorrichtung gemäß der fünften Ausführungsform einen Blindkontakt DCC (säulenförmiger Körper wie etwa eine Isolatorsäule). Der Blindkontakt DCC ist ein isolierendes Element, das im Blindkontaktloch DCCA bereitgestellt ist, und schließt zum Beispiel Siliziumoxid (SiO2) ein.
  • Wie in gezeigt, ist der Speicherebenenbereich RMP gemäß der fünften Ausführungsform mit zwei der in X-Richtung ausgerichteten Anschlussbereiche RHU versehen. In der fünften Ausführungsform ist in jeder Fingerstruktur FS die Durchkontaktierungselektrode CC(WL) in einem der beiden Anschlussbereiche RHU bereitgestellt, und der Blindkontakt DCC ist im anderen der beiden Anschlussbereiche RHU bereitgestellt.
  • In sind zwei in Y-Richtung ausgerichtete Fingerstrukturen FS beispielhaft dargestellt. Außerdem ist ein Bereich, welcher derjenigen Fingerstruktur FS, die in Y-Richtung weiter zu einer positiven Seite bereitgestellt ist, und dem Wortleitung-Anschlussbereich RHUWL entspricht, in X-Richtung in zwei Bereiche RA, RB geteilt. Diese Bereiche RA, RB sind jeweils mit der Durchkontaktierungselektrode CC(WL) versehen. Außerdem ist in ein Bereich, welcher der Fingerstruktur FS, die in Y-Richtung an diese in Y-Richtung weiter zur positiven Seite angeordnete Fingerstruktur FS angrenzt, und dem Wortleitung-Anschlussbereich RHUWL entspricht, in X-Richtung in die beiden Bereiche RC, RD geteilt. Diese Bereiche RC, RD sind jeweils mit dem Blindkontakt DCC versehen.
  • Auf ähnliche Weise wie im Beispiel von gilt: Je weiter zu einer negativen Seite in X-Richtung eine bestimmte der in den Bereichen RA, RB bereitgestellten Vielzahl von Durchkontaktierungselektroden CC(WL) bereitgestellt ist, desto größer ist ihre Länge in Z-Richtung und desto weiter oben liegt die leitfähige Schicht 110, mit der sie verbunden ist. Außerdem gilt: Je weiter zu einer positiven Seite in X-Richtung eine bestimmte der in den Bereichen RA, RB bereitgestellten Vielzahl von Durchkontaktierungselektroden CC(WL) bereitgestellt ist, desto kürzer ist ihre Länge in Z-Richtung und desto weiter unten liegt die leitfähige Schicht 110, mit der sie verbunden ist. Man beachte, dass die Vielzahl von Durchkontaktierungselektroden CC(WL), die in dem Bereich RA bereitgestellt sind, kürzere Längen in Z-Richtung haben als die Vielzahl von Durchkontaktierungselektroden CC(WL), die in dem Bereich RB bereitgestellt sind.
  • Wie in gezeigt, gilt: Je weiter zu einer negativen Seite in X-Richtung ein bestimmter der in den Bereichen RC, RD bereitgestellten Vielzahl von Blindkontakten DCC bereitgestellt ist, desto kürzer ist seine Länge in Z-Richtung. Außerdem gilt: Je weiter zu einer positiven Seite in X-Richtung er bereitgestellt ist, desto länger ist seine Länge in Z-Richtung. Man beachte, dass die Vielzahl von Blindkontakten DCC, die im Bereich RC bereitgestellt sind, größere Längen in Z-Richtung aufweisen als die Vielzahl von Blindkontakten DCC, die im Bereich RD bereitgestellt sind.
  • Außerdem ist die Länge in Z-Richtung der m-ten (wobei m eine ganze Zahl von 1 oder mehr ist) Durchkontaktierungselektrode CC(WL) im Wortleitung-Anschlussbereich RHUWL, von einer positiven Seite in X-Richtung gezählt, identisch mit oder im Wesentlichen identisch mit der Länge in Z-Richtung des m-ten Blindkontakts DCC im Wortleitung-Anschlussbereich RHUWL, von einer negativen Seite in X-Richtung gezählt. Daher ist die Länge in Z-Richtung der im Bereich RA bereitgestellten Durchkontaktierungselektroden CC(WL) kürzer als die Länge in Z-Richtung der im Bereich RC bereitgestellten Blindkontakte DCC. Außerdem ist die Länge in Z-Richtung der im Bereich RB bereitgestellten Durchkontaktierungselektroden CC(WL) länger als die Länge in Z-Richtung der im Bereich RD bereitgestellten Blindkontakte DCC.
  • [Andere Ausführungsformen]
  • Damit ist die Beschreibung der Halbleiter-Speichervorrichtungen gemäß der ersten bis fünften Ausführungsform abgeschlossen. Die oben beschriebenen Konfigurationen sind jedoch nur beispielhaft, und spezifische Konfigurationen können in geeigneter Weise angepasst werden.
  • Zum Beispiel sind, wie mit Bezug auf beschrieben worden ist, in der dritten Ausführungsform, ähnlich wie in der zweiten Ausführungsform, die Anschlussbereiche RHU in der Nähe einer Mitte in X-Richtung eines Speicherebenenbereichs RMPS bereitgestellt. Außerdem sind die Zeilen-Steuerungsschaltungsbereiche RRowC in einer mittleren Position in X-Richtung des Peripherieschaltungsbereichs RPC3 bereitgestellt. In der dritten Ausführungsform können jedoch, ähnlich wie in der ersten Ausführungsform, die Anschlussbereiche RHU in der Nähe von Endabschnitten in X-Richtung des Speicherebenenbereichs RMP3 bereitgestellt sein (siehe ). Außerdem können die Zeilen-Steuerungsschaltungsbereiche RRowC in Endabschnitten in X-Richtung des Peripherieschaltungsbereichs RPC3 bereitgestellt sein (siehe ).
  • Gleichermaßen können auch in der vierten Ausführungsform ( ), ähnlich wie in der ersten Ausführungsform, die Anschlussbereiche RHU in Endabschnitten in X-Richtung eines Speicherebenenbereichs RMP4 bereitgestellt sein (siehe ). Außerdem können die Zeilen-Steuerungsschaltungsbereiche RRowC in Endabschnitten in X-Richtung des Peripherieschaltungsbereichs RPC4 bereitgestellt sein (siehe ).
  • Außerdem sind in der ersten bis fünften Ausführungsform die Speicherebenenbereiche RMP, RMP2, RMP3, RMP4 mit zwei Anschlussbereichen RHU versehen. In der ersten bis fünften Ausführungsform kann jedoch einer der Anschlussbereiche RHU weggelassen werden. Außerdem kann in diesem Fall in den Peripherieschaltungsbereichen RPC, RPC2, RPC3, RPC4 einer der Zeilen-Steuerungsschaltungsbereiche RRowC weggelassen werden.
  • Außerdem kann der mit Bezug auf beschriebene Blindkontakt DCC in den Halbleiter-Speichervorrichtungen gemäß der zweiten, dritten oder vierten Ausführungsform bereitgestellt sein.
  • Außerdem ist bei der ersten bis fünften Ausführungsform die Anordnung der Leitungen CWL in geeigneter Weise anpassbar. sind schematische Draufsichten zur Erläuterung eines Beispiels für die Anordnung der Leitungen CWL. stellt ein Leitungsmuster in der Leitungsschicht D0 beispielhaft dar. stellt ein Leitungsmuster in der Leitungsschicht D1 beispielhaft dar. stellt ein Leitungsmuster in der Leitungsschicht D2 beispielhaft dar.
  • In sind Konfigurationen von Bereichen dargestellt, die an Positionen bereitgestellt sind, die den Transistorbereich RTr der Leitungsschichten D0-D2 überlappen. Außerdem ist in Folgendes dargestellt: Anschlussbereiche RHU6d, die einen Bereich von der Position XRowC bis zu einer Endposition in X-Richtung des Anschlussbereichs RHU in sechs Bereiche in X-Richtung teilen; und Bereiche RTr6d, die den Transistorbereich RTr in X-Richtung in sechs Bereiche teilen.
  • Wie in gezeigt, sind an Positionen der Leitungsschicht D0, die aus der Z-Richtung gesehen den Transistorbereich RTr überlappen, zwei in X-Richtung ausgerichtete Leitungsgruppen CWLP00, CWLP01 bereitgestellt. Diese beiden Leitungsgruppen CWLP00, CWLP01 umfassen jeweils eine Vielzahl der Leitungen CWL, die in Y-Richtung ausgerichtet sind.
  • Die einen Enden (Endabschnitte auf der Seite einer Durchkontaktierungselektrode CC(WL)) der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP00 eingeschlossen sind, sind von einer Grenze auf einer Seite der Position XRowC bis zu einer Grenze auf einer der Position XRowC gegenüberliegenden Seite des Bereichs RHU6d bereitgestellt, welcher der Position XRowC am nächsten liegt (der in der Zeichnung von einer gepunkteten Linie umgebene Bereich). Die Vielzahl von Durchkontaktierungselektroden CC(WL), die in dem der Position XRowC nächstgelegenen Bereich RHU6d eingeschlossen sind, ist mit der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP00 eingeschlossen sind, elektrisch verbunden.
  • Außerdem sind die anderen Enden (Endabschnitte auf der Seite eines Transistors TBLK) der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP00 eingeschlossen sind, von einer Grenze auf einer Seite der Position XRowC bis zu einer Grenze auf einer der Position XRowC gegenüberliegenden Seite desjenigen Bereichs RTr6d bereitgestellt, welcher der Position XRowC am nächsten liegt (der in der Zeichnung von einer Strich-Zweipunkt-Linie umgebene Bereich). Die Vielzahl von Transistoren TBLK, die in dem der Position XRowC nächstgelegenen Bereich RTr6d eingeschlossen sind, ist mit der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP00 eingeschlossen sind, elektrisch verbunden.
  • Die einen Enden (Endabschnitte auf der Seite einer Durchkontaktierungselektrode CC(WL)) der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP01 eingeschlossen sind, sind von einer Grenze auf einer Seite der Position XRowC bis zu einer Grenze auf einer der Position XRowC gegenüberliegenden Seite des Bereichs RHU6d bereitgestellt, welcher der Position XRowC am viertnächsten liegt (der in der Zeichnung von einer gepunkteten Linie umgebene Bereich). Die Vielzahl von Durchkontaktierungselektroden CC(WL), die in dem Bereich RHU6d eingeschlossen sind, welcher der Position XRowC am viertnächsten liegt, ist mit der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP01 eingeschlossen sind, elektrisch verbunden.
  • Außerdem sind die anderen Enden (Endabschnitte auf der Seite eines Transistors TBLK) der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP01 eingeschlossen sind, von einer Grenze auf einer Seite der Position XRowC bis zu einer Grenze auf einer der Position XRowC gegenüberliegenden Seite des Bereichs RTr6d bereitgestellt, welcher der Position XRowC am viertnächsten liegt (der in der Zeichnung von einer Strich-Zweipunkt-Linie umgebene Bereich). Die Vielzahl von Transistoren TBLK, die in dem Bereich RTr6d, welcher der Position XRowC am viertnächsten liegt, eingeschlossen sind, ist mit der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP01 eingeschlossen sind, elektrisch verbunden.
  • Wie in gezeigt, sind an Positionen der Leitungsschicht D1, die aus der Z-Richtung gesehen den Transistorbereich RTr überlappen, zwei in X-Richtung ausgerichtete Leitungsgruppen CWLP10, CWLP11 bereitgestellt. Diese beiden Leitungsgruppen CWLP10, CWLP11 umfassen jeweils eine Vielzahl der Leitungen CWL, die in Y-Richtung ausgerichtet sind.
  • Die einen Enden (Endabschnitte auf der Seite einer Durchkontaktierungselektrode CC(WL)) der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP 10 eingeschlossen sind, sind von einer Grenze auf einer Seite der Position XRowC bis zu einer Grenze auf einer der Position XRowC gegenüberliegenden Seite des Bereichs RHU6d bereitgestellt, welcher der Position XRowC am zweitnächsten liegt (der in der Zeichnung von einer gepunkteten Linie umgebene Bereich). Die Vielzahl von Durchkontaktierungselektroden CC(WL), die in dem Bereich RHU6d eingeschlossen sind, welcher der Position XRowC am zweitnächsten liegt, ist mit der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP10 eingeschlossen sind, elektrisch verbunden.
  • Außerdem sind die anderen Enden (Endabschnitte auf der Seite eines Transistors TBLK) der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP10 eingeschlossen sind, von einer Grenze auf einer Seite der Position XRowC bis zu einer Grenze auf einer der Position XRowC gegenüberliegenden Seite des Bereichs RTr6d bereitgestellt, welcher der Position XRowC am zweitnächsten liegt (der in der Zeichnung von einer Strich-Zweipunkt-Linie umgebene Bereich). Die Vielzahl von Transistoren TBLK, die in dem Bereich RTr6d, welcher der Position XRowC am zweitnächsten liegt, eingeschlossen sind, ist mit der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP10 eingeschlossen sind, elektrisch verbunden.
  • Die einen Enden (Endabschnitte auf der Seite einer Durchkontaktierungselektrode CC(WL)) der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP 11 eingeschlossen sind, sind von einer Grenze auf einer Seite der Position XRowC bis zu einer Grenze auf einer der Position XRowC gegenüberliegenden Seite des Bereichs RHU6d bereitgestellt, welcher der Position XRowC am fünftnächsten liegt (der in der Zeichnung von einer gepunkteten Linie umgebene Bereich). Die Vielzahl von Durchkontaktierungselektroden CC(WL), die in dem Bereich RHU6d eingeschlossen sind, welcher der Position XRowC am fünftnächsten liegt, ist mit der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP11 eingeschlossen sind, elektrisch verbunden.
  • Außerdem sind die anderen Enden (Endabschnitte auf der Seite eines Transistors TBLK) der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP11 eingeschlossen sind, von einer Grenze auf einer Seite der Position XRowC bis zu einer Grenze auf einer der Position XRowC gegenüberliegenden Seite des Bereichs RTr6d bereitgestellt, welcher der Position XRowC am fünftnächsten liegt (der Bereich, der in der Zeichnung von einer Strich-Zweipunkt-Linie umgeben ist). Die Vielzahl von Transistoren TBLK, die in dem Bereich RTr6d, welcher der Position XRowC am fünftnächsten liegt, eingeschlossen sind, ist mit der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP11 eingeschlossen sind, elektrisch verbunden.
  • Wie in gezeigt, sind an Positionen, die aus der Z-Richtung gesehen den Transistorbereich RTr der Leitungsschicht D2 überlappen, zwei in X-Richtung ausgerichtete Leitungsgruppen CWLP20, CWLP21 bereitgestellt. Diese beiden Leitungsgruppen CWLP20, CWLP21 umfassen jeweils eine Vielzahl der Leitungen CWL, die in Y-Richtung ausgerichtet sind.
  • Die einen Enden (Endabschnitte auf der Seite einer Durchkontaktierungselektrode CC(WL)) der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP20 eingeschlossen sind, sind von einer Grenze auf einer Seite der Position XRowC bis zu einer Grenze auf einer der Position XRowC gegenüberliegenden Seite des Bereichs RHU6d bereitgestellt, welcher der Position XRowC am drittnächsten liegt (der in der Zeichnung von einer gepunkteten Linie umgebene Bereich). Die Vielzahl von Durchkontaktierungselektroden CC(WL), die in dem Bereich RHU6d eingeschlossen sind, welcher der Position XRowC am drittnächsten liegt, ist mit der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP20 eingeschlossen sind, elektrisch verbunden.
  • Außerdem sind die anderen Enden (Endabschnitte auf der Seite eines Transistors TBLK) der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP20 eingeschlossen sind, von einer Grenze auf einer Seite der Position XRowC bis zu einer Grenze auf einer der Position XRowC gegenüberliegenden Seite des Bereichs RTr6d bereitgestellt, welcher der Position XRowC am drittnächsten liegt (der Bereich, der in der Zeichnung von einer Strich-Zweipunkt-Linie umgeben ist). Die Vielzahl von Transistoren TBLK, die in dem Bereich RTr6d, welcher der Position XRowC am drittnächsten liegt, eingeschlossen sind, ist mit der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP20 eingeschlossen sind, elektrisch verbunden.
  • Die einen Enden (Endabschnitte auf der Seite einer Durchkontaktierungselektrode CC(WL)) der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP21 eingeschlossen sind, sind von einer Grenze auf einer Seite der Position XRowC bis zu einer Grenze auf einer der Position XRowC gegenüberliegenden Seite des Bereichs RHU6d bereitgestellt, welcher der Position XRowC am sechstnächsten liegt (der in der Zeichnung von einer gepunkteten Linie umgebene Bereich). Die Vielzahl von Durchkontaktierungselektroden CC(WL), die in dem Bereich RHU6d eingeschlossen sind, welcher der Position XRowC am sechstnächsten liegt, ist mit der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP21 eingeschlossen sind, elektrisch verbunden.
  • Außerdem sind die anderen Enden (Endabschnitte auf der Seite eines Transistors TBLK) der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP21 eingeschlossen sind, von einer Grenze auf einer Seite der Position XRowC bis zu einer Grenze auf einer der Position XRowC gegenüberliegenden Seite des Bereichs RTr6d bereitgestellt, welcher der Position XRowC am sechstnächsten liegt (der Bereich, der in der Zeichnung von einer Strich-Zweipunkt-Linie umgeben ist). Die Vielzahl von Transistoren TBLK, die in dem Bereich RTr6d eingeschlossen sind, welcher der Position XRowC am sechstnächsten liegt, ist mit der Vielzahl von Leitungen CWL, die in der Leitungsgruppe CWLP21 eingeschlossen sind, elektrisch verbunden.
  • Außerdem sind in der ersten bis fünften Ausführungsform die Chips CM, CM2, CM3, CM4 jeweils mit insgesamt vier Speicherebenenbereichen RMP, RMP2, RMP3, RMP4 versehen, die in Zweiergruppen in X- und Y-Richtung ausgerichtet sind. Jedoch können Anzahl und Anordnung der in einem Chip bereitgestellten Speicherebenenbereiche in geeigneter Weise angepasst werden. Zum Beispiel ist im Beispiel von ein Chip CM16 mit insgesamt 16 Speicherebenenbereichen RMP versehen, die in Vierergruppen in X- und Y-Richtung ausgerichtet sind. Der Chip CM16 kann mit den Speicherebenenbereichen RMP, RMP2, RMP3, RMP4 statt mit dem Speicherebenenbereich RMP versehen sein.
  • Außerdem ist in der ersten bis fünften Ausführungsform, wie mit Bezug auf usw. beschrieben worden ist, die äußere Umfangsfläche der Durchkontaktierungselektrode CC(WL) über den Isolierfilm CCSW der inneren Umfangsfläche eines Durchgangslochs zugewandt, das in den leitfähigen Schichten 110 bereitgestellt ist. Eine solche Konfiguration ist jedoch nur ein erläuterndes Beispiel, und die spezifische Konfiguration kann in geeigneter Weise angepasst werden.
  • ist eine schematische Ansicht von unten, die ein weiteres Konfigurationsbeispiel des Wortleitung-Anschlussbereichs RHUWL zeigt. ist eine schematische Querschnittansicht, in der die in gezeigte Struktur entlang der Linie E-E' aufgeschnitten worden ist und entlang einer Richtung der Pfeile betrachtet wird.
  • Man beachte, dass, wie mit Bezug auf . Ä. beschrieben worden ist, in dem Fall, in dem der Speicherebenenbereich RMP mit zwei in X-Richtung ausgerichteten Anschlussbereichen RHU versehen ist, einer dieser beiden Anschlussbereiche RHU dien Durchkontaktierungselektroden CC(WL) einschließen kann, die den 4n+1-ten (worin n eine ganze Zahl von 0 oder mehr ist) und 4n+4-ten Fingerstrukturen FS oder Speicherblöcken BLK entsprechen, gezählt von einer negativen Seite in Y-Richtung. In diesem Fall kann der andere der beiden Anschlussbereiche RHU zum Beispiel die Durchkontaktierungselektroden CC(WL) einschließen, die den 4n+2-ten und 4n+3-ten Fingerstrukturen FS oder Speicherblöcken BLK entsprechen, gezählt von einer negativen Seite in Y-Richtung.
  • zeigt nun die Konfiguration des oben beschriebenen einen der Anschlussbereiche RHU, der zum Beispiel den 4n+3-ten und 4n+4-ten Fingerstrukturen FS entspricht, gezählt von einer negativen Seite in Y-Richtung. zeigt dagegen die Konfiguration des oben beschriebenen einen der Anschlussbereiche RHU, der zum Beispiel den 4n+4-ten und 4n+1-ten (4n+5-ten) Fingerstrukturen FS entspricht, gezählt von einer negativen Seite in Y-Richtung.
  • Auch im Beispiel von ist die leitfähige Schicht 110, die als die Wortleitung WL usw. fungiert, in X-Richtung über eine Vielzahl der in X-Richtung ausgerichteten Speicherbereiche RMH durchgehend. Jedoch ist im Beispiel von der Wortleitung-Anschlussbereich RHUWL mit einer Vielzahl der in X-Richtung ausgerichteten Terrassenbereiche T versehen, die der Vielzahl von Durchkontaktierungselektroden CC(WL) entsprechen. Man beachte, dass im Beispiel von die Vielzahl von Durchkontaktierungselektroden CC(WL) über zwei Spalten bereitgestellt sind, entsprechend jeder Fingerstruktur FS. In dem Fall, in dem die Durchkontaktierungselektroden CC(WL) jedoch in einer Spalte bereitgestellt sind, sind auch die Terrassenbereiche T in einer Spalte bereitgestellt. Außerdem sind in dem Fall, in dem die Durchkontaktierungselektroden CC(WL) über drei oder mehr Spalten bereitgestellt sind, auch die Terrassenbereiche T über drei oder mehr Spalten bereitgestellt.
  • [Anderes]
  • Wenngleich bestimmte Ausführungsformen beschrieben worden sind, sind diese Ausführungsformen nur zu Beispielzwecken vorgestellt worden und sollen den Schutzbereich der Erfindungen nicht einschränken. Vielmehr können die hierin beschriebenen neuartigen Verfahren und Systeme in einer Vielzahl anderer Ausführungsformen verkörpert werden. Ferner können verschiedene Auslassungen, Ersetzungen und Änderungen an der Form der hierin beschriebenen Verfahren und Systeme vorgenommen werden, ohne vom Geist der Erfindungen abzuweichen. Die beigefügten Patentansprüche und ihre Äquivalente sollen solche Formen oder Modifikationen abdecken, die in den Schutzbereich und den Geist der Erfindungen fallen würden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2022150375 [0001]

Claims (13)

  1. Halbleiter-Speichervorrichtung, Folgendes umfassend: eine erste Struktur (FS) mit einer Vielzahl von ersten leitfähigen Schichten (110), die in einer ersten Richtung (X) kontinuierlich sind und in einer Schichtungsrichtung (Z), welche die erste Richtung schneidet, geschichtet sind; und eine zweite Struktur (FS) mit einer Vielzahl von zweiten leitfähigen Schichten (110), die in der ersten Richtung kontinuierlich sind, in der Schichtungsrichtung geschichtet sind, in einer zweiten Richtung (Y), welche die erste Richtung und die Schichtungsrichtung in Bezug auf die ersten leitfähigen Schichten schneidet, ausgerichtet sind und von den ersten leitfähigen Schichten elektrisch unabhängig sind, wobei ein Speicherebenenbereich (RMP), der die erste Struktur und die zweite Struktur einschließt, Folgendes einschließt: einen ersten Speicherbereich (RMH), einen zweiten Speicherbereich (RMH) und einen dritten Speicherbereich (RMH), die in der ersten Richtung ausgerichtet sind und jeweils Folgendes einschließen: eine Vielzahl von Halbleitersäulen (120), die sich in der Schichtungsrichtung erstrecken; und eine Vielzahl von Ladungsspeicherfilmen (130); einen ersten Bereich (RHU) zwischen dem ersten Speicherbereich und dem zweiten Speicherbereich; und einen zweiten Bereich (RHU) zwischen dem zweiten Speicherbereich und dem dritten Speicherbereich, eine Vielzahl von ersten Transistoren (TBLK) und eine Vielzahl von dritten Transistoren (TBLK), die in einer zur Schichtungsrichtung entgegengesetzten Richtung in Bezug auf die erste Struktur bereitgestellt sind, eine Vielzahl von zweiten Transistoren (TBLK) und eine Vielzahl von vierten Transistoren (TBLK), die in einer zur Schichtungsrichtung entgegengesetzten Richtung in Bezug auf die zweite Struktur bereitgestellt sind, der zweite Speicherbereich zwischen dem ersten Speicherbereich und dem dritten Speicherbereich bereitgestellt ist, die erste Struktur ferner eine Vielzahl von ersten Durchkontaktierungselektroden (CC) umfasst, die im ersten Bereich bereitgestellt sind, sich in der Schichtungsrichtung erstrecken und mit mindestens einem Teil der Vielzahl von ersten leitfähigen Schichten verbunden sind, die zweite Struktur ferner eine Vielzahl von zweiten Durchkontaktierungselektroden (CC) umfasst, die im zweiten Bereich bereitgestellt sind, sich in der Schichtungsrichtung erstrecken und mit mindestens einem Teil der Vielzahl von zweiten leitfähigen Schichten verbunden sind, ein Teil der Vielzahl von ersten Durchkontaktierungselektroden mit mindestens einem Teil der Vielzahl von ersten Transistoren elektrisch verbunden ist, der an einer Position bereitgestellt ist, an der sich aus der Schichtungsrichtung gesehen die erste Struktur und der erste Bereich überlappen, der andere Teil der Vielzahl von ersten Durchkontaktierungselektroden mit mindestens einem Teil der Vielzahl von zweiten Transistoren elektrisch verbunden ist, der an einer Position bereitgestellt ist, an der sich aus der Schichtungsrichtung gesehen die zweite Struktur und der erste Bereich überlappen, ein Teil der Vielzahl von zweiten Durchkontaktierungselektroden mit mindestens einem Teil der Vielzahl von dritten Transistoren elektrisch verbunden ist, der an einer Position bereitgestellt ist, an der sich aus der Schichtungsrichtung gesehen die erste Struktur und der zweite Bereich überlappen, und der andere Teil der Vielzahl von zweiten Durchkontaktierungselektroden mit mindestens einem Teil der Vielzahl von vierten Transistoren elektrisch verbunden ist, der an einer Position bereitgestellt ist, an der sich aus der Schichtungsrichtung gesehen die zweite Struktur und der zweite Bereich überlappen.
  2. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei die Vielzahl von Halbleitersäulen (120) eine erste Halbleitersäule und eine zweite Halbleitersäule einschließt, und die Vielzahl von Ladungsspeicherfilmen (130) einen ersten Ladungsspeicherfilm und einen zweiten Ladungsspeicherfilm einschließt, wobei die erste Halbleitersäule mindestens einer aus der Vielzahl der ersten leitfähigen Schichten zugewandt ist, die zweite Halbleitersäule mindestens einer aus der Vielzahl der zweiten leitfähigen Schichten zugewandt ist, der erste Ladungsspeicherfilm zwischen mindestens einer aus der Vielzahl von ersten leitfähigen Schichten und der ersten Halbleitersäule bereitgestellt ist, und der zweite Ladungsspeicherfilm zwischen mindestens einer aus der Vielzahl von zweiten leitfähigen Schichten und der zweiten Halbleitersäule bereitgestellt ist.
  3. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei die Länge in der ersten Richtung des ersten Speicherbereichs kürzer ist als die Länge in der ersten Richtung des zweiten Speicherbereichs, und die Länge in der ersten Richtung des dritten Speicherbereichs kürzer ist als die Länge in der ersten Richtung des zweiten Speicherbereichs.
  4. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei der andere Teil der Vielzahl von ersten Transistoren an einer Position bereitgestellt ist, an der sich aus der Schichtungsrichtung gesehen die erste Struktur und der erste Speicherbereich oder der zweite Speicherbereich überlappen, der andere Teil der Vielzahl von zweiten Transistoren an einer Position bereitgestellt ist, an der sich aus der Schichtungsrichtung gesehen die zweite Struktur und der erste Speicherbereich oder der zweite Speicherbereich überlappen, der andere Teil von der Vielzahl von dritten Transistoren an einer Position bereitgestellt ist, an der sich aus der Schichtungsrichtung gesehen die erste Struktur und der zweite Speicherbereich oder der dritte Speicherbereich überlappen, und der andere Teil der Vielzahl von vierten Transistoren an einer Position bereitgestellt ist, an der sich aus der Schichtungsrichtung gesehen die zweite Struktur und der zweite Speicherbereich oder der dritte Speicherbereich überlappen.
  5. Halbleiter-Speichervorrichtung nach Anspruch 1, ferner umfassend einen Leseverstärker (SADL), der eine Vielzahl von fünften Transistoren (TSADL) einschließt, die an mindestens entweder einer Position, an der sich die erste Struktur und der zweite Speicherbereich überlappen, oder einer Position, an der sich die zweite Struktur und der zweite Speicherbereich überlappen, bereitgestellt sind, in einer zur Schichtungsrichtung entgegengesetzten Richtung in Bezug auf die erste Struktur und die zweite Struktur, wobei der Speicherebenenbereich ferner eine Leitungsschicht (M1) umfasst, die zwischen der Vielzahl von fünften Transistoren und den ersten leitfähigen Schichten und den zweiten leitfähigen Schichten bereitgestellt ist, die Leitungsschicht umfasst Folgendes: eine erste Leitung (CBL), die sich in der ersten Richtung erstreckt und mindestens einen Teil der Vielzahl von Halbleitersäulen im ersten Speicherbereich und einen Teil der Vielzahl von fünften Transistoren elektrisch verbindet; und eine zweite Leitung (CBL), die sich in der ersten Richtung erstreckt und mindestens einen Teil der Vielzahl von Halbleitersäulen im zweiten Speicherbereich und einen anderen Teil der Vielzahl von fünften Transistoren elektrisch verbindet, die erste Leitung erstreckt sich aus der Schichtungsrichtung gesehen über den ersten Speicherbereich, den ersten Bereich und den zweiten Speicherbereich, und die zweite Leitung ist an einer Position bereitgestellt, die aus der Schichtungsrichtung gesehen den zweiten Speicherbereich überlappt.
  6. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei die Länge in der ersten Richtung des ersten Speicherbereichs länger ist als die Länge in der ersten Richtung des zweiten Speicherbereichs, und die Länge in der ersten Richtung des dritten Speicherbereichs länger ist als die Länge in der ersten Richtung des zweiten Speicherbereichs.
  7. Halbleiter-Speichervorrichtung nach Anspruch 1, ferner umfassend einen Leseverstärker (SADL), der eine Vielzahl von sechsten Transistoren (TSADL) einschließt, die an mindestens entweder einer Position, an der sich die erste Struktur und der erste Speicherbereich überlappen, oder einer Position, an der sich die zweite Struktur und der erste Speicherbereich überlappen, bereitgestellt sind, in einer zur Schichtungsrichtung entgegengesetzten Richtung in Bezug auf die erste Struktur und die zweite Struktur, wobei der Speicherebenenbereich ferner eine Leitungsschicht (M1) umfasst, die mindestens entweder zwischen der Vielzahl von sechsten Transistoren und den ersten leitfähigen Schichten oder zwischen der Vielzahl von sechsten Transistoren und den zweiten leitfähigen Schichten bereitgestellt ist, die Leitungsschicht umfasst Folgendes: eine dritte Leitung (CBL), die sich in der ersten Richtung erstreckt und mindestens einen Teil der Vielzahl von Halbleitersäulen im ersten Speicherbereich und einen Teil der Vielzahl von sechsten Transistoren elektrisch verbindet; und eine vierte Leitung (CBL), die sich in der ersten Richtung erstreckt und mindestens einen Teil der Vielzahl von Halbleitersäulen im zweiten Speicherbereich und einen anderen Teil der Vielzahl von sechsten Transistoren elektrisch verbindet, die dritte Leitung ist an einer Position bereitgestellt, die aus der Schichtungsrichtung gesehen den ersten Speicherbereich überlappt, und die vierte Leitung erstreckt sich aus der Schichtungsrichtung gesehen über den ersten Speicherbereich, den ersten Bereich und den zweiten Speicherbereich.
  8. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei der Speicherebenenbereich einen ersten Anschlussbereich (RHUD) und einen zweiten Anschlussbereich (RHUD) umfasst, die in der ersten Richtung ausgerichtet sind, der zweite Speicherbereich zwischen dem ersten Anschlussbereich und dem zweiten Anschlussbereich bereitgestellt ist, und der erste Bereich einer von dem ersten Anschlussbereich und dem zweiten Anschlussbereich ist.
  9. Halbleiter-Speichervorrichtung nach Anspruch 8, wobei der Speicherebenenbereich ferner einen dritten Anschlussbereich (RHUD) und einen vierten Anschlussbereich (RHUD) umfasst, die in der ersten Richtung ausgerichtet sind, der zweite Anschlussbereich und der dritte Anschlussbereich aneinander angrenzen, und der zweite Bereich einer von dem dritten Anschlussbereich und dem vierten Anschlussbereich ist.
  10. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei die erste Struktur ferner eine Vielzahl von dritten Durchkontaktierungselektroden (CC) umfasst, die sich in der Schichtungsrichtung erstrecken und mit einem anderen Teil der Vielzahl von ersten leitfähigen Schichten verbunden sind, der zweite Speicherbereich zwischen mindestens einem Teil der Vielzahl von ersten Durchkontaktierungselektroden und mindestens einem Teil der Vielzahl von dritten Durchkontaktierungselektroden bereitgestellt ist, und jede der Vielzahl von ersten leitfähigen Schichten mit einer beliebigen der Vielzahl von ersten Durchkontaktierungselektroden oder einer beliebigen der Vielzahl von dritten Durchkontaktierungselektroden verbunden ist.
  11. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei die erste Struktur ferner Folgendes umfasst: eine dritte leitfähige Schicht (110(SGD)) und eine vierte leitfähige Schicht (110(SGD)) in mindestens dem ersten Speicherbereich, die in einer Richtung bereitgestellt sind, die zur Schichtungsrichtung in Bezug auf die Vielzahl von ersten leitfähigen Schichten entgegengesetzt ist, und in der zweiten Richtung ausgerichtet sind; eine fünfte leitfähige Schicht (110(SGD)) und eine sechste leitfähige Schicht (110(SGD)) in mindestens dem zweiten Speicherbereich, die in einer Richtung bereitgestellt sind, die zur Schichtungsrichtung in Bezug auf die Vielzahl von ersten leitfähigen Schichten entgegengesetzt ist, und in der zweiten Richtung ausgerichtet sind; eine siebte leitfähige Schicht (110(SGD)) und eine achte leitfähige Schicht (110(SGD)) in mindestens dem dritten Speicherbereich, die in einer Richtung bereitgestellt sind, die zur Schichtungsrichtung in Bezug auf die Vielzahl von ersten leitfähigen Schichten entgegengesetzt ist, und in der zweiten Richtung ausgerichtet sind; und eine vierte Durchkontaktierungselektrode (CC), eine fünfte Durchkontaktierungselektrode (CC), eine sechste Durchkontaktierungselektrode (CC), eine siebte Durchkontaktierungselektrode (CC), eine achte Durchkontaktierungselektrode (CC) und eine neunte Durchkontaktierungselektrode (CC), die sich in der Schichtungsrichtung erstrecken und jeweils mit der dritten leitfähigen Schicht, der vierten leitfähigen Schicht, der fünften leitfähigen Schicht, der sechsten leitfähigen Schicht, der siebten leitfähigen Schicht und der achten leitfähigen Schicht verbunden sind, die vierte Durchkontaktierungselektrode und die fünfte Durchkontaktierungselektrode sind im ersten Bereich bereitgestellt, die sechste Durchkontaktierungselektrode und die siebte Durchkontaktierungselektrode im ersten Bereich oder im zweiten Bereich bereitgestellt sind, und die achte Durchkontaktierungselektrode und die neunte Durchkontaktierungselektrode im zweiten Bereich bereitgestellt sind.
  12. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei die zweite Struktur ferner eine Vielzahl von säulenförmigen Körpern (DCC) an einer Position umfasst, die den ersten Bereich überlappt, wobei der erste Bereich Folgendes umfasst: einen dritten Bereich (RA), der auf einer Seite in der ersten Richtung an der Position bereitgestellt ist, an der sich die erste Struktur und der erste Bereich überlappen; einen vierten Bereich (RB), der auf der anderen Seite in der ersten Richtung an der Position bereitgestellt ist, an der sich die erste Struktur und der erste Bereich überlappen; einen fünften Bereich (RC), der in der zweiten Richtung mit dem dritten Bereich an der Position ausgerichtet ist, an der sich die zweite Struktur und der erste Bereich überlappen; und einen sechsten Bereich (RD), der in der zweiten Richtung mit dem vierten Bereich an der Position ausgerichtet ist, an der sich die zweite Struktur und der erste Bereich überlappen, Längen in der Schichtungsrichtung der Vielzahl von ersten Durchkontaktierungselektroden, die im dritten Bereich bereitgestellt ist, sind kürzer als Längen in der Schichtungsrichtung der Vielzahl von ersten Durchkontaktierungselektroden, die im vierten Bereich bereitgestellt ist, und Längen in der Schichtungsrichtung der Vielzahl von säulenförmigen Körpern, die im fünften Bereich bereitgestellt ist, sind länger als Längen in der Schichtungsrichtung der Vielzahl von säulenförmigen Körpern, die im sechsten Bereich bereitgestellt ist.
  13. Halbleiter-Speichervorrichtung nach Anspruch 12, wobei Längen in der Schichtungsrichtung der Vielzahl von ersten Durchkontaktierungselektroden, die im dritten Bereich bereitgestellt ist, kürzer sind als Längen in der Schichtungsrichtung der Vielzahl von säulenförmigen Körpern, die im fünften Bereich bereitgestellt ist, und Längen in der Schichtungsrichtung der Vielzahl von ersten Durchkontaktierungselektroden, die im vierten Bereich bereitgestellt ist, länger sind als Längen in der Schichtungsrichtung der Vielzahl von säulenförmigen Körpern, die im sechsten Bereich bereitgestellt ist.
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