CN112510052B - 新型3d nand存储器件及形成其的方法 - Google Patents

新型3d nand存储器件及形成其的方法 Download PDF

Info

Publication number
CN112510052B
CN112510052B CN202011459262.6A CN202011459262A CN112510052B CN 112510052 B CN112510052 B CN 112510052B CN 202011459262 A CN202011459262 A CN 202011459262A CN 112510052 B CN112510052 B CN 112510052B
Authority
CN
China
Prior art keywords
substrate
connection structure
doped region
coupled
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011459262.6A
Other languages
English (en)
Other versions
CN112510052A (zh
Inventor
吴振勇
金允哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202011459262.6A priority Critical patent/CN112510052B/zh
Publication of CN112510052A publication Critical patent/CN112510052A/zh
Application granted granted Critical
Publication of CN112510052B publication Critical patent/CN112510052B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

新型3D NAND存储器件及形成其的方法。提供了一种半导体器件。所述半导体器件包括第一衬底，所述第一衬底具有用于形成存储单元的第一侧和与所述第一侧相对的第二侧。所述半导体器件还包括掺杂区域和第一连接结构。所述掺杂区域形成在所述第一衬底的所述第一侧中并且电耦合到晶体管的至少源极端子(例如，串联连接的多个晶体管的末端晶体管的源极端子)。第一连接结构被形成在所述第一衬底的所述第二侧之上并且通过第一过孔耦合到所述掺杂区域。所述第一过孔从所述第一衬底的所述第二侧延伸到所述掺杂区域。

Description

新型3D NAND存储器件及形成其的方法
本申请是申请日为2019年6月27日，申请号为201980001306.X(PCT/CN2019/093179)，发明名称为“新型3D NAND存储器件及形成其的方法”的中国专利申请的分案申请。
背景技术
随着集成电路中器件的临界尺寸缩小到常规存储单元技术的极限，设计人员一直在寻求堆叠多个存储单元平面的技术，以实现更大的存储容量，并实现更低的每比特成本。
3D-NAND存储器件是堆叠多个存储单元平面以实现更大存储容量并且实现更低的每比特成本的示例性器件。在相关的3D NAND架构中，外围电路占据管芯面积的约20-30％，这降低了NAND位密度。随着3D NAND技术持续发展到128层及以上，外围电路可能占据总管芯面积的50％以上。
在交叉堆叠结构中，处理数据I/O以及存储单元操作的外围电路使用使得能够实现所需的I/O速度和功能的逻辑技术节点(即14nm，7nm)在单独的晶片(CMOS晶片)上处理。一旦完成单元阵列晶片的处理，两个晶片就通过数百万个金属垂直互连访问(过孔)电连接，这些访问在一个工艺步骤中在整个晶片上同时形成。通过使用创新的交叉堆叠结构，外围电路现在位于单元阵列晶片中形成的单元阵列芯片之上，这使得NAND比特密度比相关的3D NAND高得多，而总成本有限地增加。
发明内容
本发明构思涉及具有交叉堆叠结构的3D NAND存储器件的形成以及形成顶部触点和底部触点以分别耦合到n阱区域的方法，从而降低与n阱区域的接触电阻。
相关的3D-NAND存储器件可以包括形成在衬底的顶部区域中的两个或更多个n阱区域，以及形成在两个或更多个n阱区域之上的两个或更多个阵列公共源极(ACS)结构。所述两个或更多个ACS结构中的每个都与相应的n阱区域接触。相关的3D-NAND存储器件还可以具有多条M1布线。所述M1布线通过多个M1过孔(VIA)电耦合到所述ACS结构。多条源极线被定位在所述多条M2布线之上。所述源极线通过多个M2过孔电耦合到所述M1布线。
在相关的3D-NAND存储器件中，输入电压通过由所述源极线、所述M2过孔、所述M1布线、所述M1过孔和所述ACS结构形成的导电沟道而被施加到所述n阱区域。所述ACS结构通常是沿3D-NAND存储器件的字线(WL)方向的壁形线接触。这样壁形接触需要足够的导电性以防止在感测操作中产生接地噪声。所述ACS结构可以利用钨、多晶硅或钨加多晶硅来形成，因为钨、多晶硅或钨加多晶硅是以最小的空隙适形地填充深和宽的接触沟槽的适当的材料。尽管具有工艺友好特性，但与其他接触金属(例如Cu或Al)相比，钨和多晶硅具有相对高的电阻率。随着3D NAND堆叠体的高度随着其存储密度的增加而增加，ACS结构的高度相应地增加。ACS结构的电阻不可避免地在3D NAND堆叠体的高度方向上激增。为了减小沿着高度升高的这种电阻增加，ACS区域的宽度应该成比例地增大，这继而影响由于高的钨应力导致的管芯尺寸和晶片机械稳定性。
在本公开中，应用交叉堆叠结构以形成3D-NAND存储器件。在所述交叉堆叠结构中，在CMOS衬底(或外围电路衬底)的顶表面上形成多个晶体管，并且在单元阵列衬底的顶表面上形成存储单元堆叠体。通过将过孔与单元阵列衬底键合来键合CMOS衬底。这里，CMOS衬底的顶表面和单元阵列衬底的顶表面以彼此面对的方式对准。
在所公开的3D-NAND存储器件中，两个或更多个n阱区域在单元阵列衬底中从单元阵列衬底的顶表面延伸。在单元阵列晶片的底表面上形成多个底部源极线。底部源极线通过多个过孔触点而被耦合到所述n阱区域。过孔触点被形成为从单元阵列晶片的底表面延伸以到达所述n阱区域。此外，所述n阱区域通过导电沟道而被耦合到多个顶部源极线，所述导电沟道由以下项形成：在所述n阱区域之上形成并且耦合到所述n阱区域的两个或更多个ACS结构，在所述ACS结构之上形成并且耦合到所述ACS结构的多条M1布线，以及在所述M1布线之上形成并且耦合到所述M1布线的多个顶部源极线。
通过引入以上描述的这样的交叉点结构，底部源极线(或底部源极线网)可以从单元阵列衬底的抛光背面(即，底表面)电耦合到n阱区域。因此，可以减小源极线对n阱区域的电阻。与相关的3D-NAND存储器件相比，其中，所述n阱区域通过由所述源极线、所述M2过孔、所述M1布线、所述M1过孔和所述ACS结构形成的导电沟道耦合到源极线网格(或源极线)，本公开可以具有通过由导电金属(例如Cu)制成的过孔触点从源极线到n阱区域直接连接。与相关示例不同，本公开可以提供若干优点。例如，源极线对n阱区域的电阻减小降低了接地噪声，接地噪声是n阱区域中不希望的电压增加。而且，ACS结构的电阻不会影响存储器件的源极侧电阻和接地噪声。此外，所公开的结构可以消除用于添加触点以连接源极线网格的M1布线与相关示例中的ACS结构之间的间隙，这继而有助于字线方向上的管芯尺寸减小。
根据本公开的一个方面，提供一种如下所述的半导体器件架构。所述半导体器件可以包括第一衬底，所述第一衬底具有用于形成存储单元的第一侧和与所述第一侧相对的第二侧。所述半导体器件还包括掺杂区域和第一连接结构(也称为第一源极线网格)。所述掺杂区域形成在所述第一衬底的所述第一侧中并且电耦合到晶体管的至少源极端子(例如，串联连接的多个晶体管的末端晶体管的源极端子)。第一连接结构被形成在所述第一衬底的所述第二侧之上并且通过第一过孔耦合到所述掺杂区域。所述第一过孔从所述第一衬底的所述第二侧延伸到所述掺杂区域。
在一些实施例中，所述半导体器件还可以包括：形成在所述掺杂区域之上并且耦合到所述掺杂区域的公共源极结构(也称为阵列公共源极结构)，形成在所述公共源极结构之上并且通过第二过孔耦合到所述公共源极结构的位线，以及位于所述位线之上并且通过第三过孔耦合到所述位线的第二连接结构(也称为第二源线网格)。所述第一连接结构和所述第二连接结构彼此耦合。
在一些实施例中，晶体管被形成在第二衬底的第一侧中，并且键合过孔被形成在所述晶体管上并且被耦合到所述晶体管。另外，所述第一衬底的所述第一侧和所述第二衬底的所述第一侧以彼此面对的方式对准，使得所述晶体管通过键合过孔耦合到所述第二连接结构。
所述半导体器件还可以包括第四过孔，所述第四过孔被形成在所述第二连接结构之上并且被连接到所述键合过孔。所述第一衬底和所述第二衬底通过所述第四过孔和所述键合过孔彼此键合。
在一些实施例中，所述第一过孔延伸穿过掺杂区域并与所述公共源极结构接触。所述半导体器件可以包括设置在所述第一过孔与所述第一衬底之间的间隔层，从而从所述第一衬底隔离所述第一过孔。
额外地，可以在第一过孔和掺杂区域之间布置高度掺杂的n+区域，并且掺杂区域是n型的。所述第一过孔可以具有至少一个具有锥形横截面或截头圆锥形状的延伸壁形状。
在一些实施例中，所述半导体器件还包括从第一衬底的第一侧延伸的多个沟道结构，以及以阶梯配置定位在所述第一衬底的第一侧之上的多条字线。所述多条字线通过多个绝缘层彼此间隔开。所述沟道结构延伸通过所述多条字线和所述多个绝缘层。所述多个沟道结构被设置在所述位线下方，并且所述公共源极结构延伸穿过所述多个字线和所述多个绝缘层并且分隔所述多个沟道结构。
根据本公开的另一方面，公开了一种用于制造3D存储器件方法。在所公开的方法中，形成从第一衬底的第二侧延伸的第一过孔。所述第一衬底具有相对的第一侧，在所述第一侧上，存储器堆叠体被形成。所述存储器堆叠体包括位于所述第一衬底的所述第一侧中的掺杂区域。所述掺杂区域电耦合到晶体管的至少源极端子(例如，串联连接的多个晶体管的末端晶体管的源极端子)，并且所述第一过孔与所述掺杂区域直接接触。此外，在第一过孔上形成第一连接结构，使得第一连接结构通过所述第一过孔耦合到所述掺杂区域。
在一些实施例中，在所公开的方法中，从所述第一衬底的所述第二侧移除第一衬底的一部分。随后形成了第一过孔。所述第一过孔从所述第一衬底的所述第二侧延伸到所述掺杂区域。进一步，所述第一连接结构被形成在所述第一过孔上。
额外地，公共源极结构可以被形成在掺杂区域之上并且耦合到所述掺杂区域。在公共源极结构上形成位线，并且所述位线通过第二过孔耦合到所述公共源极结构。此外，在所述位线上形成第二连接结构。所述第二连接结构通过第三过孔耦合到所述位线。所述第一连接结构和所述第二连接结构彼此耦合。
在所公开的方法中，一种晶体管被形成在第二衬底的第一侧上。在所述晶体管上形成键合过孔。所述键合过孔电耦合到所述晶体管。此外，所述第一衬底和所述第二衬底通过所述键合过孔键合，其中，所述第二连接结构与所述晶体管对齐，并且通过所述键合过孔耦合到所述晶体管。
在一些实施例中，形成穿硅过孔(TSV)，其从所述第一衬底的所述第二侧延伸到所述第一衬底的所述第一侧。所述第一连接结构和所述第二连接结构通过所述TSV电连接。在一些实施例中，在所述第一过孔与所述掺杂区域之间形成n+区域，并且所述掺杂区域是n型的。
根据本公开的又一方面，可以提供一种3D-NAND存储器。所述3D-NAND存储器包括形成在外围电路衬底的第一侧中的晶体管，形成在单元阵列衬底的第一侧之上的存储单元堆叠体，以及形成在所述单元阵列衬底的相对的第二侧之上的第一连接结构。所述存储单元堆叠体还包括形成在单元阵列衬底的第一侧中的掺杂区域。所述掺杂区域通过所述第一过孔耦合到所述第一连接结构，所述第一过孔从所述单元阵列衬底的所述第二侧延伸到所述掺杂区域。所述存储单元堆叠体还包括公共源极结构，所述公共源极结构从所述掺杂区域朝向所述外围电路衬底的所述第一侧延伸并且耦合到所述掺杂区域。在所述存储单元中，位线位于所述公共源极结构与第二连接结构之间。所述位线通过第二过孔耦合到所述公共源极结构。所述第二连接结构通过第三过孔耦合到所述位线，并且所述单元阵列衬底的所述第一侧和外围电路衬底的所述第一侧以彼此面对的方式对准，使得所述晶体管耦合到所述第二连接结构。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减小各种特征的尺寸。
图1A是根据本公开的示例性实施例的3D-NAND存储器件在三维中的示意性透视图。
图1B是根据本公开的示例性实施例的3D-NAND存储器件的截面图。
图2是根据本公开的示例性实施例的相关3D-NAND存储器件在三维中的示意性透视图。
图3A至图7是根据本公开的示例性实施例的制造3D-NAND存储器件的各种中间步骤的透视图和截面图。
图8是根据本公开的实施例的用于制造3D-NAND存储器件的示例性过程的流程图。
具体实施方式
以下公开内容提供了用于实现所提供的主题的不同特征的许多不同实施例或示例。以下描述部件和布置的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在随后的描述中在第二特征之上或上形成第一特征可以包括第一特征和第二特征彼此直接接触的实施例，并且还可以包括形成有设置在所述第一特征与所述第二特征之间的额外特征的实施例，使得所述第一特征与所述第二特征可以不直接接触。另外，本公开可以在各种示例中重复附图编号和/或附图标记。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可以为方便说明而使用空间上的相对术语，例如“下方”，“之下”，“下面”，“之上”，“上方”等，以描述如附图中所示的一个元件或特征与另外(一个或多个)元件或(一个或多个)特征的关系。除了附图中所示的取向之外，空间上相对的术语旨在包括设备在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且相应地，本文中使用的空间上的相对描述符可以类似地解释。
图1A是3D-NAND存储器件100的透视图并且图1B是3D-NAND存储器件100的截面图。图1B中的3D-NAND存储器件100的截面图是从图1A中的存储器件100线从A-A'沿着Y方向(即，位线方向)获得的。
如图1A中所示，存储器件100可以具有适合于互补金属氧化物半导体(CMOS)技术的第一衬底10，并且被称为CMOS衬底10或外围电路衬底10。使用p型MOS(PMOS)晶体管和n型MOS(NMOS)晶体管形成CMOS技术中的电路。在一些示例中，PMOS晶体管和NMOS晶体管统称为CMOS晶体管。在CMOS衬底10的顶表面10a上形成多个CMOS晶体管。CMOS晶体管可以形成电路以处理数据I/O以及存储器件100的存储单元操作。例如，如图1A中所示，多个NMOS晶体管12和多个PMOS晶体管14被形成在CMOS衬底10的顶部上。
此外，在CMOS晶体管上形成多个键合过孔16，并且将其电耦合到CMOS晶体管。例如，键合过孔16可以电连接到CMOS晶体管的栅极、源极区域或漏极区域。
存储器件100还包括适合于存储单元的第二衬底18，并且被称为单元阵列衬底18。可以在单元阵列衬底18的顶表面18a上形成存储单元堆叠体，并且可以在单元阵列衬底18的相对的底表面18b上形成多条底部源极线34。在一些示例中，底部源极线34被连接以形成底部源极线网格，并且底部源极线网格也可以被称为底部连接结构。存储单元堆叠体包括从顶表面18a延伸到单元阵列衬底18中的两个或更多个n阱区域30(在图1A中示为30a和30b)。n阱区域30通过多个第一过孔32耦合到底部源极线34，第一过孔32从单元阵列衬底18的底表面18b延伸到n阱区域30。两个或更多个阵列公共源极(ACS)结构28从n阱区域30朝向CMOS衬底10的顶表面10a延伸并且被耦合到n阱区域30。两个或更多个n阱区域30中的每个可以与相应的ACS结构直接接触。
多条M1布线24位于ACS结构28与多条顶部源极线20之间。在一些示例中，顶部源极线20被连接以形成顶部源极线网格，并且所述顶部源极线网格也可以称为顶部连接结构。M1布线24通过多个第二过孔26耦合到ACS区域28。例如，如图1B中所示，ACS结构28a可以通过第二过孔26连接到M1布线24。应该提到的是，M1布线包括耦合到多个沟道结构38的多条位线。沟道结构38在图1B中示出。
顶部源极线20被形成在M1布线24之上并且通过多个第三过孔22耦合到M1布线。例如，如图1B中所示，顶部源极线20通过第三过孔22电连接到M1布线24。在所公开的存储器件100中，单元阵列衬底18的顶表面18a和CMOS衬底10的顶表面10a以彼此面对的方式对准，使得晶体管通过键合过孔16耦合到顶部源极线20。如图1B中所示，源极线20通过键合过孔16电连接到PMOS晶体管14。
单元阵列衬底18可以包括形成在单元阵列衬底18的顶部区域中的p阱区域36，其中n阱区域30可以被定位于p阱区域36中。根据设计要求，p阱区域36可以从顶表面18a延伸到单元阵列衬底18中，深度为0.5μm至5μm。p阱也被称为“有源槽”，因为在对存储器件100擦除或编程期间将电压施加到槽。p阱还可以被配置为将存储单元堆叠体与相邻部件隔离。
如图1B中所示，顶部源极线20通过一个或多个键合过孔16电耦合到一个或多个CMOS晶体管，例如PMOS晶体管14中的一个。M1布线24通过第三过孔22电耦合到顶部源极线20。ACS结构28a通过第二过孔26电耦合到M1布线24。n阱区域30a与ACS结构28a接触。n阱区域30还从顶表面18a延伸到单元阵列衬底18中。第一过孔32从底表面18b延伸到单元阵列衬底18中到n阱区域30。底部源极线34形成在第一过孔32之上并与第一过孔32直接接触。
如图1B中所示，存储器件100还包括多个沟道结构38。沟道结构38沿着垂直于单元阵列衬底18的高度方向(Z方向)从单元阵列衬底18的顶表面18a突出。在存储器件100中，多个字线42以阶梯配置定位在单元阵列衬底18的顶表面18a之上，并且通过多个绝缘层44彼此间隔开。沟道结构38延伸穿过多个字线42和多个绝缘层44。通道结构38通过顶部通道触点(未示出)电耦合到M1布线24。在图1B的示例中，连接到沟道结构38的M1布线24被配置为用于存储单元阵列的位线，并且可以被称为位线24。M1布线24沿单元阵列衬底18的长度方向(Y方向)延伸。ACS结构28沿高度方向延伸穿过多个字线42和多个绝缘层44，并且还沿单元阵列衬底18的宽度方向(X方向)延伸。多个通道结构38由ACS区域28分隔。
在一些实施例中，存储器件100还包括多个虚设沟道结构40。虚设沟道结构40沿着单元阵列衬底18的高度方向从单元阵列衬底18的顶表面18a突出。一些虚设沟道结构40可以进一步延伸穿过字线42和绝缘层44。
在一些实施例中，ACS结构28可具有由钨制成的顶部28'和由多晶硅制成的底部28”。通道结构38可具有圆柱形状，其具有侧壁和底部区域。当然，其他形状也是可能的。沟道结构38沿着单元阵列衬底18的高度方向形成，并且与单元阵列衬底18通过沟道结构38的底部沟道接触48电耦合。每个沟道结构38还包括相应的沟道层，相应的隧道层，相应的电荷捕获层和相应的阻挡层。为简单和清楚起见，图1中未示出沟道层、隧道层、电荷俘获层和阻挡层。
在一些实施例中，顶部源极线20和底部源极线34通过一个或多个硅过孔(TSV)电连接，所述一个或多个硅过孔(TSV)未在图1A和1B中示出。
在一些实施例中，在第一过孔32与单元阵列衬底18之间形成多个间隔层50，以便将第一过孔32与单元阵列衬底18隔离。间隔层50可以是介电层，例如原硅酸四乙酯(TEOS)层。第一过孔32可具有延伸的壁形状，所述壁形状具有锥形横截面、截头圆锥形状或其他合适的形状。
在一些实施例中，可以在顶部源极线20上形成多个第四过孔(未示出)。随后可以用键合过孔16键合第四过孔，使得顶部源极线20通过键合的第四和键合过孔耦合到晶体管。
在一些实施例中，多个n+区域(未示出)可以布置在第一过孔32与n阱区域30之间，以改善第一过孔32与n阱区域30之间的导电性。n+区域中的每个可以设置在相应的第一过孔和相应的n阱区域30之间。可以通过离子注入工艺来利用磷掺杂n阱区域30，掺杂剂浓度为10e11cm-3至10e14cm-3。n+区域可掺杂磷，掺杂浓度为10e14cm-3至10e18cm-3。
在一些实施例中，可以在单元阵列晶片18的底表面18b上形成介电层46，并且在介电层46中形成底部源极线34。此外，绝缘层(未示出)可以设置在单元阵列晶片18的底表面18b与底部源极线34之间，使得底部源极线34与单元阵列18间隔开。因此，第二过孔32可以延伸穿过绝缘层，并且还从底表面18b延伸到单元阵列晶片18中。
第一过孔32可以由Cu，W，Ru或其他合适的材料制成。在一些实施例中，阻挡层可以设置在第一过孔32与间隔层50之间。阻挡层可以由Ta、TaN、Ti、TiN或其他合适的材料制成。顶部源极线20和底部源极线34可以由Cu、Al、W或其他合适的材料制成。
应该提到的是，图1A和1B仅是所公开的3D-NAND存储器件100的示例性实施例。3D-NAND存储器件可以根据不同的设计要求包括其他部件、结构和尺寸。
图2是根据本公开的示例性实施例的相关3D-NAND存储器件在三维中的示意性透视图。存储器件200具有CMOS衬底70。在CMOS衬底70的顶表面70a上形成多个CMOS晶体管。CMOS晶体管可以包括NMOS晶体管72和PMOS晶体管74。在CMOS晶体管上形成多个键合过孔76，并且将其电耦合到CMOS晶体管。键合过孔76可以电连接到CMOS晶体管的源极区域、漏极区域或栅极。
单元阵列衬底80位于键合过孔76之上。在单元阵列衬底80中形成两个或更多个n阱区域78。n阱区域78从顶表面80a延伸到单元阵列衬底80中。在单元阵列衬底80中，形成p阱区域94。p阱区域94位于单元阵列衬底80的顶部位置。在n阱区域78之上，形成两个或更多个ACS结构82。每个n阱区域78与相应的ACS结构82直接接触。在ACS结构82上，形成多个M1过孔88。多条M1布线86被布置在ACS结构82之上。M1布线86通过M1过孔88耦合到ACS结构82。
在存储器件200中，在M1布线86上形成多个M2过孔90。在M2过孔90上，形成多条源极线(或源极线网格)92。源极线92通过M2过孔90电耦合到M1布线86。存储器件200还包括多个沟道区84。沟道区84从顶表面80a突出并沿着单元阵列衬底80的高度方向(Z方向)延伸。通道结构84位于M1布线86下方，并且通过顶部通道触点(未示出)电耦合到M1布线。连接到通道结构的M1布线可以命名为位线。类似于存储器件100，存储器件200还包括形成在单元阵列衬底80的顶表面80a上的多条字线(图2中未示出)。字线通过多个绝缘层彼此间隔开(图2中未示出)。沟道结构84延伸穿过字线和绝缘层。ACS结构82也延伸通过字线和绝缘层。
在一些实施例中，沟道结构84和n阱区域78可以通过键合过孔76电耦合到在CMOS衬底70中形成的CMOS晶体管。
在相关的3D-NAND存储器件200中，输入电压可以通过由源极线92、M2过孔90、M1布线86、M1过孔88和ACS结构82形成的导电沟道而被施加到n阱区域78。ACS结构82通常是沿着单元阵列衬底80的字线方向(X方向)的壁状线接触。这种壁状接触需要足够的导电性以防止在感测操作期间产生的接地噪声。随着3D NAND堆叠体的高度随密度增加，ACS结构的高度也增加。ACS结构的高度增加导致ACS结构的电阻增加。为了减少这种电阻的量，可以增加ACS结构的宽度，这又由于高钨应力而影响管芯尺寸和晶片机械稳定性。
图3A至图7是根据本公开的示例性实施例的制造3D-NAND存储器件100的各种中间步骤的透视图和截面图。
图3A是在单元阵列衬底18上形成的存储单元堆叠体的示意性透视图。可以通过各种半导体制造工艺来形成存储单元堆叠体。半导体制造工艺可包括光刻工艺、干蚀刻工艺、湿蚀刻工艺、湿清洁工艺、注入工艺、膜沉积工艺(即，CVD、PVD、扩散、电镀)、表面平坦化工艺(即，CMP)和其他合适的半导体制造工艺。如图3A中所示，存储器堆叠体可以具有图1A中所示的类似配置。例如，存储器堆叠体可以包括从顶表面18a延伸到单元阵列衬底18中的n阱区域30。ACS结构28形成在n阱区域30之上并与n阱区域接触。ACS区域28和M1布线24通过第二过孔26电连接。顶部源极线(源极线网格)20通过第三过孔22电连接到M1布线24。
图3B是具有图1B中所示的类似配置的存储单元堆叠体的截面图。存储单元堆叠体还包括沟道区域38和虚设沟道区域40。沟道区38和虚设沟道区40从顶表面18a突出并沿着单元阵列衬底18的高度方向延伸。通道结构38位于M1布线24下方，并且通过顶部通道触点(未示出)电耦合到M1布线24。连接到通道结构的M1布线可以命名为位线。存储单元堆叠体还包括形成在单元阵列衬底18的顶表面18a之上的字线42。字线42通过绝缘层44彼此间隔开。沟道结构38延伸穿过字线42和绝缘层44。ACS结构28也延伸穿过字线42和绝缘层44。
在图4A和4B中，存储单元堆叠体可以颠倒翻转，并且单元阵列衬底18的底表面18b被暴露。可以应用随后的表面去除工艺，例如CMP工艺、蚀刻工艺或其组合，以从底表面18b移除单元阵列衬底18的一部分。在表面去除工艺之后，单元阵列衬底18的厚度减小。
在图5A和5B中，多个第一过孔33可以通过各种半导体制造工艺形成，包括光刻工艺、蚀刻工艺、膜沉积工艺(即，CVD、电镀)和表面平坦化工艺。例如，可以通过光刻工艺在单元阵列衬底18的底表面18b上形成图案化的掩模层。干蚀刻工艺可以将掩模层中的图案转移到单元阵列衬底中以形成多个过孔开口。基于膜沉积工艺，可以在过孔开口中沉积间隔层50，并且可以在间隔层50上形成导电层(即，Cu)以通过电镀工艺填充过孔开口。可以应用随后的表面平坦化工艺，例如CMP，以在单元阵列衬底的底表面上去除过量的Cu。
保留在过孔开口中的导电层变为第一过孔32。第一过孔32从底表面18b延伸到单元阵列衬底18中并落在n阱区域30上，从而形成电连接。第二过孔32可以由Cu、W、Ru等制成。在一些实施例中，可以在间隔层50与第一过孔32之间形成阻挡层(未示出)。阻挡层可以由Ti、TiN、TaN、Ta或其他合适的材料制成。
在一些实施例中，当n阱区域被多个过孔开口暴露时，可以在n阱区域的暴露区域处形成多个n+区域。n+区域可以通过离子注入工艺制成。当形成n+区域时，间隔层50和导电层可以随后沉积在过孔开口中。
在图6A和6B中，底部源极线34可以形成在单元阵列衬底18的底表面18a上。在一些实施例中，在形成源极线34之前，可以在底表面18a上形成介电层46，例如SiO。可以应用随后的光刻工艺以在介电层46中形成沟槽开口。然后可以应用膜沉积工艺以用导电材料填充沟槽开口，例如Cu、Al、W等。可以应用随后的CMP工艺以去除介电层46的顶表面上的过量导电材料。保留在沟槽开口中的导电材料形成底部源极线34。
在图7中，可以在CMOS衬底10的顶表面10a上形成多个CMOS晶体管，例如PMOS 14和NMOS 12。可以在CMOS晶体管上形成多个键合过孔16。随后，单元阵列衬底18和CMOS衬底10可以通过键合过孔16键合在一起。CMOS衬底10的顶表面10a和单元阵列18的顶表面18a以彼此面对的方式对准，使得晶体管通过键合过孔16耦合到顶部源极线20。在图7中所示的制造步骤之后，形成3D-NAND存储器件100，其具有与图1A和1B中中所示的存储器件相同的配置。
在一些实施例中，第四过孔(未示出)形成在顶部源极线20之上，并且第四过孔连接到键合过孔16，使得单元阵列衬底18和CMOS衬底10键合在一起。
还可以形成多个TSV(未示出)。TSV可以从单元阵列衬底18的底表面18b延伸到单元阵列衬底18中，并且连接顶部源极线20和底部源极线34。
图8是根据本公开的实施例的用于制造3D-NAND存储器件100的示例性过程的流程图。过程800开始于步骤810，其中，可以在第一衬底的顶表面上形成存储单元堆叠体。第一衬底还具有相对的底表面。存储单元堆叠体包括形成在第一衬底中的两个或更多个n阱区域。两个或更多个n阱区域从顶表面延伸到第一衬底中。存储器堆叠体还可以包括在两个或更多个n阱区域上形成的两个或更多个ACS结构。每个ACS结构与相应的n阱区域直接接触。在存储单元堆叠体中，在ACS结构上形成多条M1布线。所述M1布线通过多个M1过孔电耦合到所述ACS结构。此外，在多条M1布线上形成多条顶部源极线。M1布线通过多个M2过孔电耦合到顶部源极线。在一些实施例中，可以如参考图3A-3B所示地执行步骤810。
然后，过程800进行到步骤820，其中，可以从第一衬底的底表面去除第一衬底的一部分。可以通过蚀刻工艺、CMP工艺等或其组合来去除第一衬底的底部部分。在一些实施例中，可以如参考图4A-4B所示地执行步骤820。
在步骤830中，可以形成多个过孔触点，其从底表面延伸到第一衬底中以接触n阱区域。多个底部源极线可形成在过孔触点之上。所述多个底部源极线通过过孔触点电连接到n阱区域。在一些实施例中，可以如参考图5A-6B所示地执行步骤830。
过程800前进到步骤840，其中，在第二衬底的顶表面上形成多个晶体管，在晶体管上形成多个键合过孔。此外，第一衬底和第二衬底通过键合过孔结合在一起。所述第一衬底和所述第二衬底的顶表面的顶表面对齐相互面对，使得晶体管耦合到通过接合过孔中的顶部的源极线。在一些实施例中，可以如参考图7所示地执行步骤830。
应当注意，可以在过程800之前、期间和之后提供额外的步骤，并且对于过程800的另外的实施例，可以以不同的顺序替换、消除或执行所描述的一些步骤。在随后的工艺步骤中，可以在半导体器件100上形成各种额外的互连结构(例如，具有导电线和/或过孔的金属化层)。这种互连结构将半导体器件100与其他接触结构和/或有源器件电连接以形成功能电路。还可以形成诸如钝化层、输入/输出结构等的附加器件特征。
本文描述的各种实施例提供优于相关存储器件的若干优点。在相关的存储器件中，输入电压通过由源极线、M1布线、ACS结构和n阱区域形成的导电沟道而被施加到n阱区域。导电沟道的电阻不可避免地受到ACS结构的电阻的影响。随着3D NAND堆叠体的高度随密度增加，ACS区域的高度相应地增加。ACS区域的电阻在3D NAND堆叠体的高度方向上不可避免地增加。ACS区域的电阻增加导致导电通道的电阻升高。因此，导电通道的升高的电阻可能导致在相关存储器件的感测操作中产生的接地噪声。
在所公开的存储器件中，通过引入交叉点结构、源极线(或源极线网格)可以从单元阵列衬底的抛光背面(即，底表面)电耦合到n阱区域。因此，可以减小源极线对n阱区域的电阻。源极线对n阱区域的电阻降低可以降低接地噪声。另外，ACS结构的电阻不会影响存储器件的源极侧电阻和接地噪声。此外，所公开的结构可以消除用于添加触点以连接源线网格和ACS结构的M1布线之间的间隙，这又有助于减小字线方向上的管芯尺寸。
以上概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等价构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。

Claims (20)

1.一种半导体器件，包括：
第一衬底，其具有用于形成存储单元的第一侧和与所述第一侧相对的第二侧；
掺杂区域，其被形成在所述第一衬底的所述第一侧中并且电耦合到晶体管的至少源极端子；以及
第一连接结构，其被形成在所述第一衬底的所述第二侧之上并通过第一过孔耦合到所述掺杂区域，其中，所述第一过孔位于所述第一连接结构与所述掺杂区域之间，并且所述第一过孔从所述第一衬底的所述第二侧延伸到所述掺杂区域。
2.根据权利要求1所述的半导体器件，还包括：
公共源极结构，其被形成在所述掺杂区域之上并且耦合到所述掺杂区域；
位线，其被形成在所述公共源极结构之上并且通过第二过孔耦合到所述公共源极结构；以及
位于所述位线之上的第二连接结构，所述第二连接结构通过第三过孔耦合到所述位线，所述第一连接结构与所述第二连接结构彼此耦合。
3.根据权利要求2所述的半导体器件，还包括：
形成在第二衬底的第一侧中的晶体管；以及
键合过孔，其被形成在所述晶体管之上并且耦合到所述晶体管，
其中，所述第一衬底的所述第一侧和所述第二衬底的所述第一侧以彼此面对的方式对准，使得所述晶体管通过所述键合过孔耦合到所述第二连接结构。
4.根据权利要求3所述的半导体器件，还包括：
第四过孔，其被布置在所述第二连接结构与所述键合过孔之间。
5.根据权利要求2所述的半导体器件，其中，所述第一过孔延伸穿过所述掺杂区域并且与所述公共源极结构接触。
6.根据权利要求1所述的半导体器件，还包括：
设置在所述第一过孔与所述第一衬底之间的间隔层，从而将所述第一过孔与所述第一衬底隔离。
7.根据权利要求1所述的半导体器件，还包括：
设置在所述第一过孔与所述掺杂区域之间的n+区域，所述掺杂区域是n型的。
8.根据权利要求1所述的半导体器件，其中，所述第一过孔具有延伸的壁形状，所述延伸的壁形状具有锥形横截面或截头圆锥形状中的至少一种。
9.根据权利要求2所述的半导体器件，还包括：
多个沟道结构，其从所述第一衬底的所述第一侧延伸；以及
多条字线，其以阶梯配置定位在所述第一衬底的所述第一侧之上，其中，
所述多条字线通过多个绝缘层彼此间隔开，
所述多个沟道结构延伸通过所述多条字线和所述多个绝缘层，
所述多个沟道结构被设置在所述位线下方，并且
所述公共源极结构延伸通过所述多条字线和所述多个绝缘层并且分隔所述多个沟道结构。
10.一种用于制造半导体器件的方法，包括：
形成从第一衬底的第二侧延伸的第一过孔，其中，所述第一衬底具有相对的第一侧，在所述第一侧上形成存储器堆叠体，所述存储器堆叠体包括位于所述第一衬底的所述第一侧中并且电耦合到晶体管的至少一个源极端子的掺杂区域，并且所述第一过孔与所述掺杂区域电连接；以及
在所述第一过孔之上形成第一连接结构，使得所述第一过孔位于所述第一连接结构与所述掺杂区域之间，并且所述第一连接结构通过所述第一过孔耦合到所述掺杂区域。
11.根据权利要求10所述的方法，其中，在所述第一过孔之上形成所述第一连接结构还包括：
从所述第一衬底的所述第二侧去除所述第一衬底的部分；
形成从所述第一衬底的所述第二侧延伸到所述掺杂区域的所述第一过孔；并且
在所述第一过孔上形成所述第一连接结构。
12.根据权利要求10所述的方法，其中，所述第一过孔具有延伸的壁形状，所述延伸的壁形状具有锥形横截面或截头圆锥形状中的至少一种。
13.根据权利要求10所述的方法，其中，形成所述存储器堆叠体还包括：
在所述掺杂区域之上形成公共源极结构并将所述公共源极结构耦合到所述掺杂区域；
在所述公共源极结构上形成位线，所述位线通过第二过孔耦合到所述公共源极结构；以及
在所述位线之上形成第二连接结构，所述第二连接结构通过第三过孔耦合到所述位线，所述第一连接结构与所述第二连接结构彼此耦合。
14.根据权利要求13所述的方法，还包括：
在第二衬底的第一侧之上形成晶体管；
在所述晶体管之上形成键合过孔，所述键合过孔电耦合到所述晶体管；以及
通过所述键合过孔键合所述第一衬底和所述第二衬底，所述第二连接结构与所述晶体管对准，并且通过所述键合过孔耦合到所述晶体管。
15.根据权利要求13所述的方法，还包括：
形成从所述第一衬底的所述第二侧延伸到所述第一衬底的所述第一侧的硅过孔(TSV)，所述第一连接结构和所述第二连接结构通过所述硅过孔电连接。
16.根据权利要求10所述的方法，还包括：
在所述第一过孔与所述掺杂区域之间形成n+区域，所述掺杂区域是n型的。
17.一种3D-NAND存储器，包括：
晶体管，其被形成在外围电路衬底的第一侧中；
存储单元堆叠体，其被形成在单元阵列衬底的第一侧之上；以及
第一连接结构，其被形成在所述单元阵列衬底的相对的第二侧之上，
其中，所述存储单元堆叠体包括：
掺杂区域，其被形成在所述单元阵列衬底的所述第一侧中并且至存储单元的至少源极端子，所述掺杂区域通过从所述单元阵列衬底的所述第二侧延伸到所述掺杂区域的第一过孔来耦合到所述第一连接结构，
公共源极结构，其从所述掺杂区朝向所述外围电路衬底的所述第一侧延伸并且被耦合到所述掺杂区域，以及
位于所述公共源极结构与第二连接结构之间的位线，
其中，所述位线通过第二过孔耦合到所述公共源极结构，所述第二连接结构通过第三过孔耦合到所述位线，并且所述单元阵列衬底的所述第一侧和所述外围电路衬底的所述第一侧以彼此面对的方式对准，使得所述晶体管耦合到所述第二连接结构。
18.根据权利要求17所述的3D-NAND存储器，其中，所述第二连接结构通过键合过孔耦合到所述晶体管。
19.根据权利要求17所述的3D-NAND存储器，还包括：
形成在所述第一过孔与所述掺杂区域之间的n+区域，所述掺杂区域是n型的。
20.根据权利要求17所述的3D-NAND存储器，其中，所述第一过孔具有延伸的壁形状，所述延伸的壁形状具有锥形横截面或截头圆锥形状中的至少一种。
CN202011459262.6A 2019-06-27 2019-06-27 新型3d nand存储器件及形成其的方法 Active CN112510052B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011459262.6A CN112510052B (zh) 2019-06-27 2019-06-27 新型3d nand存储器件及形成其的方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201980001306.XA CN110494979B (zh) 2019-06-27 2019-06-27 新型3d nand存储器件及形成其的方法
PCT/CN2019/093179 WO2020258130A1 (en) 2019-06-27 2019-06-27 Novel 3d nand memory device and method of forming the same
CN202011459262.6A CN112510052B (zh) 2019-06-27 2019-06-27 新型3d nand存储器件及形成其的方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201980001306.XA Division CN110494979B (zh) 2019-06-27 2019-06-27 新型3d nand存储器件及形成其的方法

Publications (2)

Publication Number Publication Date
CN112510052A CN112510052A (zh) 2021-03-16
CN112510052B true CN112510052B (zh) 2023-09-12

Family

ID=68544595

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202011459262.6A Active CN112510052B (zh) 2019-06-27 2019-06-27 新型3d nand存储器件及形成其的方法
CN201980001306.XA Active CN110494979B (zh) 2019-06-27 2019-06-27 新型3d nand存储器件及形成其的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201980001306.XA Active CN110494979B (zh) 2019-06-27 2019-06-27 新型3d nand存储器件及形成其的方法

Country Status (7)

Country Link
US (4) US11088166B2 (zh)
EP (1) EP3915147A4 (zh)
JP (1) JP7292403B2 (zh)
KR (2) KR20240036110A (zh)
CN (2) CN112510052B (zh)
TW (1) TWI703711B (zh)
WO (1) WO2020258130A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3915147A4 (en) * 2019-06-27 2022-11-23 Yangtze Memory Technologies Co., Ltd. NOVEL 3D NAND MEMORY DEVICE AND METHOD OF MAKING THERE
KR102691513B1 (ko) * 2020-01-28 2024-08-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스들 및 그 형성 방법
WO2021151219A1 (en) * 2020-01-28 2021-08-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN111357108B (zh) * 2020-02-20 2021-06-08 长江存储科技有限责任公司 具有xtacking架构的dram存储器件
CN111566816B (zh) * 2020-04-14 2021-06-08 长江存储科技有限责任公司 用于形成具有背面源极触点的三维存储器件的方法
CN115274680A (zh) * 2020-04-14 2022-11-01 长江存储科技有限责任公司 具有背面互连结构的三维存储器件
WO2021208268A1 (en) 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with backside interconnect structures
TWI780473B (zh) * 2020-07-07 2022-10-11 大陸商長江存儲科技有限責任公司 具有背面互連結構的立體記憶體元件以及其形成方法
EP4128351A4 (en) 2020-07-31 2023-11-15 Yangtze Memory Technologies Co., Ltd. METHOD FOR PRODUCING CONTACT STRUCTURES AND SEMICONDUCTOR COMPONENTS THEREFOR
KR20220053733A (ko) 2020-10-22 2022-05-02 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 전자 시스템 및 이의 제조 방법
KR20220065929A (ko) * 2020-11-13 2022-05-23 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
JP2022118667A (ja) * 2021-02-02 2022-08-15 キオクシア株式会社 半導体記憶装置
TWI800024B (zh) * 2021-02-05 2023-04-21 旺宏電子股份有限公司 半導體裝置及其操作方法
JP2024044686A (ja) * 2022-09-21 2024-04-02 キオクシア株式会社 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107996000A (zh) * 2015-09-28 2018-05-04 桑迪士克科技有限责任公司 用于3d存储器器件中的垂直晶体管的均匀阈值电压的外延源极区
US10283452B2 (en) * 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
CN109755254A (zh) * 2019-02-28 2019-05-14 长江存储科技有限责任公司 三维存储器及其制作方法
CN109860197A (zh) * 2019-02-27 2019-06-07 长江存储科技有限责任公司 三维存储器及形成三维存储器的方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3199969B2 (ja) 1994-12-13 2001-08-20 キヤノン株式会社 多点測距装置
JPH08186235A (ja) 1994-12-16 1996-07-16 Texas Instr Inc <Ti> 半導体装置の製造方法
JPH08227980A (ja) 1995-02-21 1996-09-03 Toshiba Corp 半導体装置及びその製造方法
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7875529B2 (en) 2007-10-05 2011-01-25 Micron Technology, Inc. Semiconductor devices
US20090242955A1 (en) * 2008-03-31 2009-10-01 Qimonda Ag Integrated Circuit, Memory Device and Methods of Manufacturing the Same
US20110115018A1 (en) * 2009-11-13 2011-05-19 Maxim Integrated Products, Inc. Mos power transistor
KR101800438B1 (ko) 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101952272B1 (ko) * 2012-11-06 2019-02-26 삼성전자주식회사 반도체 기억 소자
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
KR102415401B1 (ko) * 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
KR20170014757A (ko) 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9806093B2 (en) * 2015-12-22 2017-10-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102649372B1 (ko) 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
TWI621248B (zh) * 2016-12-15 2018-04-11 旺宏電子股份有限公司 立體記憶體元件及其製作方法
CN106876401B (zh) * 2017-03-07 2018-10-30 长江存储科技有限责任公司 存储器件的形成方法
KR102283330B1 (ko) 2017-03-27 2021-08-02 삼성전자주식회사 반도체 소자
KR102332346B1 (ko) * 2017-04-10 2021-12-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
US10224340B2 (en) * 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
US10176880B1 (en) 2017-07-01 2019-01-08 Intel Corporation Selective body reset operation for three dimensional (3D) NAND memory
CN107658315B (zh) * 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
WO2019037403A1 (en) * 2017-08-21 2019-02-28 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STABLE MEMORY DEVICES AND METHODS OF FORMING THE SAME
CN109473441B (zh) * 2017-08-31 2021-08-31 长江存储科技有限责任公司 一种3d nand存储器存储单元结构
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
US10283513B1 (en) * 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof
CN107968091A (zh) * 2017-11-16 2018-04-27 长江存储科技有限责任公司 一种共源极钨墙与钨栅极之间高质量间隙层的3d nand制备方法
US10535669B2 (en) * 2017-11-23 2020-01-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
KR102524614B1 (ko) * 2017-11-24 2023-04-24 삼성전자주식회사 반도체 메모리 소자
US10147732B1 (en) * 2017-11-30 2018-12-04 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
US10304852B1 (en) * 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
KR102612406B1 (ko) 2018-04-06 2023-12-13 삼성전자주식회사 반도체 메모리 소자
KR102614849B1 (ko) 2018-05-21 2023-12-18 삼성전자주식회사 지지대를 갖는 3d 반도체 소자 및 그 형성 방법
CN109119426B (zh) * 2018-09-28 2024-04-16 长江存储科技有限责任公司 3d存储器件
CN109887920A (zh) * 2019-02-19 2019-06-14 长江存储科技有限责任公司 三维存储器
JP7331119B2 (ja) 2019-04-15 2023-08-22 長江存儲科技有限責任公司 複数の機能性チップを伴う三次元ｎａｎｄメモリデバイスの集積
EP3915147A4 (en) * 2019-06-27 2022-11-23 Yangtze Memory Technologies Co., Ltd. NOVEL 3D NAND MEMORY DEVICE AND METHOD OF MAKING THERE

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107996000A (zh) * 2015-09-28 2018-05-04 桑迪士克科技有限责任公司 用于3d存储器器件中的垂直晶体管的均匀阈值电压的外延源极区
US10283452B2 (en) * 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
CN109860197A (zh) * 2019-02-27 2019-06-07 长江存储科技有限责任公司 三维存储器及形成三维存储器的方法
CN109755254A (zh) * 2019-02-28 2019-05-14 长江存储科技有限责任公司 三维存储器及其制作方法

Also Published As

Publication number Publication date
WO2020258130A1 (en) 2020-12-30
US11563029B2 (en) 2023-01-24
US11616077B2 (en) 2023-03-28
US20210280606A1 (en) 2021-09-09
TWI703711B (zh) 2020-09-01
CN110494979B (zh) 2021-01-29
KR102644013B1 (ko) 2024-03-05
EP3915147A1 (en) 2021-12-01
TW202101738A (zh) 2021-01-01
CN112510052A (zh) 2021-03-16
JP2022524453A (ja) 2022-05-02
US11088166B2 (en) 2021-08-10
US20210327900A1 (en) 2021-10-21
KR20210125070A (ko) 2021-10-15
KR20240036110A (ko) 2024-03-19
US20200411541A1 (en) 2020-12-31
US20230200074A1 (en) 2023-06-22
JP7292403B2 (ja) 2023-06-16
CN110494979A (zh) 2019-11-22
EP3915147A4 (en) 2022-11-23

Similar Documents

Publication Publication Date Title
CN112510052B (zh) 新型3d nand存储器件及形成其的方法
CN110114875B (zh) 三维存储器件的混和键合触点结构
EP3454366B1 (en) Method for manufacturing a semiconductor structure with buried power rail
US8598032B2 (en) Reduced number of masks for IC device with stacked contact levels
US8154128B2 (en) 3D integrated circuit layer interconnect
CN112352315B (zh) 具有背面互连结构的三维存储器件
CN112701121B (zh) 三维存储器件及用于形成三维存储器件的方法
CN111316442B (zh) 三维存储器件及用于形成三维存储器件的方法
CN112204734B (zh) 半导体器件的焊盘结构
KR20210134141A (ko) 반도체 장치
US10043571B1 (en) SRAM structure
WO2021150265A1 (en) Bonded assembly of semiconductor dies containing pad level across-die metal wiring and method of forming the same
US9793208B2 (en) Plasma discharge path
CN110622305A (zh) 新颖的电容器结构及其形成方法
CN113039643B (zh) 半导体器件中的片上电容器及其形成方法
CN112204742B (zh) 三维nand存储器件及形成其的方法
TWI779374B (zh) 半導體元件之晶片上電容器結構的製作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant