JPH08186235A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08186235A JPH08186235A JP31348194A JP31348194A JPH08186235A JP H08186235 A JPH08186235 A JP H08186235A JP 31348194 A JP31348194 A JP 31348194A JP 31348194 A JP31348194 A JP 31348194A JP H08186235 A JPH08186235 A JP H08186235A
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Abstract
(57)【要約】
【目的】 素子の更なる微細化にも対応したより簡単な
構造の半導体装置の製造方法。 【構成】 メモリキャパシタ部分（１０）とトランジス
タ部分（２０）を別々に作成し、両者を張り合わせ法に
より接続する。又別の態様においては、メモリキャパシ
タの層を三次元的に積層して、メモリキャパシタ部分を
作成することを開示する。
構造の半導体装置の製造方法。 【構成】 メモリキャパシタ部分（１０）とトランジス
タ部分（２０）を別々に作成し、両者を張り合わせ法に
より接続する。又別の態様においては、メモリキャパシ
タの層を三次元的に積層して、メモリキャパシタ部分を
作成することを開示する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にダイナミックメモリ（ｄＲＡＭ）装置の製造
に有用な半導体装置の製造方法に関する。
関し、特にダイナミックメモリ（ｄＲＡＭ）装置の製造
に有用な半導体装置の製造方法に関する。
【０００２】
【従来の技術及び課題】ｄＲＡＭの高性能・高集積化は
素子サイズの微細化によってもたらされてきた。しか
し、素子の微細化が進むにつれてメモリセルの面積も減
少し、このため微小領域でメモリキャパシタの静電容量
を確保するためにフィン構造のような複雑な構造を形成
しキャパシタの面積を増加させて静電容量を確保してい
る。特に従来のｄＲＡＭのキャパシタ材料として使用さ
れているＯＮＯ（Oxide-nitride-oxide)膜ではプレーナ
型のキャパシタでは容量が十分確保できず、フィン構造
などによって表面積を増加させ容量を確保しているのが
現状である。ＯＮＯ膜より比誘電率の大きい材料をメモ
リキャパシタ材料として使用する場合には比較的簡単な
構造が可能だが、不純物の再拡散などが起こり得る。
又、フィン構造のような複雑な構造を形成しキャパシタ
電極の面積を増加させて静電容量を確保することも、ビ
ット線の埋め込みの困難性やリソグラフでの焦点深度確
保など課題が存在し、これらの課題は素子の微細化が進
むにつれてより顕著になる。このため、ｄＲＡＭの微細
化が進むとトランジスタの微細化が進む一方で、キャパ
シタの形成がｄＲＡＭの高集積化を妨げる原因となる。
素子サイズの微細化によってもたらされてきた。しか
し、素子の微細化が進むにつれてメモリセルの面積も減
少し、このため微小領域でメモリキャパシタの静電容量
を確保するためにフィン構造のような複雑な構造を形成
しキャパシタの面積を増加させて静電容量を確保してい
る。特に従来のｄＲＡＭのキャパシタ材料として使用さ
れているＯＮＯ（Oxide-nitride-oxide)膜ではプレーナ
型のキャパシタでは容量が十分確保できず、フィン構造
などによって表面積を増加させ容量を確保しているのが
現状である。ＯＮＯ膜より比誘電率の大きい材料をメモ
リキャパシタ材料として使用する場合には比較的簡単な
構造が可能だが、不純物の再拡散などが起こり得る。
又、フィン構造のような複雑な構造を形成しキャパシタ
電極の面積を増加させて静電容量を確保することも、ビ
ット線の埋め込みの困難性やリソグラフでの焦点深度確
保など課題が存在し、これらの課題は素子の微細化が進
むにつれてより顕著になる。このため、ｄＲＡＭの微細
化が進むとトランジスタの微細化が進む一方で、キャパ
シタの形成がｄＲＡＭの高集積化を妨げる原因となる。
【０００３】
【課題を解決するための手段及び作用】本発明は素子の
更なる微細化にも対応したより簡単な構造の半導体装置
の製造方法を提供する。本発明の一態様においては、メ
モリキャパシタ部分とトランジスタ部分を別々に作製
し、両者を張り合わせ法によって接続する。又別の態様
においては、メモリキャパシタの層を三次元的に積層し
てメモリキャパシタ部分を作製する。
更なる微細化にも対応したより簡単な構造の半導体装置
の製造方法を提供する。本発明の一態様においては、メ
モリキャパシタ部分とトランジスタ部分を別々に作製
し、両者を張り合わせ法によって接続する。又別の態様
においては、メモリキャパシタの層を三次元的に積層し
てメモリキャパシタ部分を作製する。
【０００４】
【実施例】本発明の一態様を図面を参照して説明する。
先ず、メモリキャパシタ部分とトランジスタ部分を別々
に作製し、両者を張り合わせ法によって接続する第１の
態様を説明する。この態様における目的は、ＳｒＴｉｏ
3 ，（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＢａＴｉＯ3 ，ＰｂＺｒ
ＴｉＯ3 ，ＰｂＴｉＯ3 ，ＰｂＬｉＺｒＴｉＯ3 などの
比誘電率がＯＮＯ膜よりも大きい材料をメモリキャパシ
タ材料とした場合の以下の課題を可能な限り克服するこ
とである。 １）トランジスタはキャパシタの下地電極形成およびキ
ャパシタ形成のさいに、熱工程を経ることになり、それ
による不純物の再拡散がおこる。 ２）その熱工程の際に、キャパシタからトランジスタ領
域への金属などの拡散も懸念される。
先ず、メモリキャパシタ部分とトランジスタ部分を別々
に作製し、両者を張り合わせ法によって接続する第１の
態様を説明する。この態様における目的は、ＳｒＴｉｏ
3 ，（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＢａＴｉＯ3 ，ＰｂＺｒ
ＴｉＯ3 ，ＰｂＴｉＯ3 ，ＰｂＬｉＺｒＴｉＯ3 などの
比誘電率がＯＮＯ膜よりも大きい材料をメモリキャパシ
タ材料とした場合の以下の課題を可能な限り克服するこ
とである。 １）トランジスタはキャパシタの下地電極形成およびキ
ャパシタ形成のさいに、熱工程を経ることになり、それ
による不純物の再拡散がおこる。 ２）その熱工程の際に、キャパシタからトランジスタ領
域への金属などの拡散も懸念される。
【０００５】図１（ａ）から（ｂ）は本発明の第１の態
様における第１の実施例の説明に使用する工程順断面図
である。まず、トランジスタ部分２０とメモリキャパシ
タ部分１０とをそれぞれ別々に製造した後、金属バンプ
１をそれぞれに形成する（ａ）。接着剤７を両者の間に
塗布して、金属バンプ１が接触した後に、接着剤７を乾
燥させる（ｂ）。
様における第１の実施例の説明に使用する工程順断面図
である。まず、トランジスタ部分２０とメモリキャパシ
タ部分１０とをそれぞれ別々に製造した後、金属バンプ
１をそれぞれに形成する（ａ）。接着剤７を両者の間に
塗布して、金属バンプ１が接触した後に、接着剤７を乾
燥させる（ｂ）。
【０００６】図２（ａ）から（ｂ）は第２の実施例の説
明に使用する工程順断面図である。まず、トランジスタ
部分２０とメモリキャパシタ部分１０とをそれぞれ別々
に製造した後、金属バンプ１をそれぞれに形成する
（ａ）。その後、金属バンプ１を接触させた後、熱圧着
法で両者を接続する（ｂ）。次に、本発明の別の態様で
あるメモリキャパシタの層を三次元的に積層する例を説
明する。この態様における目的は、フィン構造などにお
ける以下の課題を可能な限り克服することである。 １）高段差が生じ、ビット線のコンタクトホールが高ア
スペクトになるためにビット線の埋め込みが困難とな
る。 ２）メモリセル部分とトランジスタ部分との段差も大き
くなるためリソグラフィでの焦点深度確保の問題が重大
となる。 ３）メモリセルの面積が小さくなるので、静電容量を確
保するためにより複雑な構造となる。 ４）複雑な構造への絶縁膜の被膜が困難となる。
明に使用する工程順断面図である。まず、トランジスタ
部分２０とメモリキャパシタ部分１０とをそれぞれ別々
に製造した後、金属バンプ１をそれぞれに形成する
（ａ）。その後、金属バンプ１を接触させた後、熱圧着
法で両者を接続する（ｂ）。次に、本発明の別の態様で
あるメモリキャパシタの層を三次元的に積層する例を説
明する。この態様における目的は、フィン構造などにお
ける以下の課題を可能な限り克服することである。 １）高段差が生じ、ビット線のコンタクトホールが高ア
スペクトになるためにビット線の埋め込みが困難とな
る。 ２）メモリセル部分とトランジスタ部分との段差も大き
くなるためリソグラフィでの焦点深度確保の問題が重大
となる。 ３）メモリセルの面積が小さくなるので、静電容量を確
保するためにより複雑な構造となる。 ４）複雑な構造への絶縁膜の被膜が困難となる。
【０００７】図３（ａ）から（ｉ）は別の態様における
実施例（ここではメモリキャパシタ層が２層で接着剤に
よる張り合わせの例を示す）の説明に使用する工程順断
面図である。まず、トランジスタ部分とは別のチップに
メモリキャパシタ部分（キャパシタ層１０）を製造する
（ａ）。キャパシタ層１０にトレンチ１２を形成する
（ｂ）。次に基板との絶縁をとるためにトレンチ１２を
酸化または絶縁物１３を堆積させる（ｃ）。次にトレン
チ内に燐などを高濃度にドープしたポリシリコンまたは
金属１４を埋め込む（ｄ）。金属バンプ１５をトランジ
スタ層２０とキャパシタ層１０の両者に形成する
（ｅ）。トランジスタ層２０とキャパシタ層１０との間
に接着剤１７を塗布し、キャパシタ層１０とトランジス
タ層２０の金属バンプ１５を接着させた後接着剤１７を
乾燥させる（ｆ）。次にキャパシタ層１０の裏面から燐
などを高濃度にドープしたポリシリコンまたは金属１４
に達するまで研磨を行う（ｇ）。金属バンプ１５をトラ
ンジスタ層２０とキャパシタ層１０の両者に形成する
（ｈ）。トランジスタ層２０とキャパシタ層１０との間
に接着剤１７を塗布し、キャパシタ層１０とトランジス
タ層２０の金属バンプ１５を接触させた後接着剤を乾燥
させる（ｉ）。
実施例（ここではメモリキャパシタ層が２層で接着剤に
よる張り合わせの例を示す）の説明に使用する工程順断
面図である。まず、トランジスタ部分とは別のチップに
メモリキャパシタ部分（キャパシタ層１０）を製造する
（ａ）。キャパシタ層１０にトレンチ１２を形成する
（ｂ）。次に基板との絶縁をとるためにトレンチ１２を
酸化または絶縁物１３を堆積させる（ｃ）。次にトレン
チ内に燐などを高濃度にドープしたポリシリコンまたは
金属１４を埋め込む（ｄ）。金属バンプ１５をトランジ
スタ層２０とキャパシタ層１０の両者に形成する
（ｅ）。トランジスタ層２０とキャパシタ層１０との間
に接着剤１７を塗布し、キャパシタ層１０とトランジス
タ層２０の金属バンプ１５を接着させた後接着剤１７を
乾燥させる（ｆ）。次にキャパシタ層１０の裏面から燐
などを高濃度にドープしたポリシリコンまたは金属１４
に達するまで研磨を行う（ｇ）。金属バンプ１５をトラ
ンジスタ層２０とキャパシタ層１０の両者に形成する
（ｈ）。トランジスタ層２０とキャパシタ層１０との間
に接着剤１７を塗布し、キャパシタ層１０とトランジス
タ層２０の金属バンプ１５を接触させた後接着剤を乾燥
させる（ｉ）。
【０００８】メモリキャパシタの材料としては、シリコ
ン酸化膜、シリコン窒化膜、ＯＮＯ膜、Ｔａ2 Ｏ5 、Ｓ
ｒＴｉＯ3 、（Ｂａ，Ｓｒ）ＴｉＯ3 、ＢａＴｉＯ3 、
ＰｂＺｒＴｉＯ3 、ＰｂＴｉＯ3 、又はＰｂＬｉＺｒＴ
ｉＯ3 などである。図４に本態様の三次元的に積層した
キャパシタ層１０（３層）と、トランジスタ層２０を接
続したｄＲＡＭの概念図を示す。メモリキャパシタの層
にはキャパシタのみが形成されるために個々のキャパシ
タに割り当てられる面積が増加するため簡単な製造で必
要な静電容量を確保することができる。又、１つのチッ
プ内にトランジスタとキャパシタを形成すると、従来の
キャパシタ形成は高温で行われるため、ＧａＡｓのよう
な高温処理に適さない基板は使うことができなかった。
しかし別々に形成する場合には、トランジスタをＧａＡ
ｓ基板上に形成し、その上に独立に形成したキャパシタ
を三次元的に搭載することによってＧａＡｓ基板を高温
にさらすことがなく、したがってＧａＡｓ等を使用する
ことができ、高速なｄＲＡＡＭを形成し得る。
ン酸化膜、シリコン窒化膜、ＯＮＯ膜、Ｔａ2 Ｏ5 、Ｓ
ｒＴｉＯ3 、（Ｂａ，Ｓｒ）ＴｉＯ3 、ＢａＴｉＯ3 、
ＰｂＺｒＴｉＯ3 、ＰｂＴｉＯ3 、又はＰｂＬｉＺｒＴ
ｉＯ3 などである。図４に本態様の三次元的に積層した
キャパシタ層１０（３層）と、トランジスタ層２０を接
続したｄＲＡＭの概念図を示す。メモリキャパシタの層
にはキャパシタのみが形成されるために個々のキャパシ
タに割り当てられる面積が増加するため簡単な製造で必
要な静電容量を確保することができる。又、１つのチッ
プ内にトランジスタとキャパシタを形成すると、従来の
キャパシタ形成は高温で行われるため、ＧａＡｓのよう
な高温処理に適さない基板は使うことができなかった。
しかし別々に形成する場合には、トランジスタをＧａＡ
ｓ基板上に形成し、その上に独立に形成したキャパシタ
を三次元的に搭載することによってＧａＡｓ基板を高温
にさらすことがなく、したがってＧａＡｓ等を使用する
ことができ、高速なｄＲＡＡＭを形成し得る。
【０００９】図５及び図６にキャパシタ層１０とトラン
ジスタ層２０を張り合わせる一例を示す。金属バンプ１
５（例えばＡｕ／Ｉｎ）を両層に形成した後、金属バン
プ１５を熱圧着法によって溶融、圧着して張り合わせる
方法（図５）や、接着剤１７を用いて両層を張り合わせ
る方法（図６）等がある。図５における金属バンプ１
５′は接着を補強するために設けられている。
ジスタ層２０を張り合わせる一例を示す。金属バンプ１
５（例えばＡｕ／Ｉｎ）を両層に形成した後、金属バン
プ１５を熱圧着法によって溶融、圧着して張り合わせる
方法（図５）や、接着剤１７を用いて両層を張り合わせ
る方法（図６）等がある。図５における金属バンプ１
５′は接着を補強するために設けられている。
【００１０】
【発明の効果】素子の微細化にも対応したより簡単な構
造の半導体装置を製造可能である。
造の半導体装置を製造可能である。
【図１】本発明の第１の実施例を説明するため（ａ）−
（ｂ）に分図して示す工程順断面図。
（ｂ）に分図して示す工程順断面図。
【図２】本発明の第２の実施例を説明するため（ａ）−
（ｂ）に分図して示す工程順断面図。
（ｂ）に分図して示す工程順断面図。
【図３】本発明の別の態様における一実施例を説明する
図。
図。
【図４】三次元に積層したキャパシタ層（３層）とトラ
ンジスタ層を接続したｄＲＡＭの概念図。
ンジスタ層を接続したｄＲＡＭの概念図。
【図５】熱圧着による張り合わせ法を示す図。
【図６】接着剤による張り合わせを示す図。
１ 金属バンプ ２ 絶縁基板 ３ ＣＶＤ法で堆積したシリコン酸化膜 ４ 上部電極 ５ 下部電極 ６ 高誘電率絶縁体 ７ 接着剤 １１ キャパシタ １２ トレンチシリコン酸化膜 １３ 基板を酸化した酸化膜または堆積した絶縁膜 １４ 燐などを高濃度にドープしたポリシリコンあるい
は金属 １５ 金属バンプ １６ トランジスタ １７ 接着剤
は金属 １５ 金属バンプ １６ トランジスタ １７ 接着剤
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６５１ (72)発明者 西岡 泰城 茨城県つくば市御幸が丘17番地 テキサ ス・インスツルメンツ筑波研究開発センタ ー内 (72)発明者 朴 慶浩 茨城県つくば市御幸が丘17番地 テキサ ス・インスツルメンツ筑波研究開発センタ ー内
Claims (6)
- 【請求項１】 メモリキャパシタ部分とトランジスタ部
分を別々に製造し、張り合わせ法によって両者を接続す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記張り合わせ法は、金属バンプをメモ
リキャパシタ部分とトランジスタ部分とに形成し、接着
剤を用いる方法又は熱圧着法で張り合わせることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記メモリキャパシタの材料はＯＮＯ膜
よりも比誘電率が大きい絶縁体であることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記メモリキャパシタの材料はＳｒＴｉ
Ｏ3 ，（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＢａＴｉＯ3 ，ＰｂＺ
ｒＴｉＯ3 ，ＰｂＴｉＯ3 ，又はＰｂＬｉＺｒＴｉＯ3
を含むことを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項５】 メモリキャパシタの層を三次元的に積層
することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記メモリキャパシタの材料は、シリコ
ン酸化膜、シリコン窒化膜、ＯＮＯ膜、Ｔａ2 Ｏ5 ，Ｓ
ｒＴｉＯ3 ，（Ｂａ，Ｓｉ）Ｔｉｏ3 ，ＢａＴｉＯ3 ，
ＰｂＺｒＴｉＯ3 ，ＰｂＴｉＯ3 ，又はＰｂＬｉＺｒＴ
ｉＯ3 を含むことを特徴とする請求項５記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31348194A JPH08186235A (ja) | 1994-12-16 | 1994-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31348194A JPH08186235A (ja) | 1994-12-16 | 1994-12-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186235A true JPH08186235A (ja) | 1996-07-16 |
Family
ID=18041831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31348194A Pending JPH08186235A (ja) | 1994-12-16 | 1994-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186235A (ja) |
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-
1994
- 1994-12-16 JP JP31348194A patent/JPH08186235A/ja active Pending
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