JPH1140765A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH1140765A JPH1140765A JP9190802A JP19080297A JPH1140765A JP H1140765 A JPH1140765 A JP H1140765A JP 9190802 A JP9190802 A JP 9190802A JP 19080297 A JP19080297 A JP 19080297A JP H1140765 A JPH1140765 A JP H1140765A
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Abstract
(57)【要約】
【課題】第１の目的は、深さの異なる複数の接続孔に対
して各々適性なオーバーエッチング量を与えることによ
り開口工程の最適化を行う半導体記憶装置の製造方法及
び不要なエッチングダメージを回避した半導体記憶装置
を提供することであり、第２の目的は、上記手段により
接続孔開口工程におけるキャパシタ上部電極の電気的変
位を回避することで、キャパシタ誘電体膜への損傷を低
減し、歩留まりと信頼性の高い半導体記憶装置及びその
製造方法を提供することである。 【解決手段】キャパシタを有する半導体記憶装置におい
て、キャパシタ上部電極上に開口する層間絶縁膜の接続
孔の少なくとも下部付近をイオンの衝突のないエッチン
グにより開口し、それ以外の接続孔は異方性エッチング
で開口するものである。さらには、前記キャパシタ上部
電極上に開口する層間絶縁膜の接続孔を介して接続され
る導電層（配線層）に対して保護ダイオードを接続する
ものである。
して各々適性なオーバーエッチング量を与えることによ
り開口工程の最適化を行う半導体記憶装置の製造方法及
び不要なエッチングダメージを回避した半導体記憶装置
を提供することであり、第２の目的は、上記手段により
接続孔開口工程におけるキャパシタ上部電極の電気的変
位を回避することで、キャパシタ誘電体膜への損傷を低
減し、歩留まりと信頼性の高い半導体記憶装置及びその
製造方法を提供することである。 【解決手段】キャパシタを有する半導体記憶装置におい
て、キャパシタ上部電極上に開口する層間絶縁膜の接続
孔の少なくとも下部付近をイオンの衝突のないエッチン
グにより開口し、それ以外の接続孔は異方性エッチング
で開口するものである。さらには、前記キャパシタ上部
電極上に開口する層間絶縁膜の接続孔を介して接続され
る導電層（配線層）に対して保護ダイオードを接続する
ものである。
Description
【０００１】
【発明の属する技術分野】本発明は、高密度な半導体記
憶装置及びその製造方法に関するものである。
憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置の高集積化に伴
い、例えばＤＲＡＭ（Dynamic Random Access Memory）
等の半導体記憶装置においては、微細化に伴い電荷を蓄
積するキャパシタの面積が縮小され、その容量が減少す
る傾向にある。キャパシタ容量が減少すると、特にＤＲ
ＡＭにおいては、センスアンプの読み出し特性の劣化や
α線により発生した電子−正孔対がキャパシタ蓄積電極
に影響を及ぼし記憶データが破壊される、いわゆるソフ
トエラーが大きな問題となってくる。これらの問題点を
改善する為には、キャパシタ容量を増加することが試み
られており、キャパシタ蓄積電極に接続されている拡散
層の接合面積を低減し、α線誘起電荷の収集効率を低く
することでソフトエラー耐性を高めることが有効な手段
である。これらの要求を同時に満たす為、従来からの拡
散層自体をキャパシタ蓄積電極（ストレージノード電
極）として用いたキャパシタ構造に代えて、キャパシタ
蓄積電極（ストレージノード電極）を半導体基板上に積
み上げるように形成するスタックト・キャパシタ（Stac
ked Capacitor ）構造を有するスタックトタイプの半導
体記憶装置が考案され、さらにキャパシタ面積を確保す
るために、ビット線層より上部にキャパシタ構造を形成
したＣＯＢ（Capacitor Over Bitline）構造のＤＲＡＭ
が、１６ＭビットＤＲＡＭの世代より実用化されてい
る。
い、例えばＤＲＡＭ（Dynamic Random Access Memory）
等の半導体記憶装置においては、微細化に伴い電荷を蓄
積するキャパシタの面積が縮小され、その容量が減少す
る傾向にある。キャパシタ容量が減少すると、特にＤＲ
ＡＭにおいては、センスアンプの読み出し特性の劣化や
α線により発生した電子−正孔対がキャパシタ蓄積電極
に影響を及ぼし記憶データが破壊される、いわゆるソフ
トエラーが大きな問題となってくる。これらの問題点を
改善する為には、キャパシタ容量を増加することが試み
られており、キャパシタ蓄積電極に接続されている拡散
層の接合面積を低減し、α線誘起電荷の収集効率を低く
することでソフトエラー耐性を高めることが有効な手段
である。これらの要求を同時に満たす為、従来からの拡
散層自体をキャパシタ蓄積電極（ストレージノード電
極）として用いたキャパシタ構造に代えて、キャパシタ
蓄積電極（ストレージノード電極）を半導体基板上に積
み上げるように形成するスタックト・キャパシタ（Stac
ked Capacitor ）構造を有するスタックトタイプの半導
体記憶装置が考案され、さらにキャパシタ面積を確保す
るために、ビット線層より上部にキャパシタ構造を形成
したＣＯＢ（Capacitor Over Bitline）構造のＤＲＡＭ
が、１６ＭビットＤＲＡＭの世代より実用化されてい
る。
【０００３】ビット線上にキャパシタ蓄積電極（ストレ
ージノード電極）が形成されているスタックトタイプの
セル構造の半導体記憶装置は、例えば文献「H.K.Kang e
t al. "Highly Manufacturable Process Technology fo
r Reliable 256 Mbit and 1Gbit DRAMs" IEDM Technica
l Digest p635 (1994) 」に開示されている。
ージノード電極）が形成されているスタックトタイプの
セル構造の半導体記憶装置は、例えば文献「H.K.Kang e
t al. "Highly Manufacturable Process Technology fo
r Reliable 256 Mbit and 1Gbit DRAMs" IEDM Technica
l Digest p635 (1994) 」に開示されている。
【０００４】以下、第１８図を用いて詳細に説明する。
図中ＭＣはメモリーセルが形成されているメモリーセル
領域、ＰＣは周辺回路領域を示している。従来のＣＯＢ
構造のスタックト・キャパシタを有するＤＲＡＭは、半
導体基板１のメモリーセル領域に形成された素子分離領
域２と、素子分離領域２に挟まれた能動領域において半
導体基板１の主表面上のゲート絶縁膜３を介して所定の
位置に形成されたゲート電極（ワード線）４ａと、半導
体基板１の主表面上の第２導伝型の所定の領域に形成さ
れた第１導伝型のソース／ドレイン領域５ａと、素子分
離領域２上に形成されたワード線（ゲート電極）４ｂ
と、ゲート電極（ワード線）４ａ，４ｂを覆う絶縁膜６
と、ゲート電極（ワード線）４ａから見て一方のソース
／ドレイン領域５ａと埋め込み電極７を介して接続され
たキャパシタ蓄積電極（ストレージノード電極）１３
と、もう一方のソース／ドレイン領域５ａと埋め込み電
極７を介して接続されたビット線１０ａと、前記キャパ
シタ蓄積電極（ストレージノード電極）１３上にキャパ
シタ誘電体膜１４を介して形成されたキャパシタ上部電
極（セルプレート）１５ａ，１５ｂ（１５ａ，１５ｂは
同一層）と、周辺回路領域においてキャパシタ上部電極
（セルプレート）１５ｂと層間絶縁膜１６を介して埋め
込み電極２０により接続された導電層（第１の配線層）
２３ｂとを備えている。ここで上記ゲート絶縁膜３とゲ
ート電極（ワード線）４ａとソース／ドレイン領域５ａ
によりトランジスタＴＲが形成されている。この図に示
されるように、ＣＯＢ構造のスタックト・キャパシタＤ
ＲＡＭにおいてはビット線はキャパシタ蓄積電極（スト
レージノード電極）１３より下層に形成されている。
図中ＭＣはメモリーセルが形成されているメモリーセル
領域、ＰＣは周辺回路領域を示している。従来のＣＯＢ
構造のスタックト・キャパシタを有するＤＲＡＭは、半
導体基板１のメモリーセル領域に形成された素子分離領
域２と、素子分離領域２に挟まれた能動領域において半
導体基板１の主表面上のゲート絶縁膜３を介して所定の
位置に形成されたゲート電極（ワード線）４ａと、半導
体基板１の主表面上の第２導伝型の所定の領域に形成さ
れた第１導伝型のソース／ドレイン領域５ａと、素子分
離領域２上に形成されたワード線（ゲート電極）４ｂ
と、ゲート電極（ワード線）４ａ，４ｂを覆う絶縁膜６
と、ゲート電極（ワード線）４ａから見て一方のソース
／ドレイン領域５ａと埋め込み電極７を介して接続され
たキャパシタ蓄積電極（ストレージノード電極）１３
と、もう一方のソース／ドレイン領域５ａと埋め込み電
極７を介して接続されたビット線１０ａと、前記キャパ
シタ蓄積電極（ストレージノード電極）１３上にキャパ
シタ誘電体膜１４を介して形成されたキャパシタ上部電
極（セルプレート）１５ａ，１５ｂ（１５ａ，１５ｂは
同一層）と、周辺回路領域においてキャパシタ上部電極
（セルプレート）１５ｂと層間絶縁膜１６を介して埋め
込み電極２０により接続された導電層（第１の配線層）
２３ｂとを備えている。ここで上記ゲート絶縁膜３とゲ
ート電極（ワード線）４ａとソース／ドレイン領域５ａ
によりトランジスタＴＲが形成されている。この図に示
されるように、ＣＯＢ構造のスタックト・キャパシタＤ
ＲＡＭにおいてはビット線はキャパシタ蓄積電極（スト
レージノード電極）１３より下層に形成されている。
【０００５】次に、このような構造の半導体記憶装置の
製造方法を説明する。本発明は、従来例に係るものとし
ては、主にキャパシタ上部電極（セルプレート）１５
ａ，１５ｂ形成後が重要であるので、キャパシタ上部電
極（セルプレート）１５ａ，１５ｂ前の工程は図１９〜
２４を用いて簡略的に説明する。
製造方法を説明する。本発明は、従来例に係るものとし
ては、主にキャパシタ上部電極（セルプレート）１５
ａ，１５ｂ形成後が重要であるので、キャパシタ上部電
極（セルプレート）１５ａ，１５ｂ前の工程は図１９〜
２４を用いて簡略的に説明する。
【０００６】図１９に示す様に、Ｐ型の半導体基板１の
メモリーセル領域における主表面上に、ＬＯＣＯＳ(Loc
alized Oxidation Of Silicon)法による素子分離領域２
を形成したのち、図２０に示す様にゲート酸化膜３，ゲ
ート電極（ワード線）４ａ，４ｂ，Ｎ型ソース／ドレイ
ン領域５ａ，ゲート電極（ワード線）４ａ，４ｂを覆う
絶縁膜６を順次形成し、導電性膜を被膜して埋め込み電
極７を自己整合的に形成する。
メモリーセル領域における主表面上に、ＬＯＣＯＳ(Loc
alized Oxidation Of Silicon)法による素子分離領域２
を形成したのち、図２０に示す様にゲート酸化膜３，ゲ
ート電極（ワード線）４ａ，４ｂ，Ｎ型ソース／ドレイ
ン領域５ａ，ゲート電極（ワード線）４ａ，４ｂを覆う
絶縁膜６を順次形成し、導電性膜を被膜して埋め込み電
極７を自己整合的に形成する。
【０００７】次に層間絶縁膜８を被膜しこれに接続孔９
ａを形成し、タングステン（Ｗ）からなるビット線１０
ａを形成する。次に図２１に示すように層間絶縁膜１１
を被膜し、層間絶縁膜１１及び８に接続孔１２を形成
し、例えば特開平７−２７３２１５号公報の従来例に開
示されている方法等によりキャパシタ蓄積電極（ストレ
ージノード電極）１３，キャパシタ誘電体膜１４，キャ
パシタ上部電極（セルプレート）１５ａ，１５ｂを順次
形成する。
ａを形成し、タングステン（Ｗ）からなるビット線１０
ａを形成する。次に図２１に示すように層間絶縁膜１１
を被膜し、層間絶縁膜１１及び８に接続孔１２を形成
し、例えば特開平７−２７３２１５号公報の従来例に開
示されている方法等によりキャパシタ蓄積電極（ストレ
ージノード電極）１３，キャパシタ誘電体膜１４，キャ
パシタ上部電極（セルプレート）１５ａ，１５ｂを順次
形成する。
【０００８】次に図２２に示す様に、キャパシタ上部電
極（セルプレート）１５ａ，１５ｂまで形成した後、層
間絶縁膜１６を堆積し、ＣＭＰ（Chemical Mechanical
Polishing ：化学的機械研磨）法を用いて層間絶縁膜１
６の上面を平坦に研磨する。
極（セルプレート）１５ａ，１５ｂまで形成した後、層
間絶縁膜１６を堆積し、ＣＭＰ（Chemical Mechanical
Polishing ：化学的機械研磨）法を用いて層間絶縁膜１
６の上面を平坦に研磨する。
【０００９】次に、キャパシタ上部電極（セルプレー
ト）１５ａ，１５ｂと外部との電気的接続を得る為に、
エッチング技術としてＲＩＥ（Reactive Ion Etching）
法により接続孔１７を形成し、Ｔｉ／ＴｉＮの積層膜か
らなるバリアメタル層１８とタングステン（Ｗ）等の導
電層１９を接続孔１７の内部及び層間絶縁膜１６上に堆
積する。次に、層間絶縁膜１６をストッパーとしてＣＭ
Ｐ法を施すことにより、埋め込み電極２０を形成する。
ト）１５ａ，１５ｂと外部との電気的接続を得る為に、
エッチング技術としてＲＩＥ（Reactive Ion Etching）
法により接続孔１７を形成し、Ｔｉ／ＴｉＮの積層膜か
らなるバリアメタル層１８とタングステン（Ｗ）等の導
電層１９を接続孔１７の内部及び層間絶縁膜１６上に堆
積する。次に、層間絶縁膜１６をストッパーとしてＣＭ
Ｐ法を施すことにより、埋め込み電極２０を形成する。
【００１０】次に図２３に示す様に、バリアメタル層２
１とアルミニウム等の導電層２２により導電層（配線
層）２３ａ，２３ｂを形成する。次に図２４に示す様に
層間絶縁膜２４を堆積し、所望の位置に接続孔２５を形
成し、バリアメタル層２６とアルミニウム等の導電層２
７を堆積し、導電層（配線層）２８を形成する。次に、
図示されていないが保護膜２９を形成し、パット電極部
の保護膜２９を開口し、半導体記憶装置を完成する。以
上、上部電極上の接続孔を開口する時にも異方性のエッ
チングつまりＲＩＥ（Reactive Ion Etching）法が用い
られていた。
１とアルミニウム等の導電層２２により導電層（配線
層）２３ａ，２３ｂを形成する。次に図２４に示す様に
層間絶縁膜２４を堆積し、所望の位置に接続孔２５を形
成し、バリアメタル層２６とアルミニウム等の導電層２
７を堆積し、導電層（配線層）２８を形成する。次に、
図示されていないが保護膜２９を形成し、パット電極部
の保護膜２９を開口し、半導体記憶装置を完成する。以
上、上部電極上の接続孔を開口する時にも異方性のエッ
チングつまりＲＩＥ（Reactive Ion Etching）法が用い
られていた。
【００１１】この様に、従来の半導体記憶装置及びその
製造方法では、例えば導電層（第１の配線層）２３ｂと
キャパシタ上部電極（セルプレート）１５ｂ間の接続孔
１７と、導電層（第１の配線層）２３ｂの同一層とビッ
ト線１０ａの同一層間の図示されていない接続孔等、深
度の異なる複数の接続孔に対して同一の方法で同時に接
続孔を開口する為、深度の浅い接続孔に対しては、所望
のオーバーエッチングが施された後もなお加速イオンの
衝撃を受け、それは深度の最も深い接続孔に対する所望
のオーバーエッチングが終了する迄続く。この接続孔開
口工程の過程では、キャパシタ上部電極（セルプレー
ト）１５ａ，１５ｂは電気的に浮遊している為、電荷が
蓄積されやすい状態にある。加速イオンの衝突は一方の
電極の電位の変動につながり、キャパシタ上部電極（セ
ルプレート）１５ａ，１５ｂとキャパシタ蓄積電極（ス
トレージノード電極）１３間に電位差を発生させ、その
結果キャパシタ誘電体膜１４に静電破壊等の損傷を与え
るという問題があった。
製造方法では、例えば導電層（第１の配線層）２３ｂと
キャパシタ上部電極（セルプレート）１５ｂ間の接続孔
１７と、導電層（第１の配線層）２３ｂの同一層とビッ
ト線１０ａの同一層間の図示されていない接続孔等、深
度の異なる複数の接続孔に対して同一の方法で同時に接
続孔を開口する為、深度の浅い接続孔に対しては、所望
のオーバーエッチングが施された後もなお加速イオンの
衝撃を受け、それは深度の最も深い接続孔に対する所望
のオーバーエッチングが終了する迄続く。この接続孔開
口工程の過程では、キャパシタ上部電極（セルプレー
ト）１５ａ，１５ｂは電気的に浮遊している為、電荷が
蓄積されやすい状態にある。加速イオンの衝突は一方の
電極の電位の変動につながり、キャパシタ上部電極（セ
ルプレート）１５ａ，１５ｂとキャパシタ蓄積電極（ス
トレージノード電極）１３間に電位差を発生させ、その
結果キャパシタ誘電体膜１４に静電破壊等の損傷を与え
るという問題があった。
【００１２】
【発明が解決しようとする課題】本発明の第１の目的
は、深さの異なる複数の接続孔に対して各々適性なオー
バーエッチング量を与えることにより開口工程を最適化
するという、半導体記憶装置の製造方法及び不要なエッ
チングダメージを回避した半導体記憶装置を提供するこ
とであり、本発明の第２の目的は、上記手段により接続
孔開口工程におけるキャパシタ上部電極（セルプレー
ト）の電気的変位を回避することで、キャパシタ誘電体
膜への損傷を低減し、歩留まりと信頼性の高い半導体記
憶装置及びその製造方法を提供することである。
は、深さの異なる複数の接続孔に対して各々適性なオー
バーエッチング量を与えることにより開口工程を最適化
するという、半導体記憶装置の製造方法及び不要なエッ
チングダメージを回避した半導体記憶装置を提供するこ
とであり、本発明の第２の目的は、上記手段により接続
孔開口工程におけるキャパシタ上部電極（セルプレー
ト）の電気的変位を回避することで、キャパシタ誘電体
膜への損傷を低減し、歩留まりと信頼性の高い半導体記
憶装置及びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】本発明は、上記の問題を
解決すべくなされたもので、キャパシタを有する半導体
記憶装置において、キャパシタ上部電極（セルプレー
ト）を共通電位にとりキャパシタ蓄積電極を記憶ノード
とするものについて、キャパシタ上部電極（セルプレー
ト）上の層間絶縁膜に開口する接続孔の少なくとも下部
付近をイオンの衝突のないエッチングにより開口し、そ
れ以外の接続孔は異方性エッチングで開口するものであ
る。さらには、前記キャパシタ上部電極（セルプレー
ト）上に開口する層間絶縁膜の接続孔を介して接続され
る導電層（配線層）に対して保護ダイオードを接続する
ものである。
解決すべくなされたもので、キャパシタを有する半導体
記憶装置において、キャパシタ上部電極（セルプレー
ト）を共通電位にとりキャパシタ蓄積電極を記憶ノード
とするものについて、キャパシタ上部電極（セルプレー
ト）上の層間絶縁膜に開口する接続孔の少なくとも下部
付近をイオンの衝突のないエッチングにより開口し、そ
れ以外の接続孔は異方性エッチングで開口するものであ
る。さらには、前記キャパシタ上部電極（セルプレー
ト）上に開口する層間絶縁膜の接続孔を介して接続され
る導電層（配線層）に対して保護ダイオードを接続する
ものである。
【００１４】
【発明の実施の形態】以下、本発明の実施例についてＤ
ＲＡＭを例に図１〜図１７を参照して説明する。各図面
は、本発明のスタックト・タイプの半導体記憶装置の断
面図を示し、図中ＭＣはメモリーセルが集積されている
領域、ＰＣは周辺回路等が形成されている領域を示して
いる。また、ＴＲはメモリーセルを構成するトランジス
タを示し、ＤＤは周辺回路領域に形成されたダイオード
を示している。
ＲＡＭを例に図１〜図１７を参照して説明する。各図面
は、本発明のスタックト・タイプの半導体記憶装置の断
面図を示し、図中ＭＣはメモリーセルが集積されている
領域、ＰＣは周辺回路等が形成されている領域を示して
いる。また、ＴＲはメモリーセルを構成するトランジス
タを示し、ＤＤは周辺回路領域に形成されたダイオード
を示している。
【００１５】図１は、本発明の第１の実施例に係るスタ
ックト・キャパシタを有するＤＲＡＭの断面構造図であ
る。第１実施例の特徴は、キャパシタ上部電極（セルプ
レート）１５ｂと導電層（第１の配線層）２３ｂを接続
する接続孔３０が、ウェットエッチング若しくはＣＤＥ
（Chemical Dry Etching）等の、加速イオンの衝突がな
くキャパシタ上部電極（セルプレート）１５ｂに電気的
変位を与えない等方性エッチングを用いて形成されてい
る為、等方的な開口部を持つ接続孔３０を有しているこ
と、及びキャパシタ上部電極１５ｂがキャパシタ保護ダ
イオードＤＤを介して半導体基板１と電気的に接続され
ていることである。
ックト・キャパシタを有するＤＲＡＭの断面構造図であ
る。第１実施例の特徴は、キャパシタ上部電極（セルプ
レート）１５ｂと導電層（第１の配線層）２３ｂを接続
する接続孔３０が、ウェットエッチング若しくはＣＤＥ
（Chemical Dry Etching）等の、加速イオンの衝突がな
くキャパシタ上部電極（セルプレート）１５ｂに電気的
変位を与えない等方性エッチングを用いて形成されてい
る為、等方的な開口部を持つ接続孔３０を有しているこ
と、及びキャパシタ上部電極１５ｂがキャパシタ保護ダ
イオードＤＤを介して半導体基板１と電気的に接続され
ていることである。
【００１６】図２〜図７は、図１に示した第１実施例に
係るＤＲＡＭの製造方法に係る各工程段階の断面構造図
である。これらの図を参照して従来例との差違を説明す
る。従来例の工程に沿ってメモリーセル領域の工程を施
す際、それと平行して第１の実施例では以下の様に周辺
回路領域の工程を施す。
係るＤＲＡＭの製造方法に係る各工程段階の断面構造図
である。これらの図を参照して従来例との差違を説明す
る。従来例の工程に沿ってメモリーセル領域の工程を施
す際、それと平行して第１の実施例では以下の様に周辺
回路領域の工程を施す。
【００１７】まず、図２に示す様に、例えばＰ型の半導
体基板１の主表面上において、メモリーセル領域だけで
なく周辺回路領域の所定位置にもＬＯＣＯＳ法による素
子分離領域２を形成する。
体基板１の主表面上において、メモリーセル領域だけで
なく周辺回路領域の所定位置にもＬＯＣＯＳ法による素
子分離領域２を形成する。
【００１８】次に、図３に示す様に、メモリーセル領域
に熱酸化によるゲート酸化膜３及びゲート電極（ワード
線）４ａ，４ｂを形成した後、Ｎ型ソース／ドレイン領
域５ａを形成する際、周辺回路領域にも前記素子分離領
域２に挟まれた能動領域にイオン注入法によりＮ型領域
５ｂを形成する。その後メモリーセル領域においてゲー
ト電極（ワード線）４ａ，４ｂを覆う絶縁膜６を形成し
た後、埋め込み電極７を自己整合的に形成し、層間絶縁
膜８を被膜し、これに接続孔９ａを形成して、ビット線
１０ａを形成するが、前記ビット線１０ａを形成する
際、周辺回路領域にも導電層（第２の配線層）１０ｂを
形成する。
に熱酸化によるゲート酸化膜３及びゲート電極（ワード
線）４ａ，４ｂを形成した後、Ｎ型ソース／ドレイン領
域５ａを形成する際、周辺回路領域にも前記素子分離領
域２に挟まれた能動領域にイオン注入法によりＮ型領域
５ｂを形成する。その後メモリーセル領域においてゲー
ト電極（ワード線）４ａ，４ｂを覆う絶縁膜６を形成し
た後、埋め込み電極７を自己整合的に形成し、層間絶縁
膜８を被膜し、これに接続孔９ａを形成して、ビット線
１０ａを形成するが、前記ビット線１０ａを形成する
際、周辺回路領域にも導電層（第２の配線層）１０ｂを
形成する。
【００１９】次に図４に示す様に、従来例と同様の方法
で、層間絶縁膜１１を被膜して、層間絶縁膜１１に接続
孔１２を形成し、キャパシタ蓄積電極（ストレージノー
ド電極）１３，キャパシタ誘電体膜１４，キャパシタ上
部電極（セルプレート）１５ａ，１５ｂを順次形成す
る。
で、層間絶縁膜１１を被膜して、層間絶縁膜１１に接続
孔１２を形成し、キャパシタ蓄積電極（ストレージノー
ド電極）１３，キャパシタ誘電体膜１４，キャパシタ上
部電極（セルプレート）１５ａ，１５ｂを順次形成す
る。
【００２０】次に図５に示す様に層間絶縁膜１６を被膜
して、層間絶縁膜１６に接続孔１７を形成し、バリアメ
タル層１８及びタングステン（Ｗ）からなる埋め込み電
極２０を形成する。
して、層間絶縁膜１６に接続孔１７を形成し、バリアメ
タル層１８及びタングステン（Ｗ）からなる埋め込み電
極２０を形成する。
【００２１】ここで従来例と異なるのは、埋め込み電極
２０をキャパシタ上部電極（セルプレート）１５ｂ上に
開口する事を避ける為に、例えばビット線１０ａ形成時
に形成される導電層（第２の配線層）１０ｂ上に形成さ
れることである。
２０をキャパシタ上部電極（セルプレート）１５ｂ上に
開口する事を避ける為に、例えばビット線１０ａ形成時
に形成される導電層（第２の配線層）１０ｂ上に形成さ
れることである。
【００２２】次に、図６に示す様にキャパシタ上部電極
（セルプレート）１５ｂへの接続孔３０開口の為のリソ
グラフィを施した後、本実施例では例えばウェットエッ
チング若しくはＣＤＥ等、反応性イオンの衝突のない等
方性エッチングを用いて接続孔３０を形成し、従来例と
同様バリアメタル層２１を堆積した後、アルミニウム等
の導電層２２を堆積し、通常のリソグラフィー法とエッ
チング技術（ＲＩＥ）を用いて導電層（第１の配線層）
２３ｂをキャパシタ上部電極（セルプレート）１５ｂと
埋め込み電極２０が電気的に接続する様に形成する。
（セルプレート）１５ｂへの接続孔３０開口の為のリソ
グラフィを施した後、本実施例では例えばウェットエッ
チング若しくはＣＤＥ等、反応性イオンの衝突のない等
方性エッチングを用いて接続孔３０を形成し、従来例と
同様バリアメタル層２１を堆積した後、アルミニウム等
の導電層２２を堆積し、通常のリソグラフィー法とエッ
チング技術（ＲＩＥ）を用いて導電層（第１の配線層）
２３ｂをキャパシタ上部電極（セルプレート）１５ｂと
埋め込み電極２０が電気的に接続する様に形成する。
【００２３】以降の図７の工程は従来例と同じである。
この様に、第１の実施例における第１の効果は、深さ等
が異なる複数の接続孔の形成手段として、等方性エッチ
ングと異方性エッチングを接続毎に使い分けることで、
各々適正なオーバーエッチング量を与えることを可能と
するものである。
この様に、第１の実施例における第１の効果は、深さ等
が異なる複数の接続孔の形成手段として、等方性エッチ
ングと異方性エッチングを接続毎に使い分けることで、
各々適正なオーバーエッチング量を与えることを可能と
するものである。
【００２４】また第２の効果は、導電層（第１の配線
層）２３ｂとキャパシタ上部電極（セルプレート）１５
ｂの接続の為に層間絶縁膜１６に開口する接続孔３０
を、加速イオンの衝突がなくキャパシタ上部電極（セル
プレート）１５ｂに電気的変位を与えない等方性エッチ
ングを用いて形成することにより、キャパシタ上部電極
（セルプレート）１５a の電気的変位に伴うキャパシタ
特性の劣化を防ぐことができる。さらに、ウェットエッ
チングを適用した場合、ドライエッチングに比べ下地膜
に対する選択比が高いので、オーバーエッチング量のプ
ロセスばらつきが生じた場合にもダメージが少ない。
層）２３ｂとキャパシタ上部電極（セルプレート）１５
ｂの接続の為に層間絶縁膜１６に開口する接続孔３０
を、加速イオンの衝突がなくキャパシタ上部電極（セル
プレート）１５ｂに電気的変位を与えない等方性エッチ
ングを用いて形成することにより、キャパシタ上部電極
（セルプレート）１５a の電気的変位に伴うキャパシタ
特性の劣化を防ぐことができる。さらに、ウェットエッ
チングを適用した場合、ドライエッチングに比べ下地膜
に対する選択比が高いので、オーバーエッチング量のプ
ロセスばらつきが生じた場合にもダメージが少ない。
【００２５】また第３の効果は、キャパシタ上部電極
（セルプレート）１５ｂをキャパシタ保護ダイオードＤ
Ｄを介して半導体基板１と電気的に接続することによ
り、接続孔２５の開口工程を含むこれ以降の異方性エッ
チングにより、例えば図７の接続孔２５開口時の下地で
ある導電層（第１の配線層）２３ｂが加速イオンの衝突
の電気的影響を受けても、保護ダイオードＤＤは降伏電
圧より高電位になった場合ブレークダウンし、キャパシ
タ上部電極（セルプレート）１５ｂ〜半導体基板１間に
キャリアのパスが形成され、拡散層を通じて余分な電荷
が半導体基板中に開放される為、やはりキャパシタ上部
電極（セルプレート）１５ａの電気的変位に伴うキャパ
シタ特性の劣化を防ぐことができる。上記により、接続
孔２５の開口工程を含むこれ以降の接続孔或いは配線の
形成工程には、キャパシタ上部電極（セルプレート）１
５ａの電気的変位の問題を懸念することなく通常の異方
性エッチング（ＲＩＥ）を適用すことが可能となる。
（セルプレート）１５ｂをキャパシタ保護ダイオードＤ
Ｄを介して半導体基板１と電気的に接続することによ
り、接続孔２５の開口工程を含むこれ以降の異方性エッ
チングにより、例えば図７の接続孔２５開口時の下地で
ある導電層（第１の配線層）２３ｂが加速イオンの衝突
の電気的影響を受けても、保護ダイオードＤＤは降伏電
圧より高電位になった場合ブレークダウンし、キャパシ
タ上部電極（セルプレート）１５ｂ〜半導体基板１間に
キャリアのパスが形成され、拡散層を通じて余分な電荷
が半導体基板中に開放される為、やはりキャパシタ上部
電極（セルプレート）１５ａの電気的変位に伴うキャパ
シタ特性の劣化を防ぐことができる。上記により、接続
孔２５の開口工程を含むこれ以降の接続孔或いは配線の
形成工程には、キャパシタ上部電極（セルプレート）１
５ａの電気的変位の問題を懸念することなく通常の異方
性エッチング（ＲＩＥ）を適用すことが可能となる。
【００２６】また第４の効果は、エッチング技術を使い
分けることで、各接続孔に要求される微細化，埋め込み
特性，電気的特性に応じた最適化を可能とするものであ
る。つまり、近年の半導体記憶装置における接続孔は、
狭い間隔で微細な開口径を必要とする為、異方性エッチ
ングが適しているが、上部電極上の層間絶縁膜に開口す
る上部電極に対する接続孔のように多くのビット情報に
影響する重要な接続孔は、より確実に開口する必要があ
る為、上記のように等方性エッチング技術を用いること
で接続孔のアスペクト比を小さくし、良好な埋め込み特
性を得るものである。第一の実施例の場合、前者の微細
な開口径を有する接続孔に対しては、例えばタングステ
ン（Ｗ）の様に良好な埋め込み特性を持った導電体を、
また後者の等方性エッチングで開口した、より確実な電
気的接続特性が要求される接続孔に対しては、例えばア
ルミニウム（Ａｌ）の様に低抵抗率の特性に優れた導電
体を埋め込む事で微細化と埋め込み特性及び電気的特性
の最適化を計ることが可能となる。
分けることで、各接続孔に要求される微細化，埋め込み
特性，電気的特性に応じた最適化を可能とするものであ
る。つまり、近年の半導体記憶装置における接続孔は、
狭い間隔で微細な開口径を必要とする為、異方性エッチ
ングが適しているが、上部電極上の層間絶縁膜に開口す
る上部電極に対する接続孔のように多くのビット情報に
影響する重要な接続孔は、より確実に開口する必要があ
る為、上記のように等方性エッチング技術を用いること
で接続孔のアスペクト比を小さくし、良好な埋め込み特
性を得るものである。第一の実施例の場合、前者の微細
な開口径を有する接続孔に対しては、例えばタングステ
ン（Ｗ）の様に良好な埋め込み特性を持った導電体を、
また後者の等方性エッチングで開口した、より確実な電
気的接続特性が要求される接続孔に対しては、例えばア
ルミニウム（Ａｌ）の様に低抵抗率の特性に優れた導電
体を埋め込む事で微細化と埋め込み特性及び電気的特性
の最適化を計ることが可能となる。
【００２７】次に、第２の実施例について、第８図を参
照して説明する。図８は、本発明の第２の実施例に係る
スタックト・キャパシタを有するＤＲＡＭの断面構造図
である。
照して説明する。図８は、本発明の第２の実施例に係る
スタックト・キャパシタを有するＤＲＡＭの断面構造図
である。
【００２８】第２の実施例の特徴は、キャパシタ上部電
極（セルプレート）１５ａ，１５ｂ上に形成される層間
絶縁膜と配線が埋め込み配線の構造を取っていることで
ある。キャパシタ上部電極（セルプレート）１５ｂと導
電層（第１の配線層）２３ｂに挟まれた層間絶縁膜１６
が等方的な開口部を持つ接続孔３０を有していること、
及びキャパシタ上部電極（セルプレート）１５ｂがキャ
パシタ保護ダイオードＤＤを介して半導体基板１と電気
的に接続されていることは第１の実施例と同様である。
極（セルプレート）１５ａ，１５ｂ上に形成される層間
絶縁膜と配線が埋め込み配線の構造を取っていることで
ある。キャパシタ上部電極（セルプレート）１５ｂと導
電層（第１の配線層）２３ｂに挟まれた層間絶縁膜１６
が等方的な開口部を持つ接続孔３０を有していること、
及びキャパシタ上部電極（セルプレート）１５ｂがキャ
パシタ保護ダイオードＤＤを介して半導体基板１と電気
的に接続されていることは第１の実施例と同様である。
【００２９】図９〜図１２は、図８に示した第２の実施
例に係るＤＲＡＭの製造方法に係る各工程段階の断面構
造図である。図９に至る工程は第１の実施例における図
５迄と同じである。
例に係るＤＲＡＭの製造方法に係る各工程段階の断面構
造図である。図９に至る工程は第１の実施例における図
５迄と同じである。
【００３０】以降、埋め込み配線工程を施す。つまり、
図１０に示した様に層間絶縁膜３１を被膜する。第１の
実施例とは異なり、この段階では、まだキャパシタ上部
電極（セルプレート）１５ｂ上への接続孔３０は形成さ
れていない。次に配線溝３２を、通常のリソグラフィー
法とエッチング技術（ＲＩＥ）を用いて形成する。この
時、配線溝３２の深度は少なくとも層間絶縁膜３１の膜
厚よりも深くし、既に形成されている埋め込み電極２０
の上面が露出するようにする。
図１０に示した様に層間絶縁膜３１を被膜する。第１の
実施例とは異なり、この段階では、まだキャパシタ上部
電極（セルプレート）１５ｂ上への接続孔３０は形成さ
れていない。次に配線溝３２を、通常のリソグラフィー
法とエッチング技術（ＲＩＥ）を用いて形成する。この
時、配線溝３２の深度は少なくとも層間絶縁膜３１の膜
厚よりも深くし、既に形成されている埋め込み電極２０
の上面が露出するようにする。
【００３１】次に、図１１においてキャパシタ上部電極
（セルプレート）１５ｂへの接続孔３０開口の為のリソ
グラフィを施した後、第１の実施例と同様、例えばウェ
ットエッチング若しくはＣＤＥ等、反応性イオンの衝突
のない等方性エッチングを用いて接続孔３０を形成す
る。
（セルプレート）１５ｂへの接続孔３０開口の為のリソ
グラフィを施した後、第１の実施例と同様、例えばウェ
ットエッチング若しくはＣＤＥ等、反応性イオンの衝突
のない等方性エッチングを用いて接続孔３０を形成す
る。
【００３２】尚、一般の埋め込み配線工程においては、
上記配線溝と接続孔の形成工程順は任意であるが、第２
の実施例においては、接続孔を先に開口してしまうと、
次に施される配線溝の工程はキャパシタ上部電極（セル
プレート）がＲＩＥにより反応性イオンの衝突を受けて
しまう為、上記の順に施されなければならない。
上記配線溝と接続孔の形成工程順は任意であるが、第２
の実施例においては、接続孔を先に開口してしまうと、
次に施される配線溝の工程はキャパシタ上部電極（セル
プレート）がＲＩＥにより反応性イオンの衝突を受けて
しまう為、上記の順に施されなければならない。
【００３３】次に、バリアメタル層２１を堆積した後、
導電層（アルミニウム）２２を堆積し、リフローした
後、層間絶縁膜３１をストッパーとしてＣＭＰを行い、
導電層（配線層）２３ａ，２３ｂを形成する。この時、
キャパシタ上部電極（セルプレート）１５ｂと保護ダイ
オードＤＤとが電気的に接続される。
導電層（アルミニウム）２２を堆積し、リフローした
後、層間絶縁膜３１をストッパーとしてＣＭＰを行い、
導電層（配線層）２３ａ，２３ｂを形成する。この時、
キャパシタ上部電極（セルプレート）１５ｂと保護ダイ
オードＤＤとが電気的に接続される。
【００３４】次に図１２に示す様に層間絶縁間２４を堆
積し、リソグラフィー法とエッチング技術（ＲＩＥ）を
用いて第２の埋め込み導電層（配線層）となる配線溝３
３及び接続孔２５を形成する。次に、バリアメタル層２
６を堆積した後、さらに導電層２７を堆積しリフローし
た後、層間絶縁膜２４をストッパーとしてＣＭＰを行
い、第２の埋め込み導電層である配線層３４を形成す
る。
積し、リソグラフィー法とエッチング技術（ＲＩＥ）を
用いて第２の埋め込み導電層（配線層）となる配線溝３
３及び接続孔２５を形成する。次に、バリアメタル層２
６を堆積した後、さらに導電層２７を堆積しリフローし
た後、層間絶縁膜２４をストッパーとしてＣＭＰを行
い、第２の埋め込み導電層である配線層３４を形成す
る。
【００３５】この様に、第２の実施例が第１の実施例と
異なる点は、埋め込み配線工程を適用することであり、
図９における埋め込み電極２０を形成した後、層間絶縁
膜３１を堆積し、第１の埋め込み導電層（配線層）が埋
め込まれる配線溝３２を形成してから、加速イオンの衝
突のない等方性エッチングを用いてキャパシタ上部電極
（セルプレート）１５ｂへの接続孔３０を形成した後に
導電層２２を堆積してＣＭＰを施すことによりキャパシ
タ上部電極（セルプレート）１５ｂと保護ダイオードＤ
Ｄを電気的に接続することが特徴である。
異なる点は、埋め込み配線工程を適用することであり、
図９における埋め込み電極２０を形成した後、層間絶縁
膜３１を堆積し、第１の埋め込み導電層（配線層）が埋
め込まれる配線溝３２を形成してから、加速イオンの衝
突のない等方性エッチングを用いてキャパシタ上部電極
（セルプレート）１５ｂへの接続孔３０を形成した後に
導電層２２を堆積してＣＭＰを施すことによりキャパシ
タ上部電極（セルプレート）１５ｂと保護ダイオードＤ
Ｄを電気的に接続することが特徴である。
【００３６】上記の工程により、第２の実施例では、前
述の第１の実施例における第１，第２，第３の効果に加
えて優れた平坦性の効果が得られ、また埋め込み導電層
（第１の配線層）２３ｂの内部を導電層２２で確実に埋
め込むことにより、信頼度の高い電気的な接続性を確保
することが出来る。この為、半導体記憶装置の高集積化
に伴い微細化が進んでも、所望の導電層を接続孔を介し
て確実に電気的に接続することができるため、歩留まり
と信頼性の高い半導体記憶装置とその製造方法を提供す
ることが可能である。
述の第１の実施例における第１，第２，第３の効果に加
えて優れた平坦性の効果が得られ、また埋め込み導電層
（第１の配線層）２３ｂの内部を導電層２２で確実に埋
め込むことにより、信頼度の高い電気的な接続性を確保
することが出来る。この為、半導体記憶装置の高集積化
に伴い微細化が進んでも、所望の導電層を接続孔を介し
て確実に電気的に接続することができるため、歩留まり
と信頼性の高い半導体記憶装置とその製造方法を提供す
ることが可能である。
【００３７】次に、本発明の第３の実施例について、第
１３図を参照して説明する。図１３は、第３の実施例に
係るスタックト・キャパシタを有するＤＲＡＭの断面構
造図である。
１３図を参照して説明する。図１３は、第３の実施例に
係るスタックト・キャパシタを有するＤＲＡＭの断面構
造図である。
【００３８】第３の実施例の特徴は、キャパシタ上部電
極（セルプレート）１５ｂと導電層（第１の配線層）２
３ｂ間の層間絶縁膜１６の下部付近が、ウェットエッチ
ング若しくはＣＤＥ等の加速イオンの衝突がなくキャパ
シタ上部電極（セルプレート）１５ｂに電気的変位を与
えない等方性エッチングにより形成され、上部付近が異
方性エッチングにより形成されていることである。キャ
パシタ上部電極（セルプレート）１５ｂがキャパシタ保
護ダイオードＤＤを介して半導体基板１と電気的に接続
されていることは第１の実施例と同様である。
極（セルプレート）１５ｂと導電層（第１の配線層）２
３ｂ間の層間絶縁膜１６の下部付近が、ウェットエッチ
ング若しくはＣＤＥ等の加速イオンの衝突がなくキャパ
シタ上部電極（セルプレート）１５ｂに電気的変位を与
えない等方性エッチングにより形成され、上部付近が異
方性エッチングにより形成されていることである。キャ
パシタ上部電極（セルプレート）１５ｂがキャパシタ保
護ダイオードＤＤを介して半導体基板１と電気的に接続
されていることは第１の実施例と同様である。
【００３９】図１４〜図１７は、図１３に示した第３の
実施例に係るＤＲＡＭの製造方法に係る各工程段階の断
面構造図である。図１４に至る工程は、第１の実施例に
おける図５迄と同じである。
実施例に係るＤＲＡＭの製造方法に係る各工程段階の断
面構造図である。図１４に至る工程は、第１の実施例に
おける図５迄と同じである。
【００４０】次に図１５に示す様に、キャパシタ上部電
極（セルプレート）１５ｂへの接続孔３０開口の為のリ
ソグラフィを施した後、本実施例では、上部付近を異方
性エッチングにより形成する。
極（セルプレート）１５ｂへの接続孔３０開口の為のリ
ソグラフィを施した後、本実施例では、上部付近を異方
性エッチングにより形成する。
【００４１】次に図１６に示す様に下部付近をウェット
エッチング若しくはＣＤＥ等、反応性イオンの衝突のな
い等方性エッチングを用いて形成し、従来例と同様、Ｔ
ｉ／ＴｉＮの積層膜からなるバリアメタル層３５を堆積
した後、タングステン（Ｗ）等の導電層３６を堆積し、
ＣＭＰにより埋め込み電極３７を形成する。 次に第一
の実施例と同様、導電層（第１の配線層）２３ｂをキャ
パシタ上部電極（セルプレート）１５ｂと埋め込み電極
２０が電気的に接続する様に形成する。以降の工程は従
来例と同じである。以上説明した第３の実施例において
も、第１の実施例における第１，第２，第３の効果と同
様の効果を得る事ができる。
エッチング若しくはＣＤＥ等、反応性イオンの衝突のな
い等方性エッチングを用いて形成し、従来例と同様、Ｔ
ｉ／ＴｉＮの積層膜からなるバリアメタル層３５を堆積
した後、タングステン（Ｗ）等の導電層３６を堆積し、
ＣＭＰにより埋め込み電極３７を形成する。 次に第一
の実施例と同様、導電層（第１の配線層）２３ｂをキャ
パシタ上部電極（セルプレート）１５ｂと埋め込み電極
２０が電気的に接続する様に形成する。以降の工程は従
来例と同じである。以上説明した第３の実施例において
も、第１の実施例における第１，第２，第３の効果と同
様の効果を得る事ができる。
【００４２】尚、第３の実施例においては、図４の工程
後の上部電極（セルプレート）１５ｂ上に薄い窒化膜を
形成し、これを接続孔１７の上部を異方性エッチングす
る際のエッチングストッパーとして用い，さらに上記薄
い窒化膜のみを選択的に等方性エッチングすることで、
別々に行われていた接続孔１７開口用と接続孔３０開口
用のリソグラフィ工程，バリアメタル層の堆積工程，タ
ングステン（Ｗ）の積層工程及びＣＭＰ工程が共通化で
き、これらの工程を減らす事が可能となる。この際、増
える工程は窒化膜の被膜工程とＲＩＥ工程のみである。
上記窒化膜の形成手段は、例えば図４の工程後に上部電
極（セルプレート）１５ｂ上に例えば薄い窒化膜を堆積
し、リソグラフィとＲＩＥにより窒化膜を加工し、窒化
膜をマスクとして上部電極（セルプレート）１５ｂのＲ
ＩＥを施すものである。また、上記の接続孔１７開口と
接続孔３０開口の共通化工程において、リソグラフィ後
のＲＩＥ時には、接続孔３０下部の上部電極（セルプレ
ート）１５ｂは上記窒化膜に保護される為ダメージを受
けず、尚且つその後のウェットエッチングを、窒化膜が
選択的にエッチングされて酸化膜がエッチングされない
条件で行う事により上記工程の共通化を可能とするもの
である。
後の上部電極（セルプレート）１５ｂ上に薄い窒化膜を
形成し、これを接続孔１７の上部を異方性エッチングす
る際のエッチングストッパーとして用い，さらに上記薄
い窒化膜のみを選択的に等方性エッチングすることで、
別々に行われていた接続孔１７開口用と接続孔３０開口
用のリソグラフィ工程，バリアメタル層の堆積工程，タ
ングステン（Ｗ）の積層工程及びＣＭＰ工程が共通化で
き、これらの工程を減らす事が可能となる。この際、増
える工程は窒化膜の被膜工程とＲＩＥ工程のみである。
上記窒化膜の形成手段は、例えば図４の工程後に上部電
極（セルプレート）１５ｂ上に例えば薄い窒化膜を堆積
し、リソグラフィとＲＩＥにより窒化膜を加工し、窒化
膜をマスクとして上部電極（セルプレート）１５ｂのＲ
ＩＥを施すものである。また、上記の接続孔１７開口と
接続孔３０開口の共通化工程において、リソグラフィ後
のＲＩＥ時には、接続孔３０下部の上部電極（セルプレ
ート）１５ｂは上記窒化膜に保護される為ダメージを受
けず、尚且つその後のウェットエッチングを、窒化膜が
選択的にエッチングされて酸化膜がエッチングされない
条件で行う事により上記工程の共通化を可能とするもの
である。
【００４３】以上、第１，第２及び第３の実施例におけ
るキャパシタ上部電極（セルプレート）１５ａ，１５ｂ
及びキャパシタ蓄積電極（ストレージノード）１３は、
Ｒｕ，Ｐｔ，Ｒｅ，Ｏｓ，Ｒｈ，Ｉｒ及びこれらの酸化
物，あるいはこれらの合金及びその酸化物，Ｗ，Ｎｂ，
Ａｌ，Ｔｉ，Ｔａ，Ｍｏ，Ｃｕ，ＷＮ，ＮｂＮ，Ｔｉ
Ｎ，ＴａＮ，Ｐｄ等によって形成され、また前記誘電体
膜１４は、（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＢａＴｉＯ3 ，Ｓ
ｒＴｉＯ3 ，ＰｂＺｒＯ3 ，ＬｉＮｂＯ3 ，Ｂｉ4 Ｔｉ
3 Ｏ12，Ｔａ2 Ｏ5 等によって形成されている。
るキャパシタ上部電極（セルプレート）１５ａ，１５ｂ
及びキャパシタ蓄積電極（ストレージノード）１３は、
Ｒｕ，Ｐｔ，Ｒｅ，Ｏｓ，Ｒｈ，Ｉｒ及びこれらの酸化
物，あるいはこれらの合金及びその酸化物，Ｗ，Ｎｂ，
Ａｌ，Ｔｉ，Ｔａ，Ｍｏ，Ｃｕ，ＷＮ，ＮｂＮ，Ｔｉ
Ｎ，ＴａＮ，Ｐｄ等によって形成され、また前記誘電体
膜１４は、（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＢａＴｉＯ3 ，Ｓ
ｒＴｉＯ3 ，ＰｂＺｒＯ3 ，ＬｉＮｂＯ3 ，Ｂｉ4 Ｔｉ
3 Ｏ12，Ｔａ2 Ｏ5 等によって形成されている。
【００４４】ここで、一般にキャパシタの容量はＣ= ε
×Ｓ／ｄ（ε：誘電率，Ｓ：電極面積，ｄ：キャパシタ
誘電体膜厚）で与えられ、この式によれば、容量を増や
す為には、誘電率を大きくするか、電極面積を増やす
か、キャパシタ誘電体膜厚を薄くすることが考えらる。
従って、この式のファクターに関与する材料，膜構成等
の変形は可能である。例えば、誘電率を大きくする為の
手段として上記の各種膜が適用試行されている。よっ
て、他の強誘電体膜或いは高誘電率膜を用いることも十
分可能であるし、また従来のＳｉＯ2 ( シリコン酸化
膜）やＳｉ3 Ｎ4 （シリコン窒化膜）或いはそれらの多
層膜構造も適用可能である。
×Ｓ／ｄ（ε：誘電率，Ｓ：電極面積，ｄ：キャパシタ
誘電体膜厚）で与えられ、この式によれば、容量を増や
す為には、誘電率を大きくするか、電極面積を増やす
か、キャパシタ誘電体膜厚を薄くすることが考えらる。
従って、この式のファクターに関与する材料，膜構成等
の変形は可能である。例えば、誘電率を大きくする為の
手段として上記の各種膜が適用試行されている。よっ
て、他の強誘電体膜或いは高誘電率膜を用いることも十
分可能であるし、また従来のＳｉＯ2 ( シリコン酸化
膜）やＳｉ3 Ｎ4 （シリコン窒化膜）或いはそれらの多
層膜構造も適用可能である。
【００４５】また、上記第１の実施例，第２の実施例に
おいて埋め込む導電層の材質として、キャパシタ上部電
極（セルプレート）１５ｂ上の接続孔に対してはアルミ
ニウムを、またビット線１０ａを形成する際に周辺回路
領域に形成される導電層（第２の配線層）１０ｂ上の接
続孔に対してはタングステンを用いているが、これはア
ルミニウムの低抵抗性とタングステンの良好な埋め込み
性を各々の接続孔に求められる特性に応じて適用したも
のであり、他の材質の適用も可能である。 さらに、以
下の様な種々の変形が容易に考えられる。つまり、本電
極面積を増やす為には今回例に示した円筒型の電極形状
以外にも厚膜型，フィン型等、他の形状にも適用可能で
あり、電極表面を粗面化する等との組み合わせを含むこ
とは言うまでもない。
おいて埋め込む導電層の材質として、キャパシタ上部電
極（セルプレート）１５ｂ上の接続孔に対してはアルミ
ニウムを、またビット線１０ａを形成する際に周辺回路
領域に形成される導電層（第２の配線層）１０ｂ上の接
続孔に対してはタングステンを用いているが、これはア
ルミニウムの低抵抗性とタングステンの良好な埋め込み
性を各々の接続孔に求められる特性に応じて適用したも
のであり、他の材質の適用も可能である。 さらに、以
下の様な種々の変形が容易に考えられる。つまり、本電
極面積を増やす為には今回例に示した円筒型の電極形状
以外にも厚膜型，フィン型等、他の形状にも適用可能で
あり、電極表面を粗面化する等との組み合わせを含むこ
とは言うまでもない。
【００４６】以上、上記の材料，材料の組成比，導伝
型，構造の位置関係や工程の前後関係等は本発明の技術
的思想に基いて種々に変形させることが可能であり、例
えば絶縁膜，キャパシタ上部電極（セルプレート），キ
ャパシタ蓄積電極（ストレージノード電極），キャパシ
タ誘電体膜或いは周辺回路の配線等の材料置換、バリア
メタル層等の有り無し、処理の追加、メモリーセル領域
と周辺回路領域に対する各素子の従属関係又は接続関係
又は位置関係、或いはＣＯＢ以外の構造等やダイオード
の構造等上記した例に限定されるものではない。
型，構造の位置関係や工程の前後関係等は本発明の技術
的思想に基いて種々に変形させることが可能であり、例
えば絶縁膜，キャパシタ上部電極（セルプレート），キ
ャパシタ蓄積電極（ストレージノード電極），キャパシ
タ誘電体膜或いは周辺回路の配線等の材料置換、バリア
メタル層等の有り無し、処理の追加、メモリーセル領域
と周辺回路領域に対する各素子の従属関係又は接続関係
又は位置関係、或いはＣＯＢ以外の構造等やダイオード
の構造等上記した例に限定されるものではない。
【００４７】また、本発明はＤＲＡＭ以外にも適用可能
であり、スタックトタイプに限らず例えば深度の異なる
複数個の接続孔を同一の層間膜表面を間口として形成す
る構造、或いは深度の異なる複数個の接続孔を同一の方
法で同時に接続孔を開口する工程に対し、個々の接続孔
のオーバーエッチング量を適正化する必要がある場合等
にも適用可能である。
であり、スタックトタイプに限らず例えば深度の異なる
複数個の接続孔を同一の層間膜表面を間口として形成す
る構造、或いは深度の異なる複数個の接続孔を同一の方
法で同時に接続孔を開口する工程に対し、個々の接続孔
のオーバーエッチング量を適正化する必要がある場合等
にも適用可能である。
【００４８】
【発明の効果】上述した様に本発明によれば、深さなど
異なる接続孔の開口工程において、オーバーエッチング
量のファクターを最適化することができるので、エッチ
ングによるダメージの制御が可能となる。また、キャパ
シタ上部電極（セルプレート）への接続孔開口部に適用
することにより、キャパシタ上部電極（セルプレート）
の電気的変位を回避することが可能となり、キャパシタ
誘電体膜への損傷を低減し、歩留まりと信頼性の高い半
導体記憶装置を実現することができる。
異なる接続孔の開口工程において、オーバーエッチング
量のファクターを最適化することができるので、エッチ
ングによるダメージの制御が可能となる。また、キャパ
シタ上部電極（セルプレート）への接続孔開口部に適用
することにより、キャパシタ上部電極（セルプレート）
の電気的変位を回避することが可能となり、キャパシタ
誘電体膜への損傷を低減し、歩留まりと信頼性の高い半
導体記憶装置を実現することができる。
【図１】本発明の第１の実施例に係るスタックト・キャ
パシタを有するＤＲＡＭの断面構造図である。
パシタを有するＤＲＡＭの断面構造図である。
【図２】図１に示した第１の実施例に係るＤＲＡＭの製
造方法に係る一工程段階の断面構造図である。
造方法に係る一工程段階の断面構造図である。
【図３】同製造方法に係る後続の一工程段階の断面構造
図である。
図である。
【図４】同製造方法に係る後続の一工程段階の断面構造
図である。
図である。
【図５】同製造方法に係る後続の一工程段階の断面構造
図である。
図である。
【図６】同製造方法に係る後続の一工程段階の断面構造
図である。
図である。
【図７】同製造方法に係る後続の一工程段階の断面構造
図である。
図である。
【図８】本発明の第２の実施例に係るスタックト・キャ
パシタを有するＤＲＡＭの断面構造図である。
パシタを有するＤＲＡＭの断面構造図である。
【図９】図８に示した第２の実施例に係るＤＲＡＭの製
造方法に係る一工程段階の断面構造図である。
造方法に係る一工程段階の断面構造図である。
【図１０】同製造方法に係る後続の一工程段階の断面構
造図である。
造図である。
【図１１】同製造方法に係る後続の一工程段階の断面構
造図である。
造図である。
【図１２】同製造方法に係る後続の一工程段階の断面構
造図である。
造図である。
【図１３】本発明の第３の実施例に係るスタックト・キ
ャパシタを有するＤＲＡＭの断面構造図である。
ャパシタを有するＤＲＡＭの断面構造図である。
【図１４】図１３に示した第１の実施例に係るＤＲＡＭ
の製造方法に係る一工程段階の断面構造図である。
の製造方法に係る一工程段階の断面構造図である。
【図１５】同製造方法に係る後続の一工程段階の断面構
造図である。
造図である。
【図１６】同製造方法に係る後続の一工程段階の断面構
造図である。
造図である。
【図１７】同製造方法に係る後続の一工程段階の断面構
造図である。
造図である。
【図１８】従来例に係るスタックト・キャパシタを有す
るＤＲＡＭの断面構造図である。
るＤＲＡＭの断面構造図である。
【図１９】同製造方法に係る後続の一工程段階の断面構
造図である。
造図である。
【図２０】同製造方法に係る後続の一工程段階の断面構
造図である。
造図である。
【図２１】同製造方法に係る後続の一工程段階の断面構
造図である。
造図である。
【図２２】同製造方法に係る後続の一工程段階の断面構
造図である。
造図である。
【図２３】同製造方法に係る後続の一工程段階の断面構
造図である。
造図である。
【図２４】同製造方法に係る後続の一工程段階の断面構
造図である。
造図である。
１：半導体基板 ２：素子分離領域 ３：ゲート酸化膜 ４ａ：ゲート電極（ワード線） ４ｂ：ワード線（ゲート電極） ５ａ：Ｎ型ソース／ドレイン領域 ５ｂ：Ｎ型領域 ６：絶縁膜 ７，２０，３７：埋め込み電極 ８，１１，１６，２４，３１：層間絶縁膜 ９ａ，９ｂ，１２，１７，２５，３０：接続孔 １０ａ：ビット線 １０ｂ：導電層（第２の配線層） １３：キャパシタ蓄積電極（ストレージノード電極） １４：キャパシタ誘電体膜 １５ａ，１５ｂ：キャパシタ上部電極（セルプレート） １８，２１，２６，３５：バリアメタル層 １９，３６：導電層（タングステン） ２２，２７：導電層（アルミニウム） ２３ａ，２８，３４：導電層（配線層） ２３ｂ：導電層（第１の配線層） ２９：保護膜 ３２，３３：配線溝
Claims (14)
- 【請求項１】半導体基板の主表面上に、第１の接続孔を
介して上下に接続される２つの導電層と、前記２つの導
電層の内上方の導電層に接続された第２の接続孔を備
え、前記第１の接続孔と前記下方の導電層とが接する面
における接続孔の前記主表面に対する内壁傾斜角が、前
記第２の接続孔が下層と接する面における接続孔の前記
主表面に対する内壁傾斜角よりも小さいことを特徴とす
る半導体記憶装置。 - 【請求項２】前記下方の導電層は、誘電体膜を介して互
いに対向するように形成されているキャパシタ電極のう
ちの一方として機能することを特徴とする前記請求項１
記載の半導体記憶装置。 - 【請求項３】半導体基板の主表面上に、キャパシタ蓄積
電極と、前記キャパシタ蓄積電極上にキャパシタ誘電体
膜を介して設けられたキャパシタ上部電極と、前記キャ
パシタ上部電極と第１の接続孔を介して接続される第１
の配線層と、前記第１の配線層より下方に位置し、前記
第１の配線層と第２の接続孔を介して接続する第２の配
線層を備え、前記キャパシタ上部電極と接する面におけ
る第１の接続孔の前記主表面に対する内壁傾斜角が、前
記第２の配線層と接する面における第２の接続孔の前記
主表面に対する内壁傾斜角よりも小さいことを特徴とす
る半導体記憶装置。 - 【請求項４】半導体基板の主表面上に、キャパシタ蓄積
電極と、前記キャパシタ蓄積電極上にキャパシタ誘電体
膜を介して設けられたキャパシタ上部電極と、前記キャ
パシタ上部電極と第１の接続孔を介して接続される第１
の配線層と、前記第１の配線層と第２の接続孔を介して
半導体基板が接続される構造を備え、前記キャパシタ上
部電極と接する面における第１の接続孔の前記主表面に
対する内壁傾斜角が、前記半導体基板と接する面におけ
る第２の接続孔の前記主表面に対する内壁傾斜角よりも
小さいことを特徴とする半導体記憶装置。 - 【請求項５】前記上方の導電層を前記半導体基板と電気
的に接続する機能を備えていることを特徴とする前記請
求項１乃至２記載の半導体記憶装置。 - 【請求項６】前記キャパシタ上部電極を前記半導体基板
と電気的に接続する機能を備えていることを特徴とする
前記請求項３乃至４記載の半導体記憶装置。 - 【請求項７】前記の電気的に接続する機能は保護ダイオ
ードから構成されていることを特徴とする、前記請求項
６記載の半導体記憶装置。 - 【請求項８】前記第１の接続孔の内部に埋め込まれた導
電層と、前記第２の接続孔の内部に埋め込まれた導電層
とが異なる材質であることを特徴とする前記請求項１乃
至７記載の半導体記憶装置。 - 【請求項９】第２導伝型の領域を有する半導体基板上の
主表面に、少なくともゲート電極を形成する工程と、前
記ゲート電極をマスクとして前記第２導伝型の領域に第
１導伝型からなるソース／ドレイン領域を形成する工程
と、前記ゲート電極に絶縁膜を形成する工程と、前記ソ
ース／ドレイン領域の一方と接続するビット線を形成す
る工程と、前記ソース／ドレイン領域の一方と接続する
キャパシタ蓄積電極を形成する工程と、前記キャパシタ
蓄積電極上にキャパシタ誘電体膜を介してキャパシタ上
部電極を形成する工程と、前記キャパシタ上部電極上に
層間絶縁膜を形成する工程を含み、前記層間絶縁膜の少
なくとも下部付近をキャパシタ上部電極が電気的変位を
伴わないエッチングにより接続孔を形成し、少なくとも
前記層間絶縁膜を含む少なくとも１つ以上の接続孔形成
工程であって前記接続孔とは異なる接続孔における層間
絶縁膜の下部付近を、異方性のエッチングにより開口す
ることを特徴とする半導体記憶装置の製造方法。 - 【請求項１０】トランジスタの一方の不純物領域に接続
されているキャパシタ上部電極上の層間絶縁膜の少なく
とも下部付近をキャパシタ上部電極が電気的変位を伴わ
ないエッチングにより開口し、前記層間絶縁膜の少なく
とも一部を異方性のエッチングにより開口することを特
徴とする半導体記憶装置の製造方法。 - 【請求項１１】前記電気的変位を伴わないエッチングと
して等方性のエッチングを用いることを特徴とする前記
請求項９乃至１０記載の半導体記憶装置の製造方法。 - 【請求項１２】前記キャパシタ上部電極を前記半導体基
板と電気的に接続する工程を含むことを特徴とする前記
請求項１１記載の半導体記憶装置の製造方法。 - 【請求項１３】前記の電気的に接続する工程は保護ダイ
オードの形成工程を含むことを特徴とする、前記請求項
１２記載の半導体記憶装置の製造方法。 - 【請求項１４】前記第１の接続孔の内部と前記第２の接
続孔の内部に異なる材質の導電層を埋め込む工程を含む
ことを特徴とする前記請求項９乃至１３記載の半導体記
憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9190802A JPH1140765A (ja) | 1997-07-16 | 1997-07-16 | 半導体記憶装置及びその製造方法 |
| US09/115,228 US6020643A (en) | 1997-07-16 | 1998-07-14 | Semiconductor memory device having contact holes of differing structure |
| US09/456,990 US6197675B1 (en) | 1997-07-16 | 1999-12-07 | Manufacturing method for semiconductor device having contact holes of different structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9190802A JPH1140765A (ja) | 1997-07-16 | 1997-07-16 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140765A true JPH1140765A (ja) | 1999-02-12 |
Family
ID=16263994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9190802A Pending JPH1140765A (ja) | 1997-07-16 | 1997-07-16 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6020643A (ja) |
| JP (1) | JPH1140765A (ja) |
Cited By (3)
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| JP2009135310A (ja) * | 2007-11-30 | 2009-06-18 | Tdk Corp | 薄膜コンデンサ及びその製造方法 |
| JP2012038978A (ja) * | 2010-08-09 | 2012-02-23 | Renesas Electronics Corp | 半導体装置、及び半導体装置の製造方法 |
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- 1997-07-16 JP JP9190802A patent/JPH1140765A/ja active Pending
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1998
- 1998-07-14 US US09/115,228 patent/US6020643A/en not_active Expired - Lifetime
-
1999
- 1999-12-07 US US09/456,990 patent/US6197675B1/en not_active Expired - Fee Related
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| US6020643A (en) | 2000-02-01 |
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