JP2000200886A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ロジック混載ＤＲＡＭのロジック部に形成さ
れるＭＩＳＦＥＴの寄生抵抗を低減することによって、
半導体集積回路装置の動作特性の低下を防止することの
できる技術を提供する。 【解決手段】 ロジック部において、ＭＩＳＦＥＴのゲ
ート電極５の上層に形成された絶縁層に、ソースを構成
するｎ+ 型半導体領域に達する複数のコンタクトホール
１１ａ〜１１ｃと、ドレインを構成するｎ+ 型半導体領
域に達する複数のコンタクトホール１１ｄ〜１１ｆとを
開孔し、ビット線と同一層の導電膜ＢＬ1によって、上
記複数のコンタクトホール１１ａ〜１１ｃを通してソー
スを構成するｎ+ 型半導体領域をシャントし、また、ビ
ット線と同一層の導電膜ＢＬ2 によって、上記複数のコ
ンタクトホール１１ｄ〜１１ｆを通してドレインを構成
するｎ+ 型半導体領域をシャントする。
れるＭＩＳＦＥＴの寄生抵抗を低減することによって、
半導体集積回路装置の動作特性の低下を防止することの
できる技術を提供する。 【解決手段】 ロジック部において、ＭＩＳＦＥＴのゲ
ート電極５の上層に形成された絶縁層に、ソースを構成
するｎ+ 型半導体領域に達する複数のコンタクトホール
１１ａ〜１１ｃと、ドレインを構成するｎ+ 型半導体領
域に達する複数のコンタクトホール１１ｄ〜１１ｆとを
開孔し、ビット線と同一層の導電膜ＢＬ1によって、上
記複数のコンタクトホール１１ａ〜１１ｃを通してソー
スを構成するｎ+ 型半導体領域をシャントし、また、ビ
ット線と同一層の導電膜ＢＬ2 によって、上記複数のコ
ンタクトホール１１ｄ〜１１ｆを通してドレインを構成
するｎ+ 型半導体領域をシャントする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ロジック（Logic
：論理回路）とＤＲＡＭ（Dynamic Random Access Mem
ory）とが混載されたロジック混載ＤＲＡＭを有する半
導体集積回路装置に適用して有効な技術に関するもので
ある。
置およびその製造技術に関し、特に、ロジック（Logic
：論理回路）とＤＲＡＭ（Dynamic Random Access Mem
ory）とが混載されたロジック混載ＤＲＡＭを有する半
導体集積回路装置に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】ロジック−ＤＲＡＭ混載ＬＳＩ（Large
Scale Integrated Circuit）では、特にロジック部での
配線抵抗が回路の動作速度に大きな影響を与えるため、
配線材料としてはアルミニウム（Ａｌ）合金膜または銅
（Ｃｕ）膜などの低抵抗の金属膜が用いられている。配
線の厚さは例えば0.５〜1.０μｍ、シート抵抗は３５〜
７０ｍΩ／□である。
Scale Integrated Circuit）では、特にロジック部での
配線抵抗が回路の動作速度に大きな影響を与えるため、
配線材料としてはアルミニウム（Ａｌ）合金膜または銅
（Ｃｕ）膜などの低抵抗の金属膜が用いられている。配
線の厚さは例えば0.５〜1.０μｍ、シート抵抗は３５〜
７０ｍΩ／□である。
【０００３】しかしながら、フォトリソグラフィにおけ
る解像度またはエッチングにおける制御性などの加工プ
ロセスの制約から、配線間隔には下限があり、配線本数
には上限がある。従って、図７に示すように、ＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor ）のソース、ドレインを構成する半導体領域
上に複数本の配線Ｍ1 、Ｍ2 、Ｍ3 が通っていても、ソ
ースを構成する半導体領域上またはドレインを構成する
半導体領域上にコンタクトホール６７がそれぞれ１個し
か形成できない場合があり、ソース、ドレインの寄生抵
抗の増加によるＭＩＳＦＥＴの動作特性の低下、例えば
ドレイン電流の減少が懸念される。そこで、ソース、ド
レインを構成する半導体領域の表面をシリサイド化する
ことによって、ソース、ドレインの寄生抵抗を低減して
いる。
る解像度またはエッチングにおける制御性などの加工プ
ロセスの制約から、配線間隔には下限があり、配線本数
には上限がある。従って、図７に示すように、ＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor ）のソース、ドレインを構成する半導体領域
上に複数本の配線Ｍ1 、Ｍ2 、Ｍ3 が通っていても、ソ
ースを構成する半導体領域上またはドレインを構成する
半導体領域上にコンタクトホール６７がそれぞれ１個し
か形成できない場合があり、ソース、ドレインの寄生抵
抗の増加によるＭＩＳＦＥＴの動作特性の低下、例えば
ドレイン電流の減少が懸念される。そこで、ソース、ド
レインを構成する半導体領域の表面をシリサイド化する
ことによって、ソース、ドレインの寄生抵抗を低減して
いる。
【０００４】なお、ソース、ドレインを構成する半導体
領域の表面をシリサイド化したＭＩＳＦＥＴについて
は、例えば株式会社プレスジャーナル発行「月刊セミコ
ンダクターワールド（Semiconductor World ）」１９９
５年１２月号、Ｐ１５０の図１に記載されている。
領域の表面をシリサイド化したＭＩＳＦＥＴについて
は、例えば株式会社プレスジャーナル発行「月刊セミコ
ンダクターワールド（Semiconductor World ）」１９９
５年１２月号、Ｐ１５０の図１に記載されている。
【０００５】
【発明が解決しようとする課題】ロジック−ＤＲＡＭ混
載ＬＳＩにおいては、ロジック部のＭＩＳＦＥＴを形成
した後にＤＲＡＭ部の情報蓄積用容量素子が形成され
る。このため、情報蓄積用容量素子の形成時に半導体基
板に施される熱処理によって、ロジック部のＭＩＳＦＥ
Ｔのソース、ドレインを構成する半導体領域の表面に形
成されたシリサイド層の反応が進み、シリサイド層の剥
がれ、ソース、ドレインのシート抵抗の増加、ソース、
ドレインの接合リークの増加といった問題を起こす可能
性がある。
載ＬＳＩにおいては、ロジック部のＭＩＳＦＥＴを形成
した後にＤＲＡＭ部の情報蓄積用容量素子が形成され
る。このため、情報蓄積用容量素子の形成時に半導体基
板に施される熱処理によって、ロジック部のＭＩＳＦＥ
Ｔのソース、ドレインを構成する半導体領域の表面に形
成されたシリサイド層の反応が進み、シリサイド層の剥
がれ、ソース、ドレインのシート抵抗の増加、ソース、
ドレインの接合リークの増加といった問題を起こす可能
性がある。
【０００６】また、シリサイド層は、例えばチタン（Ｔ
ｉ）膜、コバルト（Ｃｏ）膜などの金属と半導体基板を
構成するシリコンとが反応して形成されるため、ＭＩＳ
ＦＥＴの高性能化に必須であるソース、ドレインの浅い
接合との整合性が悪い。シリサイド層の厚さを薄くして
上記整合性を向上させる方法が考えられるが、ソース、
ドレインの寄生抵抗が増加するという問題が生ずる。
ｉ）膜、コバルト（Ｃｏ）膜などの金属と半導体基板を
構成するシリコンとが反応して形成されるため、ＭＩＳ
ＦＥＴの高性能化に必須であるソース、ドレインの浅い
接合との整合性が悪い。シリサイド層の厚さを薄くして
上記整合性を向上させる方法が考えられるが、ソース、
ドレインの寄生抵抗が増加するという問題が生ずる。
【０００７】本発明の目的は、ＭＩＳＦＥＴの寄生抵抗
を低減することによって、半導体集積回路装置の動作特
性の低下を防止することのできる技術を提供することに
ある。
を低減することによって、半導体集積回路装置の動作特
性の低下を防止することのできる技術を提供することに
ある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ロジック混載Ｄ
ＲＡＭのロジック部において、ＭＩＳＦＥＴのゲート電
極の上層に形成された絶縁層に、ソースを構成する半導
体領域に達する第１の複数のコンタクトホールと、ドレ
インを構成する半導体領域に達する第２の複数のコンタ
クトホールとが開孔されており、ビット線と同一層の第
１の導電膜によって、上記第１の複数のコンタクトホー
ルを通してソースを構成する半導体領域がシャントさ
れ、また、ビット線と同一層の第２の導電膜によって、
上記第２の複数のコンタクトホールを通してドレインを
構成する半導体領域がシャントされているものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ロジック混載Ｄ
ＲＡＭのロジック部において、ＭＩＳＦＥＴのゲート電
極の上層に形成された絶縁層に、ソースを構成する半導
体領域に達する第１の複数のコンタクトホールと、ドレ
インを構成する半導体領域に達する第２の複数のコンタ
クトホールとが開孔されており、ビット線と同一層の第
１の導電膜によって、上記第１の複数のコンタクトホー
ルを通してソースを構成する半導体領域がシャントさ
れ、また、ビット線と同一層の第２の導電膜によって、
上記第２の複数のコンタクトホールを通してドレインを
構成する半導体領域がシャントされているものである。
【００１０】（２）また、本発明の半導体集積回路装置
の製造方法は、ロジック混載ＤＲＡＭのロジック部のＭ
ＩＳＦＥＴを形成する際、まず、半導体基板の主面にゲ
ート絶縁膜、ゲート電極および半導体領域によって構成
される一対のソース、ドレインからなるＭＩＳＦＥＴを
形成した後、このＭＩＳＦＥＴの上層に第１の絶縁層を
形成する。次に、第１の絶縁層に、ソースを構成する半
導体領域に達する第１の複数のコンタクトホールおよび
ドレインを構成する半導体領域に達する第２の複数のコ
ンタクトホールを開孔した後、第１の複数のコンタクト
ホールの内部および第２の複数のコンタクトホールの内
部にプラグを形成し、次いでビット線と同一層の第１の
導電膜によって、第１の複数のコンタクトホールの内部
のプラブを介してソースを構成する半導体領域をシャン
トし、同様にビット線と同一層の第２の導電膜によっ
て、第２の複数のコンタクトホールの内部のプラブを介
してドレインを構成する半導体領域をシャントする。次
に、ビット線の上層に第２の絶縁層を形成した後、この
第２の絶縁層に、第１の導電膜に達する第１のスルーホ
ールおよび第２の導電膜に達する第２のスルーホールを
開孔した後、第１のスルーホールの内部および第２のス
ルーホールの内部にプラグを形成し、次いで上層配線を
形成するものである。
の製造方法は、ロジック混載ＤＲＡＭのロジック部のＭ
ＩＳＦＥＴを形成する際、まず、半導体基板の主面にゲ
ート絶縁膜、ゲート電極および半導体領域によって構成
される一対のソース、ドレインからなるＭＩＳＦＥＴを
形成した後、このＭＩＳＦＥＴの上層に第１の絶縁層を
形成する。次に、第１の絶縁層に、ソースを構成する半
導体領域に達する第１の複数のコンタクトホールおよび
ドレインを構成する半導体領域に達する第２の複数のコ
ンタクトホールを開孔した後、第１の複数のコンタクト
ホールの内部および第２の複数のコンタクトホールの内
部にプラグを形成し、次いでビット線と同一層の第１の
導電膜によって、第１の複数のコンタクトホールの内部
のプラブを介してソースを構成する半導体領域をシャン
トし、同様にビット線と同一層の第２の導電膜によっ
て、第２の複数のコンタクトホールの内部のプラブを介
してドレインを構成する半導体領域をシャントする。次
に、ビット線の上層に第２の絶縁層を形成した後、この
第２の絶縁層に、第１の導電膜に達する第１のスルーホ
ールおよび第２の導電膜に達する第２のスルーホールを
開孔した後、第１のスルーホールの内部および第２のス
ルーホールの内部にプラグを形成し、次いで上層配線を
形成するものである。
【００１１】上記した手段によれば、ビット線と同一層
の第１の導電膜で第１の複数のコンタクトホールを通し
てＭＩＳＦＥＴのソースを構成する半導体領域をシャン
トし、同様に、ビット線と同一層の第２の導電膜で第２
の複数のコンタクトホールを通してＭＩＳＦＥＴのドレ
インを構成する半導体領域をシャントすることによっ
て、ＭＩＳＦＥＴのドレイン電流のほとんどはシャント
した第１の導電膜および第２の導電膜を流れるためソー
ス、ドレインの寄生抵抗が小さくなり、寄生抵抗による
ＭＩＳＦＥＴの動作特性の低下を防ぐことができる。さ
らに、寄生抵抗が小さくできることから、ソース、ドレ
インを構成する半導体領域の表面にシリサイド層を形成
する工程を削減することが可能となり、製造工程を簡略
化することができる。
の第１の導電膜で第１の複数のコンタクトホールを通し
てＭＩＳＦＥＴのソースを構成する半導体領域をシャン
トし、同様に、ビット線と同一層の第２の導電膜で第２
の複数のコンタクトホールを通してＭＩＳＦＥＴのドレ
インを構成する半導体領域をシャントすることによっ
て、ＭＩＳＦＥＴのドレイン電流のほとんどはシャント
した第１の導電膜および第２の導電膜を流れるためソー
ス、ドレインの寄生抵抗が小さくなり、寄生抵抗による
ＭＩＳＦＥＴの動作特性の低下を防ぐことができる。さ
らに、寄生抵抗が小さくできることから、ソース、ドレ
インを構成する半導体領域の表面にシリサイド層を形成
する工程を削減することが可能となり、製造工程を簡略
化することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１３】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１４】（実施の形態１）図１は、本発明の一実施
の形態であるロジック部のｎチャネル型ＭＩＳＦＥＴを
示す半導体基板の要部平面図であり、図２は、図１のＡ
−Ａ’線における半導体基板の要部断面図であり、図３
は、図１のＢ−Ｂ’線における半導体基板の要部断面図
である。
の形態であるロジック部のｎチャネル型ＭＩＳＦＥＴを
示す半導体基板の要部平面図であり、図２は、図１のＡ
−Ａ’線における半導体基板の要部断面図であり、図３
は、図１のＢ−Ｂ’線における半導体基板の要部断面図
である。
【００１５】ｐ型シリコン単結晶からなる半導体基板１
の主面には、ｐ型ウエル２が形成され、このｐ型ウエル
２の非活性領域の主面には分離領域３が形成されてい
る。ｎチャネル型ＭＩＳＦＥＴは、この分離領域３に囲
まれたｐ型ウエル２の活性領域の主面に形成されてい
る。
の主面には、ｐ型ウエル２が形成され、このｐ型ウエル
２の非活性領域の主面には分離領域３が形成されてい
る。ｎチャネル型ＭＩＳＦＥＴは、この分離領域３に囲
まれたｐ型ウエル２の活性領域の主面に形成されてい
る。
【００１６】ｎチャネル型ＭＩＳＦＥＴは、ゲート酸化
膜４、ゲート電極５、およびｎ- 型半導体領域６ａ、６
ｂとｎ+ 型半導体領域７ａ、７ｂとによって構成される
一対のソース、ドレインで構成されている。ゲート電極
５は、例えばリン（Ｐ）などのｎ型不純物がドープされ
た多結晶シリコン膜およびタングステンシリサイド（Ｗ
Ｓｉ2 ）膜が順次積層された構造を成している。
膜４、ゲート電極５、およびｎ- 型半導体領域６ａ、６
ｂとｎ+ 型半導体領域７ａ、７ｂとによって構成される
一対のソース、ドレインで構成されている。ゲート電極
５は、例えばリン（Ｐ）などのｎ型不純物がドープされ
た多結晶シリコン膜およびタングステンシリサイド（Ｗ
Ｓｉ2 ）膜が順次積層された構造を成している。
【００１７】上記ゲート電極５の上部には、絶縁膜８が
形成されている。この絶縁膜８は、例えば窒化シリコン
膜で構成されている。また、ゲート電極５のゲート長方
向の側壁には、サイドウォールスペーサ９が形成されて
いる。このサイドウォールスペーサ９は、例えば窒化シ
リコン膜で構成されている。
形成されている。この絶縁膜８は、例えば窒化シリコン
膜で構成されている。また、ゲート電極５のゲート長方
向の側壁には、サイドウォールスペーサ９が形成されて
いる。このサイドウォールスペーサ９は、例えば窒化シ
リコン膜で構成されている。
【００１８】上記絶縁膜８およびサイドウォールスペー
サ９の上層には、絶縁層１０が形成されており、この絶
縁層１０は、例えば窒化シリコン膜または酸化シリコン
膜からなる多層膜によって構成される。上記絶縁層１０
には、ソースの一部を構成するｎ+ 型半導体領域７ａに
達する複数のコンタクトホール１１ａ〜１１ｃ、ドレイ
ンの一部を構成するｎ+ 型半導体領域７ｂに達する複数
のコンタクトホール１１ｄ〜１１ｆおよびゲート電極５
に達するコンタクトホール１１ｇが開孔されており、コ
ンタクトホール１１ａ〜１１ｇの内部にはプラグ１２が
形成されている。プラグ１２は、例えばタングステン
（Ｗ）膜／窒化チタン（ＴｉＮ）膜／チタン（Ｔｉ）膜
によって構成されている。
サ９の上層には、絶縁層１０が形成されており、この絶
縁層１０は、例えば窒化シリコン膜または酸化シリコン
膜からなる多層膜によって構成される。上記絶縁層１０
には、ソースの一部を構成するｎ+ 型半導体領域７ａに
達する複数のコンタクトホール１１ａ〜１１ｃ、ドレイ
ンの一部を構成するｎ+ 型半導体領域７ｂに達する複数
のコンタクトホール１１ｄ〜１１ｆおよびゲート電極５
に達するコンタクトホール１１ｇが開孔されており、コ
ンタクトホール１１ａ〜１１ｇの内部にはプラグ１２が
形成されている。プラグ１２は、例えばタングステン
（Ｗ）膜／窒化チタン（ＴｉＮ）膜／チタン（Ｔｉ）膜
によって構成されている。
【００１９】ここで、図１に示すように、コンタクトホ
ール１１ａ〜１１ｃおよびコンタクトホール１１ｄ〜１
１ｆは、後の工程で形成される第１層配線のピッチと同
じピッチで配置したが、第１層配線のピッチよりも狭い
ピッチで配置してもよい。
ール１１ａ〜１１ｃおよびコンタクトホール１１ｄ〜１
１ｆは、後の工程で形成される第１層配線のピッチと同
じピッチで配置したが、第１層配線のピッチよりも狭い
ピッチで配置してもよい。
【００２０】絶縁層１０の上層には、ビット線と同一層
の導電膜ＢＬ1 〜ＢＬ3 が形成されており、導電膜ＢＬ
1 は、コンタクトホール１１ａ〜１１ｃを通してソース
の一部を構成するｎ+ 型半導体領域７ａに接続されると
同時に、コンタクトホール１１ａ〜１１ｃの内部のプラ
グ１２を介してソースの一部を構成するｎ+ 型半導体領
域７ａをシャントする。導電膜ＢＬ2 は、コンタクトホ
ール１１ｄ〜１１ｆを通してドレインの一部を構成する
ｎ+ 型半導体領域７ｂに接続されると同時に、コンタク
トホール１１ｄ〜１１ｆの内部のプラグ１２を介してド
レインの一部を構成するｎ+ 型半導体領域７ｂをシャン
トする。また、導電膜ＢＬ3 は、コンタクトホール１１
ｇの内部のプラグ１２を介してゲート電極５に接続され
る。導電膜ＢＬ1 〜ＢＬ3 は、高融点金属膜、例えばタ
ングステン（Ｗ）膜によって構成されている。
の導電膜ＢＬ1 〜ＢＬ3 が形成されており、導電膜ＢＬ
1 は、コンタクトホール１１ａ〜１１ｃを通してソース
の一部を構成するｎ+ 型半導体領域７ａに接続されると
同時に、コンタクトホール１１ａ〜１１ｃの内部のプラ
グ１２を介してソースの一部を構成するｎ+ 型半導体領
域７ａをシャントする。導電膜ＢＬ2 は、コンタクトホ
ール１１ｄ〜１１ｆを通してドレインの一部を構成する
ｎ+ 型半導体領域７ｂに接続されると同時に、コンタク
トホール１１ｄ〜１１ｆの内部のプラグ１２を介してド
レインの一部を構成するｎ+ 型半導体領域７ｂをシャン
トする。また、導電膜ＢＬ3 は、コンタクトホール１１
ｇの内部のプラグ１２を介してゲート電極５に接続され
る。導電膜ＢＬ1 〜ＢＬ3 は、高融点金属膜、例えばタ
ングステン（Ｗ）膜によって構成されている。
【００２１】導電膜ＢＬ1 〜ＢＬ3 の上部には、絶縁膜
１３が形成されている、また、導電膜ＢＬ1 〜ＢＬ3 の
側壁には、サイドウォールスペーサ１４が形成されてい
る。絶縁膜１３およびサイドウォールスペーサ１４は、
例えば窒化シリコン膜で構成されている。
１３が形成されている、また、導電膜ＢＬ1 〜ＢＬ3 の
側壁には、サイドウォールスペーサ１４が形成されてい
る。絶縁膜１３およびサイドウォールスペーサ１４は、
例えば窒化シリコン膜で構成されている。
【００２２】上記絶縁膜１３およびサイドウォールスペ
ーサ１４の上層には、絶縁層１５が形成されており、こ
の絶縁層１５は、窒化シリコン膜または酸化シリコン膜
からなる多層膜によって構成されている。上記絶縁層１
５には、導電膜ＢＬ1 に達するスルーホール１６ａ、導
電膜ＢＬ2 に達するスルーホール１６ｂおよび導電膜Ｂ
Ｌ3 に達するスルーホール１６ｃが開孔されており、ス
ルーホール１６ａ、１６ｂ、１６ｃの内部にはプラグ１
７が形成されている。プラグ１７は、例えばタングステ
ン（Ｗ）膜／窒化チタン（ＴｉＮ）膜によって構成され
ている。
ーサ１４の上層には、絶縁層１５が形成されており、こ
の絶縁層１５は、窒化シリコン膜または酸化シリコン膜
からなる多層膜によって構成されている。上記絶縁層１
５には、導電膜ＢＬ1 に達するスルーホール１６ａ、導
電膜ＢＬ2 に達するスルーホール１６ｂおよび導電膜Ｂ
Ｌ3 に達するスルーホール１６ｃが開孔されており、ス
ルーホール１６ａ、１６ｂ、１６ｃの内部にはプラグ１
７が形成されている。プラグ１７は、例えばタングステ
ン（Ｗ）膜／窒化チタン（ＴｉＮ）膜によって構成され
ている。
【００２３】絶縁層１５の上層には、ゲート電極５と垂
直方向に延在する第１層配線Ｍ1 〜Ｍ4 が形成されてお
り、第１層配線Ｍ1 〜Ｍ4 は、等ピッチで配置されてい
る。第１層配線Ｍ1 は、スルーホール１６ｂを通して導
電膜ＢＬ2 に接続され、第１層配線Ｍ3 は、スルーホー
ル１６ａを通して導電膜ＢＬ1 に接続され、さらに、第
１層配線Ｍ4 は、スルーホール１６ｃを通して導電膜Ｂ
Ｌ3 に接続されている。
直方向に延在する第１層配線Ｍ1 〜Ｍ4 が形成されてお
り、第１層配線Ｍ1 〜Ｍ4 は、等ピッチで配置されてい
る。第１層配線Ｍ1 は、スルーホール１６ｂを通して導
電膜ＢＬ2 に接続され、第１層配線Ｍ3 は、スルーホー
ル１６ａを通して導電膜ＢＬ1 に接続され、さらに、第
１層配線Ｍ4 は、スルーホール１６ｃを通して導電膜Ｂ
Ｌ3 に接続されている。
【００２４】このように、本実施の形態１では、高融点
金属膜、例えばタングステン（Ｗ）膜で構成される導電
膜ＢＬ1 によって、コンタクトホール１１ａ〜１１ｃの
内部のプラグ１２を介してｎチャネル型ＭＩＳＦＥＴの
ソースの一部を構成するｎ+型半導体領域７ａをシャン
トし、同様に、高融点金属膜で構成される導電膜ＢＬ2
によって、コンタクトホール１１ｄ〜１１ｆの内部のプ
ラグ１２を介してｎチャネル型ＭＩＳＦＥＴのドレイン
の一部を構成するｎ+ 型半導体領域７ｂをシャントする
ことにより、ドレイン電流のほとんどはシャントした導
電膜ＢＬ1 、ＢＬ2 を流れるためソース、ドレインの寄
生抵抗が小さくなり、寄生抵抗によるＭＩＳＦＥＴの動
作特性の低下を防ぐことができる。さらに、寄生抵抗が
小さくできることから、ソースの一部を構成するｎ+ 型
半導体領域７ａおよびドレインの一部を構成するｎ+ 型
半導体領域７ｂの表面にシリサイド層を形成する工程を
削減することができて、製造工程を簡略化することがで
きる。
金属膜、例えばタングステン（Ｗ）膜で構成される導電
膜ＢＬ1 によって、コンタクトホール１１ａ〜１１ｃの
内部のプラグ１２を介してｎチャネル型ＭＩＳＦＥＴの
ソースの一部を構成するｎ+型半導体領域７ａをシャン
トし、同様に、高融点金属膜で構成される導電膜ＢＬ2
によって、コンタクトホール１１ｄ〜１１ｆの内部のプ
ラグ１２を介してｎチャネル型ＭＩＳＦＥＴのドレイン
の一部を構成するｎ+ 型半導体領域７ｂをシャントする
ことにより、ドレイン電流のほとんどはシャントした導
電膜ＢＬ1 、ＢＬ2 を流れるためソース、ドレインの寄
生抵抗が小さくなり、寄生抵抗によるＭＩＳＦＥＴの動
作特性の低下を防ぐことができる。さらに、寄生抵抗が
小さくできることから、ソースの一部を構成するｎ+ 型
半導体領域７ａおよびドレインの一部を構成するｎ+ 型
半導体領域７ｂの表面にシリサイド層を形成する工程を
削減することができて、製造工程を簡略化することがで
きる。
【００２５】なお、導電膜ＢＬ1 〜ＢＬ3 は、多結晶シ
リコン膜と高融点金属膜とが順次積層されたポリサイド
膜によって構成してもよい。
リコン膜と高融点金属膜とが順次積層されたポリサイド
膜によって構成してもよい。
【００２６】図４に、ＭＩＳＦＥＴのソース、ドレイン
の寄生抵抗の等価回路を示す。（ａ）は本実施の形態１
のＭＩＳＦＥＴの抵抗回路（分布定数線路）であり、
（ｂ）は従来のＭＩＳＦＥＴの抵抗回路（分布定数線
路）である。
の寄生抵抗の等価回路を示す。（ａ）は本実施の形態１
のＭＩＳＦＥＴの抵抗回路（分布定数線路）であり、
（ｂ）は従来のＭＩＳＦＥＴの抵抗回路（分布定数線
路）である。
【００２７】第１層配線からビット線と同一層の導電膜
までの直列抵抗Ｒ1 を３Ω、ビット線と同一層の導電膜
からソース、ドレインまでの直列抵抗Ｒ2 を２Ω、ビッ
ト線と同一層の導電膜のシート抵抗Ｒ3 を１Ωとしてお
り、シリサイド層を備えたソース、ドレインのシート抵
抗Ｒ4 は１０Ω、シリサイド層を備えていないソース、
ドレインのシート抵抗Ｒ5 は５０Ωとした。
までの直列抵抗Ｒ1 を３Ω、ビット線と同一層の導電膜
からソース、ドレインまでの直列抵抗Ｒ2 を２Ω、ビッ
ト線と同一層の導電膜のシート抵抗Ｒ3 を１Ωとしてお
り、シリサイド層を備えたソース、ドレインのシート抵
抗Ｒ4 は１０Ω、シリサイド層を備えていないソース、
ドレインのシート抵抗Ｒ5 は５０Ωとした。
【００２８】従来のＭＩＳＦＥＴの寄生抵抗（図中のａ
点と第１層配線との間の抵抗）は、２２Ω（Ｒ4 ×２＋
Ｒ2 ）であるが、本実施の形態１のＭＩＳＦＥＴの寄生
抵抗は、７Ω（Ｒ2 ＋Ｒ3 ×２＋Ｒ1 ）となり、約３分
の１に減少する。
点と第１層配線との間の抵抗）は、２２Ω（Ｒ4 ×２＋
Ｒ2 ）であるが、本実施の形態１のＭＩＳＦＥＴの寄生
抵抗は、７Ω（Ｒ2 ＋Ｒ3 ×２＋Ｒ1 ）となり、約３分
の１に減少する。
【００２９】次に、本発明の一実施の形態である配線構
造を適用したロジック−ＤＲＡＭ混載ＬＳＩの製造方法
を図５に示した断面図を用いて工程順に説明する。
造を適用したロジック−ＤＲＡＭ混載ＬＳＩの製造方法
を図５に示した断面図を用いて工程順に説明する。
【００３０】まず、ｐ型の半導体基板２１を用意し、こ
の半導体基板２１の主面に深さ0.３〜0.４μｍ程度の浅
溝２２を形成する。次に、半導体基板２１に熱酸化処理
を施して酸化シリコン膜２３を形成する。この後、半導
体基板２１上に酸化シリコン膜を堆積し、次いでこの酸
化シリコン膜の表面を化学的機械研磨（Chemical Mecha
nical Polishing ：ＣＭＰ）法で平坦化することによっ
て、浅溝２２内にのみ酸化シリコン膜を残し、分離領域
２４を形成する。
の半導体基板２１の主面に深さ0.３〜0.４μｍ程度の浅
溝２２を形成する。次に、半導体基板２１に熱酸化処理
を施して酸化シリコン膜２３を形成する。この後、半導
体基板２１上に酸化シリコン膜を堆積し、次いでこの酸
化シリコン膜の表面を化学的機械研磨（Chemical Mecha
nical Polishing ：ＣＭＰ）法で平坦化することによっ
て、浅溝２２内にのみ酸化シリコン膜を残し、分離領域
２４を形成する。
【００３１】次に、ＤＲＡＭ部の半導体基板２１にｎ型
不純物、例えばリン（Ｐ）をイオン打ち込みしてｎ型半
導体領域２５を形成し、ＤＲＡＭ部とロジック部の一部
（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不
純物、例えばホウ素（Ｂ）をイオン打ち込みしてｐ型ウ
エル２６を形成し、ロジック部の他の一部（ｐチャネル
型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、例えば
リン（Ｐ）をイオン打ち込みしてｎ型ウエル２７を形成
する。また、このイオン打ち込みに続いて、ＭＩＳＦＥ
Ｔのしきい値電圧を調整するための不純物、例えばフッ
化ホウ素（ＢＦ2 ）をｐ型ウエル２６およびｎ型ウエル
２７にイオン打ち込みする。
不純物、例えばリン（Ｐ）をイオン打ち込みしてｎ型半
導体領域２５を形成し、ＤＲＡＭ部とロジック部の一部
（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不
純物、例えばホウ素（Ｂ）をイオン打ち込みしてｐ型ウ
エル２６を形成し、ロジック部の他の一部（ｐチャネル
型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、例えば
リン（Ｐ）をイオン打ち込みしてｎ型ウエル２７を形成
する。また、このイオン打ち込みに続いて、ＭＩＳＦＥ
Ｔのしきい値電圧を調整するための不純物、例えばフッ
化ホウ素（ＢＦ2 ）をｐ型ウエル２６およびｎ型ウエル
２７にイオン打ち込みする。
【００３２】次に、ｐ型ウエル２６およびｎ型ウエル２
７の各表面をＨＦ（フッ酸）系の水溶液を使って洗浄し
た後、半導体基板２１を８５０℃程度でウェット酸化し
てｐ型ウエル２６およびｎ型ウエル２７の各表面に膜厚
７ｎｍ程度の清浄なゲート酸化膜２８を形成する。
７の各表面をＨＦ（フッ酸）系の水溶液を使って洗浄し
た後、半導体基板２１を８５０℃程度でウェット酸化し
てｐ型ウエル２６およびｎ型ウエル２７の各表面に膜厚
７ｎｍ程度の清浄なゲート酸化膜２８を形成する。
【００３３】次に、ゲート酸化膜２８の上部にゲート電
極２９Ａ、２９Ｂ、２９Ｃを形成する。ゲート電極２９
Ａは、メモリセル選択用ＭＩＳＦＥＴＱｓの一部を構成
し、活性領域以外の領域ではワード線ＷＬとして機能す
る。ゲート電極２９Ｂおよびゲート電極２９Ｃは、ロジ
ック部のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型
ＭＩＳＦＥＴの各一部を構成する。
極２９Ａ、２９Ｂ、２９Ｃを形成する。ゲート電極２９
Ａは、メモリセル選択用ＭＩＳＦＥＴＱｓの一部を構成
し、活性領域以外の領域ではワード線ＷＬとして機能す
る。ゲート電極２９Ｂおよびゲート電極２９Ｃは、ロジ
ック部のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型
ＭＩＳＦＥＴの各一部を構成する。
【００３４】ゲート電極２９Ａ（ワード線ＷＬ）および
ゲート電極２９Ｂ、２９Ｃは、例えばリン（Ｐ）などの
ｎ型不純物がドープされた膜厚５０ｎｍ程度の多結晶シ
リコン膜を半導体基板２１上にＣＶＤ（Chemical Vapor
Deposition ：化学的気相成長）法で堆積し、次いでそ
の上部に膜厚１２０ｎｍ程度のタングステンシリサイド
（ＷＳｉ2 ）膜をスパッタリング法で堆積し、さらにそ
の上部に膜厚２００ｎｍ程度の窒化シリコン膜３０をＣ
ＶＤ法で堆積した後、フォトレジスト膜をマスクにして
これらの膜をパターニングすることにより形成する。
ゲート電極２９Ｂ、２９Ｃは、例えばリン（Ｐ）などの
ｎ型不純物がドープされた膜厚５０ｎｍ程度の多結晶シ
リコン膜を半導体基板２１上にＣＶＤ（Chemical Vapor
Deposition ：化学的気相成長）法で堆積し、次いでそ
の上部に膜厚１２０ｎｍ程度のタングステンシリサイド
（ＷＳｉ2 ）膜をスパッタリング法で堆積し、さらにそ
の上部に膜厚２００ｎｍ程度の窒化シリコン膜３０をＣ
ＶＤ法で堆積した後、フォトレジスト膜をマスクにして
これらの膜をパターニングすることにより形成する。
【００３５】次に、上記フォトレジスト膜を除去した
後、フッ素などのエッチング液を使って、半導体基板２
１の表面に残ったドライエッチング残渣やフォトレジス
ト残渣などを除去する。次いで、ｎ型ウエル２７にｐ型
不純物、例えばホウ素（Ｂ）をイオン打ち込みしてゲー
ト電極２９Ｃの両側のｎ型ウエル２７にｐ- 型半導体領
域３１を形成する。また、ｐ型ウエル２６にｎ型不純
物、例えばリン（Ｐ）をイオン打ち込みしてゲート電極
２９Ｂの両側のｐ型ウエル２６にｎ- 型半導体領域３２
を形成し、ゲート電極２９Ａの両側のｐ型ウエル２６に
ｎ型半導体領域３３を形成する。これにより、メモリア
レイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成され
る。
後、フッ素などのエッチング液を使って、半導体基板２
１の表面に残ったドライエッチング残渣やフォトレジス
ト残渣などを除去する。次いで、ｎ型ウエル２７にｐ型
不純物、例えばホウ素（Ｂ）をイオン打ち込みしてゲー
ト電極２９Ｃの両側のｎ型ウエル２７にｐ- 型半導体領
域３１を形成する。また、ｐ型ウエル２６にｎ型不純
物、例えばリン（Ｐ）をイオン打ち込みしてゲート電極
２９Ｂの両側のｐ型ウエル２６にｎ- 型半導体領域３２
を形成し、ゲート電極２９Ａの両側のｐ型ウエル２６に
ｎ型半導体領域３３を形成する。これにより、メモリア
レイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成され
る。
【００３６】次に、半導体基板２１上にＣＶＤ法で膜厚
５０ｎｍ程度の窒化シリコン膜３４ａを堆積した後、メ
モリアレイの窒化シリコン膜３４ａをフォトレジスト膜
で覆い、ロジック部の窒化シリコン膜３４ａを異方性エ
ッチングすることにより、ゲート電極２９Ｂ、２９Ｃの
側壁にサイドウォールスペーサ３４を形成する。
５０ｎｍ程度の窒化シリコン膜３４ａを堆積した後、メ
モリアレイの窒化シリコン膜３４ａをフォトレジスト膜
で覆い、ロジック部の窒化シリコン膜３４ａを異方性エ
ッチングすることにより、ゲート電極２９Ｂ、２９Ｃの
側壁にサイドウォールスペーサ３４を形成する。
【００３７】次に、上記フォトレジスト膜を除去した
後、ロジック部のｎ型ウエル２７にｐ型不純物、例えば
ホウ素（Ｂ）をイオン打ち込みしてｐチャネル型ＭＩＳ
ＦＥＴＱｐのｐ+ 型半導体領域３５（ソース、ドレイ
ン）を形成し、ロジック部のｐ型ウエル２６にｎ型不純
物、例えばヒ素（Ａｓ）をイオン打ち込みしてｎチャネ
ル型ＭＩＳＦＥＴのｎ+ 型半導体領域３６（ソース、ド
レイン）を形成する。これにより、ロジック部にｐチャ
ネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥ
ＴＱｎが形成される。
後、ロジック部のｎ型ウエル２７にｐ型不純物、例えば
ホウ素（Ｂ）をイオン打ち込みしてｐチャネル型ＭＩＳ
ＦＥＴＱｐのｐ+ 型半導体領域３５（ソース、ドレイ
ン）を形成し、ロジック部のｐ型ウエル２６にｎ型不純
物、例えばヒ素（Ａｓ）をイオン打ち込みしてｎチャネ
ル型ＭＩＳＦＥＴのｎ+ 型半導体領域３６（ソース、ド
レイン）を形成する。これにより、ロジック部にｐチャ
ネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥ
ＴＱｎが形成される。
【００３８】次に、半導体基板２１上に膜厚３００ｎｍ
程度のＳＯＧ（スピンオングラス）膜３７をスピン塗布
した後、半導体基板２１を８００℃、１分程度熱処理し
てＳＯＧ膜３７をシンタリング（焼き締め）する。
程度のＳＯＧ（スピンオングラス）膜３７をスピン塗布
した後、半導体基板２１を８００℃、１分程度熱処理し
てＳＯＧ膜３７をシンタリング（焼き締め）する。
【００３９】次に、ＳＯＧ膜３７の上部に膜厚４００ｎ
ｍ程度の酸化シリコン膜３８を堆積した後、この酸化シ
リコン膜３８をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜３８は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。
ｍ程度の酸化シリコン膜３８を堆積した後、この酸化シ
リコン膜３８をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜３８は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。
【００４０】次に、酸化シリコン膜３８の上部に膜厚１
００ｎｍ程度の酸化シリコン膜３９を堆積する。この酸
化シリコン膜３９は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜３８の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜３９は、例えばオゾン
（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。酸化シリ
コン膜３８の上部には、酸化シリコン膜３９に代えてＰ
ＳＧ（Phospho Silicate Glass）膜を堆積してもよい。
００ｎｍ程度の酸化シリコン膜３９を堆積する。この酸
化シリコン膜３９は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜３８の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜３９は、例えばオゾン
（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。酸化シリ
コン膜３８の上部には、酸化シリコン膜３９に代えてＰ
ＳＧ（Phospho Silicate Glass）膜を堆積してもよい。
【００４１】次に、フォトレジスト膜をマスクにしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
ｎ型半導体領域（ソース、ドレイン）３３の上部の酸化
シリコン膜３９、３８およびＳＯＧ膜３７を除去する。
続いて、上記フォトレジスト膜をマスクにしたドライエ
ッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半
導体領域（ソース、ドレイン）３３の上部の窒化シリコ
ン膜３４ａとゲート酸化膜２８とを除去することによ
り、ｎ型半導体領域（ソース、ドレイン）３３の一方の
上部にコンタクトホール４０を形成し、他方の上部にコ
ンタクトホール４１を形成する。
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
ｎ型半導体領域（ソース、ドレイン）３３の上部の酸化
シリコン膜３９、３８およびＳＯＧ膜３７を除去する。
続いて、上記フォトレジスト膜をマスクにしたドライエ
ッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半
導体領域（ソース、ドレイン）３３の上部の窒化シリコ
ン膜３４ａとゲート酸化膜２８とを除去することによ
り、ｎ型半導体領域（ソース、ドレイン）３３の一方の
上部にコンタクトホール４０を形成し、他方の上部にコ
ンタクトホール４１を形成する。
【００４２】次に、上記フォトレジスト膜を除去した
後、コンタクトホール４０、４１の内部にプラグ４２を
形成する。プラグ４２は、酸化シリコン膜３９の上部に
ｎ型不純物、例えばリン（Ｐ）をドープした多結晶シリ
コン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜
をＣＭＰ法で研磨してコンタクトホール４０、４１の内
部に残すことにより形成する。
後、コンタクトホール４０、４１の内部にプラグ４２を
形成する。プラグ４２は、酸化シリコン膜３９の上部に
ｎ型不純物、例えばリン（Ｐ）をドープした多結晶シリ
コン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜
をＣＭＰ法で研磨してコンタクトホール４０、４１の内
部に残すことにより形成する。
【００４３】次に、酸化シリコン膜３９の上部に膜厚２
００ｎｍ程度の酸化シリコン膜４３を堆積した後、半導
体基板２１を８００℃程度で熱処理する。酸化シリコン
膜４３は、例えばオゾン（Ｏ3 ）とテトラエトキシシラ
ン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ
法で堆積する。また、この熱処理によって、プラグ４２
を構成する多結晶シリコン膜中のｎ型不純物がコンタク
トホール４０、４１の底部からメモリセル選択用ＭＩＳ
ＦＥＴＱｓのｎ型半導体領域３３（ソース、ドレイン）
に拡散し、ｎ型半導体領域３３が低抵抗化される。
００ｎｍ程度の酸化シリコン膜４３を堆積した後、半導
体基板２１を８００℃程度で熱処理する。酸化シリコン
膜４３は、例えばオゾン（Ｏ3 ）とテトラエトキシシラ
ン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ
法で堆積する。また、この熱処理によって、プラグ４２
を構成する多結晶シリコン膜中のｎ型不純物がコンタク
トホール４０、４１の底部からメモリセル選択用ＭＩＳ
ＦＥＴＱｓのｎ型半導体領域３３（ソース、ドレイン）
に拡散し、ｎ型半導体領域３３が低抵抗化される。
【００４４】次に、フォトレジスト膜をマスクにしたド
ライエッチングで前記コンタクトホール４０の上部の酸
化シリコン膜４３を除去してコンタクトホール４４を形
成し、プラグ４２の表面を露出させる。次に、上記フォ
トレジスト膜を除去した後、再びフォトレジスト膜を形
成し、このフォトレジスト膜をマスクにしたドライエッ
チングでロジック部の酸化シリコン膜４３、３９、３
８、ＳＯＧ膜３７およびゲート酸化膜２８を除去するこ
とにより、前記図１に示したように、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのｎ+ 型半導体領域３６（ソース、ドレイ
ン）の上部に複数のコンタクトホール４５ａを形成し、
同様に、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域３５（ソース、ドレイン）の上部に複数のコンタク
トホール４５ｂを形成する。
ライエッチングで前記コンタクトホール４０の上部の酸
化シリコン膜４３を除去してコンタクトホール４４を形
成し、プラグ４２の表面を露出させる。次に、上記フォ
トレジスト膜を除去した後、再びフォトレジスト膜を形
成し、このフォトレジスト膜をマスクにしたドライエッ
チングでロジック部の酸化シリコン膜４３、３９、３
８、ＳＯＧ膜３７およびゲート酸化膜２８を除去するこ
とにより、前記図１に示したように、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのｎ+ 型半導体領域３６（ソース、ドレイ
ン）の上部に複数のコンタクトホール４５ａを形成し、
同様に、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域３５（ソース、ドレイン）の上部に複数のコンタク
トホール４５ｂを形成する。
【００４５】次に、上記フォトレジスト膜を除去した
後、コンタクトホール４４、４５ａ、４５ｂの内部にプ
ラグ４６を形成する。プラグ４６は、酸化シリコン膜４
３の上部に膜厚５０ｎｍ程度のチタン（Ｔｉ）膜と膜厚
５０ｎｍ程度の窒化チタン（ＴｉＮ）膜とをスパッタリ
ング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度
のタングステン（Ｗ）膜をＣＶＤ法で堆積した後、この
タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜および
チタン（Ｔｉ）膜の表面をＣＭＰ法で研磨してコンタク
トホール４４、４５ａ、４５ｂの内部に残すことにより
形成する。
後、コンタクトホール４４、４５ａ、４５ｂの内部にプ
ラグ４６を形成する。プラグ４６は、酸化シリコン膜４
３の上部に膜厚５０ｎｍ程度のチタン（Ｔｉ）膜と膜厚
５０ｎｍ程度の窒化チタン（ＴｉＮ）膜とをスパッタリ
ング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度
のタングステン（Ｗ）膜をＣＶＤ法で堆積した後、この
タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜および
チタン（Ｔｉ）膜の表面をＣＭＰ法で研磨してコンタク
トホール４４、４５ａ、４５ｂの内部に残すことにより
形成する。
【００４６】次に、ＤＲＡＭ部の酸化シリコン膜４３の
上部にビット線ＢＬを形成し、ロジック部の酸化シリコ
ン膜４３の上部にビット線ＢＬと同一層の導電膜ＢＬｎ
1 、ＢＬｎ2 、ＢＬｐ1 、ＢＬｐ2 を形成する。導電膜
ＢＬｎ1 、ＢＬｎ2 は、ｎチャネル型ＭＩＳＦＥＴＱｎ
のソース、ドレインを構成するｎ+ 型半導体領域３６を
シャントし、導電膜ＢＬｐ1 、ＢＬｐ2 は、ｐチャネル
型ＭＩＳＦＥＴＱｐのソース、ドレインを構成するｐ+
型半導体領域３５をシャントする。
上部にビット線ＢＬを形成し、ロジック部の酸化シリコ
ン膜４３の上部にビット線ＢＬと同一層の導電膜ＢＬｎ
1 、ＢＬｎ2 、ＢＬｐ1 、ＢＬｐ2 を形成する。導電膜
ＢＬｎ1 、ＢＬｎ2 は、ｎチャネル型ＭＩＳＦＥＴＱｎ
のソース、ドレインを構成するｎ+ 型半導体領域３６を
シャントし、導電膜ＢＬｐ1 、ＢＬｐ2 は、ｐチャネル
型ＭＩＳＦＥＴＱｐのソース、ドレインを構成するｐ+
型半導体領域３５をシャントする。
【００４７】ビット線ＢＬおよび導電膜ＢＬｎ1 、ＢＬ
ｎ2 、ＢＬｐ1 、ＢＬｐ2 は、酸化シリコン膜４３の上
部に、例えばタングステン（Ｗ）膜をスパッタリング法
またはＣＶＤ法で堆積し、続いて酸化シリコン膜４７を
堆積した後、フォトレジスト膜をマスクにして、上記窒
化シリコン膜４７およびタングステン（Ｗ）膜をパター
ニングすることにより形成する。
ｎ2 、ＢＬｐ1 、ＢＬｐ2 は、酸化シリコン膜４３の上
部に、例えばタングステン（Ｗ）膜をスパッタリング法
またはＣＶＤ法で堆積し、続いて酸化シリコン膜４７を
堆積した後、フォトレジスト膜をマスクにして、上記窒
化シリコン膜４７およびタングステン（Ｗ）膜をパター
ニングすることにより形成する。
【００４８】次に、上記フォトレジスト膜を除去した
後、窒化シリコン膜４７の上部に窒化シリコン膜を堆積
した後、この窒化シリコン膜を異方性エッチングするこ
とにより、ビット線ＢＬ、導電膜ＢＬｎ1 、ＢＬｎ2 、
ＢＬｐ1 、ＢＬｐ2 の側壁にサウドウォールスペーサ４
８を形成する。次に、窒化シリコン膜４７の上層に膜厚
２５０ｎｍ程度のＳＯＧ膜４９をスピン塗布した後、半
導体基板２１を８００℃、１分程度熱処理してＳＯＧ膜
４９をシンタリング（焼き締め）する。なお、後述する
スルーホール５２をビット線ＢＬに対して自己整合で形
成しない場合は、ビット線ＢＬ上の窒化シリコン膜４７
およびサイドウォールスペーサ４８は省略してよい。
後、窒化シリコン膜４７の上部に窒化シリコン膜を堆積
した後、この窒化シリコン膜を異方性エッチングするこ
とにより、ビット線ＢＬ、導電膜ＢＬｎ1 、ＢＬｎ2 、
ＢＬｐ1 、ＢＬｐ2 の側壁にサウドウォールスペーサ４
８を形成する。次に、窒化シリコン膜４７の上層に膜厚
２５０ｎｍ程度のＳＯＧ膜４９をスピン塗布した後、半
導体基板２１を８００℃、１分程度熱処理してＳＯＧ膜
４９をシンタリング（焼き締め）する。なお、後述する
スルーホール５２をビット線ＢＬに対して自己整合で形
成しない場合は、ビット線ＢＬ上の窒化シリコン膜４７
およびサイドウォールスペーサ４８は省略してよい。
【００４９】次に、ＳＯＧ膜４９の上部に膜厚２００ｎ
ｍ程度の酸化シリコン膜５０を堆積した後、この酸化シ
リコン膜５０をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜５０は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。
ｍ程度の酸化シリコン膜５０を堆積した後、この酸化シ
リコン膜５０をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜５０は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。
【００５０】次に、酸化シリコン膜５０の上部に膜厚１
００ｎｍ程度の酸化シリコン膜５１を堆積する。この酸
化シリコン膜５１は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜５０の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜５１は、例えばオゾン
（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。
００ｎｍ程度の酸化シリコン膜５１を堆積する。この酸
化シリコン膜５１は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜５０の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜５１は、例えばオゾン
（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。
【００５１】次に、フォトレジスト膜をマスクにしたド
ライエッチングでコンタクトホール４１に埋め込まれた
プラグ４２の上部の酸化シリコン膜５１、５０、ＳＯＧ
膜４９および酸化シリコン膜４３を除去してプラグ４２
の表面に達するスルーホール５２をビット線ＢＬに対し
自己整合で形成する。
ライエッチングでコンタクトホール４１に埋め込まれた
プラグ４２の上部の酸化シリコン膜５１、５０、ＳＯＧ
膜４９および酸化シリコン膜４３を除去してプラグ４２
の表面に達するスルーホール５２をビット線ＢＬに対し
自己整合で形成する。
【００５２】次に、上記フォトレジスト膜を除去した
後、スルーホール５２の内部にプラグ５３を形成する。
プラグ５３は、酸化シリコン膜５１の上部にｎ型不純
物、例えばリン（Ｐ）をドープした多結晶シリコン膜を
ＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチ
バックしてスルーホール５２の内部に残すことにより形
成する。
後、スルーホール５２の内部にプラグ５３を形成する。
プラグ５３は、酸化シリコン膜５１の上部にｎ型不純
物、例えばリン（Ｐ）をドープした多結晶シリコン膜を
ＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチ
バックしてスルーホール５２の内部に残すことにより形
成する。
【００５３】次に、酸化シリコン膜５１の上部に膜厚２
００ｎｍ程度の窒化シリコン膜５４をＣＶＤ法で堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グでロジック部の窒化シリコン膜５４を除去する。ＤＲ
ＡＭ部に残った窒化シリコン膜５４は、後述するメモリ
セルの情報蓄積用容量素子の下部電極を形成する工程で
下部電極の間の酸化シリコン膜をエッチングする際のエ
ッチングストッパとして利用される。
００ｎｍ程度の窒化シリコン膜５４をＣＶＤ法で堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グでロジック部の窒化シリコン膜５４を除去する。ＤＲ
ＡＭ部に残った窒化シリコン膜５４は、後述するメモリ
セルの情報蓄積用容量素子の下部電極を形成する工程で
下部電極の間の酸化シリコン膜をエッチングする際のエ
ッチングストッパとして利用される。
【００５４】次に、上記フォトレジスト膜を除去した
後、窒化シリコン膜５４の上部に膜厚1.３μｍ程度の酸
化シリコン膜５５を堆積し、フォトレジスト膜をマスク
にしたドライエッチングで酸化シリコン膜５５および窒
化シリコン膜５４を除去することにより、スルーホール
５２の上部に溝５６を形成する。このとき同時に、ＤＲ
ＡＭ部のメモリアレイの周囲にメモリアレイを取り囲む
枠状の溝５６ａを形成する。酸化シリコン膜５５は、例
えばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯ
Ｓ）とをソースガスに用いたプラズマＣＶＤ法で堆積す
る。
後、窒化シリコン膜５４の上部に膜厚1.３μｍ程度の酸
化シリコン膜５５を堆積し、フォトレジスト膜をマスク
にしたドライエッチングで酸化シリコン膜５５および窒
化シリコン膜５４を除去することにより、スルーホール
５２の上部に溝５６を形成する。このとき同時に、ＤＲ
ＡＭ部のメモリアレイの周囲にメモリアレイを取り囲む
枠状の溝５６ａを形成する。酸化シリコン膜５５は、例
えばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯ
Ｓ）とをソースガスに用いたプラズマＣＶＤ法で堆積す
る。
【００５５】次に、上記フォトレジスト膜を除去した
後、酸化シリコン膜５５の上部にｎ型不純物、例えばリ
ン（Ｐ）をドープした膜厚６０ｎｍ程度の多結晶シリコ
ン膜５７をＣＶＤ法で堆積する。この多結晶シリコン膜
５７は、メモリセルの情報蓄積用容量素子の下部電極材
料として使用される。
後、酸化シリコン膜５５の上部にｎ型不純物、例えばリ
ン（Ｐ）をドープした膜厚６０ｎｍ程度の多結晶シリコ
ン膜５７をＣＶＤ法で堆積する。この多結晶シリコン膜
５７は、メモリセルの情報蓄積用容量素子の下部電極材
料として使用される。
【００５６】次に、多結晶シリコン膜５７の上部に溝５
６、５６ａの深さよりも厚い膜厚のＳＯＧ膜５８をスピ
ン塗布した後、ＳＯＧ膜５８をエッチバックし、さらに
酸化シリコン膜５５の上部の多結晶シリコン膜５７をエ
ッチバックすることにより、溝５６、５６ａの内側（内
壁および底部）に多結晶シリコン膜５７を残す。
６、５６ａの深さよりも厚い膜厚のＳＯＧ膜５８をスピ
ン塗布した後、ＳＯＧ膜５８をエッチバックし、さらに
酸化シリコン膜５５の上部の多結晶シリコン膜５７をエ
ッチバックすることにより、溝５６、５６ａの内側（内
壁および底部）に多結晶シリコン膜５７を残す。
【００５７】次に、ロジック部の酸化シリコン膜５５を
覆うフォトレジスト膜をマスクに溝５６の内部のＳＯＧ
膜５８と溝５６の隙間の酸化シリコン膜５５とをウェッ
トエッチングして、メモリセルの情報蓄積用容量素子の
下部電極５９を形成する。このとき、溝５６の隙間には
窒化シリコン膜５４が残っているので、その下部の酸化
シリコン膜５１がエッチングされることはない。
覆うフォトレジスト膜をマスクに溝５６の内部のＳＯＧ
膜５８と溝５６の隙間の酸化シリコン膜５５とをウェッ
トエッチングして、メモリセルの情報蓄積用容量素子の
下部電極５９を形成する。このとき、溝５６の隙間には
窒化シリコン膜５４が残っているので、その下部の酸化
シリコン膜５１がエッチングされることはない。
【００５８】次に、上記フォトレジスト膜を除去し、次
いで下部電極５９を構成する多結晶シリコン膜５７の酸
化を防止するために、半導体基板２１をアンモニア雰囲
気中、８００℃程度で熱処理して多結晶シリコン膜５７
の表面を窒化した後、下部電極５９の上部に膜厚２０ｎ
ｍ程度の酸化タンタル（Ｔａ2 Ｏ5 ）膜６０をＣＶＤ法
で堆積し、次いで半導体基板２１を８００℃程度で熱処
理して酸化タンタル（Ｔａ2 Ｏ5 ）膜６０を活性化す
る。この酸化タンタル（Ｔａ2 Ｏ5 ）膜６０は、メモリ
セルの情報蓄積用容量素子の容量絶縁膜材料として使用
される。
いで下部電極５９を構成する多結晶シリコン膜５７の酸
化を防止するために、半導体基板２１をアンモニア雰囲
気中、８００℃程度で熱処理して多結晶シリコン膜５７
の表面を窒化した後、下部電極５９の上部に膜厚２０ｎ
ｍ程度の酸化タンタル（Ｔａ2 Ｏ5 ）膜６０をＣＶＤ法
で堆積し、次いで半導体基板２１を８００℃程度で熱処
理して酸化タンタル（Ｔａ2 Ｏ5 ）膜６０を活性化す
る。この酸化タンタル（Ｔａ2 Ｏ5 ）膜６０は、メモリ
セルの情報蓄積用容量素子の容量絶縁膜材料として使用
される。
【００５９】次に、酸化タンタル（Ｔａ2 Ｏ5 ）膜６０
の上部にＣＶＤ法とスパッタリング法とで膜厚１５０ｎ
ｍ程度の窒化チタン（ＴｉＮ）膜６１を堆積した後、フ
ォトレジスト膜をマスクにしたドライエッチングで窒化
チタン（ＴｉＮ）膜６１および酸化タンタル（Ｔａ2 Ｏ
5 ）膜６０をパターニングすることにより、窒化チタン
（ＴｉＮ）膜６１からなる上部電極と、酸化タンタル
（Ｔａ2 Ｏ5 ）膜６０からなる容量絶縁膜と、多結晶シ
リコン膜５７からなる下部電極５９とで構成される情報
蓄積用容量素子を形成する。これにより、メモリセル選
択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄
積用容量素子とで構成されるＤＲＡＭ部のメモリセルが
完成する。
の上部にＣＶＤ法とスパッタリング法とで膜厚１５０ｎ
ｍ程度の窒化チタン（ＴｉＮ）膜６１を堆積した後、フ
ォトレジスト膜をマスクにしたドライエッチングで窒化
チタン（ＴｉＮ）膜６１および酸化タンタル（Ｔａ2 Ｏ
5 ）膜６０をパターニングすることにより、窒化チタン
（ＴｉＮ）膜６１からなる上部電極と、酸化タンタル
（Ｔａ2 Ｏ5 ）膜６０からなる容量絶縁膜と、多結晶シ
リコン膜５７からなる下部電極５９とで構成される情報
蓄積用容量素子を形成する。これにより、メモリセル選
択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄
積用容量素子とで構成されるＤＲＡＭ部のメモリセルが
完成する。
【００６０】次に、フォトレジスト膜を除去した後、メ
モリセルの情報蓄積用容量素子の上部に膜厚６００ｎｍ
程度の酸化シリコン膜６２を堆積する。酸化シリコン膜
６２は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。続いて、フォトレジスト膜をマスクにした
ドライエッチングでロジック部のビット線ＢＬｎ1 、Ｂ
Ｌｎ2 、ＢＬｐ1 、ＢＬｐ2 の上部の酸化シリコン膜６
２、５５、５１、５０、ＳＯＧ膜４９および窒化シリコ
ン膜４７を除去することにより、ビット線ＢＬｎ1 、Ｂ
Ｌｎ2 、ＢＬｐ1 、ＢＬｐ2 に達するスルーホール６３
をそれぞれ形成する。図には、ロジック部のｐチャネル
型ＭＩＳＦＥＴＱｐの上方のビット線ＢＬｐ1 に達する
スルーホール６３のみを示している。
モリセルの情報蓄積用容量素子の上部に膜厚６００ｎｍ
程度の酸化シリコン膜６２を堆積する。酸化シリコン膜
６２は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。続いて、フォトレジスト膜をマスクにした
ドライエッチングでロジック部のビット線ＢＬｎ1 、Ｂ
Ｌｎ2 、ＢＬｐ1 、ＢＬｐ2 の上部の酸化シリコン膜６
２、５５、５１、５０、ＳＯＧ膜４９および窒化シリコ
ン膜４７を除去することにより、ビット線ＢＬｎ1 、Ｂ
Ｌｎ2 、ＢＬｐ1 、ＢＬｐ2 に達するスルーホール６３
をそれぞれ形成する。図には、ロジック部のｐチャネル
型ＭＩＳＦＥＴＱｐの上方のビット線ＢＬｐ1 に達する
スルーホール６３のみを示している。
【００６１】次に、上記フォトレジスト膜を除去した
後、スルーホール６３の内部にプラグ６４を形成し、続
いて酸化シリコン膜６２の上部に第１層配線６５を形成
する。プラグ６４は、酸化シリコン膜６２の上部にスパ
ッタリング法で膜厚１００ｎｍ程度の窒化チタン（Ｔｉ
Ｎ）膜を堆積し、さらにその上部にＣＶＤ法で膜厚５０
０ｎｍ程度のタングステン（Ｗ）膜を堆積した後、これ
らの膜をエッチバックしてスルーホール６３の内部に残
すことにより形成する。第１層配線６５は、酸化シリコ
ン膜６２の上部にスパッタリング法で膜厚５０ｎｍ程度
の窒化チタン（ＴｉＮ）膜、膜厚５００ｎｍ程度のアル
ミニウム（Ａｌ）合金膜、膜厚１０ｎｍ程度のチタン
（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を順次堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グでこれらの膜をパターニングして形成する。
後、スルーホール６３の内部にプラグ６４を形成し、続
いて酸化シリコン膜６２の上部に第１層配線６５を形成
する。プラグ６４は、酸化シリコン膜６２の上部にスパ
ッタリング法で膜厚１００ｎｍ程度の窒化チタン（Ｔｉ
Ｎ）膜を堆積し、さらにその上部にＣＶＤ法で膜厚５０
０ｎｍ程度のタングステン（Ｗ）膜を堆積した後、これ
らの膜をエッチバックしてスルーホール６３の内部に残
すことにより形成する。第１層配線６５は、酸化シリコ
ン膜６２の上部にスパッタリング法で膜厚５０ｎｍ程度
の窒化チタン（ＴｉＮ）膜、膜厚５００ｎｍ程度のアル
ミニウム（Ａｌ）合金膜、膜厚１０ｎｍ程度のチタン
（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を順次堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グでこれらの膜をパターニングして形成する。
【００６２】その後、第１層配線６５の上部に層間絶縁
膜を形成した後、第２層配線を形成し、さらに、第２層
配線の上部にパッシベーション膜を堆積するが、その図
示は省略する。以上の工程により、本実施の形態のロジ
ック−ＤＲＡＭ混載ＬＳＩが略完成する。
膜を形成した後、第２層配線を形成し、さらに、第２層
配線の上部にパッシベーション膜を堆積するが、その図
示は省略する。以上の工程により、本実施の形態のロジ
ック−ＤＲＡＭ混載ＬＳＩが略完成する。
【００６３】（実施の形態２）図６は、本発明の他の実
施の形態であるロジック部のｎチャネル型ＭＩＳＦＥＴ
を示す半導体基板の要部断面図である。
施の形態であるロジック部のｎチャネル型ＭＩＳＦＥＴ
を示す半導体基板の要部断面図である。
【００６４】前記実施の形態１の前記図１〜図３に示し
たｎチャネル型ＭＩＳＦＥＴと同様に、導電膜ＢＬ
1 は、コンタクトホール１１ａ〜１１ｃを通してｎチャ
ネル型ＭＩＳＦＥＴのソースの一部を構成するｎ+ 型半
導体領域７ａに接続されると同時に、コンタクトホール
１１ａ〜１１ｃの内部のプラグ１２を介してソースの一
部を構成するｎ+ 型半導体領域７ａをシャントしてお
り、導電膜ＢＬ2 は、コンタクトホール１１ｄ〜１１ｆ
を通してｎチャネル型ＭＩＳＦＥＴのドレインの一部を
構成するｎ+ 型半導体領域７ｂに接続されると同時に、
コンタクトホール１１ｄ〜１１ｆの内部のプラグ１２を
介してドレインの一部を構成するｎ+ 型半導体領域７ｂ
をシャントしている。
たｎチャネル型ＭＩＳＦＥＴと同様に、導電膜ＢＬ
1 は、コンタクトホール１１ａ〜１１ｃを通してｎチャ
ネル型ＭＩＳＦＥＴのソースの一部を構成するｎ+ 型半
導体領域７ａに接続されると同時に、コンタクトホール
１１ａ〜１１ｃの内部のプラグ１２を介してソースの一
部を構成するｎ+ 型半導体領域７ａをシャントしてお
り、導電膜ＢＬ2 は、コンタクトホール１１ｄ〜１１ｆ
を通してｎチャネル型ＭＩＳＦＥＴのドレインの一部を
構成するｎ+ 型半導体領域７ｂに接続されると同時に、
コンタクトホール１１ｄ〜１１ｆの内部のプラグ１２を
介してドレインの一部を構成するｎ+ 型半導体領域７ｂ
をシャントしている。
【００６５】さらに、本実施の形態２では、ｎチャネル
型ＭＩＳＦＥＴのソースの一部を構成するｎ+ 型半導体
領域７ａの表面に、膜厚１５〜２０ｎｍ程度のシリサイ
ド層６６が形成されており、同様に、ｎチャネル型ＭＩ
ＳＦＥＴのドレインの一部を構成するｎ+ 型半導体領域
７ｂの表面に、膜厚１５〜２０ｎｍ程度のシリサイド層
６６が形成されている。
型ＭＩＳＦＥＴのソースの一部を構成するｎ+ 型半導体
領域７ａの表面に、膜厚１５〜２０ｎｍ程度のシリサイ
ド層６６が形成されており、同様に、ｎチャネル型ＭＩ
ＳＦＥＴのドレインの一部を構成するｎ+ 型半導体領域
７ｂの表面に、膜厚１５〜２０ｎｍ程度のシリサイド層
６６が形成されている。
【００６６】このように、本実施の形態２によれば、ソ
ース、ドレインの一部を構成するｎ+ 型半導体領域７
ａ、７ｂの各表面に低抵抗のシリサイド層６６を形成す
ることによって、寄生抵抗を低減することができてＭＩ
ＳＦＥＴの動作特性が向上する。
ース、ドレインの一部を構成するｎ+ 型半導体領域７
ａ、７ｂの各表面に低抵抗のシリサイド層６６を形成す
ることによって、寄生抵抗を低減することができてＭＩ
ＳＦＥＴの動作特性が向上する。
【００６７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６９】本発明によれば、ロジック混載ＤＲＡＭの
ロジックを構成するＭＩＳＦＥＴのソース、ドレインの
寄生抵抗が低減できて、半導体集積回路装置の動作特性
の低下を防止することができる。
ロジックを構成するＭＩＳＦＥＴのソース、ドレインの
寄生抵抗が低減できて、半導体集積回路装置の動作特性
の低下を防止することができる。
【図１】本発明の一実施の形態であるＭＩＳＦＥＴを示
す半導体基板の要部平面図である。
す半導体基板の要部平面図である。
【図２】図１のＡ−Ａ’線におけるＭＩＳＦＥＴの要部
断面図である。
断面図である。
【図３】図１のＢ−Ｂ’線におけるＭＩＳＦＥＴの要部
断面図である。
断面図である。
【図４】ＭＩＳＦＥＴのソース、ドレインの寄生抵抗を
説明するための等価回路である。（ａ）は、本発明の一
実施の形態であるＭＩＳＦＥＴの抵抗回路であり、
（ｂ）は、従来のＭＩＳＦＥＴの抵抗回路である。
説明するための等価回路である。（ａ）は、本発明の一
実施の形態であるＭＩＳＦＥＴの抵抗回路であり、
（ｂ）は、従来のＭＩＳＦＥＴの抵抗回路である。
【図５】本発明の一実施の形態を適用したロジック−Ｄ
ＲＡＭ混載ＬＳＩの製造方法を示す半導体基板の要部断
面図である。
ＲＡＭ混載ＬＳＩの製造方法を示す半導体基板の要部断
面図である。
【図６】本発明の他の実施の形態であるＭＩＳＦＥＴを
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図７】本発明者が検討したＭＩＳＦＥＴを示す半導体
基板の要部平面図である。
基板の要部平面図である。
１ 半導体基板 ２ ｐ型ウエル ３ 分離領域 ４ ゲート酸化膜 ５ ゲート電極 ６ａ ｎ- 型半導体領域 ６ｂ ｎ- 型半導体領域 ７ａ ｎ+ 型半導体領域 ７ｂ ｎ+ 型半導体領域 ８ 絶縁膜 ９ サイドウォールスペーサ １０ 絶縁層 １１ａ コンタクトホール １１ｂ コンタクトホール １１ｃ コンタクトホール １１ｄ コンタクトホール １１ｅ コンタクトホール １１ｆ コンタクトホール １１ｇ コンタクトホール １２ プラグ １３ 絶縁膜 １４ サイドウォールスペーサ １５ 絶縁層 １６ａ スルーホール １６ｂ スルーホール １７ プラグ ２１ 半導体基板 ２２ 浅溝 ２３ 酸化シリコン膜 ２４ 分離領域 ２５ ｎ型半導体領域 ２６ ｐ型ウエル ２７ ｎ型ウエル ２８ ゲート酸化膜 ２９Ａ ゲート電極 ２９Ｂ ゲート電極 ２９Ｃ ゲート電極 ３０ 窒化シリコン膜 ３１ ｐ- 型半導体領域 ３２ ｎ- 型半導体領域 ３３ ｎ型半導体領域 ３４ サイドウォールスペーサ ３４ａ 窒化シリコン膜 ３５ ｐ+ 型半導体領域 ３６ ｎ+ 型半導体領域 ３７ ＳＯＧ膜 ３８ 酸化シリコン膜 ３９ 酸化シリコン膜 ４０ コンタクトホール ４１ コンタクトホール ４２ プラグ ４３ 酸化シリコン膜 ４４ コンタクトホール ４５ａ コンタクトホール ４５ｂ コンタクトホール ４６ プラグ ４７ 窒化シリコン膜 ４８ サイドウォールスペーサ ４９ ＳＯＧ膜 ５０ 酸化シリコン膜 ５１ 酸化シリコン膜 ５２ スルーホール ５３ プラグ ５４ 窒化シリコン膜 ５５ 酸化シリコン膜 ５６ 溝 ５６ａ 溝 ５７ 多結晶シリコン膜 ５８ ＳＯＧ膜 ５９ 下部電極 ６０ 酸化タンタル膜 ６１ 窒化シリコン膜 ６２ 酸化シリコン膜 ６３ スルーホール ６４ プラグ ６５ 第１層配線 ６６ シリサイド層 ６７ コンタクトホール ６８ プラグ ＢＬ ビット線 ＢＬ1 〜ＢＬ3 導電膜 Ｍ1 〜Ｍ4 第１層配線 ＷＬ ワード線 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
フロントページの続き (72)発明者 高倉 俊彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F083 AD26 AD28 AD48 AD49 GA02 JA35 JA36 JA37 JA39 JA40 KA05 MA06 MA17 MA19 PR10 PR12 PR33 PR40
Claims (8)
- 【請求項１】 ロジックとＤＲＡＭが混載されたロジッ
ク混載ＤＲＡＭを有する半導体集積回路装置であって、
ロジック部のＭＩＳＦＥＴのゲート電極の上層に形成さ
れた絶縁層に、ソースを構成する半導体領域に達する第
１の複数のコンタクトホールと、ドレインを構成する半
導体領域に達する第２の複数のコンタクトホールとが開
孔されており、ビット線と同一層の第１の導電膜によっ
て、前記第１の複数のコンタクトホールを通して前記ソ
ースを構成する半導体領域がシャントされ、また、前記
ビット線と同一層の第２の導電膜によって、前記第２の
複数のコンタクトホールを通して前記ドレインを構成す
る半導体領域がシャントされていることを特徴とする半
導体集積回路装置。 - 【請求項２】 ロジックとＤＲＡＭが混載されたロジッ
ク混載ＤＲＡＭを有する半導体集積回路装置であって、
ロジック部のＭＩＳＦＥＴのゲート電極の上層に形成さ
れた絶縁層に、ソースを構成する半導体領域に達する第
１の複数のコンタクトホールと、ドレインを構成する半
導体領域に達する第２の複数のコンタクトホールとが開
孔されており、ビット線と同一層の第１の導電膜によっ
て、前記第１の複数のコンタクトホールを通して前記ソ
ースを構成する半導体領域がシャントされ、また、前記
ビット線と同一層の第２の導電膜によって、前記第２の
複数のコンタクトホールを通して前記ドレインを構成す
る半導体領域がシャントされており、さらに、前記ビッ
ト線の上層に形成された絶縁層に、前記第１の導電膜に
達する第１のスルーホールと前記第２の導電膜に達する
第２のスルーホールとが開孔されており、前記第１のス
ルーホールを通して前記第１の導電膜は上層配線に接続
され、また、前記第２のスルーホールを通して前記第２
の導電膜は上層配線に接続されていることを特徴とする
半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記ソースを構成する半導体領域の表面
および前記ドレインを構成する半導体領域の表面に、シ
リサイド層が形成されていることを特徴とする半導体集
積回路装置。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置において、前記第１の導電膜および前記第２の導電
膜は、高融点金属膜、または多結晶シリコン膜と高融点
金属膜とが順次積層されたポリサイド膜によって構成さ
れることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１または２記載の半導体集積回路
装置において、前記第１の複数のコンタクトホールの内
部および前記第２の複数のコンタクトホールの内部に、
プラグが形成されていることを特徴とする半導体集積回
路装置。 - 【請求項６】 請求項２記載の半導体集積回路装置にお
いて、前記第１の複数のコンタクトホールおよび前記第
２の複数のコンタクトホールは、前記上層配線のピッチ
と同じピッチ、または前記上層配線のピッチよりも狭い
ピッチで配置されていることを特徴とする半導体集積回
路装置。 - 【請求項７】 ロジックとＤＲＡＭが混載されたロジッ
ク混載ＤＲＡＭにおいて、ロジック部のＭＩＳＦＥＴを
形成する半導体集積回路装置の製造方法であって、(a).
ロジック部の半導体基板の主面にゲート絶縁膜、ゲート
電極および半導体領域によって構成される一対のソー
ス、ドレインからなるＭＩＳＦＥＴを形成した後、前記
ＭＩＳＦＥＴの上層に第１の絶縁層を形成する工程と、
(b).前記第１の絶縁層に、ソースを構成する半導体領域
に達する第１の複数のコンタクトホールおよびドレイン
を構成する半導体領域に達する第２の複数のコンタクト
ホールを開孔した後、前記第１の複数のコンタクトホー
ルの内部および前記第２の複数のコンタクトホールの内
部にプラグを形成する工程と、(c).ビット線と同一層の
第１の導電膜によって、前記第１の複数のコンタクトホ
ールの内部のプラブを介して前記ソースを構成する半導
体領域をシャントし、前記ビット線と同一層の第２の導
電膜によって、前記第２の複数のコンタクトホールの内
部のプラブを介して前記ドレインを構成する半導体領域
をシャントする工程と、(d).前記ビット線の上層に第２
の絶縁層を形成する工程と、(e).前記第２の絶縁層に、
前記第１の導電膜に達する第１のスルーホールおよび前
記第２の導電膜に達する第２のスルーホールを開孔した
後、前記第１のスルーホールの内部および前記第２のス
ルーホールの内部にプラグを形成し、次いで上層配線を
形成する工程とを有することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項８】 請求項７記載の半導体集積回路装置の製
造方法において、前記ソースを構成する半導体領域の表
面および前記ドレインを構成する半導体領域の表面にシ
リサイド層を形成する工程を有することを特徴とする半
導体集積回路装置の製造方法。
Priority Applications (6)
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|---|---|---|---|
| JP11001570A JP2000200886A (ja) | 1999-01-07 | 1999-01-07 | 半導体集積回路装置およびその製造方法 |
| TW088120918A TW432680B (en) | 1999-01-07 | 1999-11-30 | Semiconductor integrated circuit apparatus and its fabricating method |
| KR1020000000392A KR20000053397A (ko) | 1999-01-07 | 2000-01-06 | 반도체 집적 회로 장치 및 그 제조 방법 |
| US09/479,592 US6329680B1 (en) | 1999-01-07 | 2000-01-07 | Semiconductor integrated circuit device and process for manufacturing the same |
| US09/518,146 US6420227B1 (en) | 1999-01-07 | 2000-03-03 | Semiconductor integrated circuit device and process for manufacture of the same |
| US09/988,586 US6501115B2 (en) | 1999-01-07 | 2001-11-20 | Semiconductor integrated circuit device and process for manufacturing the same |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP11001570A JP2000200886A (ja) | 1999-01-07 | 1999-01-07 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200886A true JP2000200886A (ja) | 2000-07-18 |
Family
ID=11505192
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11001570A Pending JP2000200886A (ja) | 1999-01-07 | 1999-01-07 | 半導体集積回路装置およびその製造方法 |
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| Country | Link |
|---|---|
| US (3) | US6329680B1 (ja) |
| JP (1) | JP2000200886A (ja) |
| KR (1) | KR20000053397A (ja) |
| TW (1) | TW432680B (ja) |
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