KR100577542B1 - 매몰콘택 플러그를 갖는 반도체소자의 제조방법 - Google Patents

매몰콘택 플러그를 갖는 반도체소자의 제조방법 Download PDF

Info

Publication number
KR100577542B1
KR100577542B1 KR1020050020728A KR20050020728A KR100577542B1 KR 100577542 B1 KR100577542 B1 KR 100577542B1 KR 1020050020728 A KR1020050020728 A KR 1020050020728A KR 20050020728 A KR20050020728 A KR 20050020728A KR 100577542 B1 KR100577542 B1 KR 100577542B1
Authority
KR
South Korea
Prior art keywords
bit line
interlayer insulating
buried contact
film
contact
Prior art date
Application number
KR1020050020728A
Other languages
English (en)
Inventor
박제민
황유상
송석순
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050020728A priority Critical patent/KR100577542B1/ko
Priority to US11/364,635 priority patent/US7749834B2/en
Application granted granted Critical
Publication of KR100577542B1 publication Critical patent/KR100577542B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H19/00—Switches operated by an operating part which is rotatable about a longitudinal axis thereof and which is acted upon directly by a solid body external to the switch, e.g. by a hand
    • H01H19/02—Details
    • H01H19/10—Movable parts; Contacts mounted thereon
    • H01H19/14—Operating parts, e.g. turn knob
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H19/00—Switches operated by an operating part which is rotatable about a longitudinal axis thereof and which is acted upon directly by a solid body external to the switch, e.g. by a hand
    • H01H19/02—Details
    • H01H19/08—Bases; Stationary contacts mounted thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H19/00—Switches operated by an operating part which is rotatable about a longitudinal axis thereof and which is acted upon directly by a solid body external to the switch, e.g. by a hand
    • H01H19/54—Switches operated by an operating part which is rotatable about a longitudinal axis thereof and which is acted upon directly by a solid body external to the switch, e.g. by a hand the operating part having at least five or an unspecified number of operative positions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H2229/00—Manufacturing
    • H01H2229/044—Injection moulding
    • H01H2229/048—Insertion moulding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Abstract

매몰콘택 플러그를 갖는 반도체소자의 제조방법들이 제공된다. 이 방법들은 서로 평행한 비트라인들 사이에 매몰콘택 개구부들을 형성하고, 상기 매몰콘택 개구부들의 내벽들에 매몰콘택 스페이서들을 형성한 후, 상기 매몰콘택 개구부들을 메우는 매몰콘택 플러그들을 형성한다. 상기 매몰콘택 개구부는 평면도 상에서 보여 질 때 직사각형 또는 타원형으로 형성할 수 있으며, 스토리지 랜딩패드와 편심 되도록 형성할 수 있다. 또한, 상기 매몰콘택 개구부는 비트라인 랜딩패드의 일부영역 및 비트라인들의 서로마주보는 측벽들을 한꺼번에 노출시키도록 형성할 수 있다. 이 경우에, 상기 매몰콘택 스페이서는 상기 비트라인 랜딩패드의 노출된 일부영역 및 상기 비트라인들의 노출된 측벽들을 덮도록 형성하는 것이 바람직하다. 결과적으로, 상기 매몰콘택 플러그들의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드들과 접촉하는 면보다 크게 형성되고 상기 스토리지 랜딩패드들에 대하여 편심을 갖도록 형성된다.

Description

매몰콘택 플러그를 갖는 반도체소자의 제조방법{Method of fabricating semiconductor devices having buried contact plugs}
도 1 및 도 2는 종래의 디램(DRAM) 제조방법을 설명하기 위한 단면도들이다.
도 3 내지 도 17은 본 발명의 실시 예에 따른 디램(DRAM) 제조방법을 설명하기 위한 평면도들 및 단면도들이다.
도 18 내지 도 27은 본 발명의 다른 실시 예에 따른 디램(DRAM) 제조방법을 설명하기 위한 평면도들 및 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 매몰콘택 플러그를 갖는 반도체소자의 제조방법에 관한 것이다.
전자제품들의 경-박-단-소화 경향에 따라 상기 전자제품들에 사용되는 반도체소자들의 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 상기 고집적화 기술에는 상기 반도체소자들의 구성요소들을 축소하는 기술 및 상기 반도체소자들의 구성요소들을 효율적으로 배치하는 기술이 있다. 예를 들면, 디램(dynamic random access memory; DRAM)과 같은 반도체기억소자는 복수개의 메모리 셀들을 구비한다. 상기 메모리 셀은 셀 트랜지스터, 셀 커패시터 및 상호연결부를 갖는다. 상기 메모리 셀은 8F2 의 평면적을 갖는 구조가 널리 사용되고 있다. 또한, 상기 메모리 셀의 평면적을 6F2 또는 4F2 로 배치하는 기술이 연구되고 있다. 여기서, 상기 F는 최소회로크기(minimum feature size)를 의미한다. 이에 따라, 상기 셀 트랜지스터 와 상기 셀 커패시터를 상호 연결하는 기술은 여러 가지 난관에 직면하게 된다.
도 1 및 도 2는 종래의 디램(DRAM) 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 1은 종래의 디램(DRAM) 제조방법을 설명하기 위하여 워드라인을 가로지르는 방향으로 절단한 단면도이고, 도 2는 종래의 디램(DRAM) 제조방법을 설명하기 위하여 비트라인을 가로지르는 방향으로 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체기판(1) 내의 소정영역에 활성영역들(2)을 한정하는 소자분리막(3)을 형성한다. 상기 활성영역들(2) 상에 게이트유전막들(5)을 형성한다. 상기 게이트유전막들(5) 상에 상기 활성영역들(2)을 가로지르며 차례로 적층된 게이트전극들(7) 및 보호막패턴들(9)을 형성한다. 상기 게이트전극들(7)은 연장되어 워드라인의 역할을 한다. 상기 게이트전극들(7)의 측벽들에 스페이서들(11)을 형성한다. 상기 게이트전극들(7)을 갖는 반도체기판(1) 전면상에 하부층간절연막(lower inter level dielectrics; 13)을 형성한다. 상기 하부층간절연막(13)을 관통하여 상기 활성영역들(2)에 접촉하는 스토리지 랜딩패드들(15) 및 비트라인 랜딩패드들(16)을 형성한다. 상기 스토리지 랜딩패드들(15) 및 상기 비트라인 랜딩패드들(16)을 갖는 반도체기판(1) 상에 중간 층간절연막(intermediate inter level dielectrics; 23)을 형성한다. 상기 중간 층간절연막(23) 내에 상기 비트라인 랜딩패드들(16)과 접촉하는 비트라인 플러그들(19) 및 상기 비트라인 플러그들(19) 상을 가로지르는 비트라인들(21)을 형성한다. 상기 비트라인들(21)은 상기 비트라인 플러그들(19) 및 상기 비트라인 랜딩패드들(16)을 통하여 상기 활성영역들(2)에 전기적으로 접속된다. 또한, 상기 중간 층간절연막(23) 내에 상기 스토리지 랜딩패드들(15)과 접촉하는 매몰콘택 플러그들(buried contact plugs; 25)을 형성한다. 상기 매몰콘택 플러그들(25)의 상부면들을 노출시킨다. 상기 매몰콘택 플러그들(25) 상에 중간 패드들(intermediate pads; 27)을 형성한다. 상기 중간 패드들(27)을 갖는 반도체기판(1) 상에 상부 층간절연막(upper inter level dielectrics; 29)을 형성한다. 상기 중간 패드들(27)의 상부면들을 노출시킨다. 상기 노출된 중간 패드들(27) 상에 차례로 적층된 스토리지 노드들(31), 커패시터 유전막(33) 및 플레이트 노드(35)를 형성한다. 여기서, 상기 스토리지 노드들(31)은 커패시터의 하부전극 역할을 하며, 상기 플레이트 노드(35)는 커패시터의 상부전극 역할을 한다. 또한, 상기 스토리지 노드(31)는 상기 중간 패드(27), 상기 매몰콘택 플러그(25) 및 상기 스토리지 랜딩패드(15)를 통하여 상기 활성영역(2)에 전기적으로 접속된다.
상기 스토리지 노드들(31)은 일정한 크기로 규칙적인 배열을 하는 것이 고집적화 측면에서 유리하다. 그런데 상기 매몰콘택 플러그들(25)은 상기 비트라인들(21) 및 상기 비트라인 랜딩패드들(16)과의 접촉을 피하여 상기 스토리지 랜딩패드들(15)에 접촉되도록 형성하여야 한다. 이에 더하여, 상기 매몰콘택 플러그(25)는 인접한 다른 스토리지 랜딩패드들(15)과의 접촉을 피하여 형성하여야 한다. 즉, 상기 매몰콘택 플러그들(25)은 규칙적인 배열을 하는 것이 매우 어렵다. 결과적으로, 상기 중간 패드들(27)을 이용하여 상기 스토리지 노드들(31)의 배열 여유를 확보하여야 한다. 이 경우에, 상기 중간 패드들(27)을 형성하기 위한 추가 공정이 필요하다. 또한, 상기 중간 패드들(27)의 배열 여유 확보에 따른 면적 손실이 발생한다.
한편, 디램(DRAM)의 제조방법이 미국특허 제 6,136,643 호(US patent number 6,136,643)에 "자기정렬 콘택 식각 기술을 이용한 씨오비 디램 제조방법(Method for fabricating Capacitor-Over-Bit-Line Dynamic Random Access Memory using self-aligned contact etching technology)" 이라는 제목으로 젱 등(Jeng et al.)에 의해 개시된 바 있다.
젱 등(Jeng et al.)에 따르면, 상기 디램 제조방법은 활성영역들, 게이트 패턴들 및 비트라인 패턴들과 아울러서 씨오비 구조의 커패시터들을 갖는 디램 셀을 형성하는 것을 구비한다. 게이트전극들, 측벽스페이서들 및 소스/드레인 영역들 상을 덮는 식각저지막을 형성한다. 제 1 산화막을 관통하여 상기 소스/드레인 영역을 노출시키는 자기 정렬된 개구부들(self-aligned openings)을 형성한다. 상기 자기 정렬된 개구부들을 메우는 폴리실리콘 랜딩 플러그들(polysilicon landing plugs)을 형성한다. 제 2 산화막을 형성하고, 비트라인 콘택홀을 형성한다. 폴리사이드막 및 캐핑막(cap layer)을 차례로 증착하고 패터닝하여 비트라인을 형성한다. 제 3 식각저지막을 형성한다. 제 3 산화막을 형성한다. 상기 제 3 산화막을 관통하는 커패시터 노드 개구부를 형성한다. 커패시터 하부전극, 커패시터 유전막 및 커패시터 상부전극을 형성한다. 상기 제 3 식각저지막은 상기 커패시터 노드 개구부를 형성하는 동안 상기 제 3 산화막이 과도하게 식각되는 것을 방지해준다.
그럼에도 불구하고, 상기 콘택플러그가 인접한 도전성패턴들에 전기적으로 접속되는 것을 방지하기 위한 노력이 지속적으로 요구된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 중간 패드들을 형성하는 공정을 생략하면서 인접한 도전성패턴들에 전기적으로 접속되는 것을 방지할 수 있는 반도체소자의 콘택플러그 형성방법들을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체소자의 콘택플러그 형성방법들을 제공한다. 이 방법들은 반도체기판 상에 하부 층간절연막을 형성하는 것을 포함한다. 상기 하부 층간절연막을 관통하는 비트라인 랜딩패드들 및 스토리지 랜딩패드들을 형성한다. 상기 하부 층간절연막, 상기 비트라인 랜딩패드들 및 상기 스토리지 랜딩패드들 상을 덮는 중간 층간절연막을 형성한다. 상기 중간 층간절연막을 갖는 반도체기판 전면상에 상부 층간절연막을 형성한다. 상기 상부 층간절연막 및 상기 중간 층간절연막을 부분적으로 제거하여 상기 스토리지 랜딩패드들 및 상기 하부 층간절연막의 적어도 일부영역을 노출시키는 매몰콘택 개구부들을 형성한다. 상기 매몰콘택 개구부들의 내벽들에 매몰콘택 스페이서들을 형성한다. 상기 매몰콘택 개구부들을 메우는 매몰콘택 플러그들을 형성한다. 여기서, 상기 매몰 콘택 플러그들의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드들에 접촉하는 면보다 크게 형성하고 상기 스토리지 랜딩패드들에 대하여 편심을 갖도록 형성한다.
본 발명의 몇몇 실시 예들에서, 상기 중간 층간절연막을 형성한 후, 상기 중간 층간절연막을 패터닝하여 상기 비트라인 랜딩패드들을 노출시키는 비트라인 콘택홀들을 형성할 수 있다. 상기 비트라인 콘택홀의 내벽에 비트라인 플러그 스페이서를 형성할 수 있다. 상기 비트라인 플러그 스페이서는 상기 중간 층간절연막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 중간 층간절연막이 실리콘산화막인 경우, 상기 비트라인 플러그 스페이서는 질화막으로 형성할 수 있다. 상기 비트라인 콘택홀들을 메우는 비트라인 플러그, 상기 비트라인 플러그 상을 가로지르며 차례로 적층된 비트라인들 및 캐핑 패턴들을 형성할 수 있다. 상기 캐핑 패턴은 질화막으로 형성할 수 있다. 상기 비트라인의 측벽들에 비트라인 스페이서들을 형성할 수 있다. 상기 비트라인 스페이서는 질화막으로 형성할 수 있다.
다른 실시 예들에서, 상기 매몰콘택 개구부는 인접한 두개의 상기 비트라인들 사이에 형성할 수 있다. 이 경우에, 상기 매몰콘택 개구부는 평면도 상에서 보여 질 때 직사각형 또는 타원형으로 형성할 수 있으며, 상기 스토리지 랜딩패드와 편심 되도록 형성할 수 있다. 다른 방법으로, 상기 매몰콘택 개구부는 인접한 적어도 두개의 상기 비트라인들 상을 가로지르는 그루브형으로 형성할 수도 있다. 상기 매몰콘택 개구부는 상기 비트라인 랜딩패드의 일부영역 및 상기 비트라인들의 서로 마주보는 측벽들을 한꺼번에 노출시키도록 형성할 수 있다. 이 경우에, 상기 매몰콘택 스페이서는 상기 비트라인 랜딩패드의 노출된 일부영역 및 상기 비트라인들의 노출된 측벽들을 덮도록 형성하는 것이 바람직하다. 상기 비트라인의 측벽들에 비트라인 스페이서들이 형성된 경우, 상기 매몰콘택 개구부는 상기 비트라인 랜딩패드의 일부영역 및 서로마주보는 두개의 상기 비트라인 스페이서들을 한꺼번에 노출시키도록 형성할 수 있다. 이 경우에, 상기 매몰콘택 스페이서는 상기 비트라인 랜딩패드의 노출된 일부영역 및 상기 비트라인 스페이서들을 덮도록 형성할 수 있다. 상기 매몰콘택 스페이서는 실리콘산화막, 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다.
또 다른 실시 예들에서, 상기 매몰콘택 플러그는 폴리실리콘막 또는 금속막으로 형성할 수 있다. 상기 금속막은 차례로 적층된 티타늄 질화막 및 텅스텐(W)막으로 형성할 수 있다.
또한, 본 발명은, 디램(DRAM)의 제조방법들을 제공한다. 상기 제조방법들은 반도체기판 상에 하부 층간절연막을 형성하는 것을 포함한다. 상기 하부 층간절연막을 관통하는 비트라인 랜딩패드들 및 스토리지 랜딩패드들을 형성한다. 상기 하부 층간절연막, 상기 비트라인 랜딩패드들 및 상기 스토리지 랜딩패드들 상을 덮는 중간 층간절연막을 형성한다. 상기 중간 층간절연막을 패터닝하여 상기 비트라인 랜딩패드들을 노출시키는 비트라인 콘택홀들을 형성한다. 상기 비트라인 콘택홀들을 채우는 비트라인 플러그들, 상기 비트라인 플러그들과 접촉하고 상기 중간 층간절연막 상을 가로지르는 비트라인들 및 상기 비트라인들 상에 적층된 캐핑 패턴들 을 형성한다. 상기 비트라인들을 갖는 반도체기판 전면상에 상부 층간절연막을 형성한다. 상기 상부 층간절연막 및 상기 중간 층간절연막을 부분적으로 제거하여 상기 스토리지 랜딩패드들 및 상기 하부 층간절연막의 적어도 일부영역을 노출시키는 매몰콘택 개구부들을 형성한다. 상기 매몰콘택 개구부들의 내벽들에 매몰콘택 스페이서들을 형성한다. 상기 매몰콘택 개구부들을 메우는 매몰콘택 플러그들을 형성한다. 여기서, 상기 매몰콘택 플러그들의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드들과 접촉하는 면보다 크게 형성하고 상기 스토리지 랜딩패드들에 대하여 편심을 갖도록 형성한다. 상기 매몰콘택 플러그들 상에 스토리지 노드들을 형성한다.
몇몇 실시 예들에서, 상기 반도체기판 상에 활성영역들을 한정하는 소자분리막을 형성할 수 있다. 상기 활성영역들 상을 가로지르는 절연된 게이트전극들을 형성할 수 있다.
다른 실시 예들에서, 상기 비트라인 콘택홀을 형성한 후, 상기 비트라인 콘택홀의 내벽에 비트라인 플러그 스페이서를 형성할 수 있다. 상기 비트라인 플러그 스페이서는 상기 중간 층간절연막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 중간 층간절연막이 실리콘산화막인 경우, 상기 비트라인 플러그 스페이서는 질화막으로 형성할 수 있다.
다른 실시 예들에서, 상기 비트라인의 측벽들에 비트라인 스페이서들을 형성할 수 있다. 상기 비트라인 스페이서는 질화막으로 형성할 수 있다.
또 다른 실시 예들에서, 상기 매몰콘택 개구부는 인접한 두개의 상기 비트라 인들 사이에 형성할 수 있다. 이 경우에, 상기 매몰콘택 개구부는 평면도 상에서 보여 질 때 직사각형 또는 타원형으로 형성할 수 있으며, 상기 스토리지 랜딩패드와 편심 되도록 형성할 수 있다. 다른 방법으로, 상기 매몰콘택 개구부는 인접한 적어도 두개의 상기 비트라인들 상을 가로지르는 그루브형으로 형성할 수도 있다. 상기 매몰콘택 개구부는 상기 비트라인 랜딩패드의 일부영역 및 상기 비트라인들의 서로마주보는 측벽들을 한꺼번에 노출시키도록 형성할 수 있다. 이 경우에, 상기 매몰콘택 스페이서는 상기 비트라인 랜딩패드의 노출된 일부영역 및 상기 비트라인들의 노출된 측벽들을 덮도록 형성하는 것이 바람직하다. 상기 비트라인의 측벽들에 비트라인 스페이서들이 형성된 경우, 상기 매몰콘택 개구부는 상기 비트라인 랜딩패드의 일부영역 및 서로마주보는 두개의 상기 비트라인 스페이서들을 한꺼번에 노출시키도록 형성할 수 있다. 이 경우에, 상기 매몰콘택 스페이서는 상기 비트라인 랜딩패드의 노출된 일부영역 및 상기 비트라인 스페이서들을 덮도록 형성할 수 있다. 상기 매몰콘택 스페이서는 실리콘산화막, 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다.
또 다른 실시 예들에서, 상기 매몰콘택 플러그는 폴리실리콘막 또는 금속막으로 형성할 수 있다. 상기 금속막은 차례로 적층된 티타늄 질화막 및 텅스텐(W)막으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내 용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 3 내지 도 17은 본 발명의 실시 예에 따른 디램(DRAM) 제조방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 3은 본 발명의 실시 예에 따른 디램(DRAM) 제조방법 중 랜딩 패드들 및 비트라인들을 형성하는 단계를 보여주는 평면도이고, 도 4는 도 3의 절단선 I-I' 에 따라 취해진 단면도이며, 도 5는 도 3의 절단선 Ⅱ-Ⅱ' 에 따라 취해진 단면도이다. 도 6은 본 발명의 실시 예에 따른 디램(DRAM) 제조방법 중 매몰콘택 개구부를 형성하는 단계를 보여주는 평면도이고, 도 7, 도 9 및 도11은 도 6의 절단선 I-I' 에 따라 취해진 단면도이며, 도 8, 도 10 및 도12는 도 6의 절단선 Ⅱ-Ⅱ' 에 따라 취해진 단면도이다. 도 13은 본 발명의 실시 예에 따른 디램(DRAM) 제조방법 중 매몰콘택 플러그를 형성하는 단계를 보여주는 평면도이고, 도 14 및 도16은 도 13의 절단선 I-I' 에 따라 취해진 단면도이며, 도 15 및 도17은 도 13의 절단선 Ⅱ-Ⅱ' 에 따라 취해진 단면도이다.
도 3, 도 4 및 도 5를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성한다. 상기 소자분리막(53)은 활성영역들(52)을 한정한다. 상기 활성영역들(52)은 도 3에 도시된 바와 같이 막대형일 수 있으며 서로 어긋나게 형성될 수 있다. 상기 소자분리막(53)은 상기 반도체기판(51) 내에 형성된 트렌치 영역을 채우는 절연막, 예를 들면, 고밀도 플라즈마 산화막(HDP oxide)으로 형성할 수 있다. 상기 활성영역들(52)의 상부를 가로지르며 서로 평행한 워드라인들(59)을 형성한다. 구체적으로, 상기 소자분리막(53)을 갖는 반도체기판(51) 상에 게이트유전막(55), 하부게이트 도전막, 상부게이트 도전막 및 하드마스크막을 차례로 적층한다. 상기 게이트유전막(55)은 열산화법에 의한 실리콘산화막으로 형성할 수 있다. 상기 하부게이트 도전막은 폴리실리콘막으로 형성할 수 있다. 상기 상부게이트 도전막은 텅스텐실리사이드(WSi)막과 같은 금속실리사이드막으로 형성할 수 있다. 상기 하드마스크막은 실리콘질화막(SiN) 또는 실리콘산질화막(SiON)으로 형성할 수 있다. 상기 하드마스크막, 상기 상부게이트 도전막 및 상기 하부게이트 도전막을 연속적으로 패터닝 하여 하드마스크 패턴(61), 상부게이트 도전성패턴(58) 및 하부게이트 도전성패턴(57)을 형성한다. 차례로 적층된 상기 하부게이트 도전성패턴(57) 및 상기 상부게이트 도전성패턴(58)은 게이트전극(59) 역할을 한다. 또한, 상기 게이트전극(59)은 연장되어 상기 워드라인(59)을 구성한다.
도 3에 도시된 바와 같이, 하나의 상기 활성영역(52) 상에 두개의 셀 트랜지스터들을 형성하는 방식이 널리 사용된다. 즉, 상기 활성영역(52) 상에 두개의 상기 게이트전극들(59)이 형성될 수 있다. 상기 워드라인들(59)은 평면도로부터 보여 질 때 서로 평행하도록 형성될 수 있다. 이 경우에, 상기 소자분리막(53) 상에도 상기 워드라인들(59)이 가로지르도록 형성될 수 있다.
이어서, 상기 반도체기판(51) 전면상에 콘포말한 스페이서 절연막을 형성할 수 있다. 상기 스페이서 절연막은 화학기상증착방법에 의한 실리콘질화막(SiN)으로 형성할 수 있다. 상기 스페이서 절연막을 이방성 식각하여 상기 하드마스크 패턴(61) 및 상기 게이트전극(59)의 측벽들을 덮는 절연성 스페이서들(63)을 형성할 수 있다.
상기 게이트전극들(59)을 갖는 반도체기판(51) 상에 하부 층간절연막(lower inter level dielectrics; 65)을 적층한다. 상기 하부 층간절연막(65)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 또한, 상기 하부 층간절연막(65)의 상부면은 평탄화 시키는 것이 바람직하다.
상기 하부 층간절연막(65)을 패터닝 하여 상기 활성영역들(52)을 노출시키는 랜딩패드 개구부들을 형성한다. 상기 랜딩패드 개구부들을 완전히 채우며 상기 하부 층간절연막(65) 상을 덮는 랜딩패드 도전막을 형성한다. 상기 랜딩패드 도전막은 폴리실리콘막 또는 금속막으로 형성할 수 있다. 상기 랜딩패드 도전막을 상기 금속막으로 형성할 경우, 상기 랜딩패드 도전막은 텅스텐(W)막으로 형성할 수 있다. 상기 랜딩패드 도전막을 평탄화 하여 비트라인 랜딩패드들(68) 및 스토리지 랜딩패드들(69)을 형성한다. 상기 랜딩패드 도전막을 평탄화 하는 공정은 상기 하부 층간절연막(65)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP)공정이 이용될 수 있다.
도 3에 도시된 바와 같이, 하나의 상기 활성영역(52) 상에 두개의 상기 워드라인들(59)이 형성될 수 있다. 이 경우에, 상기 워드라인들(59) 사이의 상기 활성영역(52) 상에 상기 비트라인 랜딩패드(68)가 형성될 수 있고, 상기 비트라인 랜딩 패드(68)를 가운데 두고 상기 워드라인들(59) 반대편의 상기 활성영역들(52) 상에 상기 스토리지 랜딩패드들(69)이 형성될 수 있다. 즉, 상기 비트라인 랜딩패드들(68)은 상기 하부 층간절연막(65)을 관통하여 상기 워드라인들(59) 사이의 상기 활성영역들(52)에 전기적으로 접속될 수 있으며, 상기 스토리지 랜딩패드들(69)은 상기 하부 층간절연막(65)을 관통하여 상기 비트라인 랜딩패드(68)에서 상기 워드라인들(59) 반대편의 상기 활성영역들(52)에 전기적으로 접속될 수 있다. 또한, 상기 하부 층간절연막(65), 상기 비트라인 랜딩패드들(68) 및 상기 스토리지 랜딩패드들(69)은 실질적으로 동일평면 상에 노출될 수 있다.
상기 하부 층간절연막(65), 상기 비트라인 랜딩패드들(68) 및 상기 스토리지 랜딩패드들(69) 상에 중간 층간절연막(intermediate inter level dielectrics; 73)을 형성한다. 상기 중간 층간절연막(73)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 또한, 상기 중간 층간절연막(73)의 상부면은 평탄화 시키는 것이 바람직하다. 상기 중간 층간절연막(73)을 패터닝 하여 상기 비트라인 랜딩패드들(68)을 노출시키는 비트라인 콘택홀들을 형성한다. 상기 비트라인 콘택홀들의 내벽에 비트라인 플러그 스페이서들(75)을 형성할 수 있다. 상기 비트라인 플러그 스페이서들(75)은 상기 중간 층간절연막(73)에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 상기 중간 층간절연막(73)이 실리콘산화막인 경우에, 상기 비트라인 플러그 스페이서들(75)은 실리콘질화막 또는 실리콘산질화막과 같은 질화막으로 형성할 수 있다. 그러나 상기 비트라인 플러그 스페이서들(75)은 생략될 수도 있다. 상기 비트라인 콘택홀들을 완전히 메우고 상기 중간 층간절연막(73) 상을 덮 도록 비트라인 도전막 및 캐핑막을 형성한다. 상기 비트라인 도전막은 폴리실리콘막으로 형성할 수 있다. 또한, 상기 비트라인 도전막은 장벽금속막 및 금속막을 차례로 적층하여 형성할 수도 있다. 상기 장벽금속막은 티타늄 질화막으로 형성할 수 있으며, 상기 금속막은 텅스텐(W)막으로 형성할 수 있다. 이에 더하여, 상기 비트라인 도전막은 상기 금속막 만으로 형성할 수도 있다. 상기 캐핑막은 실리콘질화막 또는 실리콘산질화막과 같은 질화막으로 형성할 수 있다. 상기 캐핑막 및 상기 비트라인 도전막을 패터닝 하여 상기 워드라인들(59)을 가로지르는 캐핑 패턴들(83) 및 비트라인들(81)을 형성한다. 그 결과, 상기 비트라인들(81)은 상기 중간 층간절연막(73)을 관통하는 비트라인 플러그들(77)에 의하여 상기 비트라인 랜딩패드들(68)에 전기적으로 접속될 수 있다. 상기 캐핑 패턴들(83) 및 상기 비트라인들(81)의 측벽들을 덮는 비트라인 스페이서들(85)을 형성할 수 있다. 상기 비트라인들(81)을 갖는 반도체기판(51) 상에 상부 층간절연막(upper inter level dielectrics; 79)을 적층한다. 상기 상부 층간절연막(79)은 상기 캐핑 패턴들(83)에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 상기 캐핑 패턴들(83)이 실리콘질화막 또는 실리콘산질화막과 같은 질화막인 경우에, 상기 상부 층간절연막(79)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 또한, 상기 상부 층간절연막(79)의 상부면은 평탄화 시키는 것이 바람직하다. 상기 비트라인 스페이서들(85)은 상기 상부 층간절연막(79)에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 상기 상부 층간절연막(79)이 실리콘산화막인 경우에, 상기 비트라인 스페이서들(85)은 실리콘질화막 또는 실리콘산질화막과 같은 질화막 으로 형성할 수 있다. 그러나 상기 비트라인 스페이서들(85)은 생략될 수도 있다.
도 6, 도 7 및 도 8을 참조하면, 상기 상부 층간절연막(79) 및 상기 중간 층간절연막(73)을 차례로 패터닝하여 상기 스토리지 랜딩패드들(69)을 부분적으로 노출시키는 예비 매몰콘택 개구부들(87)을 형성한다. 상기 예비 매몰콘택 개구부들(87)은 도 6에 도시된 바와 같이 인접한 상기 비트라인들(81) 방향으로 연장된 직사각형 또는 타원형으로 형성할 수 있다. 상기 중간 층간절연막(73)을 패터닝하는 동안 상기 하부 층간절연막(65)이 부분적으로 식각되어 상기 스토리지 랜딩패드들(69)의 측벽들이 부분적으로 노출될 수 있다.
도 6, 도 9 및 도 10을 참조하면, 상기 예비 매몰콘택 개구부들(87)을 확장하여 매몰콘택 개구부들(87')을 형성한다. 상기 매몰콘택 개구부들(87')은 예를 들면, 습식세정용액을 사용하는 식각공정을 적용하여 형성할 수 있다. 그 결과, 상기 매몰콘택 개구부들(87')은 인접한 두개의 상기 비트라인들(81) 사이에 형성될 수 있으며, 평면도 상에서 보여 질 때 직사각형 또는 타원형으로 형성될 수 있으며, 상기 스토리지 랜딩패드들(69)에 대하여 편심 되도록 형성될 수 있다. 이 경우, 상기 매몰콘택 개구부들(87')은 상기 스토리지 랜딩패드들(69)의 일부영역, 상기 비트라인 랜딩패드들(68)의 일부영역 및 상기 비트라인들(81)의 서로마주보는 측벽들을 한꺼번에 노출시키도록 형성할 수 있다. 또한, 상기 매몰콘택 개구부들(87') 내에는 상기 비트라인 플러그들(77)이 부분적으로 노출될 수 있다. 이와는 달리, 상기 비트라인들(81) 및 상기 비트라인 플러그들(77)은 상기 비트라인 스페이서들(85) 및 상기 비트라인 플러그 스페이서들(75)에 의하여 덮여질 수도 있다.
도 6, 도 11 및 도 12를 참조하면, 상기 매몰콘택 개구부들(87')의 내부 및 상기 상부 층간절연막(79)의 상부를 정합하게(conformably) 덮는 매몰콘택 절연막을 증착한다. 상기 매몰콘택 절연막은 산소 가스와 같은 산화 가스의 사용 없이 형성되는 절연막으로 형성하는 것이 바람직하다. 이는, 상기 매몰콘택 절연막을 형성하기 위한 절연막을 형성하는 동안 산소 가스가 사용되는 경우에, 상기 스토리지 랜딩패드들(69)이 산화될 수 있기 때문이다. 예를 들면, 상기 매몰콘택 절연막은 실리콘산화막, 실리콘질화막 또는 실리콘산질화막과 같은 절연막으로 형성할 수 있다. 또한, 상기 매몰콘택 절연막은 상기 하부 층간절연막(65)의 식각부위를 매립할 수 있을 정도의 두께로 형성하는 것이 바람직하다. 예를 들면, 상기 매몰콘택 절연막은 5 nm 내지 50 nm 두께로 형성할 수 있다. 상기 매몰콘택 절연막을 이방성 식각하여 상기 스토리지 랜딩패드들(69)의 상부면들을 노출시킨다. 상기 스토리지 랜딩패드들(69)의 상부면들을 노출시키는 동안, 상기 스토리지 랜딩패드들(69)의 측벽들 또한 부분적으로 노출될 수 있다. 이에 더하여, 상기 스토리지 랜딩패드들(69)의 상부면들을 노출시키는 동안, 상기 매몰콘택 개구부들(87')의 내벽들에 매몰콘택 스페이서들(90)이 형성된다.
그 결과, 상기 매몰콘택 스페이서들(90)은 상기 매몰콘택 개구부들(87')의 내벽들을 덮는다. 즉, 상기 비트라인 랜딩패드들(68)의 노출된 일부영역, 상기 비트라인들(81)의 노출된 측벽들 및 상기 비트라인 플러그들(77)의 노출된 측벽들은 상기 매몰콘택 스페이서들(90)로 덮이게 된다. 상기 비트라인들(81)의 측벽들 및 상기 비트라인 플러그들(77)의 측벽들 상에 상기 비트라인 스페이서들(85) 및 상기 비트라인 플러그 스페이서들(75)이 형성되어 있는 경우, 상기 매몰콘택 스페이서들(90)은 상기 비트라인 스페이서들(85) 및 상기 비트라인 플러그 스페이서들(75)을 덮도록 형성할 수 있다. 또한, 상기 하부 층간절연막(65)의 식각부위도 상기 매몰콘택 스페이서들(90)로 덮일 수 있다.
도 13, 도 14 및 도 15를 참조하면, 상기 매몰콘택 스페이서들(90)을 갖는 반도체기판(51) 상에 매몰콘택 도전막을 형성한다. 상기 매몰콘택 도전막은 상기 매몰콘택 개구부들(87')을 완전히 채우며 상기 상부 층간절연막(79)을 덮도록 형성한다. 상기 매몰콘택 도전막은 폴리실리콘막으로 형성할 수 있다. 또한, 상기 매몰콘택 도전막은 장벽금속막 및 금속막을 차례로 적층하여 형성할 수도 있다. 상기 장벽금속막은 티타늄 질화막으로 형성할 수 있으며, 상기 금속막은 텅스텐(W)막으로 형성할 수 있다. 이에 더하여, 상기 매몰콘택 도전막은 상기 금속막 만으로 형성할 수도 있다.
상기 매몰콘택 도전막을 평탄화 하여 매몰콘택 플러그들(93)을 형성한다. 상기 매몰콘택 도전막을 평탄화 하는 공정은 상기 상부 층간절연막(79)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP)공정이 이용될 수 있다. 이와는 달리, 상기 매몰콘택 도전막을 평탄화 하는 공정은 에치백 공정이 이용될 수도 있다.
그 결과, 상기 매몰콘택 플러그들(93)의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드(69)와 접촉하는 면보다 크게 형성되고 상기 스토리지 랜딩패드(69)에 대하여 편심을 갖도록 형성된다. 또한, 상기 매몰콘택 플러그들 (93)은 상기 스토리지 랜딩패드들(69)을 통하여 상기 활성영역들(52)에 전기적으로 접속된다. 이에 더하여, 상기 매몰콘택 플러그들(93)은 상기 매몰콘택 스페이서들(90)에 의하여 주변의 도전성패턴들, 즉, 상기 비트라인 랜딩패드들(68), 상기 비트라인들(81) 및 상기 비트라인 플러그들(77)과의 전기적인 접속으로부터 방지된다.
도 13, 도 16 및 도 17을 참조하면, 상기 매몰콘택 플러그들(93)을 갖는 반도체기판(51) 상에 차례로 적층된 스토리지 노드(95), 커패시터 유전막(97) 및 플레이트 노드(95)를 형성한다. 상기 스토리지 노드들(95)은 상기 매몰콘택 플러그들(93)과 접촉하도록 형성한다. 여기서, 상기 스토리지 노드들(95)은 평면도 상에서 보여 질 때 일정한 간격으로 형성하는 것이 집적도 향상 측면에서 유리하다. 본 발명의 실시 예에 따르면, 상기 매몰콘택 플러그들(93)의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드(69)와 접촉하는 면보다 크게 형성된다. 이에 따라, 상기 스토리지 노드들(95) 및 상기 매몰콘택 플러그들(93) 간의 정렬여유를 충분히 확보할 수 있다.
상기 스토리지 노드(95)는 커패시터의 하부전극 역할을 할 수 있으며, 상기 플레이트 노드(95)는 커패시터의 상부전극 역할을 할 수 있다. 결과적으로, 상기 커패시터들, 상기 셀 트랜지스터들 및 상기 매몰콘택 플러그들(93)을 갖는 디램(DRAM)을 제조할 수 있다.
도 18 내지 도 27은 본 발명의 다른 실시 예에 따른 디램(DRAM) 제조방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 18은 본 발명의 다른 실 시 예에 따른 디램(DRAM) 제조방법 중 랜딩 패드들, 비트라인들 및 매몰콘택 개구부를 형성하는 단계를 보여주는 평면도이고, 도 19 및 도21은 도 18의 절단선 I-I' 에 따라 취해진 단면도이며, 도 20 및 도22는 도 18의 절단선 Ⅱ-Ⅱ' 에 따라 취해진 단면도이다. 도 23은 본 발명의 다른 실시 예에 따른 디램(DRAM) 제조방법 중 매몰콘택 플러그를 형성하는 단계를 보여주는 평면도이고, 도 24 및 도26은 도 23의 절단선 I-I' 에 따라 취해진 단면도이며, 도 25 및 도27은 도 23의 절단선 Ⅱ-Ⅱ' 에 따라 취해진 단면도이다.
도 18, 도 19 및 도 20을 참조하면, 본 발명의 다른 실시 예에 따른 디램(DRAM) 제조방법은 도 3 내지 도 5를 통하여 설명된 것과 동일한 구성요소들 및 형성방법들을 포함한다. 이하에서는 설명의 간략화를 위하여 차이점만 설명하기로 한다.
상기 상부 층간절연막(79) 및 상기 중간 층간절연막(73)을 차례로 패터닝하여 상기 스토리지 랜딩패드들(69)을 노출시키는 매몰콘택 개구부들(87G)을 형성한다. 상기 매몰콘택 개구부들(87G)은 도 18에 도시된 바와 같이 인접한 적어도 두개의 상기 비트라인들(81)상을 가로지르는 그루브형으로 형성할 수 있다. 이 경우에, 상기 매몰콘택 개구부들(87G)은 상기 스토리지 랜딩패드들(69)의 일부영역들, 상기 캐핑 패턴들(83)의 일부영역들, 상기 비트라인들(81)의 서로마주보는 측벽들 및 상기 비트라인 랜딩패드들(68)의 일부영역들을 한꺼번에 노출시키도록 형성될 수 있다. 또한, 상기 중간 층간절연막(73)을 패터닝하는 동안 상기 하부 층간절연막(65)이 부분적으로 식각되어 상기 비트라인 랜딩패드들(68) 및 상기 스토리지 랜딩패드 들(69)의 측벽들이 부분적으로 노출될 수 있다. 이에 더하여, 상기 매몰콘택 개구부들(87G) 내에는 상기 비트라인 플러그들(77)이 부분적으로 노출될 수 있다. 이와는 달리, 상기 비트라인들(81) 및 상기 비트라인 플러그들(77)은 상기 비트라인 스페이서들(85) 및 상기 비트라인 플러그 스페이서들(75)에 의하여 덮여질 수도 있다.
도 18, 도 21 및 도 22를 참조하면, 상기 매몰콘택 개구부들(87G)의 내부 및 상기 상부 층간절연막(79)의 상부를 정합하게(conformably) 덮는 매몰콘택 절연막을 증착한다. 상기 매몰콘택 절연막은 산소 가스와 같은 산화 가스의 사용 없이 형성되는 절연막으로 형성하는 것이 바람직하다. 이는, 상기 매몰콘택 절연막을 형성하기 위한 절연막을 형성하는 동안 산소 가스가 사용되는 경우에, 상기 스토리지 랜딩패드들(69)이 산화될 수 있기 때문이다. 예를 들면, 상기 매몰콘택 절연막은 실리콘산화막, 실리콘질화막 또는 실리콘산질화막과 같은 절연막으로 형성할 수 있다. 또한, 상기 매몰콘택 절연막은 상기 하부 층간절연막(65)의 식각부위를 매립할 수 있을 정도의 두께로 형성하는 것이 바람직하다. 예를 들면, 상기 매몰콘택 절연막은 5 nm 내지 50 nm 두께로 형성할 수 있다. 상기 매몰콘택 절연막을 이방성 식각하여 상기 스토리지 랜딩패드들(69)의 상부면들을 노출시킨다. 상기 스토리지 랜딩패드들(69)의 상부면들을 노출시키는 동안, 상기 스토리지 랜딩패드들(69)의 측벽들 또한 부분적으로 노출될 수 있다. 이에 더하여, 상기 스토리지 랜딩패드들(69)의 상부면들을 노출시키는 동안, 상기 매몰콘택 개구부들(87G)의 측벽들 상에 매몰콘택 스페이서들(90)이 형성된다.
그 결과, 상기 매몰콘택 스페이서들(90)은 상기 매몰콘택 개구부들(87G)의 내벽들을 덮는다. 즉, 상기 비트라인 랜딩패드들(68)의 노출된 일부영역, 상기 비트라인들(81)의 노출된 측벽들 및 상기 비트라인 플러그들(77)의 노출된 측벽들은 상기 매몰콘택 스페이서들(90)로 덮이게 된다. 상기 비트라인들(81)의 측벽들 및 상기 비트라인 플러그들(77)의 측벽들 상에 상기 비트라인 스페이서들(85) 및 상기 비트라인 플러그 스페이서들(75)이 형성되어 있는 경우, 상기 매몰콘택 스페이서들(90)은 상기 비트라인 스페이서들(85) 및 상기 비트라인 플러그 스페이서들(75)을 덮도록 형성할 수 있다. 또한, 상기 하부 층간절연막(65)의 식각부위도 상기 매몰콘택 스페이서들(90)로 덮일 수 있다.
도 23, 도 24 및 도 25를 참조하면, 상기 매몰콘택 스페이서들(90)을 갖는 반도체기판(51) 상에 매몰콘택 도전막을 형성한다. 상기 매몰콘택 도전막은 상기 매몰콘택 개구부들(87G)을 완전히 채우며 상기 상부 층간절연막(79)을 덮도록 형성한다. 상기 매몰콘택 도전막은 폴리실리콘막으로 형성할 수 있다. 또한, 상기 매몰콘택 도전막은 장벽금속막 및 금속막을 차례로 적층하여 형성할 수도 있다. 상기 장벽금속막은 티타늄 질화막으로 형성할 수 있으며, 상기 금속막은 텅스텐(W)막으로 형성할 수 있다. 이에 더하여, 상기 매몰콘택 도전막은 상기 금속막 만으로 형성할 수도 있다.
상기 매몰콘택 도전막을 평탄화 하여 매몰콘택 플러그들(93)을 형성한다. 상기 매몰콘택 도전막을 평탄화 하는 공정은 상기 캐핑 패턴들(83)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP)공정이 이용될 수 있 다. 이와는 달리, 상기 매몰콘택 도전막을 평탄화 하는 공정은 에치백 공정이 이용될 수도 있다.
그 결과, 상기 매몰콘택 플러그들(93)의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드(69)와 접촉하는 면보다 크게 형성되고 상기 스토리지 랜딩패드(69)에 대하여 편심을 갖도록 형성된다. 또한, 상기 매몰콘택 플러그들(93)은 상기 스토리지 랜딩패드들(69)을 통하여 상기 활성영역들(52)에 전기적으로 접속된다. 이에 더하여, 상기 매몰콘택 플러그들(93)은 상기 매몰콘택 스페이서들(90)에 의하여 주변의 도전성패턴들, 즉, 상기 비트라인 랜딩패드들(68), 상기 비트라인들(81) 및 상기 비트라인 플러그들(77)과의 전기적인 접속으로부터 방지된다.
도 23, 도 26 및 도 27을 참조하면, 상기 매몰콘택 플러그들(93)을 갖는 반도체기판(51) 상에 차례로 적층된 스토리지 노드(95), 커패시터 유전막(97) 및 플레이트 노드(95)를 형성한다. 상기 스토리지 노드들(95)은 상기 매몰콘택 플러그들(93)과 접촉하도록 형성한다. 본 발명의 다른 실시 예에 따르면, 상기 매몰콘택 플러그들(93)의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드(69)와 접촉하는 면보다 크게 형성된다. 이에 따라, 상기 스토리지 노드들(95) 및 상기 매몰콘택 플러그들(93) 간의 정렬여유를 충분히 확보할 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 매몰콘택 플러그들을 갖는 비휘발성 메모리소자 및 그 제조방법에도 적용될 수 있다.
상술한 바와 같이 본 발명에 따르면, 서로 평행한 비트라인들 사이에 매몰콘택 개구부들을 형성하고, 상기 매몰콘택 개구부들의 내벽들에 매몰콘택 스페이서들을 형성한 후, 상기 매몰콘택 개구부들을 메우는 매몰콘택 플러그들을 형성한다. 상기 매몰콘택 플러그들의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드들과 접촉하는 면보다 크게 형성하고 상기 스토리지 랜딩패드들에 대하여 편심을 갖도록 형성한다. 상기 매몰콘택 플러그들 상에 스토리지 노드들을 형성한다. 이에 따라, 상기 스토리지 노드들 및 상기 매몰콘택 플러그들 간의 정렬여유를 충분히 확보할 수 있다. 결과적으로, 중간 패드들을 형성하는 공정을 생략하면서 인접한 도전성패턴들에 전기적으로 접속되는 것을 방지할 수 있는 반도체소자의 상기 매몰콘택 플러그를 형성할 수 있다.

Claims (34)

  1. 반도체기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막을 관통하는 비트라인 랜딩패드들 및 스토리지 랜딩패드들을 형성하고,
    상기 하부 층간절연막, 상기 비트라인 랜딩패드들 및 상기 스토리지 랜딩패드들 상을 덮는 중간 층간절연막을 형성하고,
    상기 중간 층간절연막을 갖는 반도체기판 전면상에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막 및 상기 중간 층간절연막을 부분적으로 제거하여 상기 스토리지 랜딩패드들 및 상기 하부 층간절연막의 적어도 일부영역을 노출시키는 매몰콘택 개구부들을 형성하고,
    상기 매몰콘택 개구부들의 내벽들에 매몰콘택 스페이서들을 형성하고,
    상기 매몰콘택 개구부들을 메우는 매몰콘택 플러그들을 형성하되, 상기 매몰콘택 플러그들의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드들과 접촉하는 면보다 크게 형성하고 상기 스토리지 랜딩패드들에 대하여 편심을 갖도록 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  2. 제 1 항에 있어서, 상기 중간 층간절연막을 형성한 후,
    상기 중간 층간절연막을 패터닝하여 상기 비트라인 랜딩패드들을 노출시키는 비트라인 콘택홀들을 형성하고,
    상기 비트라인 콘택홀들을 메우는 비트라인 플러그, 상기 비트라인 플러그 상을 가로지르며 차례로 적층된 비트라인들 및 캐핑 패턴들을 형성하는 것을 더 포함하는 반도체소자의 콘택플러그 형성방법.
  3. 제 2 항에 있어서,
    상기 비트라인 콘택홀의 내벽에 비트라인 플러그 스페이서를 형성하는 것을 더 포함하는 반도체소자의 콘택플러그 형성방법.
  4. 제 3 항에 있어서,
    상기 비트라인 플러그 스페이서는 상기 중간 층간절연막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  5. 제 4 항에 있어서,
    상기 비트라인 플러그 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  6. 제 2 항에 있어서,
    상기 캐핑 패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘 택플러그 형성방법.
  7. 제 2 항에 있어서,
    상기 비트라인의 측벽들에 비트라인 스페이서들을 형성하는 것을 더 포함하는 반도체소자의 콘택플러그 형성방법.
  8. 제 7 항에 있어서,
    상기 비트라인 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  9. 제 2 항에 있어서,
    상기 매몰콘택 개구부는 인접한 두개의 상기 비트라인들 사이에 형성하고, 평면도 상에서 보여 질 때 직사각형 또는 타원형으로 형성하며, 상기 스토리지 랜딩패드와 편심 되도록 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  10. 제 2 항에 있어서,
    상기 매몰콘택 개구부는 인접한 적어도 두개의 상기 비트라인들 상을 가로지르는 그루브형으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  11. 제 2 항에 있어서,
    상기 매몰콘택 개구부는 상기 비트라인 랜딩패드의 일부영역 및 상기 비트라인들의 서로마주보는 측벽들을 한꺼번에 노출시키도록 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  12. 제 11 항에 있어서,
    상기 매몰콘택 스페이서는 상기 비트라인 랜딩패드의 노출된 일부영역 및 상기 비트라인들의 노출된 측벽들을 덮도록 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  13. 제 7 항에 있어서,
    상기 매몰콘택 개구부는 상기 비트라인 랜딩패드의 일부영역 및 서로마주보는 두개의 상기 비트라인 스페이서들을 한꺼번에 노출시키도록 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  14. 제 13 항에 있어서,
    상기 매몰콘택 스페이서는 상기 비트라인 랜딩패드의 노출된 일부영역 및 상기 비트라인 스페이서들을 덮도록 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  15. 제 1 항에 있어서,
    상기 매몰콘택 스페이서는 실리콘산화막, 실리콘질화막 또는 실리콘산질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  16. 제 1 항에 있어서,
    상기 매몰콘택 플러그는 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  17. 제 16 항에 있어서,
    상기 금속막은 차례로 적층된 티타늄 질화막 및 텅스텐(W)막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택플러그 형성방법.
  18. 반도체기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막을 관통하는 비트라인 랜딩패드들 및 스토리지 랜딩패드들을 형성하고,
    상기 하부 층간절연막, 상기 비트라인 랜딩패드들 및 상기 스토리지 랜딩패드들 상을 덮는 중간 층간절연막을 형성하고,
    상기 중간 층간절연막을 패터닝하여 상기 비트라인 랜딩패드들을 노출시키는 비트라인 콘택홀들을 형성하고,
    상기 비트라인 콘택홀들을 채우는 비트라인 플러그들, 상기 비트라인 플러그들과 접촉하고 상기 중간 층간절연막 상을 가로지르는 비트라인들 및 상기 비트라인들 상에 적층된 캐핑 패턴들을 형성하고,
    상기 비트라인들을 갖는 반도체기판 전면상에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막 및 상기 중간 층간절연막을 부분적으로 제거하여 상기 스토리지 랜딩패드들 및 상기 하부 층간절연막의 적어도 일부영역을 노출시키는 매몰콘택 개구부들을 형성하고,
    상기 매몰콘택 개구부들의 내벽들에 매몰콘택 스페이서들을 형성하고,
    상기 매몰콘택 개구부들을 메우는 매몰콘택 플러그들을 형성하되, 상기 매몰콘택 플러그들의 상부면들은 평면도 상에서 보여 질 때 상기 스토리지 랜딩패드들과 접촉하는 면보다 크게 형성하고 상기 스토리지 랜딩패드들에 대하여 편심을 갖도록 형성하고,
    상기 매몰콘택 플러그들 상에 스토리지 노드들을 형성하는 것을 포함하는 디램(DRAM)의 제조방법.
  19. 제 18 항에 있어서,
    상기 반도체기판 상에 활성영역들을 한정하는 소자분리막을 형성하고,
    상기 활성영역들 상을 가로지르는 절연된 게이트전극들을 형성하는 것을 더 포함하는 디램(DRAM)의 제조방법.
  20. 제 18 항에 있어서,
    상기 비트라인 콘택홀을 형성한 후,
    상기 비트라인 콘택홀의 내벽에 비트라인 플러그 스페이서를 형성하는 것을 더 포함하는 디램(DRAM)의 제조방법.
  21. 제 20 항에 있어서,
    상기 비트라인 플러그 스페이서는 상기 중간 층간절연막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  22. 제 21 항에 있어서,
    상기 비트라인 플러그 스페이서는 질화막으로 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  23. 제 18 항에 있어서,
    상기 캐핑 패턴은 질화막으로 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  24. 제 18 항에 있어서,
    상기 비트라인의 측벽들에 비트라인 스페이서를 형성하는 것을 더 포함하는 디램(DRAM)의 제조방법.
  25. 제 24 항에 있어서,
    상기 비트라인 스페이서는 질화막으로 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  26. 제 18 항에 있어서,
    상기 매몰콘택 개구부는 인접한 두개의 상기 비트라인들 사이에 형성하고, 평면도 상에서 보여 질 때 직사각형 또는 타원형으로 형성하며, 상기 스토리지 랜딩패드와 편심 되도록 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  27. 제 18 항에 있어서,
    상기 매몰콘택 개구부는 인접한 적어도 두개의 상기 비트라인들 상을 가로지르는 그루브형으로 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  28. 제 18 항에 있어서,
    상기 매몰콘택 개구부는 상기 비트라인 랜딩패드의 일부영역 및 상기 비트라인들의 서로마주보는 측벽들을 한꺼번에 노출시키도록 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  29. 제 28 항에 있어서,
    상기 매몰콘택 스페이서는 상기 비트라인 랜딩패드의 노출된 일부영역 및 상기 비트라인들의 노출된 측벽들을 덮도록 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  30. 제 24 항에 있어서,
    상기 매몰콘택 개구부는 상기 비트라인 랜딩패드의 일부영역 및 서로마주보는 두개의 상기 비트라인 스페이서들을 한꺼번에 노출시키도록 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  31. 제 30 항에 있어서,
    상기 매몰콘택 스페이서는 상기 비트라인 랜딩패드의 노출된 일부영역 및 상기 비트라인 스페이서들을 덮도록 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  32. 제 18 항에 있어서,
    상기 매몰콘택 스페이서는 실리콘산화막, 실리콘질화막 또는 실리콘산질화막으로 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
  33. 제 18 항에 있어서,
    상기 매몰콘택 플러그는 폴리실리콘막 또는 금속막으로 형성하는 것을 특징 으로 하는 디램(DRAM)의 제조방법.
  34. 제 33 항에 있어서,
    상기 금속막은 차례로 적층된 티타늄 질화막 및 텅스텐(W)막으로 형성하는 것을 특징으로 하는 디램(DRAM)의 제조방법.
KR1020050020728A 2005-03-11 2005-03-11 매몰콘택 플러그를 갖는 반도체소자의 제조방법 KR100577542B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050020728A KR100577542B1 (ko) 2005-03-11 2005-03-11 매몰콘택 플러그를 갖는 반도체소자의 제조방법
US11/364,635 US7749834B2 (en) 2005-03-11 2006-02-27 Method of fabricating semiconductor devices having buried contact plugs

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050020728A KR100577542B1 (ko) 2005-03-11 2005-03-11 매몰콘택 플러그를 갖는 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
KR100577542B1 true KR100577542B1 (ko) 2006-05-10

Family

ID=36971545

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050020728A KR100577542B1 (ko) 2005-03-11 2005-03-11 매몰콘택 플러그를 갖는 반도체소자의 제조방법

Country Status (2)

Country Link
US (1) US7749834B2 (ko)
KR (1) KR100577542B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101076888B1 (ko) 2009-06-29 2011-10-25 주식회사 하이닉스반도체 반도체 소자의 연결 배선체 및 형성 방법
KR20120056525A (ko) * 2010-11-25 2012-06-04 삼성전자주식회사 반도체 소자 제조방법
US8399917B2 (en) 2008-12-09 2013-03-19 Samsung Electronics Co., Ltd. Semiconductor devices including buried gate electrodes including bitline shoulder attack protection and methods of forming such semiconductor devices
KR101368803B1 (ko) 2007-10-02 2014-02-28 삼성전자주식회사 반도체 기억 장치 및 그 형성 방법
KR20150134164A (ko) * 2014-05-21 2015-12-01 삼성전자주식회사 반도체 소자

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100593746B1 (ko) * 2004-12-24 2006-06-28 삼성전자주식회사 디램의 커패시터들 및 그 형성방법들
JP4543392B2 (ja) * 2005-11-01 2010-09-15 エルピーダメモリ株式会社 半導体装置の製造方法
KR100755673B1 (ko) * 2006-08-04 2007-09-05 삼성전자주식회사 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자
KR100781547B1 (ko) * 2006-10-20 2007-12-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
TW200837889A (en) * 2007-03-06 2008-09-16 Promos Technologies Inc Method of manufacturing dynamic random access memory
KR102214506B1 (ko) 2014-08-21 2021-02-09 삼성전자 주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
US10468350B2 (en) 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device
KR102489949B1 (ko) * 2016-12-13 2023-01-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109427787A (zh) * 2017-08-30 2019-03-05 联华电子股份有限公司 半导体存储装置
CN108831884A (zh) * 2018-06-08 2018-11-16 长鑫存储技术有限公司 存储器结构及其制备方法
US10707215B2 (en) * 2018-08-22 2020-07-07 Micron Technology, Inc. Methods of forming semiconductor devices, and related semiconductor devices, memory devices, and electronic systems
CN110707085B (zh) * 2018-09-07 2022-05-03 联华电子股份有限公司 半导体装置及其形成方法
CN111916453B (zh) * 2019-05-09 2023-11-14 华邦电子股份有限公司 半导体结构及其制造方法
US11211386B2 (en) * 2019-05-13 2021-12-28 Winbond Electronics Corp. Semiconductor structure and manufacturing method thereof

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5714779A (en) * 1992-06-30 1998-02-03 Siemens Aktiengesellschaft Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor
KR100238249B1 (ko) 1997-07-30 2000-01-15 윤종용 고유전체 커패시터의 제조방법
JP2000200886A (ja) * 1999-01-07 2000-07-18 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6136643A (en) 1999-02-11 2000-10-24 Vanguard International Semiconductor Company Method for fabricating capacitor-over-bit-line dynamic random access memory (DRAM) using self-aligned contact etching technology
KR100330714B1 (ko) * 1999-10-13 2002-04-03 윤종용 반도체 장치의 매몰 콘택 구조 및 그 형성방법
KR100343291B1 (ko) * 1999-11-05 2002-07-15 윤종용 반도체 장치의 커패시터 형성 방법
JP2001257325A (ja) * 2000-03-08 2001-09-21 Nec Corp 半導体記憶装置及びその製造方法
US6507064B1 (en) * 2000-05-10 2003-01-14 Micron Technology, Inc. Double sided container capacitor for DRAM cell array and method of forming same
JP3805603B2 (ja) * 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
JP3983960B2 (ja) * 2000-07-14 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法および半導体集積回路装置
US6232168B1 (en) * 2000-08-25 2001-05-15 Micron Technology, Inc. Memory circuitry and method of forming memory circuitry
KR100355236B1 (ko) * 2000-09-21 2002-10-11 삼성전자 주식회사 자기 정렬된 컨택 형성 방법 및 이를 이용한 반도체소자의 제조 방법
KR100383325B1 (ko) 2001-01-19 2003-05-12 삼성전자주식회사 셀프-얼라인 콘택을 형성하기 위한 반도체 장치의 배선 및그 형성방법
US6696336B2 (en) * 2001-05-14 2004-02-24 Micron Technology, Inc. Double sided container process used during the manufacture of a semiconductor device
US6762445B2 (en) * 2001-07-19 2004-07-13 Matsushita Electric Industrial Co., Ltd. DRAM memory cell with dummy lower electrode for connection between upper electrode and upper layer interconnect
US6656786B2 (en) * 2001-11-02 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. MIM process for logic-based embedded RAM having front end manufacturing operation
KR20040063351A (ko) 2003-01-07 2004-07-14 삼성전자주식회사 패드와 플러그 접촉면의 저항을 감소시키는 반도체 장치형성 방법
KR100557997B1 (ko) * 2003-01-29 2006-03-06 삼성전자주식회사 랜딩 패드를 포함하는 반도체 장치의 제조방법
KR100539232B1 (ko) * 2003-03-15 2005-12-27 삼성전자주식회사 디램 메모리 셀 및 그 제조방법
KR100526880B1 (ko) * 2003-06-27 2005-11-09 삼성전자주식회사 반도체 메모리에서의 스토리지 노드 콘택 형성방법과 그에따른 구조
KR100541049B1 (ko) * 2003-07-03 2006-01-11 삼성전자주식회사 디램 셀들을 갖는 반도체 장치 및 그 제조방법
KR100557994B1 (ko) * 2003-07-25 2006-03-06 삼성전자주식회사 매립 확장 콘택홀을 갖는 반도체 장치 및 그 제조방법
KR100526059B1 (ko) * 2004-02-19 2005-11-08 삼성전자주식회사 반도체 소자 제조 공정에서의 자기-정렬 컨택 형성 방법
KR100555564B1 (ko) * 2004-03-31 2006-03-03 삼성전자주식회사 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법
KR100672780B1 (ko) * 2004-06-18 2007-01-22 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100570219B1 (ko) * 2004-12-23 2006-04-12 주식회사 하이닉스반도체 반도체 소자의 체인 게이트 라인 및 그 제조 방법
KR100675294B1 (ko) * 2005-10-18 2007-01-29 삼성전자주식회사 리세스된 랜딩패드를 갖는 반도체소자 및 그 제조방법

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101368803B1 (ko) 2007-10-02 2014-02-28 삼성전자주식회사 반도체 기억 장치 및 그 형성 방법
US8912585B2 (en) 2007-10-02 2014-12-16 Samsung Electronics Co., Ltd. Semiconductor memory device and method of forming the same
US8399917B2 (en) 2008-12-09 2013-03-19 Samsung Electronics Co., Ltd. Semiconductor devices including buried gate electrodes including bitline shoulder attack protection and methods of forming such semiconductor devices
KR101520380B1 (ko) 2008-12-09 2015-05-14 삼성전자주식회사 비트라인 솔더 어택이 없는 매립형 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법
KR101076888B1 (ko) 2009-06-29 2011-10-25 주식회사 하이닉스반도체 반도체 소자의 연결 배선체 및 형성 방법
US8163646B2 (en) 2009-06-29 2012-04-24 Hynix Semiconductor Inc. Interconnection wiring structure of a semiconductor device and method for manufacturing same
US8723289B2 (en) 2009-06-29 2014-05-13 SK Hynix Inc. Interconnection wiring structure of a semiconductor memory device
TWI458047B (zh) * 2009-06-29 2014-10-21 Hynix Semiconductor Inc 半導體裝置之互連配線結構及其製造方法
KR20120056525A (ko) * 2010-11-25 2012-06-04 삼성전자주식회사 반도체 소자 제조방법
KR101717549B1 (ko) 2010-11-25 2017-03-17 삼성전자 주식회사 반도체 소자 제조방법
KR20150134164A (ko) * 2014-05-21 2015-12-01 삼성전자주식회사 반도체 소자
KR102171258B1 (ko) 2014-05-21 2020-10-28 삼성전자 주식회사 반도체 소자

Also Published As

Publication number Publication date
US20060205141A1 (en) 2006-09-14
US7749834B2 (en) 2010-07-06

Similar Documents

Publication Publication Date Title
KR100577542B1 (ko) 매몰콘택 플러그를 갖는 반도체소자의 제조방법
US9099302B2 (en) Semiconductor devices including spacers on sidewalls of conductive lines and methods of manufacturing the same
JP4612616B2 (ja) 半導体装置及びその製造方法
US7300841B2 (en) Capacitor and method of manufacturing the same
US20190189619A1 (en) Semiconductor device and method for fabricating the same
US8482045B2 (en) Semiconductor memory device having vertical channel transistor and method for fabricating the same
US7511328B2 (en) Semiconductor device having raised cell landing pad and method of fabricating the same
US8679965B2 (en) Semiconductor device having a reduced bit line parasitic capacitance and method for manufacturing the same
US6720269B2 (en) Semiconductor device having a self-aligned contact structure and methods of forming the same
KR100726145B1 (ko) 반도체소자 제조방법
US20050161720A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US9305924B2 (en) Semiconductor device having gate electrode embedded in gate trench
KR100583965B1 (ko) 비트라인들 간의 기생 커패시턴스를 줄일 수 있는반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
JP2006261708A (ja) 自己整合コンタクトを有する半導体メモリ装置及びその製造方法
KR101805182B1 (ko) 전도성 플러그를 구비하는 반도체 소자 및 그 제조 방법
KR100693879B1 (ko) 비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는방법
JP2010153509A (ja) 半導体装置およびその製造方法
JP4391060B2 (ja) 集積回路メモリ素子及びその製造方法
KR20230018830A (ko) 서포터 구조체를 갖는 반도체 소자
KR20060099317A (ko) 반도체소자의 콘택플러그 형성방법
KR100366620B1 (ko) 자기정합 콘택을 갖는 반도체 메모리장치 및 그 제조방법
US20240071771A1 (en) Method of manufacturing integrated circuit device
JP2004088105A (ja) スタッド形態のキャッピング層を具備した半導体装置のビットライン及びその形成方法
KR20070013072A (ko) 캐패시터들을 갖는 디램 소자 및 그의 제조방법
JP3651130B2 (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20190329

Year of fee payment: 14