KR101520380B1 - 비트라인 솔더 어택이 없는 매립형 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

매립형 게이트 구조를 갖는 반도체 디바이스에서 라인타입 비시(BC)를 사용하면서 셀 비트라인 솔더 어택(attack)이 없는 DRAM을 형성하는 방법 및 DRAM 장치를 제공한다.
셀 비트라인 솔더 어택(attack)이 없는 DRAM 제조방법은, 반도체 기판에 매립형 게이트 전극을 형성하고, 상기 반도체 기판 상에 층간 절연막을 형성하고, 메모리 셀 영역에 셀 비트라인을 형성하고, 상기 셀 활성영역과 셀 비트라인을 연결하는 DC 도전막을 형성 시 셀 비트라인과 동시에 캡핑막을 형성하고, 상기 셀 비트라인과 교차하는 라인타입 비시(BC) 형성용 절연막을 형성하고, 상기 셀 비트라인과 DC 도전막 및 라인타입 비시(BC) 형성용 절연막을 마스크로 이용 셀 비트라인 어택(attack)없이 커패시터를 위한 비시 (BC)를 형성 커패시터를 형성한다.

Description

비트라인 솔더 어택이 없는 매립형 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE WITH HAVE BURIED GATE ELECTRODE STRUCTURE WITHOUT BITLINE SHOULDER ATTACK AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 상세하게는 라인타입 커패시터 콘택(Capacitor Contact, Buried Contact: BC)을 사용하면서 비트라인 솔더 어택(attack)이 없는 매립형 게이트 전극 구조를 갖는 반도체 소자의 구조 및 제조 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라 단위 셀이 차지하는 면적은 감소되고 있으며, 여기에 채널의 길이가 감소함에 따라 단채널 효과가 나타난다. 특히, 디자인룰이 축소됨에 따라 이러한 단채널 효과 및 이온 주입량의 증가 등으로 인해 누설전류(leakage current)가 증가하여 리플래시 타임(refresh time) 확보가 어려워진다.
따라서, 이러한 문제를 해결하기 위해서 충분한 채널 길이를 확보하면서 게이트 전극이 매립되는 BCAT(Buried gate Cell Array Transistor)이 개발되고 있다.
본 발명은 라인 타입 커패시터 콘택을 사용하면서 비트라인 솔더(shoulder) 어택(attack)이 없는 게이트 전극이 매립되는 BCAT(Buried gate Cell Array Transistor)을 사용하는 DRAM 및 그 제조 방법에 관한 것이다.
최근 반도체 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있다. 그리고 단위 셀 면적은 감소되나 디바이스에서 요구하는 전기적인 특성은 계속 유지되어야 함으로 이러한 문제를 풀기 위해서 디바이스를 버티칼(vertical)하게 하거나 스택(stack) 구조로 형성하거나 새로운 물질을 이용하고 있다.
이러한 요구에 맞추어 단위 면적은 감소하나 유효 채널 길이는 늘어나면서 전극 게이트를 매립하는 BCAT (Buried gate Cell Array Transistor)이 개발되고 있다.
본 발명은 상기에서 언급한 BCAT에 있어서 라인타입 커패시터 콘택을 적용할 경우 발생하는 비트라인 솔더(shoulder) 어택 및 스토리지 노드사이 소트 마진(short margin)이 취약한 문제점을 극복하는 DRAM 반도체 디바이스 제조 방법 및 반도체 디바이스에 관한 것이다.
본 발명의 목적은 BCAT (Buried gate Cell Array Transistor)게이트 전극 구조를 가지면서 라인 타입 커패시터 콘택을 적용할 경우 발생하는 비트라인 솔더(shoulder) 어택을 없애서, 비트라인(BL)/커패시터 콘택 사이 또는 BL/스토리지 노드(SP)간 소트 마진(short margin)을 개선하고, 기판 셀 영역 및 주변회로 영역에 형성되는 비트라인 및 커패시터 콘택보다 효율적으로 형성하여 공정의 난이도를 낮춘 반도체 디바이스를 형성하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 BCAT (Buried gate Cell Array Transistor) 구조를 만들면서 셀 영역의 활성 영역과 비트라인을 연결하는 비트라인 콘택(Bitline Contact, Direct Contact: DC)을, 라인 타입 커패시터 콘택 형성용 절연막 형성 이전 또는 이후에 형성하면서 비트라인 상부에 캡핑막을 형성하여, 커패시터 콘택 형성용 개구 형성 시 비트라인 솔더 어택을 줄이면서 비트라인 높이가 낮아져 비트라인 로딩 캡(loading capacitor)을 줄이고 비트라인 저항을 줄일 수 있는 반도체 디바이스를 형성하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 BCAT (Buried gate Cell Array Transistor)게이트 전극 구조 및 라인 타입 커패시터 콘택을 갖는 DRAM 셀을 형성하는 공정을 선택하여 단위 면적당 많은 셀을 형성 집적도가 매우 좋은 메모리 반도체 디바이스를 만드는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 매립형 게이트 전극을 갖는 반도체 제조 방법은, 반도체 기판에 소자 분리막을 형성 활성 영역과 비활성 영역을 구분하고, 상기 메모리 셀 활성 영역 안에 리세스 홀을 형성 매립 전극을 형성하고, 상기 반도체 기판 상에 층간 절연막을 형성하고, 상기 매립 전극을 가로지르는 셀 비트라인을 상기 층간 절연막에 형성하고, 상기 셀 비트라인과 메모리 셀 활성 영역을 연결하는 비트라인 콘택 형성용 도전막 형성 시 셀 비트라인과 함께 캡핑막을 형성하고, 상기 활성영역 장축 셀 비트라인 사이 매립 전극 방향으로 라인타입 커패시터 콘택 형성용 절연막을 형성하고, 상기 셀 비트라인과 비트라인 콘택용 도전막 및 라인타입 커패시터 콘택 형성용 절연막을 마스크로 셀 영역의 층간 절연막을 제거하여 커패시터 콘택 형성용 개구를 형성하고, 상기 셀 비트라인 및 비트라인 콘택 형성용 도전막 및 커패시터 콘택 형성용 절연막에 측벽을 형성하고, 상기 라인 타입 커패시터 콘택 형성용 개구에 전도성 물질로 커패시터 콘택을 형성하고, 상기 주변회로 영역에 주변회로 비트라인을 형성하고, 상기 커패시터 콘택 및 주변회로 비트라인상에 식각 방지막을 형성하고, 상기 식각 방지막상에 몰드층을 형성하고, 상기 몰드층에 커패시터 전극 홀을 형성 커패시터 하부 전극을 형성하고, 상기 몰드층을 제거 후 커패시터 유전 막 및 커패시터 상부 전극을 형성 한다.
본 발명의 다른 실시예에 따른 매립형 게이트 전극을 갖는 반도체 제조 방법은, 반도체 기판에 소자 분리막을 형성 활성 영역과 비활성 영역을 구분하고, 상기 메모리 셀 활성 영역 안에 리세스 홀을 형성 매립 전극을 형성하고, 상기 반도체 기판 상에 층간 절연막을 형성하고, 상기 매립 전극을 가로지르는 셀 비트라인을 상기 층간 절연막에 형성하고, 상기 활성영역 장축 셀 비트라인 사이 매립 전극 방향으로 라인타입 커패시터 콘택 형성용 절연막을 형성하고, 상기 셀 비트라인과 메모리 셀 활성 영역을 연결하는 비트라인 콘택 형성용 도전막 형성 시 셀 비트라인과 함께 캡핑막을 형성하고, 상기 비트라인과 비트라인 콘택 형성용 도전막 및 라인타입 커패시터 콘택 형성용 절연막을 마스크로 셀 영역의 층간 절연막을 제거하여 커패시터 콘택 형성용 개구를 형성하고, 상기 비트라인 및 비트라인 콘택 형성용 도전막 및 커패시터 콘택 형성용 절연막에 측벽을 형성하고, 상기 라인 타입 커패시커 콘택 형성용 개구에 전도성 물질로 커패시터 콘택을 형성하고, 상기 주변회로 영역에 주변회로 비트라인을 형성하고, 상기 커패시터 콘택 및 주변회로 비트라인상에 식각 방지막을 형성하고, 상기 식각 방지막상에 몰드층을 형성하고, 상기 몰드층에 커패시터 전극 홀을 형성 커패시터 하부 전극을 형성하고, 상기 몰드층을 제거 후 커패시터 유전 막 및 커패시터 상부 전극을 형성 한다.
본 발명의 다른 실시예에 따른 매립형 게이트 전극을 갖는 반도체 제조 방법은, 반도체 기판에 소자 분리막을 형성 활성 영역과 비활성 영역을 구분하고, 상기 메모리 셀 활성 영역 안에 리세스 홀을 형성 매립 전극을 형성하고, 상기 반도체 기판 상에 층간 절연막을 형성하고, 상기 매립 전극을 가로지르는 셀 비트라인을 상기 층간 절연막에 형성하고, 상기 셀 비트라인과 메모리 셀 활성 영역을 연결하는 비트라인 콘택 형성용 도전막을 형성 시 셀 비트라인과 함께 캡핑막을 형성하고, 상기 활성영역 장축 셀 비트라인 사이 매립 전극 방향으로 라인 타입 커패시터 콘택 형성용 절연막을 형성하고, 상기 셀 비트라인과 비트라인 콘택 형성용 도전막 및 라인 타입 커패시터 콘택 형성용 절연막을 마스크로 셀 영역의 층간 절연막을 제거하여 커패시터 콘택 형성용 개구를 형성하고, 상기 비트라인 및 비트라인 콘택 형성용 도전막 및 커패시터 콘택 형성용 절연막에 측벽을 형성하고, 상기 라인 타입 커패시터 콘택 형성용 개구에 커패시터 콘택을 형성하고, 상기 주변회로 영역에 주변회로 비트라인을 형성하고, 상기 커패시터 콘택 및 주변회로 비트라인상에 식각 방지막을 형성하고, 상기 식각 방지막상에 몰드층을 형성하고, 상기 몰드층에 커패시터 전극 홀을 형성 커패시터 하부 전극을 형성하고, 상기 몰드층을 제거 후 커패시터 유전 막 및 커패시터 상부 전극을 형성 한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 매립형 게이트 전극을 갖는 반도체 장치는, 반도체 기판에 형성된 소자 분리막과, 상기 소자 분리막으로 둘러싸인 활성영역 안에 쌍으로 형성된 매립형 게이트 전극과, 상기 게이트 전극을 가로질러 소자 분리막상에 형성된 캡핑막이 있는 셀 비트라인과. 상기 셀 비트라인과 활성 영역을 연결하는 비트라인 콘택 형성용 도전막과, 상기 활성영역 장축 셀 비트라인 사이 소자분리막상에 셀 비트라인과 셀 비트라인 사이를 연결하는 라인 타입 커패시터 콘택 형성용 절연막층과, 상기 비트라인 콘택 형성용 도전막층과 라인 타입 커패시터 콘택 형성용 절연막층 사이에 형성된 커패시터 콘택과, 상기 커패시터 콘택상에 커패시터 구조물이 형성되어 있다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 것과 같이 본 발명에 의하면, 매립형 게이트 전극을 가지면서 라인 타입 커패시터 콘택을 형성할 때 발생하는, BL 솔더(shoulder)가 어택(attack)를 받아서 비트라인/커패시터 콘택 간 소트 마진이 취약해지는 문제점을 극복하기 위하여, BL 상부에 어택(attack) 방지용 캡핑막을 형성하여, 비트라인/커패시터 콘택 간 또는 BL/스토리지 노드간 쇼트 마진(short margin)이 개선되고, BL 로딩캡이 개선되어 전기적 특성이 좋은 반도체 디바이스를 얻을 수 있다.
또한 매립형 게이트 전극 형성 셀 영역의 활성 영역과 셀 비트라인이 비트라인 콘택 형성용 도전막으로 접하는 구조로 셀 비트라인이 형성됨으로 메모리 셀 비트라인 높이가 낮아 로딩 캡이 작고, 라인타입 커패시터 콘택을 사용하기 때문에 디바이스 셀을 최소화시켜 디자인 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1a 내지 도 12c는 본 발명의 매립형 게이트 전극을 갖고, 비트라인 콘택을 먼저 형성하고, 라인타입 커패시터 콘택 형성용 절연막은 비트라인 콘택과 만나지 않는 BCAT DRAM 반도체 디바이스를 형성 방법을 나타내는 단면도이다.
각 도a는 주요 구성 요소의 레이아웃에서 셀 영역만을 나타내는 평면도이고, 각 도b 는 각 도a에서 절단선(A-A')을 절단했을 때 나타나는 반도체 제조 단면도이다.
그리고 각 도c의 C 영역은 도a에서 절단선 (B-B')를 절단했을 때 나타나는 반도체 제조 방법 단면도이고, D 영역은 도a에는 나타나지 않는 주변회로 영역을 나타내는 제조 방법 단면도 이다.
도 1a를 참조하면, 반도체 기판(100)은 활성 영역(103)과 소자분리영역(105)으로 크게 나누어지며, 매립형 게이트 전극이 형성될 공간(118)이 활성영역(103)을 가로질러 쌍을 이루어 형성되어 있다.
도 1b를 참조하면, 반도체 기판 (100)에 소자 분리막(105)을 형성하여, 기판을 활성 영역과 비활성 영역으로 구분한다.
소자 분리막(105) 형성 공정은 STI(shallow trench isolation) 공정을 이용하며, 소자 분리막(105)은 필요에 따라서 트렌치 형성후 약간의 열산화막을 형성하고 질화막으로 라이너를 형성한후 CVD, 또는 HDP 공정을 통하여 트렌치를 채우고 평탄화 한다.
반도체 기판 (100)상에 패드 산화막(110)을 형성한다. 패드 산화막 (110)은 열산화막 방식으로 형성하고, 약 50 내지 150 Å 두께로 형성한다.
상기 패드 산화막 (110) 상부에 하드 마스크막(115)을 형성한다. 하드 마스크막 (115)은 반도체 기판 (100), 패드 산화막 (110)과 식각율이 다른 물질로 사용한다. 예를 들면, 실리콘 질화막으로 사용 할 수 있다.
상기 하드 마스크(115)는 도면의 편리상 단일층으로 도시하였으나 게이트 마스크층 (도시하지 않음) 등 복수의 물질층으로 형성된다. 하부층은 플라즈마 CVD 산화막으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성하고, 중간층은 유기막으로 ACL (amorphous carbon layer)층으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성한 다음, 상층부는 ARL(anti reflective layer)층으로 질화막을 약 500 옹스트 롱 두께로 형성한다. 게이트 마스크(도시하지 않음)층을 마스크 패턴으로 하여 하드 마스크(115)층 패턴을 만들고, 게이트 마스크(도시하지 않음)층 제거 후 하드 마스크(115)층으로 활성영역(103)안에 리세스 홀(118)을 형성 한다.
상기 리세스 홀(118)은 매립형 게이트 전극이 형성될 공간으로 필요에 따라서 하부를 둥글게 형성하여 표면적을 크게 할 수 도 있다. 그러나 본 발명에서는 발명의 특징에 초점을 맞추어 그러한 공정 및 설명은 생략하기로 한다.
도 1c를 참조하면, 도 1a의 메모리 셀은 C 영역에 나타나있고, D 영역은 주변회로 영역이다.
절단선(B-B')의 위치상 C 영역은 반도체 기판(100)에 넓게 형성된 소자 분리막(105)안을 통과하는 매립형 전극 리세스 홀(118)이 형성되는 형태가 도시된다.
그리고 주변 회로 영역 D는, 활성영역(103)과 소자분리 영역(105)로 구분되며, 매립형 게이트 전극을 사용하지 않기 때문에 리세스 홀 형성 없이 반도체 기판 (100)상에 패드 산화막(110) 및 하드 마스크(115)층이 형성되어 있다.
도 2a를 참조하면, 반도체 기판(100)은 활성 영역(103)과 소자분리영역(105)으로 크게 나누어지며, 이미 형성된 매립형 게이트 전극이 형성될 리세스 홀에 게이트 전극(125)층이 형성 되어 있다.
도 2b를 참조하면, 반도체 기판(100)을 세정 후 상기 리세스 홀 (118) 공간에 게이트 유전막(120)을 형성 한다.
게이트 유전막(120)은 실리콘 산화막(SiO2), 하프늄 산화막(HFO2), 탄탈륨 산화막(TA2O5), 또는 ONO (oxide/nitride/oxide) 막을 선택 디바이스가 요구하는 특성을 살려서 형성한다.
상기 게이트 유전막(120) 상에 게이트 전극막(125)을 형성한다. 상기 게이트 전극막(125)상에 매립 전극 하드 마스크(128)층을 형성 한다.
상기 게이트 전극(125)막은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나 또느 그 조합으로 게이트 유전막(120)과 결합된 게이트 전극(125)을 CVD, 또는 ALD 공정을 통하여 형성 할 수 있다.
상기 매립 전극 하드 마스크(128)는 질화막 또는 산화막으로 CVD 방법으로 형성 한다.
상기 게이트 전극 구조물(125, 128)은 반도체 기판(100) 내부에 매립되는 형태의 BCAT(Buried gate Cell Array Transistor) 구조가 된다.
상기 BCAT 구조를 갖는 반도체 소자는 게이트 전극 구조물(125, 128)이 기판(100) 내로 매립됨으로써, 반도체 소자의 높이를 줄일 수 있다.
비트라인을 반도체 기판(100)면에서 출발하여 형성하여 비트라인 높이를 줄일 수 있다. 셀 영역과 주변회로 영역의 비트라인 형성을 서로 다른 공정으로 진행 할 수 있다.
DRAM 메모리 반도체 디바이스를 형성 시 커패시터 콘택을 게이트 전극을 이용한 SAC 공정을 진행하지 않고 직접 낮은 높이로 형성 할 수 있어 공정의 난이도가 매우 낮아진다.
도 2c를 참조하면, 메모리 셀 영역 C에서 소자 분리막(105)을 관통하여 형성 되었던 리세스 홀 (118)안에 게이트 전극(125)을 형성 한다.
주변회로 영역 D에는 매립형 게이트 전극이 생기지 않기 때문에 반도체 기판 (100)상에 패드 산화막(110) 및 하드 마스크(115)층이 변화 없이 형성되어 있다.
도 3a를 참조하면, 도면의 표시 및 이해를 돕기 위해서 도 2a와 같은 도면으로 표시 되어 있으나 층간 절연막(도시되지 않음)이 표면 전체를 덥고 있는 형태가 되어있다.
도 3b를 참조하면, 하드마스크(115) 및 패드 산화막(110)을 제거하고, 주변회로 영역에 사용될 게이트 유전막(130), 게이트 전극(135, 138)을 형성을 형성 할 때 메모리 셀 영역에는 매립형 전극(125,128)이 형성되어 있어 전극이 필요하지 않음으로 주변 회로용 게이트 전극(135,138) 패턴 형성 시 셀 영역에 있는 게이트 전극(135,138)층은 제거된다.
게이트 측벽 물질도 데포는 되나 이방성 식각 시 제거되고, 주변회로 게이트 소오스 드레인 불순물 형성 시 동시에 매립 게이트(125,128) 측면 기판에 고농도 소오스 드레인 불순물(도시 되지 않음)층이 형성 된다.
게이트 유전막(130)상에 식각 방지막(145)을 형성하고, 식각 방지막(145)상에 층간 절연막(150)을 형성된다. 상기 식각 방지막(145)은 질화막으로 CVD 공정으로 100에서 200Å 사이의 두께로 형성 한다.
상기 식각 방지막(145) 상의 층간 절연막(150)은 산화막으로 CVD 공정으로 1000에서 3000Å 사이의 두께로 형성 후 CMP 또는 에치백(etch back) 공정을 통하 여 평탄화 한다.
도 3c를 참조하면, 주변회로 영역 D에 하드마스크(115) 및 패드 산화막(110)을 제거하고, 반도체 기판(100)을 세정 후 게이트 유전막(130)을 형성 한다.
게이트 유전막(130)은 실리콘 산화막(SiO2), 하프늄 산화막(HFO2), 탄탈륨 산화막(TA2O5), 또는 ONO (oxide/nitride/oxide) 막을 선택 디바이스가 요구하는 특성을 살려서 형성한다.
상기 게이트 유전막(130) 상에 게이트 전극막(135)을 형성한다. 상기 게이트 전극막(135)상에 전극을 보호하는 게이트 하드 마스크(138)층을 형성한다.
상기 게이트 전극(135) 물질은, 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나와 게이트 유전막(130)과 결합된 게이트 전극(135)을 CVD, 또는 ALD 공정을 통하여 형성 할 수 있다.
게이트 하드 마스크(138)는 질화막 또는 산화막으로 CVD 방법으로 형성 한다.
상기 게이트 전극(135, 138) 측벽에 스페이서(140)를 형성 후 반도체 기판(100)상에 고농도 소오스 드레인 불순물층(도시 안됨)을 형성 한다.
상기 고농도 소오스 드레인 불순물층(도시 안됨) 형성 후 식각 방지막(145)을 형성하고, 상기 식각 방지막(145)상에 층간 절연막(150)을 형성한다.
상기 식각 방지막(145)은 질화막으로 CVD 공정으로 100에서 200Å 사이의 두 께로 형성 한다.
상기 식각 방지막(145) 상의 층간 절연막(150)은 산화막으로 CVD 공정으로 1000에서 3000Å 사이의 두께로 형성 후 CMP 또는 에치백(etch back) 공정을 통하여 평탄화 한다.
도 4a를 참조하면, 메모리 셀 영역에 있는 층간 절연막(150)안에 매립형 게이트 전극(125)을 가로 질러 셀 비트라인(155)을 형성 되어 있다.
도 4b를 참조하면, 메모리 셀 영역임으로 소자 분리막(105)상에 셀 비트라인(155)이 형성 될 때 층간 절연막(150)상에 셀 비트라인(155) 층이 데포 후 제거되어 아무런 패턴도 남아있지 않는다.
도 4c를 참조하면, 메모리 셀 영역 C에 있는 소자 분리막(105)상의 층간 절연막(150) 안에 매립형 게이트 전극(125,128)과 교차되는 방향으로 셀 비트라인(155)을 형성 한다.
상기 셀 비트 라인(155)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중 하나 또는 복합막으로 구성 한다.
가장 많이 사용되는 조합은 텅스텐/질화티타늄(W/TiN), 또는 텅스텐/티타늄/질화티타늄(W/Ti/TiN)를 사용 한다.
상기의 금속층을 CVD 또는 PVD 방법으로 형성 후 CMP로 평탄화하는 방법으로 셀 비트라인(155)을 형성 한다.
도 5a를 참조하면, 메모리 셀 영역의 활성 영역(103)과 셀 비트 라인(155)이 이격되어서 전기적으로 연결이 되어있지 않았음으로 비트라인 콘택 형성용 도전막(160)을 형성하여 서로 연결하였다.
도 5b를 참조하면, 메모리 셀 영역 활성 영역과 셀 비트라인이 전기적으로 연결되어있지 않기 때문에, 비트라인과 전기적으로 연결될 수 있도록 비트라인 콘택 형성용 도전막(160)을 형성 한다.
비트라인 콘택 형성용 도전막(160)은 셀 비트라인과 같은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중 하나 또는 복합막으로 구성 한다.
가장 많이 사용되는 조합은 텅스텐/티타늄/질화티타늄(W/Ti/TiN)를 사용 한다.
상기 금속을 비트라인 콘택 형성용 개구에 CVD 또는 PVD로 채우고 평탄화 후 다시 1000Å 정도 에치백(etchback) 공정을 통하여 리세스(recess) 시킨다.
이때 이미 형성된 셀 비트라인(155)도 함께 리세스(recess) 된다.
상기 리세스(recess)된 비트라인 콘택 형성용 도전막(160) 및 셀 비트라인(155) 상부에 캡핑막(165)을 형성 한다. 상기 캡핑막(165)은 질화막으로 CVD 방법으로 층을 형성 후 CMP 평탄화하며, 셀 비트라인(155) 및 비트라인 콘택 형성용 도전막(160)상에 캡핑막(165)이 같이 형성 될 수 있도록 한다.
상기 공정에서 형성된 캡핑막(165)은 셀 비트라인(155) 높이를 낮게 하면서 셀 비트라인 로딩캡(loading cap.)을 안정화 시킨다. 그리고 추후 라인 타입 커패시터 콘택 형성용 개구 형성 공정 시, 셀 비트라인 보호 캡이 되어서 BL 솔더 어텍(shoulder attack)을 방지 할 수 있어, 비트라인/커패시터 콘택 간 쇼트 마진(short margin)을 개선하는 역할을 한다.
도 5c를 참조하면, 메모리 셀 영역 활성 영역과 셀 비트라인이 전기적으로 연결되어있지 않기 때문에, 비트라인과 전기적으로 연결될 수 있도록 비트라인 콘택 형성용 도전막(160)을 형성 한다.
비트라인 콘택 형성용 도전막(160)은 CVD 또는 PVD로 채우고 평탄화 후 다시 1000Å 정도 에치백(etchback) 공정을 통하여 리세스(recess) 시킨다.
이때 이미 형성된 셀 비트라인(155)도 함께 리세스(recess) 된다.
상기 리세스(recess)된 비트라인 콘택 형성용 도전막(160) 및 셀 비트라인(155) 상부에 캡핑막(165)을 형성 한다. 캡핑막(165)은 질화막으로 CVD 방법으로 층을 형성 후 CMP 평탄화하여, 셀 비트라인(155) 및 비트라인 콘택 형성용 도전막(160)상에 캡핑막(165)이 같이 형성 될 수 있도록 한다.
셀 비트라인(155)은 소자 분리막(105)상에 있지만, DC 도전막(160)과 전기적으로 연결되고, DC 도전막(160)이 활성 영역과 일부에서 접촉되어 전기적으로 연결되어서 각 셀의 정보를 읽어 낼 수 있다.
셀 비트라인(155) 상부는 캡핑막(165)이 형성되어 있음으로 비트라인(BL) 로딩 캡(cap.)을 적절히 조절해주면서, 라인 타입 커패시터 콘택 형성용 개구 형성 시 BL 솔더(shoulder) 어텍 (attack)을 막아서, 비트라인/커패시터 콘택 간, BL/스토리지 노드간 쇼트 마진(short margin)을 개선 할 수 있다.
도 6a를 참조하면, 활성 영역 장축 방향으로 활성영역의 사이 소자 분리막(105)상 셀 비트 라인(155)과 수직한 방향으로 사진 식각을 통하여 라인 타입 커패시터 콘택 형성용 절연막(170)층이 형성 되어 있다.
도 6b를 참조하면, 활성 영역 장축 방향 소자 분리막(105)상에 라인 타입 커패시터 콘택 형성용 절연막(170)층을 형성 한다.
상기 커패시터 콘택 형성용 절연막(170) 층은 활성 영역 장축 방향 소자 분리막(105)상 층간 절연막(150)에 셀 비트 라인(155)간에 형성되는 질화막 절연층으로 추후 셀 영역에 있는 층간 절연막(150) 제거 시 선택비를 갖도록 층간 절연막(150)과 다른 물질을 사용한다.
층간 절연막(150)이 산화막이고, 캡핑막(165)이 질화막임으로 가장 바람직한 막질은 질화막이다. CVD 공정을 통하여 데포 후 CMP 공정으로 평탄화를 통해 캡핑막과 높이를 일치시킨다.
도 6c를 참조하면, 라인 타입 커패시터 콘택 형성용 절연막(170)층 형성 시 사진 식각 공정의 편리를 위해서 라인형으로 패턴을 형성 하기 때문에 셀 비트라인(155) 상에서 라인 형태로 캡핑막(165)이 식각되고 라인 타입 커패시터 콘택 형성용 절연막(170)층이 형성 된다.
상기 라인 타입 커패시터 콘택 형성용 절연막(170)층은 CVD로 막을 형성한 다음 에치백(etchback) 공정이나 CMP 공정으로 평탄화하여 캡핑막(165)와 일체화 함으로 도면상에는 차이 나도록 도시하였으나 같은 막질을 사용할 경우 하나의 막질이 된다.
도 7a를 참조하면, 셀 영역의 층간 절연막(150)은 제거되고, 비트라인 콘택 형성용 도전막(160), 비트라인(155), 라인 타입 커패시터 콘택 형성용 절연막(170)층 측벽에 스페이서(175)를 형성된 다음 커패시터 콘택 영역에 커패시터 패드막(180)이 형성되어 있다.
도 7b를 참조하면, 비트라인 콘택 형성용 도전막(160), 캡핑막(165), 라인 타입 커패시터 콘택 형성용 절연막(170) 및 셀 비트라인(보이지 않음)을 마스크로하여 셀 영역내 층간 절연막(150)을 선택 식각으로 제거 한다.
상기 층간 절연막(150) 제거는 비트라인 콘택 형성용 도전막(160), 캡핑막(165) 셀 비트라인(155) 및 라인 타입 커패시터 콘택 형성용 절연막(170)이 층간 절연막(150)과 물질층이 다름으로 식각률 차이를 이용하여 선택 식각하면 된다.
층간 절연막(150)이 제거된 비트라인 콘택 형성용 도전막(160), 캡핑막(165), 셀 비트라인(155), 라인 타입 커패시터 콘택 형성용 절연막(170) 측벽에 스페이서(175)를 형성 한다. 스페이서(175) 형성은 질화막을 CVD로 형성 후 에치백 공정을 통하여 형성하면서 식각방지막(145) 게이트 전극 유전막(130)을 제거한다.
그러면 스페이서(175)가 비트라인 콘택 형성용 도전막(160), 캡핑막(165), 셀 비트라인(155), 라인 타입 커패시터 콘택 형성용 절연막(170)을 감싸면서 측벽이 형성되는 관계로, 비트라인은 캡핑막(165)과 스페이서층으로 감싼 형태가 되어서, 비트라인/비트라인 콘택 간, 비트라인/스토리지 노드간 쇼트 마진(short margin)이 더욱 개선된다.
스페이서(175) 형성 후 층간 절연막(150)이 제거된 공간에 커패시터 콘택(180)층을 형성 한다. 상기 커패시터 콘택(180)층은 금속층 또는 폴리 실리콘으로 CVD 형성 후 CMP로 평탄화하여 형성 한다.
상기 커패시터 콘택(180)은 반도체 기판(100)과 접하나 매립형 게이트 유전막(120) 및 게이트 하드 마스크(128)에 의해서 매립형 게이트 전극(125)과 격리된다.
도 7c를 참조하면, 메모리 셀 영역만 커패시터 콘택(180)이 형성되기 때문에 나머지 영역은 커패시터 콘택(180)층이 CVD 공정시 데포 되었다가 CMP 공정 시 제거되어 아무런 변화가 없는 것처럼 보인다.
도 8a를 참조하면, 주변회로 영역만 주변회로 비트라인이 형성되기 때문에 셀 영역은 주변회로 비트라인 형성용 도전막이 형성되었다가 제거되어 아무런 변화가 없는 것처럼 보인다.
도 8b를 참조하면, 주변회로 영역만 주변회로 비트라인이 형성되기 때문에 셀 영역은 주변회로 비트라인 형성용 도전막이 형성되었다가 제거된다.
도시되지는 않았지만 셀 영역과 주변회로 영역 경계면에 있는 셀 비트라인은 콘텍을 통해서 주변회로 비트라인과 전기적으로 연결된다.
도 8c를 참조하면, 주변 회로 영역 D에 주변 회로용 비트라인 베리어층(185)과 주변회로 비트라이 금속(190) 층을 형성하고 메모리 셀 영역 C의 경계 영역에서 셀 비트라인(155)과 전기적으로 연결 될 수 있도록 캡핑막(165)에 콘텍을 형성 연결한다.
주변회로 비트라인 베리어층(185)과 주변회로 비트라이 금속(190) 층은 셀 비트라인(155)보다 저항이 적고 전기적인 특성이 좋아야 함으로, 셀 비트라인(155)과 같은 물질인 텅스텐/질화티타늄(W/TiN), 또는 텅스텐/티타늄/질화티타 늄(W/Ti/TiN)를 사용 할 수 있지만 공정이 가능하면 구리(Cu) 등 전도성이 좋은 물질을 사용할 수 있다.
이렇게 셀 비트라인(155)과 주변회로 비트라인 베리어층(185)과 주변회로 비트라이 금속(190) 층을 서로 다르게 형성하면 셀 비트라인(155) 높이를 줄여서 공정을 진행 할 수 있고, 주변 회로 비트라인 베리어층(185)과 주변회로 비트라인 금속(190) 층을 다른 물질로 사용하여 전기적인 특성을 좋게 할 수 있다.
도 9a를 참조하면, 셀 영역에서 커패시터 콘택(180)상에 커패시터용 홀(198)이 형성되어 있다.
도 9b를 참조하면, 캡핑막(165), 라인 타입 커패시터 콘택 형성용 절연막(170) 및 커패시터 콘택(180)상에 식각 방지막(193)을 형성 한다. 상기 식각 방지막 (193)은 실리콘 질화막으로 CVD 공정으로 진행한다.
상기 식각 방지막 (193)상에 몰드막 (195)을 형성한다. 상기 몰드막 (195)은 통상적으로 10000에서 20000Å 사이의 값으로 형성한다. 몰드막 (195)은 산화막으로 CVD 공정으로 진행 한다. 몰드막 (195)은 도면에는 단일층으로 도시 되었지만 식각율이 상이한 다수의 층으로 형성 할 수 있다.
상기 몰드막(195) 증착 후 사진 식각 공정에 필요한 마스크층(보이지 않음)을 형성 한다. 통상의 사진 식각 공정을 통하여 상기 커패시터 콘택(180)상부에 접하게 커패시터 하부 전극 홀(198)을 형성 한다. 몰드막 (195) 식각은 건식 식각을 이용하고 식각 방지막 (193)을 식각 종점으로 사용한다.
도 9c를 참조하면, 셀 비트라인 캡핑막(165) 및 주변 회로 비트라인(190)상 에 식각 방지막(193)을 형성 한다. 상기 식각 방지막 (193)은 실리콘 질화막으로 CVD 공정으로 진행한다.
상기 식각 방지막 (193)상에 몰드막 (195)을 형성한다. 상기 몰드막 (195)은 통상적으로 10000에서 20000Å 사이의 값으로 형성한다. 몰드막 (195)은 산화막으로 CVD 공정으로 진행 한다. 몰드막 (195)은 도면에는 단일층으로 도시 되었지만 식각율이 상이한 다수의 층으로 형성 할 수 있다.
주변 회로 영역 D 및 셀 영역 C의 소자 분리막(105) 상에는 커패시터가 필요 없기 때문에 커패시터 하부 전극 홀(198)을 형성하지 않는다.
도 10a를 참조하면, 메모리 셀 영역 내에 커패시터 하부 전극(200)이 형성되어 있다.
도 10b를 참조하면, 상기 마스크(도시하지 않음)층을 제거하고 커패시터 하부 전극 홀(198)안에 커패시터 하부 전극층 (200)을 형성한다. 상기 커패시터 하부 전극층 (200) 물질로는 TiN, Ti, TaN, Pt 등의 물질을 사용할 수 있다.
상기 커패시터 하부 전극층 (200)은 커패시터 콘택(180)과 잘 접촉되어야하고 식각 방지막(193)이 충분한 두께가 있어서 추후 전극 분리 후 몰드막(195) 제거 시 하부 전극층 (200)이 떨어지거나 넘어지지 않도록 지지해주어야 한다.
상기 커패시터 하부 전극층 (200)상에 매립막 (보이지 않음)을 형성 한다. 매립막 (보이지 않음)은 갭필 능력이 좋은 TOZS로 형성한다. 또는 유기 물질등 몰드막과 식각율이 다른 물질을 사용 추후 몰드막 (195) 제거 공정 시 커패시터 하부 전극(200)이 떨어지지 않도록 하는 것이 디바이스 불량을 줄이는데 좋다.
상기 매립막 (보이지 않음)을 에치백 공정을 통하여 평탄화하면서 동시에 커패시터 하부 전극 (200) 상층부를 제거하여 전극을 분리시킨다. 전극 분리 공정은 습식 에치백 (etch back) 공정으로 진행 한다.
전극 분리시 전극 끝 부분이 뾰족하지 않게 형성 될 수 있도록 매립막(보이지 않음)을 약간 깊게 습식 식각 제거후 전극 물질도 약간의 습식 식각을 실시하여 라운드를 주어야 한다. 전극 끝 부분이 뾰족하게 되면 추후 형성되는 캐패시터 유전막이 끊어지는 현상이 발생하여 전극 리키지가 발생한다.
이후, LAL 리프트-오프 (lift-off) 공정을 통하여 몰드층 (195)과 매립막 (보이지 않음)을 제거 한다. 상기 몰드층 (195)과 매립막 제거 시 인접 전극들이 서로 붙지 않도록 세심한 주의가 필요하다.
일반적으로 인접하는 전극이 붙지 않거나 쓰러지지 않도록 전극 상호간에 구조물을 설치하여 보호 한다. 사다리 형태의 구조물을 설치하거나 링 형태의 절연막 구조물을 설치 넘어져도 전기적으로 연결되지 않는 구조를 설치할 수 있다.
도 10c를 참조하면, 메모리 셀 영역의 소자 분리막(105) 및 주변 회로 영역은 커패시터 구조물이 생기지 않음으로 LAL 리프트-오프 (lift-off) 공정 시 몰드층 (195)이 제거되고 식각 방지막(193)이 노출 된다.
도 11a를 참조하면, 커패시터 하부전극(200) 상에 커패시터 유전막(205) 및 상부 전극(210)이 형성 되어 있다.
도 11b를 참조하면, 상기 커패시터 하부 전극 (200)상에 커패시터 유전막(205)으로 사용되는 지르코늄 산화막을 형성한다. 형성하는 방법은, 원자층 증착 챔버안에 지르코늄막을 형성하기 위한 전구체로, 테트라키스 디에틸아미노 지르코늄(Tetrakis-ethylmethylamino zirconim, Zr〔N (C2H5)2〕4 이하 TEMAZ)을 사용하여 커패시터 하부 전극 (200)상에 공급한다. 상기의 전구체는 커패시터 하부 전극(200)과 원자층으로 반응하여 결합되고 여분의 미반응된 기체가스를 제거하기 위하여 퍼지 가스를 챔버안에 공급한다. 퍼지 가스로는 아르곤 (Ar), 헬륨 (He), 질소 (N2) 가스를 사용 한다. 미반응된 전구체 가스를 제거하면, 커패시터 하부 전극 (200)상에 화학 흡착된 전구체가 원자 단층 수준으로 얇게 형성 된다.
이러한 전구체 증착 공정은 250℃ 근방의 낮은 온도에서 전구체가 공급되기 때문에 종횡비가 매우 큰 커패시터 구조에서도 내외 및 상부 하부 등 모든 부분에 고르게 증착 된다. 특히 실린더 입구가 막히는 일이 없이 실린더 밑바닥까지 전구체가 고르게 분포되어 스텝 커버리지 문제를 발생하지 않는다.
다시 챔버를 275℃ 고온으로 유지하며 산화제를 공급하며, 전구체와 결합하여 지르코늄 산화막을 형성한다. 산화제로는 O2, O3, H2O 산화제를 사용한다. 본 실시예에서는 지르코늄 산화막 형성에 있어서는 산화력이 비교적 강한 O3을 사용한다.
그러면 전구체 성분안에 있는 탄소나 질소 성분이 완전 산화되어 제거 되고, 지르코늄 산화막이 형성 된다. 잔여 부산물을 제거하기 위해서 퍼지 가스를 공급한다. 이러한 기본 사이클을 기준으로 수십 회를 반복하여 원하는 두께의 지르코늄 산화막을 얻는다. 본 발명에서는 바람직하게 100회에서 150회 사이를 반복하며, 두께로는 100Å에서 150Å 사이의 두께로 형성 한다.
지르코늄 산화막 형성후 상기 지르코늄 산화막상에 지르코늄 산질화막 (보이지 않음)을 형성 복합층으로 형성된 지르코늄 산화막을 형성 커패시터 유전막(205)을 형성 할 수 있다.
상기의 커패시터 유전막(205)은 설명상 편리하게 지르코늄 산화막 (ZrO2) 또는 지르코늄 산질화막(ZrOCN)을 가지고 공정을 진행 했지만, 또 다른 커패시터 유전막으로, ZAZ(ZrO2/Al2O3/ZrO2), ZAT(ZrO2/Al2O3/TaO2), Hf2O3 등 다양한 고유전율을 갖는 물질을 사용 할 수 있다.
이때 또한, 전구체 가스는 낮은 온도에서 공급하고, 산화제 가스는 높은 온도에서 공급하여 유전막을 형성하면, 종횡비가 큰 구조에서 커패시터 유전막이 우수한 스텝 커버리지를 가질 수 있도록 공정을 진행 할 수 있다.
커패시터 유전막(205)상에 커패시터 상부 전극 (210)을 형성 한다. 커패시터 상부 전극 (210) 물질로는 TiN, Ti, TaN, Pt 등의 물질을 사용할 수 있다.
도 11c를 참조하면, 주변 회로 영역 D 및 셀 영역 C의 소자 분리막(105) 상에는 커패시터가 필요 없기 때문에 커패시터 전극층이 데포 되었다가 전극 패턴 형성 시 제거된다.
도 12a 및 12b를 참조하면, 메모리 셀 영역은 커패시터 구조물이 이미 형성 되어 있고, 평탄화 절연막( 도시되지 않음)이 형성되었다가 평탄화 공정 시 제거 된다.
도 12c를 참조하면, 식각 방지막 (193)상에 평탄화 절연막(215)을 형성한다. 상기 평탄화 절연막(215)은 셀 영역의 커패시터 구조물과 주변 회로 영역 D 사이에 있는 커다란 단차를 해결해주는 물질로 TEOS, HDP 층으로 형성하고, 평탄화 방법도 압력에 따라 연마 정도를 달리하는 셀프 스토핑 (Self-Stopping) CMP 공정을 사용하여 실시한다.
평탄화후 메탈 콘텍을 형성 메탈 플러그 및 금속배선(220)들을 형성하고, 보호막(보이지 않음)을 형성 한다.
상기의 공정으로 진행한 DRAM 반도체 디바이스는 매립형 게이트 전극(125)을 가짐으로, 메모리 셀 영역에 형성되는 비트라인(155)이 반도체 기판(100)에 접촉되어 형성되어 비트라인 높이를 줄일 수 있다.
커패시터 콘택의 높이를 줄일 수 있어 후속하는 공정의 난이도가 줄어들고, 비트라인 캡핑막(165)이 커패시터 콘택 형성용 개구 또는 커패시터 콘택(180) 형성공정 시 보호막이 되어, BL 솔더(shoulder) 어텍 (attack)을 막아서, 비트라인/비트라인 콘택간, 비트라인/ 스토리지 노드간 쇼트 마진(short margin)이 개선된다.
또한 셀 비트라인(155) 높이가 감소되고 셀 비트라인(155) 로딩 캡이 일정하게 유지되고, 주변회로 영역 비트라인(190) 저항이 감소되어 전기적인 특성이 좋은 고성능 DRAM 디바이스가 만들어 진다.
또한 라인 타입형 커패시터 콘택을 갖는 DRAM 셀을 형성 할 수 있어 단위 면적당 집적도가 좋은 고집적 DRAM 디바이스가 만들어 진다.
실시예 2
도 13a 내지 도 22c는 본 발명의 다른 실시예로 만드는 매립형 게이트 전극을 갖고, 라인타입 커패시터 콘택 형성용 절연막을 비트라인 콘택보다 먼저 형성하면서 비트라인 콘택과 접하는 BCAT DRAM 반도체 디바이스를 형성 방법을 나타내는 단면도이다.
모든 기본적인 방법은 실시예 1과 동일하나 라인 타입 커패시터 콘택 형성용 절연막 패턴을 먼저 형성하면서 비트라인 콘택과 접하게 형성 진행하는 경우이다.
발명의 설명은 실시예 1와 동일한 부분은 생략하고 차이 나는 부분을 중점적으로 설명하겠다.
각 도a는 주요 구성 요소의 레이아웃에서 셀 영역만을 나타내는 평면도이고, 각 도b 는 각 도a에서 절단선(A-A')을 절단했을 때 나타나는 반도체 제조 단면도이다.
그리고 각 도c의 C 영역은 도a에서 절단선 (B-B')를 절단했을 때 나타나는 반도체 제조 방법 단면도이고, D 영역은 도a에는 나타나지 않는 주변회로 영역을 나타내는 제조 방법 단면도 이다.
도 13a를 참조하면, 반도체 기판(300)은 활성 영역(303)과 소자분리영역(305)으로 크게 나누어지며, 매립형 게이트 전극(325)이 활성 영역(303)을 가로질러 쌍을 이루어 형성되어 있다.
도 13b를 참조하면, 반도체 기판 (300)에 소자 분리막(305)을 형성하여, 기판을 활성 영역과 비활성 영역으로 구분한다.
소자 분리막(305) 형성 공정은 STI(shallow trench isolation) 공정을 이용하며, 소자 분리막은 필요에 따라서 트렌치 형성후 약간의 열산화막을 형성하고 질화막으로 라이너를 형성한후 CVD, 또는 HDP 공정을 통하여 트렌치를 채우고 평탄화 한다.
상기 소자 분리막 형성 공정 후 반도체 기판(300)에 리세스 홀을 형성 후 리세스 홀 공간에 게이트 유전막(320)을 형성 한다.
게이트 유전막(320)은 실리콘 산화막(SiO2), 하프늄 산화막(HFO2), 탄탈륨 산화막(TA2O5), 또는 ONO (oxide/nitride/oxide) 막을 선택 디바이스가 요구하는 특성을 살려서 형성한다.
상기 게이트 유전막(320) 상에 게이트 전극막(325)을 형성한다. 상기 게이트 전극막(325)상에 게이트 하드 마스크(328)층을 형성한다.
상기 게이트 전극(325)막은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나와 게이트 유전막(320)과 결합된 게이트 전극(325)을 CVD, 또는 ALD 공정을 통하여 형성 할 수 있다.
상기 게이트 하드 마스크(328)층은 산화막 또는 질화막으로 CVD 공정으로 진행 형성 한다.
상기 게이트 전극(325, 328)은 반도체 기판(300) 내부에 매립되는 형태의 BCAT(Buried gate Cell Array Transistor) 구조가 된다.
상기 BCAT 구조를 갖는 반도체 소자는 게이트 전극(325, 328)이 기판(300) 내로 완전히 매립됨으로써, 최종 반도체 소자의 높이를 줄일 수 있다.
매립 게이트 구조물(325, 328) 형성 후 주변회로 영역에 사용될 게이트 유전 막(330), 게이트 전극(335, 338)을 형성을 형성 할 때 메모리 셀 영역에는 매립형 전극 구조물(325,328)이 형성되어 있어 전극이 필요하지 않음으로 주변 회로용 게이트 전극(335,338) 패턴 형성 시 셀 영역에 있는 게이트 전극(335,338)층은 제거된다.
게이트 측벽 물질도 데포는 되나 이방성 식각 시 제거되고, 주변회로 게이트 소오스 드레인 불순물 형성 시 동시에 매립 게이트(325,328) 측면 기판에 고농도 소오스 드레인 불순물(도시 되지 않음)층이 형성 된다.
게이트 유전막(330)상에 식각 방지막(345)을 형성되고, 식각 방지막(345)상에 층간 절연막(350)을 형성한다. 상기 식각 방지막(345)은 질화막으로 CVD 공정으로 100에서 200Å 사이의 두께로 형성 한다.
상기 식각 방지막(345) 상의 층간 절연막(350)은 산화막으로 CVD 공정으로 1000에서 3000Å 사이의 두께로 형성 후 CMP 또는 에치백(etch back) 공정을 통하여 평탄화 한다.
도 13c를 참조하면, 메모리 셀 영역 C에서 소자 분리막(305)을 관통하여 형성 되었던 리세스 홀 안에 게이트 전극(325, 328)을 형성 한다.
주변회로 영역 D에는 매립형 게이트 전극이 생기지 않고 일반적인 모오스 트랜지스터가 생기기 때문에 기판(300) 세정 후 게이트 유전막(330)을 형성 한다.
게이트 유전막(330)은 실리콘 산화막(SiO2), 하프늄 산화막(HFO2), 탄탈륨 산화막(TA2O5), 또는 ONO (oxide/nitride/oxide) 막을 선택 디바이스가 요구하는 특성을 살려서 형성한다.
상기 게이트 유전막(330) 상에 게이트 전극막(335)을 형성한다. 상기 게이트 전극막(335)상에 전극을 보호하는 게이트 하드마스크(338)층을 형성한다.
상기 게이트 전극(335) 물질은, 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나와 게이트 유전막(330)과 결합된 게이트 전극(335)을 CVD, 또는 ALD 공정을 통하여 형성 할 수 있다.
게이트 하드 마스크(338)는 질화막 또는 산화막으로 CVD 방법으로 형성 한다.
상기 게이트 전극(335, 338) 측벽에 스페이서(340)를 형성 후 반도체 기판(300)상에 고농도 소오스 드레인 불순물층(도시 안됨)을 형성 한다.
상기 고농도 소오스 드레인 불순물층(도시 안됨) 형성 후 식각 방지막(345)을 형성하고, 상기 식각 방지막(345)상에 층간 절연막(350)을 형성한다.
상기 식각 방지막(345)은 질화막으로 CVD 공정으로 100에서 200Å 사이의 두께로 형성 한다.
상기 식각 방지막(345) 상의 층간 절연막(350)은 산화막으로 CVD 공정으로 1000에서 3000Å 사이의 두께로 형성 후 CMP 또는 에치백(etch back) 공정을 통하여 평탄화 한다.
도 14a를 참조하면, 메모리 셀 영역에 있는 층간 절연막(350)안에 매립형 게이트 전극(325)을 가로 질러 셀 비트라인(355)을 형성 되어 있다.
도 14b를 참조하면, 메모리 셀 영역이 도시되는 관계로, 소자 분리막(305)상에 셀 비트라인(355)이 형성 될 때 층간 절연막(350)상에 셀 비트라인(155)막은 데포 되나 제거되어 아무런 패턴도 남아있지 않는다.
도 14c를 참조하면, 메모리 셀 영역 C에 있는 소자 분리막(305)상의 층간 절연막(350) 안에 매립형 게이트 전극(325,328)과 교차되는 방향으로 셀 비트라인(355)을 형성 한다.
상기 셀 비트 라인(355)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중 하나 또는 복합막으로 구성 한다.
가장 많이 사용되는 조합은 텅스텐/질화티타늄(W/TiN), 또는 텅스텐/티타늄/질화티타늄(W/Ti/TiN)를 사용 한다.
상기의 금속층을 CVD 또는 PVD 방법으로 형성 후 CMP로 평탄화하는 방법으로 셀 비트라인(355)을 형성 한다.
도 15a를 참조하면, 활성 영역 장축 방향 소자 분리막(305)상 셀 비트 라인(355)에 수직한 방향으로 사진 식각을 통하여 라인 타입 커패시터 콘택 형성용 절연막(360)층이 형성 되어 있다. 또한 활성영역 (303) 셀 비트 라인(355) 간에 사진 식각을 통하여 라인 타입 커패시터 콘택 형성용 절연막(360)층이 형성 되어 있다
도 15b를 참조하면, 활성 영역 장축 방향 소자 분리막(305)상에 라인 타입 커패시터 콘택 형성용 절연막(360)층을 형성 한다.
또한 활성 영역 매립 전극(325, 328)상에도 라인 타입 커패시터 콘택 형성용 절연막(360)층을 형성 한다.
상기 커패시터 콘택 형성용 절연막(360) 층은 활성 영역 장축 방향 소자 분리막(305)상 및 활성 영역 매립 전극(325, 328)상의 층간 절연막(350)에 셀 비트 라인(355)간에 형성된다.
상기 커패시터 콘택 형성용 절연막(360) 층은 질화막 절연층으로 추후 셀 영역에 있는 층간 절연막(350) 제거 시 선택비를 갖도록 층간 절연막(350)과 다른 물질을 사용한다.
층간 절연막(350)이 산화막이기 때문에 가장 바람직한 막질은 질화막이다. CVD 공정을 통하여 데포 후 CMP 공정으로 평탄화를 통해 층간 절연막(350)과 높이를 일치시킨다.
도 15c를 참조하면, 메모리 셀 영역 C 소자 분리막(305) 및 주변회로 영역 D에는 라인 타입 커패시터 콘택 형성용 절연막(360)층이 필요하지 않기 때문에 라인 타입 커패시터 콘택 형성용 절연막(360)층은 형성 되지 않는다.
도 16a를 참조하면, 메모리 셀 영역의 활성 영역(303)과 셀 비트 라인(355)이 이격되어서 전기적으로 연결이 되지 않았음으로 비트라인 콘택 형성용 개구를 형성한 후, 비트라인 콘택 형성용 도전막(365)을 형성하여 서로 연결한다.
도 16b를 참조하면, 메모리 셀 영역 활성 영역과 셀 비트라인(355)이 전기적으로 연결되어있지 않기 때문에, 비트라인 콘택 형성용 개구를 형성한 후, 비트라인과 전기적으로 연결될 수 있도록 비트라인 콘택 형성용 도전막(365)을 형성 한다.
비트라인 콘택 형성용 개구는 활성 영역 매립 전극(325, 328)상의 라인 타입 커패시터 콘택 형성용 절연막(360)층 일부를 식각하여 형성 한다.
상기 비트라인 콘택 형성용 도전막(365)은 셀 비트라인(355)과 같은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중 하나 또는 복합막으로 구성 한다.
가장 많이 사용되는 조합은 텅스텐/티타늄/질화티타늄(W/Ti/TiN)를 사용 한다.
상기 금속을 비트라인 콘택 형성용 개구에 CVD 또는 PVD로 채우고 평탄화 후 다시 1000Å 정도 에치백(etchback) 공정을 통하여 리세스(recess) 시킨다.
이때 이미 형성된 셀 비트라인(355)도 함께 리세스(recess) 된다.
상기 리세스(recess)된 비트라인 콘택 형성용 도전막(365) 및 셀 비트라인(355) 상부에 캡핑막(370)을 형성 한다. 캡핑막(370)은 질화막으로 CVD 방법으로 층을 형성 후 CMP 평탄화하여, 셀 비트라인(355) 및 비트라인 콘택 형성용 도전막(365)상에 캡핑막(370)이 동시에 형성 될 수 있도록 한다.
상기 공정에서 형성된 캡핑막(370)은 셀 비트라인(355) 높이를 낮게 하면서 셀 비트라인 로딩캡(loading cap.)을 안정적으로 가져갈 수 있다. 그리고 추후 라인 타입 커패시터 콘택 형성용 개구 형성 공정 시 비트라인/비트라인 콘택 간 쇼트 마진(short margin)을 개선하고 BL 어텍(attack)을 방지 할 수 있는 역할을 한다.
도 16c를 참조하면, 활성영역과 셀 비트라인(355)이 전기적으로 연결되어있지 않기 때문에, 비트라인 콘택 형성용 개구를 형성하고 셀 비트라인(355)과 전기적으로 연결될 수 있도록 비트라인 콘택 형성용 도전막(365)을 형성 한다.
비트라인 콘택 형성용 도전막(365)은 CVD 또는 PVD로 채우고 평탄화 후 다시 1000Å 정도 에치백(etchback) 공정을 통하여 리세스(recess) 시킨다.
이때 이미 형성된 셀 비트라인(355)도 함께 리세스(recess) 된다.
상기 리세스(recess)된 비트라인 콘택 형성용 도전막(365) 및 셀 비트라인(355) 상부에 캡핑막(370)을 형성 한다. 캡핑막(370)은 질화막으로 CVD 방법으로 층을 형성 후 CMP 평탄화하여, 셀 비트라인(355) 및 비트라인 콘택 형성용 도전막(365)상에 캡핑막(370)이 같이 형성 될 수 있도록 한다.
셀 비트라인(355)상에 캡핑막(370)이 평탄화되어 형성 될 때 이미 형성 되어있던 라인 타입 커패시터 콘택 형성용 형성용 절연막(360)층이 캡핑막(370)과 연결된다.
셀 비트라인(355)은 소자 분리막(305)상에 있지만, 비트라인 콘택 형성용 도전막(365)과 전기적으로 연결되고, 비트라인 콘택 형성용 도전막(365)이 활성 영역과 일부에서 접촉되어 전기적으로 연결되어서 각 셀의 정보를 읽어 낼 수 있다.
셀 비트라인(355) 상부는 캡핑막(370)이 형성되어 있음으로 비트라인(BL) 로딩 캡(cap.)을 적절히 조절해주면서, 라인 타입 커패시터 콘택 형성용 형성 시 BL 솔더(shoulder) 어텍 (attack)을 막아서, 비트라인/비트라인 콘택 간, BL/스토리지 노드간 쇼트 마진(short margin)을 개선 할 수 있다.
상기 라인 타입 커패시터 콘택 형성용 형성용 절연막(360)층은 CVD로 막을 형성한 다음 에치백(etchback) 공정이나 CMP 공정으로 평탄화하여 캡핑막(370) 이전에 형성되었다가 캡핑막(370) 평탄화 시 일체화 함으로 도면상에는 먼저 형성된 층이 나중에 생긴층에 의해 감싸이는 형태로 도시되었으며 같은 막질을 사용할 경우 하나의 막질이 된다.
도 17a를 참조하면, 셀 영역의 층간 절연막(350)을 제거되고, 비트라인 콘택 형성용 도전막(365), 비트라인(355), 라인 타입 커패시터 콘택 형성용 절연막(360)층 측벽에 스페이서(375)를 형성된 다음 커패시터 콘택 영역에 커패시터 콘택막(380)이 형성되어 있다.
실시예 1과 비교시 양쪽 비트라인 콘택이 중앙에 있는 라인 타입 커패시터 콘택 형성용 절연막(360)층에 의해서 잘 이격되어 있다. 그러므로 양 비트라인 콘택 사이의 쇼트 마진(short margin)을 개선 할 수 있다.
도 17b를 참조하면, 비트라인 콘택 형성용 도전막(365), 캡핑막(370), 라인 타입 커패시터 콘택 형성용 절연막(360) 및 셀 비트라인(보이지 않음)을 마스크로하여 셀 영역내 층간 절연막(350)을 선택 식각으로 제거 한다.
층간 절연막(350) 제거는 상기 비트라인 콘택 형성 용도전막(365), 캡핑막(370), 셀 비트라인(355) 및 라인 타입 커패시터 콘택 형성용 절연막(360)이 층간 절연막(350)과 물질층이 다름으로 식각률 차이를 이용하여 선택 식각하면 된다.
층간 절연막(350)이 제거된 비트라인 콘택 형성 용도전막(365), 캡핑막(370), 셀 비트라인(355), 라인 타입 커패시터 콘택 형성용 절연막(170) 측벽에 스페이서(375)를 형성 한다. 스페이서(375) 형성은 질화막을 CVD로 형성 후 에치백 공정을 통하여 형성하면서 식각 방지막(345) 및 게이트 전극 유전막(330)을 제거 한다.
그러면 스페이서(375)가 비트라인 콘택 형성용 도전막(365), 캡핑막(370), 셀 비트라인(355) 및 라인 타입 커패시터 콘택 형성용 절연막(360)을 감싸며 형성되는 관계로 비트라인/비트라인 콘택간, BL/스토리지 노드간 쇼트 마진(short margin)이 더욱 개선된다.
실시예 1과 비교시 양쪽 비트라인 콘택이 중앙에 있는 라인 타입 커패시터 콘택 형성용 절연막(360)층에 의해서 잘 이격되어 있다. 그러므로 양 비트라인 콘택간 쇼트 마진(short margin)을 개선 할 수 있다.
스페이서(375) 형성 후 층간 절연막이 제거된 공간에 커패시터 콘택(380)층을 형성 한다. 상기 커패시터 콘택(380)층은 금속 또는 폴리 실리콘으로 CVD 형성 후 CMP로 평탄화하여 형성 한다.
상기 커패시터 콘택(380)은 반도체 기판(300)과 접하나, 매립형 게이트 전극 유전막(320) 및 게이트 하드마스크(328)에 의해서 게이트 전극(325)과는 이격되어 있다.
도 17c를 참조하면, 메모리 셀 영역만 커패시터 콘택(380)이 형성되기 때문에 나머지 영역은 폴리 실리콘층이 CVD 공정시 데포 되었다가 CMP 공정 시 제거되어 아무런 변화가 없는 것처럼 보인다.
도 18a를 참조하면, 주변회로 영역만 주변회로 비트라인이 형성되기 때문에 셀 영역은 주변회로 비트라인 형성용 도전막이 형성되었다가 제거되어 아무런 변화가 없는 것처럼 보인다.
도 18b를 참조하면, 주변회로 영역만 주변회로 비트라인이 형성되기 때문에 셀 영역은 주변회로 비트라인 형성용 도전막이 형성되었다가 제거된다.
도시되지는 않았지만 셀 영역과 주변회로 영역 경계면에 있는 셀 비트라 인(355)은 콘텍을 통해서 주변회로 비트라인과 전기적으로 연결된다.
도 18c를 참조하면, 주변 회로 영역 D에 주변 회로용 비트라인 베리어층(385)과 주변회로 비트라이 금속(390) 층을 형성하고 메모리 셀 영역 C의 경계 영역에서 셀 비트라인(355)과 전기적으로 연결 될 수 있도록 캡핑막(370)에 콘텍을 형성 연결한다.
주변회로 비트라인 베리어층(385)과 주변회로 비트라이 금속(390) 층은 셀 비트라인(355)보다 저항이 적고 전기적인 특성이 좋아야 함으로, 셀 비트라인(355)과 같은 물질인 텅스텐/질화티타늄(W/TiN), 또는 텅스텐/티타늄/질화티타늄(W/Ti/TiN)를 사용 할 수 있지만 공정이 가능하면 구리(Cu) 등 전도성이 좋은 물질을 사용하면 좋다.
이렇게 셀 비트라인(355)과 주변회로 비트라인 베리어층(385)과 주변회로 비트라이 금속(390) 층을 서로 다르게 형성하면 셀 비트라인(355) 높이를 줄여서 공정을 진행 할 수 있고, 주변 회로 비트라인 베리어층(385)과 주변회로 비트라이 금속(390) 층을 다른 물질로 사용하여 전기적인 특성을 좋게 할 수 있다.
도 19a를 참조하면, 셀 영역 커패시터 콘택 형성용 개구를 채우고 있는 커패시터 콘택(380)상에 커패시터용 홀(398)이 형성되어 있다.
도 19b를 참조하면, 추후의 공정 및 레이아웃은 실시예 1과 동일함으로 이후는 도면만 계시하고 설명은 생략하도록 한다.
이후 도면 20a, 21a, 22a는 실시예 1의 10a, 11a,12a에 대응되고, 나머지 도면 또한 20b는 10b, 21b는 11b, 22b는 12b 및 20c는 10c, 21c는 11c, 22c는 12c에 대응된다.
구성요소 번호 또한 실시예 2의 구성요소 번호 395는 제 1 실시예 195와 같은 방법으로 대응되어 도시되어 있다.
앞에서도 언급했지만 실시예 2는 실시예 1보다 양 비트라인 콘택간 쇼트 마진(short margin)이 더 개선되는 장점을 내포하고 있다.
실시예 3
도 23a 및 도 28c는 본 발명의 다른 실시예로 매립형 게이트 전극을 갖고, 비트라인 콘택을 먼저 형성하고 라인타입 커패시터 콘택 형성용 절연막을 비트라인 콘택에 접하게 형성 하는 BCAT DRAM 반도체 디바이스를 형성 방법을 나타내는 단면도이다.
모든 기본적인 방법은 실시예 2와 동일하나 비트라인 콘택 형성용 도전막 패턴을 먼저 형성한 다음 라인 타입 커패시터 콘택 형성용 절연막 형성하는 경우이다.
발명의 설명은 실시예 2와 동일한 부분은 생략하고 차이 나는 부분을 중점적으로 설명하겠다.
각 도a는 주요 구성 요소의 레이아웃에서 셀 영역만을 나타내는 평면도이고, 각 도b 는 각 도a에서 절단선(A-A')을 절단했을 때 나타나는 반도체 제조 단면도이다.
그리고 각 도c의 C 영역은 도a에서 절단선 (B-B')를 절단했을 때 나타나는 반도체 제조 방법 단면도이고, D 영역은 도a에는 나타나지 않는 주변회로 영역을 나타내는 제조 방법 단면도 이다.
도 23a를 참조하면, 반도체 기판(500)은 활성 영역(503)과 소자분리영역(505)으로 크게 나누어지며, 매립형 게이트 전극(525)이 활성 영역(503)을 가로질러 쌍을 이루어 형성되어 있다.
도 23b를 참조하면, 반도체 기판 (500)에 소자 분리막(505)을 형성하여, 기판을 활성 영역과 비활성 영역으로 구분한다.
소자 분리막(505) 형성 공정은 STI(shallow trench isolation) 공정을 이용하며, 소자 분리막은 필요에 따라서 트렌치 형성후 약간의 열산화막을 형성하고 질화막으로 라이너를 형성한후 CVD, 또는 HDP 공정을 통하여 트렌치를 채우고 평탄화 한다.
상기 소자 분리막 형성 공정 후 반도체 기판(500)에 리세스 홀을 형성 후 리세스 홀 공간에 게이트 유전막(520)을 형성 한다.
게이트 유전막(520)은 실리콘 산화막(SiO2), 하프늄 산화막(HFO2), 탄탈륨 산화막(TA2O5), 또는 ONO (oxide/nitride/oxide) 막을 선택 디바이스가 요구하는 특성을 살려서 형성한다.
상기 게이트 유전막(520) 상에 게이트 전극막(525)을 형성한다. 상기 게이트 전극막(525)상에 게이트 하드 마스크(528)층을 형성한다.
상기 게이트 전극(525)막은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나와 게이트 유전막(520)과 결합된 게이트 전극(525)을 CVD, 또는 ALD 공정을 통하여 형성 할 수 있다.
상기 게이트 하드 마스크(528)는 산화막 또는 질화막으로 CVD 방법으로 형성 한다.
상기 게이트 전극 구조물(525, 528)은 반도체 기판(500) 내부에 매립되는 형태의 BCAT(Buried gate Cell Array Transistor) 구조가 된다.
상기 BCAT 구조를 갖는 반도체 소자는 게이트 전극 구조물(525, 528)이 기판(500) 내로 완전히 매립됨으로써, 최종 반도체 소자의 높이를 줄일 수 있다.
도 23c를 참조하면, 메모리 셀 영역 C에서 소자 분리막(505)을 관통하여 형성 되었던 리세스 홀 안에 게이트 전극(525, 528)을 형성 한다.
주변회로 영역 D에는 매립형 게이트 전극이 생기지 않고 일반적인 모오스 트랜지스터가 생기기 때문에 기판(500) 세정 후 주변 회로 게이트 유전막(530)을 형성 한다.
주변회로 게이트 유전막(530)은 실리콘 산화막(SiO2), 하프늄 산화막(HFO2), 탄탈륨 산화막(TA2O5), 또는 ONO (oxide/nitride/oxide) 막을 선택 디바이스가 요구하는 특성을 살려서 형성한다.
상기 주변회로 게이트 유전막(530) 상에 주변회로 게이트 전극막(535)을 형성한다. 상기 주변회로 게이트 전극막(535)상에 전극을 보호하는 게이트 하드마스크(538)층을 형성한다.
상기 주변회로 게이트 전극(535) 물질은, 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨 /질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나와 게이트 유전막(530)과 결합된 게이트 전극(535)을 CVD, 또는 ALD 공정을 통하여 형성 할 수 있다.
게이트 하드 마스크(538)는 질화막 또는 산화막으로 CVD 방법으로 형성 한다.
상기 주변회로 게이트 전극(535, 538) 측벽에 스페이서(540)를 형성 후 반도체 기판(500)상에 고농도 소오스 드레인 불순물층(도시 안됨)을 형성 한다.
상기 고농도 소오스 드레인 불순물층(도시 안됨) 형성 후 식각 방지막(545)을 형성하고, 상기 식각 방지막(545)상에 층간 절연막(550)을 형성한다.
상기 식각 방지막(545)은 질화막으로 CVD 공정으로 100에서 200Å 사이의 두께로 형성 한다.
상기 식각 방지막(545) 상의 층간 절연막(550)은 산화막으로 CVD 공정으로 1000에서 3000Å 사이의 두께로 형성 후 CMP 또는 에치백(etch back) 공정을 통하여 평탄화 한다.
이때 형성된 주변회로 게이트 유전막(530),식각 방지막(545) 및 층간 절연막(550)이 도 23b 셀 영역 상에 같이 형성되어 남아있다.
도 24a를 참조하면, 메모리 셀 영역에 있는 층간 절연막(550)안에 매립형 게이트 전극(525)을 가로질러 셀 비트라인(555)을 형성 되어 있다.
도 24b를 참조하면, 메모리 셀 영역이 도시되는 관계로 소자 분리막(505)상에 셀 비트라인(555)이 형성 될 때 층간 절연막(550)상에 셀 비트라인(555)층막이 데포 되나 제거되어 아무런 패턴도 남아있지 않는다.
도 24c를 참조하면, 메모리 셀 영역 C에 있는 소자 분리막(505)상의 층간 절연막(550) 안에 매립형 게이트 전극(525,528)과 교차되는 방향으로 셀 비트라인(555)을 형성 한다.
상기 셀 비트 라인(555)은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중 하나 또는 복합막으로 구성 한다.
가장 많이 사용되는 조합은 텅스텐/질화티타늄(W/TiN), 또는 텅스텐/티타늄/질화티타늄(W/Ti/TiN)를 사용 한다.
상기의 금속층을 CVD 또는 PVD 방법으로 형성 후 CMP로 평탄화하는 방법으로 셀 비트라인(555)을 형성 한다.
도 25a를 참조하면, 메모리 셀 영역의 활성 영역(503)과 셀 비트 라인(555)이 이격되어서 전기적으로 연결이 되지 않았음으로 DC 도전막(560)을 형성 서로 연결 되었다
도 25b를 참조하면, 메모리 셀 영역 활성 영역과 셀 비트라인(555)이 전기적으로 연결되어있지 않기 때문에, 비트라인 콘택 형성용 개구를 형성하고 셀 비트라인(555)과 전기적으로 연결될 수 있도록 비트라인 콘택 형성용 도전막(560)을 형성 한다.
비트라인 콘택 형성용 개구는 활성 영역 매립 전극(525, 528)상의 층간 절연막(550) 일부를 식각하여 형성 한다.
비트라인 콘택 형성용 도전막(560)은 셀 비트라인(555)과 같은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중 하나 또는 복합막으로 구성 한다.
가장 많이 사용되는 조합은 텅스텐/티타늄/질화티타늄(W/Ti/TiN)를 사용 한다.
상기 금속을 비트라인 콘택 형성용 개구에 CVD 또는 PVD로 채우고 평탄화 후 다시 1000Å 정도 에치백(etchback) 공정을 통하여 리세스(recess) 시킨다.
리세스된 상기 비트라인 콘택 형성용 도전막(560)상에 캡핑막(565)이 같이 형성 될 수 있도록 한다.
도 25c를 참조하면, 활성영역과 셀 비트라인(555)이 전기적으로 연결되어있지 않기 때문에, 비트라인 콘택 형성용 개구를 형성하고 셀 비트라인(555)과 전기적으로 연결될 수 있도록 비트라인 콘택 형성용 도전막(560)을 형성 한다.
비트라인 콘택 형성용 도전막(560)은 CVD 또는 PVD로 채우고 평탄화 후 다시 1000Å 정도 에치백(etchback) 공정을 통하여 리세스(recess) 시킨다.
이때 이미 형성된 셀 비트라인(555)도 함께 리세스(recess) 된다.
상기 리세스(recess)된 비트라인 콘택 형성용 도전막(560) 및 셀 비트라인(555) 상부에 캡핑막(565)을 형성 한다. 캡핑막(565)은 질화막으로 CVD 방법으로 층을 형성 후 CMP로 평탄화하여, 셀 비트라인(555) 및 비트라인 콘택 형성용 도전막(560)상에 캡핑막(565)이 동시에 형성 될 수 있도록 한다.
셀 비트라인(555)은 소자 분리막(505)상에 있지만, 비트라인 콘택 형성용 도전막(560)과 전기적으로 연결되고, 비트라인 콘택 형성용 도전막(560)이 활성 영역과 일부에서 접촉되어 전기적으로 연결되어서 각 셀의 정보를 읽어 낼 수 있다.
셀 비트라인(555) 상부는 캡핑막(565)이 형성되어 있음으로 셀 비트라인(BL) 로딩 캡(cap.)을 적절히 조절해주면서, 라인 타입 커패시터 콘택 형성용 개구 형성 시 BL 솔더(shoulder) 어텍 (attack)을 막아서, 비트라인/비트라인 콘택간, BL/스토리지 노드간 쇼트 마진(short margin)을 개선 할 수 있다.
도 26a를 참조하면, 활성 영역 장축 방향 소자 분리막(505)상 셀 비트 라인(555) 간에 사진 식각을 통하여 라인 타입 커패시터 콘택 형성용 절연막(570)층이 형성 되어 있다. 또한 활성영역 (503) 셀 비트 라인(555) 간에 사진 식각을 통하여 라인 타입 커패시터 콘택 형성 용절연막(570)층이 형성 되어 비트라인 콘택 형성용 도전막(560)과 연결되어 있다
도 26b를 참조하면, 활성 영역 장축 방향 소자 분리막(505)상에 라인 타입 커패시터 콘택 형성용 절연막(570)층을 형성 한다.
또한 활성 영역 매립 전극(525, 528)상에도 라인 타입 커패시터 콘택 형성용 절연막(보이지 않음)층을 형성 한다.
상기 커패시터 콘택 형성용 절연막(570) 층은 활성 영역 장축 방향 소자 분리막(505)상 및 활성 영역 매립 전극(525, 528)상의 층간 절연막(550)에 셀 비트 라인(555)간에 형성되는 질화막 절연층으로 추후 셀 영역에 있는 층간 절연막(550) 제거 시 선택비를 갖도록 층간 절연막(550)과 다른 물질을 사용한다.
층간 절연막(550)이 산화막이기 때문에 가장 바람직한 막질은 질화막이다. CVD 공정을 통하여 데포 후 CMP 공정으로 평탄화를 통해 층간 절연막(550)과 높이를 일치시킨다.
도 26c를 참조하면, 메모리 셀 영역 C 소자 분리막(505) 및 주변회로 영역 D 에는 라인 타입 커패시터 콘택 형성용 절연막(570)층이 필요하지 않기 때문에 라인 타입 커패시터 콘택 형성용 절연막(570)층은 형성 되지 않는다.
다만 사진공정의 난이도를 낮추기 위해서 라인 타입으로 패턴을 형성 식각하면서 캡핑막(565)일부가 식각되고 라인 타입 커패시터 콘택 형성용 절연막(570)층이 채워지는 관계로 캡핑막(565)안에 일부의 라인 타입 커패시터 콘택 형성용 절연막(570)층이 존재한다.
추후 모든 공정은 실시예 2와 동일하다.
이후 도면 27a, 27b, 27c, 28a, 28b, 및 28c는 실시예 2의 17a 이후의 공정을 약간 간소화하여 도시하였으나 모든 구성요소 및 형성 방법은 동일한 사상을 내포하고 있다.
실시예 3은 실시예 2에 비해서 DC 도전막(560)을 층간 절연막(550)을 식각하여 형성하고, 라인 타입 커패시터 콘택 형성용 절연막(570)층 또한 층간 절연막(550)을 식각하는 공정을 선택함으로, 실시예 2에서 비트라인 콘택 형성용 개구 형성 시 층간절연막(550) 및 커패시터 콘택 형성용 절연막(570)층을 같이 식각해야하는 막질 구조보다, 단일막을 식각 보다 쉽게 식각 공정을 컨트롤 할 수 있다.
실시예 4
도 29는 본 발명에 의해서 만들어진 매립형 게이트 전극을 갖고, 라인타입 BC를 이용 커패시터를 만든 BCAT DRAM을 채용한 시스템 실시예를 도시한 블록다이어그램이다.
도 29를 참조하면, 메모리(720)는 컴퓨터 시스템(700) 내에 있는 CPU(central processing unit, 710)과 연결되어 있으며 매립형 게이트 전극을 갖고, 라인타입 BC를 이용 커패시터를 만드는 BCAT DRAM 메모리이다.
상기와 같은 컴퓨터 시스템은 DRAM 메모리를 사용하는 매체로 사용하는 노우트북 PC 또는 일반적으로 DRAM 메모리가 사용되는 데스크톱 PC 또는 메모리가 필요하고 CPU가 장착된 전자기기가 될 수 있다. 그리고 메모리 (720)가 내장되어 데이터를 저장하고 기능을 컨트롤하는 디지털 제품군들 또한 시스템(700)이 될 수 있다. 상기 메모리(720)는 바로 CPU(710)와 연결될 수 있고 버스(BUS) 등을 통해서 연결 될 수 있다.
실시예 5
도 30은 다른 실시예로 본 발명에 의해서 만들어진 매립형 게이트 전극을 갖고, 라인타입 BC를 이용 커패시터를 만든 BCAT DRAM을 채용한 시스템 실시예를 도시한 블록다이어그램이다.
도 30을 참조하면, 본 실시예는 휴대용 장치 (800)를 나타낸다. 앞서 말했듯이 메모리(720)는 매립형 게이트 전극을 갖고, 라인타입 BC를 이용 커패시터를 만든 BCAT DRAM 반도체 메모리 장치이다.
휴대장치 (800)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이 어가 있는 PMP (portable multi-media player) 등이 될 수 있다. 상기 휴대용 장치 (800) 메모리 (720) 및 메모리 컨트롤러 (830), 인코더/디코더 (810), 표시부재(840) 및 인터페이스 (870)를 포함한다.
데이터는 인코더/디코더(810)에 의해 상기 메모리 컨트롤러 (830)를 경유하여 상기 메모리 (720)로부터 입출력 된다.
도 30에 점선으로 도시된 것과 같이, 상기 데이터는 EDC(810)로부터 상기 메모리 (720)로 직접 입력될 수 있고, 상기 메모리 (720)로부터 EDC(810)까지 직접 출력도 될 수 있다.
상기 EDC(810)는 상기 메모리 (720) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, 상기 EDC(810)는 상기 메모리(720)내에 오디오 비디오 데이터를 저장하기 위한 MP3, PMP 인코딩을 실행 시킬 수 있다.
이와는 달리, 상기 EDC(810)는 상기 메모리 (720)내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행 시킬 수 있다. 또한, 상기 EDC(810)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, 상기 EDC(810)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함 할 수 있다.
상기 EDC(810)는 상기 메모리 (720)로부터 출력을 디코딩할 수 있다. 예를 들어, 상기 EDC(810)는 상기 메모리(720)로부터 출력된 오디오 데이터에 따라 MP3 디코딩을 수행 할 수 있다. 이와는 달리, 상기 EDC(810)는 상기 메모리 (720)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행 할 수 있다. 예를 들어, 상기 EDC(810)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
상기 EDC(810)는 단지 디코더만을 포함할 수 있다. 예를 들면, 엔코더 데이터를 이미 상기 EDC(810)로 입력받고, 메모리 컨트롤러(830) 및 또는 상기 메모리 (720)로 전달 될 수 있다.
상기 EDC(810)는 상기 인터페이스(870)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 상기 인터페이스(870)는 알려진 표준 (예을 들어 파이어와이어, USB 등)에 따를 수 있다. 예를 들어, 상기 인터페이스(870)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함 한다. 데이터가 상기 메모리(720)로부터 상기 인터페이스(870)를 경유하여 출력 될 수 있다.
상기 표시 장치 (840)는 상기 메모리(720)에서 출력 되거나, 또는 EDC(810)에 의해서 디코딩된 데이터를 사용자에게 표시 할 수 있다. 예를 들어, 상기 표시 장치(840)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다.
상기 설명한 것과 같이, 본 발명으로 만들어진 DRAM 반도체 디바이스는 매립형 게이트 전극(125)을 가짐으로, 메모리 셀 영역에 형성되는 비트라인(155)이 반도체 기판(100)에 접촉되어 형성되어 비트라인 높이를 줄일 수 있다.
비트라인 캡핑막(165)은 커패시터 콘택 형성용 개구 형성 시 또는 커패시터 콘택(180) 공정 시 보호막이 되어 BL 솔더(shoulder) 어텍 (attack)을 막아서, ㅂ비트라인/비트라인 콘택간, BL/스토리지 노드간 쇼트 마진(short margin)이 개선되어 전기적인 특성이 우수하다.
또한 셀 비트라인(155) 높이가 감소되고, 라인 타입형 커패시터 콘택으로 커패시터를 만들어 DRAM 셀을 형성하기 때문에 단위 면적당 집적도가 좋은 DRAM 디바이스를 제공 할 수 있다.
도 1a 및 도 12c는 본발명의 실시예를 통하여 만들어지는 매립형 게이트 전극을 갖고 라인타입 커패시터 콘택을 갖으면서 비트라인 콘택 형성용 도전막이 커패시터 콘택 형성용 절연막과 접하지 않는 BCAT를 갖는 DRAM를 만드는 제조방법을 나타내는 단면도.
도 13a 및 도 22c는 본발명의 다른 실시예를 통하여 만들어지는 매립형 게이트 전극을 갖고 라인타입 커패시터 콘택을 갖으면서 커패시터 콘택 형성용 절연막을 비트라인 콘택 형성용 도전막이 보다 먼저 형성 상기 커패시터 콘택 형성용 절연막 및 비트라인 콘택 형성용 도전막이 접하는 BCAT를 갖는 DRAM를 만드는 제조방법을 나타내는 단면도.
도 23a 및 28c는 본 발명의 또 다른 실시예에서 만들어진 매립형 게이트 전극을 갖고 라인타입 커패시터 콘택을 갖으면서 비트라인 콘택 형성용 도전막을 먼저 형성하고 커패시터 콘택 형성용 절연막을 형성하면서 상기 커패시터 콘택 형성용 절연막 및 비트라인 콘택 형성용 도전막이 접하는 BCAT를 갖는 DRAM를 만드는 제조 방법을 나타내는 단면도.
도 29는 본 발명에 의해서 만들어진 메모리를 사용하는 시스템 블록다이어그램.
도 30은 본 발명에 의해서 만들어진 메모리를 사용하는 또 다른 시스템 블록다이어그램.
< 도면의 주요 부분에 대한 부호의 설명>
100, 300, 500: 반도체 기판
105, 305, 505: 소자 분리막
125, 325, 525: 매립 게이트 전극
135, 335, 535: 주변회로 게이트 전극
155, 355, 555: 셀 비트라인
165: 370, 570: 캡핑막
175, 375, 575: 커패시터 콘택 측벽 스페이서
130, 330, 530,193, 393, 593: 식각 방지막
200, 400, 600: 하부 전극
205, 405, 605: 커패시터 유전막
210, 410, 610: 상부 전극
215, 415, 615: 평탄화 절연막
220, 420, 620: 금속 배선
720: 메모리 710: CPU
810: EDC 820: 표시부재
830:메모리 콘트롤러 870: 인터페이스

Claims (13)

  1. 메모리 셀 영역과 주변 회로 영역을 포함하는 반도체 기판에 소자 분리막을 형성하여 활성 영역과 비활성 영역을 형성하는 단계;
    상기 메모리 셀 영역의 활성 영역에 리세스 홀을 형성하여 이를 매립하는 매립 게이트 전극을 형성하는 단계;
    상기 주변 회로 영역의 활성 영역에 주변회로 게이트 전극을 형성하는 단계;
    상기 반도체 기판 및 주변회로 게이트 전극 상에 층간 절연막을 형성하고 평탄화하는 단계;
    상기 메모리 셀 영역의 소자 분리막 상 층간 절연막 안에 상기 매립 게이트 전극을 가로지르는 셀 비트라인을 형성하는 단계;
    상기 메모리 셀 영역의 활성 영역에 상기 셀 비트라인과 연결되는 비트라인 콘택 형성용 도전막을 형성하고 상기 셀 비트라인 및 상기 비트라인 콘택 형성용 도전막을 리세스하여 캡핑막을 형성하는 단계;
    상기 활성 영역의 장축에 인접한 소자 분리막 상에 상기 셀 비트라인과 연결되는 커패시터 콘택 형성용 절연막을 형성하는 단계;
    상기 셀 비트라인과 상기 비트라인 콘택 형성용 도전막 상의 캡핑막 및 상기 커패시터 콘택 형성용 절연막을 마스크로 사용하여 상기 메모리 셀 영역의 층간 절연막을 제거함으로써 커패시터 콘택 형성용 개구를 형성하고 상기 커패시터 콘택 형성용 개구에 도전막을 형성하여 커패시터 콘택을 형성하는 단계; 및
    상기 커패시터 콘택 상에 커패시터 전극 구조를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 비트라인 콘택 형성용 도전막 일부는 상기 셀 비트라인에 연결되고 상기 활성 영역과 직접 접촉하도록 형성하는 것이 특징인 반도체 장치 제조 방법.
  4. 삭제
  5. 삭제
  6. 메모리 셀 영역과 주변 회로 영역을 포함하는 반도체 기판에 형성된 소자 분리막으로 구분된 활성 영역과 비활성 영역;
    상기 메모리 셀 영역의 활성 영역에 형성된 매립 게이트 전극;
    상기 주변 회로 영역의 활성 영역에 형성된 주변회로 게이트 전극;
    상기 반도체 기판 및 상기 주변회로 게이트 전극 상에 형성된 층간 절연막;
    상기 층간 절연막 안에 상기 매립형 게이트 전극을 가로질러 형성된 셀 비트라인;
    상기 매립형 게이트 전극 사이의 활성 영역과 접하고 일부는 상기 셀 비트라인과 전기적으로 연결된 비트라인 콘택 형성용 도전막;
    상기 활성 영역의 장축에 인접한 상기 소자 분리막 상에 상기 셀 비트라인과 연결되어 커패시터 콘택 형성용 개구를 형성하는 절연막;
    상기 비트라인 콘택 형성용 도전막과 상기 셀 비트라인 및 상기 커패시터 콘택 형성용 절연막으로 둘러싸여 형성된 상기 커패시터 콘택 형성용 개구 안에 형성된 커패시터 콘택; 및
    상기 커패시터 콘택 상에 형성된 커패시터 전극을 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 커패시터 콘택 측면에 형성된 스페이서층을 더 포함하는 것이 특징인 반도체 장치.
  8. 제6항에 있어서, 상기 셀 비트라인 및 상기 비트라인 콘택 형성용 도전막은 상부에 캡핑막이 더 형성된 것이 특징인 반도체 장치.
  9. 제6항에 있어서, 상기 커패시터 콘택 형성용 개구를 형성하는 절연막은 질화막으로 형성된 것이 특징인 반도체 장치.
  10. 제6항에 있어서, 상기 커패시터 콘택 형성용 개구는 라인 타입인 것이 특징인 반도체 장치.
  11. 메모리 셀 영역과 주변 회로 영역을 포함하는 반도체 기판에 형성된 소자 분리막으로 구분된 활성 영역과 비활성 영역;
    상기 메모리 셀 영역의 활성 영역에 형성된 매립 게이트 전극;
    상기 주변 회로 영역의 활성 영역에 형성된 주변회로 게이트 전극;
    상기 반도체 기판 및 상기 주변회로 게이트 전극 상에 형성된 층간 절연막;
    상기 층간 절연막 안에 상기 매립형 게이트 전극을 가로질러 형성된 셀 비트라인;
    상기 매립형 게이트 전극 사이의 활성 영역과 접하고 일부는 상기 셀 비트라인과 접하며 형성된 비트라인 콘택 형성용 도전막;
    상기 활성 영역의 장축에 인접한 상기 소자 분리막 상에서는 상기 셀 비트라인 사이를 연결하고, 상기 활성 영역의 중앙에서 일부는 상기 셀 비트라인과 연결되고 다른 일부는 상기 비트라인 콘택 형성용 도전막과 연결되어 커패시터 콘택 형성용 개구를 형성하는 절연막;
    상기 비트라인 콘택 형성용 도전막과 상기 셀 비트라인 및 상기 커패시터 콘택 형성용 절연막으로 둘러싸여 형성된 상기 커패시터 콘택 형성용 개구 안에 형성된 커패시터 콘택; 및
    상기 커패시터 콘택 상에 형성된 커패시터 전극을 포함하는 반도체 장치.
  12. 제 11항에 있어서, 상기 커패시터 콘택 측면은 스페이서층을 더 포함하는 것이 특징인 반도체 장치.
  13. 제 11항에 있어서, 상기 셀 비트라인 및 상기 비트라인 콘택 형성용 도전막은 상부에 캡핑막이 더 형성된 것이 특징인 반도체 장치.
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