KR101575190B1 - 윗면과 바닥면의 시디차가 없는 깊은 트렌치를 갖는 반도체 및 제조방법 - Google Patents

윗면과 바닥면의 시디차가 없는 깊은 트렌치를 갖는 반도체 및 제조방법 Download PDF

Info

Publication number
KR101575190B1
KR101575190B1 KR1020100013113A KR20100013113A KR101575190B1 KR 101575190 B1 KR101575190 B1 KR 101575190B1 KR 1020100013113 A KR1020100013113 A KR 1020100013113A KR 20100013113 A KR20100013113 A KR 20100013113A KR 101575190 B1 KR101575190 B1 KR 101575190B1
Authority
KR
South Korea
Prior art keywords
film
forming
layer
trench
capacitor
Prior art date
Application number
KR1020100013113A
Other languages
English (en)
Other versions
KR20110093213A (ko
Inventor
이효산
윤보언
이근택
강대혁
문성호
한소라
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100013113A priority Critical patent/KR101575190B1/ko
Priority to US13/025,410 priority patent/US8211804B2/en
Publication of KR20110093213A publication Critical patent/KR20110093213A/ko
Application granted granted Critical
Publication of KR101575190B1 publication Critical patent/KR101575190B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 기판 상의 절연막 트렌치 측벽을 유기소재 고분자 물질과 H-F기가 반응하여 식각액을 생성 선택 식각하여, 윗면과 바닥면의 CD가 차이가 없는 깊은 트렌치를 만드는 방법을 제공한다.
반도체 기판상에 산화막을 형성하고, 상기 산화막에 깊은 트렌치를 형성하고, 상기 트렌치 소정의 깊이에 유기소재 고분자 물질을 채우고, 상기 트렌치 안의 유기소재 고분자 물질에 H-F기가 있는 식각 가스를 공급하여 유기소재 고분자 물질 성분과 H-F기가 반응하여 부산물로 물을 만들어 축적된 H-F기가 습식 식각액이 되어 선택적으로 트렌치 측벽을 식각하고, 상기 유기소재 고분자 물질을 제거하면 반도체 기판 상에 윗면과 바닥면의 CD가 일정한 산화막 트렌치가 형성된다.

Description

윗면과 바닥면의 시디차가 없는 깊은 트렌치를 갖는 반도체 및 제조방법 {SEMICONDUCTOR DEVICE WITH HAVE DEEP TRENCH WITHOUT CRITICAL DIMENSION DIFFERENCE BETWEEN TOP AND BOTTOM AREA AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 상세하게는 유기소재 고분자 물질과 H-F기가 반응하여 식각액이 되어, 식각용액이 선택적으로 트렌치 측벽을 식각하여 윗면과 바닥면의 CD가 차이가 없는 깊은 트렌치를 갖는 반도체 소자의 구조 및 제조 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화는 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여는 개별 소자의 크기를 가능한 작게 형성하여야 하며, 이를 위해서는 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치(pitch)를 작게 하거나 스택 구조로 하여 여러층에 디바이스를 구현해야 한다.
이러한 경우 깊은 트렌치 콘텍은 급격한 윗면과 바닥면의 CD 차이로 인하여 디바이스 특성이 달라지거나, 전기적인 특성이 일정하지 않다.
윗면과 바닥면의 CD 차이를 극복하기 위한 방법으로는 대한민국 특허 0416603호 에는 깊이에 따라 식각율이 달라지도록 불순물 농도를 조절하여 몰드막을 형성 문제를 해결했다.
Tadashi Shibata et al, "A defect-free field isolation technology for high density n-channel MOS LSI'S", IEEE Trans. Electron Devices, 324-3/78 (1978) 논문은 감광액에 H-F 가스를 주입하여 감광액과 접촉되는 산화막을 식각하는 개념을 보여주고 있다.
도 1은 상기 Tadashi Shibata et al 논문의 개념을 확대한 도면이다.
도 1을 참조하면, 반도체 기판 (10)상에 산화막 (20)을 형성하고, NH, OH기가 풍부한 PR(30)를 데포하고, H-F기가 있는 식각 가스(40)를 공급하면 산화막(10)과 PR(30)의 접촉면에서, PR 성분과 H-F기가 화학 반응(50)을 하여 부산물로 물이 생성하고, 계속 공급되어지는 분리된 H, F가 물속에 흡수되어 습식 식각액이 되어서 산화막이 식각 된다.
상기의 논문 기술은 NH, OH기가 풍부한 감광막과 H-F기가 만날 경우 산화막이 식각되어짐을 보여준다.
본 발명의 목적은 유기소재 고분자 물질과 H-F 식각 가스가 결합하여 새로운 식각액을 생성하여, 상기 식각액이 선택적으로 트렌치 측벽을 식각하여, 윗면과 바닥면의 CD가 일정한 깊은 트렌치를 형성하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 유기소재 고분자 물질과 H-F 식각 가스가 결합하여 새로운 식각액을 생성하여, 상기 식각액이 선택적으로 트렌치 측벽을 식각하여, 윗면과 바닥면의 CD가 일정한 깊은 트렌치를 형성하고, 상기 트렌치에 커패시터 전극을 형성하여 전기적인 특성이 우수한 DRAM 셀을 형성하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 윗면과 바닥면의 CD가 일정한 깊은 트렌치를 형성하는 방법은, 반도체 기판상에 산화막을 형성하고, 상기 산화막에 깊은 트렌치를 형성하고, 상기 트렌치 소정의 깊이에 유기소재 고분자 물질인 PR, SOG 또는 다공성 물질을 채우고, 상기 트렌치 안의 PR, SOG 또는 다공성 물질에 H-F기가 있는 식각 가스를 공급하여 유기소재 고분자 물질 성분과 H-F기가 반응하여 습식 식각액이 생성되어 선택적으로 트렌치 측벽을 식각하고, 상기 유기소재 고분자 물질을 제거하여 윗면과 바닥면의 CD가 일정한 트렌치를 형성한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른, 윗면과 바닥면의 CD가 일정한 커패시터 전극을 갖는 DRAM 반도체 제조 방법은, 반도체 기판에 소자 분리막을 형성 활성 영역과 비활성 영역을 구분하고, 상기 메모리 셀 활성 영역 안에 리세스 홀을 형성 매립 전극을 형성하고, 상기 반도체 기판 상에 게이트 유전막을 형성하고, 상기 반도체 기판 주변회로 영역상에 게이트 전극을 형성 후 소오스 드레인을 형성하고, 상기 게이트 전극 상에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막에 셀 영역은 BC를 형성함과 동시에 주변 회로 영역은 DC를 형성하고, 상기 BC, DC 공간에 커패시터 패드 및 DC 패드를 형성하고, 상기 커패시터 패드 및 주변회로 영역 DC 패드 상에 캡핑막을 형성하고, 상기 캡핑막상에 몰드층을 형성하고, 상기 몰드층에 커패시터 전극 홀을 형성 후 소정의 깊이에 유기소재 고분자 물질인 PR, SOG 또는 다공성 물질을 채우고, 상기 커패시터 전극 홀 안의 PR, SOG 또는 다공성 물질에 H-F기가 있는 식각 가스를 공급하여 유기소재 고분자 물질의 R-OH 성분과 H-F기가 반응하여 습식 식각액이 생성되어 선택적으로 홀 측벽을 식각하고, 상기 PR, SOG 또는 다공성 물질을 제거하여 커패시터 하부 전극을 형성하고, 상기 몰드층을 제거 후 커패시터 유전막 및 커패시터 상부 전극을 형성 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 소자의 제조 방법은, 기판에 제 1 도전형 고농도 불순물층을 형성하고, 상기 제 1 전도층 고농도 불순물층상에 절연막 층을 형성하고, 상기 절연막층상에 GSL(Ground source line) 전극을 형성하고, 일정 간격을 가지면서 적층되는 제1 내지 제n+1 층(n은 2이상의 자연수) 전극 층간 절연막 패턴을 형성하고, 상기 제1 내지 제n 층 층간 절연막 패턴 상에 희생막을 형성하고, 상기 최상위 전극 층간 절연막 패턴에 SSL(String select line) 전극층을 형성하고, 상기 SSL(String select line) 전극층 상에 상부 층간 절연막을 형성하고, 상기 다수의 층이 적층된 기판에 반도체 채널 형성용 홀을 형성하여 소정의 깊이에 PR, SOG 또는 다공성 물질을 채우고, 상기 반도체 채널 홀 안의 유기소재 고분자 물질인 PR, SOG 또는 다공성 물질에 H-F기가 있는 식각 가스를 공급하여 유기소재 고분자 물질의 R-OH 성분과 H-F기가 반응하여 습식 식각액이 생성되어 선택적으로 홀 측벽을 식각하고, 상기 PR, SOG 또는 다공성 물질을 제거하고, 상기 반도체 채널 형성용 홀안에 터널 산화막을 형성하고, 상기 터널 산화막상에 채널 형성용 실리콘 단결정막을 형성하고, 상기 채널 형성용 홀을 절연막으로 채우고, 상기 다수의 층이 적층된 기판에 희생막 제거용 홀을 형성하고, 상기 희생막을 제거하고, 상기 제거된 희생막 공간에 전하 트랩막 및 블로킹 절연막을 형성하고, 상기 희생막 홀에 제 2 희생막을 형성하고, 상기 희생막 홀을 수직으로 식각 측면 전하 트랩막 및 블로킹 절연막을 제거하고, 상기 제 2 희생막을 제거 후 컨트롤 전극 패턴을 형성하고, 소자 분리용 절연막으로 수직 희생막 홀을 매우고, 주변회로 영역에 있는 소자분리 층간막에 제1 하부 도전성 라인 및 제 1 도전형 고농도 분술물층과 연결되는 콘택홀을 형성하고, 상기 콘택홀에 유기소재 고분자 물질인 NH, OH기가 있는 PR를 덮고 빛 에너지로 적당한 두께로 감광막을 형성하고, 상기 감광막에 H-F 식각 가스를 감광액 표면에 분사하고, 상기 콘택홀 내의 감광액을 제거한다. 그러면 윗면과 아랫면의 CD차가 없는 콘택홀이 형성되고, 적층된 모든 전극의 CD가 일정한 수직형 전하 트랩 플래시 메모리 소자가 형성된다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 것과 같이 본 발명에 의하면, 유기소재 고분자 물질에 H-F기가 있는 식각가스를 공급하면, R-OH 성분과 H-F기가 반응하여 습식 식각액이 생성되어 선택적으로 트렌치 홀의 측벽을 식각하면, 윗면과 바닥면의 CD가 일정한 깊은 트렌치가 형성되어 전기적 특성이 좋은 반도체 디바이스를 얻을 수 있다.
또한 PR, SOG 또는 다공성 막에 H-F기가 있는 식각가스를 공급하면, R-OH 성분과 H-F기가 반응하어 습식 식각액이 생성되며, 식각액이 선택적으로 몰드막 커패시터 전극 홀 측벽을 식각하면, 윗면과 바닥면의 CD가 일정한 커패시터 전극이 형성되어 전기적인 특성이 우수한 DRAM 셀을 얻을 수 있다.
도 1은 Tadashi Shibata et al 논문의 개념을 확대한 도면이다.
도 2 및 도 3은 본 발명의 일실시예인 유기소재 고분자 물질인 PR의 R-OH 성분에 H-F기가 있는 식각가스를 공급 결합시키면 습식 식각액이 생성되고, 상기 식각액이 선택적으로 트렌치 측벽을 식각하여, 윗면과 바닥면의 CD가 일정한 깊은 트렌치를 형성하는 방법을 나타내는 간략한 제조 방법을 나타내는 단면도이다.
도 4 및 도 5는 본 발명의 일실시예인 다공성 SOG 막에 H-F기가 있는 식각가스를 공급하면, R-OH 성분이 있는 SOG막과 H-F기가 반응하여 습식 식각액이 생성되고, 상기 식각액이 선택적으로 트렌치 측벽을 식각하여, 윗면과 바닥면의 CD가 일정한 깊은 트렌치를 형성하는 방법을 나타내는 간략한 제조 방법을 나타내는 단면도이다.
도 6 및 도 19는 본 발명의 사상을 응용한 DRAM 디바이스를 제조하는 공정 단면도이다.
도 20 및 도 35는 본 발명의 사상을 이용한 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없는 수직형 전하 트랩 플래시 메모리 소자의 전반적인 제조 방법을 설명하기 위한 제조공정 단면도들이다.
도 36은 본 발명의 사상을 하나의 장비에서 실현 할 수 있는 대략적인 HF 베이퍼(vapor) 장비 개념도이다.
도 37은 본 발명에 의해서 만들어진 메모리를 사용하는 시스템 블록다이어그램이다.
도 38은 본 발명에 의해서 만들어진 메모리를 사용하는 또 다른 시스템 블록다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 2 및 도 3은 본 발명의 일실시예인 유기소재 고분자 물질에 H-F기가 있는 식각가스를 공급하면, 유기소재 고분자 물질의 R-OH 성분과 H-F기가 반응하여 부산물로 물이 생성되고, 계속해서 공급된 분해된 H-F 기에 의해서 습식 식각액이 형성되어, 상기 식각액이 선택적으로 트렌치 측벽을 식각하여, 윗면과 바닥면의 CD가 일정한 깊은 트렌치를 형성하는 방법을 나타내는 간략한 제조 방법을 나타내는 단면도이다.
도 2를 참조하면, 반도체 기판 (100)상에 식각 방지막(110)을 형성한다. 상기 식각 방지막(110)은 질화막으로 200Å 정도 CVD 공정으로 진행한다. 상기 식각 방지막(110) 상에 산화막 (120)을 형성한다. 상기 산화막은 몰딩막이나 층간 절연막으로 사용될 절연막으로 10000Å에서 20000Å 정도의 매우 두꺼운 막이다.
상기 산화막(120)에 소정의 사진 식각 공정을 통하여 깊은 트렌치(130)를 형성한다. 상기 깊은 트렌치(130)는 반도체 식각 공정의 특성상 상부는 CD가 크고 바닥으로 갈수록 CD가 작아지는 형태를 취한다. 이러한 구조는 트렌치를 전체적으로 충진하여 사용하는 형태는 문제가 발생하지 않지만 트렌치의 측벽에 막을 형성하여 전극으로 사용하거나, 적층 형태의 디바이스를 만들 경우 위치에 따라서 크기가 달라지면서 전기적인 특성이 다르게 나타나 고집적 디바이스에 불리하게 작용한다. 그러므로 고집적화가 되면 될 수록 상부면과 하부면의 CD가 일정한 형태가 요구된다.
상기 트렌치 상부에 유기소재 고분자 물질인 NH, 또는 OH기가 있는 PR를 덮고, 빛 에너지를 조절하여 적당한 두께로 트렌치 내부에 식각 가스가 선택적으로 접촉할 수 있도록 감광막(140)을 형성 한다.
감광막(140) 형성 후 H-F 식각 가스를 감광액 표면에 분사 시킨다. 식각 가스 주입 시 챔버의 온도를 120℃에서 180℃ 고온을 유지 시킨다. 그러면 H-F 가스는 확산이 일어나고 산화막(120)과 감광막 (140) 경계면 (125)에서 감광막(R-OH)과 식각가스가 결합하여 화학 반응이 일어나 부산물로 물이 생성된다. 이때 생성된 물속에 H-F가 녹아 들어가 습식 식각 형태의 조건이 만들어져 산화막(120)이 식각된다. 이때 챔버의 온도가 120℃에서 180℃ 고온을 유지하고 있기 때문에 화학반응은 매우 잘 일어나면서 감광막 상부층에서 발생한 물은 증발되나 감광막 하부와 만나는 접촉면은 상부면 감광막이 증발을 막아서 더욱 많은 물이 남아있어서 습식식각이 될 수 있는 조건이 더욱 좋아져 식각 량이 많아지고, 좁은 폭의 CD가 점점 커져서 상하부 CD가 같아진다.
도 3을 참고하면, 트렌치(130)내의 감광막(140)을 제거한다. 그러면 상부와 하부의 CD가 일정한 트렌치홀(135)이 형성된다. 이러한 상부면과 하부면의 CD가 일정한 트렌치는 커패시터 전극을 만드는데 유리하다.
도 4 및 도 5는 본 발명의 일실시예인 유기소재 고분자 물질인 다공성 막을 이용하여 H-F기가 있는 식각가스를 공급 R-OH 성분이 있는 SOG막과 H-F기가 반응하여 부산물로 물이 생성 습식 식각액이 되어 식각액이 선택적으로 트렌치 측벽을 식각하여, 윗면과 바닥면의 CD가 일정한 깊은 트렌치를 형성하는 방법을 나타내는 간략한 제조 방법을 나타내는 단면도이다.
도 4를 참조하면, 반도체 기판 (100)상에 식각 방지막(110)을 형성한다. 상기 식각 방지막(110)은 질화막으로 200Å 정도 CVD 공정으로 진행한다. 상기 식각 방지막(110) 상에 산화막 (120)을 형성한다. 상기 산화막은 몰딩막이나 층간 절연막으로 사용될 절연막으로 10000Å에서 20000Å 정도의 매우 두꺼운 막이다.
상기 산화막(120)에 소정의 사진 식각 공정을 통하여 깊은 트렌치(130)를 형성한다. 상기 깊은 트렌치(130)는 반도체 식각 공정의 특성상 상부는 CD가 크고 바닥으로 갈수록 CD가 작아지는 형태를 취한다.
상기 트렌치 (130) 내부에 다공성 SOG 막(150)을 형성하여 소정의 식각 공정을 통하여 필요한 두께로 깎는다. 상기 다공성 막(150)은 많은 다공을 가지고 있으면서 식각 가스나 수증기를 통과 할 수 있도록 형성되어 있다. 또한 H-F 식각가스에 식각되지 않는 성질을 가지고 있어야 한다.
상기 다공성 막(150) 형성 후 H-F 식각 가스를 다공성 막(150) 표면에 분사 시킨다. 식각 가스 주입 시 챔버의 온도를 120℃에서 180℃ 고온을 유지 시킨다. 그러면 H-F 가스는 확산이 일어나고 산화막(120)과 다공성 막(150) 경계면 (125)에서 다공성 막(150) 성분(R-OH)과 식각가스가 결합하여 화학 반응이 일어나 물이 생성된다. 이때 생성된 물속에 H-F가 녹아 들어가 습식 식각 형태의 조건이 만들어져 산화막(120)이 식각된다. 이때 챔버의 온도가 120℃에서 180℃ 고온을 유지하고 있기 때문에 화학반응은 매우 잘 일어나면서 다공성 막인 SOG 상부층에서 생성된 물은 증발되나 SOG 하부와 만나는 접촉면은 상부면 다공성 막(150)이 증발을 막아서 더욱 많은 물이 남아있어서 습식식각이 될 수 있는 조건이 더욱 좋아져 식각 량이 많아지고, 좁은 폭의 CD가 점점 커져서 상하부 CD가 같아진다.
필요에 따라서 다공성 막(150)을 이용하여 수증기와 H-F 가스를 공급함과 동시에 수증기를 공급하면서 반응면의 화학반응을 조절하여 상부면 CD와 하부면 CD를 컨트롤 할 수 있다.
도 5를 참고하면, 트렌치(130)내의 다공성 막(150)을 제거한다. 그러면 상부와 하부의 CD가 일정한 트렌치홀(135)이 형성된다. 이러한 상부면과 하부면의 CD가 일정한 트렌치는 커패시터 전극을 만드는데 유리하다.
도 6 및 도 19는 유기소재 고분자 물질의 R-OH 성분과 H-F기가 반응하여 부산물로 물이 생성되고, 계속해서 공급된 분해된 H-F 기에 의해서 습식 식각액이 되어, 식각액이 선택적으로 트렌치 측벽을 식각하여, 윗면과 바닥면의 CD가 일정한 깊은 트렌치를 형성하여 커패시터 전극을 만들어 DRAM를 제조하는 공정 단면도이다.
도 6을 참조하면, 반도체 기판 (200)에 소자 분리막(205)을 형성하여, 기판을 활성 영역과 비활성 영역으로 구분한다.
소자 분리막(205) 형성 공정은 STI(shallow trench isolation) 공정을 이용하며, 소자 분리막(205)은 필요에 따라서 트렌치 형성후 약간의 열산화막을 형성하고 질화막으로 라이너를 형성한후 CVD, 또는 HDP 공정을 통하여 트렌치를 채우고 평탄화 한다.
반도체 기판 (200)상에 패드 산화막(210)을 형성한다. 패드 산화막 (210)은 열산화막 방식으로 형성하고, 약 50 내지 150 Å 두께로 형성한다.
상기 패드 산화막 (210) 상부에 하드 마스크막(215)을 형성한다. 하드 마스크막 (215)은 반도체 기판 (200), 패드 산화막 (210)과 식각율이 다른 물질을 사용한다. 예를 들면, 실리콘 질화막으로 사용 할 수 있다.
상기 하드 마스크(215)는 도면의 편리상 단일층으로 도시하였으나 게이트 마스크층 (도시하지 않음) 등 복수의 물질층으로 형성된다. 하부층은 플라즈마 CVD 산화막으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성하고, 중간층은 유기막으로 ACL (amorphous carbon layer)층으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성한 다음, 상층부는 ARL(anti reflective layer)층으로 질화막을 약 500 옹스트롱 두께로 형성한다. 게이트 마스크(도시하지 않음)층을 마스크 패턴으로 하여 하드 마스크(215)층 패턴을 만들고, 게이트 마스크(도시하지 않음)층 제거 후 하드 마스크(215)층으로 활성영역에 리세스 홀(218)을 형성 한다.
상기 리세스 홀(218)은 매립형 게이트 전극이 형성될 공간이다.
도 7을 참조하면, 반도체 기판(200)을 세정 후 상기 리세스 홀 (218) 공간에 게이트 유전막(220)을 형성 한다.
게이트 유전막(220)은 하프늄 산화막(HFO2), 탄탈륨 산화막(TA2O5), 또는 기타 금속 게이트 전극과 사용될 수 있는 금속 산화막을 선택 디바이스가 요구하는 특성을 살려서 형성한다.
도 8을 참조하면, 상기 게이트 유전막(220) 상에 게이트 베리어막(225)을 형성한다. 상기 게이트 베리어막(225)상에 게이트 전극막(230)을 형성 한다.
상기 게이트 전극(230)막은 도면에서처럼 단일 또는 이중 금속 층으로 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나와 게이트 유전막(220)과 결합된 게이트 전극(230)을 CVD, 또는 ALD 공정을 통하여 형성 할 수 있다.
상기 게이트 전극막(230)은 반도체 기판(200) 내부에 매립되는 형태의 BCAT(Buried gate Cell Array Transistor) 구조가 된다.
상기 BCAT 구조를 갖는 반도체 소자는 게이트 전극 구조물을 기판(200) 내로 매립함으로써, 반도체 소자의 높이를 줄일 수 있다.
비트라인을 반도체 기판(200)면에서 출발하여 형성하여 비트라인 높이를 줄일 수 있다. 셀 영역과 주변회로 영역의 비트라인 형성을 서로 다른 공정으로 진행 할 수 있다.
DRAM 메모리 반도체 디바이스를 형성 시 커패시터 패드를 게이트 전극을 이용한 SAC 공정을 진행하지 않고 직접 낮은 높이로 형성 할 수 있어 공정의 난이도가 매우 낮아진다.
도 9를 참조하면, 상기 게이트 전극막(230)을 평탄화하여 게이트 전극(235)을 형성하고 게이트 전극(235)상에 전극 하드막(240)을 형성 한다. 상기 매립 전극 하드 마스크(240)는 질화막 또는 산화막으로 CVD 방법으로 형성 한다. 매립 하드마스크 상부 제거시 하드마스크(215) 및 패드 산화막(210)을 함께 제거한다.
도 10을 참조하면, 하드마스크(215) 및 패드 산화막(210)을 제거한 후, 게이트 유전막(245)을 형성한다. 상기 게이트 유전막(245)은 실리콘 산화막(SiO2), 하프늄 산화막(HFO2), 탄탈륨 산화막(TA2O5), 또는 ONO (oxide/nitride/oxide) 막을 선택 디바이스가 요구하는 특성을 살려서 형성한다.
상기 게이트 유전막(245) 상에 셀 영역에는 비트라인(도시되지 않음)이 되고, 주변회로 영역에서는 게이트 전극막(250)이 되는 도전층을 형성한다.
상기 도전층 (250) 물질은, 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나와 게이트 유전막(245)과 결합된 게이트 전극(250)을 CVD, 또는 ALD 공정을 통하여 형성 할 수 있다.
상기 도전층(250)을 사진 식각 공정을 통하여, 셀 영역에서는 비트라인(도시되지 않음), 주변회로 영역에서는 게이트 전극(250)이 될 수 있도록 형성한다. 이때 도면에는 셀 영역에서 비트라인(도시되지 않음)이 활성영역과 만나는 형태를 취한다.
상기 주변회로 영역 게이트 전극(250)에 산화막 스페이서(255)를 형성 한다. 상기 스페이서 형성후 고농도 소오스 드레인(260)을 형성 한다.
도 11 및 12를 참조하면, 상기 비트라인(도시하지 않음) 및 게이트 전극(250)상에 층간 절연막(265)을 형성한다. 상기 층간 절연막(265)은 CVD 공정으로 3000Å- 5000Å 두께로 산화막으로 형성하고 CMP로 평판화 한다.
셀영역에는 BC(280), 주변회로 영역에는 DC가 되는 콘택 홀(270)을 형성하고, 상기 콘택 홀에 도전막을 형성 한다.
상기 도전막(270, 280)은 셀 비트라인과 같은 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화 텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 및 질화텅스텐실리콘(WSiN) 중 하나 또는 복합막으로 구성 한다.
가장 많이 사용되는 조합은 텅스텐/티타늄/질화티타늄(W/Ti/TiN)를 사용 한다.
도 13을 참조하면, 상기 도전막(270, 280) 및 층간 절연막(265) 상부에 캡핑막(285)을 형성 한다. 상기 캡핑막(285)은 질화막으로 CVD 방법으로 층을 형성 후 CMP 평탄화한다. 상기 캡핑막(285)상에 몰드막 (290)을 형성한다. 상기 몰드막 (290)은 통상적으로 10000에서 20000Å 사이의 값으로 형성한다. 몰드막 (290)은 산화막으로 CVD 공정으로 진행 한다.
상기 몰드막(290) 증착 후 사진 식각 공정에 필요한 마스크층(보이지 않음)을 형성 한다. 통상의 사진 식각 공정을 통하여 상기 BC 내의 커패시터 패드 (280)상부에 접하게 커패시터 하부 전극 홀(293)을 형성 한다. 몰드막 (290) 식각은 건식 식각을 이용하고 캡핑막(285)을 식각 종점으로 사용한다. 이렇게 하여 생긴 커패시터 하부 전극 홀(293)은 상부면과 하부면의 CD 차가 크게 형성 된다.
도 14 및 15를 참조하면, 상기 커패시터 하부 전극 홀(293)에 유기소재 고분자 물질인 NH, 또는 OH기가 있는 PR(295)를 데포 후 빛 에너지를 조절하여 적당한 두께로 커패시터 하부 전극 홀(293) 내부에 있도록 감광막(298)을 형성 한다.
감광막(298) 형성 후 H-F 식각 가스를 감광막 표면에 분사 시킨다. 식각 가스 주입 시 챔버의 온도를 120℃에서 180℃ 고온을 유지 시킨다. 그러면 H-F 가스는 확산이 일어나고 몰드막(290)과 감광막 (298) 경계면 에서 감광막(R-OH)과 식각가스가 결합하여 화학 반응이 일어나 부산물로 물이 생성된다. 이때 생성된 물속에 H-F가 녹아 들어가 습식 식각 형태의 조건이 만들어져 몰드막(290)이 식각된다. 이때 챔버의 온도가 120℃에서 180℃ 고온을 유지하고 있기 때문에 화학반응은 매우 잘 일어나면서 감광막 상부층에서 발생한 물은 증발되나 감광막 하부와 만나는 접촉면은 상부면 감광막이 증발을 막아서 더욱 많은 물이 남아있어서 습식식각이 될 수 있는 조건이 더욱 좋아져 식각 량이 많아지고, 좁은 폭의 CD가 점점 커져서 상하부 CD가 같아진다.
도 16을 참조하면, 커패시터 하부 전극 홀(293) 내의 감광막(298)을 제거한다. 그러면 상부와 하부의 CD가 일정한 트렌치홀(294)이 형성된다. 이러한 상부면과 하부면의 CD가 일정한 트렌치는 커패시터 전극을 만드는데 유리하다.
도 17을 참조하면, 상기 마스크(도시하지 않음)층을 제거하고 커패시터 하부 전극 홀(294)안에 커패시터 하부 전극층 (295)을 형성한다. 상기 커패시터 하부 전극층 (295) 물질로는 TiN, Ti, TaN, Pt 등의 물질을 사용할 수 있다.
상기 커패시터 하부 전극층 (295)은 커패시터 패드(280)와 잘 접촉되어야하고 캡핑막(285)이 충분한 두께가 있어서 추후 전극 분리 후 몰드막(290) 제거 시 하부 전극층 (295)이 떨어지거나 넘어지지 않도록 지지해주어야 한다.
상기 커패시터 하부 전극층 (295)상에 매립막 (보이지 않음)을 형성 한다. 매립막 (보이지 않음)은 갭필 능력이 좋은 TOZS로 형성한다. 또는 유기 물질등 몰드막과 식각율이 다른 물질을 사용 추후 몰드막 (290) 제거 공정 시 커패시터 하부 전극(295)이 떨어지지 않도록 하는 것이 디바이스 불량을 줄이는데 좋다.
상기 매립막 (보이지 않음)을 에치백 공정을 통하여 평탄화하면서 동시에 커패시터 하부 전극 (295) 상층부를 제거하여 전극을 분리시킨다. 전극 분리 공정은 습식 에치백 (etch back) 공정으로 진행 한다.
전극 분리시 전극 끝 부분이 뾰족하지 않게 형성 될 수 있도록 매립막(보이지 않음)을 약간 깊게 습식 식각 제거후 전극 물질도 약간의 습식 식각을 실시하여 라운드를 주어야 한다. 전극 끝 부분이 뾰족하게 되면 추후 형성되는 캐패시터 유전막이 끊어지는 현상이 발생하여 전극 리키지가 발생한다.
이후, LAL 리프트-오프 (lift-off) 공정을 통하여 몰드층 (290)과 매립막 (보이지 않음)을 제거 한다. 상기 몰드층 (290)과 매립막 제거 시 인접 전극들이 서로 붙지 않도록 세심한 주의가 필요하다.
일반적으로 인접하는 전극이 붙지 않거나 쓰러지지 않도록 전극 상호간에 구조물을 설치하여 보호 한다. 사다리 형태의 구조물을 설치하거나 링 형태의 절연막 구조물을 설치 넘어져도 전기적으로 연결되지 않는 구조를 설치할 수 있다.
도 18를 참조하면, 상기 커패시터 하부 전극 (295)상에 커패시터 유전막(300)으로 사용되는 지르코늄 산화막을 형성한다.
상기의 커패시터 유전막(300)은 편리하게 지르코늄 산화막 (ZrO2) 또는 지르코늄 산질화막(ZrOCN)을 사용했지만, 또 다른 커패시터 유전막으로, ZAZ(ZrO2/Al2O3/ZrO2), ZAT(ZrO2/Al2O3/TaO2), Hf2O3 등 다양한 고유전율을 갖는 물질을 사용 할 수 있다.
상기 커패시터 유전막(300)상에 커패시터 상부 전극 (305)을 형성 한다. 상기 커패시터 상부 전극 (305) 물질로는 TiN, Ti, TaN, Pt 등의 물질을 사용할 수 있다.
도 19를 참조하면, 상기 캡핑막(285)상에 평탄화 절연막(310)을 형성한다. 상기 평탄화 절연막(310)은 셀 영역의 커패시터 구조물과 주변 회로 영역사이에 있는 커다란 단차를 해결해주는 물질로 TEOS, HDP 층으로 형성하고, 평탄화 방법도 압력에 따라 연마 정도를 달리하는 셀프 스토핑 (Self-Stopping) CMP 공정을 사용하여 실시한다.
평탄화후 메탈 콘텍을 형성 메탈 플러그 및 금속배선(315)들을 형성하고, 보호막(보이지 않음)을 형성 한다.
상기와 같은 공정을 이용하여 DRAM 디바이스를 만들면, 윗면과 바닥면의 CD가 일정한 커패시터 전극을 형성하여 전기적인 특성이 우수한 DRAM 셀을 얻을 수 있다.
도 20 및 도 35는 유기소재 고분자 물질의 R-OH 성분과 H-F기가 반응하여 부산물로 물이 생성되고, 계속해서 공급된 분해된 H-F 기에 의해서 습식 식각액이 되어, 식각액이 선택적으로 홀 측벽을 식각하여, 윗면과 바닥면의 CD가 일정한 홀을 형성하여 적층된 전극의 크기가 일정한 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없는 수직형 전하 트랩 플래시 메모리 소자의 전반적인 제조 방법을 설명하기 위한 제조공정 단면도들이다.
도 20을 참조하면, 단결정 실리콘으로 이루진 기판(400)을 마련한다. 상기 기판(400)에 소자 분리 공정을 수행하여 소자 분리 영역 및 액티브 영역을 구분한다.
상기 기판(400) 상에 게이트 산화막(405) 및 게이트 전극(410)을 형성하고, 상기 게이트 전극(410) 양측의 기판 아래로 불순물을 도핑함으로써 소오스/드레인 영역(도시되지 않음)을 형성한다. 상기 공정을 수행함으로써, 코어 및 페리 회로를 이루는 NMOS 트랜지스터 및 PMOS 트랜지스터(410)를 각각 형성한다.
이 후, 상기 NMOS 및 PMOS 트랜지스터(410)를 덮는 제1 하부 층간 절연막(415)을 형성한다. 상기 제1 하부 층간 절연막(415)은 실리콘 산화물을 화학기상 증착법으로 증착시켜 형성할 수 있다.
사진 및 식각 공정을 이용하여 상기 제1 하부 층간 절연막(415)에 콘택홀을 형성하고, 상기 콘택홀 내부를 채우도록 제1 도전막을 증착한 후 이를 패턴으로 형성한다.
또한, 제 1 도전막 상에 제2 도전막을 증착하고, 상기 제2 도전막을 패터닝함으로써, 전기적으로 접속하는 제1 하부 도전성 라인(420)을 형성한다. 상기 제1 하부 도전성 라인(420)은 금속 물질 또는 불순물이 도핑된 폴리실리콘으로 형성할 수 있다. 그러나, 동작 속도를 빠르게 하기 위하여 저저항을 갖는 금속 물질로써 상기 제1 하부 도전성 라인(420)을 형성하는 것이 바람직하다.
도 21을 참조하면, 상기 제1 하부 도전성 라인(420)이 형성되어 있는 제1 하부 층간 절연막(415) 상에 제2 하부 층간 절연막(425)을 형성한다.
도 22를 참조하면, 상기 제2 하부 층간 절연막(425)에 단결정 실리콘막(430)을 형성한다. 상기 단결정 실리콘막(430)은 기판 본딩 방법을 통해 형성할 수 있다.
구체적으로, 상기 제2 하부 층간 절연막(425)에 본딩되는 도너 단결정 실리콘 기판을 마련한다. 상기 도너 단결정 실리콘 기판에 수소 이온을 주입함으로써, 상기 도너 기판 내부에 이온주입 영역을 형성한다. 다음에, 상기 도너 기판과 상기 제2 하부 층간 절연막(425)이 형성되어 있는 억셉트 기판을 서로 포갠 후 고온에서 결합시켜 상기 억셉트 기판의 제2 하부 층간 절연막 상에 상기 도너 기판을 접합시킨다. 또한, 상기 도너 기판의 이온 주입 영역에서 절단되어 상기 도너 기판을 2개로 분리시킴으로써 상기 제2 하부 층간 절연막(425) 상에 예비 단결정 실리콘막을 형성한다. 이 후, 상기 예비 단결정 실리콘막을 화학기계적 연마 공정을 통해 평탄화함으로써 단결정 실리콘막(430)을 형성한다. 상기 단결정 실리콘막(430)은 제 1 도전형 불순물을 포함한다.
이 후, 상기 단결정 실리콘막(430)을 사진 및 식각 공정을 통해 패터닝함으로써 액티브 영역 부위에만 단결정 실리콘막(430)이 남아았도록 한다. 즉, 상기 단결정 실리콘막(430)은 셀 블록이 형성되는 부위에만 남아있도록 한다.
상기 단결정 실리콘막(430) 및 제2 하부 층간 절연막(425) 상에 제 3 하부 층간 절연막 (435)을 형성한다. 상기 제 3 하부 절연막(435)은 CVD 방법으로 500Å- 1500Å 사이의 두께로 형성한다.
상기 제 3 하부 절연막(435)상에 GSL(Ground source line) 전극층(440)을 형성 한다. 상기 GSL(Ground source line) 전극층 (440)은 도핑된 폴리 실리콘층 또는 금속층으로 형성할 수 있다.
상기 GSL(Ground source line) 전극층(440) 상에 제 1 전극 층간 절연막 (445a)을 형성한다. 상기 제 1 전극 층간 절연막 (445a)은 CVD 공정으로 500Å- 1000Å 정도 형성 한다.
상기 제 1 전극 층간 절연막(445a)상에 제 1 희생막(450a)을 형성 한다. 상기 제 1 희생막(450a)은 500Å- 1500Å 두께로 질화막으로 형성 한다. 상기 희생막(450a)은 추후 형성되는 컨트롤 게이트막보다 크게 형성한다.
상기 제 1 전극 층간 절연막(445a)와 같은 조건으로 제 1 희생막(450a)상에 제 2 전극 층간 절연막(445b)을 형성한다. 또한 상기 제 1 희생막 (450a)과 같은 조건으로 제 2 희생막 (450b)을 형성한다. 이러한 조건을 반복하여 제 1 내지 제 n+1층(n은 자연수)까지 전극 층간 절연막(445a - 445n+1)을 적층한다. 본 실시예에서는 n는 4로 하여 5층의 전극 층간 절연막(445a, 445b,445c,445d,445e)을 형성한다.
상기 전극 층간 절연막 (445a, 445b,445c,445d,445e) 사이사이에 희생막을 제 1 내지 제 n층까지 적층 형성한다. 본 실시예에서는 n는 4로 하여 4층의 희생막 (450a, 450b, 450c, 450d)을 형성한다.
상기 최상위 전극 층간 절연막(445e) 상에 SSL(String select line) 전극층 (455)을 형성 한다. 상기 SSL(String select line) 전극층(455)은 폴리 실리콘층 또는 금속층으로 형성한다.
상기 SSL(String select line) 전극층(455)상에 상부 절연막 (도시 안됨)을 형성한다. 상기 상부 절연막(도시 안됨)은 산화막으로 CVD, 또는 PVD 방법으로 형성한다.
도 24를 참조하면, 상기 수직적으로 다수의 층이 형성된 기판에 소정의 사진 식각 공정을 통하여 채널홀(458)을 형성한다. 상기 채널홀 (458)은 터널 산화막 및 채널이 형성될 공간으로 제 1 도전형 불순물층(430)과 접하게 형성한다.
도 25 및 도 26을 참조하면, 상기 채널 홀(458)에 유기소재 고분자 물질인 NH, OH기가 있는 PR(460)를 데포 후 빛 에너지를 조절하여 적당한 두께로 채널 홀(458) 내부에 있도록 감광막(463)을 형성 한다.
감광막(463) 형성 후 H-F 식각 가스를 감광막 표면에 분사 시킨다. 식각 가스 주입 시 챔버의 온도를 120℃에서 180℃ 고온을 유지 시킨다. 그러면 H-F 가스는 확산이 일어나고 전극 층간 절연막 (445a, 445b,445c,445d,445e)과 감광막 (463) 경계면 에서 감광막(R-OH)과 식각가스가 결합하여 화학 반응이 일어나 부산물로 물이 생성된다. 이때 생성된 물속에 H-F가 녹아 들어가 습식 식각 형태의 조건이 만들어져 전극 층간 절연막 (445a, 445b,445c,445d,445e)이 식각된다. 이때 챔버의 온도가 120℃에서 180℃ 고온을 유지하고 있기 때문에 화학반응은 매우 잘 일어나면서 감광막 상부층에서 발생한 물은 증발되나 감광막 하부와 만나는 접촉면은 상부면 감광막이 증발을 막아서 더욱 많은 물이 남아있어서 습식식각이 될 수 있는 조건이 더욱 좋아져 식각 량이 많아지고, 제 1 전극 층간 절연막(445a) 좁은 폭의 CD가 점점 커져서 제 5 전극 층간 절연막 (445e) CD와 같아진다. 이때 제2 전극 층간 절연막(445b), 제 3 전극 층간 절연막(445c), 제 4 전극 층간 절연막(445d) 또한 비례적으로 식각이 이루어져 채널 홀(458)의 CD가 일정 해진다.
도 27을 참조하면, 감광막 (463)을 제거한다. 그러면 CD가 일정한 채널 홀 (459)이 형성 된다.
도 28을 참조하면, 상기 채널홀 (459) 측벽에 터널 산화막(460)을 형성한다. 상기 터널 산화막(460)은 열산화막으로 30Å- 100Å 정도 형성한다. 상기 터널 산화막(460)상에 채널용 단결정 실리콘막(465)을 형성한다. 상기 채널용 단결정 실리콘막(465)은 CVD, 또는 ALD 공정으로 폴리 실리콘막을 형성후 레이저 열처리를 하여 단결정 실리콘막(465)으로 상변화를 유도 형성한다.
상기 채널용 단결정 실리콘막(465)을 형성 후 보이드를 산화막(470)으로 채운다. 그러면 보이드 산화막(470)을 중심으로 필라 형태의 채널용 단결정 실리콘막(465)이 형성되어 있고, 상기 채널용 단결정 실리콘막(465) 상에 터널 산화막(460)이 형성되어 있다.
도 29를 참조하면, 상기 기판을 통상의 사진 식각 공정을 통하여 4층의 희생막(450a, 450b, 450c, 450d)을 제거하기 위한 희생막 제거홀(475)을 희생막 중앙에 위치하도록 형성한다. 상기 희생막 제거홀(475)은 제 1 도전형 고농도층(430)과 접하게 형성한다. 상기 희생막 제거홀(475) 및 주변회로 공간을 통하여 희생막 (450a, 450b, 450c, 450d) 제거용 식각용액을 공급 희생막 (450a, 450b, 450c, 450d)을 제거 한다. 상기 희생막 (450a, 450b, 450c, 450d)이 질화막으로 형성되어 있기 때문에 인산이 함유된 습식 식각 용액에 상기 기판(400)을 처리하면 희생막(450a, 450b, 450c, 450d)은 깨끗이 제거된다.
그러면 희생막(450a, 450b, 450c, 450d)이 제거된 자리는 새로운 홀이 형성되어 전하 트랩층, 블로킹 절연막 및 컨트록 게이트가 형성될 공간이 된다.
도 30을 참조하면, 상기 제1 내지 제5층 전극 층간 절연막 (445a, 445b,445c,445d,445e) 상에 전하 트랩막(480)을 형성 한다. 상기 전하 트랩막(480)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다. 이 경우, 상기 전하 트랩막(480)에는 전하 트랩 방식으로 전하들이 저장된다. 상기 전하 트랩막(480)은 얇은 두께로 증착시키기에 용이한 실리콘 질화물로 이루어지는 것이 가장 적합하다.
상기 전하 트랩막(480) 상에 블록킹 절연막(485)을 형성한다. 상기 블록킹 절연막(485)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 여기서, 상기 금속 산화물은 실리콘 질화물에 비해 고유전율을 갖는 물질일 수 있다. 상기 블록킹 절연막(485)은 상기 전하 트랩막(480)과 동일하게 같은 방향으로 서로 연결되어 있는 형상을 갖는다.
상기 블로킹 절연막(485)이 형성되어있는 공간에 제 2 희생막(도시되지 않음)을 채운다. 제 2 희생막(도시되지 않음)은 서로 다른 층간에 연결되어 있는 전하 트랩막(480) 및 블록킹 절연막(485)을 제거하기 위해서 제 2 희생막을 채우고 수직방향만 전하 트랩막(480) 및 블록킹 절연막(485)과 함께 제 2 희생막(도시되지 않음)을 제거 후 수평방향으로 잔여 제 2 희생막 (도시되지 않음)을 제거 한다.
도 31을 참조하면, 상기 블록킹 절연막(485) 상에는 상기 제1 내지 제n+1 층 전극 층간 절연막(445a, 445b, 445c, 445d, 445e)에 1 내지 제n 층 컨트롤 게이트 패턴(490a~490n)이 구비된다. 본 실시예에서는 제1 내지 제4 층 컨트롤 게이트 패턴(490a, 490b, 490c, 490d)이 구비된다.
동일한 층에 위치하는 상기 컨트롤 게이트 패턴(490a, 490b, 490c, 490d)은 전기적으로 연결된 구조를 갖는다. 그러나 상기 각 채널용 단결정 실리콘막(460)들 사이에 위치하는 상기 동일한 층의 컨트롤 게이트 패턴(490a, 490b, 490c, 490d)은 중앙 부위에 홀을 형성 후 소자 분리 절연막 (495) 형상을 갖는다. 또한, 상기 컨트롤 게이트 패턴들(490a, 490b, 490c, 490d)에 생성되어 있는 소자 분리 절연막 (495)은 최 하부 제 1 도전형 고농도 불순물층(430) 상부면까지 관통하는 형상을 갖는다. 소자 분리막(495)이 형성 될 때 주변회로 영역의 공간도 채워진다.
상기 동일한 층의 컨트롤 게이트 패턴(490a, 490b, 490c, 490d)은 모두 전기적으로 연결됨으로써, 각 층의 컨트롤 게이트 패턴(490a, 490b, 490c, 490d)이 하나의 워드 라인으로써 기능하게 된다. 반면에, 서로 다른 층에 위치하는 컨트롤 게이트 패턴(490a, 490b, 490c, 490d)은 서로 전기적으로 연결되지 않는다.
도 32 및 도 34를 참조하면, 주변회로 영역에 있는 소자분리 층간막(495)에 제1 하부 도전성 라인(420) 및 제 1 도전형 고농도 분술물층(430)과 연결되는 콘택홀(498)을 형성한다. 상기 콘택홀(498)은 반도체 식각 공정의 특성상 상부는 CD가 크고 바닥으로 갈수록 CD가 작아지는 형태를 취한다. 이러한 구조는 콘택홀(498) 전체적으로 충진하여 사용하는 형태는 문제가 발생하지 않지만 전기적인 특성이 다르게 나타나 고집적 디바이스에 불리하게 작용한다. 그러므로 고집적화가 되면 될 수록 상부면과 하부면의 CD가 일정한 형태가 요구된다.
상기 콘택홀(498) 상부에 유기소재 고분자 물질인 NH, 또는 OH기가 있는 PR를 데포 후 빛 에너지를 조절하여 적당한 두께로 트렌치 내부에 식각 가스가 선택적으로 접촉할 수 있도록 감광막(500)을 형성 한다.
감광막(500) 형성 후 H-F 식각 가스를 감광막 표면에 분사 시킨다. 식각 가스 주입 시 챔버의 온도를 120℃에서 180℃ 고온을 유지 시킨다. 그러면 H-F 가스는 확산이 일어나고 산화막(495)과 감광막 (500) 경계면에서 감광막(R-OH)과 식각가스가 결합하여 화학 반응이 일어나 부산물로 물이 생성된다. 이때 생성된 물속에 H-F가 녹아 들어가 습식 식각 형태의 조건이 만들어져 산화막(495)이 식각된다. 이때 챔버의 온도가 120℃에서 180℃ 고온을 유지하고 있기 때문에 화학반응은 매우 잘 일어나면서 감광막 상부층에서 생성한 물은 증발되나 감광막 하부와 만나는 접촉면은 상부면 감광막이 증발을 막아서 더욱 많은 물이 남아있어서 습식식각이 될 수 있는 조건이 더욱 좋아져 식각 량이 많아지고, 좁은 폭의 CD가 점점 커져서 상하부 CD가 같아진다.
콘택홀(498) 내의 감광막(500)을 제거한다. 그러면 상부와 하부의 CD가 일정한 트렌치홀(505)이 형성된다. 이러한 상부면과 하부면의 CD가 일정한 콘택홀(505)은 배선금속의 전기적인 특성이 일정하다.
도 35를 참조하면, 상기 콘택홀 (505)을 금속 플러그(510)로 채운다. 금속 플러그(510) 상부에 금속배선(515)을 형성한다.
상기 채널용 단결정 실리콘막(460)들의 상부면과 접촉하고, 제1 방향으로 배치된 채널용 단결정 실리콘막(460)들을 전기적으로 연결시키는 비트 라인(520)을 형성하고 보호막(525)을 형성한다.
상기 설명한 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없는 수직형 전하 트랩 플래시 메모리 소자는 필러 형상의 단결정 반도체 패턴에 하나의 셀 스트링이 구비된다. 그러므로 셀 스트링의 전극 게이트가 일정해야 전기적인 특성을 일정하게 가져갈 수 있는데 본 발명으로 만든 셀 스트링은 일정한 CD를 가지고 있어 전기적인 특성이 일정하여 디바이스 특성이 좋다.
도 36은 본 발명의 사상을 하나의 장비에서 실현 할 수 있는 대략적인 HF 베이퍼(vapor) 장비 개념도이다.
도 36을 참조하면, HF 베이퍼 장비(600)는 챔버안에 회전 가능한 전동축 (610)에 의해서 속도가 조절되는 하부 열척(hot plate)(615)을 가지고 있다. 상부 유틸리티 모즐(630)은, HF 공급 라인(635), 수증기 공급라인(640), IPA 공급라인(645) 증착막 가스 공급라인 (650)을 가지고 있으며 분위기 가스로 N2를 공급 할 수 있다.
앞에서도 언급한 것과 같이, 반도체 기판(620)을 하부척(615)에 올려 놓고, 식각 가스 공급 라인에서 HF 가스를 공급하면서 열척(615)의 온도를 올리면서 공정을 진행하고, 필요에 따라서 IPA, 다공성 박막증착 가스 등 공정에 따라서 하나의 장비에서 공정을 진행 할 수 있다.
도 37은 본 발명에 의해서 만들어진 매립형 게이트 전극을 갖는 DRAM을 채용한 시스템 실시예를 도시한 블록다이어그램이다.
도 37을 참조하면, 메모리(710)는 컴퓨터 시스템(700) 내에 있는 CPU(central processing unit, 220)과 연결되어 있으며 본 발명의 공정을 이용한 BCAT DRAM 메모리이다.
상기와 같은 컴퓨터 시스템은 DRAM 메모리를 사용하는 매체로 사용하는 노우트북 PC 또는 일반적으로 DRAM 메모리가 사용되는 데스크톱 PC 또는 메모리가 필요하고 CPU가 장착된 전자기기가 될 수 있다. 그리고 메모리 (710)가 내장되어 데이터를 저장하고 기능을 컨트롤하는 디지털 제품군들 또한 시스템(700)이 될 수 있다. 상기 메모리(710)는 바로 CPU(720)와 연결될 수 있고 버스(BUS) 등을 통해서 연결 될 수 있다.
도 38은 다른 실시예로 본 발명에 의해서 만들어진 BCAT DRAM을 채용한 시스템 실시예를 도시한 블록다이어그램이다.
도 36을 참조하면, 본 실시예는 휴대용 장치 (800)를 나타낸다. 앞서 말했듯이 메모리(710)는 본 발명의 공정으로 진행된 BCAT DRAM 반도체 메모리 장치이다.
휴대장치 (800)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어가 있는 PMP (portable multi-media player) 등이 될 수 있다. 상기 휴대용 장치 (800) 메모리 (710) 및 메모리 컨트롤러 (820), 인코더/디코더 (830), 표시부재(840) 및 인터페이스 (850)를 포함한다.
데이터는 인코더/디코더(830)에 의해 상기 메모리 컨트롤러 (820)를 경유하여 상기 메모리 (710)로부터 입출력 된다.
도 38에 점선으로 도시된 것과 같이, 상기 데이터는 EDC(830)로부터 상기 메모리 (710)로 직접 입력될 수 있고, 상기 메모리 (710)로부터 EDC(830)까지 직접 출력도 될 수 있다.
상기 EDC(830)는 상기 메모리 (710) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, 상기 EDC(830)는 상기 메모리(710)내에 오디오 비디오 데이터를 저장하기 위한 MP3, PMP 인코딩을 실행 시킬 수 있다.
이와는 달리, 상기 EDC(830)는 상기 메모리 (710)내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행 시킬 수 있다. 또한, 상기 EDC(830)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, 상기 EDC(830)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함 할 수 있다.
상기 EDC(830)는 상기 메모리 (710)로부터 출력을 디코딩할 수 있다. 예를 들어, 상기 EDC(830)는 상기 메모리(710)로부터 출력된 오디오 데이터에 따라 MP3 디코딩을 수행 할 수 있다. 이와는 달리, 상기 EDC(830)는 상기 메모리 (710)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행 할 수 있다. 예를 들어, 상기 EDC(830)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
상기 EDC(830)는 단지 디코더만을 포함할 수 있다. 예를 들면, 엔코더 데이터를 이미 상기 EDC(830)로 입력받고, 메모리 컨트롤러(820) 및 또는 상기 메모리 (710)로 전달 될 수 있다.
상기 EDC(830)는 상기 인터페이스(850)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 상기 인터페이스(850)는 알려진 표준 (예을 들어 파이어와이어, USB 등)에 따를 수 있다. 예를 들어, 상기 인터페이스(850)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함 한다. 데이터가 상기 메모리(710)로부터 상기 인터페이스(850)를 경유하여 출력 될 수 있다.
상기 표시 장치 (840)는 상기 메모리(710)에서 출력 되거나, 또는 EDC(830)에 의해서 디코딩된 데이터를 사용자에게 표시 할 수 있다. 예를 들어, 상기 표시 장치(840)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다.
100, 200, 400: 반도체 기판 105, 205, 405: 소자 분리막
110, 210, 410: 패드 산화막 120, 290: 몰드 산화막
215: 하드 마스크 220: 매립 게이트 유전막
235: 매립 게이트 전극 250, 410: 주변회로 게이트 전극
260: 고농도 불순물 소오스 드레인
265: 층간 절연막 280: 커패시터 패드
285: 캡핑막 295: 하부 전극
300: 커패시터 유전막 305: 상부 전극
310: 평탄화 절연막 315: 금속 배선
415:제 1 하부 층간 절연막 420:제1 하부 도전성 라인
425: 제2 하부 층간 절연막 430: 단결정 실리콘막
435: 제 3 하부 층간 절연막 440:GSL 전극
445a, 445b, 445c, 445d: 전극 층간 절연막
450a, 450b, 450c, 450d: 희생막
460: 터널 산화막 465: 채널용 단결정 실리콘막
470: 보이드 산화막 480: 전하 트랩막
490: 컨트롤 게이트 495: 소자 분리 절연막
510: 금속 플러그 515: 금속 배선
520: 비트라인 525: 보호막
600: HF 베이퍼 610: 전동축
615: 열척 630: 유틸리티 모줄
710: 메모리 720: CPU
820: 메모리 콘트롤러 830: EDC
840: 표시부재 850: 인터페이스

Claims (10)

  1. 반도체 기판상에 산화막을 형성하는 단계;
    상기 산화막에 깊은 트렌치를 형성하는 단계;
    상기 트렌치 소정의 깊이에 유기소재 고분자 물질을 채우는 단계;
    상기 트렌치 안의 유기소재 고분자 물질에 H-F기가 있는 식각 가스를 공급하여 유기소재 고분자 성분과 H-F기가 반응하여 습식 식각액이 생성되어 선택적으로 트렌치 측벽을 식각하는 단계; 및
    상기 유기 소재 고분자 물질을 제거하여 윗면과 바닥면의 CD가 일정한 트렌치를 형성하는 것을 특징으로 하는 반도체 제조 방법.
  2. 제1항에 있어서, 상기 산화막 형성 전 식각 방지막을 형성하는 것을 특징으로 하는 반도체 제조 방법.
  3. 제 1항에 있어서, 상기 유기 소재 고분자 물질은 NH, 또는 OH기가 있는 감광막 또는 SOG 를 형성하는 것이 특징인 반도체 제조 방법.
  4. 제1항에 있어서, 상기 H-F 식각 가스 공급 시 수증기를 동시에 공급하는 것이 특징인 반도체 제조방법.
  5. 메모리 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판 상에 소자 분리막을 형성하여 활성 영역과 비활성 영역을 형성하는 단계;
    상기 반도체 기판의 메모리 셀 영역의 상기 활성 영역에 리세스 홀을 형성하여 매립형 게이트 전극을 형성하는 단계;
    상기 반도체 기판의 주변 회로 영역의 상기 활성 영역에 주변회로 게이트 전극을 형성하는 단계;
    상기 반도체 기판 및 게이트 전극상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 몰드막을 형성하는 단계;
    상기 몰드막에 커패시터 형성용 홀을 형성하는 단계;
    상기 커패시터 형성용 홀 소정의 깊이에 NH, 또는 OH기가 있는 유기소재 고분자 물질을 채우는 단계;
    상기 커패시터 형성용 홀 안의 유기소재 고분자 물질에 H-F기가 있는 식각 가스를 공급하여 유기소재 고분자 성분과 H-F기가 반응하여 습식 식각액이 생성되어 선택적으로 커패시터 형성용 홀 측벽을 식각하는 단계; 및
    상기 유기 소재 고분자 물질을 제거하여 윗면과 바닥면의 CD가 일정한 커패시터 형성용 홀을 형성하는 단계를 포함하는 반도체 제조 방법.
  6. 제5항에 있어서, 상기 몰드막 형성전 캡핑막을 형성하는 것이 특징인 반도체 제조 방법.
  7. 제5항에 있어서, 상기 층간 절연막 안에 셀 비트라인 및 DC 도전막을 형성하는 것이 특징인 반도체 제조 방법.
  8. 제 5항에 있어서, 상기 커패시터 형성용 홀 형성 후 커패시터 전극구조물을 형성하는 것이 특징인 반도체 제조 방법.
  9. 제 5항에 있어서, 상기 H-F 식각 가스 공급 시 수증기를 동시에 공급하는 것이 특징인 반도체 제조방법.
  10. 제5항에 있어서, 상기 유기 소재 물질 형성과 식각과 제거가 동일 장비에서 진행되는 것이 특징인 반도체 제조 방법.
KR1020100013113A 2010-02-12 2010-02-12 윗면과 바닥면의 시디차가 없는 깊은 트렌치를 갖는 반도체 및 제조방법 KR101575190B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100013113A KR101575190B1 (ko) 2010-02-12 2010-02-12 윗면과 바닥면의 시디차가 없는 깊은 트렌치를 갖는 반도체 및 제조방법
US13/025,410 US8211804B2 (en) 2010-02-12 2011-02-11 Methods of forming a hole having a vertical profile and semiconductor devices having a vertical hole

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100013113A KR101575190B1 (ko) 2010-02-12 2010-02-12 윗면과 바닥면의 시디차가 없는 깊은 트렌치를 갖는 반도체 및 제조방법

Publications (2)

Publication Number Publication Date
KR20110093213A KR20110093213A (ko) 2011-08-18
KR101575190B1 true KR101575190B1 (ko) 2015-12-08

Family

ID=44369941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100013113A KR101575190B1 (ko) 2010-02-12 2010-02-12 윗면과 바닥면의 시디차가 없는 깊은 트렌치를 갖는 반도체 및 제조방법

Country Status (2)

Country Link
US (1) US8211804B2 (ko)
KR (1) KR101575190B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102103520B1 (ko) 2013-12-02 2020-04-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102268073B1 (ko) 2014-11-24 2021-06-22 삼성전자주식회사 매립 게이트를 포함하는 메모리 소자 및 그 제조방법
US10985028B1 (en) * 2019-10-18 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing
CN114156267A (zh) * 2020-09-07 2022-03-08 长鑫存储技术有限公司 半导体器件及其制备方法、存储装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090061635A1 (en) 2007-08-29 2009-03-05 Promos Technologies Inc. Method for forming micro-patterns

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100617052B1 (ko) 2004-12-30 2006-08-30 동부일렉트로닉스 주식회사 반도체 소자의 형성방법
US7846846B2 (en) * 2007-09-25 2010-12-07 Applied Materials, Inc. Method of preventing etch profile bending and bowing in high aspect ratio openings by treating a polymer formed on the opening sidewalls
KR20090091523A (ko) 2008-02-25 2009-08-28 주식회사 하이닉스반도체 반도체 소자의 콘택홀 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090061635A1 (en) 2007-08-29 2009-03-05 Promos Technologies Inc. Method for forming micro-patterns

Also Published As

Publication number Publication date
US20110201203A1 (en) 2011-08-18
US8211804B2 (en) 2012-07-03
KR20110093213A (ko) 2011-08-18

Similar Documents

Publication Publication Date Title
US10115681B1 (en) Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
KR102344881B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR101603731B1 (ko) 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
US9449987B1 (en) Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US11114534B2 (en) Three-dimensional nor array including vertical word lines and discrete channels and methods of making the same
US10629675B1 (en) Three-dimensional memory device containing capacitor pillars and methods of making the same
US10319680B1 (en) Metal contact via structure surrounded by an air gap and method of making thereof
KR102046976B1 (ko) 반도체 메모리 장치 및 그 제조 방법
US9548348B2 (en) Methods of fabricating an F-RAM
KR101529867B1 (ko) 자기정열 이중 패터닝 기술을 이용한 매립형 게이트 전극 및 소자 분리막을 갖는 반도체 및 그 반도체 제조 방법
KR101617241B1 (ko) 반도체 소자의 제조방법
CN109935596B (zh) 3d存储器件及其制造方法
US20210242241A1 (en) Three-dimensional nor array including vertical word lines and discrete memory elements and methods of manufacture
KR101520380B1 (ko) 비트라인 솔더 어택이 없는 매립형 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법
CN109192735B (zh) 3d存储器件及其制造方法
US9646976B2 (en) Ferroelectric random-access memory with pre-patterned oxygen barrier
JP2012235123A (ja) 半導体素子及びその製造方法
CN111564445A (zh) 3d存储器件及其制造方法
JP2004311947A (ja) Ｎａｎｄフラッシュメモリ素子の製造方法
US20150123190A1 (en) Non-volatile memory device integrated with cmos soi fet on a single chip
KR20120026313A (ko) 비휘발성 메모리 소자 및 그 제조 방법
US20100055856A1 (en) Method of forming oxide layer, and method of manufacturing semiconductor device
KR101575190B1 (ko) 윗면과 바닥면의 시디차가 없는 깊은 트렌치를 갖는 반도체 및 제조방법
US10079240B2 (en) Ferroelectric random-access memory on pre-patterned bottom electrode and oxidation barrier
KR20100013898A (ko) 불순물 손실 방지층을 갖는 플라즈마 불순물 도핑 반도체구조 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant