KR102046976B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 메모리 장치 및 그 제조 방법이 제공된다. 반도체 메모리 장치는 제 1 영역에서 활성영역들을 정의하는 제 1 트렌치, 및 상기 제 1 영역 주변의 제 2 영역에 형성된 제 2 트렌치를 포함하는 반도체 기판, 상기 제 1 영역에서 상기 활성 영역들을 가로지르는 게이트 전극, 상기 게이트 전극과 상기 활성 영역들 사이에 배치된 전하 저장 패턴, 상기 게이트 전극과 상기 전하 저장 패턴 사이에서 상기 제 1 트렌치 상으로 연장되어 상기 제 1 트렌치 내에 제 1 에어 갭을 정의하는 블록킹 절연막, 및 상기 제 2 트렌치의 바닥면과 이격되어 상기 제 2 트렌치 내에 제 2 에어 갭을 정의하는 절연 패턴을 포함하되, 상기 제 1 및 제 2 트렌치들은 실질적으로 동일한 깊이를 갖되, 상기 제 1 에어 갭의 수직적 높이가 상기 제 2 에어 갭의 수직적 높이보다 클 수 있다.
Description
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 에어 갭을 갖는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 메모리 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 메모리 장치들은 논리 데이터를 저장하는 기억 소자, 논리 데이터를 연산 처리하는 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 발전함에 따라, 반도체 메모리 장치의 특성에 대한 요구치가 증가되고 있다. 예컨대, 보다 빠르게 동작하는 반도체 메모리 장치에 대한 요구가 증가되고 있으며, 및/또는 우수한 신뢰성을 갖는 반도체 메모리 장치에 대한 요구가 증가되고 있다. 하지만, 반도체 메모리 장치의 고집적화 경향으로 반도체 메모리 장치 내 패턴들이 점점 미세해지고 있다. 선폭의 감소로 인하여, 고속화된 반도체 메모리 장치 및/또는 우수한 신뢰성을 갖는 반도체 메모리 장치의 구현이 점점 어려워지고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제 1 영역에서 활성영역들을 정의하는 제 1 트렌치, 및 상기 제 1 영역 주변의 제 2 영역에 형성된 제 2 트렌치를 포함하는 반도체 기판, 상기 제 1 영역에서 상기 활성 영역들을 가로지르는 게이트 전극, 상기 게이트 전극과 상기 활성 영역들 사이에 배치된 전하 저장 패턴, 상기 게이트 전극과 상기 전하 저장 패턴 사이에서 상기 제 1 트렌치 상으로 연장되어 상기 제 1 트렌치 내에 제 1 에어 갭을 정의하는 블록킹 절연막, 및 상기 제 2 트렌치의 바닥면과 이격되어 상기 제 2 트렌치 내에 제 2 에어 갭을 정의하는 절연 패턴을 포함하되, 상기 제 1 및 제 2 트렌치들은 실질적으로 동일한 깊이를 갖되, 상기 제 1 에어 갭의 수직적 높이가 상기 제 2 에어 갭의 수직적 높이보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 1 방향으로 나란히 연장되는 복수의 활성영역들 및 상기 제 1 방향과 수직한 제 2 방향을 따라 연장되어 상기 복수의 제 1 활성영역들과 교차하는 제 2 활성영역을 정의하는 트렌치를 갖는 반도체 기판; 상기 제 2 활성영역 내에 형성되고 상기 제 2 방향을 따라 연장된 공통 소스; 상기 복수의 제 1 활성영역들 내에 각각 형성된 복수의 드레인들; 상기 공통 소스와 상기 드레인들 사이에서 상기 제 1 활성 영역들을 가로지르는 게이트 라인들; 상기 게이트 라인들과 상기 제 1 활성 영역들 사이에 개재된 전하 저장 패턴들; 및 상기 제 1 방향으로 연장되며 상기 트렌치의 바닥면과 상기 게이트 라인들 사이에 제공되는 에어 갭을 포함하되, 상기 공통 소스 및 상기 드레인들에 인접한 영역에서 상기 에어 갭의 수직적 높이가 상기 전하 저장 패턴들 사이에서 상기 에어 갭의 수직적 높이보다 작을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 활성 영역들을 정의하는 트렌치를 갖는 반도체 기판; 상기 활성 영역들 및 상기 트렌치를 가로지르는 게이트 전극; 상기 게이트 전극과 상기 활성 영역들 사이의 전하 저장 패턴; 상기 전하 저장 패턴과 상기 게이트 전극 사이에서 상기 트렌치 상으로 연장되는 블록킹 절연막; 및 상기 블록킹 절연막 아래의 상기 트렌치 내에 제공되는 에어 갭을 포함하되, 상기 에어 갭의 최고점은 상기 전하 저장 패턴의 상부면과 상기 전하 저장 패턴의 하부면 사이에 위치하며, 상기 에어 갭에 상기 블록킹 절연막의 일부가 노출될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법은 반도체 기판 상에 서로 인접하는 패턴들을 형성하는 것; 상기 패턴들 사이의 상기 반도체 기판에 트렌치를 형성하는 것; 상기 트렌치 내에 에어 갭을 정의하며, 상기 패턴들의 하부 측벽들을 덮는 희생 패턴을 형성하는 것; 상기 패턴들 상에서 상기 희생 패턴 상으로 연장되는 블록킹 절연막 및 게이트 전극을 형성하는 것; 및 상기 에어 갭을 통해 상기 희생 패턴을 제거하여, 상기 패턴들 사이에서 상기 블록킹 절연막의 바닥면을 노출시키는 확장된 에어 갭을 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법은
제 1 영역 및 이에 인접한 제 2 영역을 포함하는 반도체 기판을 준비하는 것; 상기 반도체 기판을 패터닝하여 상기 제 1 및 제 2 영역들을 가로지르는 트렌치를 형성하는 것; 상기 반도체 기판 전면에 상기 트렌치를 채우는 제 1 희생막을 형성하는 것; 상기 제 1 희생막 상에 상기 제 2 영역의 상기 제 1 희생막을 노출시키는 희생 마스크 패턴을 형성하는 것; 상기 희생 마스크 패턴 및 상기 제 1 희생막을 이방성 식각하여, 상기 트렌치 내에 제 1 희생 패턴을 형성하되, 상기 제 1 영역에서 상기 제 1 희생 패턴의 상부면이 상기 제 2 영역에서 상기 제 1 희생 패턴의 상부면보다 위에 위치하는 것; 상기 제 1 및 제 2 영역들에서 상기 제 1 희생 패턴들 상에 다공성 절연막을 형성하는 것; 상기 다공성 절연막의 기공들을 통해 상기 제 1 희생 패턴들을 제거하여 상기 트렌치 내에 에어 갭을 형성하는 것; 및 상기 제 1 영역에서 상기 다공성 절연막 상에 상기 트렌치를 가로지르는 게이트 전극을 형성하는 것을 포함하되, 상기 제 1 영역에서 상기 에어 갭의 수직적 높이가 상기 제 2 영역에서 상기 에어 갭의 수직적 높이보다 클 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 활성 영역들 사이에서 플로팅 게이트 전극들 사이로 확장된 에어 갭을 가질 수 있다. 활성 영역들 및 플로팅 게이트 전극들 사이에 1의 유전상수를 갖는 에어 갭이 형성되므로, 활성 영역들 간의 기생 캐패시턴스가 감소되어 반도체 메모리 장치의 성능이 향상될 수 있다.
또한, 반도체 메모리 장치는 소정 영역별로 수직적 높이가 서로 다른 에어 갭을 형성할 수 있다. 이에 따라, 활성 영역과 접속되는 콘택 플러그들 형성시 에어 갭이 노출되는 것을 방지할 수 있어, 반도체 메모리 장치의 전기적 불량을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 블록도이다.
도 3은 본 발명의 실시예들 따른 반도체 메모리 장치를 나타내는 개략적인 회로도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이 영역을 나타내는 평면도이다.
도 5 내지 도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 I-I', II-II', III-III', 및 IV-IV' 선을 따라 자른 단면들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 도면으로서, 도 15의 A 부분을 확대한 도면이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 변형례들로서, 도 15의 A 부분을 확대한 도면이다.
도 19는 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 메모리 셀 영역을 나타내는 사시도이다.
도 20 내지 도 28은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 I-I', II-II' III-III', 및 IV-IV' 선을 따라 자른 단면들이다.
도 29는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀 어레이 영역 및 주변 영역을 나타내는 평면도이다.
도 30 내지 도 41은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 29의 V-V', VI-VI', 및 VII-VII' 선을 따라 자른 단면들이다.
도 42는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 43은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 44는 본 발명의 실시예들에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 45는 본 발명에 따른 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 블록도이다.
도 3은 본 발명의 실시예들 따른 반도체 메모리 장치를 나타내는 개략적인 회로도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이 영역을 나타내는 평면도이다.
도 5 내지 도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 I-I', II-II', III-III', 및 IV-IV' 선을 따라 자른 단면들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 도면으로서, 도 15의 A 부분을 확대한 도면이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 변형례들로서, 도 15의 A 부분을 확대한 도면이다.
도 19는 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 메모리 셀 영역을 나타내는 사시도이다.
도 20 내지 도 28은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 I-I', II-II' III-III', 및 IV-IV' 선을 따라 자른 단면들이다.
도 29는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀 어레이 영역 및 주변 영역을 나타내는 평면도이다.
도 30 내지 도 41은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 29의 V-V', VI-VI', 및 VII-VII' 선을 따라 자른 단면들이다.
도 42는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 43은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 44는 본 발명의 실시예들에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 45는 본 발명에 따른 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다. 도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 블록도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 상세히 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 실시예들에 따른 반도체 메모리 장치는 낸드형 플래시 메모리 장치일 수 있다. 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(row decoder; 2), 페이지 버퍼(page buffer; 3) 및 컬럼 디코더(column decoder; 4)를 포함한다.
메모리 셀 어레이는 복수 개의 메모리 블록들(BLK0~BLKn)을 포함하며, 메모리 블록들(BLK0~BLKn)은 복수 개의 워드 라인들, 비트 라인들 및 메모리 셀들을 포함하여, 데이터들을 저장할 수 있다.
상세하게, 도 2를 참조하면, 각 메모리 블록(BLK0~BLKn)은 비트 라인들(BL0~BLn -1)에 각각 대응하는 복수의 셀 스트링들(CSTR)로 구성된다. 또한, 각 메모리 블록(BLK0~BLKn)은 비트 라인들(BLK0~BLKn)과 나란한 더미 비트라인(DBL)을 포함할 수 있으며, 더미 비트라인(DBL)에 더미 스트링들(DSTR)이 연결될 수 있다. 각 메모리 블록(BLK0~BLKn)의 셀 스트링들(CSTR) 및 더미 스트링(DSTR)은 공통 소스 라인(CSL)에 연결된다. 공통 소스 라인(CSL)은 비트라인들의 하부층에 배치되어 비트라인들(BL0~BLn-1)에 대해 수직하게 배열된다.
공통 소스 라인(CSL)을 통해 복수의 셀 스트링들(CSTR)에 공통 소스 전압이 인가된다. 이 때, 공통 소스 라인(CSL)의 저항 성분으로 인해 공통 소스 라인(CSL)의 전압레벨이 하강하는 현상을 방지하기 위해, 더미 비트라인(DBL)과 공통 소스 라인(CSL)을 전기적으로 연결하고, 더미 비트라인(DBL)을 통하여 공통 소스 전압을 제공한다.
도 3을 참조하면, 각각의 셀 스트링(CSTR)은 적어도 하나의 스트링 선택 트랜지스터(SST)와, 적어도 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있다. 선택 트랜지스터들(SST, GST) 사이에는, 복수 개의 메모리 셀들(또는, 메모리 셀 트랜지스터들, MC0~MCn-1)이 직렬로 연결될 수 있다. 셀 스트링들(CSTR)은 대응하는 비트 라인들(BL0~BLm-1)에 각각 전기적으로 연결될 수 있다.
로우 디코더(2)는 어드레스 정보에 따라, 메모리 셀 어레이의 메모리 블록들(BLK0~BLKn) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들(WL0~WLn -1) 중 하나를 선택한다. 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들(MC0~MCn-1)에 저장될 데이터를 임시로 저장하거나, 메모리 셀들(MC0~MCn-1)에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 페이지 버퍼(3)는 도 3에 도시된 것처럼, 비트 라인들(BL0~BLn -1)에 각각 연결되거나, 비트 라인 쌍들에 각각 연결될 수 있다.
컬럼 디코더(4)는 페이지 버퍼 회로와 외부(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
이러한 낸드형 플래시 메모리 장치는 페이지 단위로 독출 및 프로그램 동작을 수행하고 메모리 블럭 단위로 소거 동작을 수행한다. 낸드형 플래시 메모리 장치는 CMOS 공정 기술을 이용하여 제조되며, 메모리 장치의 주변 회로를 구성하는 반도체 소자들 (예를 들면, PMOS 및 NMOS 트랜지스터들)은 P형 반도체 기판에 형성될 수 있다. 만약 별도의 공정 없이 메모리 셀 어레이를 구성하는 메모리 셀들 역시 P형 반도체 기판에 형성되면, 소거 동작시 메모리 셀들의 기판 또는 벌크에만 고전압을 가할 수 없게 된다. 이러한 이유 때문에, 메모리 셀 어레이는 포켓 P웰 영역(PPWELL)에 형성되며, 포켓 P웰 영역(PPWELL)은 P형 반도체 기판 상에 형성된 딥 N웰 내에 이온 주입 공정을 이용하여 형성된다. 이러한 포켓 P웰 영역(PPWELL)은 독출 및 프로그램 동작시 0V로 그리고 소거 동작시 높은 전압 (예를 들면, 20V)으로 바이어스된다.
이하, 도 4 내지 도 18을 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이 영역을 나타내는 평면도이다. 도 5 내지 도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 I-I', II-II' III-III', 및 IV-IV' 선을 따라 자른 단면들이다. 도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 도면으로서, 도 15의 A 부분을 확대한 도면이다. 도 17 및 18은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 변형례들로서, 도 15의 A 부분을 확대한 도면이다.
도 4 및 도 5를 참조하면, 반도체 기판(10) 상에 터널 절연막(21) 및 플로팅 게이트 도전막(23)을 차례로 적층한다.
일 실시예에 따르면, 셀 어레이 영역의 반도체 기판(10)은 공통 소스 영역(CSR), 비트라인 콘택 영역(DCR), 및 이들 사이의 메모리 셀 영역(MCR)을 포함할 수 있다. 나아가, 반도체 기판(10)은 제 1 도전형의 반도체 기판(10)일 수 있으며, 셀 어레이 영역의 반도체 기판(10)은 제 2 도전형의 웰 불순물층(11n)과, 제 2 도전형의 웰 불순물층(11n) 내에 형성된 제 1 도전형의 포켓-웰 불순물층(11p)을 포함할 수 있다. 일 실시예에 따르면, 메모리 셀 어레이들은 제 1 도전형의 포켓-웰 불순물층(11p) 상에 형성될 수 있다.
반도체 기판(10)은, 예를 들어, 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
터널 절연막(21)은 반도체 기판(10)의 전면 상에 형성될 수 있다. 터널 절연막(21)은 예를 들어, 열산화 공정을 통해 실리콘 산화막(SiO2)으로 형성될 수 있다. 또한, 터널 절연막(21)은 Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성될 수도 있다. 이러한 터널 절연막(21)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 방법 등을 이용하여 형성할 수 있다.
플로팅 게이트 도전막(23)은 터널 절연막(21)의 표면 상에 폴리실리콘막을 증착하여 형성될 수 있으며, 폴리실리콘막을 증착하는 동안, 인(Phosphorus) 또는 붕소(Boron)과 같은 불순물(dopant)이 도우핑될 수 있다. 이와 달리, 플로팅 게이트 도전막(23)은은 불순물이 도우핑된 폴리실리콘보다 높은 일함수를 갖는 도전 물질(예를 들어, 금속 실리사이드, 금속 질화물, 또는 금속)로 형성될 수도 있다.
이어서, 플로팅 게이트 도전막(23) 상에 마스크 패턴(25)이 형성될 수 있다. 마스크 패턴(25)은 제 1 방향(도 4의 x축 방향)으로 연장되는 제 1 마스크 패턴들과, 제 1 방향에 수직한 제 2 방향(도 4의 y축 방향)을 따라 연장되며 제 1 마스크 패턴들과 연결된 제 2 마스크 패턴을 포함할 수 있다. 제 1 마스크 패턴들은 메모리 셀 영역(MCR) 및 비트라인 콘택 영역(DCR) 상에 배치될 수 있으며, 제 2 마스크 패턴은 공통 소스 영역(CSR) 상에 배치될 수 있다. 이러한 마스크 패턴은 메모리 셀 영역(MCR) 및 비트라인 콘택 영역(DCR)에서 플로팅 게이트 도전막(23)의 일부분들을 노출시킬 수 있다.
도 4 및 도 6을 참조하면, 반도체 기판(10) 상에 터널 절연 패턴(22), 플로팅 게이트 패턴(24) 및 활성 영역을 정의하는 트렌치들(13)을 형성한다.
트렌치들(13)은 평면적 관점에서 라인 형태로 형성될 수 있으며, 수직적 관점에서 트렌치들(13)은 이방성 식각 공정의 특성에 의해 하부로 갈수록 폭이 좁아지는 측벽 프로파일을 가질 수 있다. 즉, 트렌치(13)는 상부 폭보다 하부 폭이 작게 형성될 수 있다. 또한, 트렌치(13)는 약 2:1 이상의 종횡비(aspect ratio)를 가질 수 있으며, 반도체 장치의 집적도 증가에 따라, 트렌치(13)의 종횡비가 증가될 수 있다.
일 실시예에 따르면, 트렌치들(13)에 의해 정의된 활성 영역은 제 1 활성 영역들(ACT1)과 제 2 활성 영역(ACT2)을 포함할 수 있다. 상세하게, 제 1 활성 영역들(ACT1)은 제 1 방향으로 나란히 배열되고, 제 2 활성 영역(ACT2)은 제 1 방향에 수직한 제 2 방향을 따라 연장되며 제 1 활성 영역들(ACT1)과 교차한다.
트렌치들(13)은 마스크 패턴들(25)을 식각 마스크로 이용하여 터널 절연막(21), 플로팅 게이트 도전막(23) 및 반도체 기판(10)을 이방성 식각하여 형성될 수 있다. 이방성 식각 공정을 이용하여 트렌치들(13)을 형성함에 따라, 반도체 기판(10)의 제 1 및 제 2 활성 영역들(ACT1, ACT2) 상에 터널 절연 패턴(22) 및 플로팅 게이트 패턴(24)이 형성될 수 있다. 제 1 및 제 2 활성 영역들(ACT1, ACT2)을 정의함과 동시에, 터널 절연 패턴(22) 및 플로팅 게이트 패턴(24)이 형성되므로, 제 1 활성 영역들(ACT1) 상에서 터널 절연 패턴(22) 및 플로팅 게이트 패턴(24)은 라인 형태를 가질 수 있다.
트렌치들(13)을 형성하는 동안, 제 1 활성 영역들(ACT1) 상의 마스크 패턴들(25)이 제거될 수 있으며, 제 2 활성 영역(ACT2) 상의 마스크 패턴의 일부(26)가 플로팅 게이트 패턴(24) 상에 잔류할 수도 있다. 이와 달리, 플로팅 게이트 패턴(24) 상의 마스크 패턴(25)은 별도의 공정을 통해 제거될 수도 있다.
트렌치들(13)을 형성한 후, 트렌치(13) 내벽에 절연막 라이너 (insulating liner; 31)가 형성될 수 있다. 절연막 라이너(31)는 트렌치(13) 내벽 및 플로팅 게이트 패턴(24)의 표면에 컨포말하게 형성될 수 있다. 절연막 라이너(31)을 형성하는 것은, 산화막 라이너 및 질화막 라이너를 차례로 형성하는 것을 포함할 수 있다.
산화막 라이너는 열산화 공정을 수행하여 형성될 수 있다. 이러한 열산화 공정은, 트렌치(13)의 내벽을 외부로 노출시킨 상태에서 O2를 이용한 건식 산화법 또는 H2O를 이용한 습식 산화법을 이용하여 형성될 수 있다. 산화막 라이너는 트렌치(13) 내벽에 존재하는 결함(예를 들어, 댕글링 본드) 및 이방성 식각에 의한 손상을 치유 또는 및 완화시킬 수 있다.
질화막 라이너는 산화막 라이너가 두꺼워지는 것을 방지할 수 있으며, 트렌치(13) 내벽에서 발생하는 스트레스를 줄일 수 있다. 이러한 질화막 라이너는 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 증착 기술을 사용하여 실시될 수 있다.
도 4 및 도 7을 참조하면, 트렌치들(13)을 채우는 제 1 희생막(33)을 형성한다.
제 1 희생막(33)은 플로팅 게이트 패턴(24)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 제 1 희생막(33)은 탄소를 주성분으로 하는 물질로 형성될 수 있다. 예를 들어, 제 1 희생막(33)은 탄소 및 수소로 이루어진 막, 또는 탄소, 수소 및 산소로 이루어진 막으로 구성될 수 있다. 그리고, 제 1 희생막(33)은 제 1 희생막(33)은 구성하는 화합물의 총 중량을 기준으로 약 80∼99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어질 수 있다.
일 실시예에 따르면, 제 1 희생막(33)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 다른 실시예에서, 제 1 희생막(33)은 포토레지스트 또는 비정질 실리콘으로 형성될 수도 있다.
제 1 희생막(33)은 스핀 코팅 방법에 의해 트렌치들(13) 및 플로팅 게이트 패턴(24)들 사이를 채울 수 있다. 제 1 희생막(33)은 트렌치(13)의 깊이보다 두껍게 코팅될 수 있다. 제 1 희생막(33)은 스핀 온 코팅 방법에 의해 형성되므로 제 1 희생막(33)의 상면의 거칠기(roughness)가 작을 수 있다.
일 실시예에 따르면, 제 1 희생막(33)은 트렌치들(13)이 형성된 반도체 기판(10) 상에 약 800Å 내지 1000Å의 두께로 코팅한 후, 약 100 ∼ 500℃의 온도 조건에서 약 30 ∼ 300초 동안 베이크(bake)하여 형성될 수 있다. 이 때, 베이크 공정은 서로 다른 온도 조건에서 1회 이상 수행될 수 있다.
일 실시예에 따르면, 스핀 코팅 방법에 의해 형성된 제 1 희생막(33)은 트렌치들(13)이 형성되지 않는 공통 소스 영역(CSR)에서의 상면과 메모리 셀 영역(MCR)에서 희생막의 상면 사이에 높이 차가 발생할 수 있다. 즉, 제 1 희생막(33)은 소정 영역들에서 두께가 다를 수 있다. 이러한 영역 별 높이 차이는 제 1 희생막(33)에 대한 후속 공정들의 불균일을 유발할 수 있으며, 후속 공정에서 에어 갭(15)이 터지는 현상을 유발할 수 있다. 이에 따라, 제 1 희생막(33) 상에 희생 마스크 패턴(35)이 형성될 수 있다. 희생 마스크 패턴(35)은 메모리 셀 영역(MCR)의 제 1 희생막(33)을 덮으며, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 제 1 희생막(33)의 상면을 노출시킬 수 있다. 그리고, 희생 마스크 패턴(35)의 상부면은 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 제 1 희생막(33)의 상면보다 위에 위치할 수 있다.
상세하게, 희생 마스크 패턴(35)은 제 1 희생막(33)과 동일한 식각 가스에 의해 식각될 수 있으며, 제 1 희생막(33) 식각시 1:1 내지 1:2의 식각 선택비를 갖는 물질로 형성될 수 있다. 즉, 희생 마스크 패턴(35)은 제 1 희생막(33)을 식각시 함께 식각될 수 있다. 예를 들어, 희생 마스크 패턴(35)은 포토레지스트 또는 비정질 탄소막으로 형성될 수 있다.
도 4 및 도 8을 참조하면, 제 1 희생막(33) 및 희생 마스크 패턴(35)에 대한 이방성 식각공정을 수행하여 트렌치들(13) 내에 국소적으로 제 1 희생 패턴들(34)을 형성한다.
이방성 식각 공정시 메모리 셀 영역(MCR)에서는 희생 마스크 패턴(35)이 모두 제거된 후에 제 1 희생막(33)이 식각되므로, 희생 마스크 패턴(35)에 의해 노출된 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 제 1 희생막(33)의 식각량이, 메모리 셀 영역(MCR)에서 제 1 희생막(33)의 식각량보다 클 수 있다. 예를 들어, 제 1 희생막(33) 및 희생 마스크 패턴(35)을 이방성 식각할 때, 희생 마스크 패턴(35)의 식각 속도가 희생막의 식각 속도와 실질적으로 동일하거나 빠를 수 있다. 이에 따라, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 제 1 희생 패턴(34)의 상부면이 메모리 셀 영역(MCR)에서 제 1 희생 패턴(34)의 상부면보다 아래에 위치할 수 있다. 보다 상세하게, 메모리 셀 영역(MCR)에서 제 1 희생 패턴(34)의 상부면은 터널 절연 패턴(22)의 상부면과 반도체 기판(10)의 상부면 사이에 배치될 수 있다. 그리고, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 제 1 희생 패턴(34)의 상부면은 반도체 기판(10)의 상부면 아래에 배치될 수 있다. 실시예들에 따르면, 이와 같이 형성된 제 1 희생 패턴(34)의 상부면 위치에 따라 후속에서 형성되는 에어 갭(15)의 부피가 결정될 수 있다.
이어서, 제 1 희생 패턴(34) 상에 다공성 절연막(41)을 형성한다. 다공성 절연막(41)은 제 1 희생 패턴(34)의 상부면에서 플로팅 게이트 패턴(24)의 상부면으로 컨포말하게 연장될 수 있다.
다공성 절연막(41)은 복수 개의 기공들을 갖는 절연막일 수 있다. 다공성 절연막(41)은 다공성의 저유전막일 수 있다. 다공성 절연막(41)은, 예를 들어 탄소를 함유한 실리콘 산화막(carbon-doped silicon oxide)을 형성하고 열처리하여 형성될 수 있다. 열처리 공정은, 실리콘 산화막 내에 함유된 탄소가 실리콘과 결합하여 SiO2 구조를 보다 덜 치밀한 형태의 cage-like 구조로 만들어 준다. 이러한 cage-like 구조를 갖는 실리콘 산화막은 SiCOH에 해당될 수 있다. 이러한 SiCOH막의 전구체로 trimethylsilane (3MS,(CH3)3-Si-H), tetramethylsilane (4MS, (CH3)4-Si), vinyltrimethylsilane (VTMS, CH2=CH-Si(CH3)3) 등이 사용될 수 있다. 전구체를 산화시키기 위하여 산소를 포함하는 산화제 가스 예를 들면, 과산화 수소 등의 가스를 이용할 수 있다. 탄소를 함유한 실리콘 산화막은 PECVD 또는 ALD 방법을 사용하여 형성될 수 있다. 탄소를 함유한 실리콘 산화막은 열처리 공정에 의하여 다공성 절연막(41) 즉, p-SiCOH로 변화될 수 있다. 다른 실시예에 따르면, 다공성 절연막(41)은 다공성 실리콘막을 형성하고 열처리하여 형성될 수도 있다. 다공성 절연막(41)에서 기공들의 크기(예를 들면, 직경)는 수십 내지 수백 nm일 수 있다. 다공성 절연막(41)은 5~50vol%의 기공도(porosity)를 가질 수 있다. 또한, HF 식각액을 이용한 습식 식각 공정에서, 다공성 절연막(41)은 후속해서 형성되는 블록킹 절연막(GI)보다 식각율이 빠를 수 있다. 예를 들어, 다공성 절연막(41)은 순수에 HF가 200:1의 비율로 희석된 HF 식각액을 이용한 습식 식각 공정에서 약 100 내지 200Å/min의 식각률을 가질 수 있다.
도 4 및 도 9를 참조하면, 다공성 절연막(41)의 기공들을 통하여 제 1 희생 패턴(34)을 제거한다. 제 1 희생 패턴(34)이 SOH막 또는 포토레지스트막으로 형성될 경우, 제 1 희생 패턴(34)을 제거하는 공정은, 산소, 오존, UV를 이용한 애싱(ashing) 공정 또는 습식 세정 공정이 수행될 수 있다. 상세하게, 제 1 희생 패턴(34)이 SOH막으로 형성될 경우, 제 1 희생 패턴(34)을 제거하는 공정은, 플로린 계열의 식각 가스와 O-2의 혼합 가스, 또는 플로린 계열의 식각 가스와, O2 및 Ar의 혼합 가스가 사용될 수 있다. 여기서, 플로린 계열의 식각 가스로는 C3F6, C4F6, C4F8, 또는 C5F8가 이용될 수 있다. 제 1 희생 패턴(34)이 비정질 실리콘막으로 형성될 경우, 제 1 희생 패턴(34)을 제거하는 공정은, 염소 가스를 이용한 등방성 식각 공정이 수행될 수 있다.
제 1 희생 패턴(34)을 제거함에 따라, 다공성 절연막(41) 아래에 에어 갭(15)이 형성될 수 있다. 에어 갭(15)은 트렌치(13)의 바닥면, 트렌치(13)의 측벽 및 다공성 절연막(41)의 하부면에 의해 정의될 수 있다. 그리고, 트렌치(13) 내벽에 형성된 절연막 라이너(31)가 에어 갭(15)에 노출될 수 있다. 즉, 반도체 기판(10)의 제 1 활성 영역들(ACT1) 사이에 에어 갭(15)이 형성될 수 있다. 에어 갭(15)의 수직적 높이는 제 1 희생 패턴(34)의 수직적 높이에 의해 결정되므로, 제 1 희생 패턴(34)의 수직적 높이가 증가할 경우, 플로팅 게이트 패턴(24)들 사이에 에어 갭(15)이 형성될 수도 있다.
나아가, 일 실시예에 따르면, 에어 갭(15)의 수직적 높이가 메모리 셀 영역(MCR)과, 공통 소스 영역(CSR) 및 비트 라인 콘택 영역에서 다를 수 있다. 상세하게, 에어 갭(15)의 최고점은 다공성 절연막(41)의 하부면에 의해 정의될 수 있으며, 메모리 셀 영역(MCR)에서 에어 갭(15)의 최고점은 반도체 기판(10)의 상부면과 터널 절연막(21)의 상부면 사이에 위치할 수 있다. 그리고, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 에어 갭(15)의 최고점은 반도체 기판(10)의 상부면 아래에 위치할 수 있다.
이어서, 에어 갭(15)을 형성한 후에 다공성 절연막(41)에 대한 치밀화(densification) 공정이 수행될 수도 있다. 일 실시예에 따르면, 치밀화 공정으로 급속열처리(RTP; Rapid Thermal Process)이 수행될 수 있다. 급속 열처리 공정은 N2O, NO, N2, H2O 또는 O2 분위기에서 약 800℃ 내지 1000℃의 고온에서 진행될 수 있다. 급속 열처리 공정을 수행함에 따라, 복수개의 기공을 갖는 다공성 절연막(41)이 치밀해질 수 있으며, 기공들의 크기 및/또는 수가 줄어들 수 있다.
도 4 및 도 10을 참조하면, 반도체 기판(10) 상에 다공성 절연막(41)을 덮도록 제 2 희생막(43)이 형성된다. 제 2 희생막(43)은 플로팅 게이트 패턴(24)들 사이의 공간을 채우도록 형성될 수 있다. 나아가, 제 2 희생막(43)은 플로팅 게이트 패턴(24)의 상부면을 덮을 수 있다. 이러한 제 2 희생막(43)은 갭필 특성이 우수한 실리콘 산화막으로 형성될 수 있다. 예를 들어, 제 2 희생막(43)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
도 4 및 도 11을 참조하면, 제 2 희생막(43) 및 다공성 절연막(41)을 리세스하여, 플로팅 게이트 패턴(24)들의 상부면 및 측면을 노출시킨다. 제 2 희생막(43) 및 다공성 절연막(41)의 상부면들은 등방성 또는 이방성 식각 공정에 의해 리세스될 수 있으며, 이에 따라, 플로팅 게이트 패턴(24)들 사이에 다공성 절연 패턴(42) 및 제 2 희생 패턴이 형성될 수 있다. 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)의 상부면들은 플로팅 게이트 패턴(24)의 상부면과 터널 절연 패턴(22)의 상부면 사이에 배치될 수 있다. 나아가, 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)은 메모리 셀 영역(MCR)에서 보다 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 두껍게 잔류할 수 있다. 다시 말해, 다공성 절연 패턴(42)의 바닥면은 메모리 셀 영역(MCR)에서 보다 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 아래에 위치할 수 있다. 그리고, 다공성 절연 패턴(42)은 터널 절연 패턴(22)의 측벽을 덮을 수 있다.
일 실시예에 따르면, 제 2 희생막(43) 및 다공성 절연막(41)에 대한 식각 공정 동안 플로팅 게이트 패턴(24)의 모서리 부분들이 라운딩 처리될 수 있다. 또한, 플로팅 게이트 패턴(24)들의 표면들에 대해 표면 처리 공정이 수행될 수 있다. 예를 들어, 열처리 공정 또는 플라즈마 처리 공정이 수행될 수 있다.
도 4 및 도 12를 참조하면, 블록킹 절연막(GI)이 형성될 수 있다. 블록킹 절연막(GI)은 플로팅 게이트 패턴(24)들을 표면들을 컨포말하게 덮으며, 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)의 상면으로 연장될 수 있다. 블록킹 절연막(GI)은 CVD(chemical vapor deposition), SACVD(subatmospheric CVD), LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD) 또는 PVD(physical vapor deposition)와 같은 증착 방법을 수행하여 형성될 수 있다.
블록킹 절연막(GI)은 터널 절연 패턴(22)보다 유전율이 큰 물질로 형성될 수 있다. 예를 들어, 블록킹 절연막(GI)은 실리콘 산화막 및 실리콘 질화막으로 형성되거나, Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다. 일 실시예에 따르면, 블록킹 절연막(GI)은 차례로 적층된 제 1 유전막(51), 제 2 유전막(53), 및 제 3 유전막(55)을 포함할 수 있다. 여기서, 제 1 유전막(51)과 제 2 유전막(53)의 유전율이 서로 다를 수 있다. 예를 들어, 제 1 및 제 3 유전막(55)들은 실리콘 산화막을 형성될 수 있으며, 제 2 유전막(53)은 실리콘 질화막으로 형성될 수 있다.
이이서, 블록킹 절연막(GI) 상에 컨트롤 게이트 도전막(61)을 형성한다. 컨트롤 게이트 도전막(61)은 블록킹 절연막(GI) 표면 상에 도전성 물질을 증착하여 형성될 수 있으며, 블록킹 절연막(GI) 상에서 플로팅 게이트 패턴(24)들 사이를 채울 수 있다.
컨트롤 게이트 도전막(61)은 예를 들어, 금속(예를 들어, 텅스텐, 알루미늄, 티타늄, 탄탈륨 등), 도전성 금속 질화물(예를 들어, 질화 티타늄, 질화 탄탈륨 등), 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘 게르마늄 등), 및 금속 실리사이드막들 중에서 적어도 어느 하나를 포함할 수 있다.
도 4 및 도 13을 참조하면, 제 1 활성 영역들(ACT1)을 가로지르는 컨트롤 게이트 전극들(63)을 형성한다.
상세하게, 컨트롤 게이트 전극들(63)을 형성하는 것은, 제 1 활성 영역들(ACT1)을 가로지르는 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴(미도시)을 이용하여 플로팅 게이트 패턴(24), 블록킹 절연막(GI) 및 컨트롤 게이트 도전막(61)을 차례로 이방성 식각하는 것을 포함할 수 있다. 이방성 식각 공정에 의해 컨트롤 게이트 전극(63)을 형성함과 동시에, 제 1 활성 영역(ACT1) 상에 플로팅 게이트 전극들(25)이 국소적으로 형성될 수 있다. 즉, 제 1 활성 영역(ACT1)의 반도체 기판(10) 상에 서로 이격된 플로팅 게이트 전극들(25)이 형성될 수 있으며, 제 2 활성 영역(ACT2)에서 플로팅 게이트 패턴(24)은 제거될 수 있다. 이와 같이 형성된 컨트롤 게이트 전극들(63)은 메모리 셀 영역(MCR)에서 제 2 방향(도 4의 y축 방향)으로 연장되며, 제 2 방향에서 플로팅 게이트 전극들(25) 사이를 채울 수 있다.
또한, 컨트롤 게이트 전극(63)을 형성하는 것은, 메모리 셀 영역(MCR)에서 제 1 활성 영역들(ACT1)을 가로지르는 워드 라인들(WL1~WLn), 공통 소스 영역(CSR)에서 제 1 활성 영역들(ACT1)을 가로지르며 제 2 활성 영역(ACT2)과 인접한 접지 선택 라인들(GSL), 비트라인 콘택 영역(DCR)에서 제 1 활성 영역들(ACT1)을 가로지르는 스트링 선택 라인들(SSL)을 형성하는 것을 포함한다. 접지 선택 라인들(GSL)은 공통 소스 영역(CSR)에서 제 2 활성 영역(ACT2)을 사이에 두고 인접하게 배치될 수 있다. 스트링 선택 라인들(SSL)은 비트라인 콘택 영역(DCR)에서 인접하게 배치될 수 있다.
이와 같이, 컨트롤 게이트 전극들(63)을 형성함에 따라, 메모리 셀 영역(MCR)에서 컨트롤 게이트 전극들(63) 사이의 에어 갭(15)이 노출될 수 있으며, 컨트롤 게이트 전극들(63) 사이의 터널 절연 패턴(22)의 상부면(또는 반도체 기판(10)의 상부면이 노출될 수 있다. 또한, 컨트롤 게이트 전극들(63)을 형성하기 위한 이방성 식각 공정시, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 제 2 희생 패턴(44)이 메모리 셀 영역(MCR)에서 제 2 희생 패턴(44)보다 두껍기 때문에, 컨트롤 게이트 전극들(63)의 형성시 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 에어 갭(15)이 노출되는 것은 방지될 수 있다.
도 4 및 도 14를 참조하면, 플로팅 게이트 전극들(25) 사이에 잔류하는 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)을 제거하여, 메모리 셀 영역(MCR)의 에어 갭(15)을 확장시킨다.
에어 갭(15)을 확장시키는 것은 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)을 등방성 식각하는 것을 포함한다. 일 실시예에 따르면, 컨트롤 게이트 전극들(63) 사이에 노출된 에어 갭(15)을 통해 식각액을 공급하여 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)의 하부면부터 습식 식각 공정이 수행될 수 있다. 습식 식각 공정은 메모리 셀 영역(MCR)에서 블록킹 절연막(GI)의 하부면이 노출될 때까지 수행될 수 있다. 이와 같이, 메모리 셀 영역(MCR)의 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)을 제거함에 따라, 에어 갭(15)의 수직적 높이가 증가되므로, 제 1 활성 영역들(ACT1) 사이에 확장된 에어 갭(17)이 형성될 수 있다. 일 실시예에서, 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)이 실리콘 산화물 계열일 경우, NH4OH/H-2-O2/H2O가 혼합된 SC1(Standard Cleaning 1) 용액, 희석된 불산(Diluted HF) 용액, 버퍼 산화물 식각액(BOE: Buffer Oxide Etchant)이 이용한 습식 식각 공정이 수행될 수 있다.
이에 더하여, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 제 2 희생 패턴(44)이 메모리 셀 영역(MCR)에서 제 2 희생 패턴(44)보다 두껍기 때문에, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)의 일부는 잔류할 수 있다. 비트라인 콘택 영역(DCR) 및 공통 소스 영역(CSR)에서 잔류하는 제 2 희생 패턴(45b)은 라운드진 바닥면을 가질 수 있으며, 반도체 기판(10)의 상부면보다 아래에 바닥면이 위치할 수 있다. 즉, 메모리 셀 영역(MCR)에서 블록킹 절연막(GI)의 하부면이 확장된 에어 갭(17)에 노출될 수 있으며, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 블록킹 절연막(GI)은 확장된 에어 갭(17)에 노출되지 않는다. 즉, 메모리 셀 영역(MCR)에서 확장된 에어 갭(17)의 수직적 높이(H1)와, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 확장된 에어 갭(17)의 수직적 높이(H2)가 다르게 형성될 수 있다.
보다 상세하게, 도 16에 도시된 바와 같이, 메모리 셀 영역(MCR)에서, 에어 갭(15)을 확장시키는 공정에 의해 다공성 절연막(41), 제 2 희생 패턴(44), 및 블록킹 절연막(GI)의 일부분이 제거될 수 있다. 즉, 에어 갭(15)을 확장시키는 공정에 의해 플로팅 게이트 전극들(25) 사이에서 블록킹 절연막(GI)의 두께가 감소될 수 있다. 예를 들어, 블록킹 절연막(GI)의 제 1 유전막(51)이 실리콘 산화막이고, 제 2 유전막(53)이 실리콘 질화막으로 이루어진 경우, 블록킹 절연막(GI)의 제 2 유전막(53)이 식각 정지막으로 이용될 수 있다. 이에 따라 제 1 유전막(51)의 일부가 제거되어 에어 갭(15)에 제 2 유전막(53)의 일부가 노출될 수 있다. 그리고, 습식 식각 공정에 의해 플로팅 게이트 전극(25)의 하부 측벽에 라운드진 잔여 절연 패턴(45a)이 잔류할 수 있다. 다른 예로, 도 17에 도시된 바와 같이, 에어 갭(15)을 확장시키는 공정에 의해 다공성 절연막(41), 제 2 희생 패턴(44)이 제거될 수 있으며, 블록킹 절연막(GI)의 제 1 유전막(51)의 일부분이 노출될 수 있다. 또 다른 예로, 도 18에 도시된 바와 같이, 블록킹 절연막(GI)을 식각 정지막으로 이용하여 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)이 완전히 제거될 수 있다.
도 4 및 도 15를 참조하면, 공통 소스 영역(CSR)의 제 2 활성 영역(ACT2) 내에 공통 소스 불순물 영역(71s)을 형성하고, 비트라인 콘택 영역(DCR)의 제 1 활성 영역들(ACT1) 내에 드레인 불순물 영역(71d)을 형성한다.
공통 소스 불순물 영역(71s)은 인접하는 접지 선택 라인들(GSL) 사이의 제 2 활성 영역(ACT2) 내에 포켓-웰 불순물층(11p)과 반대되는 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 드레인 불순물 영역(71d)은 인접하는 스트링 선택 라인들(SSL) 사이의 제 1 활성 영역(ACT1) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다.
나아가, 일 실시예에 따르면, 메모리 셀 영역(MCR)에서 워드 라인들(WL) 사이의 제 1 활성 영역들(ACT1)에 포켓-웰 불순물층(11p)과 반대되는 제 2 도전형을 가지며, 메모리 셀 트랜지스터들의 소스/드레인 영역들로 이용되는 불순물 영역들이 형성될 수 있다. 다른 실시예에 따르면, 불순물 영역들 없이, 워드 라인들(WL)에 인가되는 전압에 의한 기생 전계(fringe field)에 의해 워드 라인들(WL) 아래의 포켓-웰 불순물층(11p)이 반전(inversion)됨으로써 메모리 셀들이 직렬 연결될 수 있다.
이어서, 컨트롤 게이트 전극들(63)이 형성된 반도체 기판(10) 상에 층간 절연막(81)이 형성될 수 있다. 일 실시예에서, 층간 절연막(81)은 스텝 커버리지 특성이 낮은(poor) 공정을 이용하여 형성될 수 있다. 층간 절연막(81)은 실리콘 산화막일 수 있다. 이에 따라, 층간 절연막(81)은 플로팅 게이트 전극(25), 블록킹 절연막(GI) 및 컨트롤 게이트 전극(63)으로 구성된 게이트 구조체들 사이의 공간을 채울 수 있다.
층간 절연막(81)은 물리적 기상 증착(physical vapor deposition) 방법을 이용하여 형성될 수 있다. 스텝 커버리지 특성이 낮은(poor) 공정에 의해 층간 절연막(81)은 컨트롤 게이트 전극들(63)의 상부면들에서보다 측벽들에서 증착 두께가 감소될 수 있다. 또한, 컨트롤 게이트 전극들(63)의 상부 모서리들에서 오버행(overhang) 현상이 발생하여, 컨트롤 게이트 전극들(63) 사이에 게이트간 에어 갭(83)이 형성될 수도 있다.
계속해서, 도 4 및 도 15를 참조하면, 공통 소스 영역(CSR)에 공통 소스 라인(83s, CSL)을 형성하고, 비트라인 콘택 영역(DCR)에 비트라인 콘택 플러그들(83d)을 형성한다.
공통 소스 라인(83s, CSL)은 공통 소스 불순물 영역(71s)과 전기적으로 연결되며, 공통 소스 라인(83s, CSL)은 워드 라인들(WL)과 평행한 방향으로 연장될 수 있다. 이에 따라, 셀 스트링들의 소스 영역들은 등전위(equipotential) 상태일 수 있다. 비트라인 콘택 플러그들(83d)은 층간 절연막(81)을 관통하여 각 드레인 불순물 영역(71d)에 접속될 수 있다.
공통 소스 라인(83s, CSL) 및 비트라인 콘택 플러그들(83d)은 층간 절연막(81)을 패터닝하여 공통 소스 불순물 영역(71s) 및 드레인 불순물 영역(71d)들을 노출시키는 콘택 홀들을 형성한 후, 콘택 홀 내에 도전막을 채움으로써 형성될 수 있다. 여기서, 콘택 홀들은 확장된 에어 갭(17)들 사이의 층간 절연막(81)을 이방성 식각하여 형성될 수 있다. 콘택 홀들을 형성하기 위한 이방성 식각 공정시, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)의 확장된 에어 갭(17) 상에 제 2 희생 패턴(44)이 잔류하고 있으므로, 콘택 홀에 확장된 에어 갭(17)이 노출되는 것이 방지될 수 있다. 이에 따라, 공통 소스 라인(83s) 및 비트라인 콘택 플러그들(83d) 형성시 도전 불질이 확장된 에어 갭(17)으로 침투하는 것을 방지할 수 있다.
도 15 내지 도 19를 참조하여, 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 반도체 장치에 대해 상세히 설명한다.
도 19는 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 메모리 셀 영역을 나타내는 사시도이다.
도 4 및 도 19를 참조하면, 활성 영역을 정의하는 트렌치들(13)이 형성된 반도체 기판(10)이 제공된다. 일 실시예에 따르면, 셀 어레이 영역의 반도체 기판(10)은 공통 소스 영역(CSR), 비트라인 콘택 영역(DCR), 및 이들 사이의 메모리 셀 영역(MCR)을 포함할 수 있다. 일 실시예에 따르면, 트렌치들(13)은 제 1 방향으로 연장되는 라인 형상의 제 1 활성 영역들(ACT1)과, 제 1 방향에 수직한 제 2 방향(도 4의 y축 방향)을 따라 연장되며 제 2 활성 영역(ACT2)을 정의할 수 있다.
반도체 기판(10) 상에 게이트 구조체가 배치된다. 게이트 구조체는 차례로 적층된 터널 절연 패턴(22), 플로팅 게이트 전극(25), 블록킹 절연막(GI) 및 컨트롤 게이트 전극(63)을 포함한다.
상세하게, 터널 절연 패턴(22)은 활성 영역의 반도체 기판(10) 표면에 형성된다. 낸드형 플래시 메모리 장치에서 데이터의 저장 및 소거시, 전하는 터널 절연 패턴(22)을 터널링하여 반도체 기판(10) 또는 플로팅 게이트 전극(25)으로 이동할 수 있다.
플로팅 게이트 전극(25)은 활성 영역들 상에 국소적으로(locally) 형성된다. 다시 말해, 복수 개의 플로팅 게이트 전극들(25)이 제 1 활성 영역(ACT1) 상에 서로 이격되어 배치된다. 플로팅 게이트 전극(25) 경사진 측벽을 가질 수 있으며, 이에 따라 플로팅 게이트 전극(25)의 하부 폭이 상부 폭보다 클 수 있다. 플로팅 게이트 전극(25)은 n형 또는 p형 불순물이 도우핑된 폴리실리콘막으로 형성될 수 있다. 플로팅 게이트 전극(25)에는 터널 절연 패턴(22)을 터널링한 전하들이 축적된다.
블록킹 절연막(GI)은 플로팅 게이트 전극(25)과 컨트롤 게이트 전극(63) 사이를 절연시킨다. 그리고, 블록킹 절연막(GI)은 인접한 플로팅 게이트 전극들(25) 상부로 연장될 수 있다. 블록킹 절연막(GI)은 플로팅 게이트 전극(25)의 상부를 컨포말하게 덮을 수 있다. 다시 말해, 블록킹 절연막(GI)은 플로팅 게이트 전극(25)의 상면 및 양측벽 일부를 덮을 수 있다. 이 실시예에서, 블록킹 절연막(GI)은 차례로 적층된 제 1 유전막(51) 및 제 2 유전막(53)을 포함할 수 있다. 여기서, 제 1 유전막(51)과 제 2 유전막(53)의 유전율이 서로 다를 수 있으며, 터널 절연 패턴(22)의 유전율보다 클 수 있다. 예를 들어, 블록킹 절연막(GI)은 차례로 적층된 실리콘 질화막 및 실리콘 산화막을 포함할 수 있다.
컨트롤 게이트 전극(63)은 제 1 활성 영역들(ACT1)을 가로질러 배치될 수 있다. 컨트롤 게이트 전극(63)은 플로팅 게이트 전극들(25) 사이로 연장될 수 있다. 즉, 제 1 활성 영역들(ACT1) 사이에서 컨트롤 게이트 전극(63)의 하부면은 플로팅 게이트 전극(25)의 상부면보다 아래에 배치될 수 있다. 컨트롤 게이트 전극(63)은 비휘발성 메모리 장치의 동작시, 플로팅 게이트 전극(25)의 전압을 유지시킨다. 그리고, 컨트롤 게이트 전극(63)이 플로팅 게이트 전극들(25) 사이에 형성되므로, 컨트롤 게이트 전극(63)과 플로팅 게이트 전극(25) 간의 커플링 비(coupling ratio)를 증가시킬 수 있으며, 인접한 플로팅 게이트 전극들(25) 간의 간섭(interference)을 억제할 수 있다.
일 실시예에 따르면, 트렌치(13) 내에 확장된 에어 갭(17)을 가질 수 있다. 공기로 채워진 확장된 에어 갭(17)은 일반적인 절연막들(예를 들면, 실리콘 산화막)의 유전율보다 낮은 유전율을 가지므로, 활성 영역들 및 플로팅 게이트 전극들(25) 간의 전기적 간섭(즉, 커플링 캐패시턴스)을 줄일 수 있다.
상세하게, 확장된 에어 갭(17)은 제 1 활성 영역들(ACT1) 사이 및 플로팅 게이트 전극들(25) 사이에 정의될 수 있다. 메모리 셀 영역(MCR)에서 확장된 에어 갭(17)의 수직적 높이(H1)와, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 확장된 에어 갭(17)의 수직적 높이(H2)가 다르게 형성될 수 있다.
실시예들에 따르면, 메모리 셀 영역(MCR)에서 확장된 에어 갭(17)은 절연막 라이너(31)가 형성된 트렌치(13)의 바닥면 및 측벽과, 블록킹 절연막(GI)의 바닥면에 의해 정의될 수 있다. 일 실시예에 따르면, 블록킹 절연막(GI)의 바닥면과 트렌치(13) 바닥부 사이의 수직적 거리에 의해 확장된 에어 갭(17)의 수직적 높이가 달라질 수 있으며, 메모리 셀 영역(MCR)에서 확장된 에어 갭(17)의 상부면(즉, 최고점)은 플로팅 게이트 전극(25)의 상부면과 터널 절연 패턴(22)의 상부면 사이에 위치할 수 있다.
공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 확장된 에어 갭(17)은 절연막 라이너(31)가 형성된 트렌치(13)의 바닥면 및 측벽과, 제 2 희생 패턴(45b)의 바닥면에 의해 정의될 수 있다. 실시예들에 따르면, 제 2 희생 패턴(45b)의 바닥면은 반도체 기판(10)의 상부면 아래에 위치할 수 있다. 즉, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 확장된 에어 갭(17)의 최고점은 반도체 기판(10)의 상부면 아래에 위치할 수 있다. 즉, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 확장된 에어 갭(17)의 최고점은, 메모리 셀 영역(MCR)에서 확장된 에어 갭(17)의 최고점보다 아래에 위치할 수 있다. 다시 말해, 메모리 셀 영역(MCR)에서 확장된 에어 갭(17)의 수직적 높이(H1)가 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 확장된 에어 갭(17)의 수직적 높이(H2)보다 클 수 있다.
보다 상세하게, 메모리 셀 영역(MCR)에서 확장된 에어 갭(17)은 도 16에 도시된 바와 같이, 블록킹 절연막(GI)의 제 2 유전막(53)을 노출시킬 수 있으며, 제 1 유전막(51)은 플로팅 게이트 전극들(25) 사이의 제 2 유전막(53) 아래에서 분리될 수 있다. 그리고, 플로팅 게이트 전극(25)의 하부 측벽에 라운드진 잔여 절연 패턴(45a)이 잔류할 수 있다. 이와 달리, 도 17에 도시된 것처럼, 메모리 셀 영역(MCR)에서 확장된 에어 갭(17)은 블록킹 절연막(GI)의 제 1 유전막(51)을 노출시키되, 확장된 에어 갭(17)에 노출된 제 1 유전막(51)의 일부분의 두께가 감소될 수 있다.
나아가, 도 15에 도시된 바와 같이, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 확장된 에어 갭(17)은 제 2 희생 패턴(45b) 아래에 위치하며, 제 2 희생 패턴(45b)의 하부면은 위로 볼록한 바닥면을 가질 수 있으며, 반도체 기판(10)의 상부면 아래에 위치할 수 있다. 그리고, 제 2 희생 패턴(45b)의 상부면은 반도체 기판(10)의 상부면 위에 위치할 수 있다.
플로팅 게이트 전극들(25) 사이에서 블록킹 절연막(GI)의 바닥면이 플로팅 게이트 전극(25)의 상부면보다 아래에 배치되므로, 플로팅 게이트 전극(25)과 컨트롤 게이트 전극(63) 간의 중첩되는 면적을 증가시킬 수 있다. 이에 따라, 플래시 메모리 장치의 동작시 컨트롤 게이트 전극(63)과 플로팅 게이트 전극(25) 간의 커플링 비(coupling ratio)를 향상시킬 수 있다. 또한, 공기로 채워지는 확장된 에어 갭(17)은 실리콘 산화막보다 유전율이 낮으므로, 메모리 셀 영역(MCR)에서 인접한 제 1 활성 영역들(ACT1) 간의 커플링 캐패시턴스를 줄일 수 있다. 이에 따라, 낸드형 플래시 메모리 장치에서 인접한 셀들 간의 전기적 간섭을 줄일 수 있다.
도 20 내지 도 28은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 I-I', II-II', III-III', 및 IV-IV' 선을 따라 자른 단면들이다.
도 20을 참조하면, 반도체 기판(10) 상에 활성 영역을 정의하기 위한 마스크 패턴(25)이 형성될 수 있다. 이 실시예에 따르면, 마스크 패턴(25)은 적층된 실리콘 산화막 패턴(25a) 및 실리콘 질화막 패턴(25b)을 포함할 수 있다. 이와 달리, 마스크 패턴(25)으로 포토레지스트막이 사용될 수도 있다.
반도체 기판(10)은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상의 실리콘막, 절연막 상의 실리콘 단결정막, 및 절연막 상의 폴리실리콘막을 구비하는 그룹에서 선택된 하나를 포함할 수 있다.
셀 어레이 영역의 반도체 기판(10)은, 도 5를 참조하여 설명한 것처럼, 공통 소스 영역(CSR), 비트라인 콘택 영역(DCR), 및 이들 사이의 메모리 셀 영역(MCR)을 포함할 수 있다. 나아가, 반도체 기판(10)은 제 1 도전형의 반도체 기판(10)일 수 있으며, 셀 어레이 영역의 반도체 기판(10)은 제 2 도전 형의 웰 불순물층(11n)과, 제 2 도전형의 웰 불순물층(11n) 내에 형성된 제 1 도전형의 포켓-웰 불순물층(11p)을 포함할 수 있다.
마스크 패턴(25)은, 도 5를 참조하여 설명한 것처럼, 메모리 셀 영역(MCR) 및 비트라인 콘택 영역(DCR)에서 제 1 방향으로 연장되는 제 1 마스크 패턴들과, 공통 소스 영역(CSR)에서 제 1 마스크 패턴들에 대해 수직하는 제 2 마스크 패턴을 포함할 수 있다.
도 21을 참조하면, 마스크 패턴들(25)을 식각 마스크로 이용하여 반도체 기판(10)에 활성 영역을 정의하는 트렌치들(13)을 형성한다.
트렌치들(13)은, 도 6을 참조하여 설명한 것처럼, 메모리 셀 영역(MCR) 및 비트라인 콘택 영역(DCR)에서 제 1 활성 영역들(ACT1)을 정의하며, 공통 소스 영역(CSR)에서 제 1 활성 영역들(ACT1)과 연결되는 제 2 활성 영역(ACT2)을 정의한다.
트렌치들(13)을 형성한 후, 트렌치들(13)의 내벽에 절연막 라이너(31)가 형성될 수 있다. 절연막 라이너(31)을 형성하는 것은, 산화막 라이너 및 질화막 라이너를 차례로 형성하는 것을 포함할 수 있다. 산화막 라이너는 트렌치(13) 형성을 위한 식각 공정에 의한 손상을 치유할 수 있다. 산화막 라이너는 반도체 기판(10)과 접촉하는 부분에서만 형성되고, 마스크 패턴들(25)의 측벽 상에는 형성되지 않을 수 있다.
도 22를 참조하면, 절연막 라이너(31) 상에 트렌치들(13) 채우는 제 1 희생막(33)이 형성될 수 있다.
제 1 희생막(33)은 마스크 패턴(25)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 또한, 제 1 희생막(33)은 스핀-온-코팅 방법을 이용하여 트렌치들(13)을 채우며 마스크 패턴들(25)을 덮도록 형성될 수 있다. 제 1 희생막(33)은 도 7을 설명한 것처럼, 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다.
계속해서, 도 7을 참조하여 설명한 것처럼, 제 1 희생막(33) 상에 희생 마스크 패턴(35)이 형성될 수 있다. 희생 마스크 패턴(35)은 메모리 셀 영역(MCR)의 제 1 희생막(33)을 덮으며, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 제 1 희생막(33)의 상면을 노출시킬 수 있다. 희생 마스크 패턴(35)은 제 1 희생막(33)과 동일한 식각 가스에 의해 식각될 수 있으며, 제 1 희생막(33) 식각시 1:1 내지 1:2의 식각 선택비를 갖는 물질로 형성될 수 있다.
도 23을 참조하면, 제 1 희생막(33) 및 희생 마스크 패턴(35)에 대한 이방성 식각공정을 수행하여 트렌치들(13) 내에 국소적으로 제 1 희생 패턴들(34)을 형성한다. 이 실시예에 따르면, 메모리 셀 영역(MCR)에서 제 1 희생 패턴(34)의 상부면이 반도체 기판(10)의 상부면 아래에 위치될 수 있다. 메모리 셀 영역(MCR)에서 식각량보다 소스 영역 및 비트라인 콘택 영역(DCR)에서 식각량이 많으므로, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 제 1 희생 패턴(34)의 상부면은, 메모리 셀 영역(MCR)에서 제 1 희생 패턴(34)의 상부면보다 아래에 위치할 수 있다.
이어서, 도 8을 참조하여 설명한 것처럼, 제 1 희생 패턴(34) 상에 다공성 절연막(41)을 형성한다. 다공성 절연막(41)은 제 1 희생 패턴(34)의 상부면 및 마스크 패턴(25)을 컨포말하게 덮을 수 있다. 다공성 절연막(41)은 복수 개의 기공들을 갖는 절연막일 수 있다. 다공성 절연막(41)은, 예를 들어 탄소를 함유한 실리콘 산화막을 형성하고 열처리하여 형성될 수 있다. 일 실시예에서, 다공성 절연막(41)은 p-SiCOH막일 수 있다. 다공성 절연막(41)은 5~50vol%의 기공도(porosity)를 가질 수 있다. 다공성 절연막(41)에서 기공들의 크기(예를 들면, 직경)는 수십 내지 수백 nm일 수 있다.
도 24를 참조하면, 도 9를 참조하여 설명한 것처럼, 다공성 절연막(41)을 통해 희생막을 제거하여 트렌치들(13) 내에 에어 갭(15)을 형성한다. 에어 갭(15)은 트렌치(13)의 바닥면, 트렌치(13)의 측벽 및 다공성 절연막(41)의 하부면에 의해 정의될 수 있다. 그리고, 트렌치(13) 내벽에 형성된 절연막 라이너가 에어 갭(15)에 노출될 수 있다.
공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 다공성 절연막(41)의 바닥면이, 메모리 셀 영역(MCR)에서 다공성 절연막(41)의 바다면보다 아래에 위치하므로, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 에어 갭(15)의 수직적 높이가 메모리 셀 영역(MCR)에서 에어 갭(15)의 수직적 높이보다 작을 수 있다.
에어 갭(15)을 형성한 후, 도 10을 참조하여 설명한 것처럼, 다공성 절연막(41) 상에 마스크 패턴들(25) 사이를 채우는 제 2 희생막(43)을 형성한다. 제 2 희생막(43)은 갭필 특성이 우수한 실리콘 산화막으로 형성될 수 있다.
계속해서, 도 11을 참조하여 설명한 것처럼, 다공성 절연막(41) 및 제 2 희생막(43)을 리세스시킨다. 이에 따라, 활성 영역들 사이에서 트렌치들(13)의 바닥면과 이격된 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)이 형성될 수 있다. 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)의 상부면은 마스크 패턴(25)의 상부면 보다 아래에 위치되며, 반도체 기판(10)의 상부면 보다 위에 배치될 수 있다.
다공성 절연 패턴(42) 및 제 2 희생 패턴(44)을 형성한 후, 마스크 패턴(25)을 제거하여 활성 영역을 노출시킨다. 이 때, 마스크 패턴들(25)에 인접한 절연막 라이너(31)의 일 부분은 제거될 수 있다.
도 25를 참조하면, 노출된 반도체 기판(10) 상에 데이터 저장막(DS) 및 게이트 도전막(61)을 차례로 적층한다.
데이터 저장막(DS)은 증착 공정을 이용하여 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)이 형성된 반도체 기판(10) 상에 컨포말하게 형성될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 순차적으로 적층된 터널 절연막(TIL), 전하 트랩 절연막(CTL), 및 블록킹 절연막(BLK)을 포함할 수 있다.
데이터 저장막(DS)이 전하 트랩 절연막(CTL)인 경우, 데이터 저장막(DS)에 저장되는 데이터는 포켓-웰 불순물층(11p)과 워드 라인들(WL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
터널 절연막(TIL)은 블록킹 절연막(BLK)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 예를 들어, 산화물, 질화물 또는 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다. 전하 트랩 절연막(CTL)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 그레인들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 터널 절연막(TIL)은 실리콘 산화막이고, 트랩 절연막(CTL)은 실리콘 질화막이고, 블록킹 절연막(BLK)은 알루미늄 산화막을 포함하는 절연막일 수 있다. 블록킹 절연막(BLK)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다.
게이트 도전막(61)은 데이터 저장막(DS) 상에 도전성 물질을 증착하여 형성될 수 있으며, 평탄화된 상부면을 가질 수 있다. 게이트 도전막(61)은 예를 들어, 금속(예를 들어, 텅스텐, 알루미늄, 티타늄, 탄탈륨 등), 도전성 금속 질화물(예를 들어, 질화 티타늄, 질화 탄탈륨 등), 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘 게르마늄 등), 및 금속 실리사이드막들 중에서 적어도 어느 하나를 포함할 수 있다.
도 26을 참조하면, 메모리 셀 영역(MCR)에서 활성 영역들을 가로지르는 게이트 전극들(63)이 형성될 수 있다.
상세하게, 게이트 전극을 형성하는 것은, 게이트 도전막(61) 상에 활성 영역을 가로지르는 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴(미도시)을 이용하여 데이터 저장막(DS) 및 게이트 도전막(61)을 차례로 이방성 식각하는 것을 포함할 수 있다.
게이트 전극들(63)을 형성하는 이방성 식각 공정에 의해 게이트 전극들(63) 사이에서 에어 갭(15)이 노출될 수 있다. 이 때, 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 제 2 희생 패턴(44)이 메모리 셀 영역(MCR)에서 제 2 희생 패턴(44)보다 두껍기 때문에, 게이트 전극들(63)을 형성시 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 에어 갭(15)이 노출되는 것은 방지될 수 있다. 그리고, 메모리 셀 영역(MCR)에 게이트 전극들(63)을 형성함에 따라 공통 소스 영역(CSR) 및 비트라인 콘택 영역(DCR)에서 활성 영역이 노출될 수 있다.
도 27을 참조하면, 다공성 절연막(41) 및 제 2 희생 패턴(44)을 제거하여 에어 갭(15)을 확장시킨다. 즉, 도 14를 참조하여 설명한 것처럼, 메모리 셀 영역(MCR)의 게이트 전극들 사이의 에어 갭(15)을 통해 식각액을 공급하여, 다공성 절연 패턴(42) 및 제 2 희생 패턴(44) 습식 식각 한다.
습식 식각 공정은 메모리 셀 영역(MCR)에서 데이터 저장막(DS)의 하부면이 노출될 때까지 수행될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)의 전하 트랩 절연막(CTL)이 식각 정지막으로 이용될 수 있다. 이와 같이, 메모리 셀 영역(MCR)의 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)을 제거함에 따라, 메모리 셀 영역(MCR)의 에어 갭(15)의 수직적 높이가 증가될 수 있다. 또한, 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)을 습식 식각함에 따라, 에어 갭(15)의 상부 모서리에 라운드진 잔여 절연 패턴(45a)이 잔류할 수 있다.
메모리 셀 영역(MCR)에서 데이터 저장막(DS)이 노출될 때, 비트라인 콘택 영역(DCR) 및 공통 소스 영역(CSR)에서는 제 2 희생 패턴의 일부(45b)가 잔류할 수 있다. 비트라인 콘택 영역(DCR) 및 공통 소스 영역(CSR)에서 잔류하는 제 2 희생 패턴(45b)은 라운드진 바닥면을 가질 수 있으며, 반도체 기판(10)의 상부면보다 아래에 바닥면이 위치할 수 있다.
도 28을 참조하면, 도 15를 참조하여 설명한 것처럼, 공통 소스 영역(CSR)의 제 2 활성 영역(ACT2) 내에 공통 소스 불순물 영역(71s)을 형성하고, 비트라인 콘택 영역(DCR)의 제 1 활성 영역들(ACT1) 내에 드레인 불순물 영역(71d)을 형성한다.
이어서, 게이트 전극들(63)이 형성된 반도체 기판(10) 상에 층간 절연막(81)이 형성될 수 있다. 층간 절연막(81)은 스텝 커버리지 특성이 낮은(poor) 층간 절연막(81)으로 또는/그리고 스텝 커버리지 특성이 낮은 공정을 이용하여 형성될 수 있다. 이에 따라, 층간 절연막(81)은 게이트 전극들 사이에서 에어 갭(15)을 가질 수 있다.
계속해서, 층간 절연막(81)을 관통하여 공통 소스 불순물 영역(71s)과 전기적으로 연결되는 공통 소스 라인(83s, CSL) 및 층간 절연막(81)을 관통하여 각 드레인 불순물 영역(71d)에 접속하는 비트라인 콘택 플러그들(83d)이 형성될 수 있다. 비트 라인 콘택 플러그들(83d)은 잔류하는 제 2 희생 패턴(44)들 사이에서 드레인 불순물 영역(71d)과 접속될 수 있다.
도 29는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 셀 어레이 영역(CAR) 및 주변 영역을 나타내는 평면도이다. 도 30 내지 도 41은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 29의 V-V', VI-VI', 및 VII-VII' 선을 따라 자른 단면들이다.
도 29 및 도 30을 참조하면, 반도체 기판(10)은 셀 어레이 영역(CAR), 웰 드라이브 영역(WDR), 및 주변 회로 영역(HVR)을 포함한다. 웰 드라이브 영역(WDR)은 셀 어레이 영역(CAR)의 둘레에 배치되며, 주변 회로 영역(HVR)은 웰 드라이브 영역(WDR) 둘레에 배치될 수 있다.
반도체 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택셜층(epitaxial layer)일 수 있다. 일 실시예에 따르면, 반도체 기판(10)은 제 1 도전형을 가질 수 있으며, 제 1 도전형의 웰 불순물층(11n), 및 제 1 도전형의 웰 불순물층(11n) 내의 제 2 도전형의 포켓-웰 불순층(11p)을 포함할 수 있다.
상세하게, 웰 불순물층(11n)은 셀 어레이 영역(CAR) 및 웰 드라이브 영역(WDR)의 반도체 기판(10) 내에 형성된다. 웰 불순물층(11n)은 제 1 도전형의 불순물을 반도체 기판(10) 내에 도핑하여 형성될 수 있다. 포켓-웰 불순층(11p)은 제 2 도전형의 불순물을 웰 불순물층(11n) 내에 도핑하여 형성될 수 있다. 포켓-웰 불순물층(11p)은 중심 부분 및 중심 부분 주변의 가장자리 부분을 포함한다. 일 실시예에서, 포켓 웰 불순물층(11n)의 중심 부분은 셀 어레이 영역(CAR)일 수 있으며, 가장자리 부분은 웰 드라이브 영역(WDR)일 수 있다.
일 실시예에서, 메모리 셀 어레이들은 셀 어레이 영역(CAR)의 포켓-웰 불순층 상에 형성될 수 있으며, 주변회로들(예를 들면, PMOS 및 NMOS 트랜지스터들)은 주변 회로 영역(HVR)의 반도체 기판(10) 상에 형성될 수 있다. 나아가, 셀 어레이 영역(CAR)의 반도체 기판(10)은 도 4 및 도 5를 참조하여 설명한 것처럼, 공통 소스 영역(CSR), 비트라인 콘택 영역(DCR), 및 이들 사이의 메모리 셀 영역(MCR)을 포함할 수 있다.
계속해서, 도 29 및 도 30을 참조하면, 셀 어레이 영역(CAR) 및 웰 드라이브 영역(WDR) 상에 터널 절연막(21)을 형성하고, 주변 회로 영역(HVR) 상에 게이트 절연막(21h)을 형성한다. 일 실시예에서, 주변 회로 영역(HVR)은 고전압 트랜지스터 영역일 수 있으며, 이에 따라, 게이트 절연막(21h)은 터널 절연막(21)보다 두껍게 형성될 수 있다.
일 실시예에 따르면, 게이트 절연막(21h)을 형성하는 것은 반도체 기판(10) 전면에 터널 절연막(21)을 형성하고, 셀 어레이 영역(CAR)을 덮는 마스크 패턴(미도시)을 형성한 후, 주변 회로 영역(HVR)에 게이트 절연막(21h) 형성 공정을 추가로 진행하여 터널 절연막(21)보다 두꺼운 게이트 절연막(21h)을 형성할 수 있다. 또한, 두께가 서로 다른 터널 절연막(21) 및 게이트 절연막(21h)은 다른 방법을 이용하여 형성될 수도 있다.
이어서, 터널 절연막(21) 및 게이트 절연막(21h) 상에 플로팅 게이트 도전막(23)을 형성한다. 플로팅 게이트 도전막(23)은 폴리실리콘막 또는 금속막을 증착하여 형성될 수 있으며, 폴리실리콘막을 증착하는 동안, 인(Phosphorus) 또는 붕소(Boron)과 같은 불순물(dopant)이 도우핑될 수 있다.
플로팅 게이트 도전막(23) 상에 활성 영역을 정의하기 위한 마스크 패턴이 형성될 수 있다. 마스크 패턴(25)은 도 5를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR) 및 웰 드라이브 영역(WDR)에서 제 1 방향으로 연장되는 제 1 마스크 패턴들과, 1 방향에 수직한 제 2 방향을 따라 연장되며 제 1 마스크 패턴들과 연결된 제 2 마스크 패턴을 포함할 수 있다. 이 실시예에 따르면, 웰 드라이브 영역(WDR)에서 제 2 마스크 패턴은 일부 제 1 마스크 패턴들과 연결될 수 있다. 나아가, 마스크 패턴(25)은 주변회로 영역의 플로팅 게이트 도전막(23)을 덮을 수 있다.
도 29 및 도 31을 참조하면, 셀 어레이 영역(CAR) 및 웰 드라이브 영역(WDR)에 활성 영역들(ACT1, ACT)을 정의하는 트렌치들(13)을 형성한다.
트렌치들(13)은 도 6을 참조하여 설명한 것처럼, 평면적 관점에서 라인 형태로 형성될 수 있으며, 수직적 관점에서 트렌치들(13)은 이방성 식각 공정의 특성에 의해 하부로 갈수록 폭이 좁아지는 측벽 프로파일을 가질 수 있다.
트렌치들(13)은 마스크 패턴들(25)을 식각 마스크로 이용하여 터널 절연막(21), 플로팅 게이트 도전막(23) 및 반도체 기판(10)을 이방성 식각하여 형성될 수 있다. 이방성 식각 공정을 이용하여 트렌치들(13)을 형성함에 따라, 반도체 기판(10)의 활성 영역(ACT1, ACT) 상에 터널 절연 패턴(22) 및 플로팅 게이트 패턴(24)이 형성될 수 있다.
트렌치들(13)을 형성하는 동안, 선폭이 작은 셀 어레이 영역(CAR)에서 마스크 패턴들(25)이 제거될 수 있으며, 웰 드라이브 영역(WDR)에서 마스크 패턴의 일부(26)가 잔류할 수 있다. 또한, 주변 회로 영역(HVR)에서 마스크 패턴들은 웰 드라이브 영역(WDR)에서 보다 두껍게 잔류할 수 있다. 이에 따라, 트렌치들(13)을 형성한 후, 영역들(CAR, WDR, HVR) 각각에서, 반도체 기판(10) 상의 구조물 높이가 서로 다를 수 있다. 한편, 다른 실시예에 따르면, 트렌치들(13)을 형성한 후, 플로팅 게이트 패턴(24) 상의 마스크 패턴은 별도의 공정을 통해 제거될 수도 있다.
이어서, 도 6을 참조하여 설명한 것처럼, 트렌치(13)의 내벽 및 플로팅 게이트 패턴(24)의 표면을 덮는 절연막 라이너(31)가 형성될 수 있다.
도 29 및 도 32를 참조하면, 트렌치들(13)을 채우는 제 1 희생막(33)을 형성한다. 제 1 희생막(33)은 플로팅 게이트 패턴(24)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제 1 희생막(33)은 도 7을 참조하여 설명한 것처럼, 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 다른 실시예에서, 희생막(36)은 포토레지스트 또는 비정질 실리콘으로 형성될 수도 있다.
스핀 온 코팅 방법에 의해 형성된 제 1 희생막(33)은 반도체 기판(10) 상의 구조물들의 높이 및 집적도에 따라 경사진 상면을 가질 수 있다. 상세하게, 주변 회로 영역(HVR)에서 제 1 희생막(33)의 상부면보다 셀 어레이 영역(CAR)에서 제 1 희생막(33)의 상부면이 아래에 위치할 수 있다. 즉, 라인 형태의 플로팅 게이트 패턴(24)들을 갖는 셀 어레이 영역(CAR)과 넓은 면적의 플로팅 게이트 패턴(24)을 갖는 주변 회로 영역(HVR) 상에서 제 1 희생막(33)의 두께가 다를 수 있다. 이러한 두께 차는 제 1 희생막(33)에 대한 후속 공정들의 불균일을 유발할 수 있다. 이에 따라, 제 1 희생막(33) 상에 희생 마스크 패턴(35)이 형성될 수 있다. 희생 마스크 패턴(35)은 셀 어레이 영역(CAR)의 제 1 희생막(33)을 덮으며, 웰 드라이브 영역(WDR)의 일부분과 주변회로 영역을 노출시킬 수 있다. 일 실시예에 따르면, 웰 드라이브 영역(WDR)에서 희생 마스크 패턴(35)은 라인 형태의 활성 영역들(ACT)을 덮으며, 라인 형태의 활성 영역들(ACT)이 연결된 부분(즉, 도 29의 PPAD 부분)을 국소적으로 노출시킬 수 있다. 이에 더하여, 희생 마스크 패턴(35)의 상부면은 주변 회로 영역(HVR)에서 제 1 희생막(33)의 상부면보다 위에 위치할 수 있다.
희생 마스크 패턴(35)은 도 7을 참조하여 설명한 것처럼, 제 1 희생막(33)과 동일한 식각 가스에 의해 식각될 수 있으며, 제 1 희생막(33) 식각시 1:1 내지 1:2의 식각 선택비를 갖는 물질로 형성될 수 있다. 즉, 희생 마스크 패턴(35)은 제 희생막을 식각시 함께 식각될 수 있다. 예를 들어, 희생 마스크 패턴(35)은 포토레지스트 또는 비정질 탄소막으로 형성될 수 있다.
도 29 및 도 33을 참조하면, 제 1 희생막(33) 및 희생 마스크 패턴(35)에 대한 이방성 식각공정을 수행하여 트렌치들(13) 내에 국소적으로 제 1 희생 패턴들(34)을 형성한다.
도 8을 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)에서는 희생 마스크 패턴(35)이 모두 제거된 후에 제 1 희생막(33)이 식각되므로, 희생 마스크 패턴(35)에 의해 노출된 웰 드라이브 영역(WDR) 및 주변 회로 영역(HVR)에서 제 1 희생막(33)의 식각량이, 셀 어레이 영역(CAR)에서 제 1 희생막(33)의 식각량보다 클 수 있다. 예를 들어, 제 1 희생막(33) 및 희생 마스크 패턴(35)을 이방성 식각할 때, 희생 마스크 패턴(35)의 식각 속도가 희생막의 식각 속도와 실질적으로 동일할 수 있다. 이에 따라, 웰 드라이브 영역(WDR)에서 제 1 희생 패턴(34)의 상부면이 메모리 셀 영역(MCR)에서 제 1 희생 패턴(34)의 상부면보다 아래에 위치할 수 있으며, 주변 회로 영역(HVR)에서 제 1 희생막(33)은 제거될 수 있다. 보다 상세하게, 셀 어레이 영역(CAR)에서 제 1 희생 패턴(34)의 상부면은 터널 절연 패턴의 상부면과 반도체 기판(10)의 상부면 사이에 배치될 수 있다. 그리고, 웰 드라이브 영역(WDR)에서 제 1 희생 패턴(34)의 상부면은 반도체 기판(10)의 상부면 아래에 배치될 수 있다.
계속해서, 도 8을 참조하여 설명한 것처럼, 제 1 희생 패턴(34) 상에 다공성 절연막(41)을 형성한다. 다공성 절연막(41)은 증착 공정에 의해 제 1 희생 패턴(34)의 상부면에서 플로팅 게이트 패턴(24)의 상부면으로 컨포말하게 연장될 수 있다.
다공성 절연막(41)은, 도 8을 참조하여 설명한 것처럼, 복수 개의 기공들을 갖는 절연막일 수 있다. 다공성 절연막(41)은 다공성의 저유전막일 수 있다. 다공성 절연막(41)은, 예를 들어 탄소를 함유한 실리콘 산화막을 형성하고 열처리하여 형성될 수 있다. 일 실시예에 따르면, 다공성 절연막(41)은 p-SiCOH막일 수 있다. 다공성 절연막(41)은 5~50vol%의 기공도(porosity)를 가질 수 있다. 다공성 절연막(41)에서 기공들의 크기(예를 들면, 직경)는 수십 내지 수백 nm일 수 있다.
도 29 및 도 34를 참조하면, 도 9를 참조하여 설명한 것처럼, 다공성 절연막(41)을 통해 제 1 희생 패턴(34)을 제거하여 트렌치들(13) 내에 에어 갭(15)을 형성한다. 에어 갭(15)은 트렌치(13)의 바닥면, 트렌치(13)의 측벽 및 다공성 절연막(41)의 하부면에 의해 정의될 수 있다. 그리고, 트렌치(13) 내벽에 형성된 절연막 라이너(31)가 에어 갭(15)에 노출될 수 있다.
이 실시예에서, 웰 드라이브 영역(WDR)에서 다공성 절연막(41)의 바닥면이, 셀 어레이 영역(CAR)에서 다공성 절연막(41)의 바다면보다 아래에 위치하므로, 웨 드라이브 영역에서 에어 갭(15)의 수직적 높이가 셀 어레이 영역(CAR)에서 에어 갭(15)의 수직적 높이보다 작을 수 있다.
에어 갭(15)을 형성한 후, 도 10을 참조하여 설명한 것처럼, 다공성 절연막(41) 상에 마스크 패턴들 사이를 채우는 제 2 희생막(43)을 형성한다. 제 2 희생막(43)은 갭필 특성이 우수한 실리콘 산화막으로 형성될 수 있다. 예를 들어, 제 2 희생막(43)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
도 29 및 도 35를 참조하면, 다공성 절연막(41) 상에 제 2 희생막(43)을 형성한 후, 주변 회로 영역(HVR)에 주변 트렌치들(13h)을 형성한다.
주변 트렌치들(13h)을 형성하는 것은, 제 2 희생막(43) 상에 셀 어레이 영역(CAR) 및 웰 드라이브 영역(WDR)을 덮으며, 주변 회로 영역(HVR)의 일부분들을 노출시키는 주변 마스크 패턴(미도시)을 형성하는 것, 주변 마스크 패턴을 이용하여 주변 회로 영역(HVR)의 반도체 기판(10)을 이방성 식각하는 것을 포함할 수 있다. 주변 트렌치들(13h)을 형성함에 따라, 주변 회로 영역(HVR)에 활성 영역이 정의될 수 있으며, 주변 도전 패턴(23h)이 형성될 수 있다.
일 실시예에 따르면, 주변 트렌치(13)는 셀 어레이 영역(CAR)의 트렌치(13)보다 깊게 형성될 수 있다. 다시 말해, 주변 트렌치(13)의 바닥면은 셀 어레이 영역(CAR)의 트렌치(13)의 바닥면보다 아래에 위치할 수 있다. 또한, 주변 트렌치(13)의 바닥면은 셀 어레이 영역(CAR)의 웰 불순물층(11n)보다 아래에 위치할 수 있다.
일 실시예에서, 셀 어레이 영역(CAR)에 트렌치들(13)을 형성한 후에 주변 트렌치(13h)를 형성하는 것을 예로 들어 설명하였으나, 주변 트렌치(13h)는 셀 어레이 영역(CAR)에 트렌치들(13)을 형성하기 전에 형성될 수도 있다.
도 29 및 도 36을 참조하면, 주변 트렌치(13) 내에 매립 절연막(50)을 형성한다.
매립 절연막(50)은, 주변 트렌치(13)를 채우도록 반도체 기판(10) 전면에 절연막을 형성하고, 플로팅 게이트 패턴(24) 및 주변 도전 패턴(23h)의 상부면이 노출되도록 매립 절연막(50)에 대한 평탄화 공정을 수행하여 형성될 수 있다.
매립 절연막(50)은 갭필 특성이 우수한 실리콘 산화막으로 형성될 수 있다. 예를 들어, 매립 절연막(50)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
도 29 및 도 37을 참조하면, 제 2 희생막(43) 및 다공성 절연막(41)을 리세스시켜 플로팅 게이트 패턴(24)의 측벽 일부분을 노출시킨다. 제 2 희생막(43) 및 다공성 절연막(41)의 상부면들은 등방성 또는 이방성 식각 공정에 의해 리세스될 수 있으며, 이에 따라, 활성 영역들 사이에서 트렌치들(13)의 바닥면과 이격된 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)이 형성될 수 있다. 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)의 상부면은 플로팅 게이트 패턴(24)의 상부면 보다 아래에 위치되며, 터널 절연 패턴(22)의 상부면 보다 위에 배치될 수 있다. 그리고, 다공성 절연 패턴(42)의 바닥면은 셀 어레이 영역(CAR)에서 보다 웰 드라이브 영역(WDR)에서 아래에 위치할 수 있다. 또한, 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)을 형성하는 동안 플로팅 게이트 패턴(24)의 상부 모서리들은 라운딩될 수 있다.
도 29 및 도 38을 참조하면, 반도체 기판(10) 전면에 블록킹 절연막(GI) 및 컨트롤 게이트 도전막(61)을 차례로 적층한다.
블록킹 절연막(GI)은 플로팅 게이트 패턴(24)들을 표면들을 컨포말하게 덮으며, 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)의 상면으로 연장될 수 있다. 블록킹 절연막(GI)은 터널 절연 패턴(22)보다 유전율이 큰 물질로 형성될 수 있다. 블록킹 절연막(GI)은, 도 12를 참조하여 설명한 것처럼, 차례로 적층된 제 1 유전막(51), 제 2 유전막(53), 및 제 3 유전막(55)을 포함할 수 있다. 여기서, 제 1 유전막(51)과 제 2 유전막(53)의 유전율이 서로 다를 수 있다. 예를 들어, 제 1 및 제 3 유전막(55)들은 실리콘 산화막을 형성될 수 있으며, 제 2 유전막(53)은 실리콘 질화막으로 형성될 수 있다.
컨트롤 게이트 도전막(61)은 도 12를 참조하여 설명한 것처럼, 블록킹 절연막(GI) 표면 상에 도전성 물질을 증착하여 형성될 수 있으며, 블록킹 절연막(GI) 상에서 플로팅 게이트 패턴(24)들 사이를 채울 수 있다.
한편, 이 실시예에 따르면, 컨트롤 게이트 도전막(61)을 형성하기 전에, 소정 영역들에서 블록킹 절연막(GI)의 일부를 제거하여 플로팅 게이트 패턴(24)의 일부를 노출시킬 수 있다. 즉, 주변 회로 영역(HVR)에서 주변 도전 패턴(23h)의 상부면 일부가 노출될 수 있다. 이에 따라, 주변 회로 영역(HVR)에서 컨트롤 게이트 도전막(61)이 주변 도전 패턴(23h)의 상면을 덮을 수 있다.
도 29 및 도 39를 참조하면, 컨트롤 게이트 도전막(61), 블록킹 절연막(GI) 및 플로팅 게이트 패턴(24)을 패터닝하여, 셀 어레이 영역(CAR)의 컨트롤 게이트 전극(63), 및 주변 회로 영역(HVR)의 주변 게이트 전극(63h)을 형성한다.
컨트롤 게이트 전극(63) 및 주변 게이트 전극(63h)을 형성하는 것은, 컨트롤 게이트 도전막(61) 상에 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴(미도시)을 이용하여 플로팅 게이트 패턴(24), 블록킹 절연막(GI) 및 컨트롤 게이트 도전막(61)을 차례로 이방성 식각하는 것을 포함할 수 있다. 여기서 마스크 패턴(미도시) 셀 어레이 영역(CAR)의 제 1 활성 영역들(ACT1)을 가로지를 수 있으며, 웰 드라이브 영역(WDR)의 컨트롤 게이트 도전막(61)을 노출시킬 수 있다.
이와 같이 셀 어레이 영역(CAR)에 컨트롤 게이트 전극(63)을 형성함과 동시에, 제 1 활성 영역(ACT1) 상에 플로팅 게이트 전극들(25)이 국소적으로 형성될 수 있다. 셀 어레이 영역(CAR)에서 컨트롤 게이트 전극(63)들을 형성하는 것은, 도 13을 참조하여 설명한 것처럼, 제 1 활성 영역들(ACT1)을 가로지르는 워드 라인들(WL), 공통 소스 영역(CSR)에서 제 1 활성 영역들(ACT1)을 가로지르며 제 2 활성 영역(ACT2)과 인접한 접지 선택 라인들(GSL), 비트라인 콘택 영역(DCR)에서 제 1 활성 영역들(ACT1)을 가로지르는 스트링 선택 라인들(SSL)을 형성하는 것을 포함한다.
그리고 주변 회로 영역(HVR)에서 주변 게이트 전극(63h)은 주변 도전 패턴(23h), 게이트간 절연 패턴(GI'), 및 상부 도전 패턴(63h)을 포함할 수 있다. 또한, 웰 드라이브 영역(WDR)에서 컨트롤 게이트 도전막(61) 및 플로팅 게이트 패턴(24)이 제거되어 활성 영역이 노출될 수 있다. 컨트롤 게이트 전극(63)들을 형성하기 위한 이방성 식각 공정시, 웰 드라이브 영역(WDR)에서 제 2 희생 패턴(44)이 셀 어레이 영역(CAR)에서 제 2 희생 패턴(44)보다 두껍기 때문에, 컨트롤 게이트 전극(63)들을 형성시 웰 드라이브 영역(WDR)에서 에어 갭(15)이 노출되는 것은 방지될 수 있다.
도 29 및 도 40을 참조하면, 다공성 절연막(41) 및 제 2 희생 패턴(44)을 제거하여 에어갭을 확장시킨다.
상세하게, 도 14를 참조하여 설명한 것처럼, 컨트롤 게이트 전극(63)들 사이에 노출된 에어 갭(15)을 통해 식각액을 공급하여 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)의 하부면부터 습식 식각 공정이 수행될 수 있다. 습식 식각 공정은 셀 어레이 영역(CAR)에서 블록킹 절연막(GI)의 하부면이 노출될 때까지 수행될 수 있다. 이와 같이, 셀 어레이 영역(CAR)의 다공성 절연 패턴(42) 및 제 2 희생 패턴(44)을 제거함에 따라, 에어 갭(15)의 수직적 높이가 증가되므로, 제 1 활성 영역들(ACT1) 사이에 확장된 에어 갭(17)이 형성될 수 있다. 확장된 에어 갭(17)에 제 1 활성 영역들(ACT1) 사이에서 블록킹 절연막(GI)이 노출될 수 있으며, 확장된 에어 갭(17)을 형성시 블록킹 절연막(GI)의 일부분이 식각될 수 있다. 예를 들어, 도 16을 참조하여 설명한 것처럼, 확장된 에어 갭(17)에 블록킹 절연막(GI)의 제 2 유전막(53)이 노출될 수 있다. 또한, 플로팅 게이트 전극(25)의 하부 측벽에 라운드진 잔여 절연 패턴(45a)이 잔류할 수 있다.
이러한 습식 식각 공정이 수행될 때, 웰 드라이브 영역(WDR)의 제 2 희생 패턴(44)이 셀 어레이 영역(CAR)에서 제 2 희생 패턴(44)보다 두껍기 때문에, 웰 드라이브 영역(WDR)의 제 2 희생 패턴 일부(45b)가 잔류할 수 있다. 웰 드라이브 영역(WDR)에서 잔류하는 제 2 희생 패턴(45b)은 라운드진 바닥면을 가질 수 있으며, 반도체 기판(10)의 상부면보다 아래에 바닥면이 위치할 수 있다. 즉, 셀 어레이 영역(CAR)에서 확장된 에어 갭(17)의 수직적 높이(H1)와, 웰 드라이브 영역(WDR)에서 확장된 에어 갭(17)의 수직적 높이(H2)가 다를 수 있다.
도 29 및 도 41을 참조하면, 웰 드라이브 영역(WDR)의 포켓-웰 불순물층(11p) 내에 제 1 웰 픽업(pick-up) 영역(71p)이 형성될 수 있다. 그리고, 웰 드라이브 영역(WDR)의 웰 불순물층(11n) 내에 제 2 웰 픽업 영역이 형성될 수 있다. 또한, 주변 회로 영역(HVR)의 주변 게이트 전극(63h)들 양측에 소스/드레인 불순물 영역(미도시)이 형성될 수 있다.
제 1 웰 픽업 영역(71p)은 포켓-웰 불순물층(11p)과 제 1 웰 콘택 플러그(83p)가 접촉되는 영역에 국소적으로 형성될 수 있다. 제 1 웰 픽업 영역(71p)은 포켓-웰 불순물층(11p)과 동일한 제 1 도전형의 불순물을 이온주입하여 형성될 수 있으며, 제 1 웰 픽업 영역(71p)의 불순물 농도가 포켓-웰 불순물층(11p)의 불순물 농도보다 높을 수 있다.
제 2 웰 픽업 영역은 웰 불순물층(11n)과 제 2 웰 콘택 플러그(NPAD)가 접촉되는 영역에 국소적으로 형성될 수 있다. 제 2 웰 픽업 영역은 웰 불순물층(11n)과 동일한 제 2 도전형의 불순물을 이온주입하여 형성될 수 있으며, 제 2 웰 픽업 영역의 불순물 농도가 웰 불순물층(11n)의 불순물 농도보다 높을 수 있다.
이어서, 컨트롤 게이트 전극(63)들이 형성된 반도체 기판(10) 상에 층간 절연막(81)이 형성될 수 있다. 층간 절연막(81)은 플로팅 게이트 전극(25), 블록킹 절연막(GI) 및 컨트롤 게이트 전극(63)으로 구성된 게이트 구조체들 및 주변 게이트 전극(63h)을 덮을 수 있다.
계속해서, 도 29 및 도 41을 참조하면, 웰 드라이브 영역(WDR)에 제 1 웰 콘택 플러그들(83p) 및 제 2 웰 콘택 플러그들(83n)이 형성될 수 있다.
제 1 웰 콘택 플러그들(83p)은 제 1 웰 픽업 영역과 전기적으로 연결될 수 있으며, 제 2 웰 콘택 플러그들(83n)은 제 2 웰 픽업 영역과 전기적으로 연결될 수 있다. 제 1 웰 콘택 패드(PPAD) 및 제 1 웰 콘택 플러그들(83p)을 통해 제 1 웰 픽업 영역에 소정 전압이 인가될 수 있다. 이에 따라, 포켓-웰 불순물층(11p)에 전압을 균일하게 제공하여 반도체 메모리 장치의 동작 오류를 방지할 수 있다. 또한, 제 2 웰 콘택 패드(NPAD) 및 제 2 웰 콘택 플러그들(83n)을 통해 제 2 웰 픽업 영역에 소정 전압이 인가될 수 있다. 이에 따라, 웰 불순물층(11n)에 소정 전압이 인가될 수 있다.
제 1 웰 콘택 플러그들(83p) 및 제 2 웰 콘택 플러그들(83n)은 층간 절연막(81)에 콘택 홀들을 형성한 후, 콘택 홀들 내에 도전 물질을 채워 형성될 수 있다. 여기서, 웰 드라이브 영역(WDR)에서 콘택 홀들을 형성할 때, 확장된 에어 갭(17)들 상부에 제 2 희생 패턴(44)이 잔류하고 있으므로, 콘택 홀에 확장된 에어 갭(17)이 노출되는 것이 방지될 수 있다.
도 42는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 42를 참조하면, 도 30 내지 도 41을 참조하여 설명한 것처럼, 반도체 기판(10)은 셀 어레이 영역(CAR), 웰 드라이브 영역(WDR), 및 주변 회로 영역(HVR)을 포함한다. 반도체 기판(10)은 셀 어레이 영역(CAR), 웰 드라이브 영역(WDR)에서 제 1 도전형의 웰 불순물층(11n)과 제 2 도전형의 포켓-웰 불순물층(11p)을 포함한다.
셀 어레이 영역(CAR) 및 웰 드라이브 영역(WDR)의 반도체 기판(10)에 활성 영역들(ACT1, ACT)을 정의하는 트렌치들(13)이 형성될 수 있으며, 주변 회로 영역(HVR)의 반도체 기판(10)에 주변 트렌치들(13h)이 형성될 수 있다.
일 실시예에 따르면, 트렌치들(13)은 제 1 방향으로 연장되는 라인 형상의 제 1 활성 영역들(ACT1)과, 제 1 방향에 수직한 제 2 방향(도 4의 y축 방향)을 따라 연장되며 제 2 활성 영역(ACT2)을 정의할 수 있다. 그리고, 주변 트렌치(13)는 셀 어레이 영역(CAR)의 트렌치(13)보다 깊게 형성될 수 있다. 다시 말해, 주변 트렌치(13)의 바닥면은 셀 어레이 영역(CAR)의 트렌치(13)의 바닥면보다 아래에 위치할 수 있다. 또한, 주변 트렌치(13)의 바닥면은 셀 어레이 영역(CAR)의 웰 불순물층(11n)보다 아래에 위치할 수 있다.
도 19를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)의 제 1 활성 영역들(ACT1) 상에 게이트 구조체가 배치될 수 있다. 게이트 구조체는 차례로 적층된 터널 절연 패턴(22), 플로팅 게이트 전극(25), 블록킹 절연막(GI) 및 컨트롤 게이트 전극(63)을 포함한다.
일 실시예에 따르면, 셀 어레이 영역(CAR) 및 웰 드라이브 영역(WDR) 트렌치(13) 내에 확장된 에어 갭(17)을 가질 수 있다.
상세하게, 셀 어레이 영역(CAR)에서 확장된 에어 갭(17)은 제 1 활성 영역들(ACT1) 사이 및 플로팅 게이트 전극들(25) 사이에 정의될 수 있다. 셀 어레이 영역(CAR)에서 확장된 에어 갭(17)은 절연막 라이너(31)가 형성된 트렌치(13)의 바닥면 및 측벽과, 블록킹 절연막(GI)의 바닥면에 의해 정의될 수 있다. 일 실시예에 따르면, 블록킹 절연막(GI)의 바닥면과 트렌치(13) 바닥부 사이의 수직적 거리에 의해 확장된 에어 갭(17)의 수직적 높이가 달라질 수 있으며, 셀 어레이 영역(CAR)에서 확장된 에어 갭(17)의 상부면(즉, 최고점)은 플로팅 게이트 전극(25)의 상부면과 터널 절연 패턴(22)의 상부면 사이에 위치할 수 있다.
웰 드라이브 영역(WDR)에서 확장된 에어 갭(17)은 절연막 라이너(31)가 형성된 트렌치(13)의 바닥면 및 측벽과, 제 2 희생 패턴(45b)의 바닥면에 의해 정의될 수 있다. 웰 드라이브 영역(WDR)에서 확장된 에어 갭(17)은 제 2 희생 패턴(45b) 아래에 위치하며, 제 2 희생 패턴(45b)의 하부면은 위로 볼록한 바닥면을 가질 수 있으며, 반도체 기판(10)의 상부면 아래에 위치할 수 있다. 그리고, 제 2 희생 패턴(45b)의 상부면은 반도체 기판(10)의 상부면 위에 위치할 수 있다.
웰 드라이브 영역(WDR)에서 확장된 에어 갭(17)의 최고점은 반도체 기판(10)의 상부면 아래에 위치할 수 있다. 즉, 웰 드라이브 영역(WDR)에서 확장된 에어 갭(17)의 최고점은, 셀 어레이 영역(CAR)에서 확장된 에어 갭(17)의 최고점보다 아래에 위치할 수 있다. 다시 말해, 셀 어레이 영역(CAR)에서 확장된 에어 갭(17)의 수직적 높이(H1)가 웰 드라이브 영역(WDR)에서 확장된 에어 갭(17)의 수직적 높이(H3)보다 클 수 있다.
나아가 이 실시예에 따르면, 주변 회로 영역(HVR)의 주변 트렌치(13h) 내에 확장된 에어 갭(17)이 형성될 수 있다. 주변 트렌치(13h) 내의 확장된 에어 갭(17)은 주변 트렌치(13h)의 바닥면과 이격되며, 반도체 기판(10)의 상부면 아래에 위치하는 라운드진 바닥면을 갖는 잔여 절연 패턴(45h) 아래에 형성될 수 있다. 웰 드라이브 영역(WDR)의 트렌치들(13)과 주변 회로 영역(HVR)의 주변 트렌치(13h)의 깊이가 서로 다르므로, 주변 트렌치 내(13h)의 확장된 에어 갭(17)의 수직적 높이(H4)는 웰 드라이브 영역(WDR)의 트렌치(13) 내 확장된 에어 갭(17)의 수직적 높이(H3)보다 클 수 있다.
보다 상세하게, 셀 어레이 영역(CAR)에서 확장된 에어 갭(17)의 최저점은 주변 회로 영역(HVR)에서 확장된 에어 갭(17)의 최저점보다 위에 위치할 수 있다. 셀 어레이 영역(CAR)에서 확장된 에어 갭(17)의 최고점은 주변 회로 영역(HVR)에서 확장된 에어 갭(17)의 최고점보다 위에 위치할 수 있다. 이에 더하여, 셀 어레이 영역(CAR)에서 확장된 에어 갭(17)의 최고점은 플로팅 게이트 전극(25)의 상부면과 터널 절연 패턴(22)의 상부면 사이에 위치할 수 있다. 그리고, 주변 회로 영역(HVR)에서 확장된 에어 갭(17)의 최고점은 반도체 기판(10)의 상부면 아래에 위치할 수 있다. 나아가, 주변 회로 영역(HVR)의 잔여 절연 패턴(45h)의 바닥면이 웰 드라이브 영역(WDR)의 잔여 희생 패턴(45b)의 바닥면보다 아래에 배치될 수도 있다.
이와 같이, 도 42에 도시된 실시예에 따르면, 도 32를 참조하여 설명한 셀 어레이 영역(CAR) 및 웰 드라이브 영역(WDR)의 트렌치들(13)에 제 1 희생막(33)을 채우는 공정 전에, 도 35를 참조하여 설명한 주변 트렌치(13h)를 형성하는 공정이 먼저 수행될 수 있다. 이에 따라, 도 33을 참조하여 설명한 것처럼 셀 어레이 영역(CAR) 및 웰 드라이브 영역(WDR)의 트렌치들(33)에 제 1 희생 패턴들(34)을 형성할 때, 주변 회로 영역(HVR)의 주변 트렌치(13h)에도 제 1 희생 패턴이 형성될 수 있다. 여기서, 주변 트렌치(13h)에 형성되는 제 1 희생 패턴은 웰 드라이브 영역(WDR)의 제 1 희생 패턴(34)과 유사하게, 반도체 기판(10)의 상부면 아래에 위치하는 바닥면을 가질 수 있다.
또한, 도 34를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR) 및 웰 드라이브 영역(WDR)의 트렌치들(13)에 에어 갭(15)을 형성할 때 주변 트렌치(13h)에도 에어 갭(15)이 형성될 수 있다. 또한, 도 40을 참조하여 설명한 것처럼, 셀 어레이 영역(CAR) 및 웰 드라이브 영역(WDR)의 트렌치들(13)에 확장된 에어 갭(17)을 형성할 때 주변 트렌치(13h)에도 확장된 에어 갭(17)이 형성될 수 있다. 즉, 주변 트렌치(13h)의 바닥면과 이격되며, 반도체 기판(10)의 상부면 아래에 위치하는 라운드진 바닥면을 갖는 잔여 희생 패턴(45h)이 형성될 수 있다.
도 43은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 43을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 반도체 메모리 장치는 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 44는 본 발명의 실시예들에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 44를 참조하면, 대용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 45는 본 발명의 실시예들에 따른 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 45를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 장치(1310)가 장착된다. 플래시 메모리 장치(1310)는 상술된 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 제 1 영역에서 활성영역들을 정의하는 제 1 트렌치, 및 상기 제 1 트렌치로부터 연장되어 상기 제 1 영역 주변의 제 2 영역에 형성된 제 2 트렌치를 포함하는 반도체 기판;
상기 제 1 영역에서 상기 활성 영역들을 가로지르는 게이트 전극;
상기 게이트 전극과 상기 활성 영역들 사이에 배치된 전하 저장 패턴;
상기 게이트 전극과 상기 전하 저장 패턴 사이에서 상기 제 1 트렌치 상으로 연장되어 상기 제 1 트렌치 내에 제 1 에어 갭을 정의하는 블록킹 절연막; 및
상기 제 2 트렌치의 바닥면과 이격되어 상기 제 2 트렌치 내에 제 2 에어 갭을 정의하는 절연 패턴을 포함하되,
상기 제 1 및 제 2 트렌치들은 일 방향으로 연장되며 동일한 깊이를 갖되, 상기 제 1 에어 갭의 수직적 높이가 상기 제 2 에어 갭의 수직적 높이보다 큰 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 에어 갭의 최고점은 상기 전하 저장 패턴의 바닥면과 상기 전하 저장 패턴의 상부면 사이에 위치하고,
상기 제 2 에어 갭의 최고점은 상기 반도체 기판의 상부면 아래에 위치하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 블록킹 절연막은 상기 전하 저장 패턴의 상부면 및 상부 측벽을 컨포말하게 덮으며,
상기 제 1 트렌치 상에서 상기 블록킹 절연막의 바닥면은 상기 전하 저장 패턴의 바닥면과 상기 전하 저장 패턴의 상부면 사이에 위치하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 블록킹 절연막은 상기 전하 저장 패턴 상부면에서보다 상기 제 1 트렌치 상에서 얇은 두께를 갖는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 절연 패턴은 상기 반도체 기판의 상부면 위에 위치하는 상부면과 상기 반도체 기판의 상부면 아래에 라운드진 바닥면을 갖는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 영역에서 상기 제 2 트렌치에 인접하게 배치되며, 상기 반도체 기판과 접속되는 콘택 플러그를 더 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 반도체 기판은 제 1 도전형을 가지며, 상기 반도체 기판 내에 형성된 제 2 도전형의 웰 불순물층과, 상기 웰 불순물층 내에 형성된 제 1 도전형의 포켓-웰 불순물층을 포함하되,
상기 제 1 트렌치는 상기 포켓-웰 불순물층의 중심 부분에 배치되고, 상기 제 2 트렌치는 상기 포켓-웰 불순물층의 가장자리 부분에 형성되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 반도체 기판은 상기 제 2 영역에 형성되고, 상기 제 2 트렌치의 바닥면보다 아래에 바닥면을 갖는 제 3 트렌치를 포함하되,
상기 제 3 트렌치의 바닥면과 이격되어 상기 제 3 트렌치 내에 제 3 에어 갭을 정의하는 주변 절연 패턴을 더 포함하는 반도체 메모리 장치. - 활성 영역들을 정의하는 트렌치를 갖는 반도체 기판;
상기 활성 영역들 및 상기 트렌치를 가로지르는 게이트 전극;
상기 게이트 전극과 상기 활성 영역들 사이의 전하 저장 패턴;
상기 전하 저장 패턴과 상기 게이트 전극 사이에서 상기 트렌치 상으로 연장되는 블록킹 절연막; 및
상기 블록킹 절연막 아래의 상기 트렌치 내에 제공되는 에어 갭을 포함하되,
상기 에어 갭의 최고점은 상기 전하 저장 패턴의 상부면과 상기 전하 저장 패턴의 하부면 사이에 위치하며, 상기 에어 갭에 상기 블록킹 절연막의 일부가 노출되고,
상기 블록킹 절연막은 상기 전하 저장 패턴의 상부면 및 측벽 일부를 컨포말하게 덮되,
상기 블록킹 절연막은 상기 전하 저장 패턴 상부면에서보다 상기 트렌치 상에서 얇은 두께를 갖는 반도체 메모리 장치. - 제 1 방향으로 나란히 연장되는 복수의 제 1 활성영역들 및 상기 제 1 방향과 수직한 제 2 방향을 따라 연장되어 상기 복수의 제 1 활성영역들과 교차하는 제 2 활성영역을 정의하는 트렌치를 갖는 반도체 기판;
상기 제 2 활성영역 내에 형성되고 상기 제 2 방향을 따라 연장된 공통 소스;
상기 복수의 제 1 활성영역들 내에 각각 형성된 복수의 드레인들;
상기 공통 소스와 상기 드레인들 사이에서 상기 제 1 활성 영역들을 가로지르는 게이트 라인들;
상기 게이트 라인들과 상기 제 1 활성 영역들 사이에 개재된 전하 저장 패턴들; 및
상기 제 1 방향으로 연장되며 상기 트렌치의 바닥면과 상기 게이트 라인들 사이에 제공되는 에어 갭을 포함하되,
상기 공통 소스 및 상기 드레인들에 인접한 영역에서 상기 에어 갭의 수직적 높이가 상기 전하 저장 패턴들 사이에서 상기 에어 갭의 수직적 높이보다 작은 반도체 메모리 장치. - 삭제
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