JP2012160567A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板10内に形成された素子領域10Aと、素子領域10A上に形成された第1のゲート絶縁膜14と、第1のゲート絶縁膜14上に形成された第1のゲート電極15と、第1のゲート電極15上に形成され、開口を有するゲート間絶縁膜16と、ゲート間絶縁膜16上に形成され、開口を介して第1のゲート電極15と接する第2のゲート電極12と、素子領域10A、第1のゲート絶縁膜14および第1のゲート電極15によって形成された積層構造を囲む素子分離領域11とを備える。素子領域10Aの側面、第1のゲート絶縁膜14の側面及び第1のゲート電極15の側面と、素子分離領域11との間には空隙18Aが形成されている。
【選択図】図3
Description
図1は、実施形態のNAND型フラッシュメモリのレイアウト図である。
図2は、実施形態のNAND型フラッシュメモリにおける周辺回路部が含む周辺トランジスタの平面図である。
素子分離絶縁領域内には、絶縁膜などの埋め込み材による固定電荷や製造工程中のチャージが蓄積されている。このため、これらの電荷が起因して周辺トランジスタの素子領域(アクティブエリア)端部で閾値が低くなり、オフリーク電流が増加する。さらに、トランジスタのチャネル幅サイズを小さくすることにより、素子領域端部の影響が顕著になる。
図2に示したような隣接トランジスタ素子同士互いにひとつのゲート電極12を共有する構造においては素子分離絶縁領域11上にゲート電極12が存在する。このような構造においては、ゲート電極12とゲート間絶縁膜16及び素子分離絶縁領域11内の絶縁膜と半導体基板10において擬似的なMOSトランジスタ構造と考えることができる。このような構造において、ゲート電極12に電圧が印加されるとゲート電極による電位により、半導体基板10に反転層が形成される。上記構造においてはこの反転層を経由した隣接素子間リーク電流(フィールド反転リーク)が発生することが懸念される。
図7は、実施形態のNAND型フラッシュメモリにおけるメモリセル部の平面図である。
実施形態のNAND型フラッシュメモリの製造方法として、周辺トランジスタとメモリセル部の製造方法について説明する。
図10〜図15は、NAND型フラッシュメモリにおける周辺トランジスタの製造方法を示す断面図である。図10、図11及び図12は、図2中のA−A線に沿った断面であり、図2図13、図14及び図15は、図2中のC−C線に沿った断面である。
図16、図17及び図18は、NAND型フラッシュメモリにおけるメモリセル部の製造方法を示す断面図である。図16(a)、図17(a)、及び図18(a)は、図7中のD−D線に沿った断面図であり、図16(b)、図17(b)、及び図18(b)は、図7中のE−E線に沿った断面図である。
Claims (6)
- 半導体基板内に形成された第1の素子領域と、
前記第1の素子領域上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
前記第1のゲート電極上に形成され、開口を有する第1のゲート間絶縁膜と、
前記第1のゲート間絶縁膜上に形成され、前記開口を介して前記第1のゲート電極と接する第2のゲート電極と、
前記第1の素子領域、前記第1のゲート絶縁膜および前記第1のゲート電極によって形成された積層構造を囲む第1の素子分離領域と、を具備し、
前記第1の素子領域の側面、前記第1のゲート絶縁膜の側面及び前記第1のゲート電極の側面と、前記第1の素子分離領域との間には第1の空隙が形成されていることを特徴とする不揮発性半導体記憶装置。 - 前記第1の素子分離領域の上方には前記第2のゲート電極が配置され、前記第1の素子分離領域と前記第2のゲート電極との間には第2の空隙が形成されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記半導体基板内に形成された複数の第2の素子領域と、
前記第2の素子領域上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に形成された第2のゲート間絶縁膜と、
前記第2のゲート間絶縁膜上に形成された制御ゲート電極と、
前記複数の第2の素子領域に挟まれ、第3の空隙を有する第2の素子分離領域と、
をさらに具備することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記第1の空隙の深さは、前記第1の素子分離領域の底面より浅いことを特徴とする請求項1ないし3のいずれか一項に記載の不揮発性半導体記憶装置。
- 半導体基板上に、ゲート絶縁膜、第1のゲート電極を順に積層する工程と、
前記半導体基板、前記ゲート絶縁膜および前記第1のゲート電極を加工することで、前記半導体基板に素子領域を形成する工程と、
前記素子領域、前記ゲート絶縁膜および前記第1のゲート電極を囲む素子分離領域を形成する工程と、
前記第1のゲート電極および前記素子分離領域上に、ゲート間絶縁膜及び第2のゲート電極を順に形成する工程と、
前記第2のゲート電極の下方に位置し、前記第1の素子領域の側面上、前記ゲート絶縁膜の側面上及び前記第1のゲート電極の側面上の前記素子分離領域をエッチングし、前記第1の素子領域の側面、前記ゲート絶縁膜の側面及び前記第1のゲート電極の側面と、前記素子分離領域との間に空隙を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記空隙を形成する工程において、前記素子分離領域の表面を前記素子領域の表面より低くすることを特徴とする請求項5に記載の不揮発性半導体記憶装置の製造方法。
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