KR20180073426A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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KR20180073426A
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타츠요시 미하라
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 반도체 장치의 제조 수율을 향상시킨다.
[해결수단] 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MC)을 형성하고, 그것들을 덮도록 층간 절연막(IL1)을 형성하고 나서, 층간 절연막(IL1)을 연마하여 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MC)을 노출시킨다. 그 후, 더미 제어 게이트 전극(DG)을 에칭에 의해 제거하고 나서, 더미 제어 게이트 전극(DG)이 제거된 영역인 홈 내에, 제어 게이트 전극을 형성한다. 더미 제어 게이트 전극(DG)은, 논 도프 또는 n형 실리콘막으로 이루어지며, 메모리 게이트 전극(MG)은, p형 실리콘막으로 이루어진다. 더미 제어 게이트 전극(DG)을 제거하는 공정에서는, 더미 제어 게이트 전극(DG)과 메모리 게이트 전극(MG)이 노출된 상태에서, 더미 제어 게이트 전극(DG)에 비해 메모리 게이트 전극(MG)이 에칭되기 어려운 조건에서 에칭을 행하여, 더미 제어 게이트 전극(DG)을 제거한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 예를 들면, 불휘발성 메모리를 구비하는 반도체 장치의 제조 방법 및 반도체 장치에 알맞게 이용할 수 있는 것이다.
전기적으로 기입·소거가 가능한 불휘발성 반도체 기억 장치로서, EEPROM(Electrically Erasable and Programmable Read Only Memory)이 널리 사용되고 있다. 현재 널리 이용되고 있는 플래시 메모리로 대표되는 이들 기억 장치는, MISFET의 게이트 전극 하에, 산화막으로 둘러싸인 도전성의 부유 게이트 전극 또는 트랩성 절연막을 갖고 있으며, 부유 게이트 또는 트랩성 절연막에서의 전하 축적 상태를 기억 정보로 하여, 그것을 트랜지스터의 문턱 값으로서 판독하는 것이다. 이 트랩성 절연막이란, 전하가 축적 가능한 절연막을 말하며, 일 예로서, 질화실리콘막 등을 들 수 있다. 이러한 전하 축적 영역에의 전하의 주입·방출에 의해서 MISFET의 문턱 값을 시프트시켜 기억 소자로서 동작시킨다. 이 플래시 메모리로서는, MONOS(Metal―Oxide―Nitride―Oxide―Semiconductor)막을 이용한 스플릿 게이트형 셀이 있다.
또한, 동작 속도가 빠르고, 누설 전류 및 소비 전력의 저감, 및, 미세화가 가능한 전계 효과 트랜지스터로서, 핀형 트랜지스터(FINFET:Fin Field Effect Transistor)가 알려져 있다. 핀형 트랜지스터는, 예를 들면, 기판 상에 돌출하는 판상(벽 모양)의 반도체층의 패턴을 채널층으로서 가지며, 해당 패턴 위를 걸치도록 형성된 게이트 전극을 가지는 반도체 소자이다.
일본 특개2006―41354호 공보(특허문헌 1), 일본 특개2015―162621호 공보(특허문헌 2) 및 미국 특허 제8536007호 명세서(특허문헌 3)에는, 불휘발성 반도체 기억 장치에 관한 기술이 기재되어 있다.
[특허문헌 1] 일본 특개2006―41354호 공보 [특허문헌 2] 일본 특개2015―162621호 공보 [특허문헌 3] 미국 특허 제8536007호 명세서
불휘발성 메모리를 가지는 반도체 장치에 있어서, 반도체 장치의 제조 비용을 저감시키는 것이 바람직하다. 또는, 반도체 장치의 신뢰성을 향상시키는 것이 바람직하다. 혹은, 반도체 장치의 제조 비용을 저감시키고, 또한, 반도체 장치의 신뢰성을 향상시키는 것이 바람직하다.
그 밖의 과제와 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
일 실시 형태에 따르면, 반도체 장치의 제조 방법은, 반도체 기판 상에 제1 절연막을 통해 더미 게이트 전극을 형성하는 공정과, 상기 더미 게이트 전극과 이웃하도록, 상기 반도체 기판 상에, 내부에 전하 축적부를 갖는 제2 절연막을 통해, 불휘발성 메모리의 메모리 셀용의 제1 게이트 전극을 형성하는 공정을 가진다. 반도체 장치의 제조 방법은, 상기 더미 게이트 전극 및 상기 제1 게이트 전극을 덮도록 제1 층간 절연막을 형성하는 공정과, 상기 제1 층간 절연막을 연마하여 상기 더미 게이트 전극 및 상기 제1 게이트 전극을 노출시키는 공정과, 상기 더미 게이트 전극을 에칭에 의해 제거하는 공정을 더 가진다. 반도체 장치의 제조 방법은, 상기 더미 게이트 전극이 제거된 영역인 제1 홈 내에 상기 메모리 셀용의 제2 게이트 전극을 형성하는 공정을 더 가진다. 상기 더미 게이트 전극은, 논 도프 또는 n형의 실리콘막으로 이루어지며, 상기 제1 게이트 전극은 p형의 실리콘막으로 이루어지고, 상기 더미 게이트 전극을 제거하는 공정에서는, 상기 더미 게이트 전극과 상기 제1 게이트 전극이 노출된 상태에서, 상기 더미 게이트 전극에 비해 상기 제1 게이트 전극이 에칭되기 어려운 조건으로 에칭을 행하여, 상기 더미 게이트 전극을 제거한다.
일 실시 형태에 따르면, 반도체 장치의 제조 비용을 저감시킬 수 있다. 또는, 반도체 장치의 신뢰성을 향상시킬 수 있다. 혹은, 반도체 장치의 제조 비용을 저감시키고, 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다.
[도 1] 일 실시 형태의 반도체 장치의 요부 평면도이다.
[도 2] 일 실시 형태의 반도체 장치의 요부 사시도이다.
[도 3] 일 실시 형태의 반도체 장치의 요부 단면도이다.
[도 4] 일 실시 형태의 반도체 장치의 요부 단면도이다.
[도 5] 일 실시 형태의 반도체 장치의 요부 단면도이다.
[도 6] 일 실시 형태의 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 7] 도 6에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 8] 도 7에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 9] 도 8에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 10] 도 9에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 11] 도 10에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 12] 도 11에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 13] 도 12에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 14] 도 13에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 15] 도 14에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 16] 도 15에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 17] 도 16에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 18] 도 17에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 19] 도 18에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 20] 도 19에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 21] 도 20에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 22] 도 21에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 23] 도 22에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 24] 도 23에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 25] 도 24에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 26] 도 25에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 27] 도 26에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 28] 도 27에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 29] 도 28에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 30] 도 29에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 31] 도 30에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 32] 도 31에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 33] 도 32에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 34] 도 33에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 35] 각종 실리콘막의 에칭율을 나타내는 그래프이다.
[도 36] 「기입」, 「소거」 및 「판독」 시에 있어서의 선택 메모리 셀의 각 부위에의 전압 인가 조건의 일 예를 나타내는 표이다.
[도 37] 검토 예의 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 38] 도 37에 이어지는 검토 예의 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 39] 검토 예의 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 40] 도 39에 이어지는 검토 예의 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 41] 검토 예의 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 42] 다른 실시 형태의 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 43] 도 42에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 44] 도 43에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 45] 도 44에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 46] 도 45에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 47] 도 46에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 48] 도 47에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 49] 도 48에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 50] 도 49에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 51] 도 50에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
[도 52] 도 51에 이어지는 반도체 장치의 제조 공정 중의 요부 단면도이다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형 예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확하게 특정 수로 한정되는 경우 등을 제외하고, 그 특정 수로 한정되는 것이 아니라, 특정 수 이상이어도 이하여도 된다. 또한, 이하의 실시 형태에서, 그 구성 요소(요소 단계 등도 포함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것은 아니라는 것은 말할 필요도 없다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외는 동일 또는 마찬가지인 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에서는, 단면도여도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도여도 도면을 보기 쉽게 하기 위해 해칭을 부여하는 경우도 있다.
(실시 형태 1)
<반도체 장치의 구조에 대해>
본 실시 형태 및 이하의 실시 형태의 반도체 장치는, 불휘발성 메모리(불휘발성 기억 소자, 플래시 메모리, 불휘발성 반도체 기억 장치)를 구비한 반도체 장치이다. 본 실시 형태 및 이하의 실시 형태에서는, 불휘발성 메모리는, n채널형 MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)를 기본으로 한 메모리 셀을 바탕으로 설명을 행한다. 또한, 본 실시 형태 및 이하의 실시 형태에서의 극성(기입·소거·판독 시의 인가 전압의 극성이나 캐리어의 극성)은, n채널형 MISFET를 기본으로 한 메모리 셀인 경우의 동작을 설명하기 위한 것이며, p채널형 MISFET를 기본으로 하는 경우는, 인가 전위나 캐리어의 도전형 등의 모든 극성을 반전시킴으로써, 원리적으로는 같은 동작을 얻을 수 있다.
본 실시 형태의 반도체 장치의 구조에 대해, 도 1∼도 5를 참조하여 설명한다. 도 1은, 본 실시 형태의 반도체 장치의 요부 평면도이고, 도 2는, 본 실시 형태의 반도체 장치의 요부 사시도이며, 도 3∼도 5는, 본 실시 형태의 반도체 장치의 요부 단면도이다. 도 1에는, 불휘발성 메모리의 메모리 셀이 복수, 어레이 모양으로 형성된 메모리 영역(메모리 셀 어레이 영역)의 일부가 나타나 있다. 도 2에는, 메모리 셀 영역에 형성된 복수의 메모리 셀 중 1개의 메모리 셀의 사시도가 모식적으로 나타나 있다. 또한, 도 3은, 도 1의 A―A선 단면도에 거의 대응하고, 도 4는, 도 1의 B―B선 단면도에 거의 대응하며, 도 5는, 도 1의 C―C선 단면도에 거의 대응하고 있다. 또한, 상기 도 3∼도 5에서는, 후술하는 절연막(IL3)은, 도시를 생략하고 있다.
도 1∼도 5에 나타내는 바와 같이, 반도체 장치의 메모리 영역에는, 복수의 메모리 셀(MC)이, 어레이 모양으로 배치되어 있다. 또한, 반도체 장치에서, 복수의 메모리 셀(MC)이 어레이 모양으로 배치되어 있는 영역(평면 영역)을, 메모리 영역으로 칭하는 것으로 한다.
메모리 영역에는, 각각 X방향으로 연재(延在)하는 복수의 핀(돌출부)(FA)이, Y방향으로 등간격으로 나란히 배치되어 있다. 또한, X방향 및 Y방향은, 반도체 기판(SB)의 주면(主面)을 따르는 방향이지만, X방향과 Y방향은, 서로 교차하는 방향이며, 보다 특정적으로는, 서로 직교하는 방향이다. 도시하지 않지만, 핀(FA)은, 메모리 영역의 단부(端部)에서 종단(終端)하고 있으며, X방향에서 양단을 가진다.
각 핀(FA)은, 예를 들면, 반도체 기판(SB)의 주면으로부터 선택적으로 돌출한 직육면체의 돌출부(볼록부)이며, 벽 모양(판 상)의 형상을 가지고 있다. 핀(FA)은, 반도체 기판(SB)의 일부이며, 반도체 기판(SB)의 활성 영역으로서 기능한다. 평면에서 보아, Y방향으로 이웃하는 핀(FA)끼리의 사이는, 소자 분리막(소자 분리 영역)(ST)으로 메워져 있고, 핀(FA)의 주위는, 소자 분리막(ST)으로 둘러싸여 있다. 핀(FA)은, 메모리 셀(MC)을 형성하기 위한 활성 영역이다. 반도체 기판(SB)은, 예를 들면 1∼10Ωcm 정도의 비저항을 갖는 p형의 단결정 실리콘 등으로 이루어진다.
단, 각 핀(FA)의 일부(상부)는, 소자 분리막(ST)의 상면보다 높은 위치에 있다. 이 때문에, 각 핀(FA)의 하부는, 평면에서 보아, 반도체 기판(SB)의 주면을 덮는 소자 분리막(ST)으로 둘러싸여 있지만, 각 핀(FA)의 일부(상부)는, 소자 분리막(ST)보다 위로 돌출해 있다. 즉, 이웃하는 핀(FA)끼리의 사이의 모든 영역이 소자 분리막(ST)에 의해 매립되어 있는 것이 아니라, 각 핀(FA)은, 하부가, 소자 분리막(ST)으로 매립된(둘러싸인) 상태가 되어 있지만, 각 핀(FA)의 상부는, 소자 분리막(ST)의 상면보다 위로 돌출해 있어, 소자 분리막(ST)으로 둘러싸이지는 않는다. 각 핀(FA)은, 반도체 기판(SB)의 일부로 이루어지기 때문에, 소자 분리막(ST)의 아래에 존재하는 반도체 기판(SB)과 일체적으로 이어져 있다.
또한, 메모리 영역에는, 각각 Y방향으로 연재하는 복수의 제어 게이트 전극(CG) 및 복수의 메모리 게이트 전극(MG)이 배치되어 있다. 즉, 복수의 핀(FA) 상에는, Y방향으로 연재하는 복수의 제어 게이트 전극(CG) 및 복수의 메모리 게이트 전극(MG)이 배치되어 있다. 각 제어 게이트 전극(CG) 및 각 메모리 게이트 전극(MG)은, 복수의 핀(FA) 상과, 핀(FA) 사이의 소자 분리막(ST) 상을, Y방향으로 연재해 있다. 이 때문에, 평면에서 보아서는, 각 제어 게이트 전극(CG) 및 각 메모리 게이트 전극(MG)은, X방향으로 연재하는 복수의 핀(FA)과 교차하도록, Y방향으로 연재해 있다.
제어 게이트 전극(CG)과 메모리 게이트 전극(MG)은, 서로 이웃한 상태에서, Y방향으로 연재해 있다. 단, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에는 절연막(MZ, HK)이 개재해 있기 때문에, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)은 접해 있지 않다. 또한, 핀(FA)과 제어 게이트 전극(CG)은, 접촉하지 않으며, 핀(FA)과 제어 게이트 전극(CG)의 사이에는, 절연막(GF, HK)이 개재해 있다. 또한, 핀(FA)과 메모리 게이트 전극(MG)은, 접촉하지 않으며, 핀(FA)과 메모리 게이트 전극(MG)의 사이에는, 절연막(MZ)이 개재해 있다. 절연막(GF, HK)은, 제어 트랜지스터의 게이트 절연막용 절연막이며, 절연막(MZ)은, 메모리 트랜지스터의 게이트 절연막용 절연막이다.
각 핀(FA)에는, 서로 이웃하여 Y방향으로 연재하는 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 X방향으로 사이에 두도록, 제어 게이트 전극(CG)측에 드레인용의 반도체 영역(MD)이 형성되고, 메모리 게이트 전극(MG)측에 소스용의 반도체 영역(MS)이 형성되어 있다. 즉, X방향에서, 서로 이웃하는 1개의 제어 게이트 전극(CG) 및 1개의 메모리 게이트 전극(MG)은, 반도체 영역(MS)과 반도체 영역(MD)의 사이에 위치해 있다. 반도체 영역(MD) 및 반도체 영역(MS)은, 핀(FA) 내에 형성된 n형의 반도체 영역이다. 각 반도체 영역(MD)은, X방향에서 그 반도체 영역(MD)을 사이에 두고 이웃하는 2개의 제어 게이트 전극(CG)끼리의 사이에 형성되어 있다. 또한, 반도체 영역(MS)은, X방향에서 그 반도체 영역(MS)을 사이에 두고 이웃하는 2개의 메모리 게이트 전극(MG)끼리의 사이에 형성되어 있다.
각 메모리 셀(MC)은, X방향으로 연재하는 핀(FA)과, 서로 이웃하여 Y방향으로 연재하는 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)과의, 각 교점에 형성된다. 각 메모리 셀(MC)은, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 반도체 영역(MD) 및 반도체 영역(MS)을 가진다.
X방향으로 이웃하는 2개의 메모리 셀(MC)은, 반도체 영역(MD) 또는 반도체 영역(MS)을 공유하고 있다. 반도체 영역(MD)을 공유하는 2개의 메모리 셀(MC)은, 반도체 영역(MD)에 대해, X방향으로 거울 대칭이 되어 있으며, 반도체 영역(MS)을 공유하는 2개의 메모리 셀(MC)은, 반도체 영역(MS)에 대해, X방향으로 거울 대칭이 되어 있다. 또한, Y방향으로 배열하는 복수의 메모리 셀(MC)의 제어 게이트 전극(CG)은, Y방향으로 연재하는 1개의 제어 게이트 전극(CG)에 의해 형성되고, 또한, Y방향으로 배열하는 복수의 메모리 셀(MC)의 메모리 게이트 전극(MG)은, Y방향으로 연재하는 1개의 제어 게이트 전극(CG)에 의해 형성된다.
각 핀(FA)에는, X방향으로, 복수의 메모리 셀(MC)이 형성되어 있고, X방향으로 배열된 복수의 메모리 셀(MC)의 반도체 영역(MD)은, 층간 절연막(IL1, IL2)을 관통하는 콘택트 홀 내에 형성된 플러그(콘택트 플러그)(PG)를 통해, X방향으로 연재하는 배선으로 이루어지는 소스선(SL)에 전기적으로 접속되어 있다. 또한, Y방향으로 배열된 복수의 메모리 셀(MC)의 반도체 영역(MS)은, 층간 절연막(IL1, IL2)을 관통하는 콘택트 홀 내에 형성된 플러그(PG)를 통해, Y방향으로 연재하는 배선으로 이루어지는 비트선(BL)에 전기적으로 접속되어 있다. 소스선(SL)으로는, 비트선(BL)과 다른 층의 배선을 사용할 수도 있으며, 예를 들면, 소스선(SL)은, 비트선(BL)보다 상층의 배선으로 구성할 수도 있다.
핀(FA)은, 반도체 기판(SB)의 주면으로부터, 주면에 대해 수직인 방향으로 돌출하는, 예를 들면 직육면체의 돌출부이다. 핀(FA)은, 긴 변 방향(X방향)으로 임의의 길이, 짧은 변 방향(Y방향)으로 임의의 폭, 높이 방향으로 임의의 높이를 가진다. 핀(FA)은, 반드시 직육면체일 필요는 없고, 짧은 변 방향에 있어서의 단면(斷面)에서 보아, 직사각형의 모서리부(角部)가 둥근 모양을 띠고 있어도 된다. 또한, 각 핀(FA)의 측면은, 반도체 기판(SB)의 주면에 대해 수직이어도 되지만, 수직에 가까운 경사 각도를 갖고 있어도 된다. 즉, 각 핀(FA)의 단면 형상은, 직육면체이어도, 사다리꼴이어도 된다. 또한, 평면에서 보아 핀(FA)이 연재하는 방향이 각 핀(FA)의 긴 변 방향이며, 긴 변 방향에 직교하는 방향이 각 핀(FA)의 짧은 변 방향이다. 즉, 핀(FA)의 길이(X방향의 치수)는, 핀(FA)의 폭(Y방향의 치수)보다 크다. 또한, 핀(FA)은, 길이, 폭, 및, 높이를 갖는 돌출부라면, 그 형상은 상관없다. 예를 들면, 핀(FA)은, 평면에서 보아, 꾸불꾸불한 패턴이어도 된다.
도 2에서는, 층간 절연막(IL1, IL2) 및 배선(소스선(SL) 및 비트선(BL))의 도시를 생략하고 있다. 메모리 영역의 반도체 기판(SB)을 구성하는 핀(FA)의 상부에는 메모리 셀(MC)이 형성되어 있다. 도 2에도 나타내는 바와 같이, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)은, 핀(FA)을 걸치도록 Y방향으로 연재해 있다.
다음으로, 도 3∼도 5를 참조하여, 메모리 셀(MC)의 구조에 대해, 더 설명한다.
1개의 핀(FA) 상에는 복수의 메모리 셀(MC)이 X방향으로 나란히 형성되어 있지만, 도 3에서는, 1개의 메모리 셀(MC)이 나타나 있다.
메모리 영역의 반도체 기판(SB)에는, 반도체 기판(SB)의 돌출부인 핀(FA)이 형성되어 있다. 핀(FA)의 하부는, 반도체 기판(SB)의 주면 상에 형성된 소자 분리막(ST)으로 둘러싸여 있다. 즉, 핀(FA) 사이는, 소자 분리막(ST)으로 분리되어 있다. 핀(FA)은, 반도체 기판(SB)의 주면으로부터, 국소적으로 위쪽으로 돌출해 있다.
핀(FA) 내에는, 핀(FA)의 상면으로부터 하부에 걸쳐 p형 반도체 영역인 p형 웰(PW)이 형성되어 있다. 바꿔 말하면, 핀(FA)은, 반도체 기판(SB)의 p형 웰(PW) 내에 형성되어 있다. 반도체 영역(MD, MS)은, 핀(FA) 내에 형성되어 있기 때문에, p형 웰(PW) 내에 형성되어 있는 것이 된다.
핀(FA)의 상면 상 및 측면 상에는, 절연막(GF)을 통해 제어 게이트 전극(CG)이 형성되어 있고, 핀(FA)의 긴 변 방향(X방향)에서, 제어 게이트 전극(CG)에 이웃하는 영역에는, 절연막(MZ)을 통해 메모리 게이트 전극(MG)이 형성되어 있다. 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에는, 절연막(MZ)이 개재해 있으며, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이는, 절연막(MZ)으로 전기적으로 분리되어 있다. 또한, 메모리 게이트 전극(MG)과 핀(FA)의 상면 및 측면 의 사이에는, 절연막(MZ)이 개재해 있다. 절연막(MZ)은, 메모리 게이트 전극(MG)과 핀(FA)(의 상면 및 측면)과의 사이의 영역과, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)과의 사이의 영역과의, 양 영역에 걸쳐 연속적으로 연재해 있다.
절연막(GF)은, 실리콘으로 이루어지는 반도체 기판(SB)의 돌출부인 핀(FA)의 상면 및 측면을 열산화(熱酸化)하여 형성한 산화실리콘막(열산화막)이며, 제어 게이트 전극(CG)과 핀(FA)의 표면(상면 및 측면)과의 사이에 형성되어 있다. 또한, 절연막(MZ)은, 절연막(산화실리콘막)(MZ1)과, 절연막(MZ1) 상에 형성된 절연막(질화실리콘막)(MZ2)과, 절연막(MZ2) 상에 형성된 절연막(산화실리콘막)(MZ3)의 적층막으로 이루어진다. 이중, 절연막(MZ1)은, 실리콘으로 이루어지는 반도체 기판(SB)의 돌출부인 핀(FA)의 상면 및 측면을 열산화하여 형성한 산화실리콘막(열산화막)으로 이루어진다. 또한, 절연막(MZ2)은, 질화실리콘막으로 이루어지며, 절연막(MZ3)은, 산화실리콘막으로 이루어진다.
또한, 후술하는 도 28처럼 고유전율(高誘電率) 절연막으로 이루어지는 절연막(HK)을 형성한 경우에는, 제어 게이트 전극(CG)의 하면 및 측면에 접하도록 절연막(HK)이 형성되어 있다. 이 경우는, 제어 게이트 전극(CG)과 핀(FA)의 표면(상면 및 측면)과의 사이에는, 절연막(GF)과 절연막(GF) 상의 절연막(HK)과의 적층막이 개재하고, 절연막(GF)이 핀(FA)에 접하며, 절연막(HK)이 제어 게이트 전극(CG)에 접해 있다. 또한, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에는, 절연막(HK)과 절연막(MZ)의 적층막이 개재하고, 절연막(HK)이 제어 게이트 전극(CG)에 접하며, 절연막(MZ)이 메모리 게이트 전극(MG)에 접해 있다. 이 경우는, 메모리 게이트 전극(MG)은, 절연막(HK)과 절연막(MZ)의 적층막을 통해, 제어 게이트 전극(CG)과 이웃해 있다. 또한, 제어 게이트 전극(CG)과 사이드월 스페이서(SW)의 사이에는, 절연막(HK)이 개재하고, 또한, 제어 게이트 전극(CG)과 소자 분리막의 사이에는, 절연막(HK)이 개재해 있다. 제어 게이트 전극(CG)과 핀(FA)의 사이에 개재하는 절연막(GF)과 절연막(HK)의 적층막이, 제어 게이트 전극(CG)(제어 트랜지스터)의 게이트 절연막으로서 기능한다.
절연막(MZ)은, 메모리 게이트 전극(MG)(메모리 트랜지스터)의 게이트 절연막으로서 기능하고, 전하 유지(전하 축적) 기능을 가진다. 즉, 절연막(MZ2)은, 메모리 셀(MC)의 전하 축적부(전하 축적층)이며, 절연막(MZ)은, 전하 축적부(전기 축적층)을 갖는 절연막이다. 절연막(MZ)은, 전하 유지 기능이 필요하기 때문에, 전하 축적층(여기서는 절연막(MZ2))을 전하 블록층(여기서는 절연막(MZ1, MZ3))으로 사이에 둔 구조를 갖고 있으며, 전하 축적층(여기서는 절연막(MZ2))의 포텐셜 장벽 높이에 비해, 전하 블록층(여기서는 절연막(MZ1, MZ3))의 포텐셜 장벽 높이가 높게 된다. 즉, 절연막(MZ2)은, 전하 축적 기능을 갖는 절연막(트랩성 절연막)이며, 절연막(MZ1) 및 절연막(MZ3)의 각각의 밴드 갭은, 절연막(MZ2)의 밴드 갭보다 크다. 단, 절연막(MZ) 중, 게이트 절연막으로서 기능하는 것은, 메모리 게이트 전극(MG)과 핀(FA)의 표면(상면 및 측면)과의 사이에 개재하는 부분이며, 절연막(MZ) 중, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)과의 사이에 개재하는 부분은, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)을 전기적으로 분리하는 절연막으로서 기능한다. 마찬가지로, 절연막(HK) 중, 게이트 절연막으로서 기능하는 것은, 제어 전극(CG)과 핀(FA)의 표면(상면 및 측면)과의 사이에 개재하는 부분이며, 절연막(HK) 중, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)과의 사이에 개재하는 부분은, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG)을 전기적으로 분리하는 절연막으로서 기능한다.
핀(FA)의 짧은 변 방향(Y방향)에서, 제어 게이트 전극(CG)은, 핀(FA)의 상면 및 양 측면을 따라 연재하고, 또한, 핀(FA)을 둘러싸는(사이에 두는) 소자 분리막(ST) 상에 연재해 있다. 마찬가지로, 핀(FA)의 짧은 변 방향(Y방향)에서, 메모리 게이트 전극(MG)은, 핀(FA)의 상면 및 양 측면을 따라 연재하고, 또한, 핀(FA)을 둘러싸는(사이에 두는) 소자 분리막(ST) 상에 연재해 있다.
또한, 소자 분리막(ST)과 메모리 게이트 전극(MG)의 사이에는, 절연막(MZ)이 개재해 있다. 단, 소자 분리막(ST) 상에는 열산화막은 형성되지 않기 때문에, 절연막(MZ1)을 열산화법으로 형성한 경우에는, 소자 분리막(ST)과 메모리 게이트 전극(MG)의 사이에 개재하는 절연막(MZ)은, 절연막(MZ1)은 갖지 않으며, 소자 분리막(ST) 상의 절연막(질화실리콘막)(MZ2)과 절연막(MZ2) 상의 절연막(산화실리콘막)(MZ3)의 적층막으로 이루어진다.
제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 측면(절연막(MZ)을 통해 이웃하는 측과는 반대측의 측면) 상에는, 절연막으로 이루어지는 사이드월 스페이서(사이드월, 측벽 절연막)(SW)가 형성되어 있다. 제어 게이트 전극(CG)의 측면 상의 사이드월 스페이서(SW)는, 제어 게이트 전극(CG)을 따라 연재하며, 메모리 게이트 전극(MG)의 측면 상의 사이드월 스페이서(SW)는, 메모리 게이트 전극(MG)을 따라 연재해 있다. 사이드월 스페이서(SW)의 옆에는, 층간 절연막(IL1)이 형성되어 있다. 층간 절연막(IL1)은, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 사이드월 스페이서(SW)로 이루어지는 구조체가 형성되지 않은 영역에 있어서의 핀(FA) 및 소자 분리막(ST) 상에 형성되어 있다. 층간 절연막(IL1)의 상면은, 평탄화되어 있다.
제어 게이트 전극(CG)은, 이른바 메탈 게이트 전극이며, 금속막(금속 전도를 나타내는 도전막)으로 이루어진다. 메모리 게이트 전극(MG)은, 이른바 실리콘 게이트 전극이며, 실리콘막(폴리실리콘막)으로 이루어진다. 메모리 게이트 전극(MG)의 상부에는, 금속 실리사이드층(SC2)이 형성되어 있다.
본 실시 형태에서는, 메모리 게이트 전극(MG)은, p형의 불순물이 도입된 p형의 실리콘막으로 이루어지며, 보다 특정적으로는, p형의 폴리실리콘막으로 이루어진다.
여기서, 「반도체가 n형의 도전성을 나타내는」, 「반도체의 도전형이 n형인」 및 「n형의 반도체」란, 그 반도체에 있어서의 다수 캐리어가 전자인 것을 의미한다. 또한, 「반도체가 p형의 도전성을 나타내는」, 「반도체의 도전형이 p형인」 및 「p형의 반도체」란, 그 반도체에 있어서의 다수 캐리어가 정공(正孔)인 것을 의미한다.
제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 사이에 두도록, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 외측에는, 드레인용의 반도체 영역(MD) 및 소스용의 반도체 영역(MS)이 설치되어 있다. 한 쌍의 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 사이에 두는 반도체 영역(MD, MS) 중, 반도체 영역(MD)이 제어 게이트 전극(CG)측에 위치하고, 반도체 영역(MS)이 메모리 게이트 전극(MG)측에 위치한다. 반도체 영역(MS)은, n―형 반도체 영역(익스텐션 영역)(EX1)과 그보다 고불순물 농도의 n＋형 반도체 영역(SD1)을 가지며, 또한, 반도체 영역(MD)은, n―형 반도체 영역(익스텐션 영역)(EX2)과 그보다 고불순물 농도의 n＋형 반도체 영역(SD2)을 가지고 있다. 이 때문에, 반도체 영역(MS) 및 반도체 영역(MD)은, LDD(Lightly Doped Drain) 구조를 갖고 있다.
핀(FA)에서, n―형 반도체 영역(EX1, EX2)은, 각각 사이드월 스페이서(SW)의 아래쪽에 형성되어 있다. 즉, 핀(FA)에서, n―형 반도체 영역(EX1)은, 메모리 트랜지스터의 채널 영역(핀(FA)에 있어서의 메모리 게이트 전극(MG)의 바로 아래의 영역)에 인접하고, 또한, n―형 반도체 영역(EX2)은, 제어 트랜지스터의 채널 영역(핀(FA)에 있어서의 제어 게이트 전극(CG)의 바로 아래의 영역)에 인접해 있다. 핀(FA)에서, n＋형 반도체 영역(SD1)은, n―형 반도체 영역(EX1)에 인접(X방향으로 인접)하는 위치에 형성되며, 또한, n＋형 반도체 영역(SD2)은, n―형 반도체 영역(EX2)에 인접(X방향으로 인접)하는 위치에 형성되어 있다.
n＋형 반도체 영역(SD1)의 표층부와 n＋형 반도체 영역(SD2)의 표층부에는, 금속 실리사이드층(SC1)이 형성되어 있다. 즉, n＋형 반도체 영역(SD1)이 형성되어 있는 영역에 있어서의 핀(FA)의 상면 및 측면과, n＋형 반도체 영역(SD2)이 형성되어 있는 영역에 있어서의 핀(FA)의 상면 및 측면에, 금속 실리사이드층(SC1)이 형성되어 있다.
제어 게이트 전극(CG), 메모리 게이트 전극(MG), 사이드월 스페이서(SW), 반도체 영역(MS), 반도체 영역(MD), 금속 실리사이드층(SC1) 및 금속 실리사이드층(SC2)을 덮도록, 층간 절연막(IL1) 상에 층간 절연막(IL2)이 형성되어 있다. 층간 절연막(IL2)의 상면은, 평탄화되어 있다. 층간 절연막(IL2) 상에는, 배선(M1)이 형성되며, 배선(M1)은, 층간 절연막(IL2, IL1)을 관통하는 콘택트 홀 내에 설치된 플러그(PG)를 통해, 반도체 영역(MS) 또는 반도체 영역(MD) 등에 전기적으로 접속되어 있다. 또한, 제어 게이트 전극(CG)의 급전(給電) 영역(도시하지 않음)에서는, 제어 게이트 전극(CG)에 플러그가 접속되며, 메모리 게이트 전극(MG)의 급전 영역(도시하지 않음)에서는, 메모리 게이트 전극(MG)에 플러그가 접속되어 있다.
메모리 셀(MC)은, 스플릿 게이트형의 메모리 셀이며, 제어 게이트 전극(선택 게이트 전극)(CG)을 갖는 제어 트랜지스터(선택 트랜지스터)와 메모리 게이트 전극(MG)을 갖는 메모리 트랜지스터와의 2개의 MISFET를 접속한 것이다.
여기서, 전하 축적부를 포함하는 게이트 절연막(여기서는 절연막(MZ)) 및 메모리 게이트 전극(MG)을 구비하는 MISFET를 메모리 트랜지스터라고 하고, 또한, 게이트 절연막(여기서는 절연막(GF, HK)) 및 제어 게이트 전극(CG)을 구비하는 MISFET를 제어 트랜지스터라고 한다. 또한, 제어 트랜지스터는, 메모리 셀 선택용 트랜지스터이기 때문에, 선택 트랜지스터라고 볼 수도 있다. 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)은, 불휘발성 메모리의 메모리 셀을 구성하는 게이트 전극이다. 또한, 한 쌍의 반도체 영역(MD, MS)은, 메모리 트랜지스터용의 소스·드레인 영역(소스 또는 드레인 영역)과, 제어 트랜지스터용의 소스·드레인 영역을 겸하고 있다.
핀(FA)의 긴 변 방향(X방향)에 있어서의 반도체 영역(MD)과 반도체 영역(MS) 사이의 거리가, 메모리 셀(MC)의 채널 길이에 상당하고, 핀(FA)의 짧은 변 방향(Y방향)에 있어서의 제어 게이트 전극(CG) 또는 메모리 게이트 전극(MG)이 핀(FA)의 상면 및 측면과 대향하는(겹치는) 영역이, 메모리 셀(MC)의 채널 폭에 상당하다. 제어 트랜지스터 및 메모리 트랜지스터는, 핀(FA)의 표면(상면 및 측면)을 채널로서 이용하는 FINFET이다.
<반도체 장치의 제조 공정>
본 실시 형태의 반도체 장치의 제조 방법을, 도면을 참조하여 설명한다.
도 6∼도 34는, 본 실시 형태의 반도체 장치의 제조 공정 중 요부 단면도이다. 도 6∼도 34 중, 도 6∼도 10에는, 상기 도 4에 상당하는 단면(상기 도 1의 B―B선에 상당하는 위치에서의 단면)이 나타나 있다. 또한, 도 6∼도 10의 각 공정 단계에서는, 상기 도 1의 B―B선에 상당하는 위치에서의 단면과, 상기 도 1의 C―C선에 상당하는 위치에서의 단면은, 서로 같다. 또한, 도 11∼도 34의 각각에서는, 각 도면의 왼쪽에서부터 차례로, 상기 도 3에 상당하는 단면(상기 도 1의 A―A선에 상당하는 위치에서의 단면)과, 상기 도 4에 상당하는 단면(상기 도 1의 B―B선에 상당하는 위치에서의 단면)과, 상기 도 5에 상당하는 단면(상기 도 1의 C―C선에 상당하는 위치에서의 단면)이 나타나 있다.
반도체 장치를 제조하는 데에는, 도 6에 나타내는 바와 같이, 우선, 예를 들면 1∼10Ωcm 정도의 비저항을 갖는 p형의 단결정 실리콘 등으로 이루어지는 반도체 기판(반도체 웨이퍼)(SB)을 준비한다.
다음으로, 반도체 기판(SB)의 주면 상에, 절연막(ZF1), 절연막(ZF2) 및 반도체막(SM1)을 차례로 형성한다. 절연막(ZF1)은, 예를 들면 산화실리콘막으로 이루어지며, 예를 들면 산화법 또는 CVD(Chemical Vapor Deposition:화학적 기상 성장)법을 이용하여 형성할 수 있다. 절연막(ZF2)은, 예를 들면 질화실리콘막으로 이루어지며, 예를 들면 CVD법을 이용하여 형성할 수 있다. 반도체막(SM1)은, 예를 들면 실리콘막(폴리실리콘막)으로 이루어지며, 예를 들면 CVD법을 이용하여 형성할 수 있다. 이 단계에서는, 반도체 기판(SB)의 주면 전면(全面) 상에, 절연막(ZF1)과 그 위의 절연막(ZF2)과 그 위의 반도체막(SM1)의 적층막이 형성된 상태가 되어 있다.
다음으로, 포토리소그래피 기술 및 에칭 기술을 이용하여, 반도체막(SM1)을 패터닝(가공) 한다. 이때, 절연막(ZF2)은, 에칭 스토퍼로서 기능한다. 패터닝된 반도체막(SM1)에 의해, 도 7에 나타내는 바와 같이, 반도체막 패턴(SM1a)이 형성된다. 이에 의해, 절연막(ZF2) 상에는, 각각 X방향으로 연재하는 복수의 반도체막 패턴(SM1a)이, Y방향으로 나란한 상태가 된다. 도 7은, 반도체막 패턴(SM1a)의 짧은 변 방향(Y방향)을 따르는 단면도이기 때문에, 각 반도체막 패턴(SM1a)은, 도 7의 지면(紙面)에 거의 수직인 방향(즉 X방향)으로 연재해 있다. 여기서 형성한 반도체막 패턴(SM1a)의 폭(Y방향의 폭)에 의해, 나중에 형성되는 핀(FA)의 간격(Y방향의 간격)을 정할 수 있다.
다음으로, 복수의 반도체막 패턴(SM1a)의 각각의 측면 상에, 하드 마스크(HM1)를 형성한다. 도 7에는, 이 단계가 나타나 있다. 하드 마스크(HM1)는, 예를 들면 다음과 같이 하여 형성할 수 있다. 즉, 절연막(ZF2) 상에, 복수의 반도체막 패턴(SM1a)을 덮도록, 하드 마스크(HM1) 형성용의 절연막(예를 들면 산화실리콘막)을 CVD법 등을 이용하여 형성하고 나서, 이 절연막을 이방성 드라이 에칭 기술에 의해 에치 백 한다. 이에 의해, 복수의 반도체막 패턴(SM1a)의 각각의 측면 상에, 하드 마스크(HM1) 형성용의 절연막이 사이드월 스페이서 모양으로 선택적으로 잔존하여, 하드 마스크(HM1)가 형성된다. 이때, 반도체막 패턴(SM1a)의 상면은 노출되고, 또한, 절연막(ZF2)은, 하드 마스크(HM1)와는 다른 재료로 이루어지기 때문에, 에칭 스토퍼로서 기능한다. 하드 마스크(HM1)는, 이웃하는 반도체막 패턴(SM1a)끼리의 사이를 완전히 매립하지는 않는다. 하드 마스크(HM1)는, 평면에서 보아 각 반도체막 패턴(SM1a)을 둘러싸도록 환상(環狀)으로 형성된다.
다음으로, 도 8에 나타내는 바와 같이, 웨트 에칭 기술을 이용하여 반도체막 패턴(SM1a)을 선택적으로 제거한다. 이때, 하드 마스크(HM1)와 절연막(ZF2)은, 에칭되지 않고 그대로 잔존한다. 그 후, 포토리소그래피 기술 및 에칭 기술을 이용함으로써, 하드 마스크(HM1)의 일부를 제거한다. 즉, 하드 마스크(HM1) 중, X방향으로 연재하는 부분을 남기고, 그 밖의 부분, 즉, Y방향으로 연재하는 부분을 제거한다. 이에 의해, 하드 마스크(HM1)는 환상 구조가 안 되고, X방향으로 연재하는 패턴만 된다. 즉, 절연막(ZF2) 상에는, X방향으로 연재하는 패턴인 하드 마스크(HM1)가, Y방향으로 복수 나란히 배치된다.
다음으로, 도 9에 나타내는 바와 같이, 하드 마스크(HM1)를 에칭 마스크로서 이용하여, 절연막(ZF2), 절연막(ZF1) 및 반도체 기판(SB)에 대해 이방성 드라이 에칭을 행한다. 이때, 하드 마스크(HM1)로 덮이지 않고 노출하는 부분의 절연막(ZF2), 절연막(ZF1) 및 반도체 기판(SB)을 차례로 에칭하여 제거하지만, 반도체 기판(SB)에 대해서는, 두께의 도중까지 에칭을 행한다. 이에 의해, 절연막(ZF2), 절연막(ZF1) 및 반도체 기판(SB)이, 하드 마스크(HM1)와 같은 평면 형상을 갖도록 가공(패터닝)되고, 하드 마스크(HM1)의 바로 아래에, 핀(FA)이 형성된다. 핀(FA)은, 반도체 기판(SB)의 일부로 이루어지며, 판상(벽 모양)으로 가공된 반도체 기판(SB)으로 이루어지는 패턴이다. 예를 들면, 하드 마스크(HM1)로 덮이지 않고 노출한 영역의 반도체 기판(SB)의 주면을 100∼250㎚ 파내려 감으로써, 반도체 기판(SB)의 주면으로부터의 높이 100∼250㎚을 갖는 핀(FA)을 형성할 수 있다. 이 단계에서는, 핀(FA) 상에는, 절연막(ZF1), 절연막(ZF2) 및 하드 마스크(HM1)가 잔존해 있다.
이렇게 해서, 반도체 기판(SB)의 상면에는, 반도체 기판(SB)의 일부로 이루어지고, 반도체 기판(SB)의 상면을 따르는 X방향으로 연재하는 복수의 핀(돌출부)(FA)이 형성된다.
다음으로, 도 10에 나타내는 바와 같이, 반도체 기판(SB) 상에, 핀(FA)과 절연막(ZF1)과 절연막(ZF2)과 하드 마스크(HM1)로 이루어지는 패턴을 덮고, 또한 그 패턴 사이를 메우도록, 산화실리콘막 등으로 이루어지는 절연막(ZF3)을 CVD법 등을 이용하여 퇴적한다. 그 다음에, 이 절연막(ZF3)에 대해 CMP(Chemical Mechanical Polishing:화학적 기계적 연마)법에 따른 연마 처리를 행함으로써, 절연막(ZF2)의 상면을 노출시킨다. 이에 의해, 이 절연막(ZF3)으로 이루어지는 소자 분리막(ST)이 형성된다. 이때의 연마 처리에 의해, 하드 마스크(HM1)는 제거된다. 도 10에는, 이 단계가 나타나 있다. 또한, 절연막(ZF3)을 형성하기 전에 하드 마스크(HM1)를 제거해 두고, 그 후, 절연막(ZF3)의 퇴적과 연마 처리를 행할 수도 있다. 소자 분리막(ST)은, 평탄한 상면을 갖고 있다. 또한, 이 단계에서는, 소자 분리막(ST)의 평탄한 상면의 높이 위치는, 절연막(ZF2)의 상면의 높이 위치와 거의 같다.
다음으로, 도 11에 나타내는 바와 같이, 절연막(ZF2) 및 절연막(ZF1)을 에칭 등에 의해 제거한다.
다음으로, 소자 분리막(ST)을 에칭하여, 소자 분리막(ST)의 상면의 높이를 낮게 한다. 즉, 소자 분리막(ST)에 대해 에칭 처리를 실시함으로써, 소자 분리막(ST)의 상면을 후퇴(하강)시킨다. 이때, 소자 분리막(ST)의 상면은, 반도체 기판(SB)의 주면에 대해 수직인 방향에서 후퇴(하강)하여, 소자 분리막(ST)의 상면의 높이 위치는, 핀(FA)의 상면의 높이 위치보다 낮아진다. 이에 의해, 핀(FA)의 측면의 일부(상부)는, 소자 분리막(ST)의 상면으로부터 위쪽으로 돌출한 상태가 되며, 핀(FA)의 측면의 일부(상부)와 상면 전체가 노출된다. 도 11에는, 이 단계가 나타나 있다. 이 단계에서는, 반도체 기판(SB)의 주면 상에 소자 분리막(ST)이 형성되고, 소자 분리막(ST)으로부터 핀(FA)이 돌출한 상태가 되어 있다. 또한, 이 단계에서도, 소자 분리막(ST)의 상면은, 평탄하다.
이렇게 해서, 반도체 기판(SB) 상에, 각 핀(FA)을 둘러싸도록, 소자 분리막(ST)이 형성된다. 각 핀(FA)은, 일부가 소자 분리막(ST)의 상면으로부터 돌출해 있다.
다음으로, 도 12에 나타내는 바와 같이, 이온 주입법을 이용하여 반도체 기판(SB)에 p형의 불순물(예를 들면 붕소(B))을 도입하는 것에 의해, p형 웰(p형 반도체 영역)(PW)을 형성한다. p형 웰(PW)은, 핀(FA) 내의 전체 및 핀(FA) 아래의 반도체 기판(SB)의 일부로 확장되어 형성된다.
다음으로, 각 핀(FA)의 노출부의 표면에, 열산화법 등을 이용하여 절연막(GF)을 형성한다. 즉, 각 핀(FA)의 상면과 측면(소자 분리막(ST)으로 덮이지 않는 부분의 측면)에, 절연막(GF)을 형성한다. 이에 의해, 소자 분리막(ST)으로부터 돌출하는 부분의 핀(FA)은, 절연막(GF)으로 덮인 상태가 된다. 절연막(GF)은, 산화실리콘막으로 이루어지며, 예를 들면 2㎚ 정도의 막 두께를 갖고 있다. 절연막(GF)은, 제어 트랜지스터의 게이트 절연막용의 절연막이다.
다음으로, 도 13에 나타내는 바와 같이, 반도체 기판(SB)의 주면 상에, 즉, 소자 분리막(ST) 상에, 핀(FA) 및 절연막(GF)을 덮도록, 실리콘막(PS1)을 형성(퇴적)한다.
실리콘막(PS1)은, 다결정 실리콘막(폴리실리콘막)으로 이루어지며, CVD법 등을 이용하여 형성할 수 있다. 실리콘막(PS1)의 막 두께(퇴적 막 두께)는, 예를 들면 100∼200㎚ 정도로 할 수 있다. 성막 시는 실리콘막(PS1)을 아몰퍼스 실리콘막으로서 형성하고 나서, 그 후의 열처리로, 아몰퍼스 실리콘막으로 이루어지는 실리콘막(PS1)을, 다결정 실리콘막으로 이루어지는 실리콘막(PS1)으로 바꿀 수도 있고, 이것은, 후술하는 실리콘막(PS2, PS2a, PS2b)에 대해서도 마찬가지이다.
다음으로, CMP법 등에 의해 실리콘막(PS1)을 연마 처리함으로써, 실리콘막(PS1)의 상면을 평탄화한다. 실리콘막(PS1)을 연마 처리해도, 핀(FA), 절연막(GF) 및 소자 분리막(ST)은 노출되지 않고, 핀(FA)의 위쪽에는, 실리콘막(PS1)이 잔존해 있다.
다음으로, 실리콘막(PS1)에, n형의 불순물(예를 들면 인(P) 또는 비소(As))을 이온 주입법 등을 이용하여 도입한다. 그 후, 반도체 기판(SB)에 대해 열처리(어닐 처리)를 필요에 따라 실시함으로써, 실리콘막(PS1)에 도입한 불순물을 확산시킬 수도 있다.
또한, 여기서는, 실리콘막(PS1)의 성막 후에 이온 주입으로 실리콘막(PS1) 중에 n형 불순물을 도입하는 경우에 대해 설명했지만, 다른 형태로서, 실리콘막(PS1)의 성막 시에 실리콘막(PS1)에 n형 불순물을 도입할 수도 있다. 실리콘막(PS1)의 성막 시에 n형 불순물을 도입하는 경우에는, 실리콘막(PS1)의 성막용 가스에 도핑 가스(n형 불순물 첨가용의 가스)를 포함시킴으로써, n형 불순물이 도입된 실리콘막(PS1)을 성막할 수 있다. 실리콘막(PS1)의 성막 시에 n형 불순물을 도입한 경우에는, 실리콘막(PS1)으로의 n형 불순물의 이온 주입을 생략할 수 있다. 또한, 실리콘막(PS1)의 성막 후에 이온 주입으로 실리콘막(PS1) 중에 n형 불순물을 도입하는 경우에는, 실리콘막(PS1)의 성막 시에는, 논 도프의 실리콘막을 성막할 수 있다.
어느 쪽이든, 이 단계에서는, 실리콘막(PS1)은, n형 불순물이 도입된 n형의 실리콘막(도프트 폴리실리콘막)이다.
다음으로, 실리콘막(PS1) 상에, 즉 실리콘막(PS1)의 평탄한 상면 상에, 절연막(ZF4)을 형성한다. 절연막(ZF4)은, 예를 들면 질화실리콘막으로 이루어지며, CVD법 등을 이용하여 형성할 수 있다. 절연막(ZF4)의 막 두께(퇴적 막 두께)는, 예를 들면 50∼100㎚ 정도로 할 수 있다.
다음으로, 포토리소그래피 기술을 이용하여 절연막(ZF4) 상에 포토레지스트 패턴을 형성하고 나서, 이 포토레지스트 패턴을 에칭 마스크로서 이용하여, 절연막(ZF4) 및 실리콘막(PS1)을 에칭한다. 이에 의해, 도 14에 나타내는 바와 같이, 실리콘막(PS1)과 절연막(ZF4)으로 이루어지는 적층막이 패터닝되고, 더미 제어 게이트 전극(DG)과 그 위의 캡 절연막(CP1)으로 이루어지는 적층체(적층 구조체)(LM1)가 형성된다. 더미 제어 게이트 전극(DG)은, 패터닝된 실리콘막(PS1)으로 이루어지며, 캡 절연막(CP1)은, 패터닝된 절연막(ZF4)으로 이루어진다. 캡 절연막(CP1)은, 더미 제어 게이트 전극(DG)과 같은 평면 형상을 갖고 있다. 그 후, 포토레지스트 패턴은 제거한다.
더미 제어 게이트 전극(DG)은, 더미의 게이트 전극(의사적인 게이트 전극)이며, 나중에 제어 게이트 전극(CG)으로 치환된다. 이 때문에, 더미 제어 게이트 전극(DG)은, 제조 후의 반도체 장치에서 사용되는 게이트 전극은 아니다.
적층체(LM1)는, Y방향으로 연재해 있으며, Y방향으로 연재하는 적층체(LM1)가, X방향으로 복수 배치(배열)되어 있다. 평면에서 보아서는, 각 적층체(LM1)는, X방향으로 연재하는 복수의 핀(FA)과 교차하도록, Y방향으로 연재해 있다. 각 적층체(LM1)는, 복수의 핀(FA) 상과, 핀(FA) 사이의 소자 분리막(ST) 상을, Y방향으로 연재해 있다. 적층체(LM1)의 형성 위치는, 나중에 제어 게이트 전극(CG)이 형성되는 위치와 일치해 있다.
적층체(LM1)가 형성되면, 적층체(LM1)로 덮이지 않는 부분의 핀(FA) 및 소자 분리막(ST)이 노출된다. 즉, 적층체(LM1)로 덮이지 않는 부분에서는, 핀(FA)의 표면(상면 및 측면)과 소자 분리막(ST)의 상면이 노출된다. 적층체(LM1)로 덮이지 않는 부분의 핀(FA)의 표면의 절연막(GF)은, 적층체(LM1)를 형성할 때의 드라이 에칭이나, 그 후의 웨트 에칭 등에 의해 제거될 수 있다.
한편, 적층체(LM1)로 덮인 부분의 절연막(GF)은, 에칭되지 않고 잔존한다. 이 때문에, 적층체(LM1)와 핀(FA)(의 상면 및 측면)과의 사이에는, 절연막(GF)이 개재해 있다. 즉, 적층체(LM1)를 구성하는 더미 제어 게이트 전극(DG)과 핀(FA)(의 상면 및 측면)과의 사이에는, 절연막(GF)이 개재해 있다. 또한, 절연막(GF)을 열산화법으로 형성한 경우는, 소자 분리막(ST) 상에는 절연막(GF)은 형성되지 않기 때문에, 적층체(LM1)(더미 제어 게이트 전극(DG))와 소자 분리막(ST)의 사이에는 절연막(GF)은 형성되지 않고, 적층체(LM1)는, 소자 분리막(ST) 상에 직접적으로 형성되어 있다.
다음으로, 도 15에 나타내는 바와 같이, 반도체 기판(SB) 상에, 절연막(MZ1), 절연막(MZ2) 및 절연막(MZ3)을 차례로 형성하는 것에 의해, 절연막(MZ)을 형성한다.
절연막(MZ1)은, 산화실리콘막으로 이루어지며, 열산화법에 의해 형성할 수 있다. 절연막(MZ2)은, 질화실리콘막으로 이루어지며, CVD법 등에 의해 형성할 수 있다. 절연막(MZ3)은, 산화실리콘막으로 이루어지며, 열산화법, CVD법, 또는 그 조합에 의해 형성할 수 있다. 절연막(MZ1)의 막 두께는, 예를 들면 4㎚ 정도이며, 절연막(MZ2)의 막 두께는, 예를 들면 7㎚ 정도이고, 절연막(MZ3)의 막 두께는, 예를 들면 9㎚ 정도이다. 절연막(MZ3)으로서, 산화실리콘막 대신에 산질화실리콘막을 이용할 수도 있다.
절연막(MZ)은, 적층체(LM1)로 덮이지 않는 부분의 핀(FA)의 표면(상면 및 측면) 상과, 적층체(LM1)로 덮이지 않는 부분의 소자 분리막(ST)의 상면 상과, 적층체(LM1)의 표면(상면 및 측면) 상에, 연속적으로 형성된다. 절연막(MZ)을 형성하면, 소자 분리막(ST), 핀(FA) 및 적층체(LM1)가, 절연막(MZ)으로 덮인 상태가 된다.
절연막(MZ)은, 절연막(MZ1)과 그 위의 절연막(MZ2)과 그 위의 절연막(MZ3)과의 적층막으로 이루어진다. 즉, 절연막(MZ)은, 복수의 절연막이 적층된 적층 절연막이다.
단, 절연막(MZ1)을 열산화법으로 형성한 경우에는, 적층체(LM1)로 덮이지 않는 부분의 핀(FA)의 표면(상면 및 측면)에는, 절연막(MZ1)이 형성되지만, 소자 분리막(ST) 상에는 절연막(MZ1)은 형성되지 않는다. 이 경우는, 소자 분리막(ST) 상에 형성된 부분 이외의 절연막(MZ)은, 절연막(MZ1)과 그 위의 절연막(MZ2)과 그 위의 절연막(MZ3)과의 적층막으로 이루어지지만, 소자 분리막(ST) 상에 형성된 부분의 절연막(MZ)은, 절연막(MZ2)과 그 위의 절연막(MZ3)과의 적층막으로 이루어진다. 한편, 절연막(MZ1)을 CVD법으로 형성한 경우에는, 적층체(LM1)로 덮이지 않는 부분의 소자 분리막(ST) 상에도 절연막(MZ1)이 형성되기 때문에, 절연막(MZ) 전체가, 절연막(MZ1)과 그 위의 절연막(MZ2)과 그 위의 절연막(MZ3)과의 적층막으로 이루어진다.
다음으로, 도 15에 나타내는 바와 같이, 반도체 기판(SB) 상에, 즉 절연막(MZ) 상에, 적층체(LM1)를 덮도록, 메모리 게이트 전극(MG) 형성용의 막으로서 실리콘막(PS2)을 형성(퇴적)한다. 실리콘막(PS2)은, 다결정 실리콘막으로 이루어지며, CVD법 등을 이용하여 형성할 수 있다. 적층체(LM1)로 덮이지 않는 부분의 소자 분리막(ST) 상에서의 실리콘막(PS2)의 상면의 높이 위치가, 적층체(LM1)의 상면의 높이 위치보다 높아지도록, 실리콘막(PS2)의 퇴적 막 두께를 설정한다. 즉, 실리콘막(PS2)의 퇴적 막 두께는, 적층체(LM1)의 높이보다 크게, 예를 들면 200∼300㎚ 정도로 할 수 있다.
다음으로, 도 16에 나타내는 바와 같이, CMP법 등에 의해 실리콘막(PS2)을 연마 처리함으로써, 실리콘막(PS2)의 상면을 평탄화한다. 실리콘막(PS2)을 성막한 단계에서는, 실리콘막(PS2)의 상면에는, 적층체(LM1)나 핀(FA)을 반영한 요철이 형성되어 있지만, 실리콘막(PS2)의 상면을 연마함으로써, 실리콘막(PS2)의 상면은 평탄화된다. 이에 의해, 실리콘막(PS2)은, 평탄한 상면을 가진 상태가 된다.
다음으로, 도 17에 나타내는 바와 같이, 실리콘막(PS2)을 에칭하여, 실리콘막(PS2)의 상면의 높이를 낮게 한다. 즉, 실리콘막(PS2)에 대해 에칭 처리를 실시함으로써, 실리콘막(PS2)의 상면을 후퇴(하강)시킨다. 이에 의해, 실리콘막(PS2)의 상면이, 반도체 기판(SB)의 주면에 대해 수직인 방향에서 후퇴(하강)하여, 실리콘막(PS2)의 상면의 높이 위치는, 적층체(LM1)의 상면(즉 적층체(LM1)를 구성하는 캡 절연막(CP1)의 상면)의 높이 위치보다 낮아진다. 이 단계에서, 실리콘막(PS2)의 상면의 높이 위치가, 적층체(LM1)를 구성하는 더미 제어 게이트 전극(DG)의 상면의 높이 위치와, 거의 같아지게 되어 있으면, 더 바람직하다. 이 때문에, 적층체(LM1)의 일부(캡 절연막(CP1))와 그 표면 상의 절연막(MZ)이, 실리콘막(PS2)의 평탄한 상면으로부터 위쪽으로 돌출하고, 그 돌출하는 부분의 적층체(LM1)의 표면 상의 절연막(MZ)이 노출된 상태가 되어 있다. 또한, 이 단계에서도, 실리콘막(PS2)의 상면은, 평탄하다.
다음으로, 실리콘막(PS2)에, p형의 불순물(예를 들면 붕소(B))을 이온 주입법 등을 이용하여 도입한다. 그 후, 반도체 기판(SB)에 대해 열처리(어닐 처리)를 필요에 따라 실시함으로써, 실리콘막(PS2)에 도입한 불순물을 확산시킬 수도 있다.
또한, 실리콘막(PS2)에 p형 불순물을 이온 주입할 때에는, 적층체(LM1)를 구성하는 더미 제어 게이트 전극(DG) 중에는 p형 불순물이 주입되지 않도록 하는 것이 바람직하다. 이 때문에, 실리콘막(PS2)에 대한 p형 불순물의 이온 주입을 행할 때에는, 절연막(MZ) 및 캡 절연막(CP1)을 관통하여 더미 제어 게이트 전극(DG) 중에 p형 불순물이 주입되어 버리게 하는 주입 에너지는 이용하지 않고, 절연막(MZ) 및 캡 절연막(CP1)으로 차폐되어 더미 제어 게이트 전극(DG) 중에는 p형 불순물이 주입되지 않게 되는 주입 에너지를 이용하는 것이 바람직하다. 다른 관점에서 보면, 실리콘막(PS2)에 p형 불순물을 이온 주입할 때, 캡 절연막(CP1)을 관통하여 더미 제어 게이트 전극(DG) 중에 p형 불순물이 주입되지 않도록, 캡 절연막(CP1)의 두께를 설정해 두는 것이 바람직하다. 이 때문에, 이온 주입 시에, 실리콘막(PS2)에서 비교적 얕은 위치(상면에 가까운 위치)에 p형 불순물이 주입되는 경우도 있지만, 그런 경우에도, 이온 주입 후에 열처리(어닐 처리)를 행함으로써, 실리콘막(PS2) 전체에 p형 불순물을 확산시킬 수 있다. 또한, 실리콘막(PS2)의 에치 백 공정 후에, 실리콘막(PS2)에 p형 불순물을 이온 주입함으로써, 실리콘막(PS2) 중의 p형 불순물의 농도 분포를 균일하게 하기 쉬워진다.
또한, 여기서는, 실리콘막(PS2)의 성막 후에 이온 주입으로 실리콘막(PS2) 중에 p형 불순물을 도입하는 경우에 대해 설명했지만, 다른 형태로서, 실리콘막(PS2)의 성막 시에 실리콘막(PS2)에 p형 불순물을 도입할 수도 있다. 실리콘막(PS2)의 성막 시에 p형 불순물을 도입하는 경우에는, 실리콘막(PS2)의 성막용 가스에 도핑 가스(p형 불순물 첨가용의 가스)를 포함시킴으로써, p형 불순물이 도입된 실리콘막(PS2)을 성막할 수 있다. 실리콘막(PS2)의 성막 시에 p형 불순물을 도입한 경우에는, 실리콘막(PS2)으로의 p형 불순물의 이온 주입을 생략할 수 있다. 실리콘막(PS2)의 성막 후에 이온 주입으로 실리콘막(PS2) 중에 p형 불순물을 도입하는 경우에는, 실리콘막(PS2)의 성막 시에는, 논 도프의 실리콘막을 성막할 수 있다.
어느 쪽이든, 이 단계에서는, 실리콘막(PS2)은, p형 불순물이 도입된 p형의 실리콘막(도프트 폴리실리콘막)이다. 한편, 더미 제어 게이트 전극(DG)은, n형 불순물이 도입된 n형의 실리콘막(도프트 폴리실리콘막)으로 이루어진다.
다음으로, 도 18에 나타내는 바와 같이, 반도체 기판(SB) 상에, 즉 실리콘막(PS2) 상에, 실리콘막(PS2)의 평탄한 상면으로부터 돌출하는 부분의 적층체(LM1) 및 절연막(MZ)을 덮도록, 절연막(ZF5)을 형성한다. 절연막(ZF5)은, 후술하는 캡 절연막(CP2)을 형성하기 위한 절연막이며, 예를 들면 질화실리콘막으로 이루어지고, CVD법 등을 이용하여 형성할 수 있다. 절연막(ZF5)은, 실리콘막(PS2)의 상면 상과, 실리콘막(PS2)의 상면으로부터 돌출하는 부분의 적층체(LM1)의 표면 상의 절연막(MZ) 상에, 형성된다.
다음으로, 도 19에 나타내는 바와 같이, 이방성 에칭 기술에 의해, 절연막(ZF5)을 에치 백(에칭 처리) 하는 것에 의해, 실리콘막(PS2) 상에서, 또한 절연막(MZ)을 통해 적층체(LM1)의 측면 상에, 절연막(ZF5)을 사이드월 스페이서 모양으로 남겨 캡 절연막(CP2)을 형성한다. 이때, 캡 절연막(CP2)이 되는 부분 이외의 절연막(ZF5)은 제거되고, 또한, 실리콘막(PS2)은, 에칭 스토퍼로서 기능할 수 있다. 캡 절연막(CP2)은, 실리콘막(PS2)의 상면 상에 형성되지만, 실리콘막(PS2)의 상면으로부터 돌출하는 부분의 적층체(LM1)에 절연막(MZ)을 통해 이웃하도록 형성된다. 캡 절연막(CP2)으로 덮이지 않는 부분의 실리콘막(PS2)의 상면은 노출된다.
다음으로, 도 20에 나타내는 바와 같이, 캡 절연막(CP2)을 에칭 마스크로서 이용하여, 실리콘막(PS2)을 에칭하는 것에 의해, 메모리 게이트 전극(MG)을 형성한다. 이때의 에칭은, 이방성의 에칭(드라이 에칭)이 바람직하다.
캡 절연막(CP2)을 에칭 마스크로서 이용하여 실리콘막(PS2)을 에칭하기 때문에, 캡 절연막(CP2)으로 덮이지 않는 부분의 실리콘막(PS2)이 에칭되어 제거되고, 캡 절연막(CP2) 아래의 실리콘막(PS2)은, 에칭되지 않고 잔존한다. 즉, 캡 절연막(CP2)과 캡 절연막(CP2)의 아래에 잔존하는 실리콘막(PS2)으로 이루어지는 적층체(적층 구조체)(LM2)가 형성된다. 이 단계에서는, 적층체(LM1)의 양쪽의 측면 상에, 절연막(MZ)을 통해 적층체(LM2)가 형성되어 있는 상태가 되어 있다. 적층체(LM1)의 양쪽의 측면 상에 형성된 적층체(LM2) 중의 한쪽 적층체(LM2)인 적층체(적층 구조체)(LM2a)에서, 캡 절연막(CP2)의 아래에 잔존하는 실리콘막(PS2)이, 메모리 게이트 전극(MG)이 된다. 이 때문에, 적층체(LM2a)는, 메모리 게이트 전극(MG)과 그 위의 캡 절연막(CP2)으로 이루어진다. 적층체(LM1)의 양쪽의 측면 상에 형성된 적층체(LM2) 중의 다른 쪽 적층체(LM2)인 적층체(LM2b)는, 나중에 제거된다. 적층체(LM2a)와 적층체(LM2b)는, 적층체(LM1)를 사이에 둔 거의 대칭인 구조를 갖고 있다.
다음으로, 도 21에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 적층체(LM2a)를 덮고 또한 적층체(LM2b)를 노출하도록 하는 포토레지스트 패턴(도시하지 않음)을 형성하고 나서, 그 포토레지스트 패턴을 에칭 마스크로서 이용함으로써, 적층체(LM2b)(적층체(LM2)를 구성하는 캡 절연막(CP2) 및 실리콘막(PS2))를 에칭에 의해 제거한다. 이때, 적층체(LM2a)는 포토레지스트 패턴으로 덮여 있기 때문에, 에칭되지 않고 잔존한다. 그 후, 포토레지스트 패턴은 제거하고, 도 21에는 이 단계가 나타나 있다. 이 단계에서는, 적층체(LM1)의 양쪽의 측면 중, 한쪽 측면 상에 절연막(MZ)을 통해 적층체(LM2a)가 형성되어 있는 상태가 된다.
다음으로, 도 22에 나타내는 바와 같이, 절연막(MZ) 중, 적층체(LM2a)로 덮지 않고 노출하는 부분을 에칭(예를 들면 웨트 에칭)에 의해 제거한다. 이때, 적층체(LM2a)의 아래와 적층체(LM2a) 및 적층체(LM1) 사이에 위치하는 절연막(MZ)은, 제거되지 않고 잔존하며, 다른 영역의 절연막(MZ)은 제거된다. 이에 의해, 적층체(LM1, LM2)로 덮이지 않는 부분의 핀(FA) 및 소자 분리막(ST)은 노출된다. 또한, 절연막(MZ) 중, 절연막(MZ3, MZ2)을 제거하고, 절연막(MZ1)을 남기는 경우도 있을 수 있지만, 그런 경우에도, 나중에 금속 실리사이드층(SC1)을 형성하기 전에는, 적층체(LM2a)로 덮이지 않는 부분의 절연막(MZ1)도 제거된다.
도 22로부터도 알 수 있는 바와 같이, 적층체(LM2a)(메모리 게이트 전극(MG))와 핀(FA) 사이의 영역과, 적층체(LM2a)(메모리 게이트 전극(MG))와 소자 분리막(ST) 사이의 영역과, 적층체(LM2a)(메모리 게이트 전극(MG))와 적층체(LM1)(더미 제어 게이트 전극(DG)) 사이의 영역에 걸쳐 절연막(MZ)이 연속적으로 연재해 있다. 적층체(LM1)와 적층체(LM2a)는, 사이에 절연막(MZ)을 개재하여 서로 이웃해 있고, 따라서, 더미 제어 게이트 전극(DG)과 메모리 게이트 전극(MG)은, 사이에 절연막(MZ)을 개재하여 서로 이웃해 있다.
이 때문에, 이 단계에서는, 더미 제어 게이트 전극(DG)(적층체(LM1))의 게이트 길이 방향(X방향)에 있어서의 한쪽 측면 상에 절연막(MZ)을 통해 메모리 게이트 전극(MG)이 형성되어 있고, 절연막(MZ)은, 메모리 게이트 전극(MG)(적층체(LM2a))의 아래와, 메모리 게이트 전극(MG)(적층체(LM2a))과 더미 제어 게이트 전극(DG)(적층체(LM1))과의 사이에, 연속적으로 연재해 있다. 그리고, 절연막(MZ)을 개재하여 서로 이웃하는 더미 제어 게이트 전극(DG)(적층체(LM1)) 및 메모리 게이트 전극(MG)(적층체(LM2a))은, 복수의 핀(FA)에 걸치도록 Y방향으로 연재해 있다.
다음으로, 도 23에 나타내는 바와 같이, 적층체(LM1, LM2)를 마스크(이온 주입 저지 마스크)로서 이용하여, 적층체(LM1, LM2)로 덮이지 않는 부분의 핀(FA)에 대해 비소(As) 또는 인(P) 등의 n형의 불순물을 이온 주입하는 것에 의해, 핀(FA) 내에 n―형 반도체 영역(EX1, EX2)을 형성한다. n―형 반도체 영역(EX1)은, 메모리 게이트 전극(MG)과 게이트 길이 방향(X방향)으로 인접하는 위치의 핀(FA)에 형성되고, 또한, n―형 반도체 영역(EX2)은, 더미 제어 게이트 전극(DG)과 게이트 길이 방향(X방향)으로 인접하는 위치의 핀(FA)에 형성된다.
다음으로, 적층체(LM1) 및 적층체(LM2a)의 측면(절연막(MZ)을 통해 서로 이웃하는 측면과는 반대측의 측면) 상에, 절연막으로 이루어지는 사이드월 스페이서(SW)를 형성한다.
사이드월 스페이서(SW) 형성 공정은, 예를 들면 다음과 같이 하여 행할 수 있다. 즉, 반도체 기판(SB) 상에, 즉, 소자 분리막(ST) 및 핀(FA) 상에, 적층체(LM1, LM2a)를 덮도록, 사이드월 스페이서(SW) 형성용의 절연막(예를 들면 질화실리콘막)을 CVD법 등을 이용하여 형성(퇴적)한다. 그 다음에, 이 절연막을 이방성 에칭 기술에 의해 에치 백 하는 것에 의해서, 도 23에 나타내는 바와 같이, 적층체(LM1) 및 적층체(LM2a)의 측면 상에 선택적으로 이 절연막을 남기고, 사이드월 스페이서(SW)를 형성한다.
다음으로, 도 23에 나타내는 바와 같이, 적층체(LM1, LM2) 및 사이드월 스페이서(SW)를 마스크(이온 주입 저지 마스크)로서 이용하여, 적층체(LM1, LM2) 및 사이드월 스페이서(SW)로 덮이지 않는 부분의 핀(FA)에 대해 비소(As) 또는 인(P) 등의 n형의 불순물을 이온 주입하는 것에 의해, 핀(FA) 내에 n＋형 반도체 영역(SD1, SD2)을 형성한다. n＋형 반도체 영역(SD1)은, 적층체(LM2a)의 측벽 상의 사이드월 스페이서(SW)와 게이트 길이 방향(X방향)으로 인접하는 위치의 핀(FA)에 형성된다. 또한, n＋형 반도체 영역(SD2)은, 적층체(LM1)의 측벽 상의 사이드월 스페이서(SW)와 게이트 길이 방향(X방향)으로 인접하는 위치의 핀(FA)에 형성된다. n＋형 반도체 영역(SD1)은, n―형 반도체 영역(EX1)보다 불순물 농도가 높고, n＋형 반도체 영역(SD2)은, n―형 반도체 영역(EX2)보다 불순물 농도가 높다.
이렇게 하여, n―형 반도체 영역(EX1)과 그보다 고불순물 농도의 n＋형 반도체 영역(SD1)에 의해, 메모리 트랜지스터의 소스 또는 드레인용의 반도체 영역, 여기서는 소스 영역으로서 기능하는 n형의 반도체 영역(MS)이 형성된다. 또한, n―형 반도체 영역(EX2)과 그보다 고불순물 농도의 n＋형 반도체 영역(SD2)에 의해, 제어 트랜지스터의 소스 또는 드레인용의 반도체 영역, 여기서는 드레인 영역으로서 기능하는 n형의 반도체 영역(MD)이 형성된다.
다른 형태로서, 사이드월 스페이서(SW)를 형성한 후에, 적층체(LM1, LM2) 및 사이드월 스페이서(SW)로 덮이지 않는 부분의 핀(FA)의 표면 상에 에피택셜 반도체층(도시하지 않음)을 형성하고 나서, 그 후에, 그 에피택셜 반도체층 및 핀(FA)에 대해 n형 불순물의 이온 주입을 행하여 n＋형 반도체 영역(SD1, SD2)을 형성할 수도 있다. 이 경우는, 핀(FA)과 그 표면 상의 에피택셜 반도체층을 합친 것에, n＋형 반도체 영역(SD1, SD2)이 형성되게 된다.
또한, n―형 반도체 영역(EX1, EX2)을 형성하기 위한 이온 주입 때나, n＋형 반도체 영역(SD1, SD2)을 형성하기 위한 이온 주입 때에는, 캡 절연막(CP1, CP2)을 마스크로서 기능하게 하여, 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MG)에 n형 불순물이 이온 주입되는 것을 방지하는 것이 바람직하다. 특히, 메모리 게이트 전극(MG)에 n형 불순물이 이온 주입되어 버리는 것을, 방지하는 것이 바람직하다. 이 때문에, 캡 절연막(CP2)을 관통하여 메모리 게이트 전극(MG) 중에 n형 불순물이 주입되지 않도록, 캡 절연막(CP2)의 두께를 설정해 두는 것이 바람직하다. 또한, 상기 실리콘막(PS2) 중에 도입한 p형 불순물의 농도는, n＋형 반도체 영역(SD1, SD2)을 형성한 후에도 메모리 게이트 전극(MG)이 p형의 도전형을 유지할 수 있도록 하는 농도로 설정해 두는 것이 바람직하다. 어느 쪽이든, 이 단계에서는, 메모리 게이트 전극(MG)은, p형의 실리콘막으로 이루어지며, 더미 제어 게이트 전극(DG)은, n형의 실리콘막으로 이루어진다.
다음으로, 소스 및 드레인용의 반도체 영역(n―형 반도체 영역(EX1, EX2) 및 n＋형 반도체 영역(SD1, SD2)) 등에 도입된 불순물을 활성화하기 위한 열처리인 활성화 어닐을 행한다.
다음으로, 도 24에 나타내는 바와 같이, 이른바 살리사이드(Salicide:Self Aligned Silicide) 프로세스를 행하는 것에 의해, n＋형 반도체 영역(SD1, SD2)의 각 표층부에 금속 실리사이드층(SC1)을 형성한다.
금속 실리사이드층(SC1) 형성 공정은, 예를 들면 다음과 같이 하여 행할 수 있다. 즉, 우선, n＋형 반도체 영역(SD1, SD2)의 표면을 덮는 금속막(예를 들면 니켈막)을, 스퍼터링법 등을 이용하여 형성한다. 그 다음에, 열처리를 실시하는 것에 의해, n＋형 반도체 영역(SD1, SD2)의 각 표층 부분을 금속막과 반응시키는 것에 의해, n＋형 반도체 영역(SD1, SD2)의 각 표층부에 금속 실리사이드층(SC1)을 형성한다. 금속 실리사이드층(SC1)은, 예를 들면, 상기 금속막이 니켈막인 경우는 니켈 실리사이드층이다. 그 후, 미반응(잉여)의 금속막을 제거한다. 도 24에는, 이 단계의 단면도가 나타나 있다. 미반응의 금속막을 제거한 후, 2번째의 열처리를 행하는 경우도 있다. 또한, 캡 절연막(CP1, CP2)이 존재함으로써, 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MG)의 각 표층부에는, 금속 실리사이드층(SC1)은 형성되지 않는다.
또한, 상술한 바와 같이, 사이드월 스페이서(SW)를 형성한 후에, 적층체(LM1, LM2) 및 사이드월 스페이서(SW)로 덮이지 않는 부분의 핀(FA)의 표면 상에 에피택셜 반도체층(도시하지 않음)을 형성한 경우에는, 금속 실리사이드층(SC1)은, 그 에피택셜 반도체층에 형성될 수 있다.
다음으로, 도 25에 나타내는 바와 같이, 반도체 기판(SB) 상에, 즉, 소자 분리막(ST) 및 핀(FA) 상에, 적층체(LM1, LM2a) 및 사이드월 스페이서(SW)를 덮도록, 절연막으로서 층간 절연막(IL1)을 형성(퇴적)한다. 층간 절연막(IL1)은, 산화실리콘막의 단체막(單體膜), 또는, 질화실리콘막과 그 질화실리콘막 상에 그 질화실리콘막보다 두껍게 형성된 산화실리콘막과의 적층막 등으로 이루어지며, 예를 들면 CVD법 등을 이용하여 형성할 수 있다. 층간 절연막(IL1)의 상면의 어느 영역도, 적층체(LM1, LM2a)의 상면의 높이 위치보다 높아지도록, 층간 절연막(IL1)의 퇴적 막 두께를 설정한다.
다음으로, 도 26에 나타내는 바와 같이, 층간 절연막(IL1)의 상면을, CMP법 등을 이용하여 연마한다. 이 연마 공정을, 이하에서는 「도 26의 연마 공정」으로 칭하는 것으로 한다. 이 도 26의 연마 공정에 의해, 도 26에 나타내는 바와 같이, 메모리 게이트 전극(MG) 및 더미 제어 게이트 전극(DG)의 각 상면이 노출된다.
도 26의 연마 공정에서는, 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MG)의 각 상면이 노출할 때까지, 층간 절연막(IL1)을 연마한다. 이 때문에, 도 26의 연마 공정에서는, 캡 절연막(CP1, CP2)도 연마되어 제거되고, 또한, 사이드월 스페이서(SW)의 각 상부도 연마될 수 있다.
또한, 도 26의 연마 공정에서는, 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MG)의 각 상면이 노출할 때까지 연마 처리를 행하지만, 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MG)의 각각의 일부(상부)가, 도 26의 연마 공정에서 연마되어 제거되는 경우도 있을 수 있다. 그런 경우에 있어서도, 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MG)의 각각의 다른 부분(상부 이외)은 잔존한다. 어느 쪽이든, 도 26의 연마 공정을 행하면, 층간 절연막(IL1)으로부터, 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MG)의 각 상면이 노출한 상태가 된다. 또한, 사이드월 스페이서(SW)의 각 상면도 노출한 상태가 된다. 또한, 층간 절연막(IL1)은, 평탄한 상면을 가진 상태가 된다.
또한, 도 26의 연마 공정에서는 금속 실리사이드층(SC1)을 연마하지 않고 끝나므로, 연마 공정을 행하기 쉬워진다. 즉, 본 실시 형태와 달리, 메모리 게이트 전극(MG)과 더미 제어 게이트 전극(DG) 중 어느 하나 이상에서, 상부에 금속 실리사이드층(SC1)이 형성되어 있던 경우에는, 도 26의 연마 공정에서 금속 실리사이드층(SC1)도 연마해야 하고, 스크래치 문제가 발생할 우려가 있다. 그에 대해, 본 실시 형태에서는, 캡 절연막(CP1, CP2)에 의해 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MG)의 상부에 금속 실리사이드층(SC1)이 형성되지 않도록 하고 있다. 이에 의해, 도 26의 연마 공정에서는 금속 실리사이드층(SC1)을 연마하지 않고 끝나므로, 금속 실리사이드층(SC1)을 연마하는 것에 기인한 스크래치의 우려를 해소할 수 있다.
다음으로, 도 27에 나타내는 바와 같이, 더미 제어 게이트 전극(DG)을 에칭하여 제거한다. 이 공정을, 이하에서는 「도 27의 에칭 공정」으로 칭하는 것으로 한다. 도 27의 에칭 공정에서는, 더미 제어 게이트 전극(DG)의 상면과 메모리 게이트 전극(MG)의 상면이 노출한 상태에서, 에칭 처리(웨트 에칭 처리)가 행해진다.
도 27의 에칭 공정은, 더미 제어 게이트 전극(DG)에 비해, 메모리 게이트 전극(MG), 절연막(GF), 절연막(MZ), 사이드월 스페이서(SW) 및 층간 절연막(IL1)이 에칭되기 어려운 조건에서, 에칭을 행한다. 즉, 도 27의 에칭 공정은, 더미 제어 게이트 전극(DG)의 에칭 속도(에칭율)에 비해, 메모리 게이트 전극(MG), 절연막(GF), 절연막(MZ), 사이드월 스페이서(SW) 및 층간 절연막(IL1)의 각 에칭 속도(에칭율)가 낮아지는 조건에서, 에칭을 행한다. 이에 의해, 도 27의 에칭 공정에서, 더미 제어 게이트 전극(DG)을 선택적으로 에칭할 수 있다. 또한, 본원에서, 「제1 부재에 비해 제2 부재가 에칭되기 어렵다」 등으로 말할 때는, 제1 부재의 에칭 속도(에칭율)에 비해 제2 부재의 에칭 속도(에칭율)가 낮아지는 것을 의미한다.
도 27의 에칭 공정을 행하는 단계에서는, 메모리 게이트 전극(MG)은, p형의 실리콘막으로 이루어지며, 더미 제어 게이트 전극(DG)은, n형의 실리콘막으로 이루어진다. n형의 실리콘막과 p형의 실리콘막은, 같은 에칭액을 이용한 때 에칭 속도를 다르게 하는 것이 가능하며, 에칭액의 선택에 따라서는, p형 실리콘막의 에칭을 억제하면서, n형 실리콘막을 선택적으로 에칭하는 것이 가능하다. 본 실시 형태에서는, p형 실리콘막의 에칭을 억제하면서 n형 실리콘막을 선택적으로 에칭하는 것이 가능한 에칭액(적합하게는 암모니아수와 같은 알칼리 용액)을 도 27의 에칭 공정에서 이용함으로써, 메모리 게이트 전극(MG)의 에칭을 억제하면서 더미 제어 게이트 전극(DG)을 선택적으로 에칭하여 제거할 수 있다. 메모리 게이트 전극(MG)에 대한 더미 제어 게이트 전극(DG)의 에칭 선택비(더미 제어 게이트 전극(DG)의 에칭 속도를 메모리 게이트 전극(MG)의 에칭 속도로 나눈 값)는, 10 이상이 바람직하다.
메모리 트랜지스터의 게이트 전극으로서의 기능과 신뢰성의 관점에서, 메모리 트랜지스터의 게이트 전극은, 실리콘으로 이루어지는 것이 바람직하다. 본 실시 형태에서는, 메모리 게이트 전극(MG)을 p형 실리콘막에 의해 형성함으로써, 메모리 트랜지스터의 게이트 전극으로서의 기능과 신뢰성을 향상시킬 수 있고, 나아가서는, 불휘발성 메모리의 신뢰성을 향상시킬 수 있다. 그리고, 메모리 게이트 전극(MG)을, p형 실리콘막에 의해 형성하고, 더미 제어 게이트 전극(DG)을, n형 실리콘막에 의해 형성함으로써, 도 27의 에칭 공정에서, 더미 제어 게이트 전극(DG)의 상면과 메모리 게이트 전극(MG)의 상면이 노출한 상태에서 에칭 처리를 행해도, 더미 제어 게이트 전극(DG)을 선택적으로 에칭하여 제거할 수 있다.
도 27의 에칭 공정에서 더미 제어 게이트 전극(DG)이 제거된 것에 의해, 홈(오목부, 구덩이부)(TR)이 형성된다. 홈(TR)은, 더미 제어 게이트 전극(DG)이 제거된 영역이며, 더미 제어 게이트 전극(DG)을 제거할 때까지 더미 제어 게이트 전극(DG)이 존재해 있던 영역에 대응하고 있다. 홈(TR)의 저부(底部)에서는, 절연막(GF)이 층상(層狀)으로 잔존하고 있다. 이 때문에, 홈(TR)의 저면은, 절연막(GF)의 상면에 의해 형성되며, 홈(TR)의 한쪽 측면은, 사이드월 스페이서(SW)에 의해 형성되고, 홈(TR)의 다른 쪽 측면은, 절연막(MZ(MZ1))에 의해 형성되어 있다.
다음으로, 도 28에 나타내는 바와 같이, 반도체 기판(SB) 상에, 즉 홈(TR)의 내면(저면 및 측면) 상을 포함하는 층간 절연막(IL1) 상에, 고유전율 게이트 절연막용의 절연막으로서, 절연막(HK)을 형성한다. 절연막(HK)은, 고유전율 절연막으로 이루어진다. 그 다음에, 도 29에 나타내는 바와 같이, 반도체 기판 상에, 즉 절연막(HK) 상에, 홈(TR) 내를 메우도록, 메탈 게이트 전극용의 도전막으로서, 금속막(ME)을 형성한다.
홈(TR)의 저면 및 측면 상에 절연막(HK)이 형성되지만, 홈(TR)은 절연막(HK)으로는 완전히는 메워지지 않고, 금속막(ME)을 형성하는 것에 의해, 홈(TR)은 절연막(HK)과 금속막(ME)에 의해 완전히 메워진 상태가 된다.
절연막(HK)은, 질화실리콘보다 유전율이 높은 절연 재료막, 이른바 High―k막이다. 또한, 본원에서, High―k막, 고유전율막, 고유전율 절연막 혹은 고유전율 게이트 절연막이라고 말할 때는, 질화실리콘보다 유전율(비유전율)이 높은 막을 의미한다.
절연막(HK)으로서는, 산화하프늄막, 산화지르코늄막, 산화알루미늄막, 산화탄탈막 또는 산화란탄막 등의 금속산화물막을 이용할 수 있고, 또한, 이들 금속산화물막은, 질소(N) 및 규소(Si)의 한쪽 또는 양쪽을 더 함유할 수도 있다. 절연막(HK)은, 예를 들면, ALD(Atomic layer Deposition:원자층 퇴적)법 또는 CVD법에 의해 형성할 수 있다. 절연막(HK)의 형성 막 두께는, 예를 들면 1∼3㎚ 정도로 할 수 있다. 게이트 절연막으로 고유전율막(여기서는 절연막(HK))을 이용한 경우는, 게이트 절연막으로 산화실리콘막을 이용한 경우에 비해, 게이트 절연막의 물리적 막 두께를 증가시킬 수 있기 때문에, 누설 전류를 저감할 수 있다는 이점을 얻을 수 있다.
금속막(ME)으로서는, 예를 들면, 질화티탄(TiN)막, 질화탄탈(TaN)막, 질화텅스텐(WN)막, 탄화티탄(TiC)막, 탄화탄탈(TaC)막, 탄화텅스텐(WC)막, 질화탄화탄탈(TaCN)막, 티탄(Ti)막, 탄탈(Ta)막, 티탄알루미늄(TiAl)막 또는 알루미늄(Al)막 등의, 금속막을 이용할 수 있다. 또한, 여기서 말하는 금속막이란, 금속 전도를 나타내는 도전막을 말하며, 단체(單體)의 금속막(순금속막)이나 합금막뿐 아니라, 금속 전도를 나타내는 금속화합물막(질화금속막이나 탄화금속막 등)도 포함하는 것으로 한다. 이 때문에, 금속막(ME)은, 금속 전도를 나타내는 도전막이며, 단체의 금속막(순금속막)이나 합금막에 한정되지 않고, 금속 전도를 나타내는 금속화합물막(질화금속막이나 탄화금속막 등)이어도 된다. 또한, 금속막(ME)을 적층막(복수의 막이 적층된 적층막)으로 할 수도 있지만, 그 경우, 그 적층막의 최하층은 금속막(금속 전도를 나타내는 도전막)으로 한다. 또한, 그 적층막을, 복수의 금속막(금속 전도를 나타내는 도전막)의 적층막으로 할 수도 있다. 금속막(ME)은, 예를 들면 스퍼터링법 등을 이용하여 형성할 수 있다.
금속막(ME)의 적합한 일 예로서, 금속막(ME)을, 질화티탄(TiN)막과 그 질화티탄막 상의 알루미늄(Al)막의 적층막으로 할 수 있다. 이 경우, 우선 절연막(HK) 상에 예를 들면 2∼3㎚ 정도의 질화티탄막을 형성하고 나서, 그 질화티탄막 상에, 홈(TR) 내를 메우도록, 알루미늄막을 형성하게 된다. 이때, 질화티탄막보다 알루미늄막을 두껍게 하는 것이 바람직하다. 알루미늄막은, 저 저항이기 때문에, 나중에 형성하는 제어 게이트 전극(CG)의 저 저항화를 꾀할 수 있다. 또한, 나중에 형성되는 제어 게이트 전극(CG)에 있어서의 게이트 절연막에 접하는 부분(여기서는 질화티탄막)의 재료의 일 함수로, 그 제어 게이트 전극(CG)을 구비하는 제어 트랜지스터의 문턱 전압을 제어할 수 있다.
다음으로, 도 30에 나타내는 바와 같이, 홈(TR)의 외부의 불필요한 금속막(ME) 및 절연막(HK)을 CMP법 등의 연마 처리에 의하여 제거하는 것에 의해, 홈(TR) 내에 절연막(HK) 및 금속막(ME)을 매립한다. 이 공정을, 이하에서는 「도 30의 공정」으로 칭하는 것으로 한다.
즉, 도 30의 공정에서는, 홈(TR)의 외부의 금속막(ME) 및 절연막(HK)을 제거하고, 홈(TR) 내에 절연막(HK) 및 금속막(ME)을 남긴다. 이에 의해, 홈(TR) 내에 절연막(HK)을 통해 금속막(ME)이 매립된 상태가 된다.
이렇게 하여, 더미 제어 게이트 전극(DG)이 제거된 영역인 홈(TR) 내에, 절연막(HK)을 통해, 메탈 게이트 전극인 제어 게이트 전극(CG)이 형성된다. 홈(TR)에 매립된 금속막(ME)이, 제어 트랜지스터의 제어 게이트 전극(CG)이 되고, 홈(TR)에 매립된 절연막(HK)이, 제어 트랜지스터의 게이트 절연막으로서 기능한다.
본 실시 형태에서는, 더미 제어 게이트 전극(DG)을 제거하여 제어 게이트 전극(CG)으로 치환하고, 이 제어 게이트 전극(CG)을 제어 트랜지스터의 게이트 전극으로서 이용하고 있다. 이 때문에, 더미 제어 게이트 전극(DG)은, 더미의 게이트 전극(의사적인 게이트 전극)이며, 리플레이스먼트 게이트 전극 또는 치환용 게이트 전극으로 볼 수 있고, 제어 게이트 전극(CG)은, 제어 트랜지스터를 구성하는 게이트 전극으로 볼 수 있다.
또한, 본 실시 형태에서는, 금속막(ME)을 이용하여 제어 게이트 전극(CG)을 형성하고 있기 때문에, 제어 게이트 전극(CG)을 메탈 게이트 전극으로 할 수 있다. 제어 게이트 전극(CG)을 메탈 게이트 전극으로 함으로써, 제어 게이트 전극(CG)의 공핍화 현상을 억제하고, 기생 용량을 없앨 수 있다는 이점을 얻을 수 있다. 또한, 트랜지스터 소자의 소형화(게이트 절연막의 박막화)도 가능하게 된다는 이점도 얻을 수 있다.
절연막(HK)은, 홈(TR)의 저면 상과 측면 상에 형성되며, 제어 게이트 전극(CG)은, 저면 및 측면이 절연막(HK)에 인접한다. 제어 게이트 전극(CG)과 핀(FA)의 사이에는, 핀(FA)측으로부터 차례로 절연막(GF)과 절연막(HK)이 개재해 있다. 또한, 제어 게이트 전극(CG)과 사이드월 스페이서(SW)의 사이에는, 절연막(HK)이 개재하고, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG)의 사이에는, 제어 게이트 전극(CG)측으로부터 차례로 절연막(HK)과 절연막(MZ)이 개재해 있다. 또한, 제어 게이트 전극(CG)과 소자 분리막(ST)의 사이에는, 절연막(HK)이 개재해 있다. 핀(FA)과 제어 게이트 전극(CG) 사이의 절연막(GF) 및 절연막(HK)이 제어 트랜지스터의 게이트 절연막으로서 기능하지만, 절연막(HK)은 고유전율막이기 때문에, 고유전율 게이트 절연막으로서 기능한다.
또한, 도 27의 에칭 공정에서 더미 제어 게이트 전극(DG)을 에칭하여 제거한 후도, 홈(TR)의 저부에서는 절연막(GF)이 층상으로 잔존하고 있기 때문에, 제어 게이트 전극(CG)을 형성하면, 제어 게이트 전극(CG)과 핀(FA)의 사이에는, 절연막(HK)과 절연막(GF)이 개재하게 된다. 즉, 절연막(HK)과 핀(FA)의 사이(계면)에, 계면층으로서 절연막(GF)이 개재하게 된다. 고유전율막인 절연막(HK)을, 핀(FA)의 표면(실리콘면) 상에 직접적으로 형성시키지 않고, 절연막(HK)과 핀(FA)의 계면에, 얇은 산화실리콘막 또는 산질화실리콘막으로 이루어지는 계면층(여기서는 절연막(GF))을 설치한 경우, 트랩 준위 등의 결함 수를 줄이고, 구동 능력이나 신뢰성을 향상시킬 수 있다.
다음으로, 도 31에 나타내는 바와 같이, 메모리 게이트 전극(MG)의 상부(표층부)에, 금속 실리사이드층(SC2)을 형성한다.
즉, 우선, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상면 상을 포함하는 층간 절연막(IL1) 상에, 금속 실리사이드층(SC2) 형성용의 금속막(예를 들면 니켈막)을, 스퍼터링법 등을 이용하여 형성한다. 그 다음에, 열처리를 실시하는 것에 의해, 메모리 게이트 전극(MG)의 상부(표층부)를, 금속 실리사이드층(SC2) 형성용의 금속막과 반응시키는 것에 의해, 도 31에 나타내는 바와 같이, 메모리 게이트 전극(MG)의 상부(표층부)에, 금속 실리사이드층(SC2)을 형성한다. 그 후, 미반응의 금속막(금속 실리사이드층(SC2) 형성용 금속막)을 웨트 에칭 등에 의해 제거한다. 도 31에는, 이 단계의 단면도가 나타나 있다. 그 후, 열처리를 더 행할 수도 있다. 미반응의 금속막(금속 실리사이드층(SC2) 형성용 금속막)을 웨트 에칭 등에 의해 제거할 때에는, 제어 게이트 전극(CG)의 에칭을 억제 또는 방지하는 것이 바람직하기 때문에, 금속 실리사이드층(SC2) 형성용 금속막을 선택적으로 에칭할 수 있도록 하는 에칭액을 이용하는 것이 바람직하다. 금속 실리사이드층(SC2) 형성용 금속막이 니켈막인 경우는, 금속 실리사이드층(SC2)은 니켈 실리사이드층으로 이루어진다.
이와 같이, 이른바 살리사이드 프로세스를 행하는 것에 의해, 메모리 게이트 전극(MG)의 상부(표층부)에 금속 실리사이드층(SC2)을 자기 조정적으로 형성하고, 그에 의해, 메모리 게이트 전극(MG)의 저항을 저감할 수 있다.
금속 실리사이드층(SC2)의 형성을 생략할 수도 있지만, 금속 실리사이드층(SC2)을 형성한 쪽이, 더 바람직하다. 금속 실리사이드층(SC2)을 형성함으로써, 실리콘 게이트 전극인 메모리 게이트 전극(MG)의 저항을 저감할 수 있기 때문에, 불휘발성 메모리를 갖는 반도체 장치의 성능을 향상시킬 수 있고, 예를 들면 동작 속도를 향상시킬 수 있다.
다음으로, 도 32에 나타내는 바와 같이, 반도체 기판(SB) 상에, 즉 층간 절연막(IL1) 상에, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)(금속 실리사이드층(SC2))을 덮도록, 절연막으로서 층간 절연막(IL2)을 형성(퇴적)한다. 층간 절연막(IL2)은, 산화실리콘막 등으로 이루어지며, CVD법 등을 이용하여 형성할 수 있다. 층간 절연막(IL2)의 형성 후, 층간 절연막(IL2)의 상면을 CMP법에 의해 연마하는 등 하여, 층간 절연막(IL2)의 상면의 평탄성을 높일 수도 있다.
다음으로, 도 33에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여 층간 절연막(IL2) 상에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여, 층간 절연막(IL2, IL1)을 드라이 에칭하는 것에 의해, 콘택트 홀(관통 구멍)을 형성한다. 그 다음에, 콘택트 홀 내에, 접속용의 도전체부(導電體部)로서, 텅스텐(W) 등으로 이루어지는 도전성의 플러그(PG)를 형성한다.
예를 들면, 콘택트 홀의 내부(저면 및 측벽 상)를 포함하는 층간 절연막(IL2) 상에, 배리어 도체막과 텅스텐막을 차례로 콘택트 홀 내를 메우도록 형성하고 나서, 콘택트 홀의 외부의 불필요한 텅스텐막 및 배리어 도체막을 CMP법 또는 에치 백법 등에 의하여 제거하는 것에 의해, 플러그(PG)를 형성할 수 있다. 플러그(PG)는, n＋형 반도체 영역(SD1, SD2), 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 상 등에 형성된다.
다음으로, 도 34에 나타내는 바와 같이, 플러그(PG)가 매립된 층간 절연막(IL2) 상에 절연막(IL3)을 형성한다. 그 다음에, 절연막(IL3)의 소정 영역에 배선 홈을 형성한 후, 배선 홈 내에 싱글 다마신 기술을 이용하여 배선(M1)을 매립한다. 배선(M1)은, 예를 들면, 구리를 주성분으로 하는 구리 배선(매립 구리 배선)이다. 배선(M1)은, 플러그(PG)를 통해, n＋형 반도체 영역(SD1), n＋형 반도체 영역(SD2), 메모리 게이트 전극(MG) 및 제어 게이트 전극(CG) 등과 전기적으로 접속된다.
그 후, 듀얼 다마신 법 등에 의해 2층째 이후의 배선을 형성하지만, 여기서는 도시 및 그 설명은 생략한다. 또한, 배선(M1) 및 그보다 상층의 배선은, 다마신 배선에 한정되지 않고, 배선용의 도전체막을 패터닝하여 형성할 수도 있고, 예를 들면 텅스텐 배선 또는 알루미늄 배선 등으로 할 수도 있다.
이상과 같이 하여, 본 실시 형태의 반도체 장치가 제조된다.
본 실시 형태에서는, 메모리 게이트 전극(MG)은 p형 실리콘막에 의해 형성되고, 더미 제어 게이트 전극(DG)은, n형 실리콘막에 의해 형성되어 있지만, 이것은, 도 27의 에칭 공정에서, 메모리 게이트 전극(MG)의 에칭을 억제 또는 방지하면서 더미 제어 게이트 전극(DG)을 선택적으로 에칭하기 위해서이다. 이에 대해, 도 35를 참조하여 설명한다.
도 35는, 각종 실리콘막의 에칭율을 나타내는 그래프이다. 도 35에는, 그래프의 왼쪽에서부터 차례로, 논 도프의 폴리실리콘막, n형 폴리실리콘막, p형 폴리실리콘막, 논 도프의 아몰퍼스 실리콘막, n형의 아몰퍼스 실리콘막, 및 p형의 아몰퍼스 실리콘막의 각각에 대한 에칭율(에칭 속도)이 나타나 있다. 여기서는, 에칭액으로서, 알칼리성 약액(암모니아수 등)을 이용한 경우가 나타나 있다. 단, 에칭율의 절대 값은, 에칭액의 농도에도 따르기 때문에, 도 35의 그래프는, 각종 실리콘막의 에칭율을 상대적으로 비교하기 위해 이용해야 한다. 또한, 도 35의 그래프에서, 「poly―Si」는, 폴리실리콘막을 의미하며, 「a―Si」는, 아몰퍼스 실리콘막을 의미한다.
도 35의 그래프에서는, p형의 폴리실리콘막은, 논 도프의 폴리실리콘막 및 n형의 폴리실리콘막에 비해, 에칭율이 매우 작고, 또한, p형의 아몰퍼스 실리콘막은, 논 도프의 아몰퍼스 실리콘막 및 n형의 아몰퍼스 실리콘막에 비해, 에칭율이 매우 작다. 즉, 논 도프의 실리콘막 및 n형 실리콘막의 각 에칭율에 비해, p형 실리콘막의 에칭율을 충분히 작게 하는 것이 가능한 것을 알 수 있다.
이 때문에, 본 실시 형태에서는, 도 27의 에칭 공정을 행하는 단계에서, 메모리 게이트 전극(MG)은 p형 실리콘막에 의해 구성되고, 더미 제어 게이트 전극(DG)은 n형 실리콘막에 의해 구성되어 있다. 이에 의해, 도 27의 에칭 공정에서, 더미 제어 게이트 전극(DG)과 메모리 게이트 전극(MG)의 양쪽이 노출한 상태에서 에칭을 행한 때, p형 실리콘막으로 이루어지는 메모리 게이트 전극(MG)의 에칭을 억제 또는 방지하면서, n형 실리콘막으로 이루어지는 더미 제어 게이트 전극(DG)을 선택적으로 에칭하여 제거할 수 있다.
또한, 도 35의 그래프로부터도 알 수 있는 바와 같이, 논 도프 실리콘막의 에칭율에 비해, p형 실리콘막의 에칭율을 충분히 작게 하는 것이 가능하다. 이 때문에, 본 실시 형태의 변형 예로서, 더미 제어 게이트 전극(DG)을 논 도프(언도프)의 실리콘막에 의해 형성할 수도 있다. 즉, 상기 실리콘막(PS1)을 논 도프 실리콘막으로서 형성해 두고, 그 후도 실리콘막(PS1)(더미 제어 게이트 전극(DG))에 불순물이 될 수 있는 한 주입되지 않도록 함으로써, 도 27의 에칭 공정을 행하는 단계에서, 메모리 게이트 전극(MG)이 p형 실리콘막에 의해 구성되고, 더미 제어 게이트 전극(DG)이 논 도프 실리콘막에 의해 구성되어 있도록 할 수도 있다. 이 경우도, 도 27의 에칭 공정에서, 더미 제어 게이트 전극(DG)과 메모리 게이트 전극(MG)의 양쪽이 노출한 상태에서 에칭을 행한 때, p형 실리콘막으로 이루어지는 메모리 게이트 전극(MG)의 에칭을 억제 또는 방지하면서, 논 도프 실리콘막으로 이루어지는 더미 제어 게이트 전극(DG)을 선택적으로 에칭하여 제거할 수 있다.
단, 더미 제어 게이트 전극(DG)은, 논 도프 실리콘막에 의해 형성되어 있는 경우보다, n형 실리콘막에 의해 형성되어 있는 경우인 쪽이, 더 바람직하다. 왜냐하면, 도 35의 그래프에도 나타내는 바와 같이, 논 도프 실리콘막과 p형 실리콘막의 에칭율의 차에 비해, n형 실리콘막과 p형 실리콘막의 에칭율의 차인 쪽이 크기 때문이다. 이 때문에, 더미 제어 게이트 전극(DG)은, 논 도프 또는 n형 실리콘막에 의해 형성할 수 있지만, n형 실리콘막에 의해 형성하면, 더 바람직하다. 이에 의해, 도 27의 에칭 공정에서, 메모리 게이트 전극(MG)에 대한 더미 제어 게이트 전극(DG)의 에칭 선택비를, 더 높일 수 있고, 메모리 게이트 전극(MG)의 에칭을 더 확실하게 억제 또는 방지하면서, 더미 제어 게이트 전극(DG)을 더 확실하게 제거할 수 있다.
또한, 더미 제어 게이트 전극(DG)을 n형 실리콘막에 의해 형성해 두면, 더미 제어 게이트 전극(DG) 중에 의도치 않게 소량의 p형 불순물이 도입된 경우에도, 더미 제어 게이트 전극(DG)은 n형 실리콘으로 구성된 상태를 유지할 수 있고, 메모리 게이트 전극(MG)에 대한 더미 제어 게이트 전극(DG)의 높은 에칭 선택비를 확보하기 쉬워진다. 이 때문에, 반도체 장치의 제조 공정 관리가 행하기 쉬워진다. 이 점에서도, 더미 제어 게이트 전극(DG)은, n형 실리콘막에 의해 형성(구성)되어 있는 것이, 더 바람직하다.
<불휘발성 메모리의 동작에 대해>
다음으로, 불휘발성 메모리의 동작 예에 대해, 도 36을 참조하여 설명한다.
도 36은, 본 실시 형태의 「기입」, 「소거」 및 「판독」 시에 있어서의 선택 메모리 셀의 각 부위로의 전압 인가 조건의 일 예를 나타내는 표이다. 도 36의 표에는, 「기입」, 「소거」 및 「판독」 시의 각각에 있어서, 선택한 메모리 셀(MC)의 메모리 게이트 전극(MG)에 인가하는 전압(Vmg), 소스 영역(반도체 영역(MS))에 인가하는 전압(Vs), 제어 게이트 전극(CG)에 인가하는 전압(Vcg), 및, 드레인 영역(반도체 영역(MD))에 인가하는 전압(Vd)이 기재되어 있다, 또한, 도 36의 표에 나타낸 것은 전압 인가 조건의 적합한 일 예이며, 이에 한정되는 것은 아니고, 필요에 따라 여러 가지로 변경 가능하다. 또한, 본 실시 형태에서는, 메모리 트랜지스터의 절연막(MZ) 중의 전하 축적부인 절연막(MZ2)으로의 전자의 주입을 「기입」, 홀(정공)의 주입을 「소거」로 정의한다.
또한, 도 36의 표에 있어서, A란은, 기입 방법이 SSI방식이고, 또 소거 방법이 BTBT방식인 경우에 대응하고, B란은, 기입 방법이 SSI방식이고, 또 소거 방법이 FN방식인 경우에 대응하며, C란은, 기입 방법이 FN방식이고, 또 소거 방법이 BTBT방식인 경우에 대응하고, D란은, 기입 방법이 FN방식이고, 또 소거 방법이 FN방식인 경우에 대응하고 있다.
기입 방식은, 이른바 SSI(Source Side Injection)방식이라 불리는 소스 사이드 주입에 의한 핫 일렉트론 주입으로 기입을 행하는 기입 방식과, 이른바 FN방식이라 불리는 FN(Fowler Nordheim) 터널링에 의해 기입을 행하는 기입 방식이 있다.
SSI방식의 기입에서는, 예를 들면 도 36의 표의 A란 또는 B란의 「기입 동작 전압」에 나타내는 바와 같은 전압을, 기입을 행하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀의 절연막(MZ) 중의 절연막(MZ2) 중에 전자를 주입함으로써 기입을 행한다. 이때, 핫 일렉트론은, 메모리 게이트 전극(MG)과 제어 게이트 전극(CG) 사이의 영역의 아래쪽 채널 영역(소스, 드레인 사이)에서 발생하고, 메모리 게이트 전극(MG) 아래의 절연막(MZ) 중의 전하 축적부인 절연막(MZ2)에 핫 일렉트론이 주입된다. 주입된 핫 일렉트론은, 절연막(MZ2) 중의 트랩 준위에 포획되고, 그 결과, 메모리 트랜지스터의 문턱 전압이 상승한다. 즉, 메모리 트랜지스터는 기입 상태가 된다.
FN방식의 기입에서는, 예를 들면 도 36의 표의 C란 또는 D란의 「기입 동작 전압」에 나타내는 바와 같은 전압을, 기입을 행하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀에서, 메모리 게이트 전극(MG)으로부터 전자를 터널링시켜 절연막(MZ) 중의 절연막(MZ2)에 주입함으로써 기입을 행한다. 이때, 전자는 메모리 게이트 전극(MG)으로부터 FN터널 효과에 의해 절연막(MZ3)을 터널링하여 절연막(MZ) 중에 주입되고, 절연막(MZ2) 중의 트랩 준위에 포획되며, 그 결과, 메모리 트랜지스터의 문턱 전압이 상승한다. 즉, 메모리 트랜지스터는 기입 상태가 된다.
소거 방법은, 이른바 BTBT방식이라 불리는 BTBT(Band―To―Band Tunneling:밴드 간 터널 현상)에 따르는 핫 홀 주입에 의해 소거를 행하는 소거 방식과, 이른바 FN방식이라 불리는 FN터널링에 의해 소거를 행하는 소거 방식이 있다.
BTBT방식의 소거에서는, BTBT에 의해 발생한 홀을 핀(FA)측으로부터 절연막(MZ) 중의 절연막(MZ2)에 주입하는 것에 의해 소거를 행한다. 예를 들면 도 36의 표의 A란 또는 C란의 「소거 동작 전압」에 나타내는 바와 같은 전압을, 소거를 행하는 선택 메모리 셀의 각 부위에 인가한다. 이에 의해, BTBT현상에 의해 홀을 발생시켜 전계 가속함으로써 선택 메모리 셀의 절연막(MZ) 중의 절연막(MZ2) 중에 홀을 주입하고, 그에 의해 메모리 트랜지스터의 문턱 전압을 저하시킨다. 즉, 메모리 트랜지스터는 소거 상태가 된다.
FN방식의 소거에서는, 예를 들면 도 36의 표의 B란 또는 D란의 「소거 동작 전압」에 나타내는 바와 같은 전압을, 소거를 행하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀에서, 메모리 게이트 전극(MG)으로부터 홀을 터널링시켜 절연막(MZ) 중의 절연막(MZ2)에 주입함으로써 소거를 행한다. 이때, 홀은 메모리 게이트 전극(MG)으로부터 FN터널 효과에 의해 절연막(MZ3)을 터널링하여 절연막(MZ) 중에 주입되고, 절연막(MZ2) 중의 트랩 준위에 포획되며, 그 결과, 메모리 트랜지스터의 문턱 전압이 저하한다. 즉, 메모리 트랜지스터는 소거 상태가 된다.
판독 시에는, 예를 들면 도 36의 표의 A란, B란, C란 또는 D란의 「판독 동작 전압」에 나타내는 바와 같은 전압을, 판독을 행하는 선택 메모리 셀의 각 부위에 인가한다. 판독 시의 메모리 게이트 전극(MG)에 인가하는 전압(Vmg)을, 기입 상태에 있어서의 메모리 트랜지스터의 문턱 전압과 소거 상태에 있어서의 문턱 전압 사이의 값으로 함으로써, 기입 상태와 소거 상태를 판별할 수 있다.
<검토 경위에 대해>
본 발명자는, 스플릿 게이트형 메모리 셀에 대해 검토해 왔다. 스플릿 게이트형 메모리 셀을 구성하는 메모리 게이트 전극(메모리 게이트 전극(MG)에 대응)과 제어 게이트 전극(제어 게이트 전극(CG)에 대응) 중, 제어 게이트 전극에 대해서는, 메탈 게이트 전극을 적용함으로써, 제어 게이트 전극의 공핍화 현상을 억제하고, 기생 용량을 없앨 수 있다는 이점을 얻을 수 있다. 또한, 제어 게이트 전극의 게이트 길이가 작아진 때의 짧은 채널 효과를 개선할 수 있다는 이점도 얻을 수 있다. 또한, 메탈 게이트 전극과 고유전율 게이트 절연막의 각 재료의 선택으로, 제어 트랜지스터의 문턱 전압의 조정이 가능하게 된다.
한편, 메모리 게이트 전극에 대해서는, 기능과 신뢰성의 관점에서, 메탈 게이트 전극을 적용하지 않는 쪽이 바람직한 경우가 있다. 예를 들면, 제어 트랜지스터에 비하면, 메모리 트랜지스터 쪽이 더 높은 신뢰성이 요구되지만, 신뢰성의 관점에서는, 메탈 게이트 전극보다, 오랜 사용 실적이 있는 실리콘 게이트 전극 쪽이, 신뢰성을 확보하기 쉽다. 또한, 메모리 셀의 소거에 FN방식을 사용하는 경우는, 홀 생성 효율의 관점에서, 메모리 게이트 전극은 메탈 게이트 전극이 아니라 실리콘 게이트 전극인 것이 바람직하고, p형 실리콘 게이트 전극이면, 더 바람직하다.
이 때문에, 제어 게이트 전극에 대해서는, 메탈 게이트 전극을 적용하고, 한편, 메모리 게이트 전극에 대해서는, 메탈 게이트 전극을 적용하지 않고 실리콘 게이트 전극을 적용하는 것을 검토하고 있다. 이러한 메모리 셀을 갖는 반도체 장치를 제조하는 데에는, 메탈 게이트 전극을 적용하는 제어 게이트 전극에 대해서는, 이른바 게이트 라스트 프로세스로 형성하고, 메탈 게이트 전극을 적용하지 않는 메모리 게이트 전극은, 이른바 게이트 퍼스트 프로세스로 형성하면 된다. 게이트 퍼스트 프로세스에서는, 완성 제품에서 사용하는 게이트 전극을 형성하고 나서, 소스·드레인용 반도체 영역을 형성한다. 한편, 게이트 라스트 프로세스에서는, 더미 게이트 전극을 일단 형성하고 나서, 소스·드레인용 반도체 영역을 형성하고, 그 후, 더미 게이트 전극을 제거하여, 그 제거 영역에, 완성 제품에서 사용하는 실제 게이트 전극을 형성한다. 즉, 게이트 라스트 프로세스에서는, 더미 게이트 전극을 제거하여 실제로 사용하는 게이트 전극으로 치환하는 공정이 존재한다.
이 때문에, 메탈 게이트 전극을 적용하지 않는 메모리 게이트 전극을 게이트 퍼스트 프로세스로 형성하고, 메탈 게이트 전극을 적용하는 제어 게이트 전극을 게이트 라스트 프로세스로 형성하는 경우는, 더미 제어 게이트 전극을 제거하여 실제로 사용하는 제어 게이트 전극으로 치환할 필요가 있다. 이 더미 제어 게이트 전극을 제거할 때는, 메모리 게이트 전극이 제거되지 않도록 할 필요가 있다. 이 때문에, 제조 공정을 연구하지 않으면, 제조 공정의 관리가 어려워지고, 반도체 장치의 제조 공정을 행하기 어려워져 버린다. 제조 공정의 관리가 어려워지고, 반도체 장치의 제조 공정을 행하기 어려워지는 것은, 반도체 장치의 제조 수율의 저하나, 반도체 장치의 제조 비용의 증가로 이어진다.
<주요 특징과 효과에 대해>
본 실시 형태에서는, 메모리 셀을 구성하는 메모리 게이트 전극(MG) 및 제어 게이트 전극(CG) 중, 메모리 게이트 전극(MG)은, 이른바 게이트 퍼스트 프로세스로 형성하고, 제어 게이트 전극(CG)은, 이른바 게이트 라스트 프로세스로 형성한다.
이 때문에, 본 실시 형태의 반도체 장치의 제조 공정은, 반도체 기판(SB)( 핀(FA)) 상에 절연막(GF)(제1 절연막)을 통해 더미 제어 게이트 전극(DG)을 형성하는 공정(도 12∼도 14의 공정)과, 더미 제어 게이트 전극(DG)과 이웃하도록, 반도체 기판(SB)(핀(FA)) 상에 절연막(MZ)(제2 절연막)을 통해 메모리 게이트 전극(MG)(제1 게이트 전극)을 형성하는 공정(도 15∼도 22의 공정)을 갖고 있다. 또한, 절연막(MZ)은, 내부에 전하 축적부를 갖는 절연막이다. 본 실시 형태의 반도체 장치의 제조 공정은, 또한, 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MG)을 덮도록 층간 절연막(IL1)(제1 층간 절연막)을 형성하는 공정(도 25의 공정)과, 층간 절연막(IL1)을 연마하여 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MG)을 노출시키는 공정(도 26의 연마 공정)을 갖고 있다. 본 실시 형태의 반도체 장치의 제조 공정은, 또한, 더미 제어 게이트 전극(DG)을 에칭에 의해 제거하는 공정(도 27의 에칭 공정)과, 더미 제어 게이트 전극(DG)이 제거된 영역인 홈(TR)(제1 홈) 내에, 제어 게이트 전극(CG)(제2 게이트 전극)을 형성하는 공정(도 28∼도 30의 공정)을 갖고 있다.
또한, 핀(FA)은, 반도체 기판(SB)의 일부이며, 반도체 기판(SB)의 활성 영역으로서 기능한다. 이 때문에, 핀(FA) 상에 절연막(GF)을 통해 더미 제어 게이트 전극(DG)이 형성되는 것은, 반도체 기판(SB) 상에 절연막(GF)을 통해 더미 제어 게이트 전극(DG)이 형성되는 것에 대응하고, 또한, 핀(FA) 상에 절연막(MZ)을 통해 메모리 게이트 전극(MG)이 형성되는 것은, 반도체 기판(SB) 상에 절연막(MZ)을 통해 메모리 게이트 전극(MG)이 형성되는 것에 대응한다.
본 실시 형태의 반도체 장치의 제조 공정의 주요 특징 중 하나는, 메모리 게이트 전극(MG)은 p형 실리콘막으로 이루어지고, 더미 제어 게이트 전극(DG)은, 논 도프 또는 n형 실리콘막(더 바람직하게는 n형 실리콘막)으로 이루어지는 것이다. 본 실시 형태의 반도체 장치의 제조 공정의 주요 특징 중 다른 하나는, 더미 제어 게이트 전극(DG)을 제거하는 공정(도 27의 에칭 공정)에서는, 더미 제어 게이트 전극(DG)과 메모리 게이트 전극(MG)이 노출된 상태에서, 더미 제어 게이트 전극(DG)에 비해 메모리 게이트 전극(MG)이 에칭되기 어려운 조건에서 에칭을 행하여, 더미 제어 게이트 전극(DG)을 제거하는 것이다.
이에 의해, 더미 제어 게이트 전극(DG)을 에칭에 의해 제거할 때, 메모리 게이트 전극(MG)이 에칭되어 버리는 것을 확실하게 억제 또는 방지할 수 있기 때문에, 반도체 장치의 제조 수율을 향상시킬 수 있다. 또한, 더미 제어 게이트 전극(DG)과 메모리 게이트 전극(MG)이 노출된 상태에서, 더미 제어 게이트 전극(DG)을 에칭하여 제거할 수 있는 것도, 반도체 장치의 제조 수율의 향상에 유효하다. 따라서, 반도체 장치의 제조 비용을 저감할 수 있다. 또한, 더미 제어 게이트 전극(DG)의 에칭 잔여물이나 메모리 게이트 전극(MG)의 과잉 에칭을 방지할 수 있기 때문에, 제조된 반도체 장치의 신뢰성을 향상시킬 수 있다. 이하, 이에 대해, 검토 예도 참조하면서, 구체적으로 설명한다.
도 37 및 도 38은, 본 발명자가 검토한 검토 예의 반도체 장치의 제조 공정 중의 요부 단면도이며, 상기 도 1의 A―A선에 상당하는 위치에서의 단면도가 나타나 있다. 도 37은, 상기 도 26에 상당하는 공정 단계이며, 더미 제어 게이트 전극(DG101)을 제거하기 직전의 단계가 나타나 있다. 도 38은, 상기 도 27에 상당하는 공정 단계이며, 더미 제어 게이트 전극(DG101)을 제거한 직후의 단계가 나타나 있다.
도 37에 나타내는 더미 제어 게이트 전극(DG101)은, 본 실시 형태의 더미 제어 게이트 전극(DG)에 상당하는 것이며, 도 37 및 도 38에 나타내는 메모리 게이트 전극(MG101)은, 본 실시 형태의 메모리 게이트 전극(MG)에 상당하는 것이다. 그러나, 본 실시 형태와 달리, 도 37 및 도 38에 나타내는 검토 예에서는, 더미 제어 게이트 전극(DG101)과 메모리 게이트 전극(MG101)은, 같은 도전형의 실리콘막에 의해 형성되어 있으며, 구체적으로는 모두 n형 폴리실리콘막에 의해 형성되어 있다. 그리고, 검토 예의 경우는, 도 37 및 도 38에 나타내는 바와 같이, 더미 제어 게이트 전극(DG101)은 노출하지만 메모리 게이트 전극(MG101)은 노출하지 않도록 하는 개구부(OP)를 갖는 포토레지스트 패턴(PR101)을 에칭 마스크로 하여, 더미 제어 게이트 전극(DG101)을 선택적으로 에칭해서 제거할 필요가 있다. 그렇게 하는 것에 의해, 포토레지스트 패턴(PR101)의 개구부(OP)로부터 노출하는 더미 제어 게이트 전극(DG101)을 에칭에 의해 제거함과 아울러, 메모리 게이트 전극(MG101)에 대해서는, 포토레지스트 패턴(PR101)으로 덮여져 있음으로써, 에칭되지 않도록 할 수 있다.
그러나, 포토리소그래피 기술을 이용하여 포토레지스트 패턴을 형성할 때는, 포토마스크의 정렬 불량 등에 기인하여, 포토레지스트 패턴의 형성 위치가, 설계 위치로부터 벗어나는 경우가 있다. 도 39 및 도 40도, 검토 예의 반도체 장치의 제조 공정 중의 요부 단면도이며, 도 37 및 도 38에 각각 대응하는 공정 단계가 나타나 있지만, 도 39 및 도 40은, 도 37 및 도 38에 나타내는 검토 예에서, 포토레지스트 패턴(PR101)의 형성 위치가 도면의 우측으로 벗어난 경우에 대응하고 있다.
포토레지스트 패턴(PR101)의 형성 위치가 도 37의 우측으로 벗어난 경우에는, 도 39에 나타내는 바와 같이, 포토레지스트 패턴(PR101)의 개구부(OP)로부터, 더미 제어 게이트 전극(DG101)뿐만 아니라 메모리 게이트 전극(MG101)도 노출해 버릴 염려가 있다. 이 도 39의 상태에서 에칭을 행하면, 도 40에 나타내는 바와 같이, 더미 제어 게이트 전극(DG101)뿐만 아니라 메모리 게이트 전극(MG101)도 에칭되어서 제거되어 버린다. 이것은, 메모리 게이트 전극(MG101)과 더미 제어 게이트 전극(DG101)이 같은 도전형(n형)의 실리콘막에 의해 형성되어 있기 때문에, 포토레지스트 패턴(PR101)의 개구부(OP)로부터 더미 제어 게이트 전극(DG101)뿐만 아니라 메모리 게이트 전극(MG101)도 노출해 있으면, 더미 제어 게이트 전극(DG101)뿐만 아니라 메모리 게이트 전극(MG101)도 에칭되어 버리기 때문이다.
포토레지스트 패턴(PR101)의 형성 위치가 어긋나도 포토레지스트 패턴(PR101)의 개구부(OP)로부터 메모리 게이트 전극(MG101)이 노출되지 않도록 하기 위해서는, 포토레지스트 패턴(PR101)의 개구부(OP)를 메모리 게이트 전극(MG101)으로부터 어느 정도 떨어지게 할 필요가 있다. 그러나, 그렇게 해 버리면, 이번은 포토레지스트 패턴(PR101)의 형성 위치가 도 37의 좌측으로 벗어난 경우에는, 도 41에 나타내는 바와 같이, 포토레지스트 패턴(PR101)의 개구부(OP)로부터, 메모리 게이트 전극(MG101)뿐만 아니라 더미 제어 게이트 전극(DG101)도 노출되지 않게 되어 버릴 염려가 있다. 도 41도, 검토 예의 반도체 장치의 제조 공정 중의 요부 단면도이며, 도 37에 대응하는 공정 단계가 나타나 있지만, 도 41은, 도 37에 나타내는 검토 예에서, 포토레지스트 패턴(PR101)의 형성 위치가 도면의 좌측으로 벗어난 경우에 대응하고 있다.
도 41에 나타내는 바와 같이, 포토레지스트 패턴(PR101)의 개구부(OP)로부터, 메모리 게이트 전극(MG101)뿐만 아니라 더미 제어 게이트 전극(DG101)도 노출되지 않은 경우에는, 에칭 공정을 행해도, 더미 제어 게이트 전극(DG101)은 에칭되지 않아 제거할 수는 없다. 이 때문에, 에칭 공정을 종료해도, 도 41의 구조가 유지되어, 메모리 게이트 전극(MG101)뿐만 아니라 더미 제어 게이트 전극(DG101)도 잔존해 버린다.
이와 같이, 검토 예의 경우는, 메모리 게이트 전극(MG101)과 더미 제어 게이트 전극(DG101)이 같은 도전형(導電型)의 실리콘막에 의해 형성되어 있기 때문에, 메모리 게이트 전극(MG101)과 더미 제어 게이트 전극(DG101)과의 양쪽이 노출한 상태에서 더미 제어 게이트 전극(DG101)의 에칭 공정을 행하는 것이 허용되지 않고, 그 때문에 여러 가지 제약이 발생해 버린다. 이 때문에, 제조 공정의 관리가 어려워지고, 반도체 장치의 제조 공정이 행하기 어려워져 버리기 때문에, 반도체 장치의 제조 수율의 저하나, 반도체 장치의 제조 비용의 증가를 초래해 버린다.
그에 대해, 본 실시 형태에서는, 메모리 게이트 전극(MG)은 p형 실리콘막에 의해 형성되고, 더미 제어 게이트 전극(DG)은 논 도프 또는 n형 실리콘막(더 바람직하게는 n형 실리콘막)에 의해 형성되어 있다. 논 도프 또는 n형 실리콘막과 p형 실리콘막은, 같은 에칭액을 사용해도 에칭 속도를 다르게 하는 것이 가능하고, 에칭액의 선택에 따라서는, p형 실리콘막의 에칭을 억제하면서, 논 도프 또는 n형 실리콘막을 선택적으로 에칭하는 것이 가능하다. 본 실시 형태에서는, p형 실리콘막으로 이루어지는 더미 제어 게이트 전극(DG)에 비해, 논 도프 또는 n형 실리콘막으로 이루어지는 메모리 게이트 전극(MG)이 에칭되기 어려운 조건에서 에칭을 행함으로써, 더미 제어 게이트 전극(DG)과 메모리 게이트 전극(MG)의 양쪽이 노출한 상태에서 에칭을 행해도, 더미 제어 게이트 전극(DG)을 선택적으로 에칭하여 제거할 수 있다. 이에 의해, 더미 제어 게이트 전극(DG)을 확실하게 제거함과 아울러, 메모리 게이트 전극(MG)이 에칭되는 것을 확실하게 억제 또는 방지할 수 있다.
본 실시 형태에서는, 메모리 게이트 전극(MG)과 더미 제어 게이트 전극(DG)의 양쪽이 노출한 상태에서, 더미 제어 게이트 전극(DG)을 에칭에 의해 제거하기 때문에, 더미 제어 게이트 전극(DG)을 노출하고 또 메모리 게이트 전극(MG)을 덮도록 하는 포토레지스트 패턴(상기 포토레지스트 패턴(PR101)에 상당)을 형성하지 않고 끝난다. 이 때문에, 상기 검토 예에 관련하여 설명한 바와 같은 상기 포토레지스트 패턴(PR101)의 형성 위치의 어긋남에 기인한 문제도 생기지 않고 해결되어, 더미 제어 게이트 전극(DG)을 선택적으로 제거하는 데에 수반하는 제약이 적어지게 된다. 이 때문에, 본 실시 형태에서는, 제조 공정의 관리가 용이하게 되고, 반도체 장치의 제조 공정을 행하기 쉬워진다. 따라서, 반도체 장치의 제조 수율의 향상이나, 반도체 장치의 제조 비용의 저감을 도모할 수 있다. 또한, 본 실시 형태에서는, 상기 포토레지스트 패턴(PR101)에 상당하는 것을 형성하지 않고 끝남으로써, 반도체 장치의 제조 공정 수를 억제할 수도 있으며, 이것도, 반도체 장치의 제조 비용의 저감에 기여한다. 또한, 더미 제어 게이트 전극(DG)의 에칭 잔여물이나 메모리 게이트 전극(MG)의 과잉 에칭을 방지할 수 있기 때문에, 제조된 반도체 장치의 신뢰성을 향상시킬 수도 있다.
또한, 본 실시 형태에서는, 상기 포토레지스트 패턴(PR101)에 상당하는 것을 형성하지 않고 해결되기 때문에, 더미 제어 게이트 전극(DG)의 상면 전체가 노출된 상태에서, 도 27의 에칭 공정을 행할 수 있다. 이 때문에, 도 27의 에칭 공정에서, 더미 제어 게이트 전극(DG)의 노출 면적을 크게 할 수 있기 때문에, 도 27의 에칭 공정에서 더미 제어 게이트 전극(DG)의 에칭 잔여물이 생기는 것을 방지하기 쉬워진다. 이 관점에서도, 도 27의 에칭 공정의 관리가 용이하게 되고, 도 27의 에칭 공정을 행하기 쉬워진다. 따라서, 반도체 장치의 제조 수율의 향상이나, 반도체 장치의 제조 비용의 저감을 도모할 수 있다.
또한, 도 27의 에칭 공정에서는, 더미 제어 게이트 전극(DG)을 선택적으로 에칭하지만, 메모리 게이트 전극(MG)뿐만 아니라, 노출하는 각 절연막도 될 수 있는 한 에칭되지 않도록 하는 것이 바람직하다. 구체적으로는, 도 27의 에칭 공정은, 더미 제어 게이트 전극(DG)에 비해, 메모리 게이트 전극(MG), 절연막(GF), 절연막(MZ), 사이드월 스페이서(SW) 및 층간 절연막(IL1)이 에칭되기 어려운 조건에서, 에칭을 행하는 것이 바람직하다. 이에 의해, 도 27의 에칭 공정에서는, 메모리 게이트 전극(MG), 절연막(GF), 절연막(MZ), 사이드월 스페이서(SW) 및 층간 절연막(IL1)이 에칭되는 것을 억제 또는 방지하면서, 더미 제어 게이트 전극(DG)을 확실하게 에칭할 수 있다. 이 때문에, 더미 제어 게이트 전극(DG)은, 메모리 게이트 전극(MG)에 대한 에칭 선택성을 가질 뿐만 아니라, 각종 절연막에 대한 에칭 선택성을 갖는 것이 바람직하다. 논 도프 또는 n형 실리콘막은, p형 실리콘막에 대한 에칭 선택성을 가질 뿐만 아니라, 각종 절연막(예를 들면 산화실리콘막이나 질화실리콘막 등)에 대한 에칭 선택성도 갖고 있다. 이 때문에, 본 실시 형태와 같이, 메모리 게이트 전극(MG)을 p형 실리콘막에 의해 형성하고, 더미 제어 게이트 전극(DG)을 논 도프 또는 n형 실리콘막에 의해 형성하면, 필연적으로, 더미 제어 게이트 전극(DG)은, 각종 절연막에 대한 에칭 선택성을 가질 수 있다. 따라서, 도 27의 에칭 공정에서, 더미 제어 게이트 전극(DG)을 확실하게 제거할 수 있음과 아울러, 노출된 절연막(여기서는 절연막(GF), 절연막(MZ), 사이드월 스페이서(SW) 및 층간 절연막(IL1))이 불필요한 에칭을 받아 버리는 것을 억제 또는 방지할 수 있다. 따라서, 도 27의 에칭 공정에서 메모리 게이트 전극(MG)이 에칭되지 않도록 하는 것은 물론이고, 노출하는 각 절연막도 에칭되지 않도록 한다는 관점에서, 더미 제어 게이트 전극(DG)을 구성하는 재료로서, 논 도프 또는 n형 실리콘은 특히 알맞다.
또한, 도 27의 에칭 공정을 행하는 직전의 단계에서, 더미 제어 게이트 전극(DG)은, 논 도프 또는 n형 실리콘막으로 이루어지고, 메모리 게이트 전극(MG)은, p형 실리콘막으로 이루어질 필요가 있다. 이 때문에, 도 27의 에칭 공정을 행하기 전에, 메모리 게이트 전극(MG)에 n형 불순물이 주입되어 버리는 것은, 될 수 있는 한 막는 것이 바람직하다. 이 때문에, 메모리 게이트 전극(MG) 상에 캡 절연막(CP2)이 형성된 상태에서, n―형 반도체 영역(EX1, EX2)을 형성하기 위한 이온 주입이나, n＋형 반도체 영역(SD1, SD2)을 형성하기 위한 이온 주입을 행하는 것이 바람직하다. 이에 의해, n―형 반도체 영역(EX1, EX2)을 형성하기 위한 이온 주입이나, n＋형 반도체 영역(SD1, SD2)을 형성하기 위한 이온 주입 시에, 메모리 게이트 전극(MG)에 n형 불순물이 이온 주입되는 것을 억제 또는 방지할 수 있다. 이 때문에, p형 실리콘막으로 이루어지는 메모리 게이트 전극(MG)의 실효적인 p형 불순물 농도의 변동을 막을 수 있어, 도 27의 에칭 공정에서, 메모리 게이트 전극(MG)이 의도치 않게 에칭되어 버리는 것을, 확실하게 방지할 수 있다.
또한, 도 27의 에칭 공정에서는, 드라이 에칭이 아니라, 웨트 에칭을 채용하는 것이 바람직하다. 드라이 에칭이 아니라, 웨트 에칭을 이용함으로써, 더미 제어 게이트 전극(DG)의 하지(下地)(여기서는 절연막(GF)이나 핀(FA))에 손상을 주는 일없이, 더미 제어 게이트 전극(DG)을 에칭하여 제거할 수 있다.
또한, 본 실시 형태에서는, p형 실리콘막으로 이루어지는 메모리 게이트 전극(MG)의 에칭 속도가, 논 도프 또는 n형 실리콘막으로 이루어지는 더미 제어 게이트 전극(DG)의 에칭 속도보다 낮아지도록, 도 27의 에칭 공정의 에칭 조건을 선택할 필요가 있다. 이 때문에, 논 도프 또는 n형 실리콘보다 p형 실리콘 쪽이 에칭 속도가 낮아지도록 하는 에칭액을, 도 27의 에칭 공정에서 사용하는 것이 바람직하다.
이 때문에, 도 27의 에칭 공정에서는, 암모니아수를 알맞게 사용할 수 있다. 암모니아수를 이용한 웨트 에칭에 의해, p형 실리콘막으로 형성된 메모리 게이트 전극(MG)의 에칭을 억제 또는 방지하면서, 논 도프 또는 n형 실리콘막에 의해 형성된 더미 제어 게이트 전극(DG)을 선택적으로 에칭하여 제거할 수 있으며, 또한, 노출한 각 절연막의 에칭을 억제 또는 방지할 수 있다.
또한, 도 27의 에칭 공정에서는, 우선, APM(Ammonia―Hydrogen Peroxide Mixture)을 이용한 웨트 에칭에 의해 더미 제어 게이트 전극(DG)의 표면(표층 부분)을 에칭하고 나서, 그 후에, 암모니아수를 이용한 웨트 에칭에 의해 더미 제어 게이트 전극(DG) 전체를 제거할 수도 있다. 또한, APM은, 암모니아와 과산화수소와 물의 혼합액이다. 먼저 APM을 이용한 웨트 에칭을 행함으로써, 더미 제어 게이트 전극(DG)의 상면에 형성되어 있던 이질적인 표면층을 확실하게 제거할 수 있고, 그 후의 암모니아수를 이용한 웨트 에칭에 의해, 비교적 높은 에칭율로 더미 제어 게이트 전극(DG)을 에칭하여 제거할 수 있다. 이에 의해, 더미 제어 게이트 전극(DG)의 에칭 잔여물이 생기는 것을 더 확실하게 방지할 수 있음과 아울러, 도 27의 에칭 공정에 요하는 시간도 억제할 수 있다.
또한, 더미 제어 게이트 전극(DG)의 상면에 형성되어 있던 이질적인 표면층이란, 도 26의 연마 공정에 기인하여, 더미 제어 게이트 전극(DG)의 상면에, 더미 제어 게이트 전극(DG)의 내부와는 이질적인 표면층이 형성된 것이며, 예를 들면, 연마 공정에서 사용한 연마 슬러리 등의 잔류물의 부착 등에 기인하여 형성될 수 있다. 이러한 이질적인 표면층은, 암모니아수보다 APM 쪽이 제거하기 쉽기 때문에, 도 27의 에칭 공정에서, 우선 APM을 이용한 웨트 에칭을 행함으로써, 더미 제어 게이트 전극(DG)의 상면에 형성되어 있던 이질적인 표면층을 제거할 수 있다. 그러나, APM의 웨트 에칭 등 더미 제어 게이트 전극(DG)의 에칭 속도가 낮기 때문에, APM을 이용한 웨트 에칭으로부터 암모니아수를 이용한 웨트 에칭으로 전환하여, 더미 제어 게이트 전극(DG) 전체를 제거함으로써, 도 27의 에칭 공정에 요하는 시간을 단축할 수 있다.
또한, 도 27의 에칭 공정을, APM을 이용한 웨트 에칭과, 그 후의 암모니아수를 이용한 웨트 에칭에 의해 행하는 경우는, APM을 이용한 웨트 에칭 후, 처리 대상인 반도체 웨이퍼(반도체 기판(SB))를 대기 중에 노출하는 일 없이, 연속적으로 암모니아수를 이용한 웨트 에칭을 행하는 것이 바람직하다. 이에 의해, APM을 이용한 웨트 에칭 처리와 암모니아수를 이용한 웨트 에칭 처리와의 사이에, 더미 제어 게이트 전극(DG)의 표면에 불필요한 산화막이 형성되는 것을 막을 수 있기 때문에, 더미 제어 게이트 전극(DG)의 에칭 잔여물이 생기는 것을, 더 확실하게 방지할 수 있다. 예를 들면, 웨트 에칭 처리 장치의 처리층 내의 APM으로 이루어지는 약액 중에, 처리 대상인 반도체 웨이퍼를 소정 시간, 침지(浸漬)한 후, 반도체 웨이퍼를 침지시킨 약액을 APM으로부터 암모니아수로 치환하여, 암모니아수로 이루어지는 약액 중에 반도체 웨이퍼가 침지된 상태를 소정 시간, 유지함으로써, 도 27의 에칭 공정을 행할 수 있다.
또한, 도 27의 에칭 공정에서는, 우선, 산계(酸系)의 약액을 이용한 웨트 에칭에 의해 더미 제어 게이트 전극(DG)의 표면(표층 부분)을 에칭하고 나서, 그 후에, 암모니아수를 이용한 웨트 에칭에 의해 더미 제어 게이트 전극(DG) 전체를 제거할 수도 있다. 먼저 산계의 약액을 이용한 웨트 에칭을 행함으로써, 더미 제어 게이트 전극(DG)의 상면에 형성되어 있던 이질적인 표면층을 확실하게 제거할 수 있다. 상기 산계의 약액으로서는, 불산(묽은 불산), FPM(Hydrofluoric acid―Hydrogen Peroxide Mixture), 염산(묽은 염산) 또는 HPM(Hydrochloric acid―Hydrogen Peroxide Mixture)을 알맞게 이용할 수 있다. 또한, HPM은, 염산과 과산화수소와 물의 혼합액이며, FPM은, 불산과 과산화수소와 물의 혼합액이다.
도 27의 에칭 공정을, 산계의 약액을 이용한 웨트 에칭과, 그 후의 암모니아수를 이용한 웨트 에칭에 의해 행하는 경우는, 산계의 약액을 이용한 웨트 에칭 후, 암모니아수를 이용한 웨트 에칭을 하기 전에, 처리 대상인 반도체 웨이퍼(반도체 기판(SB))가 대기 중에 노출되어 버린다. 이것은, 암모니아수는 알칼리성 약액이기 때문에, 처리층 내의 산계의 약액 중에 반도체 웨이퍼를 침지한 상태에서, 그 약액을 암모니아수로 치환할 수 없기 때문이다. 이 때문에, 더미 제어 게이트 전극(DG)의 표면에 불필요한 산화막이 형성되는 것을 막는 관점에서는, 암모니아수를 이용한 웨트 에칭 처리 전에 행하는 웨트 에칭 처리로서는, 산계의 약액보다, 알칼리성인 APM을 이용한 웨트 에칭 쪽이, 더 바람직하다.
또한, 메모리 게이트 전극(MG)은, p형 실리콘막으로 이루어지지만, 메모리 게이트 전극(MG)의 p형 불순물 농도가, 1×1020/㎤ 이상이면, 더 바람직하다. 이에 의해, 도 27의 에칭 공정에서, 메모리 게이트 전극(MG)의 에칭 속도(에칭율)를 충분히 낮게 할 수 있고, 메모리 게이트 전극(MG)이 에칭되는 것을, 확실하게 억제 또는 방지할 수 있다. 또한, 메모리 게이트 전극(MG)의 p형 불순물 농도가 1×1020/㎤ 이상이면, 메모리 게이트 전극(MG) 중에 의도치 않게 소량의 n형 불순물이 도입된 경우에도, 메모리 게이트 전극(MG)은 p형 실리콘으로 구성된 상태를 충분히 유지할 수 있고, 메모리 게이트 전극(MG)에 대한 더미 제어 게이트 전극(DG)의 높은 에칭 선택비를 확보하기 쉬워진다.
또한, 더미 제어 게이트 전극(DG)은, n형 실리콘막으로 이루어지는 것이 바람직하지만, 더미 제어 게이트 전극(DG)의 n형 불순물 농도가, 1×1020/㎤ 이상이면, 더 바람직하다. 이에 의해, 도 27의 에칭 공정에서, 더미 제어 게이트 전극(DG)의 에칭 속도(에칭율)를 확실하게 높일 수 있기 때문에, 더미 제어 게이트 전극(DG)의 에칭 잔여물이 생기는 것을, 더 확실하게 방지할 수 있다. 또한, 더미 제어 게이트 전극(DG)의 n형 불순물 농도가, 1×1020/㎤ 이상이면, 더미 제어 게이트 전극(DG) 중에 의도치 않게 소량의 p형 불순물이 도입된 경우에도, 더미 제어 게이트 전극(DG)은 n형 실리콘으로 구성된 상태를 충분히 유지할 수 있고, 메모리 게이트 전극(MG)에 대한 더미 제어 게이트 전극(DG)의 높은 에칭 선택비를 확보하기 쉬워진다.
(실시 형태 2)
도 42∼도 53은, 본 실시 형태 2에 있어서의 반도체 장치의 제조 공정 중의 요부 단면도이다. 본 실시 형태 2에서는, 상기 실시 형태 1과의 상이점을 중심으로 설명하며, 상기 실시 형태 1과 마찬가지인 점에 대해서는, 그 반복 설명은 생략한다.
본 실시 형태 2의 반도체 장치의 제조 공정은, 절연막(MZ) 형성 공정까지는, 상기 실시 형태 1에 있어서의 제조 공정과 마찬가지이다. 상기 실시 형태 1과 마찬가지로 하여 절연막(MZ)을 형성한 후, 상기 도 15에 상당하는 도 42에 나타내는 바와 같이, 반도체 기판(SB) 상에, 즉 절연막(MZ) 상에, 적층체(LM1)를 덮도록, 실리콘막(PS2a)을 형성(퇴적)한다. 실리콘막(PS2a)은, 상기 실리콘막(PS2)에 상당하는 것이며, 다결정 실리콘막으로 이루어지고, CVD법 등을 이용하여 형성할 수 있다.
실리콘막(PS2a)은, n형 불순물이 도입된 n형 실리콘막(도프트 폴리실리콘막)이다. 성막용 가스에 도핑 가스(n형 불순물 첨가용 가스)를 포함시킴으로써, 실리콘막(PS2a)의 성막 시에 실리콘막(PS2a)에 n형 불순물을 도입할 수 있지만, 다른 형태로서, 논 도프 실리콘막(PS2a)의 성막 후에 이온 주입으로 실리콘막(PS2a) 중에 n형 불순물을 도입할 수도 있다.
다음으로, 상기 실시 형태 1(도 16)에서 상기 실리콘막(PS2)을 연마 처리한 것과 마찬가지로, 본 실시 형태 2에서도, 도 43에 나타내는 바와 같이, CMP법 등에 의해 실리콘막(PS2a)을 연마 처리함으로써, 실리콘막(PS2a)의 상면을 평탄화한다.
다음으로, 도 44에 나타내는 바와 같이, 실리콘막(PS2a)을 에칭하여, 실리콘막(PS2a)의 상면 높이를 낮게 한다. 이 실리콘막(PS2a)의 상면 높이를 낮게 하는 에칭 공정은, 수법 자체는 상기 실시 형태 1의 상기 도 17의 공정과 마찬가지이지만, 에칭 종료 시점(도 44)에서의 실리콘막(PS2a)의 상면의 높이 위치가, 상기 도 17의 실리콘막(PS2)의 상면의 높이 위치와 상이하다.
즉, 상기 도 17에 있어서의 실리콘막(PS2)의 상면의 높이 위치보다, 도 44에 있어서의 실리콘막(PS2a)의 상면의 높이 위치가 낮게 되어 있으며, 구체적으로는, 본 실시 형태 2(도 44)의 경우는, 실리콘막(PS2a)의 상면의 높이 위치는, 적층체(LM1)를 구성하는 더미 제어 게이트 전극(DG)의 상면의 높이 위치보다 낮게 되어 있다. 이 때문에, 도 44에서는, 적층체(LM1)의 일부(더미 제어 게이트 전극(DG)의 상부와 캡 절연막(CP1))와 그 표면의 절연막(MZ)이, 실리콘막(PS2a)의 평탄한 상면으로부터 위쪽으로 돌출한 상태가 되어 있다. 또한, 이 단계에서도, 실리콘막(PS2a)의 상면은, 평탄하다.
다음으로, 도 45에 나타내는 바와 같이, 반도체 기판(SB) 상에, 즉 실리콘막(PS2a) 상에, 적층체(LM1)를 덮도록, 실리콘막(PS2b)을 형성(퇴적)한다. 실리콘막(PS2b)은, 다결정 실리콘막으로 이루어지며, CVD법 등을 이용하여 형성할 수 있다. 실리콘막(PS2b)의 상면의 어느 영역도, 적층체(LM1)의 상면의 높이 위치보다 높게 되도록, 실리콘막(PS2b)의 퇴적 막 두께를 설정하고, 예를 들면, 실리콘막(PS2b)의 퇴적 막 두께는, 150∼250㎚ 정도로 할 수 있다.
실리콘막(PS2b)은, p형 불순물이 도입된 p형 실리콘막(도프트 폴리실리콘막)이다. 성막용 가스에 도핑 가스(p형 불순물 첨가용 가스)를 포함시킴으로써, 실리콘막(PS2b)의 성막 시에 실리콘막(PS2b)에 p형 불순물을 도입할 수 있지만, 다른 형태로서, 논 도프 실리콘막(PS2b)의 성막 후에 이온 주입으로 실리콘막(PS2b) 중에 p형 불순물을 도입할 수도 있다.
또한, 실리콘막(PS2b)의 성막 전에, SPM(Sulfuric acid―Hydrogen Peroxide Mixture)에 의한 세정 처리를 행하는 등 하여, 실리콘막(PS2a)의 표면에 매우 얇은 산화막(산화실리콘막)을 형성하고, 그 후에, 실리콘막(PS2b)을 성막할 수도 있다. 그 경우, 실리콘막(PS2b)과 실리콘막(PS2a)의 계면에 얇은 산화막이 개재하게 되지만, 그 산화막은 매우 얇기 때문에, 실리콘막(PS2b)과 실리콘막(PS2a) 사이의 전기 전도는 가능하다. 실리콘막(PS2b)과 실리콘막(PS2a)의 계면에 얇은 산화막이 개재한 경우에는, 그 산화막은, 실리콘막(PS2b) 중의 p형 불순물과 실리콘막(PS2a) 중의 n형 불순물의 상호 확산을 방지하는 작용을 나타낼 수 있다.
다음으로, 도 46에 나타내는 바와 같이, CMP법 등에 의해 실리콘막(PS2b)을 연마 처리함으로써, 실리콘막(PS2b)의 상면을 평탄화한다. 이 실리콘막(PS2b)의 연마 공정은, 상기 실리콘막(PS2)의 연마 공정(도 16의 공정)과 기본적으로는 같다.
다음으로, 도 47에 나타내는 바와 같이, 실리콘막(PS2b)을 에칭하여, 실리콘막(PS2b)의 상면 높이를 낮게 한다. 이 실리콘막(PS2b)의 상면 높이를 낮게 하는 에칭 공정은, 수법 자체는 상기 실시 형태 1의 상기 도 17의 공정과 마찬가지이다. 이에 의해, 실리콘막(PS2b)의 상면이, 반도체 기판(SB)의 주면에 대해 수직인 방향에서 후퇴(하강)하여, 실리콘막(PS2b)의 상면의 높이 위치는, 적층체(LM1)의 상면의 높이 위치보다 낮아진다. 이 단계에서, 실리콘막(PS2b)의 상면의 높이 위치가, 적층체(LM1)를 구성하는 더미 제어 게이트 전극(DG)의 상면의 높이 위치와, 거의 같게 되어 있으면, 더 바람직하다. 이 때문에, 적층체(LM1)의 일부(캡 절연막(CP1))와 그 표면의 절연막(MZ)이, 실리콘막(PS2b)의 평탄한 상면으로부터 위쪽으로 돌출한 상태가 되어 있다. 또한, 이 단계에서도, 실리콘막(PS2b)의 상면은, 평탄하다.
본 실시 형태 2에 있어서의 도 47의 단계가, 상기 실시 형태 1에 있어서의 상기 도 17의 단계에 대응하고 있다. 본 실시 형태 2에 있어서의 도 47의 구조가, 상기 실시 형태 1에 있어서의 상기 도 17의 구조와 상이해 있는 것은, 상기 도 17의 구조에 있어서의 p형 실리콘막(PS2)이, 도 47의 구조에서는, n형 실리콘막(PS2a)과 그 위의 p형 실리콘막(PS2b)과의 적층막(PS2c)으로 치환되어 있는 점이다. 그 이외는, 본 실시 형태 2에 있어서의 도 47의 구조와, 상기 실시 형태 1에 있어서의 상기 도 17의 구조는, 기본적으로는 같다. 또한, 적층막(PS2c)은, 평탄한 상면을 갖는 실리콘막(PS2a)과, 그 실리콘막(PS2a)의 평탄한 상면 상에 형성된 실리콘막(PS2b)과의 적층막이며, 실리콘막(PS2b)의 상면도 평탄하다. 또한, p형 실리콘막(PS2b)의 적합한 p형 불순물 농도는, 상기 실시 형태 1에 있어서의 p형 실리콘막(PS2)의 경우와 마찬가지이다.
이후의 공정은, 본 실시 형태 2도 상기 실시 형태 1과 거의 마찬가지이다. 이 때문에, 이 이후는, 상기 실시 형태 1의 상기 도 18∼도 34의 공정을, 상기 실시 형태 1과 거의 마찬가지로 행한다. 따라서, 이 이후의 공정의 설명은, 상기 실시 형태 1의 상기 도 18∼도 34의 공정의 설명에서, 「실리콘막(PS2)」을 「적층막(PS2c)」으로 대체하면, 본 실시 형태 2에도 적용할 수 있기 때문에, 여기서는 그 반복 설명은 대체로 생략하지만, 특징적인 부분에 대해, 이하에 설명한다.
도 48은, 상기 실시 형태 1의 상기 도 20과 같은 공정 단계가 나타나 있다. 본 실시 형태 2에서는, 상기 실시 형태 1에 있어서의 실리콘막(PS2) 대신에, 적층막(PS2c)을 이용하고 있기 때문에, 도 48에 나타내는 바와 같이, 메모리 게이트 전극(MG)은, n형 실리콘막(PS2a)과 그 위의 p형 실리콘막(PS2b)과의 적층막(PS2c)에 의해 형성된다. 메모리 게이트 전극(MG)을 구성하는 실리콘막(PS2a)은, 평탄한 상면을 갖고 있으며, 실리콘막(PS2a)과, 실리콘막(PS2a)의 평탄한 상면 상에 형성된 실리콘막(PS2b)과의 적층막(PS2c)에 의해, 메모리 게이트 전극(MG)이 형성된다. 이 때문에, 도 48에서는, 적층체(LM2a)는, n형 실리콘막(PS2a)과 p형 실리콘막(PS2b)의 적층막(PS2c)으로 이루어지는 메모리 게이트 전극(MG)과 그 위의 캡 절연막(CP2)으로 이루어지며, 캡 절연막(CP2)은, 메모리 게이트 전극(MG)을 구성하는 실리콘막(PS2b) 상에 배치되어 있다.
도 49는, 상기 실시 형태 1의 상기 도 26과 같은 공정 단계가 나타나고, 도 50은, 상기 실시 형태 1의 상기 도 27과 같은 공정 단계가 나타나 있다. 상기 실시 형태 1에 있어서의 「도 26의 연마 공정」에 상당하는 공정을, 본 실시 형태 2에서는, 「도 49의 연마 공정」으로 칭하는 것으로 한다. 또한, 상기 실시 형태 1에 있어서의 「도 27의 에칭 공정」에 상당하는 공정을, 본 실시 형태 2에서는, 「도 50의 에칭 공정」으로 칭하는 것으로 한다.
본 실시 형태 2에서는, 도 26의 연마 공정에 상당하는 도 49의 연마 공정을 행하면, 도 49에 나타내는 바와 같이, 더미 제어 게이트 전극(DG) 및 메모리 게이트 전극(MG)의 각 상면이 노출하지만, 메모리 게이트 전극(MG)을 구성하는 실리콘막(PS2b)의 상면이 노출되고, 메모리 게이트 전극(MG)을 구성하는 실리콘막(PS2a)은 노출되지 않는다. 그 이외는, 본 실시 형태 2에 있어서의 도 49의 연마 공정도, 상기 실시 형태 1에 있어서의 도 26의 연마 공정과 마찬가지이므로, 여기서는 그 반복 설명은 생략한다.
또한, 본 실시 형태 2에서는, 도 27의 에칭 공정에 상당하는 도 50의 에칭 공정을 행하면, 도 50에 나타내는 바와 같이, 더미 제어 게이트 전극(DG)이 선택적으로 에칭되어 제거된다.
도 50의 에칭 공정은, 메모리 게이트 전극(MG)을 구성하는 실리콘막(PS2b)(의 상면)과 더미 제어 게이트 전극(DG)(의 상면)이 노출된 상태에서, 행해진다. 이 때문에, 본 실시 형태 2에서는, 도 50의 에칭 공정에서, 논 도프 또는 n형 실리콘막으로 이루어지는 더미 제어 게이트 전극(DG)에 비해, 메모리 게이트 전극(MG)을 구성하는 p형 실리콘막(PS2b)이 에칭되기 어려운 조건에서 에칭을 행한다. 보다 구체적으로는, 도 50의 에칭 공정에서는, 더미 제어 게이트 전극(DG)에 비해, 메모리 게이트 전극(MG)을 구성하는 p형 실리콘막(PS2b), 절연막(GF), 절연막(MZ), 사이드월 스페이서(SW) 및 층간 절연막(IL1)이 에칭되기 어려운 조건에서, 에칭을 행한다. 이에 의해, 도 50의 에칭 공정에서, 더미 제어 게이트 전극(DG)을 선택적으로 에칭하여 제거할 수 있다. 도 50의 에칭 공정에서는, 메모리 게이트 전극(MG)을 구성하는 n형 실리콘막(PS2a)은, p형 실리콘막(PS2b)으로 덮여 있어, 노출해 있지 않기 때문에, 에칭되는 일은 없다. 그 이외는, 본 실시 형태 2에 있어서의 도 50의 에칭 공정도, 상기 실시 형태 1에 있어서의 도 50의 에칭 공정과 마찬가지이므로, 반복 설명은 생략한다.
도 51은, 상기 실시 형태 1의 상기 도 31과 같은 공정 단계가 나타나고, 도 52는, 상기 실시 형태 1의 상기 도 34와 같은 공정 단계가 나타나 있다.
본 실시 형태 2에서도, 상기 실시 형태 1과 마찬가지로 하여, 도 51에 나타내는 바와 같이, 메모리 게이트 전극(MG)의 상부(표층부)에 금속 실리사이드층(SC2)을 형성한다. 단, 본 실시 형태 2의 경우는, 도 51에 나타내는 바와 같이, 금속 실리사이드층(SC2)은, 메모리 게이트 전극(MG)을 구성하는 실리콘막(PS2b)의 상부(표층부)에 형성된다. 그 이외는, 본 실시 형태 2에 있어서의 금속 실리사이드층(SC2) 형성 공정은, 상기 실시 형태 1에 있어서의 금속 실리사이드층(SC2) 형성 공정과 마찬가지이므로, 반복 설명은 생략한다.
본 실시 형태 2의 경우는, 제조된 반도체 장치에서는, 도 52에 나타내는 바와 같이, 메모리 게이트 전극(MG)이, n형 실리콘막(PS2a)과 실리콘막(PS2a) 상의 p형 실리콘막(PS2b)과의 적층막으로 이루어지고, 메모리 게이트 전극(MG)을 구성하는 p형 실리콘막(PS2b)의 상부(표층부)에 금속 실리사이드층(SC2)이 형성되어 있다. 이 금속 실리사이드층(MC2)은, 메모리 게이트 전극(MG)을 구성하는 실리콘막(PS2b)에 접하고 있지만, 메모리 게이트 전극(MG)을 구성하는 실리콘막(PS2a)에는 접하고 있지 않다. 그 이외에 대해서는, 본 실시 형태 2의 반도체 장치의 구조(도 52)는, 상기 실시 형태 1의 반도체 장치의 구조(도 1∼도 5 및 도 34)와 마찬가지이므로, 반복 설명은 생략한다.
상기 실시 형태 1에서는, 제조된 반도체 장치에서, 메모리 게이트 전극(MG) 전체가 p형 실리콘막에 의해 형성되어 있다. 그러나, 특성, 신뢰성, 혹은 동작법 등의 요구로부터, 메모리 게이트 전극(MG)을 n형 실리콘막에 의해 형성하고 싶은 경우가 있을 수 있고, 그러한 경우는, 본 실시 형태 2를 적용하는 것이 바람직하다. 예를 들면, 메모리 게이트 전극이 p형 실리콘으로 이루어지는 경우보다, n형 실리콘으로 이루어지는 경우 쪽이, 메모리 트랜지스터의 문턱 전압을 낮게 할 수 있다.
본 실시 형태 2에서는, 제조된 반도체 장치에서, 메모리 게이트 전극(MG)의 하부가 n형 실리콘막(PS2a)에 의해 형성되어 있기 때문에, 메모리 게이트 전극을 n형 실리콘막에 의해 형성하고 싶은 경우의 요구를 충족시킬 수 있다. 예를 들면, 본 실시 형태 2에서는, 메모리 게이트 전극(MG)의 하부가 n형 실리콘막(PS2a)에 의해 형성되어 있기 때문에, 메모리 게이트 전극(MG) 전체가 p형 실리콘막에 의해 형성되어 있는 상기 실시 형태 1의 경우보다, 메모리 트랜지스터의 문턱 전압을 낮게 할 수 있다. 이 때문에, 메모리 트랜지스터의 문턱 전압을 낮게 하고 싶은 경우 등에는, 본 실시 형태 2는 적합하다.
그리고, 본 실시 형태 2에서는, 더미 제어 게이트 전극(DG)을 논 도프 또는 n형 실리콘막에 의해 형성하고, 메모리 게이트 전극(MG)을, n형 실리콘막(PS2a)과 실리콘막(PS2a) 상의 p형 실리콘막(PS2b)과의 적층막에 의해 형성하고 있다. 이에 의해, 도 50의 에칭 공정에서, 더미 제어 게이트 전극(DG)과 메모리 게이트 전극(MG)(의 실리콘막(PS2b))과의 양쪽이 노출한 상태에서 에칭을 행해도, 더미 제어 게이트 전극(DG)을 선택적으로 에칭하여 제거할 수 있다. 이 때문에, 상기 포토레지스트 패턴(PR101)에 상당하는 것을 형성하는 일 없이, 메모리 게이트 전극(MG)이 에칭되는 것을 억제 또는 방지하면서, 더미 제어 게이트 전극(DG)을 확실하게 제거할 수 있다. 따라서, 본 실시 형태 2에서도, 상기 실시 형태 1에서 설명한 바와 같은 효과를 얻을 수 있다.
또한, 본 실시 형태 2의 경우는, 메모리 게이트 전극(MG)을, n형 실리콘막(PS2a)과 실리콘막(PS2a) 상의 p형 실리콘막(PS2b)과의 적층막에 의해 형성함으로써, 도 50의 에칭 공정에 관련한 효과 이외에, 다음과 같은 효과도 얻을 수 있다.
즉, p형 실리콘막 상과 n형 실리콘막 상에, 각각 금속 실리사이드층을 살리사이드 프로세스로 형성한 경우에는, p형 실리콘막 상에 형성된 금속 실리사이드층 쪽이, n형 실리콘막 상에 형성된 금속 실리사이드층보다, 시트 저항이 낮아지는 경향이 있다. 또한, p형 실리콘막 상에 형성된 금속 실리사이드층 쪽이, n형 실리콘막 상에 형성된 금속 실리사이드층보다, 두께가 얇아지는 경향이 있다. 이 때문에, 메모리 게이트 전극 전체를 n형 실리콘막에 의해 형성한 경우보다, 본 실시 형태 2처럼, 메모리 게이트 전극(MG)을, n형 실리콘막(PS2a)과 그 위의 p형 실리콘막(PS2b)과의 적층막에 의해 형성한 경우 쪽이, 메모리 게이트 전극(MG)의 상부에 형성한 금속 실리사이드층(SC2)의 시트 저항을 더 낮게 할 수 있다. 이에 의해, 메모리 게이트 전극(MG)의 저항을 저감할 수 있고, 반도체 장치의 성능 향상, 예를 들면 동작 속도의 향상을 도모할 수 있다. 또한, 메모리 게이트 전극 전체를 n형 실리콘막에 의해 형성한 경우보다, 메모리 게이트 전극(MG)을 n형 실리콘막(PS2a)과 그 위의 p형 실리콘막(PS2b)과의 적층막에 의해 형성한 경우(본 실시 형태 2) 쪽이, 메모리 게이트 전극(MG)의 상부에 형성한 금속 실리사이드층(SC2)의 두께를 제어하기 쉽고, 금속 실리사이드층(SC2)이 제어 게이트 전극(CG)에 접촉해 버리는 리스크를 저감할 수 있다. 이에 의해, 반도체 장치의 신뢰성을, 보다 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 말할 필요도 없다.
DG 더미 제어 게이트 전극
IL1 층간 절연막
MG 메모리 게이트 전극

Claims (19)

  1. 불휘발성 메모리의 메모리 셀을 구비하는 반도체 장치의 제조 방법으로서,
    (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판 상에, 제1 절연막을 통해, 더미 게이트 전극을 형성하는 공정,
    (c) 상기 더미 게이트 전극과 이웃하도록, 상기 반도체 기판 상에, 내부에 전하 축적부를 갖는 제2 절연막을 통해 상기 메모리 셀용의 제1 게이트 전극을 형성하는 공정,
    (d) 상기 더미 게이트 전극 및 상기 제1 게이트 전극을 덮도록, 제1 층간 절연막을 형성하는 공정,
    (e) 상기 제1 층간 절연막을 연마하여, 상기 더미 게이트 전극 및 상기 제1 게이트 전극을 노출시키는 공정,
    (f) 상기 (e) 공정 후, 상기 더미 게이트 전극을 에칭에 의해 제거하는 공정,
    (g) 상기 (f) 공정에서 상기 더미 게이트 전극이 제거된 영역인 제1 홈 내에, 상기 메모리 셀용의 제2 게이트 전극을 형성하는 공정
    을 갖고,
    상기 더미 게이트 전극은, 논 도프 또는 n형 실리콘막으로 이루어지며,
    상기 제1 게이트 전극은, p형 실리콘막으로 이루어지고,
    상기 (f) 공정에서는, 상기 더미 게이트 전극과 상기 제1 게이트 전극이 노출된 상태에서, 상기 더미 게이트 전극에 비해 상기 제1 게이트 전극이 에칭되기 어려운 조건에서 에칭을 행하여, 상기 더미 게이트 전극을 제거하는, 반도체 장치의 제조 방법.
  2. 청구항 1에 있어서,
    상기 더미 게이트 전극은, n형 실리콘막으로 이루어지는, 반도체 장치의 제조 방법.
  3. 청구항 2에 있어서,
    상기 더미 게이트 전극의 n형 불순물 농도는, 1×1020/㎤ 이상인, 반도체 장치의 제조 방법.
  4. 청구항 1에 있어서,
    상기 제1 게이트 전극의 p형 불순물 농도는, 1×1020/㎤ 이상인, 반도체 장치의 제조 방법.
  5. 청구항 1에 있어서,
    상기 (f) 공정에서는, 웨트 에칭에 의해 상기 더미 게이트 전극을 제거하는, 반도체 장치의 제조 방법.
  6. 청구항 1에 있어서,
    상기 (f) 공정에서는, 암모니아수를 이용한 웨트 에칭에 의해 상기 더미 게이트 전극을 제거하는, 반도체 장치의 제조 방법.
  7. 청구항 1에 있어서,
    상기 (f) 공정에서는, APM을 이용한 제1 웨트 에칭 처리와, 상기 제1 웨트 에칭 처리 후의 암모니아수를 이용한 제2 웨트 에칭 처리에 의해, 상기 더미 게이트 전극을 제거하는, 반도체 장치의 제조 방법.
  8. 청구항 1에 있어서,
    상기 (c) 공정에서 형성된 상기 제1 게이트 전극은, 상기 제2 절연막을 통해 상기 더미 게이트 전극과 이웃하는, 반도체 장치의 제조 방법.
  9. 청구항 8에 있어서,
    상기 (f) 공정에서는, 상기 더미 게이트 전극과 상기 제1 게이트 전극이 노출된 상태에서, 상기 더미 게이트 전극에 비해 상기 제1 게이트 전극, 상기 제1 절연막, 상기 제2 절연막 및 상기 제1 층간 절연막이 에칭되기 어려운 조건에서 에칭을 행하여, 상기 더미 게이트 전극을 제거하는, 반도체 장치의 제조 방법.
  10. 청구항 1에 있어서,
    상기 제2 게이트 전극은, 메탈 게이트 전극인, 반도체 장치의 제조 방법.
  11. 청구항 10에 있어서,
    상기 (g) 공정에서는, 상기 제1 홈에, 고유전율 절연막을 통해 상기 제2 게이트 전극이 형성되는, 반도체 장치의 제조 방법.
  12. 청구항 1에 있어서,
    상기 (b) 공정에서는, 상기 반도체 기판 상에, 상기 제1 절연막을 통해, 상기 더미 게이트 전극과 상기 더미 게이트 전극 상의 제1 캡 절연막을 갖는 제1 적층체가 형성되고,
    상기 (c) 공정에서는, 상기 제1 적층체와 상기 제2 절연막을 통해 이웃하도록, 상기 반도체 기판 상에, 상기 제2 절연막을 통해, 상기 제1 게이트 전극과 상기 제1 게이트 전극 상의 제2 캡 절연막을 갖는 제2 적층체가 형성되고,
    상기 (d) 공정에서는, 상기 제1 적층체 및 상기 제2 적층체를 덮도록, 상기 제1 층간 절연막을 형성하고,
    상기 (e) 공정에서는, 상기 제1 층간 절연막과 상기 제1 및 제2 캡 절연막을 연마하여, 상기 더미 게이트 전극 및 상기 제1 게이트 전극을 노출시키는, 반도체 장치의 제조 방법.
  13. 청구항 1에 있어서,
    상기 (c) 공정 후이고, 상기 (d) 공정 전에,
    (c1) 이온 주입법에 의해, 상기 반도체 기판에 상기 메모리 셀의 소스 또는 드레인용의 제1 반도체 영역을 형성하는 공정
    을 더 갖는, 반도체 장치의 제조 방법.
  14. 청구항 1에 있어서,
    상기 제1 게이트 전극은, n형 제1 실리콘막과 상기 제1 실리콘막 상의 p형 제2 실리콘막과의 적층막으로 이루어지고,
    상기 (f) 공정에서는, 상기 더미 게이트 전극과 상기 제1 게이트 전극의 상기 제2 실리콘막이 노출된 상태에서, 상기 더미 게이트 전극에 비해 상기 제1 게이트 전극의 상기 제2 실리콘막이 에칭되기 어려운 조건에서 에칭을 행하여, 상기 더미 게이트 전극을 제거하는, 반도체 장치의 제조 방법.
  15. 청구항 14에 있어서,
    상기 더미 게이트 전극은, n형 실리콘막으로 이루어지는, 반도체 장치의 제조 방법.
  16. 청구항 14에 있어서,
    (h) 상기 (g) 공정 후, 상기 제1 게이트 전극의 상기 제2 실리콘막의 상부에 금속 실리사이드층을 형성하는 공정
    을 더 갖는, 반도체 장치의 제조 방법.
  17. 청구항 1에 있어서,
    상기 (a) 공정 후이고, 상기 (b) 공정 전에,
    (a1) 상기 반도체 기판의 상면에, 상기 반도체 기판의 일부로 이루어지고, 상기 반도체 기판의 상면을 따르는 제1 방향으로 연재하는 돌출부를 형성하는 공정,
    (a2) 상기 반도체 기판 상에, 상기 돌출부를 둘러싸도록, 소자 분리막을 형성하는 공정
    을 더 갖고,
    상기 (b) 공정에서는, 상기 반도체 기판의 상기 돌출부 상에, 상기 제1 절연막을 통해, 상기 더미 게이트 전극이 형성되고,
    상기 (c) 공정에서는, 상기 더미 게이트 전극과 상기 제2 절연막을 통해 이웃하도록, 상기 반도체 기판의 상기 돌출부 상에 상기 제2 절연막을 통해 상기 제1 게이트 전극이 형성되는, 반도체 장치의 제조 방법.
  18. 불휘발성 메모리의 메모리 셀을 구비하는 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판 상에, 내부에 전하 축적부를 갖는 제1 게이트 절연막을 통해 형성되고, 상기 메모리 셀을 구성하는 제1 게이트 전극과,
    상기 반도체 기판 상에 제2 게이트 절연막을 통해 형성되고, 상기 제1 게이트 전극과 상기 제2 게이트 절연막을 통해 이웃하며, 상기 메모리 셀을 구성하는 제2 게이트 전극
    을 갖고,
    상기 제2 게이트 전극은, 메탈 게이트 전극이고,
    상기 제1 게이트 전극은, n형 제1 실리콘막과 상기 제1 실리콘막 상의 p형 제2 실리콘막과의 적층막으로 이루어지고,
    상기 제1 게이트 전극을 구성하는 상기 제2 실리콘막의 상부에 금속 실리사이드층이 형성되어 있는, 반도체 장치.
  19. 청구항 18에 있어서,
    상기 금속 실리사이드층은, 상기 제1 게이트 전극을 구성하는 상기 제1 실리콘막에는 접하고 있지 않은, 반도체 장치.
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