KR20160110168A - 반도체 장치 및 그 제조 방법 - Google Patents

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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 스플릿 게이트형 MONOS 메모리와, 상부 전극의 일부를 반도체 기판의 주면에 형성된 홈 내에 매립하는 트렌치 용량 소자를 혼재하는 반도체 장치에 있어서, 당해 홈 내에 매립하는 상부 전극의 상면 평탄성을 향상시키는 것을 과제로 한다. MONOS 메모리의 메모리 셀 MC를 구성하는 제어 게이트 전극 CG를 형성하기 위해 반도체 기판 SB 위에 형성한 폴리실리콘막을, 용량 소자 CE의 형성 영역의 반도체 기판 SB의 주면에 형성된 홈 D2 내에 매립함으로써, 홈 D2 내의 폴리실리콘막을 포함하는 상부 전극 UE를 형성한다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 예를 들어 불휘발성 메모리 및 용량 소자를 갖는 반도체 장치의 제조에 이용할 수 있는 것이다.
전기적으로 기입·소거가 가능한 불휘발성 반도체 기억 장치로서, EEPROM(Electrically Erasable and Programmable Read Only Memory)이 널리 사용되고 있다. 이와 같은 기억 장치는, MISFET의 게이트 전극 아래, 산화막으로 둘러싸인 도전성의 부유 게이트 전극 혹은 트랩성 절연막을 갖고 있으며, 부유 게이트 혹은 트랩성 절연막에서의 전하 축적 상태를 기억 정보로 하고, 그것을 트랜지스터의 임계값으로서 판독하는 것이다.
트랩성 절연막이란, 전하의 축적 가능한 절연막을 말하며, 일례로서 질화실리콘막 등을 들 수 있다. 이와 같은 전하 축적 영역으로의 전하의 주입·방출에 의해 MISFET의 임계값을 시프트시켜 기억 소자로서 동작시킨다. 트랩성 절연막을 사용한 불휘발성 반도체 기억 장치로서는, MONOS(Metal Oxide Nitride Oxide Semiconductor)막을 사용한 스플릿 게이트형 셀이 있다.
또한, 게이트 전극의 형성 방법으로서, 기판 위에 더미 게이트 전극을 형성한 후, 당해 더미 게이트 전극을 메탈 게이트 전극 등으로 치환하는, 소위 게이트 라스트 프로세스가 알려져 있다. 게이트 라스트 프로세스를 사용하는 경우, 게이트 전극과 동일한 높이로 하부 전극을 형성하고, 하부 전극 위에 상부 전극을 설치하는 용량 소자를 형성하는 것은 곤란하다.
이에 반하여, 반도체 기판을 하부 전극으로서 사용하고, 게이트 전극과 동일한 높이로 상부 전극을 형성하는 용량 소자이면, 게이트 라스트 프로세스를 사용하여 형성하는 기억 소자 등과 함께 반도체 기판 위에 혼재될 수 있다. 이와 같은 용량 소자에서는, 상부 전극의 일부를 반도체 기판의 주면에 형성된 홈 내에 매립함으로써 상부 전극과 반도체 기판의 대향 면적을 증가시킬 수 있어, 이에 의해 용량을 증대시킬 수 있다.
특허문헌 1(일본 특허공개 제2001-85633호 공보)에는, 기판과, 기판 위의 퍼서트 게이트와의 사이에 용량을 발생시키고, 또한 퍼스트 게이트와, 퍼스트 게이트 위의 세컨드 게이트와의 사이에 용량을 발생시키는 용량 소자가 기재되어 있다.
특허문헌 2(일본 특허공개 제2003-309182호 공보)에는, 기판과, 기판 위의 전극과의 사이에 용량을 발생시키는 용량 소자에 있어서, 당해 전극의 일부를 기판 상면의 홈 내에 매립하는 것이 기재되어 있다.
특허문헌 3(일본 특허 공개 제2014-154790호 공보)에는, 게이트 라스트 프로세스를 사용해서 메모리 셀을 형성하는 것이 기재되어 있다.
일본 특허공개 제2001-85633호 공보 일본 특허공개 제2003-309182호 공보 일본 특허공개 제2014-154790호 공보
반도체 기판의 주면에 홈을 형성하고, 당해 홈 내에서 전극의 일부를 매립하는 용량 소자에서는, 전극의 막 두께가 얇은 경우에 매립이 불완전하게 되어, 이러한 것이 잔사 또는 이물 등의 발생 원인으로 된다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본 원에 있어서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
일 실시 형태인 반도체 장치의 제조 방법은, MONOS 메모리의 제어 게이트 전극과 트렌치 용량 소자의 홈 내의 상부 전극을 동일한 도체막으로 형성하는 것이다.
또한, 다른 실시 형태인 반도체 장치는, MONOS 메모리의 제어 게이트 전극과, 트렌치 용량 소자를 구성하고, 홈 내를 매립하는 상부 전극이, 동일층의 막에 의해 형성되는 것이다.
일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은, 실시 형태 1인 반도체 장치의 제조 공정 중의 단면도이다.
도 2는, 도 1에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 3은, 도 2에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 4는, 도 3에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 5는, 도 4에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 6은, 도 5에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 7은, 도 6에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 8은, 도 7에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 9는, 도 8에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 10은, 도 9에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 11은, 도 10에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 12는, 도 11에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 13은, 도 12에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 14는, 도 13에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 15는, 도 14에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 16은, 도 15에 이어지는 반도체 장치의 제조 공정 중의 평면 레이아웃이다.
도 17은, 도 15에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 18은, 실시 형태 1인 반도체 장치의 제1 변형예의 제조 공정 중의 단면도이다.
도 19는, 도 18에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 20은, 실시 형태 1인 반도체 장치의 제2 변형예의 제조 공정 중의 단면도이다.
도 21은, 실시 형태 1인 반도체 장치의 제3 변형예의 제조 공정 중의 단면도이다.
도 22는, 실시 형태 1인 반도체 장치의 제4 변형예의 제조 공정 중의 단면도이다.
도 23은, 실시 형태 2인 반도체 장치의 제조 공정 중의 단면도이다.
도 24는, 도 23에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 25는, 도 24에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 26은, 도 25에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 27은, 도 26에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 28은, 실시 형태 2인 반도체 장치의 변형예의 제조 공정 중의 단면도이다.
도 29는, 실시 형태 3인 반도체 장치의 제조 공정 중의 평면 레이아웃이다.
도 30은, 도 28에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 31은, 실시 형태 4인 반도체 장치의 제조 공정 중의 단면도이다.
도 32는, 도 31에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 33은, 도 32에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 34는, 도 33에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 35는, 도 34에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 36은, 도 35에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 37은, 실시 형태 4인 반도체 장치의 변형예의 제조 공정 중의 평면 레이아웃이다.
도 38은, 비교예인 반도체 장치의 단면도이다.
도 39는, 비교예인 반도체 장치의 단면도이다.
도 40은, 비교예인 반도체 장치의 단면도이다.
도 41은,「기입」, 「소거」 및 「판독」시에 있어서의 선택 메모리 셀의 각 부위로의 전압의 인가 조건의 일례를 나타내는 표이다.
이하, 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복되는 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외에는 동일 또는 마찬가지 부분의 설명을 원칙적으로 반복하지 않는다.
(실시 형태 1)
본 실시 형태 및 이하의 실시 형태의 반도체 장치는, 불휘발성 메모리(불휘발성 기억 소자, 플래시 메모리, 불휘발성 반도체 기억 장치)와, 용량 소자를 구비한 반도체 장치이다. 본 실시 형태 및 이하의 실시 형태에서는, 불휘발성 메모리는, ｎ채널형 MISFET(MISFET: Metal Insulator Semiconductor Field Effect Transistor)를 기본으로 한 메모리 셀을 기초로 설명을 행한다.
또한, 본 실시 형태 및 이하의 실시 형태에서의 극성(기입·소거·판독 시의 인가 전압의 극성이나 캐리어의 극성)은, ｎ채널형 MISFET를 기본으로 한 메모리 셀의 경우의 동작을 설명하기 위한 것이고, p채널형 MISFET를 기본으로 하는 경우에는, 인가 전위나 캐리어의 도전형 등의 모든 극성을 반전시킴으로써, 원리적으로는 동일한 동작을 얻을 수 있다.
<반도체 장치의 제조 방법에 대하여>
본 실시 형태의 반도체 장치의 제조 방법을, 도 1 내지 도 17을 참조하여 설명한다.
도 1 내지 도 15 및 도 17은, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다. 도 16은, 본 실시 형태의 반도체 장치의 제조 공정 중의 평면 레이아웃이다. 도 1 내지 도 15 및 도 17에 있어서는, 각 도면의 좌측부터 우측을 향하여, 순서대로 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 단면도를 나타내고 있다. 메모리 셀 영역(1A)에는 불휘발성 메모리의 메모리 셀이, 주변 회로 영역(1B)에는 저내압의 MISFET가, 용량 소자 영역(1C)에는 트렌치형 용량 소자가 각각 형성되는 모습을 나타낸다. 메모리 셀형 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)은, 반도체 기판의 주면을 따르는 방향에서 배열되는 영역이다.
또한, 상기 불휘발성 메모리의 동작을 위해서는, 고내압의 MISFET도 필요로 한다. 단, 고내압 MISFET의 게이트 절연막의 막 두께가 상기 트렌치형 용량 소자의 절연막과 동일한 점, 및 각종 주입 조건이 각각의 최적화를 위해서 상이한 경우가 있는 점을 제외하고서는, 고내압의 MISFET는, 저내압의 MISFET로 바뀌는 부분이 없다. 따라서, 이하에서는, 고내압의 MISFET에 관한 설명은 원칙적으로 생략한다.
여기에서는, 메모리 셀 영역(1A)에 ｎ채널형 MISFET(제어 트랜지스터 및 메모리 트랜지스터)를 형성하는 경우에 대하여 설명하지만, 도전형을 반대로 하여 p채널형 MISFET(제어 트랜지스터 및 메모리 트랜지스터)를 메모리 셀 영역(1A)에 형성할 수도 있다.
마찬가지로, 여기서는, 주변 회로 영역(1B)에 ｎ채널형 MISFET를 형성하는 경우에 대하여 설명하지만, 도전형을 반대로 하여 p채널형 MISFET를 주변 회로 영역(1B)에 형성할 수도 있다. 또한, 주변 회로 영역(1B)에, ｎ채널형 MISFET와 p 채널형 MISFET의 양쪽, 즉 CMISFET(Complementary Metal Insula tor Semiconductor)를 형성할 수도 있다.
마찬가지로, 여기서는, 용량 소자 영역(1C)에, 반도체 기판의 주면의 n형 웰을 포함하는 하부 전극(제1 전극)과, 반도체 기판 위에 형성된 n형의 반도체막으로 이루어지는 상부 전극(제2 전극)을 포함하는 용량 소자를 형성하는 경우에 대하여 설명하지만, p형 웰을 포함하는 하부 전극, p형의 반도체막으로 이루어지는 상부 전극을 포함하는 용량 소자를 형성하여도 된다.
반도체 장치의 제조 공정에 있어서는, 우선, 도 1에 도시한 바와 같이, 예를 들어 1 내지 10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘(Si) 등으로 이루어지는 반도체 기판(반도체) SB를 준비한다. 계속해서, 예를 들어 열처리를 행함으로써, 반도체 기판 SB의 주면의 전체면에 산화실리콘막으로 이루어지는 절연막 IF1을 형성한다. 그 후, 절연막 IF1 위에, 예를 들어 CVD(Chemical Vapor Deposition)법을 이용하여, 예를 들어 질화실리콘막으로 이루어지는 절연막 IF2를 형성한다.
다음으로, 도 2에 도시한 바와 같이, 포토리소그래피 기술 및 드라이 에칭법을 이용하여, 절연막 IF2 및 IF1과, 반도체 기판 SB의 상면의 일부를 제거한다. 즉, 절연막 IF2 및 IF1로 이루어지는 적층막을 복수의 개소에 있어서 관통하는 개구부를 형성하고, 그들 개구부의 바로 아래의 반도체 기판 SB의 상면의 일부를 제거한다. 이에 의해, 반도체 기판 SB의 상면에는, 복수의 홈(요부, 오목부) D1 및 복수의 홈 D2가 형성된다. 홈 D1은 메모리 셀 영역(1A), 주변 회로 영역(1B), 및 용량 소자 영역(1C)의 각각에 형성되고, 홈 D2는 용량 소자 영역(1C)에만 형성된다.
각 홈 D2는, 반도체 기판 SB의 주면을 따르는 제1 방향으로 연장되어 있으며, 복수의 홈 D2는, 반도체 기판 SB의 주면을 따라서, 또한 제1 방향에 대하여 직교하는 제2 방향에 있어서 배열되어 배치되어 있다. 즉 복수의 홈 D2는, 스트라이프 형상으로 형성되어 있다. 또한, 홈 D2의 레이아웃은 스트라이프 형상으로 한하지 않고, 도트 형상 또는 우물정자 형상 등이어도 상관없다.
홈 D1 및 D2는 동일 공정으로 형성된 오목부이며, 반도체 기판 SB의 도중 깊이까지 달하고 있다. 이 시점에서, 홈 D1에 인접하는 반도체 기판 SB의 상면과, 홈 D2에 인접하는 반도체 기판 SB의 상면은 마찬가지의 높이에 위치하고 있다. 여기서, 홈 D1, D2의 각각의 저면과 측벽과의 경계의 코너부는, 라운딩을 갖고 있는 것이 고려되지만, 당해 코너부의 라운딩은 비교적 작다.
또한, 여기에서는 한 번의 에칭 공정에 의해 절연막 IF2, IF1, 및 반도체 기판 SB의 각각을 가공하고 있지만, 예를 들어 절연막 IF2를 드라이 에칭법에 의해 가공한 후, 웨트 에칭법에 의해 절연막 IF1을 가공함으로써 반도체 기판 SB의 상면을 노출시키고, 그 후 드라이 에칭법을 이용하여 홈 D1, D2를 형성하여도 된다.
다음으로, 도 3에 도시한 바와 같이, 홈 D1, D2의 각각의 측벽을 산화한 후, 반도체 기판 SB 위에, 예를 들어 CVD법을 이용하여 산화실리콘막을 형성함으로써, 홈 D1, D2의 각각의 내측을 완전히 매립하고, 계속해서 열처리를 행하여 당해 산화실리콘막의 열 접합을 행한다. 그 후, CMP(Chemical Mechanical Polishing)법에 의해 당해 산화실리콘막의 상면을 연마함으로써, 절연막 IF2의 상면을 노출시킨다. 이에 의해, 복수의 홈 D1, D2의 각각의 내측에 매립된 상기 산화실리콘막은, 각각 분리된다.
그 후, 상기 산화실리콘막의 상면을 에치백해서 후퇴시킨다. 단, 복수의 홈 D1, D2의 각각의 내측에 매립된 상기 산화실리콘막의 상면의 높이는, 반도체 기판 SB의 주면보다도 높은 위치에 있다. 각 홈 D1 내에는, 상기 산화실리콘막으로 이루어지는 소자 분리 영역 EI가 형성되고, 각 홈 D2 내에는, 상기 산화실리콘막으로 이루어지는 더미 소자 분리 영역 DEI가 형성된다. 더미 소자 분리 영역 DEI는, 후속 공정에서 제거되는 절연막이다.
다음으로, 도 4에 도시한 바와 같이, 포토리소그래피 기술을 이용하여 반도체 기판 SB 위에 포토레지스토막 PR1의 패턴을 형성한다. 포토레지스트막 PR1은, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)을 덮고, 용량 소자 영역(1C)의 일부를 노출하는 마스크 패턴이다. 용량 소자 영역(1C)에서는, 소자 분리 영역 EI는 포토레지스트막 PR1로 덮여 있으며, 더미 소자 분리 영역 DEI는 포토레지스트막 PR1로부터 노출되어 있다. 포토레지스트막 PR1은, 용량 소자 영역(1C)에 있어서 이웃하는 소자 분리 영역 EI와 더미 소자 분리 영역 DEI 사이의 절연막 IF1의 바로 위에서 종단하고 있다.
다음으로, 도 5에 도시한 바와 같이, 소자 분리 영역 EI가 포토레지스트막 PR1에 의해 덮인 상태에서, 포토레지스트막 PR1, 절연막 IF1 및 IF2를 마스크로 하여 드라이 에칭을 행함으로써, 더미 소자 분리 영역 DEI를 제거하고, 그 후 포토레지스트막 PR1을 애싱 등에 의해 제거한다. 단, 당해 에칭 공정에 의해, 이웃하는 홈 D2끼리의 사이를 포함하는 홈 D2의 근방의 영역에서는, 마스크로서 사용한 절연막 IF1, IF2가 제거되기 때문에, 당해 영역의 반도체 기판 SB의 상면이 노출된다. 본 실시 형태에서는, 더미 소자 분리 영역 DEI를 제거하고, 홈 D2의 측벽 및 저면을 노출시키고 있다. 이로 인해, 더미 소자 분리 영역 DEI는, 의사적인 소자 분리 영역으로 간주할 수 있다.
홈 D2의 근방 절연막 IF1, IF2가 제거됨으로써, 홈 D2의 측벽과, 그 위의 반도체 기판의 주면과 경계의 코너부는, 상기 에칭에 의해 깎여 둥글게 된다. 또한, 홈 D2의 저면, 반도체 기판 SB의 주면을 따르는 방향(이하, 단순히 '가로 방향'이라고 하는 경우가 있음)에서의 중앙부는, 홈 D2의 측벽에 가까운 당해 저면의 단부보다도 에칭되기 쉽다. 이로 인해, 홈 D2의 측벽 및 저면의 경계의 코너부는 크게 둥글게 되어, 홈 D2의 측벽 및 저면 사이의 면은 원활하게 연결된다.
따라서, 홈 D2의 저면 단부의 코너부는, 홈 D1의 저면 단부의 코너부보다도 둥글게 된다. 또한, 홈 D2의 측벽 상단부의 코너부는, 홈 D1의 측벽 상단부의 코너부보다도 둥글게 된다. 바꿔 말하면, 홈 D2의 저면 단부의 코너부의 곡률 반경은, 홈 D1의 저면 단부의 코너부의 곡률 반경보다도 커진다. 또한, 홈 D2의 측벽 상단부의 코너부의 곡률 반경은, 홈 D1의 측벽 상단부의 코너부의 곡률 반경보다도 커진다.
또한, 당해 에칭 공정에 의해, 이웃하는 홈 D2끼리 사이의 반도체 기판 SB의 상면은 에치백되기 때문에, 다른 영역(예를 들어 홈 D1에 인접하는 영역)에서의 반도체 기판 SB의 주면의 높이보다도 낮아진다. 마찬가지로, 홈 D2의 저면은 당해 에칭 공정에 의해 에치백되기 때문에, 홈 D2의 저면의 높이는, 홈 D1의 저면의 높이 보다도 낮아진다. 즉, 홈 D2는 홈 D1보다도 깊어진다.
바꿔 말하면, 메모리 셀 영역(1A)에 있어서 이웃하는 홈 D1끼리 사이의 반도체 기판 SB의 주면의 위치를 기준으로 하면, 이웃하는 홈 D2끼리 사이의 반도체 기판 SB의 상면은, 반도체 기판 SB의 주면에 대하여 수직인 방향(이하, 단순히 '수직 방향'이라고 함)에 있어서, 당해 기준의 위치보다도 아래에 위치한다. 또한, 수직 방향에서의 당해 기준의 위치로부터 홈 D2의 저면의 위치까지의 거리는, 수직 방향에서의 당해 기준의 위치로부터 홈 D1의 저면의 위치까지의 거리보다도 크다. 즉, 홈 D2의 근방의 반도체 기판 SB의 주면의 위치는, 홈 D1의 근방의 반도체 기판 SB의 주면의 위치보다도 낮고, 홈 D2의 저면의 위치는, 홈 D1의 저면의 위치보다도 낮다.
또한, 포토레지스트막 PR1(도 4 참조)의 근방에 있어서 포토레지스트막 PR1로부터 노출되는 절연막 IF1 및 IF2로 이루어지는 적층막은, 상기 드라이 에칭 공정에 있어서 제거되기 어려워 반도체 기판 SB 위에 남는다. 즉, 이웃하는 소자 분리 영역 EI와 더미 소자 분리 영역 DEI의 사이에 있어서, 포토레지스트막 PR1의 종단부로부터 노출되는 위치의 절연막 IF1의 당해 절연막은 완전히는 제거되지 않고, 상기 에칭에 의해 박막화되어 남는다. 이것은, 상기 드라이 에칭 공정을, 산화실리콘막으로 이루어지는 더미 소자 분리 영역 DEI가 제거되기 쉽고, 또한 질화실리콘막으로 이루어지는 절연막 IF2가 제거되기 어려운 조건에 의해 행하기 때문이다.
여기에서는, 예를 들어 포토레지스트막 PR1의 근방에 있어서, 포토레지스트막 PR1로부터 노출되는 영역의 질화실리콘막으로 이루어지는 절연막 IF2의 상면은 후퇴하지만, 당해 영역의 절연막 IF2의 일부는 남는다. 이 경우, 이웃하는 소자 분리 영역 EI와 더미 소자 분리 영역 DEI 사이의 반도체 기판 SB의 상면은 절연막 IF2, IF1에 의해 드라이 에칭으로부터 보호되기 때문에, 당해 상면이 대미지를 받는 것을 방지할 수 있다.
또한, 홈 D2 내의 더미 소자 분리 영역 DEI를 제거하는 상기 드라이 에칭에서는, 절연막 IF2, IF1을 마스크로서 사용하고, 용량 소자 영역(1C)에 있어서 포토레지스트막 PR1로부터 노출되는 홈 D2 근방의 절연막 IF1, IF2 및 더미 소자 분리 영역 DEI가 제거된 시점에서 에칭을 정지하고 있다. 이로 인해, 이웃하는 홈 D2끼리 사이의 반도체 기판 SB의 상면은, 당해 에칭 시간 중, 대부분의 시간에 있어서 절연막 IF2, IF1에 의해 보호되어 있다. 이에 의해, 이웃하는 홈 D2끼리 사이의 반도체 기판 SB의 상면에, 드라이 에칭에 의한 대미지가 발생하는 것을 방지할 수 있다.
다음으로, 도 6에 도시한 바와 같이, 절연막 IF2를 웨트 에칭에 의해 선택적으로 제거한다. 즉, 우선 희생 산화를 행함으로써, 홈 D2의 측벽 및 저면에 산화막을 형성한 후 세정 처리를 행함으로써, 홈 D2의 측벽을 덮는 당해 산화막을 남겨서, 절연막 IF2 위의 산화실리콘막(도시생략)을 제거하고, 계속해서 열 인산에 의해 절연막 IF2를 제거한다.
계속해서, 세정 처리를 행함으로써, 홈 D2의 측벽 및 저면을 덮는 희생 산화막과, 반도체 기판 SB의 주면을 덮는 절연막 IF1을 제거한다. 이에 의해, 반도체 기판의 주면을 노출시킨다. 즉, 소자 분리 영역 EI에 의해 덮인 홈 D1의 측벽 및 저면을 제외하고, 반도체 기판 SB의 표면이 노출된다. 그 후, 희생 산화를 행함으로써, 반도체 기판 SB의 표면을 덮는 얇은 희생 산화막(도시생략)을 형성한다.
그 후, 이온 주입을 행함으로써, 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 반도체 기판 SB의 주면에, p형 웰 WL1, WL2 및 p형의 WL3을 각각 형성한다. 웰 WL1, WL2는, 여기에서는 p형의 불순물(예를 들어 B(붕소))을 비교적 낮은 농도로 주입함으로써 형성한다. 웰 WL3은, 여기에서는 n형의 불순물(예를 들어 As(비소) 또는 P(인))을 비교적 낮은 농도로 주입함으로써 형성한다. 또한, 도시 및 상세한 설명은 하지 않지만, p형의 MISFET를 형성하는 영역에서는, n형의 불순물(예를 들어 As(비소) 또는 P(인))을 반도체 기판 SB의 주면에 이온 주입함으로써, n형 웰을 형성한다.
웰 WL1, WL2 및 WL3의 각각의 형성 깊이는, 홈 D1, D2보다도 깊다. 여기에서는 웰 WL1, WL2 및 WL3의 각각을, 포토리소그래피 기술을 이용하여 별도의 이온 주입 공정에 의해 형성함으로써, 서로 다른 불순물 농도로 한다. 그 후, 반도체 기판 SB에 대하여 열처리를 행하여, 웰 WL1, WL2 및 WL3 내의 불순물을 확산시킨 후, 상기 얇은 희생 산화막을 제거한다. 이에 의해, 반도체 기판 SB의 주면, 홈 D2의 측벽 및 저면이 노출된다.
그 후, 이하의 공정을 행함으로써, 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 각각의 상면을 산화실리콘막으로 이루어지는 절연막에 의해 덮는다. 단, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)에 형성하는 절연막 IF3과, 용량 소자 영역(1C)에 형성하는 절연막 IF4는 막 두께가 상이하다. 절연막 IF4의 막 두께는, 예를 들어 15㎚이다.
즉, 노출되는 반도체 기판 SB의 표면을 산화함으로써 비교적 막 두께가 큰 절연막 IF4를 형성한다. 이에 의해, 반도체 기판 SB의 주면에 추가하여, 홈 D2의 측벽 및 저면도 절연막 IF4에 의해 덮인다. 절연막 IF4는, 예를 들어 ISSG(In-Situ Steam Generation) 산화법, 즉 열산화법에 의해 형성한다. 그 후, 포토리소그래피 기술 및 에칭법을 이용하여, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)의 절연막 IF4를 제거함으로써, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)의 반도체 기판 SB의 주면을 노출시킨다.
계속해서, 열산화 등을 행하여, 노출되는 반도체 기판 SB의 상면에, 비교적 막 두께가 작은 절연막 IF3을 형성한다. 이에 의해, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)의 각각의 반도체 기판 SB의 상면은, 절연막 IF3에 의해 덮인다. 이와 같이 하여, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)과, 용량 소자 영역(1C)에서 서로 다른 막 두께의 절연막을 형성할 수 있다.
그 후, 반도체 기판 SB의 주면 전체면 위에, 예를 들어 CVD법을 이용하여, 폴리실리콘막 PS1을 형성한다. 이에 의해, 절연막 IF3, IF4의 각각의 상면은 폴리실리콘막 PS1에 의해 덮인다. 이때, 홈 D2의 가로 방향의 폭에 대하여, 폴리실리콘막 PS1의 막 두께는 충분히 크기 때문에, 홈 D2는 절연막 IF4 및 폴리실리콘막 PS1에 의해 완전히 매립되고, 또한 홈 D2의 바로 위에 있어서, 폴리실리콘막 PS1의 상면은 거의 우묵하게 들어가지 않는다. 즉, 홈 D2 내는, 절연막 IF4를 개재하여 폴리실리콘막 PS1에 의해 매립된다. 그 후, 폴리실리콘막 PS1 위에, 예를 들어 CVD법을 이용하여, 질화실리콘막으로 이루어지는 절연막 IF5를 형성한다.
여기서, 폴리실리콘막 PS1은, 성막 시에 아몰퍼스 실리콘막으로서 형성하고나서, 그 후의 열처리에 의해, 당해 아몰퍼스 실리콘막을, 다결정 실리콘막으로 이루어지는 폴리실리콘막 PS1로 바꿀 수도 있다. 폴리실리콘막 PS1은, 성막 시에 불순물을 도입하지 않고, 성막 후에 불순물을 이온 주입하고, 그 후의 열처리에 의해 당해 불순물을 확산시킴으로써, 저저항의 반도체막으로 한다.
홈 D2 내의 폴리실리콘막 PS1에 대해서도, 당해 이온 주입 공정에 의해 주입된 불순물을, 열처리에 의해 확산시키는 것이 가능하다. 즉, 홈 D2 내의 저부에 있어서도, 폴리실리콘막 PS1에 상기 불순물이 도입된다. 이로 인해, 홈 D2 내의 폴리실리콘막 PS1을 포함하는 상부 전극을 포함하는 용량 소자를 후속 공정에서 형성한 경우에, 홈 D2 내의 당해 상부 전극에 있어서 공핍층이 발생하는 것을 방지할 수 있다.
여기에서는, 용량 소자 영역(1C)의 폴리실리콘막 PS1에, n형의 불순물(예를 들어 As(비소) 또는 P(인))을 주입한다. 이것은, 후에 형성하는 용량 소자를, 반도체 기판 SB의 상면의 웰 WL3으로 이루어지는 하부 전극과, 당해 하부 전극의 바로 위의 폴리실리콘막 PS1로 이루어지는 상부 전극에 의해 형성하는 경우에, 하부 전극 및 상부 전극의 도전형을 일치시키기 위함이다. 이와 같이, 본 실시 형태에서는 n형의 용량 소자를 형성하지만, p형의 용량 소자를 형성하는 경우에는, 웰 WL3을 p형의 반도체 영역으로서 형성하고, 폴리실리콘막 PS1을 상기 이온 주입에 의해 p형의 반도체막으로 한다.
폴리실리콘막 PS1의 일부는 홈 D2를 매립하고 있지만, 폴리실리콘막 PS1은 충분히 막 두께가 크기 때문에, 홈 D2의 바로 위에 있어서의 폴리실리콘막 PS1의 상면에는 큰 오목부는 형성되지 않는다.
다음으로, 도 7에 도시한 바와 같이, 포토리소그래피 기술 및 에칭법을 이용하여, 메모리셀 영역(1A)의 절연막 IF5, 폴리실리콘막 PS1 및 절연막 IF3을 가공한다. 이에 의해, 폴리실리콘막 PS1로 이루어지는 제어 게이트 전극 CG와, 절연막 IF3으로 이루어지는 게이트 절연막 GI1을 형성한다. 또한, 처음에 메모리 셀 영역(1A)의 절연막 IF5를 포토리소그래피 기술 및 드라이 에칭법을 이용하여 가공하고, 그 후에 절연막 IF5를 마스크로 하여, 메모리 셀 영역(1A)의 폴리실리콘막 PS1 및 절연막 IF3을 가공하는 것도 가능하다.
또한, 여기서는 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 폴리실리콘막 PS1을 가공하지 않지만, 당해 에칭 공정에 있어서, 용량 소자 영역(1C)의 폴리실리콘막 PS1을 가공해도 된다. 용량 소자 영역(1C)의 폴리실리콘막 PS1을 가공하는 경우에는, 도 10을 이용하여 후술하는 바와 같이, 홈 D2 내 및 그 근방의 폴리실리콘막 PS1을 남기도록 하여, 그 옆의 폴리실리콘막 PS1을 제거한다.
다음으로, 도 8에 도시한 바와 같이, 반도체 기판 SB의 주면 전체면 위에, 메모리 트랜지스터의 게이트 절연막용의 적층막인 ONO(Oxide-Nitride-Oxide)막 ON을 형성한다. ONO막 ON은, 메모리 셀 영역(1A)의 반도체 기판 SB의 상면과, 게이트 절연막 GI1, 제어 게이트 전극 CG 및 절연막 IF5로 이루어지는 적층막의 측벽 및 상면과, 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 절연막 IF5의 상면을 덮는다.
여기에서는, 도면을 이해하기 쉽게 하기 위해서, ONO막 ON을 구성하는 적층막의 적층 구조의 도시를 생략한다. 즉 여기에서는, ONO막 ON을 구성하는 각 막끼리의 경계의 도시를 하지 않는다. ONO막 ON은, 내부에 전하 축적부를 갖는 절연막이다. 구체적으로는, ONO막 ON은, 반도체 기판 SB 위에 형성된 제1 산화실리콘막(보텀 산화막)과, 제1 산화실리콘막 위에 형성된 질화실리콘막과, 당해 질화실리콘막 위에 형성된 제2 산화실리콘막(톱 산화막)과의 적층막으로 이루어지고, 당해 질화실리콘막은 전하 축적부로서 기능한다.
제1, 제2 산화실리콘막은, 예를 들어 산화 처리(열산화 처리) 또는 CVD법 혹은 그 조합에 의해 형성할 수 있다. 이 때의 산화 처리에는, ISSG 산화를 이용하는 경우도 가능하다. 상기 질화실리콘막은, 예를 들어 CVD법에 의해 형성할 수 있다. 제1, 제2 산화실리콘막의 두께는, 예를 들어 2 내지 10㎚ 정도로 할 수 있고, 상기 질화실리콘막의 두께는, 예를 들어 5 내지 15㎚ 정도로 할 수 있다.
계속해서, ONO막 ON의 표면을 덮도록, 반도체 기판 SB의 주면 전체면 위에 예를 들어 CVD법을 이용하여 폴리실리콘막 PS2를 형성한다. 이에 의해, 메모리 셀 영역(1A)에 있어서 노출되어 있던 ONO막 ON의 측벽 및 상면은, 폴리실리콘막 PS2에 의해 덮인다. 즉, 제어 게이트 전극 CG의 측벽에는, ONO막 ON을 개재하여 폴리실리콘막 PS2가 형성된다. 폴리실리콘막 PS2의 막 두께는, 폴리실리콘막 PS1의 막 두께보다도 작다.
폴리실리콘막 PS2는, 성막 시에 아몰퍼스 실리콘막으로서 형성하고 나서, 그 후의 열처리에 의해, 다결정화하여 형성할 수도 있다. 폴리실리콘막 PS2는, 예를 들어 n형의 불순물(예를 들어 인(P))이 비교적 높은 농도로 도입된 막이다. 폴리실리콘막 PS2는, 후술하는 메모리 게이트 전극 MG를 형성하기 위한 막이다.
여기에서 말하는 막 두께란, 특정한 막의 경우, 당해 막의 하지 표면에 대하여 수직인 방향에서의 당해 막의 두께를 의미한다. 예를 들어, ONO막 ON의 상면 등과 같이 반도체 기판 SB의 주면을 따르는 면의 위에, 당해 면을 따라 폴리실리콘막 PS2가 형성된 경우, 폴리실리콘막 PS2의 막 두께란, 반도체 기판 SB의 주면에 대하여 수직인 방향에서의 폴리실리콘막 PS2의 두께를 의미한다. 또한, ONO막 ON의 측벽과 같이, 반도체 기판 SB의 주면에 대하여 수직인 벽에 접해서 형성되는 부분의 폴리실리콘막 PS2의 경우, 폴리실리콘막 PS2의 막 두께란, 당해 측벽에 대하여 수직인 방향에서의 폴리실리콘막 PS2의 두께를 의미한다.
다음으로, 도 9에 도시한 바와 같이, 드라이 에칭법에 의해, 폴리실리콘막 PS2를 에치백시킴으로써, ONO막 ON의 상면을 노출시킨다. 당해 에치백 공정에서는, 폴리실리콘막 PS2를 이방성 에칭(에치백)함으로써, 게이트 절연막 GI1, 제어 게이트 전극 CG 및 절연막 IF5로 이루어지는 적층막의 양쪽의 측벽 위에 ONO막 ON을 개재하여, 폴리실리콘막 PS2를 사이드 월 형상에 남긴다.
이에 의해, 메모리 셀 영역(1A)에 있어서, 상기 적층막의 측벽 중, 한쪽의 측벽에, ONO막 ON을 개재하여 사이드 월 형상으로 잔존한 폴리실리콘막 PS2로 이루어지는 메모리 게이트 전극 MG가 형성된다. 상기 에치백에 의해, 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 ONO막 ON의 상면이 노출된다. 폴리실리콘막 PS2의 막 두께는, 폴리실리콘막 PS1의 막 두께보다도 작기 때문에, 제어 게이트 전극 CG의 측벽에 접하는 폴리실리콘막 PS2로 이루어지는 메모리 게이트 전극 MG의 가로 방향에서의 막 두께(게이트 길이)는, 폴리실리콘막 PS1로 이루어지는 제어 게이트 전극 CG의 수직 방향에서의 막 두께보다도 작다.
계속해서, 포토리소그래피 기술을 이용하여, 제어 게이트 전극 CG의 한쪽의 측벽과 이웃하는 메모리 게이트 전극 MG를 덮고, 또한 제어 게이트 전극 CG의 다른 쪽의 측벽과 이웃하는 폴리실리콘막 PS2를 노출하는 포토레지스트 패턴(도시생략)을 반도체 기판 SB 위에 형성한다. 그 후, 그 포토레지스트 패턴을 에칭 마스크로 하여 에칭을 행함으로써, 제어 게이트 전극 CG를 사이에 두고 메모리 게이트 전극 MG의 반대측에 형성된 폴리실리콘막 PS2를 제거한다. 그 후, 당해 포토레지스트 패턴을 제거한다. 이때, 메모리 게이트 전극 MG는, 포토레지스트 패턴으로 덮여 있기 때문에, 에칭되지 않고 잔존한다.
계속해서, ONO막 ON 중, 메모리 게이트 전극 MG로 덮이지 않고 노출되는 부분을 에칭(예를 들어 웨트 에칭)에 의해 제거한다. 이때, 메모리 셀 영역(1A)에 있어서, 메모리 게이트 전극 MG의 바로 아래의 ONO막 ON은 제거되지 않고 남는다. 마찬가지로, 게이트 절연막 GI1, 제어 게이트 전극 CG 및 절연막 IF5를 포함하는 적층막과, 메모리 게이트 전극 MG와의 사이에 위치하는 ONO막 ON은, 제거되지 않고 남는다. 다른 영역의 ONO막 ON은 제거되기 때문에, 메모리 셀 영역(1A)의 반도체 기판 SB의 상면이 노출되고, 또한 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 절연막 IF5의 상면이 노출된다. 또한, 제어 게이트 전극 CG의 측벽으로서, 메모리 게이트 전극 MG와 이웃하지 않는 쪽의 측벽이 노출된다.
이와 같이 하여, 제어 게이트 전극 CG와 이웃하도록, 반도체 기판 SB 위에, 내부에 전하 축적부를 갖는 ONO막 ON을 개재하여 메모리 게이트 전극 MG가 형성된다.
다음으로, 도 10에 도시한 바와 같이, 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 폴리실리콘막 PS1, 절연막 IF3, IF4 및 IF5를 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝한다. 이에 의해, 주변 회로 영역(1B)에, 폴리실리콘막 PS1로 이루어지는 더미 게이트 전극 DG와, 절연막 IF3으로 이루어지는 게이트 절연막 GI2를 형성한다. 또한, 용량 소자 영역(1C)에, 폴리실리콘막 PS1로 이루어지는 상부 전극 UE를 형성한다. 또한, 용량 소자 영역(1C)에서는, 상부 전극 UE로부터 노출되는 영역에서의 반도체 기판 SB 위의 절연막 IF4를 제거한다. 이에 의해, 용량 소자 영역(1C)에 있어서 이웃하는 소자 분리 영역 EI끼리 사이의 반도체 기판 SB의 주면이 노출된다.
더미 게이트 전극 DG는, 후속 공정에서 제거되는 반도체막이다. 게이트 절연막 GI2, 더미 게이트 전극 DG 및 절연막 IF5로 이루어지는 적층막은, 이웃하는 소자 분리 영역 EI끼리 사이의 반도체 기판 SB의 주면 위에 형성된다.
다음으로, 도 11에 도시한 바와 같이, 복수의 n-형 반도체 영역(불순물 확산 영역) EX를, 이온 주입법 등을 이용하여 형성한다. 즉, 예를 들어 비소(As) 또는 인(P) 등의 n형의 불순물을, 절연막 IF4, IF5, 제어 게이트 전극 CG, 메모리 게이트 전극 MG, 더미 게이트 전극 DG, ONO막 ON 및 상부 전극 UE 등을 마스크(이온 주입 저지 마스크)로서 사용해서 반도체 기판 SB의 주면에 이온 주입법에 의해 도입함으로써, 복수의 n-형 반도체 영역 EX를 형성한다. n-형 반도체 영역 EX의 형성 전에, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG로 이루어지는 구조체의 측벽과, 더미 게이트 전극 DG의 각각의 측벽을 덮는 오프셋 스페이서를, 예를 들어 질화실리콘막, 산화실리콘막 또는 그들 적층막 등에 의해 형성하여도 된다.
메모리 셀 영역(1A)에 있어서, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG를 포함하는 구조체의 옆의 반도체 기판 SB의 상면에 형성된 한 쌍의 n-형 반도체 영역 EX는, 후에 형성하는 메모리 셀 영역(1A)의 제어 트랜지스터 및 메모리 트랜지스터의 소스·드레인 영역의 일부를 구성한다. 또한, 주변 회로 영역(1B)에 있어서, 더미 게이트 전극 DG의 옆의 반도체 기판 SB의 상면에 형성된 한 쌍의 n-형 반도체 영역 EX는, 후에 형성하는 주변 회로 영역(1B)의 MISFET의 소스·드레인 영역의 일부를 구성한다. 메모리 셀 영역(1A)과 주변 회로 영역(1B)의 각각의 n_형 반도체 영역 EX는, 동일한 이온 주입 공정으로 형성할 수 있지만, 서로 다른 이온 주입 공정으로 형성하는 것도 가능하다.
계속해서, 메모리 셀 영역(1A)의 제어 게이트 전극 CG, 메모리 게이트 전극 MG, 게이트 절연막 GI1, 절연막 IF5 및 ONO막 ON을 포함하는 구조체의 양측의 측벽을 덮는 사이드 월 SW를 형성한다. 또한, 동일 공정에 의해, 주변 회로 영역(1B)에 있어서, 게이트 절연막 GI2, 절연막 IF5 및 더미 게이트 전극 DG로 이루어지는 적층막의 양측 측벽을 덮는 사이드 월 SW를 형성한다. 또한, 동일 공정에 의해, 용량 소자 영역(1C)에 있어서, 상부 전극 UE, 절연막 IF4 및 IF5를 포함하는 적층막의 양측 측벽을 덮는 사이드 월 SW를 형성한다.
사이드 월 SW는, 예를 들어 CVD법을 이용하여 반도체 기판 SB 위에 예를 들어 산화실리콘막 및 질화실리콘막을 순서대로 형성한 후, 이방성 에칭에 의해 당해 산화실리콘막 및 당해 질화실리콘막을 일부 제거하고, 반도체 기판 SB의 상면 및 절연막 IF5의 상면을 노출시킴으로써, 자기 정합적으로 형성할 수 있다. 즉, 사이드 월 SW는 적층막에 의해 형성하는 것이 고려되지만, 도면에서는 당해 적층막을 구성하는 막끼리의 계면을 나타내지 않았다. 또한, 적층막의 형성 방법을 연구하여, 각각의 소자 특성에 최적의 사이드 월 폭을 갖도록 할 수도 있지만, 설명은 생략한다.
계속해서, 복수의 n+형 반도체 영역(불순물 확산 영역) DF를, 이온 주입법 등을 이용하여 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)에 형성한다. 즉, n형 불순물(예를 들어 비소(As) 또는 인(P))을 절연막 IF4, 절연막 IF5, 제어 게이트 전극 CG, 메모리 게이트 전극 MG, 더미 게이트 전극 DG, ONO막 ON, 상부 전극 UE 및 사이드 월 SW 등을 마스크로서 사용하여 반도체 기판 SB의 주면에 이온 주입법에 의해 도입함으로써, 복수의 n+형 반도체 영역 DF를 형성할 수 있다. n+형 반도체 영역 DF는, n_형 반도체 영역 EX보다도 불순물 농도가 높고, 또한 접합 깊이(형성 깊이)가 깊다. 또한, n+형 반도체 영역 DF를 n-형 반도체 영역 EX보다도 얕은 접합 깊이로 형성하여도 된다.
이에 의해, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)에 있어서, 익스텐션 영역인 n-형 반도체 영역 EX와, n-형 반도체 영역 EX보다도 불순물 농도가 높은 확산층인 n+형 반도체 영역 DF로 이루어지고, LDD(Lightly Doped Drain) 구조를 갖는 소스·드레인 영역이 형성된다.
메모리 셀 영역(1A)에 있어서, 제어 게이트 전극 CG, 메모리 게이트 전극 MG 및 사이드 월 SW를 포함하는 구조체의 옆의 반도체 기판 SB의 상면에 형성된 한 쌍의 n+형 반도체 영역 DF는, 후에 형성하는 메모리 셀 영역(1A)의 제어 트랜지스터 및 메모리 트랜지스터의 소스·드레인 영역의 일부를 구성한다. 또한, 주변 회로 영역(1B)에 있어서, 더미 게이트 전극 DG 및 사이드 월 SW를 포함하는 구조체의 옆의 반도체 기판 SB의 상면에 형성된 한 쌍의 n+형 반도체 영역 DF는, 후에 형성하는 주변 회로 영역(1B)의 MISFET의 소스·드레인 영역의 일부를 구성한다. 메모리 셀 영역(1A)과 주변 회로 영역(1B)의 각각의 n+형 반도체 영역 DF는, 동일한 이온 주입 공정으로 형성할 수 있지만, 서로 다른 이온 주입 공정으로 형성하는 것도 가능하다.
또한, 용량 소자 영역(1C)에서는, 상부 전극 UE의 옆에서 소자 분리 영역 EI로부터 노출되는 반도체 기판 SB의 주면에, n+형 반도체 영역 DF가 형성된다. 즉, n+형 반도체 영역 DF는 홈 D1에 인접하여 형성된다.
계속해서, 소스 영역 및 드레인 영역용의 반도체 영역(n_형 반도체 영역 EX 및 n+형 반도체 영역 DF) 등에 도입된 불순물을 활성화하기 위한 열처리인 활성화 어닐을 행한다.
계속해서, 실리사이드층 S1을 형성한다. 실리사이드층 S1은, 소위 살리사이드(Salicide: Self Aligned Silicide) 프로세스를 행함으로써, 형성할 수 있다. 구체적으로는, 다음과 같이 하여 실리사이드층 S1을 형성할 수 있다.
즉, 우선, n+형 반도체 영역 DF의 상면 위 및 메모리 게이트 전극 MG의 상면 위를 포함하는 반도체 기판 SB의 주면 전체면 위에, 실리사이드층 S1 형성용의 금속막을 형성(퇴적)한다. 당해 금속막, 단체의 금속막(순금속막) 또는 합금막을 사용할 수 있지만, 예를 들어, 코발트(Co)막, 니켈(Ni)막, 또는 니켈 백금 합금막으로 이루어지며, 스퍼터링법 등을 이용하여 형성할 수 있다.
그리고 나서, 반도체 기판 SB에 대하여 열처리(실리사이드층 S1 형성용 열처리)를 실시함으로써, n+형 반도체 영역 DF 및 메모리 게이트 전극 MG의 각 표층 부분을, 당해 금속막과 반응시킨다. 이에 의해, n+형 반도체 영역 DF 및 메모리 게이트 전극 MG의 각각의 상부에, 실리사이드층 S1이 형성된다. 그 후, 미반응된 당해 금속막을 웨트 에칭 등에 의해 제거하고, 도 11에 도시한 구조를 얻는다.
실리사이드층 S1은, 예를 들어 코발트 실리사이드층, 니켈 실리사이드층, 또는 니켈 백금 실리사이드층으로 할 수 있다. 또한, 제어 게이트 전극 CG, 더미 게이트 전극 DG 및 상부 전극 UE의 각각의 상면은 캡막인 절연막 IF5에 의해 덮여 있다. 이로 인해, 그들 상면의 상부에 실리사이드층 S1은 형성되지 않는다. 또한, 사이드 월 형상의 메모리 게이트 전극 MG의 상부는 노출되어 있기 때문에, 그 노출부에는 실리사이드층 S1이 형성된다. 단, 이 실리사이드층 S1은, 후속 공정에서 행하는 CMP(Chemical Mechanical Polishing)법에 의한 연마 공정에 의해, 완전히 제거된다.
다음으로, 도 12에 도시한 바와 같이, 반도체 기판 SB의 주면 전체면 위에 제어 게이트 전극 CG, 메모리 게이트 전극 MG, 사이드 월 SW, 더미 게이트 전극 DG 및 상부 전극 UE를 덮도록, 층간 절연막 IL1을 형성한다. 층간 절연막 IL1은, 예를 들어 산화실리콘막의 단체막으로 이루어지고, 예를 들어 CVD법 등을 이용하여 형성할 수 있다. 여기에서는, 예를 들어 제어 게이트 전극 CG의 막 두께보다도 두꺼운 막 두께로 층간 절연막 IL1을 형성한다.
다음으로, 도 13에 도시한 바와 같이, 층간 절연막 IL1의 상면을, CMP법 등을 이용하여 연마한다. 이에 의해, 제어 게이트 전극 CG, 메모리 게이트 전극 MG, 주변 회로 영역(1B)의 더미 게이트 전극 DG 및 용량 소자 영역(1C)의 상부 전극 UE의 각각의 상면을 노출시킨다. 즉, 이 연마 공정에서는, 제어 게이트 전극 CG, 메모리 게이트 전극 MG, 더미 게이트 전극 DG 및 상부 전극 UE의 각각의 상면이 노출될 때까지, 층간 절연막 IL1을 연마한다. 이에 의해, 절연막 IF5는 제거되고, 각 사이드 월 SW의 상부도 일부 제거된다.
이 공정에 의해, 메모리 게이트 전극 MG 위의 실리사이드층 S1은, 메모리 게이트 전극 MG의 상부의 일부와 함께 제거된다. 또한, 이때, 도 12에 도시한 더미 게이트 전극 DG의 상면 및 제어 게이트 전극 CG의 상면 절연막 IF5로부터 노출된 시점에서 연마를 정지시키는 것은 곤란하기 때문에, 도 13에 도시한 바와 같이, 더미 게이트 전극 DG, 제어 게이트 전극 CG 및 상부 전극 UE의 각각의 상면은 연마에 의해 제거되어 후퇴한다. 즉, 더미 게이트 전극 DG, 제어 게이트 전극 CG 및 상부 전극 UE의 각각의 막 두께는 연마에 의해 작아진다.
이에 의해, 각 전극의 상부를 연마 공정에 의해 후퇴시킴으로써, 메모리 셀 영역(1A)에는, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG와, 그들 옆의 반도체 기판 SB의 주면에 형성된 소스·드레인 영역을 포함하는 메모리 셀 MC가 형성된다. 즉, 메모리 셀 영역(1A)에 있어서, 제어 게이트 전극 CG와, 제어 게이트 전극 CG의 옆의 반도체 기판 SB의 상면에 형성된 한 쌍의 소스·드레인 영역은, 제어 트랜지스터를 구성하고 있다. 또한, 제어 게이트 전극 CG의 바로 아래의 게이트 절연막 GI1은, 제어 트랜지스터의 게이트 절연막을 구성하고 있다.
또한, 메모리 셀 영역(1A)에 있어서, 메모리 게이트 전극 MG와, 메모리 게이트 전극 MG의 옆의 반도체 기판 SB의 상면에 형성된 한 쌍의 소스·드레인 영역은, 메모리 트랜지스터를 구성하고 있다. 또한, 메모리 게이트 전극 MG 아래의 ONO막 ON은, 메모리 트랜지스터의 게이트 절연막을 구성하고 있다. 이와 같이, 제어 트랜지스터 및 메모리 트랜지스터는 한 쌍의 소스·드레인 영역을 공유하고 있으며, 이 제어 트랜지스터 및 메모리 트랜지스터에 의해 메모리 셀 MC가 구성된다.
또한, 상기 연마 공정에서, 용량 소자 영역(1C)의 상부 전극 UE의 상면을 후퇴시킴으로써, 상부 전극 UE와, 상부 전극 UE의 바로 아래의 반도체 기판 SB로 이루어지는 하부 전극을 포함하는 용량 소자 CE를 형성한다. 상부 전극 UE와 반도체 기판 SB의 사이에는, 절연막 IF4가 개재되어 있다. 따라서, 상부 전극 UE와 하부 전극은, 절연막 IF4에 의해 이격되어 있으며, 서로 절연되어 있다.
당해 연마 공정을 거친 후이더라도, 제어 게이트 전극 CG의 측벽에 접하는 메모리 게이트 전극 MG의 가로 방향에서의 막 두께(게이트 길이)는, 제어 게이트 전극 CG의 수직 방향에서의 막 두께보다도 작다.
다음으로, 도 14에 도시한 바와 같이, 층간 절연막 IL1 위에, 예를 들어 CVD법을 이용하여 절연막 IF6을 형성한 후, 포토리소그래피 기술 및 에칭법을 이용하여 절연막 IF6을 가공한다. 이에 의해, 절연막 IF6은 메모리 셀 영역(1A) 및 용량 소자 영역(1C)에 남는다. 즉, 절연막 IF6은 제어 게이트 전극 CG, 메모리 게이트 전극 MG 및 상부 전극 UE의 각각의 상면을 덮고 있으며, 더미 게이트 전극 DG를 노출하고 있다. 절연막 IF6은, 산화실리콘막 또는 질화실리콘막으로 이루어진다.
그 후, 더미 게이트 전극 DG를 에칭하여 제거한다. 여기에서는, 절연막 IF6을, 제어 게이트 전극 CG, 메모리 게이트 전극 MG 및 상부 전극 UE를 보호하는 마스크로서 사용하고, 예를 들어 알칼리 수용액에 의해 웨트 에칭을 행함으로써, 더미 게이트 전극 DG를 제거한다. 더미 게이트 전극 DG가 제거됨으로써, 게이트 절연막 GI2 위에 홈(요부, 오목부) D3이 형성된다. 주변 회로 영역(1B)의 게이트 절연막 GI2 위의 홈 D3은, 더미 게이트 전극 DG가 제거된 영역이며, 홈 D3의 양측의 측벽은 사이드 월 SW에 의해 구성되고, 홈 D3의 저면은 게이트 절연막 GI2의 상면에 의해 구성되어 있다.
다음으로, 도 15에 도시한 바와 같이, 반도체 기판 SB 위, 즉 홈 D3의 저면 및 측벽의 위를 포함하는 층간 절연막 IL1 위에 절연막 HK를 형성한다. 그 후, 반도체 기판 SB 위, 즉 절연막 HK 위에 홈 D3을 완전히 매립하도록, 게이트 전극용의 도체막으로서 금속막 ME1 및 ME2를 순서대로 형성한다.
절연막 HK 및 금속막 ME1의 형성 공정에 있어서, 홈 D3의 내측은 완전하게는 메워지지 않으며, 금속막 ME2를 금속막 ME1 위에 형성함으로써, 홈 D3은 완전하게 메워진 상태이다. 또한, 금속막 ME1, ME2로 이루어지는 금속막은, 층간 절연막 IL1 위에도 형성된다.
절연막 HK는, 주변 회로 영역(1B)에 형성하는 게이트 절연막용 절연막이며, 당해 금속막은, 게이트 전극용 도체막이다. 구체적으로는, 절연막 HK는, 후에 주변 회로 영역(1B)에 형성하는 저내압 MISFET의 게이트 절연막을 구성하는 막이다. 절연막 HK는, 산화실리콘 및 질화실리콘 중 어느 것보다도 유전율(비유전율)이 높은 절연 재료막, 소위 high-k막(고 유전율막)이다.
절연막 HK로서는, 산화하프늄막, 산화지르코늄막, 산화알루미늄막, 산화탄탈막 또는 산화란탄막 등의 금속 산화물막을 사용할 수 있으며, 또한 이들 금속 산화물막은, 질소(N) 및 규소(Si)의 한쪽 또는 양쪽을 더 함유할 수도 있다. 절연막 HK는, 예를 들어 ALD(Atomic layer Deposition: 원자층 퇴적)법 등에 의해 형성할 수 있다. 절연막 HK의 막 두께는 예를 들어 1.5㎚이다. 게이트 절연막에 고유전율막(여기서는 절연막 HK)을 사용한 경우에는, 산화실리콘막을 사용한 경우에 비하여, 게이트 절연막의 물리적 막 두께를 증가시킬 수 있기 때문에, 누설 전류를 저감할 수 있다는 이점이 얻어진다.
금속막 ME1, ME2로서는, 예를 들어 질화티타늄(TiN)막, 질화탄탈륨(TaN)막, 질화텅스텐(WN)막, 탄화티타늄(TiC)막, 탄화탄탈(TaC)막, 탄화텅스텐(WC)막, 질화탄화탄탈(TaCN)막, 티타늄(Ti)막, 탄탈륨(Ta)막, 티타늄알루미늄(TiAl)막 또는 알루미늄(Al)막 등의 금속막을 사용할 수 있다. 또한, 여기에서 말하는 금속막이란, 금속 전도를 나타내는 도체막을 의미하고, 단체의 금속막(순금속막) 또는 합금막뿐만 아니라, 금속 전도를 나타내는 금속 화합물막도 포함하도록 한다. 당해 금속막은, 예를 들어 스퍼터링법 등을 이용하여 형성할 수 있다.
여기에서는, 예를 들어 금속막 ME1을, 질화티타늄(TiN)막에 의해 형성하고, 당해 질화티타늄막 위의 금속막 ME2를, 알루미늄(Al)막에 의해 형성한다. 이때, 질화티타늄막보다도 알루미늄막을 두껍게 하는 것이 바람직하다. 알루미늄막은, 저저항이기 때문에, 후에 형성하는 게이트 전극의 저저항화를 도모할 수 있다.
계속해서, 홈 D3의 외부의 불필요한 금속막 ME1, ME2 및 절연막 HK를 CMP법 등에 의해 연마하여 제거함으로써, 홈 D3 내에 절연막 HK 및 금속막 ME1, ME2를 남긴다. 이때, 절연막 IF6도 제거한다. 이에 의해, 제어 게이트 전극 CG, 메모리 게이트 전극 MG 및 상부 전극 UE의 각각의 상면을 노출시킨다. 또한, 주변 회로 영역(1B)의 게이트 절연막 GI2 위의 홈 D3 내에 매립된 금속막 ME1, ME2에 의해, 게이트 전극 G1이 형성된다.
이에 의해, 주변 회로 영역(1B)에 있어서, 저내압의 MISFETQ1이 형성된다. MISFETQ1은, 게이트 전극 G1과, 게이트 전극 G1의 옆의 소스·드레인 영역을 갖는 전계 효과 트랜지스터이다. 게이트 전극 G1의 바로 아래의 절연막 HK 및 게이트 절연막 GI2는, MISFETQ1의 게이트 절연막을 구성하고 있다. 게이트 전극 G1은 메탈 게이트 전극이다. 본 실시 형태에서는, 더미 게이트 전극 DG를 제거해서 게이트 전극 G1로 치환하고 있다. 이로 인해, 더미 게이트 전극 DG는, 의사적인 게이트 전극이며, 치환용 게이트 전극으로 간주할 수 있다.
또한, 본 실시 형태에서는, 금속막을 사용해서 게이트 전극 G1을 형성하고, 각각의 전극을 메탈 게이트 전극으로 하고 있다. 이로 인해, 트랜지스터 소자의 소형화(게이트 절연막의 박막화)가 가능해진다는 이점을 얻을 수 있다.
주변 회로 영역(1B)에 있어서, 게이트 전극 G1은, 그 저면 및 측벽이 게이트 절연막 GI2 위의 절연막 HK에 인접한다. 즉 게이트 전극 G1과 반도체 기판 SB의 사이에는, 게이트 절연막 GI2와 절연막 HK가 개재되어 있으며, 게이트 전극 G1과 사이드 월 SW의 사이에는, 적어도 절연막 HK가 개재되어 있다.
계속해서, 층간 절연막 IL1 위에, 예를 들어 CVD법을 이용하여 절연막 IF7을 형성한 후, 포토리소그래피 기술 및 에칭법을 이용하여 절연막 IF7을 가공한다. 이것에 의해, 절연막 IF7은 주변 회로 영역(1B)에 남는다. 즉, 절연막 IF7은 게이트 전극 G1의 상면을 덮고 있으며, 제어 게이트 전극 CG, 메모리 게이트 전극 MG 및 상부 전극 UE의 각각의 상면을 덮지 않는다. 절연막 IF7은, 산화실리콘막 또는 질화실리콘막으로 이루어진다.
계속해서, 도 11을 이용하여 설명한 공정과 마찬가지의 살리사이드 프로세스를 행함으로써, 절연막 IF7로부터 노출되는 제어 게이트 전극 CG, 메모리 게이트 전극 MG 및 상부 전극 UE의 각각의 상면 위에 실리사이드층 S2를 형성한다. 여기서 절연막 IF7에 의해 게이트 전극 G1의 상면을 덮고 있는 것은, 당해 살리사이드 프로세스에 있어서, 열 처리 후에 미반응의 금속막을 제거할 때, 메탈 게이트 전극인 게이트 전극 G1이 당해 금속막과 함께 제거되는 것을 방지하기 위해서이다. 즉, 절연막 IF7은, 게이트 전극 G1의 보호막이다.
다음으로, 도 16 및 도 17에 도시한 바와 같이, 층간 절연막, 복수의 콘택트 플러그 및 복수의 배선을 형성한다. 또한, 도 16에 도시한 평면 레이아웃에서는, 용량 소자 영역(1C)의 홈 D1, D2, 상부 전극 UE, 소자 분리 영역 EI, 웰 WL3, n+형 반도체 영역 DF 및 콘택트 플러그 CP만을 나타내고 있다. 또한, 도 16에서는, 상부 전극 UE에 의해 덮인 부분에 있어서의 홈 D1, D2, 웰 WL3 및 소자 분리 영역 EI의 윤곽을 파선에 의해 나타내고 있다. 여기에서는, 소자 분리 영역 EI의 윤곽과 홈 D1의 윤곽을 동일한 파선으로 나타내고 있다. 도 17의 용량 소자 영역(1C)은, 도 16의 A-A선에 있어서의 단면이다.
여기에서는 우선, 도 17에 도시한 바와 같이, 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)을 포함하는 반도체 기판 SB의 상면 전체를 덮는 층간 절연막 IL2를, 예를 들어 CVD법을 이용하여 형성한다. 층간 절연막 IL2는, 예를 들어 산화실리콘막으로 이루어지고, 제어 게이트 전극 CG, 메모리 게이트 전극 MG, 게이트 전극 G1, 상부 전극 UE, 절연막 IF7 및 층간 절연막 IL1의 각각의 상면을 덮고 있다.
계속해서, 포토리소그래피 기술을 이용하여 층간 절연막 IL2 위에 형성한 포토레지스트 패턴(도시생략)을 에칭 마스크로 하여, 층간 절연막 IL1, IL2 및 IF7을 드라이 에칭한다. 이에 의해, 층간 절연막 IL1, IL2를 관통하는 콘택트 홀(개구부, 관통 구멍)과, 층간 절연막 IL2 및 IF7을 관통하는 콘택트 홀을 각각 복수 형성한다. 각 콘택트 홀의 저부에서는, 반도체 기판 SB의 주면의 일부인 n+형 반도체 영역 DF의 표면 위의 실리사이드층 S1의 일부, 제어 게이트 전극 CG의 표면 위의 실리사이드층 S2의 일부, 메모리 게이트 전극 MG의 표면 위의 실리사이드층 S2의 일부, 게이트 전극 G1의 일부 또는 상부 전극 UE의 표면 위의 실리사이드층 S2의 일부 등이 노출된다.
계속해서, 각 콘택트 홀 내에, 접속용 도전체로서, 텅스텐(W) 등으로 이루어지는 도전성의 콘택트 플러그 CP를 복수 형성한다. 콘택트 플러그 CP를 형성하기 위해서는, 예를 들어 콘택트 홀의 내부를 포함하는 층간 절연막 IL2 위에, 배리어 도체막(예를 들어 티타늄막, 질화티타늄막, 혹은 그들의 적층막)을 형성한다. 그리고 나서, 이 배리어 도체막 위에 텅스텐막 등으로 이루어지는 주 도체막을, 각 콘택트 홀 내를 완전히 메우도록 형성하고 나서, 콘택트 홀의 외부의 불필요한 주 도체막 및 배리어 도체막을 CMP법 또는 에치백법 등에 의해 제거함으로써, 콘택트 플러그 CP를 형성할 수 있다. 또한, 도면의 간략화를 위해서, 도 17에서는, 콘택트 플러그 CP를 구성하는 배리어 도체막 및 주 도체막(텅스텐막)을 일체화해서 나타내고 있다.
콘택트 홀에 매립된 콘택트 플러그 CP는, n+형 반도체 영역 DF, 제어 게이트 전극 CG, 메모리 게이트 전극 MG, 게이트 전극 G1 및 상부 전극의 각각의 상부 등에 전기적으로 접속되도록 형성된다. 각 콘택트 플러그 CP는, n+형 반도체 영역 DF 위의 실리사이드층 S1의 상면, 제어 게이트 전극 CG 위의 실리사이드층 S2의 상면, 메모리 게이트 전극 MG 위의 실리사이드층 S2의 상면, 게이트 전극 G1의 상면 또는 상부 콘택트 플러그 전극 UE 위의 실리사이드층 S2의 상면 등에 접속되어 있다.
또한, 도 17의 단면도에 있어서는, 제어 게이트 전극 CG, 메모리 게이트 전극 MG 및 게이트 전극 G1의 각각의 위의 콘택트 홀 및 콘택트 플러그 CP를 도시하지 않는다. 즉, 게이트 폭 방향으로 연장되는 제어 게이트 전극 CG, 메모리 게이트 전극 MG 및 게이트 전극 G1의 각각에 대해서는, 도시하지 않은 영역에서 콘택트 플러그 CP가 접속되고 있다.
계속해서, 콘택트 플러그 CP가 매립된 층간 절연막 IL2 위에 제1층째의 배선 M1을 포함하는 제1 배선층을 형성한다. 배선 M1은, 소위 싱글 다마신 기술을 이용하여 형성할 수 있다. 제1 배선층은, 층간 절연막 IL3과, 층간 절연막 IL3을 관통하는 제1층째의 배선 M1을 갖는다. 배선 M1의 저면은, 콘택트 플러그 CP의 상면에 접속된다. 그 후의 공정의 도시는 생략하였지만, 제1 배선층 위에 제2 배선층 및 제3 배선층 등을 순서대로 형성하여 적층 배선층을 형성한 후, 반도체 웨이퍼를 다이싱 공정에 의해 개편화하고, 복수의 반도체 칩을 얻는다.
이상과 같이 하여, 본 실시 형태의 반도체 장치가 제조된다. 또한, 여기에서는 더미 게이트 전극의 제거 후에 절연막 HK를 형성하는, 소위 high-k 라스트의 제조 방법을 예로서 설명하였지만, 더미 게이트 전극의 제거 전에 절연막 HK를 형성하는, 소위 high-k 퍼스트의 제조 방법을 이용하여도 된다. 본 실시 형태의 메모리 셀 MC는, 기입·소거 동작에는 고전압을 사용하는 것이며, 그 전원 발생 회로에서는, 전하 축적, 평활화를 위해 대규모의 용량 소자 CE를 필요로 한다. 용량 소자 CE는, 홈 D2 내에 상부 전극 UE의 일부를 매립함으로써 단위 면적당 용량을 증대시켜서 반도체 칩을 축소하는 것을 가능하게 하고 있다.
도 16에 도시한 바와 같이, 용량 소자 영역(1C)에 있어서, 상부 전극 UE의 일부가 매립된 복수의 홈 D2의 각각은, 제1 방향으로 연장되어 있으며, 서로 제2 방향으로 배열해서 배치되어 있다. 복수의 홈 D2가 형성된 영역을 둘러싸도록 환 형상의 홈 D1이 형성되어 있으며, 홈 D1 내에 환 형상의 소자 분리 영역 EI가 형성되어 있다. 상부 전극 UE는 평면에서 볼 때, 소자 분리 영역 EI에 둘러싸인 모든 홈 D2를 덮고, 환 형상의 소자 분리 영역 EI의 내측의 단부를 덮고 있다.
콘택트 플러그 CP는, 소자 분리 영역 EI의 외측의 n+형 반도체 영역 DF의 상면, 및 상부 전극 UE의 상면에 복수 접속되어 있다. 콘택트 플러그 CP는, 소자 분리 영역 EI의 바로 위에서 상부 전극 UE의 상면에 접속되어 있다. 용량 소자 영역(1C)에 있어서, 반도체 기판 SB(도 17 참조)의 주면인 n+형 반도체 영역 DF의 상면에 접속된 콘택트 플러그 CP는, 용량 소자 CE의 하부 전극, 즉 상부 전극 UE의 바로 아래의 반도체 기판 SB(웰 WL3)에 전위를 공급하기 위한 접속 도체이다.
본 실시 형태의 용량 소자 CE는, 복수의 홈 D2 내에 상부 전극 UE의 일부를 매립함으로써, 상부 전극 UE와 하부 전극(반도체 기판)의 대향 면적을 증대시킬 수 있다. 즉, 평탄한 반도체 기판(하부 전극) 위에 절연막을 개재하여 상부 전극을 형성하는 경우에 비하여, 용량 소자 CE의 용량을 증대시킬 수 있다.
<불휘발성 메모리의 동작에 대하여>
다음으로, 불휘발성 메모리의 동작예에 대하여, 도 41을 참조하여 설명한다.
도 41은, 본 실시 형태의 「기입」, 「소거」 및 「판독」 시에 있어서의 선택 메모리 셀의 각 부위로의 전압의 인가 조건의 일례를 나타내는 표이다. 도 41의 표에는, 「기입」, 「소거」 및 「판독」시의 각각에 있어서, 도 17에 도시한 바와 같은 메모리 셀 MC의 메모리 게이트 전극 MG에 인가하는 전압 Vmg, 소스 영역에 인가하는 전압 Vs, 제어 게이트 전극 CG에 인가하는 전압 Vcg, 드레인 영역에 인가하는 전압 Vd, 및 반도체 기판 상면의 p형 웰에 인가하는 베이스 전압 Vb가 기재되어 있다. 여기에서 말하는 선택 메모리 셀이란, 「기입」, 「소거」 또는 「판독」을 행하는 대상으로서 선택된 메모리 셀을 의미한다. 또한, 도 17에 도시한 불휘발성 메모리의 예에서는, 메모리 게이트 전극 MG의 우측의 활성 영역이 소스 영역, 제어 게이트 전극 CG의 좌측의 활성 영역이 드레인 영역이다.
또한, 도 41의 표에 나타낸 것은 전압의 인가 조건의 바람직한 일례이며, 이것으로 한정되는 것이 아니라, 필요에 따라 다양하게 변경 가능하다. 또한, 본 실시 형태에서는, 메모리 트랜지스터의 ONO막 ON(도 17 참조) 중의 전하 축적부인 질화실리콘막으로의 전자의 주입을 「기입」, 홀(hole: 정공)의 주입을 「소거」라고 정의한다.
또한, 도 41의 표에 있어서, A란은 기입 방법이 SSI 방식이며, 또한 소거 방법이 BTBT 방식의 경우에 대응하고, B란은 기입 방법이 SSI 방식이며, 또한 소거 방법이 FN 방식의 경우에 대응하고, C란은 기입 방법이 FN 방식이며, 또한 소거 방법이 BTBT 방식의 경우에 대응하고, D란은 기입 방법이 FN 방식이며, 또한 소거 방법이 FN 방식의 경우에 대응하고 있다.
SSI 방식은, 질화실리콘막에 핫 일렉트론을 주입함으로써 메모리 셀의 기입을 행하는 동작법으로 간주할 수 있고, BTBT 방식은, 질화실리콘막에 핫 홀을 주입함으로써 메모리 셀의 소거를 행하는 동작법으로 간주할 수 있고, FN 방식은, 전자 또는 홀의 터널링에 의해 기입 또는 소거를 행하는 동작법으로 간주할 수 있다. FN 방식에 대하여, 다른 표현으로 말하자면, FN 방식의 기입은, 질화실리콘막에 FN 터널 효과에 의해 전자를 주입함으로써 메모리 셀의 기입을 행하는 동작 방식으로 간주할 수 있고, FN 방식의 소거는, 질화실리콘막에 FN 터널 효과에 의해 홀을 주입함으로써 메모리 셀의 소거를 행하는 동작 방식으로 간주할 수 있다. 이하, 구체적으로 설명한다.
기입 방식은, 소위 SSI(Source Side Injection: 소스 사이드 주입) 방식이라 불리는 소스 사이드 주입에 의한 핫 일렉트론 주입에 의해 기입을 행하는 기입 방식(핫 일렉트론 주입 기입 방식)과, 소위 FN 방식이라 불리는 FN(Fowler Nordheim) 터널링에 의해 기입을 행하는 기입 방식(터널링 기입 방식)이 있다.
SSI 방식의 기입에서는, 예를 들어 도 41의 표의 A란 또는 B란의 「기입 동작 전압」에 나타낸 바와 같은 전압(Vmg=10V, Vs=5V, Vcg=1V, Vd=0.5V, Vb=0V)을, 기입을 행하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀의 ONO막 ON 중의 질화실리콘막 내에 전자를 주입함으로써 기입을 행한다.
이때, 핫 일렉트론은, 2개의 게이트 전극(메모리 게이트 전극 MG 및 제어 게이트 전극 CG) 간의 아래의 채널 영역(소스, 드레인 간)에서 발생하고, 메모리 게이트 전극 MG 아래의 ONO막 ON 중의 전하 축적부인 질화실리콘막에 핫 일렉트론이 주입된다. 주입된 핫 일렉트론(전자)은, ONO막 ON 중의 질화실리콘막 내의 트랩 준위에 포획되고, 그 결과, 메모리 트랜지스터의 임계값 전압이 상승한다. 즉, 메모리 트랜지스터는 기입 상태로 된다.
FN 방식의 기입에서는, 예를 들어 도 41의 표 C란 또는 D란의 「기입 동작 전압」에 나타낸 바와 같은 전압(Vmg=-12V, Vs=0V, Vcg=0V, Vd=0V, Vb=0V)을, 기입을 행하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀에 있어서, 메모리 게이트 전극 MG로부터 전자를 터널링시켜서 ONO막 ON 중의 질화실리콘막에 주입함으로써 기입을 행한다. 이때, 전자는 메모리 게이트 전극 MG로부터 FN 터널링(FN 터널 효과)에 의해 제2 산화 실리콘막(톱 산화막)을 터널링하여 ONO막 ON 중에 주입되고, ONO막 ON 중의 질화실리콘막 내의 트랩 준위에 포획되어, 그 결과, 메모리 트랜지스터의 임계값 전압이 상승한다. 즉, 메모리 트랜지스터는 기입 상태로 된다.
또한, FN 방식의 기입에 있어서, 반도체 기판 SB로부터 전자를 터널링시켜서 ONO막 ON 중의 질화실리콘막에 주입함으로써 기입을 행할 수도 있어, 이 경우, 기입 동작 전압은, 예를 들어 도 41의 표 C란 또는 D란의 「기입 동작 전압」의 정부를 반전시킨 것으로 할 수 있다.
소거 방법은, 소위 BTBT 방식이라 불리는 BTBT(Band-To-Band Tunneling: 밴드 간 터널 현상)에 의한 핫 홀 주입에 의해 소거를 행하는 소거 방식(핫 홀 주입 소거 방식)과, 소위 FN 방식이라 불리는 FN(Fowler Nordheim) 터널링에 의해 소거를 행하는 소거 방식(터널링 소거 방식)이 있다.
BTBT 방식의 소거에서는, BTBT에 의해 발생한 홀(정공)을 전하 축적부(ONO막 ON 중의 질화실리콘막)에 주입함으로써 소거를 행한다. 예를 들어 도 41의 표의 A란 또는 C란의 「소거 동작 전압」에 나타낸 바와 같은 전압(Vmg=-6V, Vs=6V, Vcg=0V, Vd=open, Vb=0V)을, 소거를 행하는 선택 메모리 셀의 각 부위에 인가한다. 이에 의해, BTBT 현상에 의해 홀을 발생시켜 전계 가속함으로써 선택 메모리 셀의 ONO막 ON 중의 질화실리콘막 내에 홀을 주입하고, 그것에 의해 메모리 트랜지스터의 임계값 전압을 저하시킨다. 즉, 메모리 트랜지스터는 소거 상태로 된다.
FN 방식의 소거에서는, 예를 들어 도 41의 표의 B란 또는 D란의 「소거 동작 전압」에 나타낸 바와 같은 전압(Vmg=12V, Vs=0V, Vcg=0V, Vd=0V, Vb=0V)을, 소거를 행하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀에 있어서, 메모리 게이트 전극 MG로부터 홀을 터널링시켜서 ONO막 ON 중의 질화실리콘막에 주입함으로써 소거를 행한다. 이때, 홀은 메모리 게이트 전극 MG로부터 FN 터널링(FN 터널 효과)에 의해 제2 산화 실리콘막(톱 산화막)을 터널링하여 ONO막 ON 중에 주입되고, ONO막 ON 중의 질화실리콘막 내의 트랩 준위에 포획되어, 그 결과, 메모리 트랜지스터의 임계값 전압이 저하된다. 즉, 메모리 트랜지스터는 소거 상태로 된다.
또한, FN 방식의 소거에 있어서, 반도체 기판 SB로부터 홀을 터널링시켜서 ONO막 ON 중의 질화실리콘막에 주입함으로써 소거를 행할 수도 있고, 이 경우, 소거 동작 전압은, 예를 들어 도 41의 표의 B란 또는 D란의 「소거 동작 전압」의 정부를 반전시킨 것으로 할 수 있다.
판독 시에는, 예를 들어 도 41의 표의 A란, B란, C란 또는 D란의 「판독 동작 전압」에 나타낸 바와 같은 전압을, 판독을 행하는 선택 메모리 셀의 각 부위에 인가한다. 판독 시의 메모리 게이트 전극 MG에 인가하는 전압 Vmg를, 기입 상태에 있어서의 메모리 트랜지스터의 임계값 전압과 소거 상태에 있어서의 임계값 전압 사이의 값으로 함으로써, 기입 상태와 소거 상태를 판별할 수 있다.
다음으로, 상기 동작에 있어서의 각 인가 전압에 대하여 기재한다. 제품 칩으로의 외부로부터의 공급 전원의 전압은, 예를 들어 저내압 MISFET용의 1.5V 및 고내압 MISFET용의 5V이다. 메모리 동작에 있어서, 이들 이외의 전압은 칩 내의 전압 발생 회로에 의해 생성된다. 예를 들어, 비교적 높은 전압인 SSI 기입 시의 Vmg용의 10V의 전압은, 고내압 MISFET로 구성되는 전압 발생 회로에 있어서 생성된다. 그 전압 발생 회로에 있어서, 전하 축적 또는 전압 평활화 등을 위해서, 도 17의 용량 소자 영역(1C)에 도시한 바와 같은 용량 소자가 필요해진다.
<본 실시 형태의 효과에 대하여>
이하에, 비교예의 반도체 장치, 즉, 스플릿 게이트형 MONOS 메모리를 갖고, 또한 반도체 기판의 상면 홈 내에, 비교적 얇은 막 두께의 상부 전극을 매립한 용량 소자를 갖는 경우의 반도체 장치의 문제점을 설명하고, 본 실시 형태의 효과에 대하여 설명한다. 여기에서는 도 38 내지 도 40에, 비교예의 반도체 장치의 단면도를 나타낸다.
본 실시 형태 및 비교예의 반도체 장치는, 도 1 내지 도 15를 이용하여 설명한 바와 같이, 주변 회로 영역(1B)의 MISFETQ1을, 게이트 라스트 프로세스를 사용하여 형성하는 것이다. 즉, 본 실시 형태 및 비교예에서는, 더미 게이트 전극 DG(도 10 참조)를 형성하고, 더미 게이트 전극 DG를 층간 절연막 IL1로 덮은 후, 연마 공정에 의해 더미 게이트 전극 DG의 상면을 노출시키고, 그 후 더미 게이트 전극 DG를 메탈 게이트 전극으로 치환하고 있다.
이와 같은 게이트 라스트 프로세스에서는, 각 게이트 전극의 상부를 연마하는 상기 연마 공정을 행하기 때문에, 반도체 기판 위에 형성한 제1 도체막(하부 전극) 및 제2 도체막(상부 전극)의 적층막으로 이루어지는 용량 소자를 형성하는 것이 곤란하다. 이것은, 제1 도체막 위에 제2 도체막을 형성하여도, 당해 연마 공정에 의해, 제2 도체막이 제거되기 때문이다. 따라서, 본 실시 형태 및 하기 비교예에서는, 반도체 기판을 하부 전극으로 하고, 반도체 기판 위의 폴리실리콘막을 상부 전극으로 하는 용량 소자를 형성하고 있다.
또한, 본 실시 형태 및 하기 비교예에서는, 반도체 기판의 주면에 드라이 에칭법에 의해 홈을 형성하고, 당해 홈 내에 상부 전극의 일부를 매립하고 있다. 이에 의해, 상부 전극과 반도체 기판의 대향 면적을 증대시킴으로써, 용량을 증대시키는 것을 가능하게 하고 있다. 본 원에서는, 이와 같은 소자를 트렌치 용량 소자라 칭하는 경우가 있다.
비교예로서, 도 38에, 메모리 셀 영역(1A)의 스플릿 게이트형 MONOS 메모리와, 주변 회로 영역(1B)의 MISFETQ1과, 용량 소자 영역(1C)의 용량 소자 CE1을 포함하는 반도체 장치의 단면도를 나타낸다. 용량 소자 CE1은, 반도체 기판 SB의 주면에 형성된 홈 D2 내에 일부가 매립된 상부 전극 UEa와, 그 바로 아래의 반도체 기판 SB로 이루어지는 하부 전극을 포함하고 있다.
도 38에 도시한 바와 같이, 용량 소자 CE1은, 그 상부를 층간 절연막 IL1, IL2에 의해 덮여 있다. 여기서, 당해 비교예의 반도체 장치는, 본 실시 형태의 반도체 장치에 비하여, 용량 소자 CE1의 상부 전극 UEa의 막 두께가 작은 점에서 상이하다. 예를 들어, 상부 전극 UEa는, 메모리 게이트 전극 MG를 형성하기 위해서 사용된 폴리실리콘막 PS2(도 8 참조)에 의해 형성되어 있다. 즉, 메모리 게이트 전극 MG를 형성하기 위해서 사용된 폴리실리콘막 PS2의 막 두께는, 제어 게이트 전극 CG를 형성하기 위해서 사용된 폴리실리콘막 PS1(도 6 참조)보다도 막 두께가 작기 때문에, 비교예의 상부 전극 UEa의 막 두께는, 제어 게이트 전극 CG의 두께보다 작다.
메모리 게이트 전극 MG의 게이트 길이, 즉 메모리 게이트 전극 MG를 구성하는 폴리실리콘막 PS2(도 8 참조)의 막 두께가 비교적 작은 이유는, 이하와 같다.
스플릿 게이트형 MONOS 메모리는, 2개의 트랜지스터가 접속된 구조를 갖고 있다. 당해 MONOS 메모리의 메모리 셀 MC를 구성하는 제어 게이트 전극 CG측의 드레인 영역으로부터 메모리 게이트 전극 MG측의 소스 영역으로 전류가 흐른 경우, 메모리 게이트 전극 MG를 포함하는 메모리 트랜지스터의 채널 저항이 높으면(메모리 게이트 전극 MG의 게이트 길이가 크면), 거기에서 전압 강하가 발생한다. 이에 의해, 제어 게이트 전극 CG를 포함하는 제어 트랜지스터의 소스 전위가 상승하기 때문에, 제어 트랜지스터의 게이트-소스 간 전압이 저하되어, 제어 게이트 전극 CG측에서 전류값이 억제된다.
한편, 제어 게이트 전극 CG 아래의 채널 저항이 큰 경우, 전압 강하는 발생하지만, 메모리 트랜지스터의 게이트-소스 간 전압의 저하를 초래하기 어렵다. 즉, 메모리 트랜지스터의 드레인 전압은, 당해 전압 강하의 영향을 받아 저하되지만, 포화 영역에서는 드레인 전압이 다소 저하되어도, 전류 변화는 거의 발생하지 않는다. 따라서, 제어 게이트 전극 CG의 게이트 길이가 메모리 게이트 전극 MG의 게이트 길이보다도 커도, 메모리 셀의 특성에 대한 영향은 작다. 이상에 의해, 메모리 게이트 전극 MG는, 제어 게이트 전극 CG를 형성하기 위해 사용하는 폴리실리콘막 PS1에 비하여, 작은 막 두께의 폴리실리콘막 PS2에 의해 형성할 필요가 있다.
전압 강하를 방지하고, 또한 메모리 셀의 동작 속도 향상 등의 관점에서, 메모리 게이트 전극 MG의 게이트 길이는 보다 작은 것이 바람직하다. 따라서, 반도체 장치의 미세화 등에 의해 메모리 게이트 전극 MG의 게이트 길이를 축소하기 위해서, 메모리 게이트 전극 MG를 형성하기 위해 사용하는 폴리실리콘막 PS2의 막 두께를 작게 하는 것이 고려된다. 여기서, 비교예와 같이, 메모리 게이트 전극 MG를 형성하기 위해 사용하는 폴리실리콘막 PS2를 가공하여 용량 소자 CE1의 상부 전극 UEa를 형성하는 경우, 폴리실리콘막 PS2의 막 두께가 홈 D2의 개구 폭의 1/2 미만으로 되고, 폴리실리콘막 PS2에 의해 홈 D2를 완전히 매립할 수 없는 경우가 발생한다.
이 경우, 도 38에 도시한 바와 같이, 홈 D2의 측벽 및 저면을 따라 홈 D2 내에 상부 전극 UEa의 일부가 형성되고, 상부 전극 UEa의 상면에는, 홈 D2의 바로 위에 있어서 깊은 오목부가 형성된다. 즉, 상부 전극 UEa의 상면을 거의 평탄하게 형성할 수 없다. 이로 인해, 도 13을 이용하여 설명한 연마 공정을 행하여도, 당해 오목부는 상부 전극 UEa의 상면에 남는다. 또한, 상부 전극 UEa의 막 두께가, 당해 연마 공정 후에 형성되는 제어 게이트 전극 CG의 두께보다도 작은 경우, 당해 연마 공정에 있어서 상부 전극 UEa의 상면은 연마되지 않는다. 즉, 연마를 행하여도 상부 전극 UEa의 상면은 노출되지 않아, 층간 절연막 IL1에 의해 덮인 상태 그대로이다.
이 경우, 도 15를 이용하여 설명한 실리사이드층 S2의 형성 공정에 있어서, 상부 전극 UEa의 상면에 실리사이드층 S2를 형성할 수 없다. 이로 인해, 상부 전극 UEa의 상면에 콘택트 플러그를 접속하여도, 콘택트 플러그와 상부 전극 UEa의 접속 저항을 저감할 수 없기 때문에, 용량 소자 CE1의 특성이 저하되는 문제가 발생한다.
또한, 상기와 같이 상부 전극 UEa의 상면의 홈 D2의 바로 위에 있어서 깊은 오목부가 발생한 경우에는, 그 오목부의 내측에 사이드 월 SW의 형성 공정에 있어서 잔사 RD가 발생할 가능성이 있다. 이 경우, 잔사 RD는 그 후에 박리되어 이물이 될 우려가 있으며, 당해 이물의 발생은 반도체 장치의 불량 원인으로 된다.
이에 반하여, 본 실시 형태에서는, 제어 게이트 전극 CG 및 상부 전극 UE는 동일한 폴리실리콘막 PS1(도 6 참조)에 의해 형성되어 있기 때문에, 도 13을 이용하여 설명한 연마 공정 후에 있어서, 제어 게이트 전극 CG 및 상부 전극 UE는 동등한 높이를 갖고, 층간 절연막 IL1로부터 노출되어 있다. 따라서, 도 15를 이용하여 설명한 2번째의 살리사이드 프로세스에 있어서, 상부 전극 UE의 상면에는 실리사이드층 S2가 형성된다.
따라서, 상기 비교예와 같이 상부 전극의 막 두께가 작은 것에 기인하여, 상부 전극의 상면에 실리사이드층이 형성되지 않고, 상부 전극과 콘택트 플러그의 접속 저항이 커지는 것을 방지할 수 있다. 따라서, 당해 접속 저항의 증대에 기인하여 용량 소자가 정상적으로 동작할 수 없게 되는 것을 방지할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
즉, 본 실시 형태에서는, 도 13을 이용하여 설명한 연마 공정 후이더라도, 제어 게이트 전극 CG 및 상부 전극 UE는 마찬가지의 막 두께를 갖고 있기 때문에, 상부 전극 UE의 상면은 층간 절연막 IL1로 덮이지 않는다. 이로 인해, 상부 전극 UE의 상면에 접하도록, 실리사이드층 S2가 형성되고, 도 17에 도시한 바와 같이, 상부 전극 UE의 상면은, 층간 절연막 IL1에는 덮이지 않고, 층간 절연막 IL2에 덮인다. 즉, 평면에서 볼 때, 층간 절연막 IL1과 상부 전극 UE는 겹치지 않는다.
또한, 상부 전극 UE의 상면에 깊은 오목부가 형성되는 것을 방지할 수 있기 때문에, 잔사 RD(도 38 참조)가 당해 오목부 내에 남는 것, 및 그 잔사 RD가 그 후 박리되어 이물로 되어, 반도체 장치의 고장 원인으로 되는 상황을 방지할 수 있다.
전술한 바와 같이, 제어 게이트 전극 CG를 형성하기 위해서 사용하는 폴리실리콘막 PS1(도 11 참조)은, 막 두께가 비교적 크기 때문에, 폴리실리콘막 PS1에 의해 홈 D2를 완전히 매립할 수 있다. 폴리실리콘막 PS1의 막 두께가 비교적 큰 제1 이유는, 메모리 셀 MC의 트랜지스터 특성이 변동하는 것을 방지하기 위해서, 폴리실리콘막 PS1을 어느 정도 큰 막 두께로 형성하고 있는 것에 있다.
즉, 연마 공정 전의 제어 게이트 전극 CG는, 소스·드레인 영역을 구성하는 n-형 반도체 영역 EX 및 n+형 반도체 영역 DF 등의 형성을 위해 주입되는 불순물이, 게이트 전극을 투과하여 채널이 형성되는 부분에 주입되지 않을 정도의 높이(두께)를 갖고 있을 필요가 있다. 즉, 도 11을 이용하여 설명한 이온 주입 공정에 있어서, 불순물 이온이 제어 게이트 전극 CG를 투과하여 반도체 기판 SB의 주면에 도입되면 트랜지스터 특성이 변동하기 때문에, 이것을 방지하기 위해서, 상기 연마 공정 전의 제어 게이트 전극 CG, 즉 폴리실리콘막 PS1(도 6 참조)은, 소정의 두께 이상의 두께로 형성할 필요가 있다.
구체적으로는, 도 11을 이용하여 설명한 이온 주입 시에 있어서, 제어 게이트 전극 CG의 두께는, 소스·드레인 영역을 구성하는 n-형 반도체 영역 EX의 두께(깊이) 및 n+형 반도체 영역 DF의 두께(깊이) 중 어느 것보다도 큰 필요가 있다.
또한, 폴리실리콘막 PS1의 막 두께가 비교적 큰 제2 이유는, 도 13을 이용하여 설명한 바와 같이, 게이트 라스트 프로세스를 채용하는 경우, 층간 절연막 IL1의 상면을 연마할 때, 제어 게이트 전극 CG의 상면을 연마에 의해 일부 제거하는 오버 폴리싱을 행하기 때문에, 미리 제어 게이트 전극 CG를 구성하는 폴리실리콘막 PS1의 막 두께를 크게 하고 있는 것에 있다.
즉, 게이트 라스트 프로세스에서는, 도 12에 도시한 더미 게이트 전극 DG 및 제어 게이트 전극 CG를 층간 절연막 IL1에 의해 매립한다. 그 후, 도 13을 이용하여 설명한 바와 같이, 층간 절연막 IL1의 상면을 CMP법 등에 의해 연마할 때, 연마량을 정밀도 좋게 제어하여 더미 게이트 전극 DG의 상면을 제거하지 않고 당해 상면을 층간 절연막 IL1 및 절연막 IF5(도 12 참조)로부터 노출시키는 것은 곤란하다. 따라서, 당해 연마 시에는, 연마에 의해 더미 게이트 전극 DG의 상면이 어느 정도 제거된 시점에서 연마를 멈춤으로써, 더미 게이트 전극 DG의 상면을 노출시킨다.
이때, 제어 게이트 전극 CG 및 더미 게이트 전극 DG의 막 두께가 과도하게 작아지게 되면, 후에 형성되는 제어 트랜지스터 및 MISFETQ1이 정상적으로 동작하지 않게 될 우려가 있다. 따라서, 제어 게이트 전극 CG 및 더미 게이트 전극 DG를 형성하기 위한 폴리실리콘막 PS1은, 미리 막 두께를 크게 확보할 필요가 있다.
또한, 도 15를 이용하여 설명한 바와 같이, 주변 회로 영역(1B)에 메탈 게이트 전극인 게이트 전극 G1을 형성한 후, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG의 저저항화를 위해서, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG의 각각의 상면을 실리사이드화하여 실리사이드층 S2를 형성하는 것이 바람직하다. 그러나, 도 13을 이용하여 설명한 연마 공정에서 제어 게이트 전극 CG가 너무 얇아지게 되면, 상기 실리사이드층 S2가 게이트 절연막 GI1과 접촉하여, 게이트 절연막 GI1과 게이트 전극의 재료가 반응하는 것이 생각된다. 이 경우, 제어 게이트 전극 CG의 실효적인 일함수가 시프트하는 페르미 레벨 피닝(Fermi Level Pinning)이라 불리는 현상이 발생하여, MOSFET의 임계값 전압의 절댓값이 커지게 되는 문제가 발생한다.
그로 인해, 제어 게이트 전극 CG가 과도하게 얇고, 또한 형성된 실리사이드층 S2의 막 두께가 각 메모리 셀 MC에 의해 변동되는 경우, 제어 게이트 전극 CG가 게이트 절연막 GI1의 상면과 접하는 위치까지 실리사이드화되는 메모리 셀 MC와, 실리사이드층 S2와 게이트 전극 GI1의 사이에 실리콘막으로 이루어지는 제어 게이트 전극 CG가 남는 메모리 셀 MC가 혼재될 우려가 있다. 이 경우, 복수의 메모리 셀 MC끼리의 사이에 특성이 변동된다. 따라서, 이와 같은 특성의 변동이 발생하는 것을 피하기 위해서, 제어 게이트 전극 CG를 형성하기 위한 폴리실리콘막 PS1을 미리 두껍게 형성하여 둘 필요가 있다.
또한, 제조 방법에 따라서는, 제어 게이트 전극 CG를 형성하기 위한 폴리실리콘막과, 더미 게이트 전극 DG를 형성하기 위한 폴리실리콘막을 별도로 성막하는 것도 고려된다. 이 경우, 그들의 폴리실리콘막의 막 두께에 차를 생기게 하는 것도 고려된다. 그러나, 그와 같이 각각의 폴리실리콘막에 의해 제어 게이트 전극 CG 및 더미 게이트 전극 DG를 형성하는 경우에서도, 상기 연마 공정에 있어서 층간 절연막 IL1 및 각 게이트 전극의 각각의 상면의 높이의 균일성을 유지하기 위해서는, 그들의 폴리실리콘막의 막 두께를 정렬시킬 필요가 있다. 따라서, 게이트 라스트 프로세스에서는, 제어 게이트 전극 CG를 형성하기 위한 폴리실리콘막 PS1은, 막 두께가 비교적 커지게 된다.
또한, 도 4 및 도 5를 이용하여 설명한 더미 소자 분리 영역 DEI의 제거 공정에서는, 절연막 IF1, IF2의 적층막을, 이웃하는 홈 D2끼리 사이의 반도체 기판 SB 위에 남긴 상태에서 드라이 에칭을 행하고 있지만, 도 4에 도시한 절연막 IF1, IF2를 제거하고 나서 당해 드라이 에칭을 행한 경우, 반도체 기판 SB의 상면에 큰 대미지가 발생한다. 즉, 이웃하는 홈 D2끼리 사이의 반도체 기판 SB의 표면은 노출되어 있기 때문에, 드라이 에칭의 플라즈마에 의한 대미지를 받아, 그 후에 형성하는 상부 전극 UE(도 17 참조)는 저품질의 것으로 되어, 반도체 장치의 신뢰성이 저하되는 문제가 발생한다.
또한, 홈 D2끼리 사이의 반도체 기판 SB의 상면을 덮는 막이 산화실리콘막만인 경우에도, 당해 산화실리콘막은 상기 드라이 에칭의 초기에 소멸해버리기 때문에, 동일하게 반도체 기판 SB의 표면이 대미지를 받아, 반도체 장치의 신뢰성이 저하되는 문제가 발생한다.
이에 반하여, 본 실시 형태에서는, 상기 드라이 에칭에 있어서 제거되기 어려운 질화실리콘막으로 이루어지는 절연막 IF2와, 절연막 IF1을 마스크로서 사용하고 있기 때문에, 이웃하는 홈 D2끼리 사이의 반도체 기판 SB의 상면에 드라이 에칭에 의한 대미지가 발생하는 것을 방지할 수 있다.
또한, 상기와 같은 대미지가 발생하는 문제를 피하기 위해서, 도 5를 이용하여 설명한 더미 소자 분리 영역 DEI의 제거 공정을, 드라이 에칭이 아니라 웨트 에칭에 의해 행하는 것이 고려된다. 그러나, 이 경우, 홈 D2의 저면의 단부의 코너부, 및 홈 D2의 측벽 상부의 코너부가 모가진(angular) 형상으로 됨으로써, 용량 소자에 있어서 상부 전극과 하부 전극의 사이에서 누설 전류가 흐르는 문제가 발생한다.
즉, 비교예로서 도 39 및 도 40에 도시한 바와 같이, 웨트 에칭에 의해 더미 소자 분리 영역을 제거한 경우, 트렌치 용량 소자의 상부 전극 NUE(도 39 참조) 또는 PUE(도 40 참조)가 매립된 홈 D2a는, 그 저면 단부 및 측벽 상단부가 모두 모가진 형상으로 된다. 홈 D2a의 저면 단부 및 측벽 상단부의 각각의 코너부는, 도 4에 도시한 홈 D1의 저면 단부 및 측벽 상단부의 각각의 코너부와 마찬가지로, 대체로 둥글게 되지 않는다. 이로 인해, 도 39 및 도 40에 도시한 당해 코너부에서는 전계 집중이 발생하기 쉬워진다.
또한, 도 39 및 도 40은, 비교예의 반도체 장치를 나타내는 단면도이며, 트렌치 용량 소자의 홈 부분 근방의 일부를 확대해서 나타내고 있다. 도 39에서는, 트렌치 용량 소자를 구성하는 하부 전극인 반도체 기판 SB의 주면에, n형 웰 NWL이 형성되어 있으며, 반도체 기판 SB 위에는, 절연막 IF4를 개재하여 n형 폴리실리콘막으로 이루어지는 상부 전극 NUE가 형성되어 있다. 도 40에서는, 트렌치 용량 소자를 구성하는 하부 전극인 반도체 기판 SB의 주면에, p형 웰 PWL이 형성되어 있으며, 반도체 기판 SB 위에는, 절연막 IF4를 개재하여 p형 폴리실리콘막으로 이루어지는 상부 전극 PUE가 형성되어 있다.
도 39에 도시한 바와 같이, n형 상부 전극 NUE 및 n형 웰 NWL로 이루어지는 트렌치 용량 소자에서는, n형 상부 전극 NUE로의 플러스 전위의 인가 시에, 홈 D2a의 상단부의 코너부의 웰 NWL 내에서 전계 집중이 발생한다. 이에 의해, 당해 코너부의 웰 NWL로부터, n형 반도체의 다수 캐리어인 전자가 상부 전극 NUE측으로 흘러나오기 때문에, 이 누설 전류에 의해 당해 코너부 근방의 절연막 IF4 등의 수명이 저하된다. 따라서, 용량 소자로서의 신뢰성이 저하되는 문제가 발생한다. 도 39에서는, 상기 이유에 의해 전자가 흘러나오는 위치를 화살 표시로 나타내고 있다.
또한, 도 40에 도시한 바와 같이, p형 상부 전극 PUE 및 p형 웰 PWL로 이루어지는 트렌치 용량 소자에서는, 상부 전극 PUE로의 마이너스 전위의 인가 시에, 홈 D2a의 상단부의 코너부의 웰 PWL 내에서 전계 집중이 발생한다. 이에 의해, 당해 코너부의 웰 PWL로부터, p형 반도체의 다수 캐리어인 정공이 상부 전극 PUE측으로 흘러나오기 때문에, 이 누설 전류에 의해 당해 코너부 근방의 절연막 IF4 등의 수명이 저하된다. 따라서, 용량 소자로서의 신뢰성이 저하되는 문제가 발생한다. 도 40에서는, 상기 이유에 의해 전자가 흘러나오는 위치를 화살표로 나타내고 있다.
또한, 도 40에 도시한 바와 같이, p형 상부 전극 PUE 및 p형 웰 PWL로 이루어지는 트렌치 용량 소자에서는, 용량 소자의 전극에 인가되는 전계가 큰 경우에, 밴드의 굴곡에 의해, 상부 전극 PUE측의 소수 캐리어인 전자가 웰 PWL측으로 흘러나온다. 이 때, 당해 전자의 유출은, 홈 D2a의 저면 단부 근방의 상부 전극 PUE, 즉 상부 전극 PUE의 코너부에 있어서의 전계 집중에 의해 특히 현저해지고, 이 누설 전류에 의해 당해 코너부 근방의 절연막 IF4 등의 수명이 저하된다. 도 40에서는, 상기 이유에 의해 전자가 흘러나오는 위치를 화살표로 나타내고 있다.
이와 같이, n형 트렌치 용량 소자에서는, 홈 D2a의 상단부의 형상에 기인하여 누설 전류가 발생하기 쉽고, p형 트렌치 용량 소자에서는, 홈 D2a의 상단부와 저면 단부의 형상에 기인해서 누설 전류가 발생하기 쉬운 문제가 있다.
이에 반하여, 본 실시 형태에서는, 도 4 및 도 5에 도시한 바와 같이, 웨트 에칭이 아니라 드라이 에칭을 사용하여 더미 소자 분리 영역 DEI를 제거하고 있다. 이에 의해, 홈 D2의 측벽 상부의 코너부는, 드라이 에칭에 의해 깎여져서 둥글게 된다. 또한, 홈 D2의 저면의 중앙부는 드라이 에칭에 의해 깎여지기 때문에, 홈 D2의 저면 단부는 둥글게 된다. 이로 인해, 도 17에 도시한 바와 같이, 상부 전극 UE를 홈 D2에 매립한 상태에 있어서, 용량 소자 CE의 각 전극에 전압을 인가할 때, 홈 D2 내의 상부 전극의 저면 단부, 및 홈 D2의 측벽 상단부의 웰 WL3에 있어서 발생하는 전계를 완화할 수 있다.
따라서, 트렌치 용량 소자의 홈 D2의 코너부에 있어서의 전계 집중의 발생을 방지할 수 있기 때문에, 하부 전극과 상부 전극 UE의 사이에서의 누설 전류의 발생을 방지하고, 또한 하부 전극과 상부 전극 UE의 사이에 개재하는 절연막 IF4의 수명 저하를 방지할 수 있다. 따라서, 누설 전류의 발생 또는 용량 소자 CE의 수명의 저하에 기인하는 반도체 장치의 신뢰성의 저하를 방지할 수 있다.
또한, 도 6을 이용하여 설명한 바와 같이, 본 실시 형태에서는, 홈 D2의 측벽 및 저면에 대하여, 산화 처리에 의해 희생 산화막을 형성하고 나서 제거하는 공정을 2회 반복하여 행하고 있다. 이로 인해, 도 5를 이용하여 설명한 드라이 에칭 공정에 의해 홈 D2의 측벽 및 저면에 발생한 대미지를 제거할 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 웨트 에칭에 의해 더미 소자 분리 영역을 제거한 경우, 웨트 에칭에 의해 홈 D1(도 4 참조) 내의 소자 분리 영역 EI가 제거되는 것을 방지할 필요가 있기 때문에, 홈 D1과 홈 D2의 간격을 크게 확보할 필요가 발생하여, 이에 의해 반도체 장치의 미세화를 방해할 수 있는 문제가 발생한다. 즉, 웨트 에칭(등방성 에칭)에서 사용하는 약액에 의해, 더미 소자 분리 영역 DEI에 추가하여, 반도체 기판 SB의 주면 위의 절연막 IF1 등도 제거되고, 포토레지스트막 PR1로부터 노출되는 절연막 IF1이, 포토레지스트막 PR1에 덮인 영역의 소자 분리 영역 EI까지 후퇴되는 것이 생각된다. 이 경우, 약액이 소자 분리 영역 EI까지 달함으로써 소자 분리 영역 EI까지도 제거될 우려가 있다. 따라서, 이것을 방지하기 위해서는, 홈 D2와 홈 D1 사이의 거리를 넓힐 필요성이 발생한다.
이에 반하여, 본 실시 형태에서는, 드라이 에칭 공정에 의해 더미 소자 분리 영역을 제거하기 위해서, 소자 분리 영역 EI가 제거되는 일은 없다. 따라서, 홈 D2와 홈 D1 사이의 거리를 축소할 수 있어, 반도체 장치의 미세화를 용이하게 할 수 있다.
<제1 변형예에 대하여>
이하에, 본 실시 형태의 반도체 장치의 제1 변형예에 대하여, 도 18 및 도 19를 이용하여 설명한다. 도 18 및 도 19는, 본 실시 형태의 제1 변형예인 반도체 장치의 제조 방법을 설명하는 단면도이다. 도 18 및 도 19에서는, 도 1 내지 도 15 및 도 17과 마찬가지로, 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 단면을 나타내고 있다.
본 변형예에서는, 트렌치 용량 소자의 홈 코너부에 있어서의 신뢰성에 대하여 문제가 발생하지 않는 경우에, 웨트 에칭(등방성 에칭)에 의해 더미 소자 분리 영역을 제거하는 것에 대하여 설명한다.
본 변형예의 제조 공정에서는, 우선, 도 1 내지 도 3을 이용하여 설명한 공정을 행한 후, 도 18에 도시한 바와 같이, 절연막 IF2를 제거하고, 계속해서 반도체 기판 SB의 주면의 세정 공정을 행한다. 계속해서, 반도체 기판 SB의 표면에 희생 산화막을 형성한 후, 각 영역마다 선택적으로 이온 주입을 행함으로써, 웰 WL1 내지 WL3을 형성하고, 그 후 열처리를 행함으로써 웰 WL1 내지 WL3 내의 불순물을 확산시킨다.
그 후, 반도체 기판 SB의 주면 위에 포토레지스트막 PR2를 형성한다. 여기에서는, 도 4를 이용하여 설명한 포토레지스트막 PR1에 비하여, 용량 소자 영역(1C)에 홈 D1 및 D2의 상호 간에서의 포토레지스트막 PR2의 종단부는, 홈 D1의 단부로부터 크게 이격되어 있다. 또한, 도 4의 구조와는 달리, 여기에서는 용량 소자 영역(1C)의 홈 D1과 홈 D2의 사이가 크게 이격되어 있다.
이것은, 다음에 행하는 더미 소자 분리 영역 DEI의 제거를 위한 웨트 에칭에 의해, 홈 D1 내의 소자 분리 영역 EI가 제거되는 것을 방지할 필요가 있기 때문이다. 즉, 당해 웨트 에칭에 의해 등방적으로 절연막 IF1이 제거되어 홈 D1까지 후퇴하고, 용량 소자 영역(1C)에 있어서 포토레지스트막 PR2로 덮인 홈 D1 내의 소자 분리 영역 EI가 제거되는 것을 방지할 필요가 있다. 따라서, 여기에서는, 절연막 IF1이 홈 D1까지 후퇴하지 않도록, 포토레지스트막 PR2의 종단부 근방에 있어서, 포토레지스트막 PR2에 의해 덮는 절연막 IF1 홈 D1의 폭을 크게 확보하고 있다.
그 후속 공정의 상세한 도시는 생략하였지만, 포토레지스트막 PR2를 마스크로 하여 상기 웨트 에칭을 행함으로써, 포토레지스트막 PR2로부터 노출되는 절연막 IF1 및 더미 소자 분리 영역 DEI를 제거하고, 이에 의해, 홈 D2의 측벽 및 저면을 노출시킨다. 계속해서, 포토레지스트막 PR2를 제거한 후, 상기 희생 산화막을 제거한다. 그 후, 도 6을 이용하여 설명한 공정과 마찬가지로, 절연막 IF3, IF4, 폴리실리콘막 PS1 및 절연막 IF5를 형성한다. 단, 도 6을 이용하여 설명한 2회의 희생 산화 공정은, 여기에서는 행하지 않는다.
그 후, 도 7 내지 도 17을 이용하여 설명한 공정을 행함으로써, 도 19에 도시한 본 변형예의 반도체 장치가 완성된다. 여기에서는, 웨트 에칭에 의해 더미 소자 분리 영역 DEI를 제거하고 있기 때문에, 홈 D2의 저면 단부 및 측벽 상부의 각각의 코너부는, 홈 D1과 마찬가지로, 대체로 둥글게 되지 않는다.
본 변형예와 같이, 도 39 및 도 40에서 설명한 바와 같은 트렌치 용량 소자에 있어서의 누설 전류가 거의 발생하지 않아, 문제가 되지 않는 경우에는, 웨트 에칭에 의해 더미 소자 분리 영역 DEI(도 18 참조)를 제거하여도, 반도체 장치의 신뢰성은 저하되지 않는다. 본 변형예와 같이, 웨트 에칭에 의해 더미 소자 분리 영역 DEI를 제거하는 경우에는, 이하의 효과를 얻을 수 있다.
즉, 드라이 에칭에 의해 홈 D2 내의 더미 소자 분리 영역 DEI의 제거를 행하지 않기 때문에, 드라이 에칭에 기인하여 홈 D2의 측벽 및 저면을 포함하는 반도체 기판 SB의 표면에 플라즈마 대미지가 가해지는 것을 방지할 수 있다.
또한, 상기와 같이 반도체 기판 SB의 표면이 플라즈마 대미지를 받지 않기 때문에, 더미 소자 분리 영역 DEI를 제거한 후에, 도 6을 이용하여 설명한 바와 같은 2회의 희생 산화 공정을 행할 필요가 없다. 당해 희생 산화 공정을 행하는 경우, 웰 WL1 내지 WL3을 형성하는 이온 주입 공정은, 희생 산화막을 형성한 후에 행할 필요가 있지만, 본 변형예에서는 당해 희생 산화 공정을 행하지 않기 때문에, 도 18에 도시한 더미 소자 분리 영역 DEI의 제거 공정의 전, 즉 포토레지스트막 PR2의 형성 전에 웰 WL1 내지 WL3을 형성할 수 있다.
여기서, 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 각각에 서로 다른 조건에 의해 이온 주입을 행하여 웰 WL1 내지 WL3을 형성할 때에는, 각 웰을 형성하는 이온 주입 시마다 포토레지스트 패턴의 형성·제거를 행한다. 가령, 더미 소자 분리 영역 DEI를 제거하고 나서 이와 같은 포토레지스트 패턴의 형성·제거의 공정을 반복하면, 홈 D2 내의 포토레지스트 패턴을 완전히 제거하는 것이 곤란해지는 경우가 있다. 이 경우, 세정에 의한 제조 비용이 증대하는 문제, 또는, 홈 D2 내에 포토레지스트막의 일부가 남고, 반도체 장치의 신뢰성이 저하되는 문제가 발생한다.
이에 반하여, 본 변형예에서는, 홈 D2가 더미 소자 분리 영역 DEI에 의해 매립된 상태에서 웰 WL1 내지 WL3을 형성할 수 있기 때문에, 각 웰을 다르게 형성하기 위한 포토레지스트 패턴의 형성·제거를 용이하게 행할 수 있다.
또한, 본 변형예에서는, 도 1 내지 도 17을 이용하여 설명한 실시 형태와 마찬가지로, 제어 게이트 전극 CG를 형성하기 위해서 이용하는 폴리실리콘막을 사용하여 홈 D2를 매립하는 상부 전극 UE를 형성하고 있다. 이로 인해, 도 38에 도시한 비교예에 비하여, 상부 전극 UE의 상면의 평탄성을 향상시킬 수 있어, 상부 전극 UE의 상면의 오목부에 기인하는 성막 불량이 발생하는 것을 방지할 수 있다. 또한, 상부 전극 UE의 상면에 오목부가 형성되고, 당해 오목부 내에 잔사 또는 공극이 발생하는 것을 방지할 수 있다. 또한, 상부 전극 UE의 상면이 낮아지는 것을 방지할 수 있기 때문에, 상부 전극 UE 위에 실리사이드층 S2를 형성할 수 있다.
<제2 변형예에 대하여>
이하에, 본 실시 형태의 반도체 장치의 제2 변형예에 대하여, 도 20을 이용하여 설명한다. 도 20은, 본 실시 형태의 제2 변형예인 반도체 장치의 제조 방법을 설명하는 단면도이다. 도 20에서는, 도 1 내지 도 15 및 도 17과 마찬가지로, 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 단면을 나타내고 있다.
본 변형예에서는, 도 5를 이용하여 설명한 더미 소자 분리 영역의 제거를 위한 드라이 에칭을, 더미 소자 분리 영역이 완전히 제거하기 전에 중지함으로써, 용량 소자의 상부 전극이 매립되는 홈의 저부에, 절연막을 남기는 것에 대하여 설명한다.
본 변형예의 제조 공정에서는, 우선, 도 1 내지 도 5를 이용하여 설명한 공정과 마찬가지의 공정을 행한다. 단, 도 5를 이용하여 설명한 드라이 에칭 공정에서는, 더미 소자 분리 영역 DEI(도 4 참조)를 완전히 제거하지 않고, 각 홈 D2 내의 저부에, 더미 소자 분리 영역 DEI로 이루어지는 절연막 IF8을 남긴다. 즉, 각 홈 D2의 저면에 접하는 절연막 IF8을 남긴다.
이로 인해, 홈 D2의 저면은 노출되지 않는다. 또한, 홈 D2의 측벽 상부의 코너부는, 도 5를 이용하여 설명한 바와 같이 둥글게 되지만, 홈 D2의 저면은 드라이 에칭되지 않기 때문에, 당해 저면의 단부는 둥글게 되지 않고, 홈 D1의 저면 단부의 코너부와 마찬가지로 모가나 있다. 따라서, 홈 D1과 D2의 각각의 저면의 높이는 동등하지만, 이웃하는 홈 D2끼리의 사이 반도체 기판 SB의 상면의 높이는, 홈 D1과 이웃하는 영역의 반도체 기판 SB의 주면의 위치보다도 낮다.
그 후, 도 6을 이용하여 설명한 바와 같이, 절연막 IF3, IF4, 폴리실리콘막 PS1 및 절연막 IF5를 형성한다. 여기서, 용량 소자 영역(1C)의 절연막 IF4는 산화 공정에 의해 형성되기 때문에, 절연막 IF8에 의해 덮인 홈 D2의 저면 및 홈 D2의 측벽 하부에는 형성되지 않는다. 즉, 홈 D2 내에서, 절연막 IF4는 절연막 IF8의 위에서만 형성된다. 그 후, 도 7 내지 도 17을 이용하여 설명한 공정을 행함으로써, 도 20에 도시한 본 변형예의 반도체 장치가 완성된다.
본 변형예에서는, 이하의 효과를 얻을 수 있다. 즉, 홈 D2 내에 열산화 등의 산화법에 의해 절연막 IF4를 형성한 경우, 홈 D2의 저부 또는 그 저부의 코너부에서는, 홈 D2의 깊이 등의 형상에 기인하는 스트레스에 의해, 절연막 IF4의 막 두께가 작아지는 경우가 있다. 그와 같이 절연막 IF4의 일부가 박형화한 경우, 절연막 IF4에 의한 절연성이 저하되어, 반도체 장치의 신뢰성이 저하되는 문제가 발생한다.
이에 반하여, 본 변형예에서는, 도 20에 도시한 바와 같이, 더미 소자 분리 영역 DEI(도 4 참조)의 일부를 홈 D2의 저부에 남김으로써, 홈 D2의 저부에 있어서 막 두께가 작은 절연막 IF4가 형성되는 것을 방지할 수 있다. 따라서, 용량 소자 CE의 상부 전극 UE와 하부 전극의 사이에서 누설 전류가 발생하는 것을 방지할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 변형예에서는, 홈 D2의 저면 단부의 코너부는 둥글게 되지 않기 때문에, 홈 D2의 저면 단부의 코너부는 둥글게 함에 따른 누설 전류의 발생의 억제 효과는 얻어지지 않지만, 그 밖의 효과에 대해서는, 도 1 내지 도 17을 이용하여 설명한 실시 형태와 거의 마찬가지의 효과를 얻을 수 있다.
<제3 변형예에 대하여>
이하에, 본 실시 형태의 반도체 장치의 제3 변형예에 대하여, 도 21을 이용하여 설명한다. 도 21은, 본 실시 형태의 제3 변형예인 반도체 장치의 제조 방법을 설명하는 단면도이다. 도 21에서는, 도 1 내지 도 15 및 도 17과 마찬가지로, 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 단면을 나타내고 있다.
본 변형예에서는, 도 6을 이용하여 설명한 절연막 IF4의 형성 방법과는 달리, CVD법 등의 퇴적법에 의해 형성한 퇴적막에 의해, 용량 소자의 전극 분리용 절연막을 형성한다. 그 밖의 제조 공정은, 도 1 내지 도 17을 이용하여 설명한 제조 공정과 마찬가지이다. 본 변형예에서는, 이하의 효과를 얻을 수 있다.
즉, 상기 제2 변형예에 있어서 설명한 바와 같이, 홈 D2의 저부에서는, 산화법에 의해 형성하는 절연막 IF4(도 6 참조)의 막 두께가 작아지는 경우가 있으며, 이에 의해 반도체 장치의 신뢰성이 저하되는 문제가 발생한다.
따라서, 본 변형예에서는, 산화법이 아니라 CVD법 등에 의해, 도 21에 도시한 홈 D2의 저면 위 및 측벽 위에, 균일한 막 두께로 산화실리콘막으로 이루어지는 절연막 IF9를 퇴적하여 형성하고 있다. 이에 의해, 홈 D2의 저부에 있어서, 절연막의 박막화에 기인하는 신뢰성의 저하를 방지할 수 있다. 또한, 그 밖에, 본 변형예에서는 도 1 내지 도 17을 이용하여 설명한 실시 형태와 거의 마찬가지의 효과를 얻을 수 있다.
<제4 변형예에 대하여>
이하에, 본 실시 형태의 반도체 장치의 제4 변형예에 대하여, 도 22를 이용하여 설명한다. 도 22는, 본 실시 형태의 제4 변형예인 반도체 장치의 제조 방법을 설명하는 단면도이다. 도 22에서는, 도 1 내지 도 15 및 도 17과 마찬가지로, 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 단면을 나타내고 있다.
본 변형예에서는, 도 6을 이용하여 설명한 절연막 IF4의 형성 방법과는 달리, 용량 소자 CE의 상부 전극 UE 및 하부 전극을 절연하기 위한 절연막을, 열산화법 및 퇴적법 각각에 의해 형성한 2개의 절연막으로 이루어지는 적층 절연막에 의해 구성한다. 즉, 도 6을 이용하여 설명한 바와 같이, 열산화법에 의해 절연막 IF4를 형성한 후, 예를 들어 CVD법 등의 퇴적법에 의해, 절연막 IF9를 형성한다. 이와 같이 하여 형성한 절연막 IF4 및 IF9로 이루어지는 적층막을, 용량 소자 CE의 상부 전극 UE 및 하부 전극을 절연하기 위한 절연막으로서 남긴다. 그 밖의 제조 공정은, 도 1 내지 도 17을 이용하여 설명한 제조 공정과 마찬가지이다. 본 변형예에서는, 이하의 효과를 얻을 수 있다.
즉, 용량 소자의 상부 전극 및 하부 전극을 절연하기 위한 절연막을, CVD법 등에 의해 퇴적하여 형성한 경우, 당해 절연막은, 열산화법 등의 산화법에 의해 형성된 절연막에 비하여 절연성 등에 대한 신뢰성이 떨어지는 경우가 있다. 이에 반하여, 본 변형예에서는, 산화법에 의해 형성된 절연막 IF4와, 퇴적법에 의해 형성된 절연막 IF9의 적층막에 의해, 상부 전극 UE 및 하부 전극을 절연하고 있다.
이 경우, 하측의 열산화막인 절연막 IF4는, 홈 D2의 저면 또는 저면 코너부에 있어서 얇아지는 것이 생각되지만, 그 위에 균일한 막 두께의 산화실리콘막으로 이루어지는 절연막 IF9를 중첩하고 있기 때문에, 용량 소자 CE의 상부 전극 UE와 하부 전극을 이격하는 절연막의 신뢰성 저하를 방지할 수 있다. 그 밖에, 본 변형예에서는 도 1 내지 도 17을 이용하여 설명한 실시 형태와 거의 마찬가지의 효과를 얻을 수 있다. 또한, 반도체 기판 SB 위에는, 반도체 장치의 입출력 등을 위해서 사용되는 고내압의 MISFET(도시생략)가 형성되어 있으며, 본 변형예 및 상기 제3 변형예에 있어서의 당해 고내압의 MISFET의 게이트 절연막은, 용량 소자 CE의 상부 전극 UE 및 하부 전극을 절연하기 위한 절연막과 동일한 공정으로 형성된 막이 사용되는 것이 생각된다.
(실시 형태 2)
이하에, 실시 형태 2의 반도체 장치의 제조 공정에 대하여, 도 23 내지 도 27을 이용하여 설명한다. 도 23 내지 도 27은, 본 실시 형태인 반도체 장치의 제조 방법을 설명하는 단면도이다. 도 23 내지 도 27에서는, 도 1 내지 도 15 및 도 17과 마찬가지로, 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 단면을 나타내고 있다.
상기 실시 형태 1에서는, 소자 분리 영역 및 트렌치 용량 소자를 매립하는 홈을 형성하기 위해서 마스크로서 사용한 절연막 IF2(도 4 참조)를 더미 소자 분리 영역 DEI(도 4 참조)의 제거 후에 제거하는 것에 대하여 설명하였다. 이에 반하여, 이하에서는, 상기 홈을 형성하기 위한 마스크로서 사용한 질화실리콘막으로 이루어지는 절연막을 제거하고 나서, 더미 소자 분리 영역을 제거하는 것에 대하여 설명한다. 또한, 본 실시 형태에서는, 게이트 라스트 프로세스가 아니라, 주변 회로 영역에서, MISFET의 소스·드레인 영역의 형성 전에 게이트 전극을 형성하는 공정, 즉 소위 게이트 퍼스트 프로세스를 이용한다.
본 변형예의 제조 공정에서는, 우선, 도 1 내지 도 3을 이용하여 설명한 공정을 행한 후, 도 23에 도시한 바와 같이, 웨트 에칭에 의해 절연막 IF2를 제거하고, 그 후, 반도체 기판 SB의 주면 위에 포토레지스트막 PR1을 형성한다. 포토레지스트막 PR1의 레이아웃은, 예를 들어 도 4를 이용하여 설명한 포토레지스트막 PR1의 레이아웃과 동일하다.
다음으로, 도 24에 도시한 바와 같이, 포토레지스트막 PR1을 마스크로서 사용하여 드라이 에칭을 행함으로써, 더미 소자 분리 영역 DEI 및 절연막 IF1을 제거한 후, 포토레지스트막 PR1을 제거한다. 이때, 상기 실시 형태 1과는 달리, 질화실리콘막으로 이루어지는 절연막 IF2(도 5 참조)를 마스크로서 사용하지 않기 때문에, 당해 에칭의 빠른 단계에서, 절연막 IF1은 제거된다. 따라서, 더미 소자 분리 영역 DEI를 모두 제거할 때까지, 홈 D2의 근방의 반도체 기판 SB의 주면은, 상기 실시 형태 1의 경우보다도 크게 후퇴한다. 특히, 이웃하는 홈 D2끼리 사이의 반도체 기판 SB의 상면의 높이는 현저하게 낮아진다. 즉, 복수의 홈 D2가 배열되는 영역에서는, 반도체 기판 SB의 주면의 높이가 현저하게 낮아진다.
또한, 여기에서 말하는 홈 D2가 배열되는 영역이란, 도 23에 있어서 설명한 공정에 있어서, 더미 소자 분리 영역 DEI를 제거하기 위해서 포토레지스트막 PR1로부터 노출되어 있던 영역이다. 바꿔 말하면, 홈 D2가 배열되는 영역이란, 도 16에 나타내는 레이아웃에 있어서, 환 형상의 소자 분리 영역 EI에 의해 둘러싸인 영역, 즉, 하부 전극인 반도체 기판과, 상부 전극 UE 사이에서 용량을 발생시키는 영역(활성 영역) 중, 도 23을 이용하여 설명한 공정에 있어서 레지스트가 개구되어 있는 영역을 가리킨다. 상부 전극 UE의 단부는, 소자 분리 영역 EI의 바로 위에 위치하고, 홈 D2가 배열되는 영역을 둘러싸고 있다.
다음으로, 도 25에 도시한 바와 같이, 도 6을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 절연막 IF3, IF4, 폴리실리콘막 PS1을 형성한다. 단, 여기서는 캡 절연막인 절연막 IF5(도 6 참조)는 형성하지 않는다. 여기서, 홈 D2가 복수 형성된 영역에서는, 반도체 기판 SB의 주면의 높이가 낮기 때문에, 당해 영역 위에 형성된 폴리실리콘막 PS1의 상면의 높이는, 다른 영역에서의 폴리실리콘막 PS1의 상면의 높이보다도 낮아진다.
여기에서는, 절연막 IF3, IF4를 형성하기 전에, 반도체 기판 SB의 표면의 희생 산화를 행함으로써, 반도체 기판 SB의 표면에 접하는 희생 산화막을 형성한 후, 절연막 IF3, IF4를 형성하기 전에, 당해 희생 산화막을 제거하는 공정을 행한다. 이에 의해, 도 24를 이용하여 설명한 드라이 에칭에 의해 반도체 기판 SB의 표면이 받은 대미지를 제거할 수 있다.
다음으로, 도 26에 도시한 바와 같이, 도 7 내지 도 11을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 메모리 셀 MC, MISFETQ2 및 용량 소자 CE를 형성한다. 즉, 메모리 셀 MC는, 제어 게이트 전극 CG를 포함하는 제어 트랜지스터와, 메모리 게이트 전극 MG를 포함하는 메모리 트랜지스터를 포함하고, 용량 소자 CE는, 상면의 일부가 넓은 범위에서 우묵하게 들어가는 상부 전극 UE와, 상부 전극 UE의 바로 아래의 반도체 기판 SB로 이루어지는 하부 전극을 포함한다. 주변 회로 영역(1B)에서는, 메탈 게이트 전극으로의 치환을 행하지 않기 때문에, MISFETQ1은, 폴리실리콘막 PS1로 이루어지는 게이트 전극 G2를 갖고 있다.
여기에서는, 절연막 IF5(도 6 참조)는 형성되지 않기 때문에, 도 11을 이용하여 설명한 살리사이드 프로세스에 의해, 제어 게이트 전극 CG, 메모리 게이트 전극 MG, 게이트 전극 G2 및 상부 전극 UE의 각각의 상면에 실리사이드층 S1이 형성된다. 또한, 게이트 라스트 프로세스와 같이, 더미 게이트 전극을 다른 게이트 전극으로 치환할 필요가 없기 때문에, 도 13을 이용하여 설명한 연마 공정은 행하지 않는다.
계속해서, 메모리 셀 MC, MISFETQ2 및 용량 소자 CE를 덮도록, 층간 절연막 IL1을 형성한다. 여기서, 층간 절연막 IL1의 상면은, 각 게이트 전극 또는 상부 전극 UE 등의 형상에 영향을 받아, 요철을 갖고 있다. 즉, 예를 들어 게이트 전극 G2의 바로 위에 있어서 층간 절연막 IL1의 상면은 볼록 형상으로 불룩해져 있으며, 당해 볼록 형상부의 층간 절연막 IL1의 상면의 높이는, 그 옆의 영역의 층간 절연막 IL1의 상면보다도 상면의 높이가 높아져 있다. 마찬가지로, 상부 전극 UE의 바로 위에 있어서, 층간 절연막 IL1의 상면은 볼록 형상으로 불룩해져 있으며, 그 옆의 영역 층간 절연막 IL1의 상면보다도 상면의 높이가 높아져 있다.
단, 홈 D2가 배열되는 영역의 바로 위에 있어서, 상부 전극 UE의 상면은, 상부 전극 UE의 가로 방향에서의 단부의 상면보다도 높이가 낮아져 있다. 이로 인해, 상부 전극 UE의 바로 위의 층간 절연막 IL1의 상면에 있어서도, 볼록 형상으로 불룩해진 부분의 가로 방향에서의 중앙부, 즉, 홈 D2가 배열되는 영역의 바로 위 부분은, 상면의 높이가 낮아져 있다. 여기서, 홈 D2가 배열되는 영역은, 용량 소자 CE의 용량 확보를 위해, 평면에서 볼 때 매우 넓은 면적을 갖고 있다. 따라서, 상부 전극 UE의 바로 위의 층간 절연막 IL1의 상면은, 상부 전극 UE의 바로 위의 영역 단부를 제외하고, 넓은 영역에서 상면의 높이가 낮아져 있다.
바꿔 말하면, 홈 D2가 배열되는 영역(활성 영역)의 바로 위의 소자 분리 영역 EI의 상면의 높이는, 상부 전극 UE의 단부의 바로 위의 소자 분리 영역 EI의 상면의 높이보다도 낮고, 평면에서 볼 때 상부 전극 UE의 옆의 영역의 반도체 기판 SB(예를 들어, 용량 소자 영역(1C)의 n+형 반도체 영역 DF)의 바로 위의 소자 분리 영역 EI의 상면의 높이보다도 높다.
이와 같은 층간 절연막 IL1의 상면의 형상은, 이 후의 공정에서 층간 절연막 IL1의 상면을 예를 들어 CMP법에 의해 연마할 때, 당해 상면의 평탄성을 향상시키는 관점에서 유리하다. 즉, 홈 D2가 배열되는 영역과 같이, 넓은 면적을 차지하는 영역의 바로 위에 있어서, 층간 절연막 IL1의 상면이 높게 불룩해져 있는 경우, 그러한 영역의 층간 절연막 IL1의 상면과, 다른 영역의 층간 절연막 IL1의 상면을 당해 연마 공정에 의해 평탄화하는 것은 곤란하다.
즉, 홈 D2가 배열되는 영역의 바로 위 층간 절연막 IL1의 상면과, 상부 전극 UE의 단부의 바로 위의 층간 절연막 IL1의 상면이 동등한 높이를 갖고 있는 경우, 당해 연마 공정에 의한 평탄화가 곤란하게 되고, 이에 의해, 층간 절연막 IL1 위에 형성하는 층간 절연막 또는 배선 등의 성막·가공을 정상적으로 행할 수 없게 된다.
이에 반하여, 본 실시 형태에서는, 도 24를 이용하여 설명한 드라이 에칭 공정에 있어서, 질화실리콘막을 마스크로서 사용하지 않고 에칭을 행함으로써, 홈 D2가 배열되는 영역의 반도체 기판 SB의 주면의 상면의 높이를 낮게 하고 있다. 이로 인해, 도 27에 도시한 바와 같이, 당해 영역의 바로 위에 형성된 상부 전극 UE 및 층간 절연막 IL1은, 넓은 범위에서 상면의 높이가 낮아진다. 이에 의해, 다음에 행하는 연마 공정에 의해 층간 절연막 IL1의 상면을 평탄화하는 것이 용이하게 되는 효과를 얻을 수 있다. 즉, 층간 절연막 IL1의 상면에 단차가 발생하는 것을 억제할 수 있다. 가령 층간 절연막 IL1의 상면을 완전히 평탄하게 할 수 없어도, 층간 절연막 IL1의 상면 단차 크기를 경감할 수 있다.
다음으로, 도 27에 도시한 바와 같이, 층간 절연막 IL1의 상면을 예를 들어 CMP법 등에 의해 연마한 후, 도 17을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 본 실시 형태의 반도체 장치가 완성된다. 단, 이 연마 공정에서는, 제어 게이트 전극 CG, 메모리 게이트 전극 MG 및 상부 전극 UE와 그들 위의 실리사이드층 S1을 노출시키지 않는다. 또한, 도 17을 이용하여 설명한 공정과 마찬가지의 공정을 행하지만, 층간 절연막 IL2를 형성할 필요는 없기 때문에, 층간 절연막 IL1 위에 층간 절연막 IL2를 개재하지 않고 층간 절연막 IL3 및 배선 M1을 형성한다. 또한, 제어 게이트 전극 CG, 메모리 게이트 전극 MG 및 상부 전극 UE의 각각의 상면 위에는 실리사이드층 S1이 이미 형성되어 있기 때문에, 상기 실시 형태 1에서 설명한 2회째의 살리사이드 프로세스(도 15 참조)를 행할 필요는 없다.
또한, 여기에서는 절연막 IF5(도 6 참조)를 형성하지 않는 경우에 대하여 설명하였지만, 도 6을 이용하여 설명한 공정을 행할 때, 절연막 IF5를 형성한 후, 패터닝을 행하여 제어 게이트 전극 CG의 바로 위에만 절연막 IF5를 남겨도 된다. 이 경우, 완성된 반도체 장치에 있어서의 제어 게이트 전극 CG의 상면은, 제어 게이트 전극 CG로의 급전부를 제외하고 절연막 IF5에 의해 덮인 상태 그대로가 된다.
본 실시 형태에서는, 전술한 바와 같이, 연마 공정에 의해 층간 절연막 IL1의 상면을 평탄화하는 것이 용이하게 된다. 이에 의해, 반도체 장치의 제조 공정에 필요로 하는 비용을 저감할 수 있다. 또한, 상부 전극 UE의 바로 위의 층간 절연막 IL1의 상면 평탄성을 용이하게 향상시킬 수 있기 때문에, 층간 절연막 IL1 위에 형성하는 층간 절연막 또는 배선 등의 성막·가공을 정상적으로 행할 수 없게 되는 것을 방지할 수 있다. 이에 의해, 반도체 장치의 신뢰성을 향상시킬 수 있다.
그 밖에, 본 변형예에서는 도 1 내지 도 17을 이용하여 설명한 실시 형태와 거의 마찬가지의 효과를 얻을 수 있다. 단, 도 23 및 도 24를 이용하여 설명한 드라이 에칭 공정에 있어서, 반도체 기판 SB의 주면은 질화실리콘막으로 이루어지는 절연막 IF2(도 4 및 도 5 참조)에 의해 보호되지 않기 때문에, 당해 드라이 에칭에 의해, 용량 소자 영역(1C)에 있어서 포토레지스트막으로부터 노출되는 반도체 기판 SB의 표면이 받는 대미지는 상기 실시 형태 1보다도 크다. 그러나, 당해 대미지는, 절연막 IF3, IF4(도 25 참조)의 형성 전에 행하는 희생 산화막의 형성 및 제거의 공정에 의해 제거할 수 있다.
<변형예에 대하여>
이하에, 본 실시 형태의 반도체 장치의 변형예에 대하여, 도 28을 이용하여 설명한다. 도 28은, 본 실시 형태의 변형예인 반도체 장치의 제조 방법을 설명하는 단면도이다. 도 28에서는, 도 27과 마찬가지로, 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 단면을 나타내고 있다.
본 변형예에서는, 도 23 내지 도 24를 이용하여 설명한 제조 공정과 마찬가지로, 질화실리콘막으로 이루어지는 절연막 IF2(도 4 참조)에 의한 보호가 없는 상태에서 드라이 에칭을 행함으로써, 홈 D2가 배열되는 영역의 반도체 기판 SB의 상면의 높이를 낮게 하는 것이며, 그것에 의해, 층간 절연막 IL1(도 6 참조)의 상면의 평탄화를 용이하게 하는 것이다. 단, 여기서는 게이트 라스트 프로세스에 의해 주변 회로 영역(1B)의 MISFETQ1(도 28 참조)을 형성한다.
즉, 본 변형예의 제조 공정은, 도 23 내지 도 25를 이용하여 설명한 공정과 마찬가지의 공정을 행한 후, 폴리실리콘막 PS1 위에 절연막 IF5(도 6 참조)를 형성한다. 그 후, 도 7 내지 도 17을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 도 28에 도시한 본 변형예의 반도체 장치가 완성된다.
여기서, 도 13을 이용하여 설명한 연마 공정에 의해 상부 전극 UE의 상면은 낮아져 있지만, 홈 D2가 배열되는 영역의 바로 위에 있어서의 상부 전극 UE의 상면은, 상부 전극 UE의 단부의 상면, 즉, 용량 소자 영역(1C)의 소자 분리 영역 EI의 바로 위의 상부 전극 UE의 상면의 높이보다도 낮다. 바꿔 말하면, 홈 D2의 바로 위에 있어서의 상부 전극 UE의 상면의 위치는, 용량 소자 영역(1C)의 소자 분리 영역 EI의 바로 위의 상부 전극 UE의 상면의 위치보다도 낮다.
이로 인해, 도 6을 이용하여 설명한 공정에 있어서 형성한 절연막 IF5가, 상부 전극 UE의 일부의 바로 위에 남는다. 즉, 용량 소자 CE의 활성 영역의 바로 위에 있어서, 상부 전극 UE와 층간 절연막 IL2의 사이에는 절연막 IF5가 형성되어 있고, 상부 전극 UE의 단부와 층간 절연막 IL2의 사이에는, 절연막 IF5는 형성되지 않는다. 즉, 상부 전극 UE의 단부의 상면은, 절연막 IF5에 의해 덮이지 않는다. 또한, 상기의 단차가 더 큰 경우에는, 절연막 IF5뿐만 아니라, 그 위에 층간 절연막 IL1이 남은 경우도 있다. 또한, 도 28에서는 절연막 IF5만이 남은 상태를 나타낸다.
이 경우, 도 15를 이용하여 설명한 2회째의 살리사이드 프로세스에서는, 절연막 IF5에 의해 덮인 개소의 상부 전극 UE의 상면에 실리사이드층 S2가 형성되지 않는다. 그러나, 홈 D2가 배열되는 영역의 바로 위에 있어서의 상부 전극 UE의 상면은 콘택트 플러그 CP를 접속하는 개소가 아니기 때문에, 실리사이드층 S2는 형성되지 않아도 문제가 없다. 즉, 상부 전극 UE에 전위를 공급하는 콘택트 플러그 CP는, 상부 전극 UE의 단부의 상면을 덮는 실리사이드층 S2의 상면에 접속되기 때문에, 콘택트 플러그 CP와 상부 전극 UE의 접촉 저항은 낮게 억제할 수 있다.
또한, 본 변형예에서는, 도 23 내지 도 28을 이용하여 설명한 실시 형태와 거의 마찬가지의 효과를 얻을 수 있다.
(실시 형태 3)
이하에, 실시 형태 3의 반도체 장치의 제조 공정에 대하여, 도 29 및 도 30을 이용하여 설명한다. 도 29는, 본 실시 형태인 반도체 장치의 제조 방법을 설명하는 평면 레이아웃이다. 도 30은, 본 실시 형태인 반도체 장치의 제조 방법을 설명하는 단면도이며, 도 30 중 용량 소자 영역(1C)에는, 도 29의 B-B선에 있어서의 단면도를 나타내고 있다. 도 30에서는, 도 1 내지 도 15 및 도 17과 마찬가지로, 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 단면을 나타내고 있다.
도 29에 도시한 평면 레이아웃에서는, 용량 소자 영역(1C)의 홈 D1, D2, 제1 상부 전극 UE1, 제2 상부 전극 UE2, 소자 분리 영역 EI, 웰 WL3, n+형 반도체 영역 DF 및 콘택트 플러그 CP만을 나타내고 있다. 또한, 도 29에서는, 제1 상부 전극 UE1 및 제2 상부 전극 UE2에 의해 덮인 부분에 있어서의 홈 D1, D2, 웰 WL3 및 소자 분리 영역 EI의 윤곽을 파선에 의해 나타내고 있다. 또한, 제2 상부 전극 UE2에 의해 덮인 제1 상부 전극 UE1의 윤곽도 파선에 의해 나타내고 있다.
본 실시 형태는, 각 MISFET를, 게이트 퍼스트 프로세스에 의해 형성하고, 또한 용량 소자의 상부 전극(제1 상부 전극)의 위에, 또 다른 상부 전극(제2 상부 전극)을 설치하는 것이다. 또한, 이하에서는 제1 상부 전극을 형성한 후에, 메모리 게이트 전극 및 제2 상부 전극을 형성하기 위해 사용하는 폴리실리콘막을 형성하는 것에 대하여 설명한다.
본 실시 형태의 반도체 장치의 제조 공정에서는, 우선, 도 1 내지 도 5를 이용하여 설명한 공정과 마찬가지의 공정을 행한 후에는, 도 6을 이용하여 설명한 공정과 같이, 절연막 IF3, IF4 및 폴리실리콘막 PS1을 형성한다. 단 여기에서는, 절연막 IF5(도 6 참조)는 형성하지 않는다. 그 후, 도 7을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 제어 게이트 전극 CG를 형성한다.
단, 여기서는 패터닝을 행함으로써 제어 게이트 전극 CG를 형성함과 함께, 용량 소자 영역(1C)의 폴리실리콘막 PS1(도 7 참조)을 가공하여 제1 상부 전극 UE1을 형성한다. 제1 상부 전극 UE1의 구조는, 상기 실시 형태 1에서 설명한 상부 전극과 마찬가지이다. 그 후, 도 8을 이용하여 설명한 공정을 행함으로써, 제어 게이트 전극 CG 및 제1 상부 전극 UE1을 ONO막 ON 및 폴리실리콘막 PS2(도 8 참조)에 의해 덮는다.
계속해서, 포토레지스트막에 의해 제1 상부 전극 UE1의 바로 위의 폴리실리콘막 PS2를 덮은 상태에서, 도 9를 이용하여 설명한 바와 같이, 드라이 에칭 공정을 행한다. 이에 의해, 폴리실리콘막 PS2 및 ONO막 ON의 각각의 일부를 제거함으로써, 메모리 셀 영역(1A)에 메모리 게이트 전극 MG를 형성하고, 그 후 당해 포토레지스트막을 제거한다.
여기서, 당해 포토레지스트막에 의해 드라이 에칭으로부터 보호된 영역, 즉 제1 상부 전극 UE1의 바로 위에는, ONO막 ON을 개재하여, 폴리실리콘막 PS2로 이루어지는 제2 상부 전극 UE2(도 30 참조)가 형성된다. 또한, 주변 회로 영역(1B)에서는, 폴리실리콘막 PS1이 ONO막 ON 및 폴리실리콘막 PS2로부터 노출된다.
다음으로, 폴리실리콘막 PS1을 가공하여, 주변 회로 영역(1B)에, 폴리실리콘막 PS1로 이루어지는 게이트 전극 G2를 형성한다. 본 실시 형태에서는 게이트 라스트 프로세스는 행하지 않고, 게이트 전극의 메탈 게이트 전극으로의 치환은 행하지 않는다. 따라서, 여기에서 주변 회로 영역(1B)에 형성하는 것은 더미 게이트 전극이 아니라, 후에 형성되는 MISFET를 구성하는 게이트 전극 G2이다.
다음으로, 도 11 및 도 12를 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 각 반도체 소자의 상부를 층간 절연막 IL1에 의해 덮고, 그 후 층간 절연막 IL1의 상면을 연마한다. 게이트 라스트 프로세스는 행하지 않기 때문에, 이 후의 공정에서는, 도 13을 이용하여 설명한 연마 공정과, 도 14 및 도 15를 이용하여 설명한 게이트 전극의 치환 공정을 행하지 않는다. 또한, 도 11을 이용하여 설명한 공정에서는, 제어 게이트 전극 CG, 메모리 게이트 전극 MG, 제1 상부 전극 UE1 및 제2 상부 전극 UE2의 각각의 노출된 상면에 실리사이드층 S1이 형성된다. 상기 연마 공정을 행하지 않기 때문에, 이 실리사이드층 S1 및 제2 상부 전극 UE2는, 후속 공정에서도 제거되지 않고 남는다.
다음으로, 도 16 및 도 17을 이용하여 설명한 공정을 행함으로써, 도 29 및 도 30에 도시한 본 실시 형태의 반도체 장치가 완성된다. 여기에서는, 층간 절연막 IL2(도 17 참조)를 형성하지 않기 때문에, 층간 절연막 IL1 위에 층간 절연막 IL2를 개재하지 않고 제1 배선층을 형성한다. 도 30에 도시하지 않은 영역에서는, 도 29에 도시한 바와 같이, 반도체 기판 SB 위에 제1 상부 전극 UE1을 개재하지 않고 형성된 제2 상부 전극 UE2의 상면에 콘택트 플러그 CP가 전기적으로 접속되어 있다.
또한, 제어 게이트 전극 CG의 상면의 일부를 캡 절연막에 의해 덮은 경우에는, 도 6을 이용하여 설명한 공정에 있어서, 폴리실리콘막 PS1 위에 절연막 IF5를 형성한 후, 도 7을 이용하여 설명한 공정에서, 제어 게이트 전극 CG의 바로 위에 절연막 IF5를 남기고, 다른 영역의 절연막 IF5를 제거한다. 이에 의해, 후에 형성되는 제1 상부 전극 UE1과 제2 상부 전극 UE2의 사이에는, 절연막 IF5는 남지 않는다.
도 29에 도시한 바와 같이, 용량 소자 CE의 레이아웃은, 제1 상부 전극 UE1 위에 제2 상부 전극 UE2가 형성되어 있는 점에서, 상기 실시 형태 1(도 16 참조)과 상이하다. 평면에서 볼 때, 제2 상부 전극 UE2의 일부는, 홈 D2가 배열되는 영역 및 제1 상부 전극 UE1과 겹쳐 있으며, 다른 일부는, 소자 분리 영역 EI와 겹쳐 있다. 소자 분리 영역 EI의 바로 위이며, 평면에서 볼 때 제2 상부 전극 UE2와 제1 상부 전극 UE1이 겹치지 않는 영역에서, 제2 상부 전극 UE2의 단부 상면에는, 콘택트 플러그 CP가 접속되어 있다.
본 실시 형태에서는, 상기 실시 형태 1과 거의 마찬가지의 효과를 얻을 수 있다. 단, 여기에서는, 제1 상부 전극 UE1의 상면을 연마하는 공정 및 제1 상부 전극 UE1 위에 2회째의 살리사이드 프로세스에 의해 실리사이드층 S2(도 15 참조)를 형성하는 공정은 행하지 않는다. 따라서, 도 38을 이용하여 설명한 비교예와 같이, 상부 전극의 막 두께가 작은 것에 기인하여 상부 전극의 상면에 실리사이드층이 형성되지 않는 문제는 발생하지 않는다. 따라서, 본 실시 형태는, 상기 실시 형태 1에 있어서 설명한 효과 중, 상부 전극과 콘택트 플러그의 접속 저항이 커지는 것을 방지하는 효과를 발휘하는 것은 아니다.
또한, 본 실시 형태에서는, 게이트 라스트 프로세스를 행하지 않는다. 즉, 도 13을 이용하여 설명한 연마 공정을 행하지 않는다. 따라서, 제1 상부 전극 UE1위에 ONO막 ON을 개재하여 형성한 제2 상부 전극 UE2를 남길 수 있다. 따라서, 용량 소자 CE를, 반도체 기판 SB로 이루어지는 하부 전극(제1 전극), 제1 상부 전극(제2 전극) UE1 및 제2 상부 전극(제3 전극) UE2에 의해 구성함으로써, 하부 전극과 제1 상부 전극 UE1의 사이, 및 제1 상부 전극 UE1과 제2 상부 전극 UE2 사이의 2개소에서 용량을 발생시킬 수 있다. 따라서, 평면에서 볼 때 점유 면적이 작고, 또한 대용량의 용량 소자 CE를 형성할 수 있다.
또한, 여기에서는 패터닝에 의해 제1 상부 전극 UE1을 형성하고 나서 폴리실리콘막 PS2를 형성하고, 그 후 제2 상부 전극 UE2를 형성하는 것에 대하여 설명하였지만, 제2 상부 전극 UE2를 형성하고 나서, 폴리실리콘막 PS1을 패터닝함으로써 제1 상부 전극 UE1을 형성하여도 된다.
(실시 형태 4)
이하에, 실시 형태 4의 반도체 장치의 제조 공정에 대하여, 도 31 내지 도 36을 이용하여 설명한다. 도 31 내지 도 36은, 본 실시 형태인 반도체 장치의 제조 방법을 설명하는 단면도이다. 도 31 내지 도 36에서는, 도 1 내지 도 15 및 도 17과 마찬가지로, 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 단면을 나타내고 있다.
상기 실시 형태 1에서는, MONOS 메모리의 제어 게이트 전극을 형성하기 위해서 사용한 폴리실리콘막에 의해 트렌치 용량 소자의 홈 내를 매립함으로써, 용량 소자의 상부 전극을 형성하는 것에 대하여 설명하였지만, 본 실시 형태에서는, MONOS 메모리의 메모리 게이트 전극을 형성하기 위해서 사용한 폴리실리콘막에 의해 당해 홈을 매립하여, 상부 전극을 형성한다.
상기 실시 형태 1에서는, 메모리 게이트 전극을 형성하기 위해 사용하는 폴리실리콘막의 막 두께가 작은 경우에, 상기 홈의 바로 위에 있어서 상부 전극의 상면에 형성되는 오목부에 기인하는 문제를 해결하는 것에 대하여 설명하였다. 이에 반하여, 본 실시 형태에서는, 메모리 게이트 전극을 형성하기 위해 사용하는 폴리실리콘막의 막 두께를 크게 할 수 있는 경우, 또는 트렌치 용량 소자의 홈 폭을 좁힐 수 있는 경우 등이며, 상기 오목부에 관한 문제가 발생하지 않는 경우에 있어서 실시하는 것이 가능한 제조 공정에 대하여 설명한다.
본 실시 형태의 반도체 장치의 제조 공정에서는, 우선, 도 31에 도시한 바와 같이, 반도체 기판 SB의 상면에 복수의 홈 D1 및 복수의 홈 D2를 형성한 후, 홈 D1 내에 소자 분리 영역 EI를 형성함과 함께, 홈 D2 내에 더미 소자 분리 영역 DEI를 형성한다. 도 1 내지 도 3을 이용하여 설명한 공정과 상이한 것은, 형성한 절연막 IF2(도 3 참조)를, 후의 더미 소자 분리 영역 DEI의 제거 공정보다 전에 제거하고 있는 점이다.
다음으로, 도 32에 도시한 바와 같이, 절연막 IF1을 제거하고, 계속해서 이온 주입을 행함으로써 웰 WL1, WL2 및 WL3을 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 각각에 형성한 후, 반도체 기판 SB의 주면을 산화시킨다. 이에 의해, 소자 분리 영역 EI 및 더미 소자 분리 영역 DEI로부터 노출되는 메모리 셀 영역(1A), 주변 회로 영역(1B) 및 용량 소자 영역(1C)의 반도체 기판 SB의 상면에 절연막 IF3을 형성한다. 그 후, 반도체 기판 SB의 주면 위에, 예를 들어 CVD법을 이용하여 폴리실리콘막 PS1 및 절연막 IF5를 순서대로 형성한다.
계속해서, 포토리소그래피 기술 및 에칭법을 이용하여, 절연막 IF5, 폴리실리콘막 PS1 및 절연막 IF3을 가공한다. 이에 의해, 메모리 셀 영역(1A)에는, 반도체 기판 SB의 주면 위에 게이트 절연막 GI1을 개재하여 폴리실리콘막 PS1로 이루어지는 제어 게이트 전극 CG를 형성한다. 또한, 당해 에칭에 의해, 용량 소자 영역(1C)의 절연막 IF5, 폴리실리콘막 PS1 및 절연막 IF3을 제거함으로써, 소자 분리 영역 EI, 더미 소자 분리 영역 DEI 및 반도체 기판 SB를 노출시킨다. 여기에서는 포토레지스트막(도시생략)에 의해 주변 회로 영역(1B)을 보호한 상태에서 당해 에칭을 행함으로써, 주변 회로 영역(1B)의 폴리실리콘막 PS1 등을 가공하지 않고 남긴다.
다음으로, 도 33에 도시한 바와 같이, 반도체 기판 SB의 주면 위에 형성한 포토레지스트막 PR2로 이루어지는 패턴에 의해, 메모리 셀 영역(1A), 주변 회로 영역(1B)을 덮는다. 용량 소자 영역(1C)에서는, 반도체 기판 SB의 주면의 일부 및 복수의 더미 소자 분리 영역 DEI를 포토레지스트막 PR2로부터 노출시킨다. 즉, 포토레지스트막 PR2의 패턴 형상은, 도 4를 이용하여 설명한 포토레지스트막 PR1과 동일하며, 홈 D2가 배열되는 영역을 덮지 않는다.
계속해서, 포토레지스트막 PR2를 마스크로 하여 드라이 에칭을 행함으로써, 더미 소자 분리 영역 DEI를 제거한다. 이에 의해, 복수의 홈 D2의 각각의 측벽 및 저면이 노출된다. 또한, 홈 D2의 근방의 반도체 기판 SB의 주면은, 드라이 에칭에 노출되기 때문에, 그 높이는 후퇴하여 낮아진다. 또한, 홈 D2의 측벽 상부의 코너부와, 홈 D2의 저면 단부의 코너부는, 모두 둥글게 된다.
다음으로, 도 34에 도시한 바와 같이, 포토레지스트막 PR2를 제거한 후, 반도체 기판 SB 위에, 예를 들어 CVD법을 이용하여 ONO막 ON 및 폴리실리콘막 PS2를 순서대로 형성한다. 이에 의해, 메모리 셀 영역(1A)에 있어서, 게이트 절연막 GI1, 제어 게이트 전극 CG 및 절연막 IF5로 이루어지는 적층막의 측벽 및 상면은, ONO막 ON 및 폴리실리콘막 PS2에 의해 덮인다. 또한, 주변 회로 영역(1B)에서는, 절연막 IF5의 상면이, ONO막 ON 및 폴리실리콘막 PS2에 의해 덮인다. 또한, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)의 소자 분리 영역 EI 및 반도체 기판 SB의 각각의 상면은, ONO막 ON 및 폴리실리콘막 PS2에 의해 덮인다.
또한, 용량 소자 영역(1C)에서는, 소자 분리 영역 EI의 상면과, 홈 D2의 측벽 및 저면을 포함하는 반도체 기판 SB의 상면이, ONO막 ON 및 폴리실리콘막 PS2에 의해 덮인다. ONO막 ON은 홈 D2를 완전하게는 매립하지 않고, ONO막 ON 및 폴리실리콘막 PS2에 의해, 홈 D2는 완전하게 매립된다. 즉, 도 38을 이용하여 설명한 비교예와는 달리, 폴리실리콘막 PS2는, 홈 D2의 개구 폭의 1/2 이상의 막 두께를 갖고 있다.
이로 인해, 홈 D2의 바로 위에 있어서, 폴리실리콘막 PS2의 상면에 형성되는 오목부는, 폴리실리콘막 PS2에 의해 홈 D2를 완전히 매립할 수 없는 경우에 비하여 작고 얕다.
다음으로, 도 35에 도시한 바와 같이, 포토리소그래피 기술 및 드라이 에칭법을 이용하여, 폴리실리콘막 PS2 및 ONO막 ON의 각각의 일부를 제거한다. 이에 의해, 메모리 셀 영역(1A)에서는, 도 9를 이용하여 설명한 구조와 마찬가지로 메모리 게이트 전극 MG가 형성된다. 주변 회로 영역(1B)에서는, 폴리실리콘막 PS2 및 ONO막 ON이 제거됨으로써, 절연막 IF5의 상면이 노출된다.
용량 소자 영역(1C)에는, 일부가 복수의 홈 D2 내에 매립된 폴리실리콘막 PS2로 이루어지는 상부 전극 UE가 형성된다. 이에 의해, 용량 소자 영역(1C)에는, 상부 전극 UE와, 그 바로 아래의 반도체 기판 SB(웰 WL3)로 이루어지는 하부 전극을 포함하는 용량 소자 CE가 형성된다. 즉, 용량 소자 영역(1C)에서는, 홈 D2가 배열되는 영역의 바로 위의 ONO막 ON 및 폴리실리콘막 PS2(도 34 참조)를 남기고, 다른 영역의 ONO막 ON 및 폴리실리콘막 PS2를 제거함으로써, 소자 분리 영역 EI의 상면 및 반도체 기판 SB의 상면의 일부가 ONO막 ON 및 폴리실리콘막 PS2로부터 노출된다.
용량 소자 영역(1C)에 있어서, ONO막 ON 및 상부 전극 UE로 이루어지는 적층막은, 홈 D2와 이웃하는 소자 분리 영역 EI의 바로 위에서 종단되고, 각 홈 D2의 측벽 및 저면은, 당해 적층막에 의해 덮인 상태 그대로이다. 당해 소자 분리 영역 EI와, 당해 소자 분리 영역 EI와 인접하는 다른 소자 분리 영역 EI의 사이에서는, 반도체 기판 SB의 주면이 상기 적층막으로부터 노출되어 있다.
다음으로, 도 36에 도시한 바와 같이, 포토리소그래피 기술 및 에칭법을 이용하여 주변 회로 영역(1B)의 절연막 IF3, 폴리실리콘막 PS1 및 절연막 IF5로 이루어지는 적층막을 가공함으로써, 절연막 IF3으로 이루어지는 게이트 절연막 GI2, 폴리실리콘막 PS1로 이루어지는 더미 게이트 전극을 형성한다. 그 후, 도 11 내지 도 17을 이용하여 설명한 공정과 마찬가지의 공정을 행함으로써, 본 실시 형태의 반도체 장치가 완성된다. 즉, 주변 회로 영역(1B)의 MISFETQ1은, 게이트 라스트 프로세스를 사용하여 형성한다.
이상의 공정 중, 도 13을 이용하여 설명한 공정과 마찬가지로 연마 공정을 행할 때에는, 제어 게이트 전극 CG, 더미 게이트 전극 및 상부 전극 UE의 각각의 상면이 연마되어, 노출된다. 여기서, 본 실시 형태에서는, 폴리실리콘막 PS2(도 34 참조)는, 막 두께가 비교적 크기 때문에, 폴리실리콘막 PS2로 이루어지는 상부 전극 UE는, 당해 연마 공정에 의해 층간 절연막 IL1로부터 노출되기 위해 충분한 막 두께를 갖고 있다. 따라서, 당해 연마 공정에 있어서, 상부 전극 UE가 층간 절연막 IL1로부터 노출되지 않고, 상부 전극 UE의 상면에 실리사이드층 S2가 형성되지 않는 것을 방지할 수 있다.
여기에서는, 상부 전극 UE는, 소자 분리 영역 EI의 바로 위에 있어서 소자 분리 영역 EI로부터 노출된다. 즉, 소자 분리 영역 EI의 바로 위의 상부 전극 UE의 상면에는 실리사이드층 S2가 형성되고, 당해 실리사이드층 S2에 대하여 콘택트 플러그 CP가 접속된다. 이에 반하여, 용량 소자 CE의 활성 영역, 즉 홈 D2가 배열되는 영역에서는, 반도체 기판 SB의 상면의 높이가 도 33을 이용하여 설명한 드라이 에칭 공정에 의해 낮아져 있는 점, 및 홈 D2에 매립된 상부 전극 UE의 상면에 작은 오목부가 형성되어 있음으로써, 당해 영역의 바로 위의 상부 전극 UE의 상면은, 층간 절연막 IL1에 의해 덮여 있다.
즉, 당해 영역의 바로 위에서는, 상부 전극 UE와 층간 절연막 IL2의 사이에 층간 절연막 IL1이 개재되어 있다. 즉, 도 13을 이용하여 설명한 연마 공정에서는, 당해 영역의 상부 전극 UE의 상면은 층간 절연막 IL1로부터 노출되지 않는다. 이로 인해, 당해 영역의 상부 전극 UE의 상면에는 실리사이드층 S2는 형성되지 않는다. 그러나, 홈 D2가 배열되는 영역의 바로 위에 있어서의 상부 전극 UE의 상면은, 콘택트 플러그 CP를 접속하는 개소가 아니기 때문에, 실리사이드층 S2는 형성되지 않아도 문제가 없다.
이상으로 설명한 바와 같이 메모리 게이트 전극 MG를 형성하기 위해 사용하는 폴리실리콘막 PS2(도 34 참조)의 막 두께를 크게 할 수 있는 경우 등에는, 폴리실리콘막 PS2에 의해 상부 전극 UE를 형성하여도, 홈 D2를 완전히 매립할 수 있어, 상부 전극 UE의 상면의 적어도 일부에 실리사이드층 S2를 형성할 수 있다. 따라서, 상부 전극 UE의 상면의 평탄성을 향상시킬 수 있다. 또한, 당해 오목부가 깊어짐으로써 당해 오목부 내에 잔사 또는 공극이 형성되는 것을 방지할 수 있다. 따라서, 상기 실시 형태 1과 거의 마찬가지의 효과를 얻을 수 있어, 반도체 장치의 신뢰성이 저하되는 것을 방지할 수 있다.
<변형예에 대하여>
도 37에, 본 실시 형태의 변형예로서, 용량 소자 CE의 평면 레이아웃을 나타낸다. 도 37에 도시한 레이아웃과, 도 16에 도시한 레이아웃은, 특히, 홈 D2가 배열되는 영역, 즉 용량 소자 CE의 활성 영역의 레이아웃이, 가로 방향(도면의 세로 방향)에 있어서, 상부 전극 UE의 폭보다도 큰 폭을 갖고 있는 점에 있다.
즉, 환 형상의 소자 분리 영역 EI로 둘러싸인 활성 영역의 일부 상면은 상부 전극 UE로부터 노출되어 있으며, 노출된 당해 활성 영역에 형성된 웰 WL3의 일부의 상면에, 하부 전극으로 급전하기 위한 콘택트 플러그 CP가 복수 접속되어 있다. 또한, 평면에서 볼 때, 환 형상의 소자 분리 영역 EI의 외측의 n+형 반도체 영역 DF의 상면에도, 하부 전극으로 급전하기 위한 복수의 콘택트 플러그 CP가 접속되어 있다.
이와 같이, 도 16에 도시한 레이아웃으로 한하지 않고, 도 37에 도시한 바와 같이, 환 형상의 소자 분리 영역 EI로 둘러싸인 활성 영역에 대하여 콘택트 플러그 CP를 접속하는 것도 가능하다. 이 레이아웃은, 상기 실시 형태 1 내지 3에 적용할 수도 있다. 이 레이아웃을 상기 실시 형태 3에 적용하는 경우에는, 환 형상의 소자 분리 영역 EI로 둘러싸인 활성 영역에의 콘택트 플러그 CP의 접속 영역을, 제1 상부 전극 UE1 및 제2 상부 전극 UE2(도 29 참조)의 어느 것에도 평면에서 볼 때 겹치지 않는 영역에 설치한다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
그 밖에, 실시 형태에 기재된 내용의 일부를 이하에 기재한다.
(1) (a) 주면을 따라 배열하는 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하는 공정,
(b) 상기 제2 영역의 상기 반도체 기판의 주면에 제1 홈을 형성하는 공정,
(c) 상기 제1 홈의 측벽 및 저면을 제1 절연막에 의해 덮는 공정,
(d) 상기 (c) 공정의 후, 상기 제1 영역 및 상기 제2 영역의 상기 반도체 기판의 주면 위에 제1 도체막을 형성함으로써, 상기 제1 홈 내에 상기 제1 절연막을 개재하여 상기 제1 도체막을 매립하는 공정,
(e) 상기 제1 도체막을 가공함으로써, 상기 제1 영역의 상기 반도체 기판의 주면 위의 상기 제1 도체막으로 이루어지는 제어 게이트 전극을 형성하는 공정,
(f) 상기 제어 게이트 전극의 측벽에, 내부에 전하 축적부를 갖는 제2 절연막을 개재하여 메모리 게이트 전극을 형성하는 공정,
(g) 상기 제1 도체막을 가공함으로써, 상기 제2 영역의 상기 제1 홈을 매립하는 상기 제1 도체막으로 이루어지는 제1 전극을 형성하는 공정,
(h) 상기 (f) 공정의 후, 상기 제1 영역의 상기 반도체 기판의 주면에 한 쌍의 제1 소스·드레인 영역을 형성하는 공정
을 갖고,
상기 제어 게이트 전극, 상기 메모리 게이트 전극 및 상기 한 쌍의 제1 소스·드레인 영역은, 불휘발성 메모리의 메모리 셀을 구성하고,
상기 제1 전극과, 상기 제1 전극 아래의 상기 반도체 기판은, 용량 소자를 구성하는, 반도체 장치의 제조 방법.
(2) 상기 (1)에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (c) 공정에서는, 상기 제1 홈의 상기 측벽 및 상기 저면을, 산화법에 의해 형성한 제1 절연막에 의해 덮는, 반도체 장치의 제조 방법.
(3) 상기 (1)에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (c) 공정에서는, 상기 제1 홈의 상기 측벽 및 상기 저면을, 퇴적법에 의해 형성한 제1 절연막에 의해 덮는, 반도체 장치의 제조 방법.
(4) 상기 (1)에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (c) 공정은,
(c1) 상기 제1 홈의 상기 측벽 및 상기 저면을 산화하여 제6 절연막을 형성하는 공정,
(c2) 상기 제1 홈의 상기 측벽 및 상기 저면 위에 제7 절연막을 퇴적함으로써, 상기 제1 홈의 상기 측벽 및 상기 저면을, 상기 제6 절연막 및 상기 제7 절연막으로 이루어지는 상기 제1 절연막에 의해 덮는 공정
을 포함하는, 반도체 장치의 제조 방법.
(5) 상기 (1)에 기재된 제조 방법에 있어서,
(b1) 상기 (b) 공정의 후, 상기 제1 홈 내에 제3 절연막을 매립하는 공정,
(b2) 상기 (c) 공정의 전에, 상기 제1 홈 내의 상기 제3 절연막을 등방성 에칭에 의해 제거하는 공정
을 더 갖는, 반도체 장치의 제조 방법.
CE: 용량 소자
CG: 제어 게이트 전극
CP: 콘택트 플러그
D1, D2: 홈
IL1 내지 IL3: 층간 절연막
MC: 메모리 셀
MG: 메모리 게이트 전극
ON: ONO막
Q1, Q2: MISFET
SB: 반도체 기판
S1, S2: 실리사이드층
UE: 상부 전극

Claims (20)

  1. (a) 주면을 따라 배열되는 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하는 공정,
    (b) 상기 제2 영역의 상기 반도체 기판의 주면에 제1 홈을 형성하는 공정,
    (c) 상기 제1 홈의 측벽 및 저면을 제1 절연막에 의해 덮는 공정,
    (d) 상기 (c) 공정의 후, 상기 제1 영역 및 상기 제2 영역의 상기 반도체 기판의 주면 위에 제1 도체막을 형성함으로써, 상기 제1 홈 내에 상기 제1 절연막을 개재하여 상기 제1 도체막을 매립하는 공정,
    (e) 상기 제1 영역의 상기 제1 도체막을 가공함으로써, 상기 제1 도체막으로 이루어지는 제어 게이트 전극을 형성하는 공정,
    (f) 상기 제어 게이트 전극의 측벽에, 내부에 전하 축적부를 갖는 제2 절연막을 개재하여 메모리 게이트 전극을 형성하는 공정,
    (g) 상기 제1 도체막을 가공함으로써, 상기 제2 영역의 상기 제1 홈을 매립하는 상기 제1 도체막으로 이루어지는 제1 전극을 형성하는 공정,
    (h) 상기 (f) 공정의 후, 상기 제1 영역의 상기 반도체 기판의 주면에 한 쌍의 제1 소스·드레인 영역을 형성하는 공정
    을 갖고,
    상기 제어 게이트 전극, 상기 메모리 게이트 전극 및 상기 한 쌍의 제1 소스·드레인 영역은, 불휘발성 메모리의 메모리 셀을 구성하고,
    상기 제1 전극과, 상기 제1 전극 아래의 상기 반도체 기판은, 용량 소자를 구성하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (f) 공정은,
    (f1) 상기 반도체 기판 위에, 상기 제2 절연막 및 제2 도체막을 순서대로 적층하는 공정,
    (f2) 상기 제2 절연막 및 상기 제2 도체막을 가공하고, 상기 제어 게이트 전극의 측벽에 상기 제2 절연막을 개재하여 상기 제2 절연막으로 이루어지는 상기 메모리 게이트 전극을 형성하는 공정
    을 포함하고,
    상기 제2 도체막의 막 두께는, 상기 제1 도체막의 막 두께보다도 작은, 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (b) 공정에서는, 상기 제1 영역의 상기 반도체 기판의 주면에 제2 홈을 형성하고, 상기 제2 영역의 상기 반도체 기판의 주면에 상기 제1 홈을 형성하고,
    (b1) 상기 (b) 공정의 후, 상기 제2 홈 내 및 상기 제1 홈 내의 각각에 제3 절연막을 매립함으로써 상기 제2 홈 내에, 상기 제3 절연막으로 이루어지는 소자 분리 영역을 형성하는 공정,
    (b2) 상기 (c) 공정 전에, 상기 제1 홈 내의 상기 제3 절연막을 이방성 에칭에 의해 에칭하는 공정
    을 더 갖는, 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 홈의 상기 측벽의 상단부의 코너부는, 상기 제2 홈의 측벽의 상단부의 코너부보다도 곡률 반경이 큰, 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 홈의 상기 저면의 단부의 코너부는, 상기 제2 홈의 저면의 단부의 코너부보다도 곡률 반경이 큰, 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 (b2) 공정에서는, 상기 제1 홈의 상기 저면에 접하는 상기 제3 절연막을 남기고,
    상기 (c) 공정에서는, 상기 제3 절연막으로부터 노출되는 상기 제1 홈의 상기 측벽을 덮는 제5 절연막을 형성하고, 상기 제5 절연막과 상기 제3 절연막을 포함하는 상기 제1 절연막에 의해, 상기 제1 홈의 상기 측벽 및 상기 저면을 덮는, 반도체 장치의 제조 방법.
  7. 제3항에 있어서,
    상기 (b2) 공정 후에 있어서, 상기 제1 홈에 인접하는 상기 반도체 기판의 상면의 위치는, 상기 제2 홈에 인접하는 상기 반도체 기판의 상면의 위치보다도 낮은, 반도체 장치의 제조 방법.
  8. 제3항에 있어서,
    상기 (b2) 공정의 후에 있어서, 상기 제1 홈의 상기 저면의 위치는, 상기 제2 홈의 저면의 위치보다도 낮은, 반도체 장치의 제조 방법.
  9. 제3항에 있어서,
    상기 (b) 공정에서는, 질화실리콘을 포함하는 제4 절연막을 마스크로서 사용하여 이방성 에칭을 행함으로써, 상기 제2 홈 및 상기 제1 홈을 형성하고,
    상기 (b2) 공정에서는, 이방성 에칭에 의해 상기 제2 영역의 상기 제4 절연막 및 상기 제3 절연막을 제거하는, 반도체 장치의 제조 방법.
  10. 제3항에 있어서,
    상기 (b) 공정에서는, 상기 반도체 기판 위에 형성되고, 질화실리콘을 포함하는 제4 절연막을 마스크로서 사용하여 이방성 에칭을 행함으로써, 상기 제2 홈 및 상기 제1 홈을 형성하고,
    상기 (b2) 공정에서는, 이방성 에칭에 의해 상기 제2 영역의 상기 제4 절연막 및 상기 제3 절연막을 제거하는, 반도체 장치의 제조 방법.
  11. 제3항에 있어서,
    상기 (b) 공정에서는, 상기 제1 영역의 상기 반도체 기판의 주면에 상기 제2 홈을 형성하고, 상기 제2 영역의 상기 반도체 기판의 주면에 상기 제2 홈 및 상기 제1 홈을 형성하고,
    상기 제1 홈의 바로 위에 있어서의 상기 제1 전극의 상면의 위치는, 상기 제2 영역의 상기 제2 홈 내의 상기 소자 분리 영역의 바로 위에 있어서의 상기 제1 전극의 상면의 위치보다도 낮은, 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    (i) 상기 반도체 기판 위에, 상기 제어 게이트 전극, 상기 메모리 게이트 전극 및 상기 제1 전극을 덮는 제1 층간 절연막을 형성하는 공정,
    (j) 상기 제1 층간 절연막의 상면을 연마하는 공정
    을 더 갖는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 (j) 공정에서는, 상기 제1 층간 절연막의 상면을 연마함으로써, 상기 소자 분리 영역의 바로 위에 있어서의 상기 제1 전극의 상면을 노출시키고,
    (k) 상기 (j) 공정의 후, 상기 제1 층간 절연막의 상면 및 상기 제1 전극의 상면을 덮는 제2 층간 절연막을 형성하는 공정을 더 갖고,
    상기 제1 홈의 바로 위에 있어서, 상기 제1 전극과 상기 제2 층간 절연막의 사이에는, 상기 제1 층간 절연막이 개재되어 있는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    (j1) 상기 (j) 공정의 후, 상기 (k) 공정의 전에, 상기 제1 층간 절연막으로부터 노출되는 상기 제1 전극의 상면에 실리사이드층을 형성하는 공정,
    (l) 상기 제2 층간 절연막을 관통하고, 상기 실리사이드층에 접속된 콘택트 플러그를 형성하는 공정
    을 더 갖는, 반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 (f) 공정은,
    (f1) 상기 제1 영역의 상기 반도체 기판 위 및 상기 제1 도체막 위에, 상기 제2 절연막 및 제2 도체막을 순서대로 적층하는 공정,
    (f2) 상기 제2 절연막 및 상기 제2 도체막을 가공함으로써, 상기 메모리 게이트 전극을 형성하고, 상기 제2 영역에서, 상기 제1 도체막 위에 상기 제2 절연막을 개재하여, 상기 제2 도체막으로 이루어지는 제2 전극을 형성하는 공정
    을 포함하고,
    상기 제1 전극과, 상기 제1 전극 아래의 상기 반도체 기판과, 상기 제2 전극은, 상기 용량 소자를 구성하는, 반도체 장치의 제조 방법.
  16. 제1항에 있어서,
    상기 반도체 기판의 주면에는, 상기 제1 영역 및 상기 제2 영역에 배열되는 제3 영역이 있으며,
    상기 (d) 공정에서는, 상기 제1 영역 내지 제3 영역에서의 상기 반도체 기판의 주면 위에 상기 제1 도체막을 형성하고,
    (e1) 상기 제3 영역의 상기 제1 도체막을 가공함으로써, 상기 제1 도체막으로 이루어지는 의사 게이트 전극을 형성하는 공정,
    (h1) 상기 (e1) 공정의 후, 상기 제3 영역의 상기 반도체 기판의 주면에 한 쌍의 제2 소스·드레인 영역을 형성하는 공정,
    (i) 상기 (h) 공정 및 상기 (h1) 공정의 후, 상기 반도체 기판 위에, 상기 제어 게이트 전극, 상기 메모리 게이트 전극, 상기 의사 게이트 전극 및 상기 제1 전극을 덮는 제1층간 절연막을 형성하는 공정,
    (j) 상기 제1 층간 절연막의 상면을 연마함으로써, 상기 의사 게이트 전극의 상면을 노출시키는 공정,
    (j1) 상기 (j) 공정의 후, 상기 의사 게이트 전극을 제거함으로써, 상기 제3 영역의 상기 제1 층간 절연막에 제3 홈을 형성한 후, 상기 제3 홈 내에 메탈 게이트 전극을 형성하는 공정
    을 더 갖고,
    상기 메탈 게이트 전극 및 상기 한 쌍의 제2 소스·드레인 영역은, 전계 효과 트랜지스터를 구성하는, 반도체 장치의 제조 방법.
  17. (a) 주면을 따라 배열되는 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하는 공정,
    (b) 상기 제2 영역의 상기 반도체 기판의 주면에 제1 홈을 형성하는 공정,
    (c) 상기 제1 홈 내에 제3 절연막을 매립하는 공정,
    (d) 상기 (c) 공정의 후, 상기 제1 영역 및 상기 제2 영역의 상기 반도체 기판의 주면 위에 제1 도체막을 형성하는 공정,
    (e) 상기 제1 도체막을 가공함으로써, 상기 제1 영역에서는, 상기 반도체 기판의 주면 위의 상기 제1 도체막으로 이루어지는 제어 게이트 전극을 형성하고, 상기 제2 영역에서는, 상기 제1 도체막을 제거해서 상기 제3 절연막을 노출시키는 공정,
    (f) 상기 제1 홈 내의 상기 제3 절연막을 제거하는 공정,
    (g) 상기 (f) 공정의 후, 상기 반도체 기판 위에, 내부에 전하 축적부를 갖는 제2 절연막 및 제2 도체막을 순서대로 적층함으로써, 상기 제1 홈 내를 상기 제2 절연막 및 상기 제2 도체막에 의해 매립하는 공정,
    (h) 상기 제2 절연막 및 상기 제2 도체막을 가공함으로써, 상기 제1 영역에서는, 상기 제어 게이트 전극의 측벽에 상기 제2 절연막을 개재하여 상기 제2 절연막으로 이루어지는 메모리 게이트 전극을 형성하고, 상기 제2 영역에서는, 상기 제2 절연막으로 이루어지는 제1 전극을 형성하는 공정,
    (i) 상기 (h) 공정의 후, 상기 제1 영역의 상기 반도체 기판의 주면에 한 쌍의 제1 소스·드레인 영역을 형성하는 공정
    을 갖고,
    상기 제어 게이트 전극, 상기 메모리 게이트 전극 및 상기 한 쌍의 제1 소스·드레인 영역은, 불휘발성 메모리의 메모리 셀을 구성하고,
    상기 제1 전극과, 상기 제1 전극 아래의 상기 반도체 기판은, 용량 소자를 구성하는, 반도체 장치의 제조 방법.
  18. 주면을 따라 배열되는 제1 영역 및 제2 영역을 갖는 반도체 기판과,
    상기 제1 영역에서 상기 반도체 기판 위에 형성된 제어 게이트 전극과,
    상기 제1 영역에서, 상기 제어 게이트 전극과 이웃하여 상기 반도체 기판 위에 형성된 메모리 게이트 전극과,
    상기 제어 게이트 전극과 상기 메모리 게이트 전극의 사이, 및 상기 반도체 기판과 상기 메모리 게이트 전극의 사이에 형성된, 내부에 전하 축적부를 갖는 제2 절연막과,
    상기 제1 영역의 상기 반도체 기판의 주면에 형성된 한 쌍의 소스·드레인 영역과,
    상기 제1 영역의 반도체 기판의 주면에 형성된 제2 홈 내에 매립된 소자 분리 영역과,
    상기 제2 영역의 반도체 기판의 주면에 형성된 제1 홈과,
    상기 반도체 기판 위에 형성되고, 상기 제1 홈을 매립하는 제1 전극과,
    상기 반도체 기판과 상기 제1 전극의 사이에 개재하는 제1 절연막
    을 갖고,
    상기 제어 게이트 전극, 상기 메모리 게이트 전극 및 상기 한 쌍의 소스·드레인 영역은, 불휘발성 메모리의 메모리 셀을 구성하고,
    상기 제1 전극과, 상기 제1 전극의 아래의 상기 반도체 기판은, 용량 소자를 구성하고,
    상기 제어 게이트 전극과 상기 제1 전극은, 동일층의 막으로 이루어지는, 반도체 장치.
  19. 제18항에 있어서,
    상기 메모리 게이트 전극의 게이트 길이는, 상기 제1 전극의 막 두께보다 작은, 반도체 장치.
  20. 제18항에 있어서,
    상기 제1 홈의 측벽의 상단부의 코너부는, 상기 제2 홈의 측벽의 상단부의 코너부보다도 곡률 반경이 크고,
    상기 제1 홈의 저면의 단부의 코너부는, 상기 제2 홈의 저면의 단부의 코너부보다도 곡률 반경이 큰, 반도체 장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6613183B2 (ja) * 2016-03-22 2019-11-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6787798B2 (ja) * 2017-01-19 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10608076B2 (en) * 2017-03-22 2020-03-31 Advanced Micro Devices, Inc. Oscillating capacitor architecture in polysilicon for improved capacitance
JP6885779B2 (ja) * 2017-04-28 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置
TWI691019B (zh) 2019-03-19 2020-04-11 華邦電子股份有限公司 快閃記憶體裝置及其製造方法
CN112133750B (zh) * 2019-06-25 2024-02-13 华润微电子（重庆）有限公司 深沟槽功率器件及其制备方法
TWI702715B (zh) * 2019-07-24 2020-08-21 漢薩科技股份有限公司 半導體元件及其製造方法
CN112530933B (zh) * 2019-09-18 2024-03-22 铠侠股份有限公司 半导体装置
CN112951771A (zh) * 2019-12-10 2021-06-11 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN114823897A (zh) * 2021-01-22 2022-07-29 联华电子股份有限公司 高压晶体管元件及其制作方法
US20230060819A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor memory structure and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085633A (ja) 1999-09-10 2001-03-30 Hitachi Ltd 容量構造を有する半導体装置、およびこの容量構造を用いたチャージポンプ回路、ならびにチャージポンプ回路を用いた半導体装置
JP2003309182A (ja) 2002-04-17 2003-10-31 Hitachi Ltd 半導体装置の製造方法及び半導体装置
JP2014154790A (ja) 2013-02-12 2014-08-25 Renesas Electronics Corp 半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3795366B2 (ja) * 2001-10-03 2006-07-12 プロモス テクノロジーズ インコーポレイテッド 記憶素子及びその製造方法
US6829127B1 (en) * 2003-03-05 2004-12-07 Altera Corporation High performance capacitor structure
JP2005353657A (ja) * 2004-06-08 2005-12-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006210512A (ja) * 2005-01-26 2006-08-10 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
US7365388B2 (en) * 2005-02-25 2008-04-29 Micron Technology, Inc. Embedded trap direct tunnel non-volatile memory
JP5376122B2 (ja) * 2006-11-14 2013-12-25 日本電気株式会社 半導体装置
JP2009088241A (ja) * 2007-09-28 2009-04-23 Renesas Technology Corp 半導体装置およびその製造方法
JP5129541B2 (ja) * 2007-10-15 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8391078B2 (en) * 2008-02-12 2013-03-05 Chip Memory Technology, Inc. Method and apparatus of operating a non-volatile DRAM
US8184472B2 (en) * 2009-03-13 2012-05-22 International Business Machines Corporation Split-gate DRAM with lateral control-gate MuGFET
JP5629120B2 (ja) 2010-04-26 2014-11-19 ルネサスエレクトロニクス株式会社 半導体装置
JP5707224B2 (ja) * 2011-05-20 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8709890B2 (en) * 2011-12-12 2014-04-29 International Business Machines Corporation Method and structure for forming ETSOI capacitors, diodes, resistors and back gate contacts
JP2013154790A (ja) 2012-01-31 2013-08-15 Daihatsu Motor Co Ltd ドアシール構造
JP5936959B2 (ja) * 2012-09-04 2016-06-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9520390B2 (en) * 2013-03-15 2016-12-13 Semiconductor Components Industries, Llc Electronic device including a capacitor structure and a process of forming the same
US8932925B1 (en) * 2013-08-22 2015-01-13 Freescale Semiconductor, Inc. Split-gate non-volatile memory (NVM) cell and device structure integration
JP6375181B2 (ja) * 2014-08-28 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085633A (ja) 1999-09-10 2001-03-30 Hitachi Ltd 容量構造を有する半導体装置、およびこの容量構造を用いたチャージポンプ回路、ならびにチャージポンプ回路を用いた半導体装置
JP2003309182A (ja) 2002-04-17 2003-10-31 Hitachi Ltd 半導体装置の製造方法及び半導体装置
JP2014154790A (ja) 2013-02-12 2014-08-25 Renesas Electronics Corp 半導体装置の製造方法

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