JP2016171140A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】MONOSメモリのメモリセルMCを構成する制御ゲート電極CGを形成するために半導体基板SB上に形成したポリシリコン膜を、容量素子CEの形成領域の半導体基板SBの主面に形成された溝D2内に埋め込むことで、溝D2内のポリシリコン膜を含む上部電極UEを形成する。
【選択図】図17
Description
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)と、容量素子とを備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、nチャネル型MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)を基本としたメモリセルをもとに説明を行う。
本実施の形態の半導体装置の製造方法を、図1〜図17を参照して説明する。
次に、不揮発性メモリの動作例について、図41を参照して説明する。
以下に、比較例の半導体装置、つまり、スプリットゲート型のMONOSメモリを有し、かつ、半導体基板の上面の溝内に、比較的薄い膜厚の上部電極を埋め込んだ容量素子を有する場合の半導体装置の問題点を説明し、本実施の形態の効果について説明する。ここでは図38〜40に、比較例の半導体装置の断面図を示す。
以下に、本実施の形態の半導体装置の第1変形例について、図18および図19を用いて説明する。図18および図19は、本実施の形態の第1変形例である半導体装置の製造方法を説明する断面図である。図18および図19では、図1〜図15および図17と同様に、メモリセル領域1A、周辺回路領域1Bおよび容量素子領域1Cの断面を示している。
以下に、本実施の形態の半導体装置の第2変形例について、図20を用いて説明する。図20は、本実施の形態の第2変形例である半導体装置の製造方法を説明する断面図である。図20では、図1〜図15および図17と同様に、メモリセル領域1A、周辺回路領域1Bおよび容量素子領域1Cの断面を示している。
以下に、本実施の形態の半導体装置の第3変形例について、図21を用いて説明する。図21は、本実施の形態の第3変形例である半導体装置の製造方法を説明する断面図である。図21では、図1〜図15および図17と同様に、メモリセル領域1A、周辺回路領域1Bおよび容量素子領域1Cの断面を示している。
以下に、本実施の形態の半導体装置の第4変形例について、図22を用いて説明する。図22は、本実施の形態の第4変形例である半導体装置の製造方法を説明する断面図である。図22では、図1〜図15および図17と同様に、メモリセル領域1A、周辺回路領域1Bおよび容量素子領域1Cの断面を示している。
以下に、実施の形態2の半導体装置の製造工程について、図23〜図27を用いて説明する。図23〜図27は、本実施の形態である半導体装置の製造方法を説明する断面図である。図23〜図27では、図1〜図15および図17と同様に、メモリセル領域1A、周辺回路領域1Bおよび容量素子領域1Cの断面を示している。
以下に、本実施の形態の半導体装置の変形例について、図28を用いて説明する。図28は、本実施の形態の変形例である半導体装置の製造方法を説明する断面図である。図28では、図27と同様に、メモリセル領域1A、周辺回路領域1Bおよび容量素子領域1Cの断面を示している。
以下に、実施の形態3の半導体装置の製造工程について、図29および図30を用いて説明する。図29は、本実施の形態である半導体装置の製造方法を説明する平面レイアウトである。図30は、本実施の形態である半導体装置の製造方法を説明する断面図であって、図30のうち容量素子領域1Cには、図29のB−B線における断面図を示している。図30では、図1〜図15および図17と同様に、メモリセル領域1A、周辺回路領域1Bおよび容量素子領域1Cの断面を示している。
以下に、実施の形態4の半導体装置の製造工程について、図31〜図36を用いて説明する。図31〜図36は、本実施の形態である半導体装置の製造方法を説明する断面図である。図31〜図36では、図1〜図15および図17と同様に、メモリセル領域1A、周辺回路領域1Bおよび容量素子領域1Cの断面を示している。
図37に、本実施の形態の変形例として、容量素子CEの平面レイアウトを示す。図37に示すレイアウトと、図16に示したレイアウトとでは、特に、溝D2が並ぶ領域、つまり容量素子CEの活性領域のレイアウトが、横方向(図の縦方向)において、上部電極UEの幅よりも大きい幅を有している点にある。
(b)前記第2領域の前記半導体基板の主面に第1溝を形成する工程、
(c)前記第1溝の側壁および底面を第1絶縁膜により覆う工程、
(d)前記(c)工程の後、前記第1領域および前記第2領域の前記半導体基板の主面上に第1導体膜を形成することで、前記第1溝内に前記第1絶縁膜を介して前記第1導体膜を埋め込む工程、
(e)前記第1導体膜を加工することで、前記第1領域の前記半導体基板の主面上の前記第1導体膜からなる制御ゲート電極を形成する工程、
(f)前記制御ゲート電極の側壁に、内部に電荷蓄積部を有する第2絶縁膜を介してメモリゲート電極を形成する工程、
(g)前記第1導体膜を加工することで、前記第2領域の前記第1溝を埋め込む前記第1導体膜からなる第1電極を形成する工程、
(h)前記(f)工程の後、前記第1領域の前記半導体基板の主面に一対の第1ソース・ドレイン領域を形成する工程、
を有し、
前記制御ゲート電極、前記メモリゲート電極および前記一対の第1ソース・ドレイン領域は、不揮発性メモリのメモリセルを構成し、
前記第1電極と、前記第1電極の下の前記半導体基板とは、容量素子を構成する、半導体装置の製造方法。
前記(c)工程では、前記第1溝の前記側壁および前記底面を、酸化法により形成した第1絶縁膜により覆う、半導体装置の製造方法。
前記(c)工程では、前記第1溝の前記側壁および前記底面を、堆積法により形成した第1絶縁膜により覆う、半導体装置の製造方法。
前記(c)工程は、
(c1)前記第1溝の前記側壁および前記底面を酸化して第6絶縁膜を形成する工程、
(c2)前記第1溝の前記側壁および前記底面上に第7絶縁膜を堆積することで、前記第1溝の前記側壁および前記底面を、前記第6絶縁膜および前記第7絶縁膜からなる前記第1絶縁膜により覆う工程、
を含む、半導体装置の製造方法。
(b1)前記(b)工程の後、前記第1溝内に第3絶縁膜を埋め込む工程、
(b2)前記(c)工程の前に、前記第1溝内の前記第3絶縁膜を等方性エッチングにより除去する工程、
をさらに有する、半導体装置の製造方法。
CG 制御ゲート電極
CP コンタクトプラグ
D1、D2 溝
IL1〜IL3 層間絶縁膜
MC メモリセル
MG メモリゲート電極
ON ONO膜
Q1、Q2 MISFET
SB 半導体基板
S1、S2 シリサイド層
UE 上部電極
Claims (20)
- (a)主面に沿って並ぶ第1領域および第2領域を有する半導体基板を用意する工程、
(b)前記第2領域の前記半導体基板の主面に第1溝を形成する工程、
(c)前記第1溝の側壁および底面を第1絶縁膜により覆う工程、
(d)前記(c)工程の後、前記第1領域および前記第2領域の前記半導体基板の主面上に第1導体膜を形成することで、前記第1溝内に前記第1絶縁膜を介して前記第1導体膜を埋め込む工程、
(e)前記第1領域の前記第1導体膜を加工することで、前記第1導体膜からなる制御ゲート電極を形成する工程、
(f)前記制御ゲート電極の側壁に、内部に電荷蓄積部を有する第2絶縁膜を介してメモリゲート電極を形成する工程、
(g)前記第1導体膜を加工することで、前記第2領域の前記第1溝を埋め込む前記第1導体膜からなる第1電極を形成する工程、
(h)前記(f)工程の後、前記第1領域の前記半導体基板の主面に一対の第1ソース・ドレイン領域を形成する工程、
を有し、
前記制御ゲート電極、前記メモリゲート電極および前記一対の第1ソース・ドレイン領域は、不揮発性メモリのメモリセルを構成し、
前記第1電極と、前記第1電極の下の前記半導体基板とは、容量素子を構成する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(f)工程は、
(f1)前記半導体基板上に、前記第2絶縁膜および第2導体膜を順に積層する工程、
(f2)前記第2絶縁膜および前記第2導体膜を加工して、前記制御ゲート電極の側壁に前記第2絶縁膜を介して前記第2絶縁膜からなる前記メモリゲート電極を形成する工程、
を含み、
前記第2導体膜の膜厚は、前記第1導体膜の膜厚よりも小さい、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(b)工程では、前記第1領域の前記半導体基板の主面に第2溝を形成し、前記第2領域の前記半導体基板の主面に前記第1溝を形成し、
(b1)前記(b)工程の後、前記第2溝内および前記第1溝内のそれぞれに第3絶縁膜を埋め込むことで、前記第2溝内に、前記第3絶縁膜からなる素子分離領域を形成する工程、
(b2)前記(c)工程の前に、前記第1溝内の前記第3絶縁膜を異方性エッチングによりエッチングする工程、
をさらに有する、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記第1溝の前記側壁の上端の角部は、前記第2溝の側壁の上端の角部よりも曲率半径が大きい、半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記第1溝の前記底面の端部の角部は、前記第2溝の底面の端部の角部よりも曲率半径が大きい、半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記(b2)工程では、前記第1溝の前記底面に接する前記第3絶縁膜を残し、
前記(c)工程では、前記第3絶縁膜から露出する前記第1溝の前記側壁を覆う第5絶縁膜を形成し、前記第5絶縁膜と前記第3絶縁膜とを含む前記第1絶縁膜により、前記第1溝の前記側壁および前記底面を覆う、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記(b2)工程の後において、前記第1溝に隣接する前記半導体基板の上面の位置は、前記第2溝に隣接する前記半導体基板の上面の位置よりも低い、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記(b2)工程の後において、前記第1溝の前記底面の位置は、前記第2溝の底面の位置よりも低い、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記(b)工程では、窒化シリコンを含む第4絶縁膜をマスクとして用いて異方性エッチングを行うことで、前記第2溝および前記第1溝を形成し、
前記(b2)工程では、異方性エッチングにより前記第2領域の前記第4絶縁膜および前記第3絶縁膜を除去する、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記(b)工程では、前記半導体基板上に形成され、窒化シリコンを含む第4絶縁膜をマスクとして用いて異方性エッチングを行うことで、前記第2溝および前記第1溝を形成し、
前記(b2)工程では、異方性エッチングにより前記第2領域の前記第4絶縁膜および前記第3絶縁膜を除去する、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記(b)工程では、前記第1領域の前記半導体基板の主面に前記第2溝を形成し、前記第2領域の前記半導体基板の主面に前記第2溝および前記第1溝を形成し、
前記第1溝の直上における前記第1電極の上面の位置は、前記第2領域の前記第2溝内の前記素子分離領域の直上における前記第1電極の上面の位置よりも低い、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
(i)前記半導体基板上に、前記制御ゲート電極、前記メモリゲート電極および前記第1電極を覆う第1層間絶縁膜を形成する工程、
(j)前記第1層間絶縁膜の上面を研磨する工程、
をさらに有する、半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記(j)工程では、前記第1層間絶縁膜の上面を研磨することで、前記素子分離領域の直上における前記第1電極の上面を露出させ、
(k)前記(j)工程の後、前記第1層間絶縁膜の上面および前記第1電極の上面を覆う第2層間絶縁膜を形成する工程をさらに有し、
前記第1溝の直上において、前記第1電極と前記第2層間絶縁膜との間には、前記第1層間絶縁膜が介在している、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
(j1)前記(j)工程の後、前記(k)工程の前に、前記第1層間絶縁膜から露出する前記第1電極の上面にシリサイド層を形成する工程、
(l)前記第2層間絶縁膜を貫通し、前記シリサイド層に接続されたコンタクトプラグを形成する工程、
をさらに有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(f)工程は、
(f1)前記第1領域の前記半導体基板上および前記第1導体膜上に、前記第2絶縁膜および第2導体膜を順に積層する工程、
(f2)前記第2絶縁膜および前記第2導体膜を加工することで、前記メモリゲート電極を形成し、前記第2領域において、前記第1導体膜上に前記第2絶縁膜を介して、前記第2導体膜からなる第2電極を形成する工程、
を含み、
前記第1電極と、前記第1電極の下の前記半導体基板と、前記第2電極とは、前記容量素子を構成する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記半導体基板の主面には、前記第1領域および前記第2領域に並ぶ第3領域があり、
前記(d)工程では、前記第1領域〜第3領域における前記半導体基板の主面上に前記第1導体膜を形成し、
(e1)前記第3領域の前記第1導体膜を加工することで、前記第1導体膜からなる擬似ゲート電極を形成する工程、
(h1)前記(e1)工程の後、前記第3領域の前記半導体基板の主面に一対の第2ソース・ドレイン領域を形成する工程、
(i)前記(h)工程および前記(h1)工程の後、前記半導体基板上に、前記制御ゲート電極、前記メモリゲート電極、前記擬似ゲート電極および前記第1電極を覆う第1層間絶縁膜を形成する工程、
(j)前記第1層間絶縁膜の上面を研磨することで、前記擬似ゲート電極の上面を露出させる工程、
(j1)前記(j)工程の後、前記擬似ゲート電極を除去することで、前記第3領域の前記第1層間絶縁膜に第3溝を形成した後、前記第3溝内にメタルゲート電極を形成する工程、
をさらに有し、
前記メタルゲート電極および前記一対の第2ソース・ドレイン領域は、電界効果トランジスタを構成する、半導体装置の製造方法。 - (a)主面に沿って並ぶ第1領域および第2領域を有する半導体基板を用意する工程、
(b)前記第2領域の前記半導体基板の主面に第1溝を形成する工程、
(c)前記第1溝内に第3絶縁膜を埋め込む工程、
(d)前記(c)工程の後、前記第1領域および前記第2領域の前記半導体基板の主面上に第1導体膜を形成する工程、
(e)前記第1導体膜を加工することで、前記第1領域では、前記半導体基板の主面上の前記第1導体膜からなる制御ゲート電極を形成し、前記第2領域では、前記第1導体膜を除去して前記第3絶縁膜を露出させる工程、
(f)前記第1溝内の前記第3絶縁膜を除去する工程、
(g)前記(f)工程の後、前記半導体基板上に、内部に電荷蓄積部を有する第2絶縁膜および第2導体膜を順に積層することで、前記第1溝内を前記第2絶縁膜および前記第2導体膜により埋め込む工程、
(h)前記第2絶縁膜および前記第2導体膜を加工することで、前記第1領域では、前記制御ゲート電極の側壁に前記第2絶縁膜を介して前記第2絶縁膜からなるメモリゲート電極を形成し、前記第2領域では、前記第2絶縁膜からなる第1電極を形成する工程、
(i)前記(h)工程の後、前記第1領域の前記半導体基板の主面に一対の第1ソース・ドレイン領域を形成する工程、
を有し、
前記制御ゲート電極、前記メモリゲート電極および前記一対の第1ソース・ドレイン領域は、不揮発性メモリのメモリセルを構成し、
前記第1電極と、前記第1電極の下の前記半導体基板とは、容量素子を構成する、半導体装置の製造方法。 - 主面に沿って並ぶ第1領域および第2領域を有する半導体基板と、
前記第1領域において前記半導体基板上に形成された制御ゲート電極と、
前記第1領域において、前記制御ゲート電極と隣り合って前記半導体基板上に形成されたメモリゲート電極と、
前記制御ゲート電極と前記メモリゲート電極との間、および、前記半導体基板と前記メモリゲート電極との間に形成された、内部に電荷蓄積部を有する第2絶縁膜と、
前記第1領域の前記半導体基板の主面に形成された一対のソース・ドレイン領域と、
前記第1領域の半導体基板の主面に形成された第2溝内に埋め込まれた素子分離領域と、
前記第2領域の半導体基板の主面に形成された第1溝と、
前記半導体基板上に形成され、前記第1溝を埋込む第1電極と、
前記半導体基板と前記第1電極との間に介在する第1絶縁膜と、
を有し、
前記制御ゲート電極、前記メモリゲート電極および前記一対のソース・ドレイン領域は、不揮発性メモリのメモリセルを構成し、
前記第1電極と、前記第1電極の下の前記半導体基板とは、容量素子を構成し、
前記制御ゲート電極と前記第1電極とは、同層の膜からなる、半導体装置。 - 請求項18記載の半導体装置において、
前記メモリゲート電極のゲート長は、前記第1電極の膜厚より小さい、半導体装置。 - 請求項18記載の半導体装置において、
前記第1溝の側壁の上端の角部は、前記第2溝の側壁の上端の角部よりも曲率半径が大きく、
前記第1溝の底面の端部の角部は、前記第2溝の底面の端部の角部よりも曲率半径が大きい、半導体装置。
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