JP2001085633A - 容量構造を有する半導体装置、およびこの容量構造を用いたチャージポンプ回路、ならびにチャージポンプ回路を用いた半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 大きな容量を小さな面積で構成し、この容量
を用いたチャージポンプ回路の低面積化、あるいは同一
面積下での供給能力の上昇を実現することができる容量
構造、およびこの容量構造を用いたチャージポンプ回
路、ならびにチャージポンプ回路を用いた半導体装置を
提供する。 【解決手段】 多値のフラッシュメモリであって、この
フラッシュメモリを構成するチャージポンプ回路の容量
構造は、不揮発性メモリセルのフローティングゲートと
同層のファーストゲートＦＧと、コントロールゲートと
同層のセカンドゲートＳＧとの間に絶縁膜を挟んで形成
された容量Ｃ１と、ファーストゲートＦＧとウェル領域
ｎｗｅｌｌとの間に絶縁膜を挟んで形成された容量Ｃ２
とからなり、セカンドゲートＳＧとウェル領域ｎｗｅｌ
ｌとが同電位とされ、容量Ｃ１と容量Ｃ２とが並列接続
され、縦に２個つなげた構造で構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、容量構造の技術に
関し、たとえばデジタルスティルカメラやＰＣカード、
携帯型電子機器を始めとする不揮発性メモリを利用する
分野において、不揮発性メモリのフローティングゲート
と同層のファーストゲート、コントロールゲートと同層
のセカンドゲートを流用した容量構造、およびこの容量
構造を用いたチャージポンプ回路、ならびにチャージポ
ンプ回路を用いた半導体装置に適用して有効な技術に関
する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、デジタルスティルカメラやＰＣカード、携帯型電子
機器などの不揮発性メモリを用いた半導体装置において
は、不揮発性メモリと、その周辺回路などから構成され
ている。不揮発性メモリには、基板上に積層されたフロ
ーティングゲート、コントロールゲートなどが設けられ
ている。すなわち、フローティングゲートを用いた不揮
発性メモリにはファーストゲートおよびセカンドゲート
が存在する。

【０００３】このような不揮発性メモリを用いた半導体
装置においては、不揮発性メモリおよびその周辺回路を
動作するための各種電源が内部電源電圧発生回路により
発生され、特に外部電源より高電圧の昇圧電源はチャー
ジポンプ回路などを用いて生成される。このチャージポ
ンプ回路では、セカンドゲートとチャネルとの間に絶縁
膜を挟んで形成された容量を使用している。

【０００４】なお、このような半導体装置のチャージポ
ンプ回路に関する技術としては、たとえば１９９４年１
１月５日、株式会社培風館発行の「アドバンスト エレ
クトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ６９〜Ｐ７１
に記載される技術などが挙げられる。

【０００５】

【発明が解決しようとする課題】ところで、前記のよう
な半導体装置のチャージポンプ回路の技術について、本
発明者が検討した結果、以下のようなことが明らかとな
った。すなわち、セカンドゲートとチャネルとの間に絶
縁膜を挟んで容量を形成する場合に、高電圧・高供給能
力の電源系回路を構成するためには大きな容量が必要で
あり、それに伴って多大な面積が必要となることが考え
られる。

【０００６】そこで、本発明の目的は、大きな容量を小
さな面積で構成し、この容量を用いたチャージポンプ回
路の低面積化、あるいは同一面積下での供給能力の上昇
を実現することができる容量構造、およびこの容量構造
を用いたチャージポンプ回路、ならびにチャージポンプ
回路を用いた半導体装置を提供するものである。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００９】すなわち、本発明による容量構造は、不揮
発性メモリのフローティングゲートと同層のファースト
ゲートと、コントロールゲートと同層のセカンドゲート
との間に絶縁膜を挟んで形成された第１の容量と、ファ
ーストゲートとウェル領域との間に絶縁膜を挟んで形成
された第２の容量とからなり、セカンドゲートとウェル
領域とは同電位とされ、第１の容量と第２の容量とは並
列に接続されて構成されるものである。

【００１０】この構成において、並列接続された第１の
容量と第２の容量とにおけるファーストゲートの電荷の
取り出し口は、ファーストゲートとセカンドゲートとを
接続するコンタクトで導通されて形成されており、また
第２の容量は、チャネルの形成による容量値の変化を抑
制するために、ｎ型のウェル領域内にｎ⁺ 型の拡散層が
形成されて常に導通されているものである。

【００１１】また、本発明によるチャージポンプ回路
は、前記容量構造を用い、第１の容量と第２の容量との
並列接続構造が複数段に縦続接続され、所定の電位に昇
圧されて構成されるものである。

【００１２】さらに、本発明による半導体装置は、前記
チャージポンプ回路と、このチャージポンプ回路により
昇圧された電圧で動作する不揮発性メモリ、およびその
周辺回路などからなるものである。

【００１３】よって、前記容量構造、チャージポンプ回
路、半導体装置によれば、プロセスとして、ファースト
ゲート−セカンドゲート間のコンタクトプロセスの導入
によってファーストゲートとセカンドゲートとの接続を
取ることができるので、小さな面積で大きな容量を構成
することができる。また、回路として、不揮発性メモリ
構造を使用した容量をチャージポンプ回路に用いること
により、面積を半分にすることができる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態である半導体装置を示す機能ブロック図、図２は本実
施の形態の半導体装置において、メモリマットを示す構
成図、図３はメモリセルを示す断面図、図４はメモリセ
ルのブロックを示す回路図、図５は直接Ｘ系回路を示す
回路図、図６はメモリセルへの印加電圧を示す説明図、
図７は直接Ｘ系回路の印加電圧構成を示すブロック図、
図８は容量構造を示すレイアウト図、図９は図８の切断
線おける断面図、図１０，図１１は昇圧回路を示す回路
図、図１２〜図１５はチャージポンプ回路を示す回路
図、図１６は本実施の形態の半導体装置を用いたシステ
ムを示す概略機能ブロック図である。

【００１５】まず、図１により、本実施の形態の半導体
装置の構成の一例を説明する。本実施の形態の半導体装
置は、たとえば多値のフラッシュＥＥＰＲＯＭ（フラッ
シュメモリ）とされ、２つのメモリマットＭＡＴＵ，Ｍ
ＡＴＤからなるメモリアレイ１と、メインデコーダ／ゲ
ートデコーダ２、サブデコーダ３、センスラッチ回路４
およびデータラッチ回路５などからなる直接周辺回路
と、制御信号入力バッファ６、データ入出力制御回路
７、レディ／ビジィ回路８、入出力バッファ９、アドレ
スカウンタ１０、救済系回路１１、アドレスジェネレー
タ１２、冗長ヒューズ／トリミングヒューズ回路１３、
システムクロック回路１４、ステイタスレジスタ／テス
ト系回路１５、メインアンプ１６、入力データ演算回路
１７、コマンドデコーダ１８、ＲＯＭ制御系回路１９、
ＲＯＭ２０、ＲＯＭデコーダ２１、書き込み・消去判定
回路２２、直接系制御回路２３、電源制御回路２４、電
源切り替え回路２５、チャージポンプ／降圧系回路２６
および基準電源回路２７などからなる間接周辺回路から
構成され、公知の半導体製造技術によって同一の半導体
チップ上に形成されている。

【００１６】このフラッシュメモリにおいて、メモリア
レイ１には、各メモリマットＭＡＴＵ，ＭＡＴＤに対応
してそれぞれＸ系のメインデコーダ／ゲートデコーダ２
およびサブデコーダ３が設けられ、これらのデコード結
果に従って各メモリマットＭＡＴＵ，ＭＡＴＤ内のワー
ド線ＷＬを選択する。この例では、サブデコーダ３が各
メモリマットＭＡＴＵ，ＭＡＴＤの両側および中央に配
置されている。また、Ｙ系にもアドレスデコーダが設け
られ、このアドレスデコーダのデコード結果に従って各
メモリマットＭＡＴＵ，ＭＡＴＤ内のビット線ＢＬを選
択する。書き込み・消去／読み出しに際して、外部から
入力された書き込み・消去データは入力データ演算回路
１７により２ビット毎に４値データに変換し、書き込み
・消去データや読み出しデータはセンスラッチ回路４、
データラッチ回路５にそれぞれ保持される。

【００１７】このフラッシュメモリでは、制御信号入力
バッファ６が外部から入力される制御信号を取り込んで
内部の所定の回路に供給する。データ入出力制御回路７
は、入出力バッファ９を制御する。入出力バッファ９
は、外部から入力されたアドレス信号や書き込みデータ
およびコマンドを取り込んで内部の所定の回路に供給す
るとともに読み出しデータを外部へ出力する。このフラ
ッシュメモリは、アドレス信号と書き込みデータおよび
コマンド入力とで外部端子Ｉ／Ｏを共用している。その
ため、入出力バッファ９は、制御信号入力バッファ６か
らの制御信号に従って、これらの入力信号を区分して取
り込み、所定の内部回路に供給する。

【００１８】アドレスの制御系回路は、外部から入力さ
れるアドレス信号を取り込んでカウントアップするアド
レスカウンタ１０や、データ転送時にＹアドレスを自動
的に更新したり、データ消去時などに自動的にＸアドレ
スを発生するアドレスジェネレータ１２、入力アドレス
と不良アドレスとを比較してアドレスが一致したときに
選択メモリの行または列を切り替える救済系回路１１な
どからなる。救済系回路１１、冗長ヒューズ／トリミン
グヒューズ回路１３はメモリアレイ１内に不良ビットが
あった場合に予備メモリと置き換える。

【００１９】システムクロック回路１４は、内部の動作
に必要なタイミングクロックを形成して各内部回路に供
給する。ステイタスレジスタ／テスト系回路１５は、メ
モリ内部の状態を反映するとともに外部に対して外部か
らアクセスが可能か否かを示すレディ／ビジィ信号Ｒ／
Ｂを形成してレディ／ビジィ回路８から出力したり、内
部回路をテストする。メインアンプ１６は、メモリアレ
イ１から読み出された信号を増幅する。

【００２０】このフラッシュメモリには、特に制限され
ないが、外部のＣＰＵなどから与えられるコマンドをデ
コードするコマンドデコーダ１８と、このコマンドデコ
ーダ１８のデコード結果に基づいてこのコマンドに対応
した処理を実行すべく各内部回路に対する制御信号を順
次形成して出力するＲＯＭ制御系回路１９、ＲＯＭ２
０、ＲＯＭデコーダ２１とを備えており、コマンドが与
えられるとそれを解読して自動的に対応する処理を実行
する。このＲＯＭ制御系回路１９は、たとえばマイクロ
プログラム方式のＣＰＵの制御部と同様に、コマンド
（命令）を実行するのに必要な一連のマイクロ命令群が
格納されたＲＯＭ２０に接続され、コマンドデコーダ１
８がコマンドに対応したマイクロ命令群の先頭アドレス
を生成してＲＯＭデコーダ２１に与えることにより、マ
イクロプログラムが起動されるように構成されている。

【００２１】このフラッシュメモリでは、書き込み・消
去判定回路２２により、書き込み時や消去時にセンスラ
ッチ回路４のデータに基づいて書き込みまたは消去が終
了したか判定してＲＯＭ制御系回路１９に知らせ、書き
込みシーケンスまたは消去シーケンスを終了させる。直
接系制御回路２３により、書き込み時や消去時、さらに
読み出し時に、メモリアレイ１のメインデコーダ／ゲー
トデコーダ２、サブデコーダ３、センスラッチ回路４お
よびデータラッチ回路５などからなる直接周辺回路が制
御される。

【００２２】また、電源の制御系回路は、基板電位など
の基準となる電圧を発生する基準電源回路２７や、外部
から供給される電源電圧に基づいて書き込み電圧、消去
電圧、読み出し電圧、ベリファイ電圧などのチップ内部
で必要とされる電圧を発生するチャージポンプ／降圧系
回路２６、メモリの動作状態に応じてこれらの電圧の中
から所望の電圧を選択してメモリアレイ１に供給する電
源切り替え回路２５、これらの回路を制御する電源制御
回路２４などからなる。このチャージポンプ／降圧系回
路２６のチャージポンプ回路の部分について、詳細は後
述する。

【００２３】このフラッシュメモリに入力される制御信
号としては、外部のＣＰＵなどから制御信号入力バッフ
ァ６に、たとえばチップイネーブル信号ＣＥＢ、ライト
イネーブル信号ＷＥＢ、リセット信号ＲＥＳＢ、コマン
ドイネーブル信号ＣＥＤ、アウトプットイネーブル信号
ＯＥＢなどが入力される。また、システムクロック信号
ＳＣはデータ入出力制御回路７に入力される。なお、多
値のフラッシュメモリを制御する外部の装置としては、
アドレス生成機能とコマンド生成機能を備えていればよ
いので、汎用マイクロコンピュータＬＳＩを用いること
ができる。

【００２４】続いて、図２によりメモリマットの構成、
図３によりメモリセルの断面（断面表記省略）、図４に
よりメモリセルの接続の一例をそれぞれ説明する。

【００２５】図２のように、メモリマットＭＡＴ（Ｕ，
Ｄ）は、複数のブロックＢｌｏｃｋに分割され、各ブロ
ックＢｌｏｃｋ内には不揮発性のメモリセルＭＣが各ワ
ード線ＷＬと各ビット線ＢＬとの交点に格子状に配置さ
れている。このメモリマットＭＡＴのＸ方向、両側には
サブデコーダ３が千鳥配置され、偶数番目のワード線Ｗ
Ｌは左側のサブデコーダ３に、奇数番目のワード線ＷＬ
は右側のサブデコーダ３にそれぞれ接続されて駆動され
る。また、メモリマットＭＡＴのＹ方向、下側にはセン
スラッチ回路４が配置され、ビット線ＢＬに接続されて
メモリセルＭＣのデータを検知・増幅する。

【００２６】図３のように、不揮発性のメモリセルＭＣ
は、ｐ型の基板３１にｎ型の拡散層３２が形成され、こ
の表面上に絶縁膜を挟んでフローティングゲート３３、
コントロールゲート３４がそれぞれ積層されて構成され
ている。コントロールゲート３４はワード線ＷＬに接続
されて書き込み電圧などが伝えられる。フローティング
ゲート３３は絶縁膜に囲まれた導体であり、ここに電荷
が保持される。

【００２７】図４のように、メモリセルＭＣの接続例に
は、(a) ＮＯＲ型、(b) ＮＡＮＤ型、(c) ＡＮＤ型など
がある。(a) ＮＯＲ型の各メモリセルＭＣは、ゲートが
ワード線ＷＬに接続され、ドレイン、ソースがそれぞれ
ビット線ＢＬ、接地電位に並列的に接続されている。ま
た、各メモリセルＭＣの基板には基板電位Ｖｂｂが印加
される。(b) ＮＡＮＤ型の各メモリセルＭＣは、ゲート
がワード線ＷＬに接続され、ドレイン、ソースがそれぞ
れ隣接するメモリセルＭＣのソース、ドレインに直列的
に接続され、その両端に選択ＭＯＳトランジスタが接続
され、一方はビット線ＢＬに、他方は接地電位にそれぞ
れ接続されている。(c) ＡＮＤ型の各メモリセルＭＣ
は、ゲートがワード線ＷＬに接続され、ドレイン、ソー
スがそれぞれ並列的に接続され、その両端に選択ＭＯＳ
トランジスタが接続され、一方はビット線ＢＬに、他方
は接地電位にそれぞれ接続されている。

【００２８】続いて、図５により直接Ｘ系回路の接続、
図６によりメモリセルＭＣへの印加電圧、図７により直
接Ｘ系回路の印加電圧構成の一例をそれぞれ説明する。

【００２９】図５においては、前記図４(c) のＡＮＤ型
の例を示している。各メモリセルＭＣのゲートが接続さ
れるワード線ＷＬはサブデコーダ３により駆動され、さ
らにこのサブデコーダ３はメインデコーダ／ゲートデコ
ーダ２により駆動され、これらの各デコーダ２，３はＣ
ＭＯＳ型ドライバ回路構成となっている。選択ＭＯＳト
ランジスタの選択制御線ＳｉＳ，ＳｉＤはメインデコー
ダにより駆動される。また、選択ＭＯＳトランジスタが
接続されるビット線ＢＬは、一方がセンスラッチ回路４
に接続され、他方がショートＭＯＳトランジスタに接続
され、このショートＭＯＳトランジスタもメインデコー
ダにより駆動される。この駆動のための正電圧および負
電圧は別個に供給され、正電圧（ＶＰ）は主に書き込み
電圧、読み出し電圧などである。

【００３０】図６のように、メモリセルＭＣに対する読
み出し（ｒｅａｄ）、消去（ｅｒａｓｅ）、書き込み
（ｐｒｏｇｒａｍ）時には、選択、非選択の各メモリセ
ルＭＣにゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、ソース電
圧Ｖｓ、基板電圧Ｖｂｂが印加される。たとえば、読み
出し時において、選択メモリセルにはゲート電圧Ｖｇと
してＶＲＷｉ、ドレイン電圧Ｖｄとして１Ｖ、ソース電
圧Ｖｓ、基板電圧Ｖｂｂとして０Ｖをそれぞれ印加し、
一方、非選択メモリセルにはゲート電圧Ｖｇとして０Ｖ
（選択ブロック）／０Ｖ（非選択ブロック）、ドレイン
電圧Ｖｄとして１Ｖ／ｏｐｅｎ、ソース電圧Ｖｓとして
０Ｖ／ｏｐｅｎ、基板電圧Ｖｂｂとして０Ｖをそれぞれ
印加して読み出し動作を行う。消去時、書き込み時にお
いても、図６のように各電圧をそれぞれ印加して消去動
作、書き込み動作を行う。

【００３１】図７において、直接Ｘ系回路の印加電圧構
成において、正電圧（ＶＰ）はオペアンプ４１を使用
し、リファレンスとなる電圧を用いて読み出し電圧とし
て切り替え回路４２に出力される。この切り替え回路４
２では、読み出し電圧と書き込み電圧のような高電圧を
切り替えるために、パスの制御が行われる。なお、リフ
ァレンス電圧は、異なる電圧値ＵＲＥＦ（ＵＲＷ０〜Ｕ
ＲＷｉ）の中から切り替えスイッチ４３により選択され
る。

【００３２】続いて、図８により本発明の特徴となる容
量構造のレイアウト、図９により容量構造の断面（断面
表記省略）の一例をそれぞれ説明する。図９(a) は図８
のａ−ｂ切断線、図９(b) はｃ−ｄ切断線における断面
をそれぞれ示す。

【００３３】図８および図９のように、容量構造は、前
記図３で説明した不揮発性のメモリセルのフローティン
グゲート３３と同層のファーストゲートＦＧと、コント
ロールゲート３４と同層のセカンドゲートＳＧとの間に
絶縁膜を挟んで形成された容量Ｃ１と、ファーストゲー
トＦＧとウェル領域ｎｗｅｌｌとの間に絶縁膜を挟んで
形成された容量Ｃ２とからなり、セカンドゲートＳＧと
ウェル領域ｎｗｅｌｌとが同電位とされ、容量Ｃ１と容
量Ｃ２とが並列に接続されて構成されている。よって、
容量Ｃ１と容量Ｃ２を組み合わせ、２つの容量Ｃ１，Ｃ
２を縦に２個つなげた構造を作ることで、大きな容量を
小さな面積で構成することができる。

【００３４】この容量構造は、たとえばファーストゲー
トＦＧがポリシリコン、セカンドゲートＳＧがタングス
テンでそれぞれ形成され、ファーストゲートＦＧとセカ
ンドゲートＳＧとの間の絶縁膜にはシリコンナイトライ
ド、ファーストゲートＦＧとウェル領域ｎｗｅｌｌとの
間の絶縁膜にはシリコン酸化膜などが用いられる。

【００３５】この容量構造において、並列接続された容
量Ｃ１と容量Ｃ２とにおけるファーストゲートＦＧの電
荷の取り出し口は、ファーストゲートＦＧとセカンドゲ
ートＳＧとを接続するコンタクトで導通されて形成され
ている。すなわち、メモリセルで使用する場合はファー
ストゲートＦＧはフローティングであり、どことも導通
は図られていない。しかし、後述するようにチャージポ
ンプ回路に使用する場合は電荷の取り出し口が必要とな
る。よって、セカンドゲートＳＧとの導通を図るＦＧ−
ＳＧコンタクトのプロセスを導入する。このことによ
り、容量Ｃ１および容量Ｃ２の使用が可能になる。ま
た、セカンドゲートＳＧはメタル−ＳＧコンタクトを通
じてメタル配線に接続され、拡散層もメタル−拡散層コ
ンタクトを通じてメタル配線と接続されている。

【００３６】また、容量Ｃ２は、チャネルの形成による
容量値の変化を抑制するために、ウェル領域ｎｗｅｌｌ
内に拡散層ｎ⁺ が形成されて常に導通されている。すな
わち、チャネルの形成による容量値の変化を嫌い、ｎ型
のウェル領域ｎｗｅｌｌ中にｎ⁺ 型の拡散層ｎ⁺ を形成
し、常に導通を図る。このことにより、実効的に容量値
を増加することが可能となる。このｎ型のウェル領域ｎ
ｗｅｌｌは、基板上に形成されたｐ型のウェル領域ｐｗ
ｅｌｌに囲まれて形成されて、多重ウェル構造となって
いる。

【００３７】以上のような容量構造を、たとえば後述す
るような昇圧回路、チャージポンプ回路に用いた場合、
この供給能力は、単純にいえばＩ＝Ｃ×Ｖ／Ｔで表され
る。ここで、Ｉは供給能力、Ｃはチャージポンプの容量
（Ｃ１＋Ｃ２）、Ｖは回路構成（段数など）で決まる電
圧値、Ｔはチャージポンプを動作させる周期である。こ
こで、供給能力を上げるためにはＣまたはＶを上げるこ
とが必要となる。ここで、ＣまたはＶを上げるためには
面積の増加が必要であるが、前記のような容量構造を用
いると、増加なしに２倍の供給能力を得ることが可能と
なる。逆説的にいえば、同等の供給能力でよければ、１
／２の面積で回路を構成することが可能となる。

【００３８】続いて、図１０，図１１により本発明の特
徴である容量構造を用いた昇圧回路の構成、図１２〜図
１５によりチャージポンプ回路の構成の一例をそれぞれ
説明する。

【００３９】図１０は、正電圧昇圧回路を示しており、
容量Ｃ１と容量Ｃ２の並列接続構造の一方にクロック信
号ＣＬＫが印加され、他方に入力電圧Ｖｉｎが供給され
るとともにＮＭＯＳトランジスタＴＮ１のゲート、ドレ
インに接続され、このＮＭＯＳトランジスタＴＮ１のソ
ースから出力電圧Ｖｏｕｔが取り出される。この正電圧
昇圧回路では、たとえばクロック信号ＣＬＫのＬｏｗ
（０Ｖ）時に入力電圧Ｖｉｎとして３Ｖが入力される場
合に、クロック信号ＣＬＫが３ＶのＨｉｇｈになると、
３Ｖ＋３Ｖ＝６ＶでＮＭＯＳトランジスタＴＮ１が動作
し、出力電圧Ｖｏｕｔとして（６Ｖ−Ｖｔｈｎ）が出力
される。

【００４０】図１１は、負電圧昇圧回路を示しており、
前記図１０の正電圧昇圧回路のＮＭＯＳトランジスタＴ
Ｎ１に代えてＰＭＯＳトランジスタＴＰ１が接続され
て、同様の構成となっている。この負電圧昇圧回路で
は、たとえばクロック信号ＣＬＫのＨｉｇｈ（３Ｖ）時
に入力電圧Ｖｉｎとして０Ｖが入力される場合に、クロ
ック信号ＣＬＫが０ＶのＬｏｗになると、０Ｖ−３Ｖ＝
−３ＶでＰＭＯＳトランジスタＴＰ１が動作し、出力電
圧Ｖｏｕｔとして（−３Ｖ−Ｖｔｈｐ）が出力される。

【００４１】図１２は、正電圧昇圧回路を用いた並列型
のチャージポンプ回路であり、初段のブロックと縦続接
続された複数段のブロックから構成されている。初段の
ブロックは、並列接続の容量Ｃ１１と容量Ｃ１２の一方
にクロック信号Ａが印加され、容量Ｃ１２の他方はＮＭ
ＯＳトランジスタＴＮ１１のゲートに接続され、このド
レインが容量Ｃ１１の他方と接続されて、ゲート、ドレ
インが電源電圧Ｖｃｃに接続されたＮＭＯＳトランジス
タＴＮ１２のソースに接続される。この初段のブロック
のＮＭＯＳトランジスタＴＮ１２のソースは縦続接続さ
れた最初のブロックに接続される。

【００４２】縦続接続された各ブロックは、並列接続の
容量Ｃ１３と容量Ｃ１４の一方にクロック信号／Ａが印
加され、容量Ｃ１４の他方はＮＭＯＳトランジスタＴＮ
１３のゲートに接続され、このドレインが容量Ｃ１３の
他方と接続されて前記初段、あるいは前段のブロックに
接続され、このソースは次段のブロックに接続される。
この縦続接続された最後のブロックから電圧が出力され
る。

【００４３】このチャージポンプ回路においては、クロ
ック信号Ａ，／Ａは逆位相であり、クロック信号Ａ＝Ｌ
ｏｗのとき、ノードａ＝Ｖｃｃ−Ｖｔｈｎとなる。そし
て、クロック信号Ａ＝Ｈｉｇｈのとき、ノードａ＝２×
Ｖｃｃ−Ｖｔｈｎとなり、ＮＭＯＳトランジスタＴＮ１
２がオンして電位がノードｂに伝わる。このとき、クロ
ック信号／Ａ＝Ｌｏｗであり、ノードｂ＝２×Ｖｃｃ−
２×Ｖｔｈｎである。このように段数に対し、Ｎ×（Ｖ
ｃｃ−Ｖｔｈｎ）の電圧を作ることが可能である。

【００４４】図１３は、負電圧昇圧回路を用いた並列型
のチャージポンプ回路であり、前記図１２のチャージポ
ンプ回路のＮＭＯＳトランジスタＴＮ１１〜ＴＮ１３に
代えてＰＭＯＳトランジスタＴＰ２１〜ＴＰ２３が接続
され、ＰＭＯＳトランジスタＴＰ２１のゲート、ソース
は接地電圧Ｖｓｓに接続され、逆位相のクロック信号
Ｂ，／Ｂが印加されて、同様の構成となっている。この
チャージポンプ回路の動作は、前記図１２のチャージポ
ンプ回路と正負が逆であるが同様の働きをする。

【００４５】図１４は、正電圧昇圧回路を用いた直列型
のチャージポンプ回路であり、初段のブロックと縦続接
続された複数段のブロックと終段のブロックから構成さ
れている。初段のブロックは、ＰＭＯＳトランジスタＴ
Ｐ３１、ＮＭＯＳトランジスタＴＮ３１，ＴＮ３２、容
量Ｃ３１からなり、ＰＭＯＳトランジスタＴＰ３１およ
びＮＭＯＳトランジスタＴＮ３１のゲートにクロック信
号Ｃが印加され、ＮＭＯＳトランジスタＴＮ３２のゲー
トにクロック信号Ｃｈが印加され、ＮＭＯＳトランジス
タＴＮ３２と容量Ｃ３１との接続ノードから縦続接続さ
れた最初のブロックに接続される。

【００４６】縦続接続された各ブロックは、ＰＭＯＳト
ランジスタＴＰ３２、ＮＭＯＳトランジスタＴＮ３３，
ＴＮ３４、容量Ｃ３２からなり、ＰＭＯＳトランジスタ
ＴＰ３２のゲートに電源電圧Ｖｃｃ、ＮＭＯＳトランジ
スタＴＮ３３のゲートにクロック信号Ｃ、ＮＭＯＳトラ
ンジスタＴＮ３４のゲートにクロック信号Ｃｈがそれぞ
れ印加され、ＰＭＯＳトランジスタＴＰ３２のソースが
前記初段、あるいは前段のブロックに接続され、ＮＭＯ
ＳトランジスタＴＮ３４と容量Ｃ３２との接続ノードか
ら次段、あるいは後述する終段のブロックに接続され
る。

【００４７】終段のブロックは、ＰＭＯＳトランジスタ
ＴＰ３３，ＴＰ３４、ＮＭＯＳトランジスタＴＮ３５〜
ＴＮ４０、容量Ｃ３３〜Ｃ３５からなり、ＰＭＯＳトラ
ンジスタＴＰ３３，ＴＰ３４のゲートに電源電圧Ｖｃ
ｃ、ＮＭＯＳトランジスタＴＮ３５，ＴＮ３８のゲート
にクロック信号Ｃ、ＮＭＯＳトランジスタＴＮ３６，Ｔ
Ｎ３７，ＴＮ３９のゲートにクロック信号Ｃｈがそれぞ
れ印加され、ＰＭＯＳトランジスタＴＰ３３のソースが
縦続接続された最後のブロックに接続され、ＮＭＯＳト
ランジスタＴＮ４０のソースから電圧が出力される。

【００４８】このチャージポンプ回路において、クロッ
ク信号Ｃ，Ｃｈは同相で、クロック信号Ｃｈ≧Ｖｃｃ＋
Ｖｔｈｎを満たす電位であり、クロック信号Ｃ＝クロッ
ク信号Ｃｈ＝Ｈｉｇｈのとき、ノードａ＝ノードｃ＝０
Ｖ、ノードｂ＝ノードｄ＝Ｖｃｃとなる。そして、クロ
ック信号Ｃ＝クロック信号Ｃｈ＝Ｌｏｗのとき、ノード
ａ＝Ｖｃｃ＋Ｖｔｈｎとなり、電荷を保持するため、ノ
ードｂ＝２×Ｖｃｃ＝ノードｃ、ノードｄ＝３×Ｖｃｃ
となる。このように段数に応じて昇圧レベルを上昇させ
ることが可能である。

【００４９】図１５は、負電圧昇圧回路を用いた直列型
のチャージポンプ回路であり、初段のブロックと縦続接
続された複数段のブロックと終段のブロックから構成さ
れている。初段のブロックは、ＮＭＯＳトランジスタＴ
Ｎ４１、ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２、容
量Ｃ４１からなり、ＰＭＯＳトランジスタＴＰ４１およ
びＮＭＯＳトランジスタＴＮ４１のゲートにクロック信
号Ｄが印加され、ＰＭＯＳトランジスタＴＰ４２のゲー
トにクロック信号Ｄｌが印加され、容量Ｃ４１とＰＭＯ
ＳトランジスタＴＰ４２との接続ノードから縦続接続さ
れた最初のブロックに接続される。

【００５０】縦続接続された各ブロックは、ＮＭＯＳト
ランジスタＴＮ４２、ＰＭＯＳトランジスタＴＰ４３，
ＴＰ４４、容量Ｃ４２からなり、ＮＭＯＳトランジスタ
ＴＮ４２のゲートに接地電圧Ｖｓｓ、ＰＭＯＳトランジ
スタＴＰ４３のゲートにクロック信号Ｄ、ＰＭＯＳトラ
ンジスタＴＰ４４のゲートにクロック信号Ｄｌがそれぞ
れ印加され、ＮＭＯＳトランジスタＴＮ４２のソースが
前記初段、あるいは前段のブロックに接続され、容量Ｃ
４２とＰＭＯＳトランジスタＴＰ４４との接続ノードか
ら次段、あるいは後述する終段のブロックに接続され
る。

【００５１】終段のブロックは、ＮＭＯＳトランジスタ
ＴＮ４３，ＴＮ４４、ＰＭＯＳトランジスタＴＰ４５〜
ＴＰ５０、容量Ｃ４３〜Ｃ４５からなり、ＮＭＯＳトラ
ンジスタＴＮ４３，ＴＮ４４のゲートに接地電圧Ｖｓ
ｓ、ＰＭＯＳトランジスタＴＰ４５，ＴＰ４８のゲート
にクロック信号Ｄ、ＰＭＯＳトランジスタＴＰ４６，Ｔ
Ｐ４７，ＴＰ４９のゲートにクロック信号Ｄｌがそれぞ
れ印加され、ＮＭＯＳトランジスタＴＮ４３のソースが
縦続接続された最後のブロックに接続され、ＰＭＯＳト
ランジスタＴＰ５０のソースから電圧が出力される。

【００５２】このチャージポンプ回路において、クロッ
ク信号Ｄ，Ｄｌは同相で、クロック信号Ｄｌ≦Ｖｓｓ−
Ｖｔｈｐを満たす電位であり、動作は前記図１４のチャ
ージポンプ回路と正負が逆であるが同様の働きをする。

【００５３】続いて、図１６により本実施の形態のフラ
ッシュメモリを用いたフラッシュファイルシステムの構
成の一例を説明する。

【００５４】フラッシュファイルシステムは、前記フラ
ッシュメモリ５１と、このフラッシュメモリ５１のデー
タ読み出し、書き込み、消去などの制御を実行するワン
チップマイコン（マイクロコンピュータ）５２と、フラ
ッシュメモリ５１のデータのエラーチェックおよび訂
正、符号化を行うＥＣＣ（エラーコレクティングコー
ド）回路５３と、フラッシュメモリ５１の不良アドレス
を管理するとともにデータの書き換え回数を記憶するセ
クタ管理テーブル／書き換え回数管理テーブル５４と、
外部のメモリカードなどと標準バスを介して接続する標
準バスインターフェイス部５５と、外部からの書き込み
データを一時的に記憶するライトバッファ５６などから
構成され、アドレスバスおよびデータバスにより相互に
接続されている。

【００５５】このフラッシュファイルシステムは、電源
をオフしてもフラッシュメモリ５１内にデータが保持さ
れるので、たとえば小さくはデジタルスティルカメラや
一部磁性体の置き換えとしてのＰＣカード、大きくは携
帯型電子機器を始めとする不揮発性メモリを利用する各
種制御システムに好適である。

【００５６】従って、本実施の形態によれば、ファース
トゲートＦＧとセカンドゲートＳＧとの間に容量Ｃ１、
ファーストゲートＦＧとウェル領域ｎｗｅｌｌとの間に
容量Ｃ２を形成し、セカンドゲートＳＧとウェル領域ｎ
ｗｅｌｌとを同電位にして容量Ｃ１と容量Ｃ２とを並列
に接続して容量構造を構成することにより、小さな面積
で大きな容量を構成することができる。また、この容量
構造を昇圧回路、チャージポンプ回路に用いることによ
り、面積を半分にすることができる。

【００５７】この結果、昇圧回路、チャージポンプ回路
の低面積化、あるいは同一面積下での供給能力の上昇を
図り、この昇圧回路、チャージポンプ回路を含む半導体
装置、さらにこの半導体装置を含むシステムの小型化あ
るいは高電圧・高供給能力を実現することができる。

【００５８】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００５９】たとえば、前記実施の形態においては、フ
ラッシュメモリについて説明したが、これに限定される
ものではなく、フローティングゲートを用いた不揮発性
メモリ構造の他の半導体装置に広く適用することができ
る。

【００６０】さらに、フラッシュファイルシステムの他
に、不揮発性メモリ構造の半導体装置を用いたシステム
全般に適用可能である。

【００６１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６２】(1).ファーストゲートとセカンドゲート間
の第１の容量と、ファーストゲートとウェル領域間の第
２の容量とを並列接続して容量構造を形成することで、
小さな面積で大きな容量を構成することが可能となる。

【００６３】(2).前記(1) の容量構造を用いたチャージ
ポンプ回路において、このチャージポンプ回路の低面積
化、あるいは同一面積下での供給能力の上昇を実現する
ことが可能となる。

【００６４】(3).前記(2) のチャージポンプ回路を用い
た半導体装置において、この半導体装置の小型化あるい
は高電圧・高供給能力を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置を示す
機能ブロック図である。

【図２】本発明の一実施の形態の半導体装置において、
メモリマットを示す構成図である。

【図３】本発明の一実施の形態の半導体装置において、
メモリセルを示す断面図である。

【図４】(a),(b),(c) は本発明の一実施の形態の半導体
装置において、メモリセルのブロックを示す回路図であ
る。

【図５】本発明の一実施の形態の半導体装置において、
直接Ｘ系回路を示す回路図である。

【図６】本発明の一実施の形態の半導体装置において、
メモリセルへの印加電圧を示す説明図である。

【図７】本発明の一実施の形態の半導体装置において、
直接Ｘ系回路の印加電圧構成を示すブロック図である。

【図８】本発明の一実施の形態の半導体装置において、
容量構造を示すレイアウト図である。

【図９】(a),(b) は本発明の一実施の形態の半導体装置
において、図８の切断線おける断面図である。

【図１０】本発明の一実施の形態の半導体装置におい
て、昇圧回路（正電圧）を示す回路図である。

【図１１】本発明の一実施の形態の半導体装置におい
て、昇圧回路（負電圧）を示す回路図である。

【図１２】本発明の一実施の形態の半導体装置におい
て、チャージポンプ回路（正電圧、並列型）を示す回路
図である。

【図１３】本発明の一実施の形態の半導体装置におい
て、チャージポンプ回路（負電圧、並列型）を示す回路
図である。

【図１４】本発明の一実施の形態の半導体装置におい
て、チャージポンプ回路（正電圧、直列型）を示す回路
図である。

【図１５】本発明の一実施の形態の半導体装置におい
て、チャージポンプ回路（負電圧、直列型）を示す回路
図である。

【図１６】本発明の一実施の形態の半導体装置を用いた
システムを示す概略機能ブロック図である。

【符号の説明】

１ メモリアレイ ２ メインデコーダ／ゲートデコーダ ３ サブデコーダ ４ センスラッチ回路 ５ データラッチ回路 ６ 制御信号入力バッファ ７ データ入出力制御回路 ８ レディ／ビジィ回路 ９ 入出力バッファ １０ アドレスカウンタ １１ 救済系回路 １２ アドレスジェネレータ １３ 冗長ヒューズ／トリミングヒューズ回路 １４ システムクロック回路 １５ ステイタスレジスタ／テスト系回路 １６ メインアンプ １７ 入力データ演算回路 １８ コマンドデコーダ １９ ＲＯＭ制御系回路 ２０ ＲＯＭ ２１ ＲＯＭデコーダ ２２ 書き込み・消去判定回路 ２３ 直接系制御回路 ２４ 電源制御回路 ２５ 電源切り替え回路 ２６ チャージポンプ／降圧系回路 ２７ 基準電源回路 ３１ 基板 ３２ 拡散層 ３３ フローティングゲート ３４ コントロールゲート ４１ オペアンプ ４２ 切り替え回路 ４３ 切り替えスイッチ ５１ フラッシュメモリ ５２ ワンチップマイコン ５３ ＥＣＣ回路 ５４ セクタ管理テーブル／書き換え回数管理テーブル ５５ 標準バスインターフェイス部 ５６ ライトバッファ ＭＡＴＵ，ＭＡＴＤ，ＭＡＴ メモリマット ＷＬ ワード線 ＢＬ ビット線 Ｂｌｏｃｋ ブロック ＭＣ メモリセル ＦＧ ファーストゲート ＳＧ セカンドゲート ｎｗｅｌｌ，ｐｗｅｌｌ ウェル領域 ｎ⁺ 拡散層 Ｃ１，Ｃ２ 容量 ＴＮ１，ＴＮ１１〜ＴＮ１３，ＴＮ３１〜ＴＮ４４ Ｎ
ＭＯＳトランジスタ ＴＰ１，ＴＰ２１〜ＴＰ２３，ＴＰ３１〜ＴＰ３４，Ｔ
Ｐ４１〜ＴＰ５０ＰＭＯＳトランジスタ Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３５，Ｃ
４１〜Ｃ４５ 容量

フロントページの続き Ｆターム(参考） 5F001 AA02 AB02 AD41 AD61 AG40 5F083 EP02 EP23 EP33 EP34 ER22 GA09 LA04 LA05 PR43 PR52 PR56 ZA21

Claims (5)

【特許請求の範囲】
1. 【請求項１】 不揮発性メモリのフローティングゲート
   と同層のファーストゲートと、前記不揮発性メモリのコ
   ントロールゲートと同層のセカンドゲートとの間に絶縁
   膜を挟んで形成された第１の容量と、 前記ファーストゲートと、ウェル領域との間に絶縁膜を
   挟んで形成された第２の容量とからなり、 前記セカンドゲートと前記ウェル領域とは同電位とさ
   れ、前記第１の容量と前記第２の容量とは並列に接続さ
   れていることを特徴とする容量構造を有する半導体装
   置。
2. 【請求項２】 請求項１記載の容量構造を有する半導体
   装置であって、前記並列接続された前記第１の容量と前
   記第２の容量とにおける前記ファーストゲートの電荷の
   取り出し口は、前記ファーストゲートと前記セカンドゲ
   ートとを接続するコンタクトで導通されて形成されてい
   ることを特徴とする容量構造を有する半導体装置。
3. 【請求項３】 請求項２記載の容量構造を有する半導体
   装置であって、前記第２の容量は、チャネルの形成によ
   る容量値の変化を抑制するために、ｎ型のウェル領域内
   にｎ⁺ 型の拡散層が形成されて常に導通されていること
   を特徴とする容量構造を有する半導体装置。
4. 【請求項４】 請求項１、２または３記載の容量構造を
   用いたチャージポンプ回路であって、前記第１の容量と
   前記第２の容量との並列接続構造は、複数段に縦続接続
   され、所定の電位に昇圧されていることを特徴とするチ
   ャージポンプ回路。
5. 【請求項５】 請求項４記載のチャージポンプ回路を用
   いた半導体装置であって、前記チャージポンプ回路と、
   前記チャージポンプ回路により昇圧された電圧で動作す
   る不揮発性メモリ、およびその周辺回路とからなること
   を特徴とする半導体装置。