JP2009259912A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置1では、メモリトランジスタ5に対するデータの書き込み時に、メモリトランジスタ5のコントロールゲート13に、書き込み電圧Vppとして、一定の基準電圧Vbに第1キャパシタ電圧Vc1および第2キャパシタ電圧Vc2を加えた値(Vb+Vc1+Vc2)が印加される。第1キャパシタ電圧Vc1および第2キャパシタ電圧Vc2は、温度依存性を有さない。したがって、メモリトランジスタ5のコントロールゲート13に印加される書き込み電圧Vppは、温度にかかわらず一定である。よって、メモリトランジスタ5に対するデータの安定した書き込み(安定した書き込み動作)を実現することができる。
【選択図】図2
Description
EEPROMの各メモリセルは、たとえば、P型のシリコン基板の表層部にチャネル領域を挟んで形成されるN型のソース領域およびドレイン領域と、チャネル領域上に形成されるトンネル酸化膜と、トンネル酸化膜上に形成されるフローティングゲートと、フローティングゲート上に形成されるゲート間絶縁膜と、ゲート間絶縁膜上に形成されるコントロールゲートとを備えている。メモリセルに対するデータの書き込み時には、コントロールゲートに正の書き込み電圧が印加され、ドレイン領域とコントロールゲートとの間に正の高電界が形成される。この高電界が形成されると、電子がドレイン領域からトンネル酸化膜をFN(Fowler-Nordheim)トンネルしてフローティングゲートに注入される。これにより、データの書き込みが達成される。
キャパシタの電極間に生じる電位差(キャパシタ電圧)は、温度依存性を有さない。したがって、不揮発性記憶素子のコントロールゲートに印加される書き込み電圧は、温度にかかわらず一定である。よって、不揮発性記憶素子に対するデータの安定した書き込み(安定した書き込み動作)を実現することができる。
さらに、不揮発性記憶素子では、データの書き換え(フローティングゲートへの電荷の注入および消去)回数の増加に伴って、第1絶縁膜の劣化により、閾値電圧差が小さくなる。一方、キャパシタにおいても、データの書き換え回数の増加に伴って、不純物ドープ領域と第1電極との間の第1絶縁膜が劣化する。この第1絶縁膜の劣化により、不純物ドープ領域と第1電極との間に生じる電位差が大きくなる。そのため、データの書き換え回数の増加に伴う閾値電圧差の低下は、データの書き換え回数の増加に伴う書き込み電圧の上昇により抑制される。その結果、不揮発性記憶素子の書き換え寿命を延ばすことができる。
この場合、第2電極とコントロールゲートとの間に、不純物ドープ領域および第1電極が構成するキャパシタと、不純物ドープ領域および第2電極が構成するキャパシタとが直列に接続される。これにより、不揮発性記憶素子のコントロールゲートに、データの書き込みに十分な書き込み電圧が印加される。その結果、不揮発性記憶素子に対するデータの一層安定した書き込みを実現することができる。
図1は、本発明の一実施形態に係る半導体装置の模式的な断面図である。また、図2は、図1に示す半導体装置の回路図である。
半導体装置1は、EEPROMであって、シリコンからなるP型の半導体基板2を備えている。
各メモリセル領域3には、メモリセルを構成するメモリトランジスタ5およびセレクトトランジスタ6が形成されている。
第1キャパシタ電圧Vc1および第2キャパシタ電圧Vc2は、温度依存性を有さない。したがって、メモリトランジスタ5のコントロールゲート13に印加される書き込み電圧Vppは、温度にかかわらず一定である。よって、メモリトランジスタ5に対するデータの安定した書き込み(安定した書き込み動作)を実現することができる。
メモリトランジスタ5では、書き込み電圧Vppが同じである場合、トンネル絶縁膜10の膜厚が大きいものほど、フローティングゲート11に注入される電荷量(以下、この項において、単に「注入電荷量」という。)は少なく、トンネル絶縁膜10の膜厚が小さいものほど、注入電荷量は多い。そして、注入電荷量が少ないものほど、フローティングゲート11に電荷(電子)が注入されている状態で閾値電圧は低い。そのため、図3に示すように、トンネル絶縁膜10の膜厚が大きいものほど、フローティングゲート11に電荷が注入された状態での閾値電圧とフローティングゲートに電荷が注入されていない状態での閾値電圧との差(以下、この項において、単に「閾値電圧差」という。)ΔVthは小さい。
図5は、メモリトランジスタに対するデータの書き換え回数と閾値電圧との関係を示すグラフである。また、図6は、メモリトランジスタに対するデータの書き換え回数とキャパシタ電圧との関係を示すグラフである。
メモリトランジスタ5では、図5に示すように、データの書き換え(フローティングゲートへの電荷の注入および消去)回数の増加に伴って、トンネル絶縁膜10の劣化により、閾値電圧差ΔVthが小さくなる。一方、キャパシタ23,24においても、データの書き換え回数の増加に伴って、第4拡散領域18と第1電極21との間のキャパシタ絶縁膜19および第4拡散領域18と第2電極22との間のキャパシタ絶縁膜20が劣化する。そのため、図6に示すように、データの書き換え回数の増加に伴って、キャパシタ23,24の各キャパシタ電圧(第1キャパシタ電圧Vc1および第2キャパシタ電圧Vc2が大きくなる。そのため、データの書き換え回数の増加に伴う閾値電圧差ΔVthの低下は、データの書き換え回数の増加に伴う書き込み電圧Vppの上昇により抑制される。その結果、メモリトランジスタ5の書き換え寿命を延ばすことができる。
本発明の一実施形態の説明は以上のとおりであるが、本発明は、他の形態で実施することもできる。たとえば、前述の実施形態では、EEPROMを取り上げたが、フラッシュメモリ、EPROM(Erasable Programmable Read Only Memory)およびDRAM(Dynamic Random Access Memory)など、EEPROM以外のフローティングゲート型(スタックゲート型)の不揮発性記憶素子を備える構成に本発明を適用することができる。
2 半導体基板
5 メモリトランジスタ(不揮発性記憶素子)
7 第1拡散領域(ソース領域)
8 第2拡散領域(ドレイン領域)
10 トンネル絶縁膜(第1絶縁膜)
11 フローティングゲート
12 ONO膜(第2絶縁膜)
13 コントロールゲート
18 第4拡散領域(不純物ドープ領域)
19 キャパシタ絶縁膜(第1絶縁膜)
20 キャパシタ絶縁膜(第1絶縁膜)
21 第1電極
22 第2電極
23 キャパシタ
24 キャパシタ
Claims (2)
- 半導体層と、
前記半導体層の表層部に形成されるソース領域と、
前記半導体層の表層部に前記ソース領域と間隔を空けて形成されるドレイン領域と、
前記半導体層上に形成される第1絶縁膜と、
前記第1絶縁膜上に形成され、前記ソース領域と前記ドレイン領域との間の領域に対向するフローティングゲートと、
前記フローティングゲート上に形成される第2絶縁膜と、
前記第2絶縁膜上に形成され、前記フローティングゲートに対向するコントロールゲートと、
前記半導体層の表層部に前記ソース領域および前記ドレイン領域と電気的に分離して形成され、不純物がドープされた不純物ドープ領域と、
前記第1絶縁膜上に形成され、前記不純物ドープ領域に対向して、前記不純物ドープ領域とキャパシタを構成し、前記コントロールゲートと電気的に接続される第1電極とを含む、半導体装置。 - 導電性材料からなり、前記第1絶縁膜上に前記第1電極と間隔を空けて形成され、前記不純物ドープ領域に対向して、前記不純物ドープ領域とキャパシタを構成する第2電極をさらに含む、請求項1に記載の半導体装置。
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