JPH11120779A - 不揮発性半導体記憶装置 - Google Patents
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- JPH11120779A JPH11120779A JP27703697A JP27703697A JPH11120779A JP H11120779 A JPH11120779 A JP H11120779A JP 27703697 A JP27703697 A JP 27703697A JP 27703697 A JP27703697 A JP 27703697A JP H11120779 A JPH11120779 A JP H11120779A
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Abstract
(57)【要約】
【課題】 チップ面積を増加させずに、高速なデータの
書き込みと、低い消費電力と、“１”書き込みされるセ
ルや書き込み選択されたワード線に接続されている書き
込み非選択のセルに生ずる“誤書き込み”の可能性の低
減とを達成できる不揮発性半導体記憶装置を提供するこ
と。 【解決手段】 データの書き込み時において、ビット線
の電圧を１つおきに０Ｖから電源電圧Ｖｃｃとし、電源
電圧Ｖｃｃとされたビット線ＢＬ１Ａ、ＢＬ３Ａをそれ
ぞれフローティングとした後、残りのビット線ＢＬ０
Ａ、ＢＬ２Ａ、ＢＬ４Ａの電圧を０Ｖから電源電圧Ｖｃ
ｃとする。これにより、フローティングとされたビット
線ＢＬ１Ａ、ＢＬ３Ａの電圧を、ビット線ＢＬ０Ａ、Ｂ
Ｌ２Ａ、ＢＬ４Ａとの容量結合によってＶｃｃ＋Ｖ１の
電圧まで上昇させる。この後、全てのビット線を短絡さ
せることで、全てのビット線の書き込み非選択電圧を、
電源電圧Ｖｃｃよりも高い電圧Ｖｃｃ＋（Ｖ１／２）と
する。
書き込みと、低い消費電力と、“１”書き込みされるセ
ルや書き込み選択されたワード線に接続されている書き
込み非選択のセルに生ずる“誤書き込み”の可能性の低
減とを達成できる不揮発性半導体記憶装置を提供するこ
と。 【解決手段】 データの書き込み時において、ビット線
の電圧を１つおきに０Ｖから電源電圧Ｖｃｃとし、電源
電圧Ｖｃｃとされたビット線ＢＬ１Ａ、ＢＬ３Ａをそれ
ぞれフローティングとした後、残りのビット線ＢＬ０
Ａ、ＢＬ２Ａ、ＢＬ４Ａの電圧を０Ｖから電源電圧Ｖｃ
ｃとする。これにより、フローティングとされたビット
線ＢＬ１Ａ、ＢＬ３Ａの電圧を、ビット線ＢＬ０Ａ、Ｂ
Ｌ２Ａ、ＢＬ４Ａとの容量結合によってＶｃｃ＋Ｖ１の
電圧まで上昇させる。この後、全てのビット線を短絡さ
せることで、全てのビット線の書き込み非選択電圧を、
電源電圧Ｖｃｃよりも高い電圧Ｖｃｃ＋（Ｖ１／２）と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的書き換え可
能な不揮発性半導体記憶装置に関する。
能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】近年、電気的書き換え可能な不揮発性半
導体記憶装置（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ
型ＥＥＰＲＯＭが提案されている。
導体記憶装置（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ
型ＥＥＰＲＯＭが提案されている。
【０００３】このＥＥＰＲＯＭは、電荷蓄積層としての
例えば浮遊ゲートと制御ゲートが積層されたｎチャネル
型ＦＥＴＭＯＳ構造の複数のメモリセルを、それらのソ
ース、ドレインを隣接するものどうしで共有する形で直
列接続し、これを１単位としてビット線に接続するもの
である。
例えば浮遊ゲートと制御ゲートが積層されたｎチャネル
型ＦＥＴＭＯＳ構造の複数のメモリセルを、それらのソ
ース、ドレインを隣接するものどうしで共有する形で直
列接続し、これを１単位としてビット線に接続するもの
である。
【０００４】ＮＡＮＤ型ＥＥＰＲＯＭの動作は、次の通
りである。
りである。
【０００５】データの書き込みは、ビット線から遠い方
のメモリセルから順に行う。ビット線には、書き込みデ
ータに応じ、０Ｖ（“０”書き込み）、または外部電源
電圧Ｖｃｃ（“１”書き込み）を印加する。あるいは外
部電源電圧Ｖｃｃを、チップの内部で降圧して内部電源
電圧Ｖｄｄを生成する場合には、０Ｖ（“０”書き込
み）、または内部電源電圧Ｖｄｄ（“１”書き込み）が
印加される。ここで、“１”書き込みの場合にビット線
に印加される外部電源電圧Ｖｃｃ（または内部電源電圧
Ｖｄｄ）は、通常書き込み非選択電圧と呼ばれる。
のメモリセルから順に行う。ビット線には、書き込みデ
ータに応じ、０Ｖ（“０”書き込み）、または外部電源
電圧Ｖｃｃ（“１”書き込み）を印加する。あるいは外
部電源電圧Ｖｃｃを、チップの内部で降圧して内部電源
電圧Ｖｄｄを生成する場合には、０Ｖ（“０”書き込
み）、または内部電源電圧Ｖｄｄ（“１”書き込み）が
印加される。ここで、“１”書き込みの場合にビット線
に印加される外部電源電圧Ｖｃｃ（または内部電源電圧
Ｖｄｄ）は、通常書き込み非選択電圧と呼ばれる。
【０００６】ビット線に接続される選択トランジスタの
ゲート電圧は“Ｖｃｃ”（または“Ｖｄｄ”）、ソース
線に接続される選択トランジスタのゲート電圧は“０
Ｖ”である。このとき、“０”書き込みでは、ビット線
に接続される選択トランジスタがオンし、“０”書き込
みのセルのチャネルには“０Ｖ”が伝達される。また、
“１”書き込みでは、ビット線に接続される選択トラン
ジスタがオフするので、“１”書き込みのセルのチャネ
ルの電圧は、“Ｖｃｃ−Ｖthsg（または、Ｖｄｄ−Ｖth
sg：Ｖthsgは、選択トランジスタのしきい値電圧）”に
なり、フローティングになる。
ゲート電圧は“Ｖｃｃ”（または“Ｖｄｄ”）、ソース
線に接続される選択トランジスタのゲート電圧は“０
Ｖ”である。このとき、“０”書き込みでは、ビット線
に接続される選択トランジスタがオンし、“０”書き込
みのセルのチャネルには“０Ｖ”が伝達される。また、
“１”書き込みでは、ビット線に接続される選択トラン
ジスタがオフするので、“１”書き込みのセルのチャネ
ルの電圧は、“Ｖｃｃ−Ｖthsg（または、Ｖｄｄ−Ｖth
sg：Ｖthsgは、選択トランジスタのしきい値電圧）”に
なり、フローティングになる。
【０００７】その後、書き込み選択されたセルの制御ゲ
ートに昇圧された書き込み電圧Ｖｐｇｍ（＝２０Ｖ程
度）を印加し、他の書き込み非選択セルの制御ゲート、
選択ゲートのゲートそれぞれに中間電圧Ｖpass（＝１０
Ｖ程度）を印加する。この結果、書き込みデータ“０”
の時は、チャネルの電圧が０Ｖのため、選択されたセル
の浮遊ゲートとｐ型ウェルとの間に高い電圧がかかり、
電子がｐ型ウェルから浮遊ゲートにトンネル注入され、
しきい値電圧が正の方向にシフトされる。一方、書き込
みデータ“１”の時は、フローティングのチャネルの電
圧は、制御ゲートとの間の容量結合により６Ｖ程度に上
昇され、電子の注入が行われず、しきい値電圧はシフト
しない。
ートに昇圧された書き込み電圧Ｖｐｇｍ（＝２０Ｖ程
度）を印加し、他の書き込み非選択セルの制御ゲート、
選択ゲートのゲートそれぞれに中間電圧Ｖpass（＝１０
Ｖ程度）を印加する。この結果、書き込みデータ“０”
の時は、チャネルの電圧が０Ｖのため、選択されたセル
の浮遊ゲートとｐ型ウェルとの間に高い電圧がかかり、
電子がｐ型ウェルから浮遊ゲートにトンネル注入され、
しきい値電圧が正の方向にシフトされる。一方、書き込
みデータ“１”の時は、フローティングのチャネルの電
圧は、制御ゲートとの間の容量結合により６Ｖ程度に上
昇され、電子の注入が行われず、しきい値電圧はシフト
しない。
【０００８】データの消去は、ブロック単位でほぼ同時
に行われる。即ち、データを消去するブロックの全ての
制御ゲート、および選択トランジスタのゲートの電圧を
それぞれ“０Ｖ”とし、ｐ型ウェルおよびｎ型基板に昇
圧された消去電圧ＶＥＥ（＝２０Ｖ程度）を印加する。
これにより、データが消去されるブロックのセルにおい
て、浮遊ゲートの電子がｐ型ウェルに放出され、しきい
値電圧が負の方向にシフトされる。
に行われる。即ち、データを消去するブロックの全ての
制御ゲート、および選択トランジスタのゲートの電圧を
それぞれ“０Ｖ”とし、ｐ型ウェルおよびｎ型基板に昇
圧された消去電圧ＶＥＥ（＝２０Ｖ程度）を印加する。
これにより、データが消去されるブロックのセルにおい
て、浮遊ゲートの電子がｐ型ウェルに放出され、しきい
値電圧が負の方向にシフトされる。
【０００９】データの読み出しは、ビット線をプリチャ
ージした後にフローティングとし、読み出し選択された
セルの制御ゲートの電圧を“０Ｖ”、それ以外のセルの
制御ゲートの電圧、および選択ゲートの電圧を外部電源
電圧Ｖｃｃ（または内部電源電圧Ｖｄｄ、“Ｖｃｃ”、
“Ｖｄｄ”ともに３Ｖ程度）、ソース線の電圧を０Ｖと
して、読み出し選択されたセルのチャネルに電流が流れ
るか否かを、ビット線で検出することにより行う。即
ち、セルに書き込まれているデータが“０”（セルのし
きい値電圧Ｖｔｈ＞０）ならばセルは“オフ”になるの
で、ビット線の電圧はプリチャージ電圧を保つ。これに
対し、データが“１”（セルのしきい値電圧Ｖｔｈ＜
０）ならばセルは“オン”になるので、ビット線の電圧
はプリチャージ電圧からΔＶだけ下がる。このようなビ
ット線の電圧変化を、センスアンプで検出／増幅するこ
とによって、セルから“０”、“１”のデータを読み出
す。
ージした後にフローティングとし、読み出し選択された
セルの制御ゲートの電圧を“０Ｖ”、それ以外のセルの
制御ゲートの電圧、および選択ゲートの電圧を外部電源
電圧Ｖｃｃ（または内部電源電圧Ｖｄｄ、“Ｖｃｃ”、
“Ｖｄｄ”ともに３Ｖ程度）、ソース線の電圧を０Ｖと
して、読み出し選択されたセルのチャネルに電流が流れ
るか否かを、ビット線で検出することにより行う。即
ち、セルに書き込まれているデータが“０”（セルのし
きい値電圧Ｖｔｈ＞０）ならばセルは“オフ”になるの
で、ビット線の電圧はプリチャージ電圧を保つ。これに
対し、データが“１”（セルのしきい値電圧Ｖｔｈ＜
０）ならばセルは“オン”になるので、ビット線の電圧
はプリチャージ電圧からΔＶだけ下がる。このようなビ
ット線の電圧変化を、センスアンプで検出／増幅するこ
とによって、セルから“０”、“１”のデータを読み出
す。
【００１０】
【発明が解決しようとする課題】従来のデータの書き込
みでは、“１”書き込み時に、制御ゲートとチャネルと
の容量結合でチャネルの電圧を、例えば６Ｖ程度の中間
電圧にする。しかし、例えばセルの拡散層の容量が制御
ゲートとチャネルとの間の容量よりも大きいと、制御ゲ
ートを１０Ｖにしても、チャネルの電圧は３Ｖ程度しか
上がらない。このため、制御ゲートとチャネルとの間の
電圧差が小さく、“１”書き込みされるセルに“誤書き
込み”を生ずる可能性がある。
みでは、“１”書き込み時に、制御ゲートとチャネルと
の容量結合でチャネルの電圧を、例えば６Ｖ程度の中間
電圧にする。しかし、例えばセルの拡散層の容量が制御
ゲートとチャネルとの間の容量よりも大きいと、制御ゲ
ートを１０Ｖにしても、チャネルの電圧は３Ｖ程度しか
上がらない。このため、制御ゲートとチャネルとの間の
電圧差が小さく、“１”書き込みされるセルに“誤書き
込み”を生ずる可能性がある。
【００１１】“１”書き込みされるセルに生ずる“誤書
き込み”の可能性を低くするためには、“１”書き込み
時にビット線に印加する書き込み非選択電圧を外部電源
電圧Ｖｃｃ、あるいは内部電源電圧Ｖｄｄよりも高い電
圧にすることが考えられる。しかし、そのためには、電
圧Ｖｃｃあるいは電圧Ｖｄｄ以上の電圧を発生させる高
電圧発生回路が別途必要である。このような高電圧発生
回路をチップに搭載すると、チップの面積が大きく増加
する。
き込み”の可能性を低くするためには、“１”書き込み
時にビット線に印加する書き込み非選択電圧を外部電源
電圧Ｖｃｃ、あるいは内部電源電圧Ｖｄｄよりも高い電
圧にすることが考えられる。しかし、そのためには、電
圧Ｖｃｃあるいは電圧Ｖｄｄ以上の電圧を発生させる高
電圧発生回路が別途必要である。このような高電圧発生
回路をチップに搭載すると、チップの面積が大きく増加
する。
【００１２】しかも、“１”書き込み時に、高電圧発生
回路から電圧Ｖｃｃあるいは電圧Ｖｄｄよりも高い書き
込み非選択電圧をビット線に印加する場合、ビット線の
容量が大きいために、その充電に時間がかかり、データ
の書き込みが遅くなってしまう。
回路から電圧Ｖｃｃあるいは電圧Ｖｄｄよりも高い書き
込み非選択電圧をビット線に印加する場合、ビット線の
容量が大きいために、その充電に時間がかかり、データ
の書き込みが遅くなってしまう。
【００１３】特にＮＡＮＤ型ＥＥＰＲＯＭのビット線の
容量は、他の半導体メモリに比べて、かなり大きい。こ
れは、以下の理由による。
容量は、他の半導体メモリに比べて、かなり大きい。こ
れは、以下の理由による。
【００１４】ＮＡＮＤ型ＥＥＰＲＯＭは、いかに小さい
チップに、いかに大規模な記憶容量を集積するかが重要
視される。このため、例えば高速な動作が重要視される
ようなＤＲＡＭのように、メモリセルアレイは細かく分
割されず、メモリセルアレイの分割数は、最小限にとど
められる。即ち、ロウデコーダやセンスアンプなどの周
辺回路の数を、最小限にするためである。
チップに、いかに大規模な記憶容量を集積するかが重要
視される。このため、例えば高速な動作が重要視される
ようなＤＲＡＭのように、メモリセルアレイは細かく分
割されず、メモリセルアレイの分割数は、最小限にとど
められる。即ち、ロウデコーダやセンスアンプなどの周
辺回路の数を、最小限にするためである。
【００１５】従って、このようなＮＡＮＤ型ＥＥＰＲＯ
Ｍに対し、“１”書き込みする際の書き込み非選択電圧
を、電圧Ｖｃｃあるいは電圧Ｖｄｄよりも高くするよう
な高電圧発生回路を設けた場合には、ビット線の充電に
非常に時間がかかるうえに、その消費電流が極めて大き
くなる、という不具合を生じる。
Ｍに対し、“１”書き込みする際の書き込み非選択電圧
を、電圧Ｖｃｃあるいは電圧Ｖｄｄよりも高くするよう
な高電圧発生回路を設けた場合には、ビット線の充電に
非常に時間がかかるうえに、その消費電流が極めて大き
くなる、という不具合を生じる。
【００１６】さらに、内部電源電圧ＶｄｄによりＥＥＰ
ＲＯＭを動作させる場合には、例えば書き込み時に４０
００本のビット線をＶｄｄに充電する際に大電流が流
れ、内部電源電圧Ｖｄｄが降下するという事情もある。
ＲＯＭを動作させる場合には、例えば書き込み時に４０
００本のビット線をＶｄｄに充電する際に大電流が流
れ、内部電源電圧Ｖｄｄが降下するという事情もある。
【００１７】即ち、半導体メモリの微細化が進展するに
つれて、内部トランジスタの耐圧向上のために、内部電
源電圧Ｖｄｄは、外部電源電圧Ｖｃｃを降圧回路を介し
て降圧したものになってきている。このような降圧回路
は、外部電源電圧Ｖｃｃと内部電源電圧Ｖｄｄとの間の
抵抗素子としても機能するので、降圧回路を用いない、
Ｖｃｃ＝Ｖｄｄの場合に比べて、ビット線をプリチャー
ジする際の内部電源電圧Ｖｄｄの降下が増大する。
つれて、内部トランジスタの耐圧向上のために、内部電
源電圧Ｖｄｄは、外部電源電圧Ｖｃｃを降圧回路を介し
て降圧したものになってきている。このような降圧回路
は、外部電源電圧Ｖｃｃと内部電源電圧Ｖｄｄとの間の
抵抗素子としても機能するので、降圧回路を用いない、
Ｖｃｃ＝Ｖｄｄの場合に比べて、ビット線をプリチャー
ジする際の内部電源電圧Ｖｄｄの降下が増大する。
【００１８】こうしたビット線プリチャージ時の内部電
源電圧Ｖｄｄの降下を解消するためには、メモリセルア
レイの分割数を多くし、ビット線１本の長さを短くすれ
ば良いが、上述したように、ロウデコーダやセンスアン
プなどの回路が増え、チップの面積が大きくなる、とい
う問題がある。
源電圧Ｖｄｄの降下を解消するためには、メモリセルア
レイの分割数を多くし、ビット線１本の長さを短くすれ
ば良いが、上述したように、ロウデコーダやセンスアン
プなどの回路が増え、チップの面積が大きくなる、とい
う問題がある。
【００１９】この発明は、上記の事情に鑑みて為された
ものであり、その目的は、チップ面積を増加させずに、
高速なデータの書き込み、低い消費電力、書き込み選択
されたワード線に接続されている“１”書き込みセル
（書き込み非選択のセル）に生ずる“誤書き込み”の可
能性の低減、および内部電源電圧Ｖｄｄの降下の抑制を
達成できる不揮発性半導体記憶装置を提供することにあ
る。
ものであり、その目的は、チップ面積を増加させずに、
高速なデータの書き込み、低い消費電力、書き込み選択
されたワード線に接続されている“１”書き込みセル
（書き込み非選択のセル）に生ずる“誤書き込み”の可
能性の低減、および内部電源電圧Ｖｄｄの降下の抑制を
達成できる不揮発性半導体記憶装置を提供することにあ
る。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、この発明では、少なくとも１つの不揮発性メモリセ
ルを含むメモリセル部と、前記メモリセル部の一端に接
続される第１の信号線と、前記第１の信号線と容量結合
する第２の信号線とを具備し、前記第１の信号線を第１
の電圧でフローティング状態とし、前記第１の信号線を
フローティング状態とした後に、前記第２の信号線の電
圧を第２の電圧に変化させ、フローティング状態の前記
第１の信号線を前記第２の信号線に容量結合させて、前
記第１の信号線の電圧を前記第１の電圧とは異なった第
３の電圧に変化させることを特徴としている。
に、この発明では、少なくとも１つの不揮発性メモリセ
ルを含むメモリセル部と、前記メモリセル部の一端に接
続される第１の信号線と、前記第１の信号線と容量結合
する第２の信号線とを具備し、前記第１の信号線を第１
の電圧でフローティング状態とし、前記第１の信号線を
フローティング状態とした後に、前記第２の信号線の電
圧を第２の電圧に変化させ、フローティング状態の前記
第１の信号線を前記第２の信号線に容量結合させて、前
記第１の信号線の電圧を前記第１の電圧とは異なった第
３の電圧に変化させることを特徴としている。
【００２１】このような不揮発性半導体記憶装置によれ
ば、第１の信号線をフローティング状態とした後に、第
２の信号線の電圧を第２の電圧に変化させることで、フ
ローティング状態の第１の信号線が第２の信号線に容量
結合される。
ば、第１の信号線をフローティング状態とした後に、第
２の信号線の電圧を第２の電圧に変化させることで、フ
ローティング状態の第１の信号線が第２の信号線に容量
結合される。
【００２２】このため、第１の信号線の電圧は、当初の
第１の電圧とは異なった第３の電圧に変化する。
第１の電圧とは異なった第３の電圧に変化する。
【００２３】例えば第２の電圧が正の電圧であれば、第
３の電圧は、第１の電圧よりも高い電圧となる。このよ
うな第３の電圧は、容量結合により得たものであるた
め、第１の信号線に、第１の電圧よりも高い第３の電圧
を印加する方式に比べて、より短時間で、第１の信号線
の電圧を第３の電圧に変化させることができる。このた
め、例えばデータの書き込み速度を向上できる。
３の電圧は、第１の電圧よりも高い電圧となる。このよ
うな第３の電圧は、容量結合により得たものであるた
め、第１の信号線に、第１の電圧よりも高い第３の電圧
を印加する方式に比べて、より短時間で、第１の信号線
の電圧を第３の電圧に変化させることができる。このた
め、例えばデータの書き込み速度を向上できる。
【００２４】また、このような第３の電圧は、特別な高
電圧発生回路を必要とせずに得ることができるため、チ
ップ面積の増加もなく、また、消費電流の増加もない。
電圧発生回路を必要とせずに得ることができるため、チ
ップ面積の増加もなく、また、消費電流の増加もない。
【００２５】さらに、第３の電圧は、第１の電圧よりも
高い電圧とすることもできるから、書き込み選択された
ワード線に接続されている“１”書き込みされるセル
（書き込み非選択のセル）に生ずる“誤書き込み”の可
能性を低減させることもできる。
高い電圧とすることもできるから、書き込み選択された
ワード線に接続されている“１”書き込みされるセル
（書き込み非選択のセル）に生ずる“誤書き込み”の可
能性を低減させることもできる。
【００２６】また、この発明では、前記第１の信号線の
電圧を前記第３の電圧に変化させた後に、前記第１の信
号線と前記第２の信号線とを互いに接続して、前記第
１、第２の信号線の前記第１、第２の電圧を第４の電圧
に変化させることを特徴としている。
電圧を前記第３の電圧に変化させた後に、前記第１の信
号線と前記第２の信号線とを互いに接続して、前記第
１、第２の信号線の前記第１、第２の電圧を第４の電圧
に変化させることを特徴としている。
【００２７】このような不揮発性半導体記憶装置によれ
ば、第１の信号線の第１の電圧だけでなく、第２の信号
線の電圧も、第２の電圧とは異なった第４の電圧に変化
させることができる。
ば、第１の信号線の第１の電圧だけでなく、第２の信号
線の電圧も、第２の電圧とは異なった第４の電圧に変化
させることができる。
【００２８】また、この発明では、前記第１の信号線の
電圧を前記第３の電圧に変化させた後に、前記第１の信
号線に所定の電圧を供給して、前記第１の信号線の電圧
を第５の電圧に変化させることを特徴としている。
電圧を前記第３の電圧に変化させた後に、前記第１の信
号線に所定の電圧を供給して、前記第１の信号線の電圧
を第５の電圧に変化させることを特徴としている。
【００２９】このような不揮発性半導体記憶装置によれ
ば、第１の信号線の電圧を第３の電圧に変化させた後に
第５の電圧に変化させる。このため、例えば第５の電圧
を内部で発生させる場合に、第１の信号線の電圧を直接
に第５の電圧に変化させるのに比べて、第５の電圧の変
動を、より少なくすることができる。
ば、第１の信号線の電圧を第３の電圧に変化させた後に
第５の電圧に変化させる。このため、例えば第５の電圧
を内部で発生させる場合に、第１の信号線の電圧を直接
に第５の電圧に変化させるのに比べて、第５の電圧の変
動を、より少なくすることができる。
【００３０】また、この発明では、少なくとも１つの不
揮発性メモリセルを含むメモリセル部と、前記メモリセ
ル部の一端に接続される第１の信号線と、前記第１の信
号線と容量結合する第２の信号線とを具備し、前記第１
の信号線を第１の電圧でフローティング状態とし、前記
第１の信号線をフローティング状態とした後に、前記第
２の信号線の電圧を第２の電圧に変化させ、フローティ
ング状態の前記第１の信号線を前記第２の信号線に容量
結合させて、前記第１の信号線の電圧を前記第１の電圧
から書き込み非選択電圧に変化させることを特徴として
いる。
揮発性メモリセルを含むメモリセル部と、前記メモリセ
ル部の一端に接続される第１の信号線と、前記第１の信
号線と容量結合する第２の信号線とを具備し、前記第１
の信号線を第１の電圧でフローティング状態とし、前記
第１の信号線をフローティング状態とした後に、前記第
２の信号線の電圧を第２の電圧に変化させ、フローティ
ング状態の前記第１の信号線を前記第２の信号線に容量
結合させて、前記第１の信号線の電圧を前記第１の電圧
から書き込み非選択電圧に変化させることを特徴として
いる。
【００３１】このような不揮発性半導体記憶装置によれ
ば、第１の信号線をフローティング状態とした後に、第
２の信号線の電圧を第２の電圧に変化させる。これによ
り、フローティング状態の第１の信号線は第２の信号線
に容量結合し、第１の信号線の電圧は当初の第１の電圧
とは異なった書き込み非選択電圧に変化する。
ば、第１の信号線をフローティング状態とした後に、第
２の信号線の電圧を第２の電圧に変化させる。これによ
り、フローティング状態の第１の信号線は第２の信号線
に容量結合し、第１の信号線の電圧は当初の第１の電圧
とは異なった書き込み非選択電圧に変化する。
【００３２】例えば第２の電圧が正の電圧であれば、書
き込み非選択電圧は、第１の電圧よりも高い電圧とな
る。この第１の電圧よりも高い書き込み非選択電圧は、
容量結合により得たものであるため、第１の信号線に、
第１の電圧よりも高い書き込み非選択電圧を印加する方
式に比べて、より短時間で、第１の信号線の電圧を第１
の電圧よりも高い書き込み非選択電圧に変化させること
ができる。よって、データの書き込み速度が向上する。
き込み非選択電圧は、第１の電圧よりも高い電圧とな
る。この第１の電圧よりも高い書き込み非選択電圧は、
容量結合により得たものであるため、第１の信号線に、
第１の電圧よりも高い書き込み非選択電圧を印加する方
式に比べて、より短時間で、第１の信号線の電圧を第１
の電圧よりも高い書き込み非選択電圧に変化させること
ができる。よって、データの書き込み速度が向上する。
【００３３】また、第１の電圧よりも高い書き込み非選
択電圧は、特別な高電圧発生回路を必要とせずに得られ
るので、チップ面積の増加もなく、また、消費電流の増
加もない。
択電圧は、特別な高電圧発生回路を必要とせずに得られ
るので、チップ面積の増加もなく、また、消費電流の増
加もない。
【００３４】さらに、第１の電圧よりも高い書き込み非
選択電圧は、第１の電圧よりも高い電圧にもできるの
で、書き込み選択されたワード線に接続されている
“１”書き込みされるセル（書き込み非選択のセル）に
生ずる“誤書き込み”の可能性を低減させることもでき
る。
選択電圧は、第１の電圧よりも高い電圧にもできるの
で、書き込み選択されたワード線に接続されている
“１”書き込みされるセル（書き込み非選択のセル）に
生ずる“誤書き込み”の可能性を低減させることもでき
る。
【００３５】また、この発明では、少なくとも１つの不
揮発性メモリセルを含むメモリセル部と、前記メモリセ
ル部の一端に接続される第１の信号線と、前記第１の信
号線と容量結合する第２の信号線とを具備し、前記第１
の信号線を第１の電圧でフローティング状態とし、前記
第１の信号線をフローティング状態とした後に、前記第
２の信号線の電圧を第２の電圧に変化させ、フローティ
ング状態の前記第１の信号線を前記第２の信号線に容量
結合させて、前記第１の信号線の電圧を前記第１の電圧
とは異なった第３の電圧に変化させ、前記第１の信号線
の電圧を前記第３の電圧に変化させた後に、前記第１の
信号線と前記第２の信号線とを互いに接続して、前記第
１、第２の信号線の電圧をそれぞれ、書き込み非選択電
圧に設定することを特徴としている。
揮発性メモリセルを含むメモリセル部と、前記メモリセ
ル部の一端に接続される第１の信号線と、前記第１の信
号線と容量結合する第２の信号線とを具備し、前記第１
の信号線を第１の電圧でフローティング状態とし、前記
第１の信号線をフローティング状態とした後に、前記第
２の信号線の電圧を第２の電圧に変化させ、フローティ
ング状態の前記第１の信号線を前記第２の信号線に容量
結合させて、前記第１の信号線の電圧を前記第１の電圧
とは異なった第３の電圧に変化させ、前記第１の信号線
の電圧を前記第３の電圧に変化させた後に、前記第１の
信号線と前記第２の信号線とを互いに接続して、前記第
１、第２の信号線の電圧をそれぞれ、書き込み非選択電
圧に設定することを特徴としている。
【００３６】このような不揮発性半導体記憶装置によれ
ば、第１の信号線の第１の電圧だけでなく、第２の信号
線の第２の電圧も、第１の電圧とは異なった書き込み非
選択電圧に設定できる。
ば、第１の信号線の第１の電圧だけでなく、第２の信号
線の第２の電圧も、第１の電圧とは異なった書き込み非
選択電圧に設定できる。
【００３７】また、この発明では、前記メモリセル部へ
の書き込みデータをラッチするデータラッチ回路をさら
に具備し、前記書き込み非選択の電圧に設定された前記
第１の信号線もしくは前記第２の信号線の電圧を、前記
データラッチ回路にラッチされた書き込みデータに従っ
て、所定のデータ書き込み用の電圧に再設定することを
特徴としている。
の書き込みデータをラッチするデータラッチ回路をさら
に具備し、前記書き込み非選択の電圧に設定された前記
第１の信号線もしくは前記第２の信号線の電圧を、前記
データラッチ回路にラッチされた書き込みデータに従っ
て、所定のデータ書き込み用の電圧に再設定することを
特徴としている。
【００３８】このような不揮発性半導体記憶装置によれ
ば、第１の信号線もしくは第２の信号線の電圧を、デー
タラッチ回路から直接に所定のデータ書き込み用の電圧
に設定する場合よりも、より高速に所定のデータ書き込
み用の電圧に設定することができる。
ば、第１の信号線もしくは第２の信号線の電圧を、デー
タラッチ回路から直接に所定のデータ書き込み用の電圧
に設定する場合よりも、より高速に所定のデータ書き込
み用の電圧に設定することができる。
【００３９】また、この発明では、前記第１の信号線も
しくは前記第２の信号線の電圧が前記所定のデータ書き
込み用の電圧に再設定される前に、前記書き込み非選択
電圧を、前記メモリセル部に転送することを特徴として
いる。
しくは前記第２の信号線の電圧が前記所定のデータ書き
込み用の電圧に再設定される前に、前記書き込み非選択
電圧を、前記メモリセル部に転送することを特徴として
いる。
【００４０】このような不揮発性半導体記憶装置によれ
ば、データラッチ回路から設定される書き込み非選択電
圧よりも高い書き込み非選択電圧を、メモリセル部に転
送することができる。
ば、データラッチ回路から設定される書き込み非選択電
圧よりも高い書き込み非選択電圧を、メモリセル部に転
送することができる。
【００４１】また、この発明では、前記書き込み非選択
電圧は、電源電圧よりも高いことを特徴としている。
電圧は、電源電圧よりも高いことを特徴としている。
【００４２】このような不揮発性半導体記憶装置によれ
ば、第１の信号線、もしくは第１、第２の信号線それぞ
れに設定される書き込み非選択電圧を、電源電圧よりも
高いものにすることで、書き込み選択されたワード線に
接続されている“１”書き込みされるセル（書き込み非
選択のセル）に生ずる“誤書き込み”の可能性を低減す
ることができる。
ば、第１の信号線、もしくは第１、第２の信号線それぞ
れに設定される書き込み非選択電圧を、電源電圧よりも
高いものにすることで、書き込み選択されたワード線に
接続されている“１”書き込みされるセル（書き込み非
選択のセル）に生ずる“誤書き込み”の可能性を低減す
ることができる。
【００４３】また、この発明では、前記第１、第２の電
圧はそれぞれ電源電圧であることを特徴としている。
圧はそれぞれ電源電圧であることを特徴としている。
【００４４】このような不揮発性半導体記憶装置によれ
ば、第１、第２の信号線に与えられる電圧を電源電圧と
することで、特別な電圧発生回路を設けずに、例えば第
１の信号線を第１の電圧とは異なった上記書き込み非選
択電圧等にでき、第２の信号線もまた、第２の電圧とは
異なった上記書き込み非選択電圧等にできる。
ば、第１、第２の信号線に与えられる電圧を電源電圧と
することで、特別な電圧発生回路を設けずに、例えば第
１の信号線を第１の電圧とは異なった上記書き込み非選
択電圧等にでき、第２の信号線もまた、第２の電圧とは
異なった上記書き込み非選択電圧等にできる。
【００４５】また、この発明では、少なくとも１つの不
揮発性メモリセルを含むメモリセル部と、前記メモリセ
ル部の一端に接続される第１の信号線と、前記第１の信
号線と容量結合する第２の信号線と、前記メモリセル部
への書き込みデータをラッチするデータラッチ回路とを
具備し、前記第１の信号線を第１の電圧でフローティン
グ状態とし、前記第１の信号線をフローティング状態と
した後に、前記第２の信号線の電圧を第２の電圧に変化
させ、フローティング状態の前記第１の信号線を前記第
２の信号線に容量結合させて、前記第１の信号線の電圧
を前記第１の電圧とは異なった第３の電圧に変化させ、
前記第１の信号線の電圧を前記第３の電圧に変化させた
後に、前記第１の信号線の電圧を、前記データラッチ回
路にラッチされた書き込みデータに従って、所定のデー
タ書き込み用の電圧に設定することを特徴としている。
揮発性メモリセルを含むメモリセル部と、前記メモリセ
ル部の一端に接続される第１の信号線と、前記第１の信
号線と容量結合する第２の信号線と、前記メモリセル部
への書き込みデータをラッチするデータラッチ回路とを
具備し、前記第１の信号線を第１の電圧でフローティン
グ状態とし、前記第１の信号線をフローティング状態と
した後に、前記第２の信号線の電圧を第２の電圧に変化
させ、フローティング状態の前記第１の信号線を前記第
２の信号線に容量結合させて、前記第１の信号線の電圧
を前記第１の電圧とは異なった第３の電圧に変化させ、
前記第１の信号線の電圧を前記第３の電圧に変化させた
後に、前記第１の信号線の電圧を、前記データラッチ回
路にラッチされた書き込みデータに従って、所定のデー
タ書き込み用の電圧に設定することを特徴としている。
【００４６】このような不揮発性半導体記憶装置によれ
ば、第１の信号線の第１の電圧とは異なった第３の電圧
に変化させた後に、第１の信号線の電圧をデータラッチ
回路から所定のデータ書き込み用の電圧に設定する。こ
のため、例えば第１の信号線が第１の電圧の状態で、第
１の信号線の電圧をデータラッチ回路から所定のデータ
書き込み用の電圧に設定する場合に比べて、内部電源電
圧の変動を抑制することができる。
ば、第１の信号線の第１の電圧とは異なった第３の電圧
に変化させた後に、第１の信号線の電圧をデータラッチ
回路から所定のデータ書き込み用の電圧に設定する。こ
のため、例えば第１の信号線が第１の電圧の状態で、第
１の信号線の電圧をデータラッチ回路から所定のデータ
書き込み用の電圧に設定する場合に比べて、内部電源電
圧の変動を抑制することができる。
【００４７】また、この発明では、少なくとも前記第２
の信号線をバイアスするバイアス回路をさらに具備し、
前記第２の電圧は前記バイアス回路から与えられること
を特徴としている。
の信号線をバイアスするバイアス回路をさらに具備し、
前記第２の電圧は前記バイアス回路から与えられること
を特徴としている。
【００４８】このような不揮発性半導体記憶装置によれ
ば、第２の信号線を第２の電圧とするための構成の一例
を提供できる。
ば、第２の信号線を第２の電圧とするための構成の一例
を提供できる。
【００４９】また、この発明では、前記バイアス回路か
ら前記第２の信号線に与えられる前記第２の電圧は外部
電源電圧であり、前記データラッチ回路から前記第１の
信号線に与えられる前記所定のデータ書き込み用の電圧
には、内部電源電圧が含まれることを特徴としている。
ら前記第２の信号線に与えられる前記第２の電圧は外部
電源電圧であり、前記データラッチ回路から前記第１の
信号線に与えられる前記所定のデータ書き込み用の電圧
には、内部電源電圧が含まれることを特徴としている。
【００５０】このような不揮発性半導体記憶装置によれ
ば、第２の信号線に与えられる第２の電圧を外部電源電
圧とすることで、内部電源電圧の変動を抑制することが
できる。
ば、第２の信号線に与えられる第２の電圧を外部電源電
圧とすることで、内部電源電圧の変動を抑制することが
できる。
【００５１】また、この発明では、前記外部電源電圧を
降圧する降圧回路を、さらに具備し、前記降圧回路は、
前記外部電源電圧よりも低い前記内部電源電圧を発生さ
せることを特徴としている。
降圧する降圧回路を、さらに具備し、前記降圧回路は、
前記外部電源電圧よりも低い前記内部電源電圧を発生さ
せることを特徴としている。
【００５２】このような不揮発性半導体記憶装置によれ
ば、例えばデータラッチ回路から第１の信号線に書き込
み非選択電圧を与える際に発生する内部電源電圧の降下
を、抑制することができる。
ば、例えばデータラッチ回路から第１の信号線に書き込
み非選択電圧を与える際に発生する内部電源電圧の降下
を、抑制することができる。
【００５３】また、この発明では、前記バイアス回路に
供給される外部電源電圧は、第１の電源端子を介して前
記バイアス回路に供給され、前記降圧回路に供給される
外部電源電圧は、前記第１の電源端子とは異なった第２
の電源端子を介して前記降圧回路に与えられることを特
徴としている。
供給される外部電源電圧は、第１の電源端子を介して前
記バイアス回路に供給され、前記降圧回路に供給される
外部電源電圧は、前記第１の電源端子とは異なった第２
の電源端子を介して前記降圧回路に与えられることを特
徴としている。
【００５４】このような不揮発性半導体記憶装置によれ
ば、バイアス回路に供給される外部電源電圧と、降圧回
路に供給される外部電源電圧とがそれぞれ異なった電源
系になるので、降圧回路は、バイアス回路からの電気的
な影響を受け難い状態で、内部電源電圧を発生させるこ
とができる。
ば、バイアス回路に供給される外部電源電圧と、降圧回
路に供給される外部電源電圧とがそれぞれ異なった電源
系になるので、降圧回路は、バイアス回路からの電気的
な影響を受け難い状態で、内部電源電圧を発生させるこ
とができる。
【００５５】また、この発明では、前記第１の電圧は０
Ｖであることを特徴としている。
Ｖであることを特徴としている。
【００５６】また、この発明では、前記第１、第２の信
号線はそれぞれ、ビット線であることを特徴としてい
る。
号線はそれぞれ、ビット線であることを特徴としてい
る。
【００５７】
【発明の実施の形態】以下、この発明の実施形態をＮＡ
ＮＤ型ＥＥＰＲＯＭを例にとって説明する。ＮＡＮＤ型
ＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲート
と制御ゲートが積層されたｎチャネル型ＦＥＴＭＯＳ構
造の複数のメモリセルを、それらのソース、ドレインを
隣接するものどうしで共有する形で直列接続し、これを
１単位としてビット線に接続するものである。
ＮＤ型ＥＥＰＲＯＭを例にとって説明する。ＮＡＮＤ型
ＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲート
と制御ゲートが積層されたｎチャネル型ＦＥＴＭＯＳ構
造の複数のメモリセルを、それらのソース、ドレインを
隣接するものどうしで共有する形で直列接続し、これを
１単位としてビット線に接続するものである。
【００５８】図１（Ａ）はＮＡＮＤセル１単位分を示す
平面図、図１（Ｂ）はその等価回路図である。また、図
２（Ａ）は図１（Ａ）中の２Ａ−２Ａ線に沿った断面図
であり、図２（Ｂ）は図１（Ａ）中の２Ｂ−２Ｂ線に沿
った断面図である。
平面図、図１（Ｂ）はその等価回路図である。また、図
２（Ａ）は図１（Ａ）中の２Ａ−２Ａ線に沿った断面図
であり、図２（Ｂ）は図１（Ａ）中の２Ｂ−２Ｂ線に沿
った断面図である。
【００５９】ｐ- 型シリコン基板（またはｐ- 型ウェ
ル）１１には、素子分離用酸化膜１２によって囲まれた
メモリセルアレイが形成されている。メモリセルアレイ
には、ＮＡＮＤセルが複数、集積される。１単位分のＮ
ＡＮＤセルに着目して説明すると、この実施形態では、
８個のメモリセルＭ１〜Ｍ８が直列されて１単位のＮＡ
ＮＤセルを構成している。セルはそれぞれ、基板１１上
にゲート絶縁膜１３を介して形成された浮遊ゲート１４
（１４-1〜１４-8）、および浮遊ゲート１４上に第２の
ゲート絶縁膜１５を介して形成された制御ゲート１６
（１６-1〜１６-8）からなる積層ゲート構造を有してい
る。また、これらセルのソース／ドレインであるｎ+ 型
拡散層１９は隣接するものどうし共有され、これによ
り、セルは互いに直列に接続される。
ル）１１には、素子分離用酸化膜１２によって囲まれた
メモリセルアレイが形成されている。メモリセルアレイ
には、ＮＡＮＤセルが複数、集積される。１単位分のＮ
ＡＮＤセルに着目して説明すると、この実施形態では、
８個のメモリセルＭ１〜Ｍ８が直列されて１単位のＮＡ
ＮＤセルを構成している。セルはそれぞれ、基板１１上
にゲート絶縁膜１３を介して形成された浮遊ゲート１４
（１４-1〜１４-8）、および浮遊ゲート１４上に第２の
ゲート絶縁膜１５を介して形成された制御ゲート１６
（１６-1〜１６-8）からなる積層ゲート構造を有してい
る。また、これらセルのソース／ドレインであるｎ+ 型
拡散層１９は隣接するものどうし共有され、これによ
り、セルは互いに直列に接続される。
【００６０】ＮＡＮＤセルのドレイン側には第１の選択
トランジスタＳ１、ソース側には第２の選択トランジス
タＳ２が接続されている。選択トランジスタＳ１は、セ
ルの浮遊ゲート１４-1〜１４-8、制御ゲート１６-1〜１
６-8と同時に形成された積層ゲート構造体１４-9、１６
-9を有し、選択トランジスタＳ２もまた同様な積層ゲー
ト構造体１４-10 、１６-10 を有している。選択トラン
ジスタＳ１のゲート構造体１４-9、１６-9どうし、およ
び選択トランジスタＳ１のゲート構造体１４-10 、１６
-10 どうしはそれぞれ、図示せぬ箇所で例えば短絡され
ている。素子形成された基板１１はＣＶＤ酸化膜１７に
より覆われ、ビット線（ＢＬ）１８は、ＣＶＤ酸化膜１
７の上に形成されている。セルＭ１〜Ｍ８の制御ゲート
１６-1〜１６-8はそれぞれ、ロー方向に連続的に形成さ
れて、例えば同じローで共通とされる制御ゲートＣＧ１
〜ＣＧ８となり、ワード線として機能される。また、選
択トランジスタＳ１の積層ゲート構造体１４-9、１６-9
および選択トランジスタＳ２の積層ゲート構造体１４-1
0 、１６-10 もまた、ロー方向に連続的に形成されて、
例えば同じローで共通とされる選択ゲートＳＧ１、ＳＧ
２として機能される。
トランジスタＳ１、ソース側には第２の選択トランジス
タＳ２が接続されている。選択トランジスタＳ１は、セ
ルの浮遊ゲート１４-1〜１４-8、制御ゲート１６-1〜１
６-8と同時に形成された積層ゲート構造体１４-9、１６
-9を有し、選択トランジスタＳ２もまた同様な積層ゲー
ト構造体１４-10 、１６-10 を有している。選択トラン
ジスタＳ１のゲート構造体１４-9、１６-9どうし、およ
び選択トランジスタＳ１のゲート構造体１４-10 、１６
-10 どうしはそれぞれ、図示せぬ箇所で例えば短絡され
ている。素子形成された基板１１はＣＶＤ酸化膜１７に
より覆われ、ビット線（ＢＬ）１８は、ＣＶＤ酸化膜１
７の上に形成されている。セルＭ１〜Ｍ８の制御ゲート
１６-1〜１６-8はそれぞれ、ロー方向に連続的に形成さ
れて、例えば同じローで共通とされる制御ゲートＣＧ１
〜ＣＧ８となり、ワード線として機能される。また、選
択トランジスタＳ１の積層ゲート構造体１４-9、１６-9
および選択トランジスタＳ２の積層ゲート構造体１４-1
0 、１６-10 もまた、ロー方向に連続的に形成されて、
例えば同じローで共通とされる選択ゲートＳＧ１、ＳＧ
２として機能される。
【００６１】図３は、図１、図２に示したＮＡＮＤセル
がマトリクス状に配置されたメモリセルアレイの等価回
路図である。
がマトリクス状に配置されたメモリセルアレイの等価回
路図である。
【００６２】図３に示すように、ソース線は、例えばビ
ット線６４本毎に１箇所、コンタクトを介して、アルミ
ニウム、導電性ポリシリコンなどから構成される基準電
圧配線に接続される。この基準電圧配線は、図示せぬメ
モリ周辺回路に接続される。この周辺回路は、例えばデ
ータの書き込み、データの消去、データの読み出しの各
モードに応じてソース線の状態を制御する、ソース線制
御回路である。セルの制御ゲートＣＧ１〜ＣＧ８、選択
ゲートＳＧ１、ＳＧ２は、ロー方向に連続的に配設され
る。通常、制御ゲートにつながるセルの集合は“ペー
ジ”と呼ばれ、１組の選択ゲートＳＧ１、ＳＧ２によっ
て挟まれた“ページ”の集合は“ＮＡＮＤブロック”あ
るいは単に“ブロック”と呼ばれている。１ページは、
例えば２５６バイト（２５６×８）個のセルから構成さ
れ、１ページ分のメモリセルは、ほぼ同時にデータの書
き込みが行われる。１ブロックは、例えば２０４８バイ
ト（２０４８×８）個のセルから構成され、１ブロック
分のメモリセルは、ほぼ同時にデータの消去が行われ
る。
ット線６４本毎に１箇所、コンタクトを介して、アルミ
ニウム、導電性ポリシリコンなどから構成される基準電
圧配線に接続される。この基準電圧配線は、図示せぬメ
モリ周辺回路に接続される。この周辺回路は、例えばデ
ータの書き込み、データの消去、データの読み出しの各
モードに応じてソース線の状態を制御する、ソース線制
御回路である。セルの制御ゲートＣＧ１〜ＣＧ８、選択
ゲートＳＧ１、ＳＧ２は、ロー方向に連続的に配設され
る。通常、制御ゲートにつながるセルの集合は“ペー
ジ”と呼ばれ、１組の選択ゲートＳＧ１、ＳＧ２によっ
て挟まれた“ページ”の集合は“ＮＡＮＤブロック”あ
るいは単に“ブロック”と呼ばれている。１ページは、
例えば２５６バイト（２５６×８）個のセルから構成さ
れ、１ページ分のメモリセルは、ほぼ同時にデータの書
き込みが行われる。１ブロックは、例えば２０４８バイ
ト（２０４８×８）個のセルから構成され、１ブロック
分のメモリセルは、ほぼ同時にデータの消去が行われ
る。
【００６３】図４は、この発明の第１の実施形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭの構成を示すブロック図であ
る。
ＮＡＮＤ型ＥＥＰＲＯＭの構成を示すブロック図であ
る。
【００６４】図４中、参照符号１はメモリ手段としての
メモリセルアレイである。この実施形態では、オープン
ビット線方式であるため、メモリセルアレイは“１
Ａ”、“１Ｂ”の２つに分割されている。参照符号２は
データの書き込み、読み出しを行うラッチ手段としての
センスアンプ兼データラッチ回路である。参照符号３
Ａ、３Ｂはワード線の選択を行うローデコーダ、参照符
号４はビット線の選択を行うカラムデコーダ、参照符号
５はアドレスバッファ、参照符号６はＩ／Ｏセンスアン
プ、参照符号７はデータ入出力バッファ、参照符号８は
基板電位制御回路である。
メモリセルアレイである。この実施形態では、オープン
ビット線方式であるため、メモリセルアレイは“１
Ａ”、“１Ｂ”の２つに分割されている。参照符号２は
データの書き込み、読み出しを行うラッチ手段としての
センスアンプ兼データラッチ回路である。参照符号３
Ａ、３Ｂはワード線の選択を行うローデコーダ、参照符
号４はビット線の選択を行うカラムデコーダ、参照符号
５はアドレスバッファ、参照符号６はＩ／Ｏセンスアン
プ、参照符号７はデータ入出力バッファ、参照符号８は
基板電位制御回路である。
【００６５】図５は、図４に示すセンスアンプ兼データ
ラッチ回路２の回路図である。この図５は、センスアン
プ兼データラッチ回路２のうち、図３に示すビット線Ｂ
Ｌ２Ａ、ＢＬ３Ａが接続される部分を、特に示す。
ラッチ回路２の回路図である。この図５は、センスアン
プ兼データラッチ回路２のうち、図３に示すビット線Ｂ
Ｌ２Ａ、ＢＬ３Ａが接続される部分を、特に示す。
【００６６】第１の実施形態に係るＥＥＰＲＯＭの、デ
ータの消去動作、およびデータの読み出し動作は、例え
ばT.Tanaka et al.:IEEE J.Solid-State Circuit, vol.
29,pp1366-1373,1994 に開示された動作と同様である。
このため、消去動作、読み出し動作の説明は省略する。
ータの消去動作、およびデータの読み出し動作は、例え
ばT.Tanaka et al.:IEEE J.Solid-State Circuit, vol.
29,pp1366-1373,1994 に開示された動作と同様である。
このため、消去動作、読み出し動作の説明は省略する。
【００６７】以下、この実施形態のデータの書き込み動
作を説明する。この説明では、図３に示すセルＭ１２
に、データを書き込む場合の書き込み手順を例示する。
図６は、その書き込み手順を示すタイミング図である。
作を説明する。この説明では、図３に示すセルＭ１２
に、データを書き込む場合の書き込み手順を例示する。
図６は、その書き込み手順を示すタイミング図である。
【００６８】図５に示すように、この実施形態に係るセ
ンスアンプ兼データラッチ回路２は、２本のビット線
を、１個のセンスアンプ回路Ｓ／Ａ１で共有する。した
がって、２本のビット線のうち、１本のビット線が選択
される。
ンスアンプ兼データラッチ回路２は、２本のビット線
を、１個のセンスアンプ回路Ｓ／Ａ１で共有する。した
がって、２本のビット線のうち、１本のビット線が選択
される。
【００６９】例えば図３に示すセルＭ１２にデータを書
き込む場合には、セルＭ１２に隣接するセルＭ１１、Ｍ
１３はそれぞれ、書き込み非選択になる。セルＭ１２へ
の書き込みデータは、ビット線ＢＬ２Ａから供給され、
セルＭ１１、Ｍ１３にはそれぞれ、ビット線ＢＬ１Ａ、
ＢＬ３Ａから書き込み非選択電圧が印加される。
き込む場合には、セルＭ１２に隣接するセルＭ１１、Ｍ
１３はそれぞれ、書き込み非選択になる。セルＭ１２へ
の書き込みデータは、ビット線ＢＬ２Ａから供給され、
セルＭ１１、Ｍ１３にはそれぞれ、ビット線ＢＬ１Ａ、
ＢＬ３Ａから書き込み非選択電圧が印加される。
【００７０】セルＭ１２に書き込むデータは、図５に示
すセンスアンプ回路Ｓ／Ａ１にラッチされている。つま
り“０”書き込みの場合には、センスアンプ回路Ｓ／Ａ
１のノードＮ１が“０Ｖ”、ノードＮ２が“３Ｖ”にさ
れ、“１”書き込みの場合には、ノードＮ１が“３
Ｖ”、ノードＮ２が“０Ｖ”にされている。
すセンスアンプ回路Ｓ／Ａ１にラッチされている。つま
り“０”書き込みの場合には、センスアンプ回路Ｓ／Ａ
１のノードＮ１が“０Ｖ”、ノードＮ２が“３Ｖ”にさ
れ、“１”書き込みの場合には、ノードＮ１が“３
Ｖ”、ノードＮ２が“０Ｖ”にされている。
【００７１】書き込み動作に入ると、図６に示す時刻ｔ
１において、プリチャージ信号ＰＲＡ１、ＰＲＡ２の電
圧がそれぞれ“Ｖabd ”とされる。このとき、電圧ＶＡ
１は“Ｖｃｃ”、電圧ＶＡ２は“０Ｖ”である。電圧Ｖ
abd は、ビット線ＢＬ１Ａ、ＢＬ３Ａを電圧Ｖｃｃ（例
えば３Ｖ）に充電できるような電圧、例えば８Ｖ程度で
あれば良い。このように、ビット線ＢＬ０Ａ〜ＢＬ４Ａ
の電圧を、ビット線１つおきに“Ｖｃｃ”とする。つま
りビット線ＢＬ１Ａ、ＢＬ３Ａを“Ｖｃｃ”に充電し、
また、ビット線ＢＬ０Ａ、ＢＬ２Ａ、ＢＬ４Ａを“０
Ｖ”とする。この時のビット線の電圧関係を図７（Ａ）
に示す。図７（Ａ）に示す容量Ｃ１はビット線間の容量
であり、容量Ｃ２はビット線間の容量以外のビット線の
容量である。容量Ｃ２は、容量Ｃ１のおよそ２倍であ
る。この後、図７（Ｂ）に示すように、プリチャージ信
号ＰＲＡ１の電圧を“０Ｖ”とし、電圧Ｖｃｃが印加さ
れたビット線ＢＬ１Ａ、ＢＬ３Ａをそれぞれフローティ
ングとする。
１において、プリチャージ信号ＰＲＡ１、ＰＲＡ２の電
圧がそれぞれ“Ｖabd ”とされる。このとき、電圧ＶＡ
１は“Ｖｃｃ”、電圧ＶＡ２は“０Ｖ”である。電圧Ｖ
abd は、ビット線ＢＬ１Ａ、ＢＬ３Ａを電圧Ｖｃｃ（例
えば３Ｖ）に充電できるような電圧、例えば８Ｖ程度で
あれば良い。このように、ビット線ＢＬ０Ａ〜ＢＬ４Ａ
の電圧を、ビット線１つおきに“Ｖｃｃ”とする。つま
りビット線ＢＬ１Ａ、ＢＬ３Ａを“Ｖｃｃ”に充電し、
また、ビット線ＢＬ０Ａ、ＢＬ２Ａ、ＢＬ４Ａを“０
Ｖ”とする。この時のビット線の電圧関係を図７（Ａ）
に示す。図７（Ａ）に示す容量Ｃ１はビット線間の容量
であり、容量Ｃ２はビット線間の容量以外のビット線の
容量である。容量Ｃ２は、容量Ｃ１のおよそ２倍であ
る。この後、図７（Ｂ）に示すように、プリチャージ信
号ＰＲＡ１の電圧を“０Ｖ”とし、電圧Ｖｃｃが印加さ
れたビット線ＢＬ１Ａ、ＢＬ３Ａをそれぞれフローティ
ングとする。
【００７２】なお、ビット線を電圧Ｖｃｃに充電するの
は、電源から直接に行うことができ、特別な高電圧発生
回路を必要としない。従って、ビット線ＢＬ１Ａ、ＢＬ
３Ａの電圧Ｖｃｃへの充電は、通常のＥＥＰＲＯＭと同
様に高速に行われる。さらには、高電圧発生回路を必要
としないので、消費電流の増大もない。
は、電源から直接に行うことができ、特別な高電圧発生
回路を必要としない。従って、ビット線ＢＬ１Ａ、ＢＬ
３Ａの電圧Ｖｃｃへの充電は、通常のＥＥＰＲＯＭと同
様に高速に行われる。さらには、高電圧発生回路を必要
としないので、消費電流の増大もない。
【００７３】次いで、時刻ｔ２において、電圧ＶＡ２を
“Ｖｃｃ”とし、残りのビット線ＢＬ０Ａ、ＢＬ２Ａ、
ＢＬ４Ａを“Ｖｃｃ”に充電する。この時、ビット線Ｂ
Ｌ１Ａ、ＢＬ３Ａはそれぞれフローティングであるた
め、ビット線ＢＬ１Ａ、ＢＬ３Ａの電圧はそれぞれ、図
７（Ｃ）に示すように、容量Ｃ１による容量結合により
“Ｖｃｃ”から“Ｖｃｃ＋Ｖ１”に上昇する。電圧Ｖ１
は、（Ｃ２／（２Ｃ１＋Ｃ２））・Ｖｃｃ、即ち、ほぼ
Ｖｃｃ／２である。
“Ｖｃｃ”とし、残りのビット線ＢＬ０Ａ、ＢＬ２Ａ、
ＢＬ４Ａを“Ｖｃｃ”に充電する。この時、ビット線Ｂ
Ｌ１Ａ、ＢＬ３Ａはそれぞれフローティングであるた
め、ビット線ＢＬ１Ａ、ＢＬ３Ａの電圧はそれぞれ、図
７（Ｃ）に示すように、容量Ｃ１による容量結合により
“Ｖｃｃ”から“Ｖｃｃ＋Ｖ１”に上昇する。電圧Ｖ１
は、（Ｃ２／（２Ｃ１＋Ｃ２））・Ｖｃｃ、即ち、ほぼ
Ｖｃｃ／２である。
【００７４】次いで、時刻ｔ３において、信号ＳＳ１、
ＳＳ２の電圧を“Ｖabd ”にすることにより、図５中、
書き込みデータを供給するビット線ＢＬ２Ａと、書き込
み非選択のビット線ＢＬ３Ａをショートさせる。これに
より、図７（Ｄ）に示すように、全てのビット線の電圧
は、電圧Ｖｃｃよりも高い電圧“Ｖｃｃ＋（Ｖ１／
２）”となる。この実施形態では、電圧“Ｖｃｃ＋（Ｖ
１／２）”は、ビット線の書き込み非選択電圧である。
ＳＳ２の電圧を“Ｖabd ”にすることにより、図５中、
書き込みデータを供給するビット線ＢＬ２Ａと、書き込
み非選択のビット線ＢＬ３Ａをショートさせる。これに
より、図７（Ｄ）に示すように、全てのビット線の電圧
は、電圧Ｖｃｃよりも高い電圧“Ｖｃｃ＋（Ｖ１／
２）”となる。この実施形態では、電圧“Ｖｃｃ＋（Ｖ
１／２）”は、ビット線の書き込み非選択電圧である。
【００７５】なお、この実施形態では、信号ＳＳ１、Ｓ
Ｓ２の電圧を“Ｖabd ”とすることにより、ビット線Ｂ
Ｌ２Ａとビット線ＢＬ３Ａとをショートさせているが、
ビット線ＢＬ０Ａ、ＢＬ１Ａ、ＢＬ２Ａ、ＢＬ３Ａ、Ｂ
Ｌ４Ａを全てショートさせるようにしても良い。
Ｓ２の電圧を“Ｖabd ”とすることにより、ビット線Ｂ
Ｌ２Ａとビット線ＢＬ３Ａとをショートさせているが、
ビット線ＢＬ０Ａ、ＢＬ１Ａ、ＢＬ２Ａ、ＢＬ３Ａ、Ｂ
Ｌ４Ａを全てショートさせるようにしても良い。
【００７６】以上の動作により、ビット線の書き込み非
選択電圧を、電圧Ｖｃｃよりも高い電圧“Ｖｃｃ＋（Ｖ
１／２）”に設定することができる。しかも、ビット線
に印加される高い電圧“Ｖｃｃ＋（Ｖ１／２）”を発生
させるために、ビット線の電圧を電源電圧Ｖｃｃとする
タイミングを、ビット線１つおきに、互いにずらして行
うので、特別な高電圧発生回路も必要としない。従っ
て、ビット線の電圧の設定を、特別な高電圧発生回路を
備える場合に比べて、より高速に行うことができる。も
ちろん、チップの面積も、大きく増加することはない
し、消費電流が増加することもない。
選択電圧を、電圧Ｖｃｃよりも高い電圧“Ｖｃｃ＋（Ｖ
１／２）”に設定することができる。しかも、ビット線
に印加される高い電圧“Ｖｃｃ＋（Ｖ１／２）”を発生
させるために、ビット線の電圧を電源電圧Ｖｃｃとする
タイミングを、ビット線１つおきに、互いにずらして行
うので、特別な高電圧発生回路も必要としない。従っ
て、ビット線の電圧の設定を、特別な高電圧発生回路を
備える場合に比べて、より高速に行うことができる。も
ちろん、チップの面積も、大きく増加することはない
し、消費電流が増加することもない。
【００７７】ビット線の電圧が、電圧Ｖｃｃ以上に昇圧
されている間、選択ゲートＳＧ１の電圧は“Ｖｓｇ”に
昇圧される。電圧Ｖｓｇは、例えばＶｃｃ＋（Ｖ１／
２）”であれば良い。さらにこの状態で、時刻ｔ４にお
いて、制御ゲートＣＧ１の電圧をＶpgm （＝２０Ｖ程
度）、制御ゲートＣＧ２〜ＣＧ８の電圧をＶpass（＝１
０Ｖ程度）とする。これにより、セルＭＣ１１、ＭＣ１
２、ＭＣ１３のチャネルはそれぞれ、ビット線電位“Ｖ
ｃｃ＋（Ｖ１／２）、あるいはＶｃｃ＋（Ｖ１／２）−
Ｖthsg（Ｖthsgは、選択ゲートＳＧ１に接続されている
選択トランジスタのしきい値電圧）”が転送された後に
フローティング状態となり、その後、制御ゲートとの容
量結合により、昇圧した書き込み非選択のチャネル電圧
（書き込み禁止電圧）に設定される。書き込み非選択の
チャネル電圧は、約８Ｖ程度である。従来の技術の欄で
も説明したように、書き込み非選択のチャネル電圧は、
従来では約６Ｖ程度である。従って、この実施形態で
は、書き込み非選択のチャネル電圧を、従来に比べて約
２Ｖも高くすることができる。
されている間、選択ゲートＳＧ１の電圧は“Ｖｓｇ”に
昇圧される。電圧Ｖｓｇは、例えばＶｃｃ＋（Ｖ１／
２）”であれば良い。さらにこの状態で、時刻ｔ４にお
いて、制御ゲートＣＧ１の電圧をＶpgm （＝２０Ｖ程
度）、制御ゲートＣＧ２〜ＣＧ８の電圧をＶpass（＝１
０Ｖ程度）とする。これにより、セルＭＣ１１、ＭＣ１
２、ＭＣ１３のチャネルはそれぞれ、ビット線電位“Ｖ
ｃｃ＋（Ｖ１／２）、あるいはＶｃｃ＋（Ｖ１／２）−
Ｖthsg（Ｖthsgは、選択ゲートＳＧ１に接続されている
選択トランジスタのしきい値電圧）”が転送された後に
フローティング状態となり、その後、制御ゲートとの容
量結合により、昇圧した書き込み非選択のチャネル電圧
（書き込み禁止電圧）に設定される。書き込み非選択の
チャネル電圧は、約８Ｖ程度である。従来の技術の欄で
も説明したように、書き込み非選択のチャネル電圧は、
従来では約６Ｖ程度である。従って、この実施形態で
は、書き込み非選択のチャネル電圧を、従来に比べて約
２Ｖも高くすることができる。
【００７８】ビット線の電圧“Ｖｃｃ＋（Ｖ１／２）”
が充分にチャネルに転送され、セルＭＣ１１、ＭＣ１
２、ＭＣ１３のチャネルの電圧がそれぞれ上昇し、書き
込み非選択のチャネル電圧となった後、時刻ｔ５におい
て、選択ゲートＳＧ１の電圧を“Ｖｃｃ”に下げ、続い
て、時刻ｔ６にビット線ＢＬ１Ａ、ＢＬ３Ａの電圧を
“Ｖｃｃ”とする。選択ゲートＳＧ１をゲートとする選
択トランジスタＳ１は、ゲートが電圧Ｖｃｃ、ビット線
が電圧Ｖｃｃであるのでオフする。従って、セルＭＣ１
１、ＭＣ１２、ＭＣ１３のチャネルからビット線に電荷
がリークすることによってチャネルの電圧が低下するこ
とはない。選択ゲートＳＧ１を、ビット線よりも先に電
圧Ｖｃｃとするのは、セルのチャネルからビット線に電
荷がリークすることを防止するためである。
が充分にチャネルに転送され、セルＭＣ１１、ＭＣ１
２、ＭＣ１３のチャネルの電圧がそれぞれ上昇し、書き
込み非選択のチャネル電圧となった後、時刻ｔ５におい
て、選択ゲートＳＧ１の電圧を“Ｖｃｃ”に下げ、続い
て、時刻ｔ６にビット線ＢＬ１Ａ、ＢＬ３Ａの電圧を
“Ｖｃｃ”とする。選択ゲートＳＧ１をゲートとする選
択トランジスタＳ１は、ゲートが電圧Ｖｃｃ、ビット線
が電圧Ｖｃｃであるのでオフする。従って、セルＭＣ１
１、ＭＣ１２、ＭＣ１３のチャネルからビット線に電荷
がリークすることによってチャネルの電圧が低下するこ
とはない。選択ゲートＳＧ１を、ビット線よりも先に電
圧Ｖｃｃとするのは、セルのチャネルからビット線に電
荷がリークすることを防止するためである。
【００７９】次いで、時刻ｔ７において、書き込みデー
タを供給するビット線ＢＬ２Ａに、センスアンプ回路Ｓ
／Ａ１にラッチされた書き込みデータに応じて、データ
書き込み用の電圧“Ｖｃｃ”か“Ｖｓｓ（０Ｖ）”を与
える。例えばセルＭ１２に“０”書き込みを行う場合に
は、ビット線ＢＬ２Ａを０Ｖにして、セルＭ１２のチャ
ネルを０Ｖとする。一方、“１”書き込みを行う場合に
は、ビット線ＢＬ２Ａを電圧Ｖｃｃ（例えば３Ｖ）とし
て、選択ゲートＳ１をオフさせ、セルＭ１２のチャネル
の電圧を、上記書き込み非選択のチャネル電圧（中間電
圧）に保つ。
タを供給するビット線ＢＬ２Ａに、センスアンプ回路Ｓ
／Ａ１にラッチされた書き込みデータに応じて、データ
書き込み用の電圧“Ｖｃｃ”か“Ｖｓｓ（０Ｖ）”を与
える。例えばセルＭ１２に“０”書き込みを行う場合に
は、ビット線ＢＬ２Ａを０Ｖにして、セルＭ１２のチャ
ネルを０Ｖとする。一方、“１”書き込みを行う場合に
は、ビット線ＢＬ２Ａを電圧Ｖｃｃ（例えば３Ｖ）とし
て、選択ゲートＳ１をオフさせ、セルＭ１２のチャネル
の電圧を、上記書き込み非選択のチャネル電圧（中間電
圧）に保つ。
【００８０】また、書き込み非選択のビット線ＢＬ１
Ａ、ＢＬ３Ａ、ＢＬ５Ａの電圧はそれぞれ電圧Ｖｃｃに
保たれる。このため、セルＭ１１、Ｍ１３のチャネルの
電圧はそれぞれ、“１”書き込みが行われる場合のセル
Ｍ１２のチャネルの電圧と同様に、上記書き込み非選択
のチャネル電圧（中間電圧）に保たれる。
Ａ、ＢＬ３Ａ、ＢＬ５Ａの電圧はそれぞれ電圧Ｖｃｃに
保たれる。このため、セルＭ１１、Ｍ１３のチャネルの
電圧はそれぞれ、“１”書き込みが行われる場合のセル
Ｍ１２のチャネルの電圧と同様に、上記書き込み非選択
のチャネル電圧（中間電圧）に保たれる。
【００８１】この後、書き込み選択された制御ゲートＣ
Ｇ１の電圧が“Ｖpgm （＝２０Ｖ程度）”、書き込み非
選択の制御ゲートＣＧ２〜ＣＧ８の電圧が“Ｖpass（＝
１０Ｖ程度）にそれぞれ昇圧された結果、上述したよう
に、“１”書き込みが行われる場合のセルＭ１２のチャ
ネルの電圧、および書き込み非選択のセルＭ１１、Ｍ１
３のチャネルの電圧はそれぞれ、上記約８Ｖ程度の中間
電圧となるので、制御ゲートＣＧ１の電圧が“Ｖｐｇｍ
（＝２０Ｖ程度）”となっても、浮遊ゲートには電子が
注入されない。これに対して、“０”書き込みが行われ
る場合のセルＭ１２のチャネルの電圧は０Ｖであるの
で、制御ゲートＣＧ１の電圧が“Ｖpgm ”となること
で、基板から浮遊ゲートに電子が注入されて、“０”書
き込みが行われる。
Ｇ１の電圧が“Ｖpgm （＝２０Ｖ程度）”、書き込み非
選択の制御ゲートＣＧ２〜ＣＧ８の電圧が“Ｖpass（＝
１０Ｖ程度）にそれぞれ昇圧された結果、上述したよう
に、“１”書き込みが行われる場合のセルＭ１２のチャ
ネルの電圧、および書き込み非選択のセルＭ１１、Ｍ１
３のチャネルの電圧はそれぞれ、上記約８Ｖ程度の中間
電圧となるので、制御ゲートＣＧ１の電圧が“Ｖｐｇｍ
（＝２０Ｖ程度）”となっても、浮遊ゲートには電子が
注入されない。これに対して、“０”書き込みが行われ
る場合のセルＭ１２のチャネルの電圧は０Ｖであるの
で、制御ゲートＣＧ１の電圧が“Ｖpgm ”となること
で、基板から浮遊ゲートに電子が注入されて、“０”書
き込みが行われる。
【００８２】書き込み終了後、制御ゲート、選択ゲー
ト、ビット線を順次放電することにより、書き込み動作
を終了する。
ト、ビット線を順次放電することにより、書き込み動作
を終了する。
【００８３】また、書き込みのタイミングは、上記した
例に限らず、様々な変形が可能である。以下、いくつか
の変形例を説明する。
例に限らず、様々な変形が可能である。以下、いくつか
の変形例を説明する。
【００８４】上記書き込み動作では、図７（Ｄ）で、ビ
ット線ＢＬ２Ａとビット線ＢＬ３Ａとをショートしてい
るが、ショートしなくても良い。この場合、ビット線Ｂ
Ｌ２Ａの電圧はＶｃｃよりも高くならないが、非選択の
ビット線ＢＬ３Ａは、図７（Ｃ）の時点でＶｃｃよりも
高電位の書き込み非選択電圧（Ｖｃｃ＋Ｖ１）になって
いるので、ビット線ＢＬ３Ａに接続するメモリセルの誤
書き込み特性は向上する。かつビット線ＢＬ２Ａとビッ
ト線ＢＬ３Ａとをショートしない場合には、ショートに
要する時間を省くことができるので、書き込みスピード
が向上する。
ット線ＢＬ２Ａとビット線ＢＬ３Ａとをショートしてい
るが、ショートしなくても良い。この場合、ビット線Ｂ
Ｌ２Ａの電圧はＶｃｃよりも高くならないが、非選択の
ビット線ＢＬ３Ａは、図７（Ｃ）の時点でＶｃｃよりも
高電位の書き込み非選択電圧（Ｖｃｃ＋Ｖ１）になって
いるので、ビット線ＢＬ３Ａに接続するメモリセルの誤
書き込み特性は向上する。かつビット線ＢＬ２Ａとビッ
ト線ＢＬ３Ａとをショートしない場合には、ショートに
要する時間を省くことができるので、書き込みスピード
が向上する。
【００８５】さらに、上記書き込みタイミングの例にお
いては、まず、ビット線ＢＬ３Ａを“Ｖｃｃ”にした後
に、ビット線ＢＬ２Ａを“Ｖｃｃ”にしている。これ
を、ビット線ＢＬ２Ａを“Ｖｃｃ”にした後に、ビット
線ＢＬ３Ａを“Ｖｃｃ”とするようにしても良い。
いては、まず、ビット線ＢＬ３Ａを“Ｖｃｃ”にした後
に、ビット線ＢＬ２Ａを“Ｖｃｃ”にしている。これ
を、ビット線ＢＬ２Ａを“Ｖｃｃ”にした後に、ビット
線ＢＬ３Ａを“Ｖｃｃ”とするようにしても良い。
【００８６】また、図８に示すようなタイミングとして
も良い。
も良い。
【００８７】図８に示すタイミングの例では、ビット線
電位“Ｖｃｃ＋（Ｖ１／２）”を、しきい値落ちなくメ
モリセルのチャネルに転送するために、選択ゲートＳＧ
１を、“Ｖｓｇ（例えばＶｃｃ＋（Ｖ１／２）＋２Ｖth
sg）”、制御ゲートＣＧ１、ＣＧ２〜ＣＧ８を“Ｖｃｇ
０（例えばＶｃｃ＋（Ｖ１／２）＋Ｖthcell；Ｖthcell
は“０”状態のメモリセルのしきい値電圧）”としても
良い。また、この場合、制御ゲートＣＧ１〜ＣＧ８を
“Ｖpass、Ｖpgm ”に昇圧するタイミングは、図８に示
すように時刻ｔ８でも良いし、あるいは特に図示しない
が時刻ｔ６、またはｔ７において、制御ゲートＣＧ１〜
ＣＧ８を“Ｖpass、Ｖpgm ”に昇圧しても良い。
電位“Ｖｃｃ＋（Ｖ１／２）”を、しきい値落ちなくメ
モリセルのチャネルに転送するために、選択ゲートＳＧ
１を、“Ｖｓｇ（例えばＶｃｃ＋（Ｖ１／２）＋２Ｖth
sg）”、制御ゲートＣＧ１、ＣＧ２〜ＣＧ８を“Ｖｃｇ
０（例えばＶｃｃ＋（Ｖ１／２）＋Ｖthcell；Ｖthcell
は“０”状態のメモリセルのしきい値電圧）”としても
良い。また、この場合、制御ゲートＣＧ１〜ＣＧ８を
“Ｖpass、Ｖpgm ”に昇圧するタイミングは、図８に示
すように時刻ｔ８でも良いし、あるいは特に図示しない
が時刻ｔ６、またはｔ７において、制御ゲートＣＧ１〜
ＣＧ８を“Ｖpass、Ｖpgm ”に昇圧しても良い。
【００８８】また、図９に示すように、書き込み非選択
のビット線電位“Ｖｃｃ＋（Ｖ１／２）”を、“Ｖｃ
ｃ”に下げずに、“Ｖｃｃ＋（Ｖ１／２）”を保っても
良い。次に、この発明の第２の実施形態を説明する。
のビット線電位“Ｖｃｃ＋（Ｖ１／２）”を、“Ｖｃ
ｃ”に下げずに、“Ｖｃｃ＋（Ｖ１／２）”を保っても
良い。次に、この発明の第２の実施形態を説明する。
【００８９】この第２の実施形態は、外部電源電圧Ｖｃ
ｃを、チップ内部に設けた降圧回路で降圧し、内部電源
電圧Ｖｄｄを生成するＮＡＮＤ型ＥＥＰＲＯＭである。
ｃを、チップ内部に設けた降圧回路で降圧し、内部電源
電圧Ｖｄｄを生成するＮＡＮＤ型ＥＥＰＲＯＭである。
【００９０】図１０は、第２の実施形態に係るＮＡＮＤ
型ＥＥＰＲＯＭの構成を示すブロック図である。
型ＥＥＰＲＯＭの構成を示すブロック図である。
【００９１】図１０中、参照符号１はメモリ手段として
のメモリセルアレイである。第２の実施形態でもまた、
第１の実施形態と同様にオープンビット線方式であるた
め、メモリセルアレイは“１Ａ”、“１Ｂ”の２つに分
割されている。参照符号２はデータの書き込み、読み出
しを行うラッチ手段としてのセンスアンプ兼データラッ
チ回路である。参照符号３Ａ、３Ｂはワード線の選択を
行うローデコーダ、参照符号４はビット線の選択を行う
カラムデコーダ、参照符号５はアドレスバッファ、参照
符号６はＩ／Ｏセンスアンプ、参照符号７はデータ入出
力バッファ、参照符号８は基板電位制御回路である。さ
らに、図１０では、図４では図示しなかった、アレイ１
Ａのビット線をプリチャージするビット線プリチャージ
回路９Ａ、アレイ１Ｂのビット線をプリチャージするビ
ット線プリチャージ回路９Ｂが示されている。
のメモリセルアレイである。第２の実施形態でもまた、
第１の実施形態と同様にオープンビット線方式であるた
め、メモリセルアレイは“１Ａ”、“１Ｂ”の２つに分
割されている。参照符号２はデータの書き込み、読み出
しを行うラッチ手段としてのセンスアンプ兼データラッ
チ回路である。参照符号３Ａ、３Ｂはワード線の選択を
行うローデコーダ、参照符号４はビット線の選択を行う
カラムデコーダ、参照符号５はアドレスバッファ、参照
符号６はＩ／Ｏセンスアンプ、参照符号７はデータ入出
力バッファ、参照符号８は基板電位制御回路である。さ
らに、図１０では、図４では図示しなかった、アレイ１
Ａのビット線をプリチャージするビット線プリチャージ
回路９Ａ、アレイ１Ｂのビット線をプリチャージするビ
ット線プリチャージ回路９Ｂが示されている。
【００９２】また、外部電源Ｖｃｃのパッドは２個設け
られている。まず、第１の外部Ｖｃｃパッド５１には外
部電源電圧Ｖｃｃ１が供給され、この電圧Ｖｃｃ１は、
チップ内部に設けられた降圧回路１０に供給される。降
圧回路１０は、電圧Ｖｃｃ１を降圧し、内部電源電圧Ｖ
ｄｄを発生する。電圧Ｖｄｄは、図１０に示す回路のう
ち、センスアンプ兼データラッチ回路２、ローデコーダ
３Ａ、３Ｂ、カラムデコーダ４、アドレスバッファ５、
Ｉ／Ｏセンスアンプ６にそれぞれ供給される。これらの
回路は、例えば電圧Ｖｄｄにより駆動される。また、第
２の外部Ｖｃｃパッド５２には外部電源電圧Ｖｃｃ２が
供給され、この電圧Ｖｃｃ２は、図１０に示す回路のう
ち、データ入出力バッファ７、基板電位制御回路８、ビ
ット線プリチャージ回路９Ａ、９Ｂや、書き込み電圧な
どの高電圧を発生する昇圧回路にそれぞれ供給される。
これらの回路は、例えば電圧Ｖｃｃ２により駆動され
る。特にビット線プリチャージ回路９Ａ、９Ｂは、書き
込みの際の非選択ビット線のプリチャージを、内部電源
電圧Ｖｄｄではなく、外部電源電圧Ｖｃｃ２により行
う。このため、第２の実施形態では、内部電源電圧Ｖｄ
ｄの電圧降下は生じない。
られている。まず、第１の外部Ｖｃｃパッド５１には外
部電源電圧Ｖｃｃ１が供給され、この電圧Ｖｃｃ１は、
チップ内部に設けられた降圧回路１０に供給される。降
圧回路１０は、電圧Ｖｃｃ１を降圧し、内部電源電圧Ｖ
ｄｄを発生する。電圧Ｖｄｄは、図１０に示す回路のう
ち、センスアンプ兼データラッチ回路２、ローデコーダ
３Ａ、３Ｂ、カラムデコーダ４、アドレスバッファ５、
Ｉ／Ｏセンスアンプ６にそれぞれ供給される。これらの
回路は、例えば電圧Ｖｄｄにより駆動される。また、第
２の外部Ｖｃｃパッド５２には外部電源電圧Ｖｃｃ２が
供給され、この電圧Ｖｃｃ２は、図１０に示す回路のう
ち、データ入出力バッファ７、基板電位制御回路８、ビ
ット線プリチャージ回路９Ａ、９Ｂや、書き込み電圧な
どの高電圧を発生する昇圧回路にそれぞれ供給される。
これらの回路は、例えば電圧Ｖｃｃ２により駆動され
る。特にビット線プリチャージ回路９Ａ、９Ｂは、書き
込みの際の非選択ビット線のプリチャージを、内部電源
電圧Ｖｄｄではなく、外部電源電圧Ｖｃｃ２により行
う。このため、第２の実施形態では、内部電源電圧Ｖｄ
ｄの電圧降下は生じない。
【００９３】図１１は、図１に示すセンスアンプ兼デー
タラッチ回路２の回路図である。
タラッチ回路２の回路図である。
【００９４】また、図１２は、図１に示すビット線プリ
チャージ回路９Ａの回路図である。なお、ビット線プリ
チャージ回路９Ｂは、ビット線プリチャージ回路９Ａと
同様な回路である。
チャージ回路９Ａの回路図である。なお、ビット線プリ
チャージ回路９Ｂは、ビット線プリチャージ回路９Ａと
同様な回路である。
【００９５】次に、第２の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭの動作を説明する。
ＥＰＲＯＭの動作を説明する。
【００９６】第２の実施形態のＮＡＮＤ型ＥＥＰＲＯＭ
のデータの消去動作、およびデータの読み出し動作は、
第１の実施形態と同様に、例えばT.Tanaka et al.:IEEE
J.Solid-State Circuit, vol.29,pp1366-1373,1994 に
開示された動作と同様である。
のデータの消去動作、およびデータの読み出し動作は、
第１の実施形態と同様に、例えばT.Tanaka et al.:IEEE
J.Solid-State Circuit, vol.29,pp1366-1373,1994 に
開示された動作と同様である。
【００９７】以下、第２の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭのデータの書き込み動作を説明する。この説
明では、図３に示すセルＭ１２に、データを書き込む場
合の書き込み手順を例示する。図１３は、その書き込み
手順を示すタイミング図である。
ＥＰＲＯＭのデータの書き込み動作を説明する。この説
明では、図３に示すセルＭ１２に、データを書き込む場
合の書き込み手順を例示する。図１３は、その書き込み
手順を示すタイミング図である。
【００９８】図１１に示すように、この第２の実施形態
も、２本のビット線を、１個のセンスアンプで共有す
る。したがって、２本のビット線のうち、１本のビット
線が選択される。
も、２本のビット線を、１個のセンスアンプで共有す
る。したがって、２本のビット線のうち、１本のビット
線が選択される。
【００９９】例えば図３に示すセルＭ１２にデータを書
き込む場合には、セルＭ１２に隣接するセルＭ１１、Ｍ
１３はそれぞれ、書き込み非選択になる。セルＭ１２へ
の書き込みデータは、ビット線ＢＬ２Ａから供給され、
セルＭ１１、Ｍ１３にはそれぞれ、ビット線ＢＬ１Ａ、
ＢＬ３Ａから書き込み非選択電圧が印加される。
き込む場合には、セルＭ１２に隣接するセルＭ１１、Ｍ
１３はそれぞれ、書き込み非選択になる。セルＭ１２へ
の書き込みデータは、ビット線ＢＬ２Ａから供給され、
セルＭ１１、Ｍ１３にはそれぞれ、ビット線ＢＬ１Ａ、
ＢＬ３Ａから書き込み非選択電圧が印加される。
【０１００】図１２がビット線プリチャージ回路９Ａの
回路の一例である。回路９Ａは、外部電源電圧Ｖｃｃ２
により動作するので、電圧Ｖｃｃ２が供給される配線
と、０Ｖ（Ｖｓｓ）の配線との間には、トランジスタに
印加されるストレス（電界）を緩和するための素子ＰＲ
１、ＰＲ２、ＰＲ３が挿入されている。素子ＰＲ１〜Ｐ
Ｒ３は、例えばゲートに電圧Ｖｃｃ２が供給されるＭＯ
Ｓトランジスタである。なお、このＭＯＳトランジスタ
のゲートには、電圧Ｖｃｃ２の他、電圧Ｖｄｄが供給さ
れるようにしても良い。
回路の一例である。回路９Ａは、外部電源電圧Ｖｃｃ２
により動作するので、電圧Ｖｃｃ２が供給される配線
と、０Ｖ（Ｖｓｓ）の配線との間には、トランジスタに
印加されるストレス（電界）を緩和するための素子ＰＲ
１、ＰＲ２、ＰＲ３が挿入されている。素子ＰＲ１〜Ｐ
Ｒ３は、例えばゲートに電圧Ｖｃｃ２が供給されるＭＯ
Ｓトランジスタである。なお、このＭＯＳトランジスタ
のゲートには、電圧Ｖｃｃ２の他、電圧Ｖｄｄが供給さ
れるようにしても良い。
【０１０１】セルＭ１２に書き込むデータは、図１１に
示すセンスアンプ回路Ｓ／Ａ１にラッチされている。つ
まり“０”書き込みの場合には、センスアンプ回路Ｓ／
Ａ１のノードＮ１が“０Ｖ”、ノードＮ２が“３Ｖ”に
され、“１”書き込みの場合には、ノードＮ１が“３
Ｖ”、ノードＮ２が“０Ｖ”にされている。この時のビ
ット線の状態は、例えば図１４（Ａ）に示すように、全
て０Ｖである。
示すセンスアンプ回路Ｓ／Ａ１にラッチされている。つ
まり“０”書き込みの場合には、センスアンプ回路Ｓ／
Ａ１のノードＮ１が“０Ｖ”、ノードＮ２が“３Ｖ”に
され、“１”書き込みの場合には、ノードＮ１が“３
Ｖ”、ノードＮ２が“０Ｖ”にされている。この時のビ
ット線の状態は、例えば図１４（Ａ）に示すように、全
て０Ｖである。
【０１０２】この後、書き込み動作に入ると、図１３に
示す時刻ｔ１において、信号ＳＳ３Ａを、Ｖabd にす
る。Ｖabd は、ビット線ＢＬ３Ａ、ＢＬ１ＡをＶｃｃ２
（例えば３Ｖ）に充電できるような、例えば８Ｖであれ
ば良い。一方、ビット線プリチャージ活性化信号ＰＲＥ
Ａが“Low ”になり、プリチャージ配線ＢＬＰＲＥＡが
Ｖｃｃ２に充電される。その結果、ビット線ＢＬ１Ａ、
ＢＬ３ＡはＶｃｃ２に充電される。この時、ビット線Ｂ
Ｌ２Ａはフローティング状態である。このため、ビット
線ＢＬ１Ａ、ＢＬ３ＡをそれぞれＶｃｃ２に充電するこ
とで、図１４（Ｂ）に示すように、ビット線ＢＬ２Ａの
電位は、ビット線ＢＬ１ＡとＢＬ３Ａとの間の容量結合
により、電圧Ｖ１’（２Ｖ程度）に上昇する。
示す時刻ｔ１において、信号ＳＳ３Ａを、Ｖabd にす
る。Ｖabd は、ビット線ＢＬ３Ａ、ＢＬ１ＡをＶｃｃ２
（例えば３Ｖ）に充電できるような、例えば８Ｖであれ
ば良い。一方、ビット線プリチャージ活性化信号ＰＲＥ
Ａが“Low ”になり、プリチャージ配線ＢＬＰＲＥＡが
Ｖｃｃ２に充電される。その結果、ビット線ＢＬ１Ａ、
ＢＬ３ＡはＶｃｃ２に充電される。この時、ビット線Ｂ
Ｌ２Ａはフローティング状態である。このため、ビット
線ＢＬ１Ａ、ＢＬ３ＡをそれぞれＶｃｃ２に充電するこ
とで、図１４（Ｂ）に示すように、ビット線ＢＬ２Ａの
電位は、ビット線ＢＬ１ＡとＢＬ３Ａとの間の容量結合
により、電圧Ｖ１’（２Ｖ程度）に上昇する。
【０１０３】次いで、時刻ｔ２にセンスアンプＳＡ１の
書き込みデータを反映して、ビット線ＢＬ２Ａの電位が
確定する。つまり、“０”書き込みの場合には、ビット
線ＢＬ２Ａは０Ｖに放電される。“１”書き込みの場合
には、ビット線ＢＬ２Ａは、２ＶからＶｄｄ（２．５
Ｖ）に充電される。なお、図１４（Ｃ）には、ビット線
ＢＬ２Ａの電位が２Ｖから、０ＶまたはＶｄｄのいずれ
かに確定される状態が示されている。
書き込みデータを反映して、ビット線ＢＬ２Ａの電位が
確定する。つまり、“０”書き込みの場合には、ビット
線ＢＬ２Ａは０Ｖに放電される。“１”書き込みの場合
には、ビット線ＢＬ２Ａは、２ＶからＶｄｄ（２．５
Ｖ）に充電される。なお、図１４（Ｃ）には、ビット線
ＢＬ２Ａの電位が２Ｖから、０ＶまたはＶｄｄのいずれ
かに確定される状態が示されている。
【０１０４】次いで、時刻ｔ３に制御ゲートＣＧ１〜Ｃ
Ｇ８を昇圧する。選択した制御ゲートＣＧ１はＶpgm
（２０Ｖ程度）、非選択制御ゲートＣＧ２〜ＣＧ８は、
Ｖpass（１０Ｖ程度）に昇圧された結果、“１”書き込
みを行うメモリセルＭＣ１２、および書き込み非選択の
メモリセルＭＣ１１、ＭＣ１３のチャネルはそれぞれ中
間電位（８Ｖ程度）、制御ゲートＣＧ１はＶｐｐ（２０
Ｖ程度）であるので、これらのメモリセルでは浮遊ゲー
トに電子が注入されないが、メモリセルＭＣ１２に
“０”書き込みを行う場合には、そのチャネルが０Ｖ、
制御ゲートＣＧ１がＶｐｐ（２０Ｖ程度）であるので、
基板から浮遊ゲートに電子が注入されて“０”書き込み
が行われる。
Ｇ８を昇圧する。選択した制御ゲートＣＧ１はＶpgm
（２０Ｖ程度）、非選択制御ゲートＣＧ２〜ＣＧ８は、
Ｖpass（１０Ｖ程度）に昇圧された結果、“１”書き込
みを行うメモリセルＭＣ１２、および書き込み非選択の
メモリセルＭＣ１１、ＭＣ１３のチャネルはそれぞれ中
間電位（８Ｖ程度）、制御ゲートＣＧ１はＶｐｐ（２０
Ｖ程度）であるので、これらのメモリセルでは浮遊ゲー
トに電子が注入されないが、メモリセルＭＣ１２に
“０”書き込みを行う場合には、そのチャネルが０Ｖ、
制御ゲートＣＧ１がＶｐｐ（２０Ｖ程度）であるので、
基板から浮遊ゲートに電子が注入されて“０”書き込み
が行われる。
【０１０５】このように、第２の実施形態では、ビット
線ＢＬ１Ａ、ＢＬ３Ａを充電する際には、外部電源電圧
Ｖｃｃ２から充電を行うので、内部電源電圧Ｖｄｄの電
位の変動、即ち電圧が降下する事情を解消することがで
きる。さらにビット線ＢＬ２Ａに“１”書き込みのデー
タを供給する場合も、内部電源電圧Ｖｄｄによる充電
は、２Ｖから２．５Ｖまでの０．５Ｖだけであるので、
“１”データ書き込みの際にも、内部電源電圧Ｖｄｄの
変動（電圧の降下）を、従来の０Ｖから２．５Ｖまで充
電する場合に比べて、著しく低減することができる。
線ＢＬ１Ａ、ＢＬ３Ａを充電する際には、外部電源電圧
Ｖｃｃ２から充電を行うので、内部電源電圧Ｖｄｄの電
位の変動、即ち電圧が降下する事情を解消することがで
きる。さらにビット線ＢＬ２Ａに“１”書き込みのデー
タを供給する場合も、内部電源電圧Ｖｄｄによる充電
は、２Ｖから２．５Ｖまでの０．５Ｖだけであるので、
“１”データ書き込みの際にも、内部電源電圧Ｖｄｄの
変動（電圧の降下）を、従来の０Ｖから２．５Ｖまで充
電する場合に比べて、著しく低減することができる。
【０１０６】次に、書き込み動作の別の例を説明する。
【０１０７】図１５は、別の書き込み手順を示すタイミ
ング図である。
ング図である。
【０１０８】図１５に示す別の書き込み手順では、時刻
ｔ１に、ビット線ＢＬ１Ａ、ＢＬ３Ａの充電と、ビット
線ＢＬ２Ａとの充電とを同時に行っている。さらに信号
ＳＳ３Ａ、プリチャージ配線ＢＬＰＲＥＡの立ち上がり
を迅速に行うのに対し、信号ＳＡの立ち上がりをゆっく
り行う。その結果、ビット線ＢＬ１Ａ、ＢＬ３Ａは迅速
に立ち上がり、ビット線ＢＬ２Ａは、ビット線ＢＬ１Ａ
とＢＬ３Ａとの間の容量結合で２Ｖまで急激に立ち上が
る。その後、ビット線ＢＬ２Ａは、センスアンプＳＡ１
により、２Ｖから２．５Ｖまで充電される。
ｔ１に、ビット線ＢＬ１Ａ、ＢＬ３Ａの充電と、ビット
線ＢＬ２Ａとの充電とを同時に行っている。さらに信号
ＳＳ３Ａ、プリチャージ配線ＢＬＰＲＥＡの立ち上がり
を迅速に行うのに対し、信号ＳＡの立ち上がりをゆっく
り行う。その結果、ビット線ＢＬ１Ａ、ＢＬ３Ａは迅速
に立ち上がり、ビット線ＢＬ２Ａは、ビット線ＢＬ１Ａ
とＢＬ３Ａとの間の容量結合で２Ｖまで急激に立ち上が
る。その後、ビット線ＢＬ２Ａは、センスアンプＳＡ１
により、２Ｖから２．５Ｖまで充電される。
【０１０９】書き込み終了後、制御ゲート、選択ゲー
ト、ビット線が順次放電されて、書き込み動作は終了す
る。
ト、ビット線が順次放電されて、書き込み動作は終了す
る。
【０１１０】以上、この発明を、第１、第２の実施形態
により説明したが、この発明は、第１、第２の実施形態
に限られるものではなく、様々に変形されて実施するこ
とが可能である。
により説明したが、この発明は、第１、第２の実施形態
に限られるものではなく、様々に変形されて実施するこ
とが可能である。
【０１１１】例えばこの発明は、ＮＡＮＤ型セルをメモ
リセルアレイに集積したＮＡＮＤ型ＥＥＰＲＯＭの他、
ＮＯＲ型セル、ＡＮＤ型セル（H.Kume.et al.:IEDM Tec
h.Dig.,Dec.1992,pp.991-993、A.Nozoe:ISSCC,Digest of
Technical Papers,1995）、ＤＩＮＯＲ型セル（S.Koba
yashi:ISSCC,Digest of Technical Papers,1995 ）、Vi
rtual Ground Array型（Lee, et al.:Symposium on VLS
I Circuits, Digest of Technical Papers,1994 」を集
積したＥＥＰＲＯＭにも実施することができる。
リセルアレイに集積したＮＡＮＤ型ＥＥＰＲＯＭの他、
ＮＯＲ型セル、ＡＮＤ型セル（H.Kume.et al.:IEDM Tec
h.Dig.,Dec.1992,pp.991-993、A.Nozoe:ISSCC,Digest of
Technical Papers,1995）、ＤＩＮＯＲ型セル（S.Koba
yashi:ISSCC,Digest of Technical Papers,1995 ）、Vi
rtual Ground Array型（Lee, et al.:Symposium on VLS
I Circuits, Digest of Technical Papers,1994 」を集
積したＥＥＰＲＯＭにも実施することができる。
【０１１２】また、フラッシュＥＥＰＲＯＭに限らず、
ＥＥＰＲＯＭ、紫外線消去型のＥＰＲＯＭ、ＯＴＰＲＯ
Ｍ、マスクＲＯＭにおけるデータの書き込みに対して
も、この発明は、有効である。
ＥＥＰＲＯＭ、紫外線消去型のＥＰＲＯＭ、ＯＴＰＲＯ
Ｍ、マスクＲＯＭにおけるデータの書き込みに対して
も、この発明は、有効である。
【０１１３】また、データの書き込みは、“基板書き込
み方式”に限らず、例えばＮＯＲ型ＥＥＰＲＯＭで使用
されているようなチャネル熱電子注入による書き込みで
もかまわない。この発明を、チャネル熱電子注入に応用
した場合には、例えばメモリセルのドレインの電圧を、
電源電圧Ｖｃｃより高い電圧にできるので、ドレイン〜
ソース間の電圧を大きくでき、ドレインの電圧を電源電
圧Ｖｃｃとするものに比べてより多くのチャネル熱電子
が発生し、浮遊ゲートに電子を注入する時の書き込み速
度を向上できる、効果を期待できる。もちろん、ビット
線の電圧を、電源電圧Ｖｃｃ以上にするために、高電圧
発生回路は必要なく、高電圧発生回路を搭載することに
よるチップの面積の増加もない。
み方式”に限らず、例えばＮＯＲ型ＥＥＰＲＯＭで使用
されているようなチャネル熱電子注入による書き込みで
もかまわない。この発明を、チャネル熱電子注入に応用
した場合には、例えばメモリセルのドレインの電圧を、
電源電圧Ｖｃｃより高い電圧にできるので、ドレイン〜
ソース間の電圧を大きくでき、ドレインの電圧を電源電
圧Ｖｃｃとするものに比べてより多くのチャネル熱電子
が発生し、浮遊ゲートに電子を注入する時の書き込み速
度を向上できる、効果を期待できる。もちろん、ビット
線の電圧を、電源電圧Ｖｃｃ以上にするために、高電圧
発生回路は必要なく、高電圧発生回路を搭載することに
よるチップの面積の増加もない。
【０１１４】また、この発明は、“１”書き込みされる
セル、および書き込み非選択のセルに生ずる“誤書き込
み”の可能性を低減することを目的として為され、この
目的を達成するために、上記実施形態で説明したよう
に、高電圧発生回路を必要とせずに、ビット線の電圧を
電源電圧Ｖｃｃ以上にできる構成を実現した。このよう
な実施形態に開示された構成は、ＥＥＰＲＯＭの動作に
おいて、ビット線の電圧を、電源電圧Ｖｃｃより高い電
圧にする動作であれば、データの書き込み動作以外にも
使用できることはもちろんである。
セル、および書き込み非選択のセルに生ずる“誤書き込
み”の可能性を低減することを目的として為され、この
目的を達成するために、上記実施形態で説明したよう
に、高電圧発生回路を必要とせずに、ビット線の電圧を
電源電圧Ｖｃｃ以上にできる構成を実現した。このよう
な実施形態に開示された構成は、ＥＥＰＲＯＭの動作に
おいて、ビット線の電圧を、電源電圧Ｖｃｃより高い電
圧にする動作であれば、データの書き込み動作以外にも
使用できることはもちろんである。
【０１１５】さらに、この発明は、二値メモリばかりで
なく、多値メモリにも使用することができる。
なく、多値メモリにも使用することができる。
【０１１６】例えば上記第１の実施形態を、二値メモリ
から、多値メモリの一つである図１６に示す四値メモリ
とする場合には、図１７に示すように、時刻ｔ７におい
て、書き込みデータを供給するビット線ＢＬ２Ａに対
し、４つの書き込みデータに応じた電圧“Ｖｃｃ（書き
込み非選択）”、“０Ｖ（図１０の“３”書き込
み）”、“０．５Ｖ（図１０の“２”書き込み）”、
“１Ｖ（図１０の“１”書き込み）”を与えるようにす
れば良い。
から、多値メモリの一つである図１６に示す四値メモリ
とする場合には、図１７に示すように、時刻ｔ７におい
て、書き込みデータを供給するビット線ＢＬ２Ａに対
し、４つの書き込みデータに応じた電圧“Ｖｃｃ（書き
込み非選択）”、“０Ｖ（図１０の“３”書き込
み）”、“０．５Ｖ（図１０の“２”書き込み）”、
“１Ｖ（図１０の“１”書き込み）”を与えるようにす
れば良い。
【０１１７】また、第２の実施形態を、四値メモリとす
る場合には、図１８に示すように、時刻ｔ２において、
ビット線ＢＬ２Ａに対し、４つの書き込みデータに応じ
た電圧“Ｖｃｃ（書き込み非選択）”、“０Ｖ（図１０
の“３”書き込み）”、“０．５Ｖ（図１０の“２”書
き込み）”、“１Ｖ（図１０の“１”書き込み）”を与
えるようにすれば良い。
る場合には、図１８に示すように、時刻ｔ２において、
ビット線ＢＬ２Ａに対し、４つの書き込みデータに応じ
た電圧“Ｖｃｃ（書き込み非選択）”、“０Ｖ（図１０
の“３”書き込み）”、“０．５Ｖ（図１０の“２”書
き込み）”、“１Ｖ（図１０の“１”書き込み）”を与
えるようにすれば良い。
【０１１８】
【発明の効果】以上説明したように、この発明によれ
ば、チップ面積を増加させずに、高速なデータの書き込
み、低い消費電力、書き込み選択されたワード線に接続
されている“１”書き込みセル（書き込み非選択のセ
ル）に生ずる“誤書き込み”の可能性の低減、および内
部電源電圧Ｖｄｄの降下の抑制を達成できる不揮発性半
導体記憶装置を提供できる。
ば、チップ面積を増加させずに、高速なデータの書き込
み、低い消費電力、書き込み選択されたワード線に接続
されている“１”書き込みセル（書き込み非選択のセ
ル）に生ずる“誤書き込み”の可能性の低減、および内
部電源電圧Ｖｄｄの降下の抑制を達成できる不揮発性半
導体記憶装置を提供できる。
【図１】図１（Ａ）はＮＡＮＤ型セルの平面図、図１
（Ｂ）はＮＡＮＤ型セルの等価回路図。
（Ｂ）はＮＡＮＤ型セルの等価回路図。
【図２】図２（Ａ）は図１（Ａ）中の２Ａ−２Ａ線に沿
う断面図、図２（Ｂ）は図１（Ａ）中の２Ｂ−２Ｂ線に
沿う断面図。
う断面図、図２（Ｂ）は図１（Ａ）中の２Ｂ−２Ｂ線に
沿う断面図。
【図３】図３はメモリセルアレイの等価回路図。
【図４】図４はこの発明の第１の実施形態に係るＥＥＰ
ＲＯＭのブロック図。
ＲＯＭのブロック図。
【図５】図５は図４に示すセンスアンプ兼データラッチ
回路の回路図。
回路の回路図。
【図６】図６はこの発明の第１の実施形態に係るＥＥＰ
ＲＯＭの書き込み動作を示すタイミング図。
ＲＯＭの書き込み動作を示すタイミング図。
【図７】図７（Ａ）〜（Ｄ）はそれぞれこの発明の第１
の実施形態に係るＥＥＰＲＯＭの書き込み動作中のビッ
ト線の電圧の変化を示す図。
の実施形態に係るＥＥＰＲＯＭの書き込み動作中のビッ
ト線の電圧の変化を示す図。
【図８】図８はこの発明の第１の実施形態に係るＥＥＰ
ＲＯＭの他の書き込み動作を示すタイミング図。
ＲＯＭの他の書き込み動作を示すタイミング図。
【図９】図９はこの発明の第１の実施形態に係るＥＥＰ
ＲＯＭのさらに他の書き込み動作を示すタイミング図。
ＲＯＭのさらに他の書き込み動作を示すタイミング図。
【図１０】図１０はこの発明の第２の実施形態に係るＥ
ＥＰＲＯＭのブロック図。
ＥＰＲＯＭのブロック図。
【図１１】図１１は図１０に示すセンスアンプ兼データ
ラッチ回路の回路図。
ラッチ回路の回路図。
【図１２】図１２は図１０に示すビット線プリチャージ
回路の回路図。
回路の回路図。
【図１３】図１３はこの発明の第２の実施形態に係るＥ
ＥＰＲＯＭの書き込み動作を示すタイミング図。
ＥＰＲＯＭの書き込み動作を示すタイミング図。
【図１４】図１４（Ａ）〜（Ｃ）はそれぞれこの発明の
第２の実施形態に係るＥＥＰＲＯＭの書き込み動作中の
ビット線の電圧の変化を示す図。
第２の実施形態に係るＥＥＰＲＯＭの書き込み動作中の
ビット線の電圧の変化を示す図。
【図１５】図１５はこの発明の第２の実施形態に係るＥ
ＥＰＲＯＭの他の書き込み動作を示すタイミング図。
ＥＰＲＯＭの他の書き込み動作を示すタイミング図。
【図１６】図１６は四値メモリのしきい値電圧分布を示
す図。
す図。
【図１７】図１７はこの発明の第１の実施形態に係るＥ
ＥＰＲＯＭを四値メモリとした時の書き込み動作を示す
タイミング図。
ＥＰＲＯＭを四値メモリとした時の書き込み動作を示す
タイミング図。
【図１８】図１８はこの発明の第２の実施形態に係るＥ
ＥＰＲＯＭを四値メモリとした時の書き込み動作を示す
タイミング図。
ＥＰＲＯＭを四値メモリとした時の書き込み動作を示す
タイミング図。
１Ａ、１Ｂ…メモリセルアレイ、 ２…センスアンプ兼データラッチ回路、 ３Ａ、３Ｂ…ローデコーダ、 ４…カラムデコーダ、 ５…アドレスバッファ、 ６…Ｉ／Ｏセンスアンプ、 ７…データ入出力バッファ、 ８…基板電位制御回路、 ９Ａ、９Ｂ…ビット線プリチャージ回路、 １０…降圧回路、 １１…ｐ−型シリコン基板、 １２…素子分離用酸化膜、 １３…ゲート絶縁膜、 １４-1〜１４-8…浮遊ゲート、 １５…第２のゲート絶縁膜、 １６-1〜１６-8…制御ゲート、 １７…ＣＶＤ酸化膜、 １８…ビット線。
Claims (16)
- 【請求項１】 少なくとも１つの不揮発性メモリセルを
含むメモリセル部と、 前記メモリセル部の一端に接続される第１の信号線と、 前記第１の信号線と容量結合する第２の信号線とを具備
し、 前記第１の信号線を第１の電圧でフローティング状態と
し、 前記第１の信号線をフローティング状態とした後に、前
記第２の信号線の電圧を第２の電圧に変化させ、フロー
ティング状態の前記第１の信号線を前記第２の信号線に
容量結合させて、前記第１の信号線の電圧を前記第１の
電圧とは異なった第３の電圧に変化させることを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】 前記第１の信号線の電圧を前記第３の電
圧に変化させた後に、前記第１の信号線と前記第２の信
号線とを互いに接続して、前記第１、第２の信号線の前
記第１、第２の電圧を第４の電圧に変化させることを特
徴とする請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第１の信号線の電圧を前記第３の電
圧に変化させた後に、前記第１の信号線に所定の電圧を
供給して、前記第１の信号線の電圧を第５の電圧に変化
させることを特徴とする請求項１に記載の不揮発性半導
体記憶装置。 - 【請求項４】 少なくとも１つの不揮発性メモリセルを
含むメモリセル部と、 前記メモリセル部の一端に接続される第１の信号線と、 前記第１の信号線と容量結合する第２の信号線とを具備
し、 前記第１の信号線を第１の電圧でフローティング状態と
し、 前記第１の信号線をフローティング状態とした後に、前
記第２の信号線の電圧を第２の電圧に変化させ、フロー
ティング状態の前記第１の信号線を前記第２の信号線に
容量結合させて、前記第１の信号線の電圧を前記第１の
電圧から書き込み非選択電圧に変化させることを特徴と
する不揮発性半導体記憶装置。 - 【請求項５】 少なくとも１つの不揮発性メモリセルを
含むメモリセル部と、 前記メモリセル部の一端に接続される第１の信号線と、 前記第１の信号線と容量結合する第２の信号線とを具備
し、 前記第１の信号線を第１の電圧でフローティング状態と
し、 前記第１の信号線をフローティング状態とした後に、前
記第２の信号線の電圧を第２の電圧に変化させ、フロー
ティング状態の前記第１の信号線を前記第２の信号線に
容量結合させて、前記第１の信号線の電圧を前記第１の
電圧とは異なった第３の電圧に変化させ、 前記第１の信号線の電圧を前記第３の電圧に変化させた
後に、前記第１の信号線と前記第２の信号線とを互いに
接続して、前記第１、第２の信号線の電圧をそれぞれ、
書き込み非選択電圧に設定することを特徴とする不揮発
性半導体記憶装置。 - 【請求項６】 前記メモリセル部への書き込みデータを
ラッチするデータラッチ回路をさらに具備し、 前記書き込み非選択の電圧に設定された前記第１の信号
線もしくは前記第２の信号線の電圧を、前記データラッ
チ回路にラッチされた書き込みデータに従って、所定の
データ書き込み用の電圧に再設定することを特徴とする
請求項４または請求項５に記載の不揮発性半導体記憶装
置。 - 【請求項７】 前記第１の信号線もしくは前記第２の信
号線の電圧が前記所定のデータ書き込み用の電圧に再設
定される前に、前記書き込み非選択電圧を、前記メモリ
セル部に転送することを特徴とする請求項６に記載の不
揮発性半導体記憶装置。 - 【請求項８】 前記書き込み非選択電圧は、電源電圧よ
りも高いことを特徴とする請求項４乃至請求項７いずれ
か一項に記載の不揮発性半導体記憶装置。 - 【請求項９】 前記第１、第２の電圧はそれぞれ電源電
圧であることを特徴とする請求項１乃至請求項８いずれ
か一項に記載の不揮発性半導体記憶装置。 - 【請求項１０】 少なくとも１つの不揮発性メモリセル
を含むメモリセル部と、 前記メモリセル部の一端に接続される第１の信号線と、 前記第１の信号線と容量結合する第２の信号線と、 前記メモリセル部への書き込みデータをラッチするデー
タラッチ回路とを具備し、 前記第１の信号線を第１の電圧でフローティング状態と
し、 前記第１の信号線をフローティング状態とした後に、前
記第２の信号線の電圧を第２の電圧に変化させ、フロー
ティング状態の前記第１の信号線を前記第２の信号線に
容量結合させて、前記第１の信号線の電圧を前記第１の
電圧とは異なった第３の電圧に変化させ、 前記第１の信号線の電圧を前記第３の電圧に変化させた
後に、前記第１の信号線の電圧を、前記データラッチ回
路にラッチされた書き込みデータに従って、所定のデー
タ書き込み用の電圧に設定することを特徴とする不揮発
性半導体記憶装置。 - 【請求項１１】 少なくとも前記第２の信号線をバイア
スするバイアス回路をさらに具備し、 前記第２の電圧は前記バイアス回路から与えられること
を特徴とする請求項１０に記載の不揮発性半導体記憶装
置。 - 【請求項１２】 前記バイアス回路から前記第２の信号
線に与えられる前記第２の電圧は外部電源電圧であり、
前記データラッチ回路から前記第１の信号線に与えられ
る前記所定のデータ書き込み用の電圧には、内部電源電
圧が含まれることを特徴とする請求項１１に記載の不揮
発性半導体記憶装置。 - 【請求項１３】 前記外部電源電圧を降圧する降圧回路
を、さらに具備し、 前記降圧回路は、前記外部電源電圧よりも低い前記内部
電源電圧を発生させることを特徴とする請求項１２に記
載の不揮発性半導体記憶装置。 - 【請求項１４】 前記バイアス回路に供給される外部電
源電圧は、第１の電源端子を介して前記バイアス回路に
供給され、前記降圧回路に供給される外部電源電圧は、
前記第１の電源端子とは異なった第２の電源端子を介し
て前記降圧回路に与えられることを特徴とする請求項１
３に記載の不揮発性半導体記憶装置。 - 【請求項１５】 前記第１の電圧は０Ｖであることを特
徴とする請求項１、請求項３、請求項１０乃至請求項１
４いずれか一項に記載の不揮発性半導体記憶装置。 - 【請求項１６】 前記第１、第２の信号線はそれぞれ、
ビット線であることを特徴とする請求項１乃至請求項１
５いずれか一項に記載の不揮発性半導体記憶装置。
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