KR100445632B1 - 커플링 노이즈를 감소시킬 수 있는 배선 구조 - Google Patents

Abstract

여기에 개시된 반도체 메모리 장치의 배선들은 데이터 독출 라인들과 데이터 기입 라인들을 하나씩 번갈아 배열된다. 이와 같은 본 발명에 의하면, 데이터 독출 라인들이 천이할 때 데이터 기입 라인들은 접지 전압 레벨을 유지하고 데이터 기입 라인들이 천이할 때 데이터 독출 라인들은 접지 전압 레벨을 유지하므로 데이터 전송 라인들 사이의 커플링 커패시턴스가 발생하지 않는다.

Description

커플링 노이즈를 감소시킬 수 있는 배선 구조{INTERCONNECTS LAYOUT CAPABLE OF REDUCING COUPLING NOISE}

본 발명은 반도체 집적 회로에 관한 것으로, 좀 더 구체적으로는 반도체 집적 회로에서 데이터가 전송되는 배선들(라인들)의 커플링 노이즈에 의해 오류가 발생하는 것을 방지할 수 있는 배선 레이아웃에 관한 것이다.

반도체 집적 회로의 기판상에는 신호 선, 전원 배선 그라운드 배선 등의 복수의 배선이 형성된다. 그런데, 이러한 배선은 배선 저항이라고 불리는 전기 저항을 가짐과 동시에, 기판이나 다른 배선과의 사이에 배선 커패시턴스(interconnects capacitance)라고 불리는 커패시턴스를 구성한다. 그리고 신호 선을 통해 신호가 전달되는 경우, 그 신호가 보유한 배선 저항과 배선 커패시턴스와의 곱에 의해 정해지는 값에 따라 신호의 지연이 생긴다. 여기에서, 배선 저항을 무시하고 배선 커패시턴스만을 고려하면, 신호의 지연은 배선 커패시턴스의 크기에 의해 결정된다.

구체적으로 배선 커패시턴스는, 배선의 윗면 또는 저면과 기판과의 사이의 커패시턴스(면성분에 의한 커패시턴스), 배선의 측면과 기판과의 사의의 커패시턴스(외변(fringe) 커패시턴스), 및 인접한 배선들 사이의 커패시턴스(커플링(coupling) 커패시턴스)의 합계에 의해 결정된다.

미크론(micron) 이전의 반도체 집적 회로에서는 배선 커패시턴스 중 배선과 기판 사이의 커패시턴스가 차지하는 비중이 컸고, 배선들 사이의 커플링 커패시턴스가 차지하는 비중이 작았다. 특히, 배선과 기판 사이의 커패시턴스에서는 기판의 전위가 변화하지 않기 때문에, 배션 커패시턴스에 기인한 신호의 지연량을 계산할 때 기판의 전위 변화를 고려할 필요가 없었다.

그러나, 근래에 들어서 반도체 집적 회로가 고집적화됨에 따라 배선의 상부 면적과 하부 면적이 작아짐과 함께 인접한 배선들 간의 간격이 좁아졌다. 이 때문에 배선 커패신턴스 중 면 성분에 의한 커패시턴스가 차지하는 비율은 작아지고 커플링 커패시턴스가 차지하는 비중이 커지게 되었다. 구체적으로, 전체 배선 커패시턴스 가운데 커플링 커패시턴스가 차지하는 비중인 50% 이상에 이르게 되었다. 게다가, 기판의 전위는 변화하지 않고, 배선, 특히 신호 선의 전위는 전송되는 신호의 상태에 따라 천이한다. 신호 선의 전위가 천이하면, 이 신호선과 이것에 인접한 신호선 사이의 커플링 커패시턴스에 기인한 신호의 지연량도 변동한다. 그리고, 서로 인접한 2 개의 신호 선의 전위가 동일한 타이밍(timing)에 천이할 때와 인접한 2 개의 신호 선의 전위 천이 방법이 서로 다를 때(즉, 어느 하나가 하이 레벨에서 로우 레벨로 천이하면 다른 하나는 로우 레벨에서 하이 레벨로 천이할 때) 두 신호 선들 간의 커플링 커패시턴스에 기인한 신호의 지연량은 달라지므로 지연량을 고려한 회로 설계에 어려움이 따르게 된다.

도 1은 데이터 기입 라인과 데이터 독출 라인을 각각 별도로 구비하는 반도체 메모리 장치의 배선 구조를 보여주는 도면이다. 도 1을 참조하면, 일반적으로데이터 입력 단자들(미 도시됨)을 통해 입력되는 데이터는 데이터 기입 라인들(WL0, WL1)을 통해 메모리 셀 어레이(미 도시됨)로 제공되고, 메모리 셀 어레이로부터 독출된 데이터는 데이터 독출 라인들(RL0, RL1)을 통해 데이터 출력 단자들(미 도시됨)로 출력된다. 그런데, 종래의 배선 구조에 의하면, 데이터 기입 라인들(WL0, WL1)끼리 서로 인접하게 배열되고, 데이터 독출 라인들(RL0, RL1)끼리 인접하게 배열된다. 따라서, 데이터 입력 단자들 통해 데이터가 입력될 때에는 데이터 기입 라인들(WL0, WL1) 사이에 커플링 커패시턴스가 형성되고, 메모리 셀 어레이로부터 독출된 데이터가 데이터 독출 라인들(RL0, RL1)에 실릴 때에는 데이터 독출 라인들(RL0, RL1) 사이에 커플링 커패시턴스가 형성된다.

이와 같은 배선들 사이의 커플링 커패시턴스는 데이터를 왜곡시키거나 지연시켜서 반도체 메모리 장치의 정상적인 동작을 방해하는 요인이 된다.

따라서, 본 발명은 상술한 바와 같은 문제점들을 해결하기 위해 제안된 것으로, 반도체 집적 회로에서 배선들 간의 커플링 커패시턴스에 의한 노이즈를 줄일 수 있는 배선 레이아웃을 제공하는데 있다.

도 1은 데이터 기입 라인과 데이터 독출 라인을 각각 별도로 구비하는 반도체 메모리 장치의 배선 구조를 보여주는 도면;

도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치 내의 배선 구조를 보여주는 도면;

도 3은 도 2에 도시된 데이터 기입 라인들을 구동하기 위한 회로를 보여주는 도면;

도 4는 도 3에 도시된 리시버들의 동작을 보여주는 타이밍 도;

도 5는 도 2에 도시된 데이터 독출 라인들에 실린 데이터를 출력 단자로 전달하기 위한 회로를 보여주는 도면;

도 6은 도 5에 도시된 데이터 출력 회로의 동작을 보여주는 타이밍 도;

도 7은 도 3에 도시된 입력 단자를 통해 데이터가 입력될 때 데이터 라인들의 상태 천이를 보여주는 도면; 그리고

도 8은 도 5에 도시된 출력 단자로 데이터를 출력할 때 데이터 라인들의 상태 천이를 보여주는 도면이다.

*도면의 주요 부분에 대한 설명*

10, 12 : 리시버 WL0, WL1 : 기입 라인

20, 22 : 쉬프트 레지스터 RL0, RL1 : 독출 라인

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 메모리 장치는 제 1 및 제 2 그룹들로 분류되며 평행하게 배열되는 복수 개의 배선들을 포함하되, 상기 제 1 그룹에 속하는 배선은 상기 제 2 그룹에 속하는 한쌍의배선들 사이에 놓여지고, 상기 제 2 그룹에 속하는 배선은 상기 제 1 그룹에 속하는 한쌍의 배선들 사이에 놓여진다.

바람직한 실시예에 있어서, 상기 1 그룹에 속하는 상기 배선들은 상기 제 2 그룹에 속하는 상기 배선들이 정적(static) 상태일 때 전원 전압 레벨로 구동되고, 상기 제 2 그룹에 속하는 상기 배선들은 상기 제 1 그룹에 속하는 상기 배선들이 상기 정적 상태일 때 상기 전원 전압 레벨로 구동된다.

이 실시예에 있어서, 상기 제 1 그룹에 속하는 상기 배선들은 서로 다른 시점에 천이하고, 상기 제 2 그룹에 속하는 상기 배선들은 서로 다른 시점에 천이한다.

이 실시예에 있어서, 상기 제 1 그룹에 속하는 상기 배선들은 외부로부터 입력되는 데이터를 상기 반도체 메모리 장치로 전달하기 위한 데이터 입력 라인이고, 상기 제 2 그룹에 속하는 상기 배선들은 상기 반도체 메모리 장치로부터의 데이터를 외부로 전달하기 위한 데이터 출력 라인이다.

(실시예)

본 발명의 반도체 메모리 장치의 배선들은 데이터 독출 라인들과 데이터 기입 라인들을 하나씩 번갈아 배열된다. 이와 같은 본 발명에 의하면, 데이터 독출 라인들이 천이할 때 데이터 기입 라인들은 접지 전압 레벨을 유지하고 데이터 기입 라인들이 천이할 때 데이터 독출 라인들은 접지 전압 레벨을 유지하므로 데이터 전송 라인들 사이의 커플링 커패시턴스가 발생하지 않는다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다.

도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치 내의 배선 구조를 보여주는 도면이다. 도 2를 참조하면, 데이터 입력 단자들(미 도시됨)을 통해 입력되는 데이터를 메모리 셀 어레이(미 도시됨)로 제공하기 위한 데이터 기입 라인들(WL0, WL1)과 메모리 셀 어레이로부터 독출된 데이터를 데이터 출력 단자들(미 도시됨)로 제공하기 위한 데이터 독출 라인들(RL0, RL1)은 하나씩 번갈아 배열된다. 다시 말하면, 데이터 독출 라인(RL0)은 두 개의 데이터 기입 라인들(WL0, WL1) 사이에 배열되고, 데이터 기입 라인(WL1)은 두 개의 데이터 독출 라인들(RL0, RL1) 사이에 배열된다. 도 2에서는 2 개의 데이터 기입 라인들(WL0, WL1)과 2 개의 데이터 독출 라인들(RL0, RL1)만을 도시하였으나 데이터 기입 라인들 및 데이터 독출 라인들의 개수는 다양하게 변경될 수 있다.

도 3은 도 2에 도시된 데이터 기입 라인들(WL0, WL1)을 구동하기 위한 회로를 보여주는 도면이다. 도 3을 참조하면, 데이터 기입 라인 구동 회로는 리시버들(10, 12)을 포함한다. 리시버(10)는 클럭 신호(SCLK)에 응답해서 입력 단자(IN)로부터 입력되는 데이터를 데이터 기입 라인(WL0)으로 전달한다. 리시버(12)는 반전된 클럭 신호(/SCLK)에 응답해서 입력 단자(IN)로부터 입력되는 데이터를 데이터 기입 라인(WL1)으로 전달한다.

도 4는 도 3에 도시된 리시버들(10, 12)의 동작을 보여주는 타이밍도이다. 도 4를 참조하면, 리시버(10)는 클럭 신호(SCLK)의 라이징 에지(rising edge) 즉, 클럭 신호(SCLK)가 로우 레벨에서 하이 레벨로 천이할 때 입력 단자(IN)로부터 입력되는 데이터를 짝수 번째 데이터(EVEN DATA)로서 데이터 라인(WL0)으로 전달한다. 리시버(12)는 클럭 신호(SCLK)의 폴링 에지(falling edge) 즉, 클럭 신호(SCLK)가 하이 레벨에서 로우 레벨로 천이할 때 입력 단자(IN)로부터 입력되는 데이터를 홀수 번째 데이터(ODD DATA)로서 데이터 라인(WL1)으로 전달한다.

도 5는 도 2에 도시된 데이터 독출 라인들(RL0, RL1)에 실린 데이터를 출력 단자로 전달하기 위한 회로를 보여주는 도면이다. 도 5를 참조하면, 데이터 출력 회로는 쉬프트 레지스터들(20, 22)과 멀티플렉서(24)를 포함한다.

쉬프트 레지스터(20)는 클럭 신호(TCLK)에 응답해서 메모리 셀로부터 독출된 데이터를 데이터 독출 라인(RL0)을 통해 멀티플렉서(24)의 일입력 단자로 전달한다. 쉬프트 레지스터(22)는 반전된 클럭 신호(/TCLK)에 응답해서 메모리 셀로부터 독출된 데이터를 데이터 독출 라인(RL1)을 통해 데이터를 멀티플렉서(24)의 타입력 단자로 전달한다. 멀티플렉서(24)는 클럭 신호(TCLK)에 응답해서 쉬프트 레지스터들(20)로부터 입력되는 데이터들을 순차적으로 출력 단자(OUT)로 출력한다.

도 6은 도 5에 도시된 데이터 출력 회로의 동작을 보여주는 타이밍도이다. 도 6을 참조하면, 멀티플렉서(24)는 클럭 신호(TCLK)의 폴링 에지에서 쉬프트 레지스터(20)로부터 출력된 짝수 번째 데이터(EVEN DATA)를 선택해서 출력 단자(OUT)로 출력하고, 클럭 신호(TCLK)의 라이징 에지에서 쉬프트 레지스터(22)로부터 출력된 홀수 번째 데이터(ODD DATA)를 선택해서 출력 단자(OUT)로 출력한다.

도 7은 도 3에 도시된 입력 단자를 통해 데이터가 입력될 때 데이터 라인들의 상태 천이를 보여주는 도면이다. 도 7을 참조하면, 클럭 신호(SCLK)의 라이징 에지에서 입력 단자(IN)를 통해 전원 전압 레벨(VDD)의 이진 데이터(즉, 논리 '1')가 입력되면 데이터 기입 라인(WL0)은 전원 전압 레벨(VDD)로 천이한다. 이어서, 클럭 신호(SCLK)의 폴링 에지에서 입력 단자(IN)를 통해 전원 전압 레벨(VDD)의 이진 데이터(즉, 논리 '1')가 입력되면 데이터 기입 라인(WL1)은 전원 전압 레벨(VDD)로 천이한다. 이 때, 데이터 독출 라인들(RL0, RL1) 각각은 접지 전압 레벨(VSS)을 유지하므로 데이터 전송 라인들 사이에 커플링 커패시턴스가 형성되지 않는다.

도 8은 도 5에 도시된 출력 단자로 데이터를 출력할 때 데이터 라인들의 상태 천이를 보여주는 도면이다. 도 8을 참조하면, 클럭 신호(TCLK)의 폴링 에지에서 메모리 셀로부터 독출된 데이터(EVEN DATA)가 논리 '1'일 때 데이터 독출 라인(RL0)은 전원 전압 레벨(VDD)로 천이한다. 한편, 클럭 신호(TCLK)의 라이징 에지에서 메모리 셀로부터 독출된 데이터( ODD DATA)가 논리 '1'일 때 데이터 독출 라인(RL1)은 전원 전압 레벨(VDD)로 천이한다. 이와 같이, 데이터 독출 라인들(RL0, RL1)이 전원 전압 레벨(VDD)일 때 데이터 기입 라인들(WL0, WL1)은 접지 전압 레벨(VSS)을 유지하므로 데이터 전송 라인들 사이에 커플링 커패시턴스가 형성되지 않는다.

예시적인 바람직한 실시예를 이용하여 본 발명의 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.

이상과 같은 본 발명에 의하면, 데이터 독출 라인들과 데이터 기입 라인들이 번갈아 배열되고, 데이터 독출 라인들이 천이할 때 데이터 기입 라인들은 접지 전압 레벨을 유지하고 데이터 기입 라인들이 천이할 때 데이터 독출 라인들은 접지 전압 레벨을 유지하므로 데이터 전송 라인들 사이의 커플링 커패시턴스가 발생하지 않는다.

Claims (11)

1. 반도체 메모리 장치 내의 배선 구조에 있어서:

   제 1 및 제 2 그룹들로 분류되며 평행하게 배열되는 복수 개의 배선들과;

   상기 제 1 그룹에 속하는 배선은 상기 제 2 그룹에 속하는 한쌍의 배선들 사이에 놓여지고, 상기 제 2 그룹에 속하는 배선은 상기 제 1 그룹에 속하는 한쌍의 배선들 사이에 놓여지며; 그리고

   상기 1 그룹에 속하는 상기 배선들은 상기 제 2 그룹에 속하는 상기 배선들이 정적(static) 상태일 때 전원 전압 레벨로 구동되고, 상기 제 2 그룹에 속하는 상기 배선들은 상기 제 1 그룹에 속하는 상기 배선들이 상기 정적 상태일 때 상기 전원 전압 레벨로 구동되는 것을 특징으로 하는 반도체 메모리 장치의 배선 구조.
2. 삭제
3. 제 1 항에 있어서,

   상기 제 1 그룹에 속하는 상기 배선들 상에서 전송되는 신호들은 서로 다른 시점에 천이하는 것을 특징으로 하는 반도체 메모리 장치의 배선 구조.
4. 제 3 항에 있어서,

   상기 제 2 그룹에 속하는 상기 배선들 상에서 전송되는 신호들은 서로 다른 시점에 천이하는 것을 특징으로 하는 반도체 메모리 장치의 배선 구조.
5. 제 1 항에 있어서,

   상기 제 1 그룹에 속하는 상기 배선들은 외부로부터 입력되는 데이터를 상기 반도체 메모리 장치로 전달하기 위한 데이터 입력 라인인 것을 특징으로 하는 배선 구조.
6. 제 5 항에 있어서,

   상기 제 2 그룹에 속하는 상기 배선들은 상기 반도체 메모리 장치로부터의 데이터를 외부로 전달하기 위한 데이터 출력 라인인 것을 특징으로 하는 배선 구조.
7. 반도체 메모리 장치 내의 배선 구조에 있어서:

   외부로부터 입력되는 데이터를 상기 반도체 메모리 장치로 전달하기 위한 데이터 입력 라인들과;

   상기 반도체 메모리 장치로부터의 데이터를 외부로 전달하기 위한 데이터 출력 라인들과;

   상기 데이터 입력 라인들과 상기 데이터 출력 라인들은 교대로 배열되며; 그리고

   데이터 입력 라인들은 상기 데이터 출력 라인들에 속하는 상기 배선들이 정적(static) 상태일 때 전원 전압 레벨로 구동되고, 상기 데이터 출력 라인들은 상기 데이터 입력 라인들에 속하는 상기 배선들이 상기 정적 상태일 때 상기 전원 전압 레벨로 구동되는 것을 특징으로 하는 반도체 메모리 장치의 배선 구조.
8. 제 7 항에 있어서,

   상기 데이터 입력 라인들 상에서 전송되는 신호들은 서로 다른 시점에 천이하는 것을 특징으로 하는 반도체 메모리 장치의 배선 구조.
9. 제 8 항에 있어서,

   상기 데이터 출력 라인들 상에서 전송되는 신호들은 서로 다른 시점에 천이하는 것을 특징으로 하는 반도체 메모리 장치의 배선 구조.
10. 삭제
11. 삭제