JPH065081A - スタティック型ｒａｍ - Google Patents
スタティック型ｒａｍInfo
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- JPH065081A JPH065081A JP4186106A JP18610692A JPH065081A JP H065081 A JPH065081 A JP H065081A JP 4186106 A JP4186106 A JP 4186106A JP 18610692 A JP18610692 A JP 18610692A JP H065081 A JPH065081 A JP H065081A
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- 230000003068 static effect Effects 0.000 title claims description 58
- 230000000295 complement effect Effects 0.000 claims abstract description 230
- 102000017914 EDNRA Human genes 0.000 claims 1
- 101150062404 EDNRA gene Proteins 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 30
- 238000000034 method Methods 0.000 abstract description 7
- 239000004065 semiconductor Substances 0.000 description 48
- 238000010586 diagram Methods 0.000 description 25
- 239000010410 layer Substances 0.000 description 25
- 238000003491 array Methods 0.000 description 21
- 238000002955 isolation Methods 0.000 description 17
- 108091006146 Channels Proteins 0.000 description 16
- 239000012535 impurity Substances 0.000 description 16
- 230000010354 integration Effects 0.000 description 15
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- 108010020053 Staphylococcus warneri lipase 2 Proteins 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000011084 recovery Methods 0.000 description 5
- 101100334739 Mus musculus Fgfr3 gene Proteins 0.000 description 4
- 101150076716 SAM3 gene Proteins 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 4
- 101100364827 Prochlorococcus marinus (strain SARG / CCMP1375 / SS120) ahcY gene Proteins 0.000 description 3
- 101150081953 SAM1 gene Proteins 0.000 description 3
- 101150021948 SAM2 gene Proteins 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 210000001015 abdomen Anatomy 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 大記憶容量化を図りつつ、書き込み動作の安
定化を実現したスタティック型ＲＡＭを提供する。 【構成】 互いに隣接する複数からなる相補データ線を
一括して選択する相補データ線選択回路を備え、複数か
らなる相補データ線間のピッチを広くするか、シールド
用配線又は右又は左端の相補データ線を中間部で交差さ
せる。 【効果】 多数のメモリセルを接続させるためにデータ
線長を長くして高集積化を図りつつ、隣接データ線間の
寄生容量を低減でき、これに応じてカップリングノイズ
も減少するから大信号振幅での書き込動作が行われるメ
モリセルに隣接する非選択のメモリセルへの誤書き込み
を防止できる。
定化を実現したスタティック型ＲＡＭを提供する。 【構成】 互いに隣接する複数からなる相補データ線を
一括して選択する相補データ線選択回路を備え、複数か
らなる相補データ線間のピッチを広くするか、シールド
用配線又は右又は左端の相補データ線を中間部で交差さ
せる。 【効果】 多数のメモリセルを接続させるためにデータ
線長を長くして高集積化を図りつつ、隣接データ線間の
寄生容量を低減でき、これに応じてカップリングノイズ
も減少するから大信号振幅での書き込動作が行われるメ
モリセルに隣接する非選択のメモリセルへの誤書き込み
を防止できる。
Description
【０００１】
【産業上の利用分野】この発明は、スタティック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、例えば複数
ビットの単位でメモリアクセスが行われるものに利用し
て有効な技術に関するものである。
Ｍ（ランダム・アクセス・メモリ）に関し、例えば複数
ビットの単位でメモリアクセスが行われるものに利用し
て有効な技術に関するものである。
【０００２】
【従来の技術】データ線間のカップリングによる誤動作
を防止するために、相補データ線をツイストさせたスタ
ティック型ＲＡＭがある。このスタティック型ＲＡＭ
は、プリチャージ方式のもので、プリチャージされた相
補データ線を選択されたメモリセルにより引抜き、その
引抜きレベルを相補データ線に入力が結合された差動の
センスアンプより増幅して読み出しを行うようにするも
のである。このスタティック型ＲＡＭでは、読み出し動
作のときに相補データ線がハイインピーダンス状態にな
りノイズが乗りやすいことから、相補データ線をツイス
トさせてノイズ成分を等しくして差動のセンスアンプに
よってノイズ成分を相殺させるようにするものである。
このようなスタティック型ＲＡＭに関しては、特開昭６
２−４３８９２号公報等がある。上記のスタティック型
ＲＡＭでは、相補データ線に一対一に対応してセンスア
ンプを設けるものであるので素子数が増大してしまう
し、読み出し経路と書き込み経路とを別々に設けること
が必要となり、現在このような方式のスタティック型Ｒ
ＡＭは実用化されていない。
を防止するために、相補データ線をツイストさせたスタ
ティック型ＲＡＭがある。このスタティック型ＲＡＭ
は、プリチャージ方式のもので、プリチャージされた相
補データ線を選択されたメモリセルにより引抜き、その
引抜きレベルを相補データ線に入力が結合された差動の
センスアンプより増幅して読み出しを行うようにするも
のである。このスタティック型ＲＡＭでは、読み出し動
作のときに相補データ線がハイインピーダンス状態にな
りノイズが乗りやすいことから、相補データ線をツイス
トさせてノイズ成分を等しくして差動のセンスアンプに
よってノイズ成分を相殺させるようにするものである。
このようなスタティック型ＲＡＭに関しては、特開昭６
２−４３８９２号公報等がある。上記のスタティック型
ＲＡＭでは、相補データ線に一対一に対応してセンスア
ンプを設けるものであるので素子数が増大してしまう
し、読み出し経路と書き込み経路とを別々に設けること
が必要となり、現在このような方式のスタティック型Ｒ
ＡＭは実用化されていない。
【０００３】比較的高抵抗のドレイン負荷抵抗をそれぞ
れ有しかつそのドレイン及びゲートが互いに交差結合さ
れるＮチャンネル型の一対の駆動ＭＯＳＦＥＴ（本願で
は、ＭＯＳＦＥＴを絶縁ゲート型電界効果トランジスタ
の意味で用いている）と、これらの駆動ＭＯＳＦＥＴの
ドレインと対応する相補データ線との間に設けられたＮ
チャンネル型の転送ゲートＭＯＳＦＥＴとを含むいわゆ
る高抵抗負荷型のスタティック型メモリセルを用いたい
わゆる高抵抗負荷型のスタティック型ＲＡＭが現在多く
使われている。
れ有しかつそのドレイン及びゲートが互いに交差結合さ
れるＮチャンネル型の一対の駆動ＭＯＳＦＥＴ（本願で
は、ＭＯＳＦＥＴを絶縁ゲート型電界効果トランジスタ
の意味で用いている）と、これらの駆動ＭＯＳＦＥＴの
ドレインと対応する相補データ線との間に設けられたＮ
チャンネル型の転送ゲートＭＯＳＦＥＴとを含むいわゆ
る高抵抗負荷型のスタティック型メモリセルを用いたい
わゆる高抵抗負荷型のスタティック型ＲＡＭが現在多く
使われている。
【０００４】このような高抵抗負荷型のスタティック型
ＲＡＭについては、例えば、１９９１年９月、株式会社
日立製作所発行の『日立ＩＣメモリデータブック１』第
２８３頁〜第２９３頁に記載されている。
ＲＡＭについては、例えば、１９９１年９月、株式会社
日立製作所発行の『日立ＩＣメモリデータブック１』第
２８３頁〜第２９３頁に記載されている。
【０００５】
【発明が解決しようとする課題】上記のようなスタティ
ック型ＲＡＭでは、高速読み出しのために相補データ線
に設けられる負荷回路の抵抗値は比較的小さくされて相
補データ線の信号振幅が小さくされる。これに対して、
高速書き込み動作のためには、相補データ線に伝えられ
る書き込み信号の振幅を大きくする必要から負荷回路の
抵抗値は比較的大きくされる。
ック型ＲＡＭでは、高速読み出しのために相補データ線
に設けられる負荷回路の抵抗値は比較的小さくされて相
補データ線の信号振幅が小さくされる。これに対して、
高速書き込み動作のためには、相補データ線に伝えられ
る書き込み信号の振幅を大きくする必要から負荷回路の
抵抗値は比較的大きくされる。
【０００６】スタティック型ＲＡＭの大記憶容量化に伴
い、メモリセルの小型化及び高集積化が進められてい
る。この結果、相補データ線の配線ピッチが狭くされる
とともに、一対の相補データ線に接続されるメモリセル
の数も５１２個から１０２４個のように多くする必要が
ある。このように相補データ線の長さを実質的に長く、
しかもそのピッチをより狭く配置すると、互いに隣接す
るデータ線間の寄生容量が無視できなくなる。特に、書
き込み動作において選択された相補データ線には前記の
ように比較的大きな信号振幅の書き込み信号を伝えるた
めに、相補データ線に設けられる負荷回路の抵抗値が大
きくされる。このような負荷回路の抵抗値の制御は、選
択されたメモリアレイ毎に一括して行われるから非選択
の相補データ線においても負荷回路の抵抗値が大きくさ
れる。
い、メモリセルの小型化及び高集積化が進められてい
る。この結果、相補データ線の配線ピッチが狭くされる
とともに、一対の相補データ線に接続されるメモリセル
の数も５１２個から１０２４個のように多くする必要が
ある。このように相補データ線の長さを実質的に長く、
しかもそのピッチをより狭く配置すると、互いに隣接す
るデータ線間の寄生容量が無視できなくなる。特に、書
き込み動作において選択された相補データ線には前記の
ように比較的大きな信号振幅の書き込み信号を伝えるた
めに、相補データ線に設けられる負荷回路の抵抗値が大
きくされる。このような負荷回路の抵抗値の制御は、選
択されたメモリアレイ毎に一括して行われるから非選択
の相補データ線においても負荷回路の抵抗値が大きくさ
れる。
【０００７】この結果、書き込みが行われる相補データ
線に隣接し、かつ実質的に読み出し状態にされる相補デ
ータ線には書き込み信号に対応したノイズが乗り易くな
る。特に、回路の接地電位のようなロウレベルに引き抜
かれる書き込みデータ線に隣接する非書き込みデータ線
において、その負荷回路の抵抗値が大きくされているた
め上記書き込みデータ線のロウレベルに対応したノイズ
が乗り易く、このロウレベルのノイズがワード線の選択
状態によりオン状態にされている転送ゲートＭＯＳＦＥ
Ｔを介してメモリセルのオン状態の駆動ＭＯＳＦＥＴの
ゲート蓄積電荷を放電させてオフ状態にしてしまう。こ
のように、非選択メモリセルにおいてオン状態に維持さ
れるべき駆動ＭＯＳＦＥＴがオフ状態にされると、その
ドレイン出力を受けてオフ状態に維持すべき他方の駆動
ＭＯＳＦＥＴがオン状態になってしまい、上記のような
書き込み動作が行われるメモリセルに隣接するメモリセ
ルの記憶情報が破壊されてしまうという問題の生じるこ
とが判明した。
線に隣接し、かつ実質的に読み出し状態にされる相補デ
ータ線には書き込み信号に対応したノイズが乗り易くな
る。特に、回路の接地電位のようなロウレベルに引き抜
かれる書き込みデータ線に隣接する非書き込みデータ線
において、その負荷回路の抵抗値が大きくされているた
め上記書き込みデータ線のロウレベルに対応したノイズ
が乗り易く、このロウレベルのノイズがワード線の選択
状態によりオン状態にされている転送ゲートＭＯＳＦＥ
Ｔを介してメモリセルのオン状態の駆動ＭＯＳＦＥＴの
ゲート蓄積電荷を放電させてオフ状態にしてしまう。こ
のように、非選択メモリセルにおいてオン状態に維持さ
れるべき駆動ＭＯＳＦＥＴがオフ状態にされると、その
ドレイン出力を受けてオフ状態に維持すべき他方の駆動
ＭＯＳＦＥＴがオン状態になってしまい、上記のような
書き込み動作が行われるメモリセルに隣接するメモリセ
ルの記憶情報が破壊されてしまうという問題の生じるこ
とが判明した。
【０００８】この発明の目的は、大記憶容量化を図りつ
つ、書き込み動作の安定化を実現したスタティック型Ｒ
ＡＭを提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
つ、書き込み動作の安定化を実現したスタティック型Ｒ
ＡＭを提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、互いに隣接する複数からな
る相補データ線を一括して選択する相補データ線選択回
路を備え、複数からなる相補データ線間のピッチを広く
するか、シールド用配線又は右又は左端の相補データ線
を中間部で交差させる。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、互いに隣接する複数からな
る相補データ線を一括して選択する相補データ線選択回
路を備え、複数からなる相補データ線間のピッチを広く
するか、シールド用配線又は右又は左端の相補データ線
を中間部で交差させる。
【００１０】
【作用】上記した手段によれば、多数のメモリセルを接
続させるためにデータ線長を長くして高集積化を図りつ
つ、隣接データ線間の寄生容量を低減でき、これに応じ
てカップリングノイズも減少するから大信号振幅での書
き込動作が行われるメモリセルに隣接する非選択のメモ
リセルへの誤書き込みを防止できる。
続させるためにデータ線長を長くして高集積化を図りつ
つ、隣接データ線間の寄生容量を低減でき、これに応じ
てカップリングノイズも減少するから大信号振幅での書
き込動作が行われるメモリセルに隣接する非選択のメモ
リセルへの誤書き込みを防止できる。
【００１１】
【実施例】図１には、この発明に係るスタティック型Ｒ
ＡＭの一実施例の概略回路図が示されている。同図に
は、発明の理解を容易にするため、複数の相補データ線
と、それに設けられる負荷回路ＬＣ、Ｙスイッチ回路と
Ｙ選択信号を形成するデコーダ回路及び共通データ線が
代表として例示的に示されており、相補データ線に接続
されるメモリセルや、相補データ線に直交するよう配置
されるワード線等は省略されている。
ＡＭの一実施例の概略回路図が示されている。同図に
は、発明の理解を容易にするため、複数の相補データ線
と、それに設けられる負荷回路ＬＣ、Ｙスイッチ回路と
Ｙ選択信号を形成するデコーダ回路及び共通データ線が
代表として例示的に示されており、相補データ線に接続
されるメモリセルや、相補データ線に直交するよう配置
されるワード線等は省略されている。
【００１２】特に制限されないが、この実施例のスタテ
ィック型ＲＡＭは、８ビットの単位でのメモリアクセス
が行われるようにされる。それ故、相補データ線Ｄ０〜
Ｄ７を単位として、Ｙ選択信号Ｙ１によりスイッチ制御
されるＹスイッチを構成するＭＯＳＦＥＴを介して８対
の共通相補データ線ＣＤ０〜ＣＤ７に接続される。相補
データ線Ｄ０〜Ｄ７は、それぞれ一対からなる第１デー
タ線と第２データ線から構成され、例えば第１データ線
は非反転データ線Ｔとされ、第２データ線は反転データ
線Ｂとされる。同様に、上記共通相補データ線ＣＤ０〜
ＣＤ７もそれぞれ一対からなる第１共通データ線と第２
共通データ線から構成され、例えば第１共通データ線は
非反転共通データ線Ｔとされ、第２データ線は反転共通
相補データ線Ｂとされる。同図には、相補データ線Ｄ０
とＤ７についてのみ代表として、非反転データ線Ｔ、反
転データ線Ｂのような記号が付され、共通相補データ線
Ｄ７についてのみ代表として非反転共通データ線Ｔ、反
転共通データ線Ｂの符号が付されている。
ィック型ＲＡＭは、８ビットの単位でのメモリアクセス
が行われるようにされる。それ故、相補データ線Ｄ０〜
Ｄ７を単位として、Ｙ選択信号Ｙ１によりスイッチ制御
されるＹスイッチを構成するＭＯＳＦＥＴを介して８対
の共通相補データ線ＣＤ０〜ＣＤ７に接続される。相補
データ線Ｄ０〜Ｄ７は、それぞれ一対からなる第１デー
タ線と第２データ線から構成され、例えば第１データ線
は非反転データ線Ｔとされ、第２データ線は反転データ
線Ｂとされる。同様に、上記共通相補データ線ＣＤ０〜
ＣＤ７もそれぞれ一対からなる第１共通データ線と第２
共通データ線から構成され、例えば第１共通データ線は
非反転共通データ線Ｔとされ、第２データ線は反転共通
相補データ線Ｂとされる。同図には、相補データ線Ｄ０
とＤ７についてのみ代表として、非反転データ線Ｔ、反
転データ線Ｂのような記号が付され、共通相補データ線
Ｄ７についてのみ代表として非反転共通データ線Ｔ、反
転共通データ線Ｂの符号が付されている。
【００１３】同図においては、Ｙスイッチ回路は、１本
のデータ線に対して１個のＭＯＳＦＥＴを用いている
が、実際にはＮチャンネル型ＭＯＳＦＥＴとＰチャンネ
ル型ＭＯＳＦＥＴとを並列形態に接続してなるＣＭＯＳ
スイッチが用いられる。例えば、デコーダ回路ＹＤＥＣ
１によりハイレベルのＹ選択信号Ｙ１が形成されるとき
には、このＹ選択信号Ｙ１はＮチャンネル型のスイッチ
ＭＯＳＦＥＴのゲートに供給され、上記Ｙ選択信号Ｙ１
はインバータ回路を通して反転されてＰチャンネル型の
スイッチＭＯＳＦＥＴのゲートに供給される。このよう
なＣＭＯＳスイッチを用いた場合には、共通データ線と
データ線との間の信号伝達をスイッチＭＯＳＦＥＴのし
きい値電圧に影響されないでレベル損失なく効率よく行
うことができる。
のデータ線に対して１個のＭＯＳＦＥＴを用いている
が、実際にはＮチャンネル型ＭＯＳＦＥＴとＰチャンネ
ル型ＭＯＳＦＥＴとを並列形態に接続してなるＣＭＯＳ
スイッチが用いられる。例えば、デコーダ回路ＹＤＥＣ
１によりハイレベルのＹ選択信号Ｙ１が形成されるとき
には、このＹ選択信号Ｙ１はＮチャンネル型のスイッチ
ＭＯＳＦＥＴのゲートに供給され、上記Ｙ選択信号Ｙ１
はインバータ回路を通して反転されてＰチャンネル型の
スイッチＭＯＳＦＥＴのゲートに供給される。このよう
なＣＭＯＳスイッチを用いた場合には、共通データ線と
データ線との間の信号伝達をスイッチＭＯＳＦＥＴのし
きい値電圧に影響されないでレベル損失なく効率よく行
うことができる。
【００１４】特に制限されないが、上記一対の相補デー
タ線Ｄ０〜Ｄ７には、メモリアレイの高集積化して大記
憶容量化を図るために、それぞれ１０２４個のメモリセ
ルが接続される。後述するように冗長回路を付加する場
合には、正規メモリセルとして１０２４個設けられ、冗
長メモリセルとして数個設けられる。同図では省略され
ているが、このような正規メモリセル及び冗長メモリセ
ルに対応して１０２４本のワード線及び数本の冗長ワー
ド線が設けられる。
タ線Ｄ０〜Ｄ７には、メモリアレイの高集積化して大記
憶容量化を図るために、それぞれ１０２４個のメモリセ
ルが接続される。後述するように冗長回路を付加する場
合には、正規メモリセルとして１０２４個設けられ、冗
長メモリセルとして数個設けられる。同図では省略され
ているが、このような正規メモリセル及び冗長メモリセ
ルに対応して１０２４本のワード線及び数本の冗長ワー
ド線が設けられる。
【００１５】データ線の負荷回路ＬＣは、後述するよう
に負荷ＭＯＳＦＥＴとライトリカバリ回路とを含んでい
る。負荷ＭＯＳＦＥＴは、定常的に比較的大きな抵抗値
を持ってオン状態にされるＮチャンネル型ＭＯＳＦＥＴ
と、書き込み動作以外のときに比較的小さな抵抗値を持
ってオン状態にされるＮチャンネル型ＭＯＳＦＥＴとが
並列形態に接続されて構成される。この構成では、書き
込み動作のときは、データ線の負荷は上記比較的大きな
抵抗値を持つ負荷ＭＯＳＦＥＴのみが接続されので、書
き込み時のデータ線の負荷が大きな抵抗値を持つように
される。
に負荷ＭＯＳＦＥＴとライトリカバリ回路とを含んでい
る。負荷ＭＯＳＦＥＴは、定常的に比較的大きな抵抗値
を持ってオン状態にされるＮチャンネル型ＭＯＳＦＥＴ
と、書き込み動作以外のときに比較的小さな抵抗値を持
ってオン状態にされるＮチャンネル型ＭＯＳＦＥＴとが
並列形態に接続されて構成される。この構成では、書き
込み動作のときは、データ線の負荷は上記比較的大きな
抵抗値を持つ負荷ＭＯＳＦＥＴのみが接続されので、書
き込み時のデータ線の負荷が大きな抵抗値を持つように
される。
【００１６】相補データ線Ｄ０〜Ｄ７等は、上記のよう
に多数のメモリセルが接続されることに応じて長く形成
される。また、高集積化のためにデータ線相互のピッチ
は短く形成されるので、隣接データ線間の寄生容量が大
きくなる。このような条件のもとで、データ線の負荷回
路の抵抗値を大きくして書き込み動作を行うと次のよう
な問題が生じる。すなわち、前記説明したように、例え
ば書き込みが行われるＹアドレスＹ１の相補データ線Ｄ
０のうちの非反転データ線Ｔの左側に隣接し、Ｙアドレ
スＹ０が割り当てられた相補データ線Ｄ７のうちの反転
データ線Ｂと、ＹアドレスＹ１の相補データ線Ｄ７のう
ちの反転データ線Ｂの右側に隣接し、ＹアドレスＹ２が
割り当てられた相補データ線Ｄ０のうちの非反転データ
線Ｔとにカップリングノイズが乗り易くなる。
に多数のメモリセルが接続されることに応じて長く形成
される。また、高集積化のためにデータ線相互のピッチ
は短く形成されるので、隣接データ線間の寄生容量が大
きくなる。このような条件のもとで、データ線の負荷回
路の抵抗値を大きくして書き込み動作を行うと次のよう
な問題が生じる。すなわち、前記説明したように、例え
ば書き込みが行われるＹアドレスＹ１の相補データ線Ｄ
０のうちの非反転データ線Ｔの左側に隣接し、Ｙアドレ
スＹ０が割り当てられた相補データ線Ｄ７のうちの反転
データ線Ｂと、ＹアドレスＹ１の相補データ線Ｄ７のう
ちの反転データ線Ｂの右側に隣接し、ＹアドレスＹ２が
割り当てられた相補データ線Ｄ０のうちの非反転データ
線Ｔとにカップリングノイズが乗り易くなる。
【００１７】特に、書き込みデータ線に対応してＹアド
レスＹ１の相補データ線Ｄ０の非反転データ線Ｔと、相
補データ線Ｄ７の反転データ線Ｂに大きな信号振幅のロ
ウレベルが書き込まれると、それが上記のような隣接デ
ータ線に伝えられてメモリセルの記憶情報が破壊されて
しまう場合がある。この実施例では、このような誤書き
込みを防止するために、上記Ｙアドレス単位での隣接相
補データ線、すなわち、アドレスＹ０の相補データ線Ｄ
７の反転データ線ＢとアドレスＹ１の相補データ線Ｄ０
の非反転データ線Ｔとの間のピッチをＰ１のように同じ
アドレスが割り当てられる相補データ線間のピッチＰ２
よりも広げるようにするものである。同様に上記アドレ
スＹ１を中心にして説明すると、アドレスＹ１の相補デ
ータ線Ｄ７の反転データ線ＢとアドレスＹ２の相補デー
タ線Ｄ０の非反転データ線Ｔとの間のピッチも上記Ｐ１
のように同じアドレスが割り当てられる相補データ線間
のピッチＰ２よりも広くするものである。
レスＹ１の相補データ線Ｄ０の非反転データ線Ｔと、相
補データ線Ｄ７の反転データ線Ｂに大きな信号振幅のロ
ウレベルが書き込まれると、それが上記のような隣接デ
ータ線に伝えられてメモリセルの記憶情報が破壊されて
しまう場合がある。この実施例では、このような誤書き
込みを防止するために、上記Ｙアドレス単位での隣接相
補データ線、すなわち、アドレスＹ０の相補データ線Ｄ
７の反転データ線ＢとアドレスＹ１の相補データ線Ｄ０
の非反転データ線Ｔとの間のピッチをＰ１のように同じ
アドレスが割り当てられる相補データ線間のピッチＰ２
よりも広げるようにするものである。同様に上記アドレ
スＹ１を中心にして説明すると、アドレスＹ１の相補デ
ータ線Ｄ７の反転データ線ＢとアドレスＹ２の相補デー
タ線Ｄ０の非反転データ線Ｔとの間のピッチも上記Ｐ１
のように同じアドレスが割り当てられる相補データ線間
のピッチＰ２よりも広くするものである。
【００１８】このようにＹアドレス単位で隣接データ線
間のピッチＰ１を広く形成するという単純な構成によ
り、相補データ線間の寄生容量を減らすことができ、上
記のような書き込みが行われるＹアドレスに物理的に隣
接して配置され相補データ線に設けられるメモリセルの
情報保持動作を維持することができる。
間のピッチＰ１を広く形成するという単純な構成によ
り、相補データ線間の寄生容量を減らすことができ、上
記のような書き込みが行われるＹアドレスに物理的に隣
接して配置され相補データ線に設けられるメモリセルの
情報保持動作を維持することができる。
【００１９】上記書き込みが行われるＹアドレスＹ１に
おいて、データ線Ｄ０〜Ｄ７の相互において隣接データ
線間にはピッチＰ２に対応した比較的大きな寄生容量が
形成される。しかし、書き込みが行われる複数の相補デ
ータ線Ｄ０〜Ｄ７には、Ｙスイッチ回路、共通相補デー
タ線ＣＤ０〜ＣＤ７を通して低インピーダンスによる書
き込み信号が伝えられるから、上記のように比較的大き
な寄生容量が存在しても上記のように書き込み信号に従
ったレベルにされるから問題ない。また、書き込みが行
われない他のＹアドレスＹ０のデータ線Ｄ０〜Ｄ６及び
ＹアドレスＹ２等の他の相補データ線Ｄ１〜Ｄ７等にお
いては、上記のように比較的大きな寄生容量が存在して
も相補データ線にはメモリセルの記憶情報の読み出しが
行われて比較的小さな振幅でしかも信号変化が緩やかで
あるからメモリセルの記憶情報を相互に反転させるよう
なカップンリグノイズが乗ることはない。
おいて、データ線Ｄ０〜Ｄ７の相互において隣接データ
線間にはピッチＰ２に対応した比較的大きな寄生容量が
形成される。しかし、書き込みが行われる複数の相補デ
ータ線Ｄ０〜Ｄ７には、Ｙスイッチ回路、共通相補デー
タ線ＣＤ０〜ＣＤ７を通して低インピーダンスによる書
き込み信号が伝えられるから、上記のように比較的大き
な寄生容量が存在しても上記のように書き込み信号に従
ったレベルにされるから問題ない。また、書き込みが行
われない他のＹアドレスＹ０のデータ線Ｄ０〜Ｄ６及び
ＹアドレスＹ２等の他の相補データ線Ｄ１〜Ｄ７等にお
いては、上記のように比較的大きな寄生容量が存在して
も相補データ線にはメモリセルの記憶情報の読み出しが
行われて比較的小さな振幅でしかも信号変化が緩やかで
あるからメモリセルの記憶情報を相互に反転させるよう
なカップンリグノイズが乗ることはない。
【００２０】すなわち、カップリングによる誤書き込み
は、書き込みが行われる相補データ線には書き込み信号
という低インピーダンスによる大振幅の信号が伝えられ
るのに対して、それと隣接する相補データ線にはメモリ
セルからの大きな出力インピーダンスによる小振幅の信
号しか伝えられないというアンバランスに起因するもの
である。この実施例では、このように書き込み動作が行
われる相補データ線と実質的に読み出し動作が行われる
相補データ線との信号源のアンバランスの影響を寄生容
量を減らすことにより軽減ないし防止するものである。
は、書き込みが行われる相補データ線には書き込み信号
という低インピーダンスによる大振幅の信号が伝えられ
るのに対して、それと隣接する相補データ線にはメモリ
セルからの大きな出力インピーダンスによる小振幅の信
号しか伝えられないというアンバランスに起因するもの
である。この実施例では、このように書き込み動作が行
われる相補データ線と実質的に読み出し動作が行われる
相補データ線との信号源のアンバランスの影響を寄生容
量を減らすことにより軽減ないし防止するものである。
【００２１】図２には、この発明に係るスタティック型
ＲＡＭの他の一実施例の概略回路図が示されている。こ
の実施例では、前記のような異なるＹアドレスが割り当
てられて隣接するデータ線間のピッチを広げる代わり
に、シールド配線を配置するものである。特に制限され
ないが、この実施例では、回路の接地電位ＶＳＳ（ＧＮ
Ｄ）が供給されるシールド配線が設けられる。このよう
なシールド配線を設けることにより、ＹアドレスＹ０の
相補データ線Ｄ７における反転データ線Ｂと、それに隣
接するＹアドレスＹ１が割り当てられた相補データ線Ｄ
０における非反転データ線Ｔとの間のカップリング容量
を回路的に無くすことができる。このことは、Ｙアドレ
スＹ１の相補データ線Ｄ７における反転データ線Ｂと、
それに隣接するＹアドレスＹ２が割り当てられた相補デ
ータ線Ｄ０における非反転データ線Ｔとの間に設けられ
たシールド用配線によって同様に回路的にカップリング
容量を無くすことができる。
ＲＡＭの他の一実施例の概略回路図が示されている。こ
の実施例では、前記のような異なるＹアドレスが割り当
てられて隣接するデータ線間のピッチを広げる代わり
に、シールド配線を配置するものである。特に制限され
ないが、この実施例では、回路の接地電位ＶＳＳ（ＧＮ
Ｄ）が供給されるシールド配線が設けられる。このよう
なシールド配線を設けることにより、ＹアドレスＹ０の
相補データ線Ｄ７における反転データ線Ｂと、それに隣
接するＹアドレスＹ１が割り当てられた相補データ線Ｄ
０における非反転データ線Ｔとの間のカップリング容量
を回路的に無くすことができる。このことは、Ｙアドレ
スＹ１の相補データ線Ｄ７における反転データ線Ｂと、
それに隣接するＹアドレスＹ２が割り当てられた相補デ
ータ線Ｄ０における非反転データ線Ｔとの間に設けられ
たシールド用配線によって同様に回路的にカップリング
容量を無くすことができる。
【００２２】上記シールド配線に与えられる電位は、交
流的に接地電位とみなされるものであれば何であっても
よい。例えば、回路の接地電位ＧＮＤに代えて電源電圧
ＶＣＣを供給する構成としてもよいし、適当なタイミン
グ信号を供給するものであってもよい。すなわち、書き
込み動作が行わないとき、ハイレベル、ロウレベル又は
ＶＣＣ／２等のの固定レベルに維持されるものであれば
よく、例えば後述するようにセンスアンプの動作タイミ
ング信号ＳＡ、アドレス信号変化検出信号ＡＴＤ等を利
用することができるものである。
流的に接地電位とみなされるものであれば何であっても
よい。例えば、回路の接地電位ＧＮＤに代えて電源電圧
ＶＣＣを供給する構成としてもよいし、適当なタイミン
グ信号を供給するものであってもよい。すなわち、書き
込み動作が行わないとき、ハイレベル、ロウレベル又は
ＶＣＣ／２等のの固定レベルに維持されるものであれば
よく、例えば後述するようにセンスアンプの動作タイミ
ング信号ＳＡ、アドレス信号変化検出信号ＡＴＤ等を利
用することができるものである。
【００２３】図３には、この発明に係るスタティック型
ＲＡＭの他の一実施例の概略回路図が示されている。前
記のような異なるＹアドレスが割り当てられて隣接する
データ線間のピッチを広げたりシールド配線を配置する
代わりに、この実施例では相補データ線をツイストさせ
るようにするものである。すなわち、上記のようにピッ
チを広げたり、あるいはシールド配線を配置するもので
は、メモリアレイの集積度がある程度犠牲にされてしま
う。もともと、１対の相補データ線を長くして多数のメ
モリセルを接続するようにしたのは、Ｙスイッチ回路、
Ｙデコーダ回路及びセンスアンプ等のようなＹ系の選択
回路の実質的な共用化を図ることにより、ＲＡＭチップ
の実質的な集積度を高くするためものであるから、上記
のように集積度を犠牲にする構成は理想的には望ましく
ないといえる。
ＲＡＭの他の一実施例の概略回路図が示されている。前
記のような異なるＹアドレスが割り当てられて隣接する
データ線間のピッチを広げたりシールド配線を配置する
代わりに、この実施例では相補データ線をツイストさせ
るようにするものである。すなわち、上記のようにピッ
チを広げたり、あるいはシールド配線を配置するもので
は、メモリアレイの集積度がある程度犠牲にされてしま
う。もともと、１対の相補データ線を長くして多数のメ
モリセルを接続するようにしたのは、Ｙスイッチ回路、
Ｙデコーダ回路及びセンスアンプ等のようなＹ系の選択
回路の実質的な共用化を図ることにより、ＲＡＭチップ
の実質的な集積度を高くするためものであるから、上記
のように集積度を犠牲にする構成は理想的には望ましく
ないといえる。
【００２４】この実施例では、Ｙ系のアドレス単位で隣
接する相補データ線のうちの一方を中間部でツイストさ
せる。ＹアドレスＹ０の相補データ線Ｄ７における非反
転データ線Ｔと反転データ線Ｂとを中間部で交差させて
入れ換えるようにする。同様に、ＹアドレスＹ１の相補
データ線Ｄ７における非反転データ線Ｔと反転データ線
Ｂとを中間部で交差させて入れ換えるようにする。この
構成では、上記ＹアドレスＹ０の相補データ線Ｄ７に隣
接するＹアドレスＹ１の相補データ線Ｄ０との寄生容量
が隣接する相補データ線Ｄ７の中間部での入れ換えによ
って半分に低減させることができる。
接する相補データ線のうちの一方を中間部でツイストさ
せる。ＹアドレスＹ０の相補データ線Ｄ７における非反
転データ線Ｔと反転データ線Ｂとを中間部で交差させて
入れ換えるようにする。同様に、ＹアドレスＹ１の相補
データ線Ｄ７における非反転データ線Ｔと反転データ線
Ｂとを中間部で交差させて入れ換えるようにする。この
構成では、上記ＹアドレスＹ０の相補データ線Ｄ７に隣
接するＹアドレスＹ１の相補データ線Ｄ０との寄生容量
が隣接する相補データ線Ｄ７の中間部での入れ換えによ
って半分に低減させることができる。
【００２５】すなわち、ＹアドレスＹ０の相補データ線
Ｄ７のうちの反転データ線Ｂは、隣接するＹアドレスＹ
１の相補データ線Ｄ０の非反転データ線Ｔとは上記ツイ
スト部までの半分の長さでしか隣接しなくなる。このよ
うに隣接して平行に延長される距離の長さが半分になる
ことに応じて上記データ線間の寄生容量を半分にでき
る。また、上記相補データ線Ｄ７のツイストから先端側
では非反転データ線Ｔと隣接するＹアドレスＹ１の相補
データ線Ｄ０の非反転データ線Ｔとが隣接して残り半分
の寄生容量を持つようにされる。言い換えるならば、Ｙ
アドレスＹ１の相補データ線Ｄ０の非反転データ線Ｔに
着目すると、ＹアドレスＹ０の相補データ線Ｄ０の反転
データ線Ｂと非反転データ線Ｔに対してそれぞれ半分ず
つ分散して寄生容量を持つようにされる。このことは、
アドレスＹ１とＹ２との間の相補データ線Ｄ７とＤ０間
の寄生容量においても同様である。
Ｄ７のうちの反転データ線Ｂは、隣接するＹアドレスＹ
１の相補データ線Ｄ０の非反転データ線Ｔとは上記ツイ
スト部までの半分の長さでしか隣接しなくなる。このよ
うに隣接して平行に延長される距離の長さが半分になる
ことに応じて上記データ線間の寄生容量を半分にでき
る。また、上記相補データ線Ｄ７のツイストから先端側
では非反転データ線Ｔと隣接するＹアドレスＹ１の相補
データ線Ｄ０の非反転データ線Ｔとが隣接して残り半分
の寄生容量を持つようにされる。言い換えるならば、Ｙ
アドレスＹ１の相補データ線Ｄ０の非反転データ線Ｔに
着目すると、ＹアドレスＹ０の相補データ線Ｄ０の反転
データ線Ｂと非反転データ線Ｔに対してそれぞれ半分ず
つ分散して寄生容量を持つようにされる。このことは、
アドレスＹ１とＹ２との間の相補データ線Ｄ７とＤ０間
の寄生容量においても同様である。
【００２６】上記の構成では、相補データ線のピッチを
Ｙアドレス単位で広くしたり、あるいはシールド用配線
を設ける必要がないから、相補データ線の長さを長くし
た分、言い換えるならば、相補データ線に接続されるメ
モリセルの数を多くした分だけＲＡＭチップの集積度を
高くすることができる。
Ｙアドレス単位で広くしたり、あるいはシールド用配線
を設ける必要がないから、相補データ線の長さを長くし
た分、言い換えるならば、相補データ線に接続されるメ
モリセルの数を多くした分だけＲＡＭチップの集積度を
高くすることができる。
【００２７】図４には、この発明に係るスタティック型
ＲＡＭの他の一実施例の概略回路図が示されている。こ
の実施例では、前記実施例のような隣接相補データ線の
ツイスト方式を拡張して実質的な寄生容量を減らすよう
にするものである。
ＲＡＭの他の一実施例の概略回路図が示されている。こ
の実施例では、前記実施例のような隣接相補データ線の
ツイスト方式を拡張して実質的な寄生容量を減らすよう
にするものである。
【００２８】この実施例では、Ｙ系のアドレス単位で隣
接する相補データ線のうちの一方を中間部でツイストさ
せ、他方を３等分された箇所でツイストさせる。すなわ
ち、ＹアドレスＹ０の相補データ線Ｄ７における非反転
データ線Ｔと反転データ線Ｂとを中間部で交差させて入
れ換えるようにする。これと隣接するＹアドレスＹ１の
相補データ線Ｄ０における非反転データ線Ｔと反転デー
タ線Ｂとを３等分された箇所でそれぞれ交差させて入れ
換えるようにするものである。同様に、ＹアドレスＹ１
の相補データ線Ｄ７における非反転データ線Ｔと反転デ
ータ線Ｂとを中間部で交差させて入れ換え、これと隣接
するＹアドレスＹ２の相補データ線Ｄ０における非反転
データ線Ｔと反転データ線Ｂとを３等分された箇所でそ
れぞれ交差させて入れ換えるようにするものである。
接する相補データ線のうちの一方を中間部でツイストさ
せ、他方を３等分された箇所でツイストさせる。すなわ
ち、ＹアドレスＹ０の相補データ線Ｄ７における非反転
データ線Ｔと反転データ線Ｂとを中間部で交差させて入
れ換えるようにする。これと隣接するＹアドレスＹ１の
相補データ線Ｄ０における非反転データ線Ｔと反転デー
タ線Ｂとを３等分された箇所でそれぞれ交差させて入れ
換えるようにするものである。同様に、ＹアドレスＹ１
の相補データ線Ｄ７における非反転データ線Ｔと反転デ
ータ線Ｂとを中間部で交差させて入れ換え、これと隣接
するＹアドレスＹ２の相補データ線Ｄ０における非反転
データ線Ｔと反転データ線Ｂとを３等分された箇所でそ
れぞれ交差させて入れ換えるようにするものである。
【００２９】この構成では、実質的な寄生容量をデータ
線長の約１／６に相当する長さに対応した寄生容量に低
減できる。すなわち、ＹアドレスＹ１に書き込みが行わ
れるとき、相補データ線Ｄ０に書き込まれたデータ線の
うち１／３の長さに相当する分の寄生容量によるカップ
リングは、他方の相補データ線Ｄ７の中間部のツイスト
によって半分ずつ乗るのでメモリセル側からみると同相
で変化して相殺できるから、残りの１／６の長さに相当
する寄生容量によるカップリングがノイズとしてメモリ
セルに伝えられるものとなる。
線長の約１／６に相当する長さに対応した寄生容量に低
減できる。すなわち、ＹアドレスＹ１に書き込みが行わ
れるとき、相補データ線Ｄ０に書き込まれたデータ線の
うち１／３の長さに相当する分の寄生容量によるカップ
リングは、他方の相補データ線Ｄ７の中間部のツイスト
によって半分ずつ乗るのでメモリセル側からみると同相
で変化して相殺できるから、残りの１／６の長さに相当
する寄生容量によるカップリングがノイズとしてメモリ
セルに伝えられるものとなる。
【００３０】この構成では、相補データ線のピッチをＹ
アドレス単位で広くしたり、あるいはシールド用配線を
設ける必要がないから、相補データ線の長さを長くした
分、言い換えるならば、相補データ線に接続されるメモ
リセルの数を多くした分だけ確実にＲＡＭチップの集積
度を高くするとともに、寄生容量を大幅に低減できメモ
リセルの情報保持マージンを大きくすることができる。
アドレス単位で広くしたり、あるいはシールド用配線を
設ける必要がないから、相補データ線の長さを長くした
分、言い換えるならば、相補データ線に接続されるメモ
リセルの数を多くした分だけ確実にＲＡＭチップの集積
度を高くするとともに、寄生容量を大幅に低減できメモ
リセルの情報保持マージンを大きくすることができる。
【００３１】図５には、この発明に係るスタティック型
ＲＡＭの更に他の一実施例の概略回路図が示されてい
る。この実施例では、前記実施例のような隣接相補デー
タ線のツイスト方式とシールド方式とを併用して用いる
ものである。
ＲＡＭの更に他の一実施例の概略回路図が示されてい
る。この実施例では、前記実施例のような隣接相補デー
タ線のツイスト方式とシールド方式とを併用して用いる
ものである。
【００３２】この実施例では、特に制限されないが、前
記のように８ビットの単位でのメモリアクセスに代え
て、４ビットの単位でのメモリアクセスが行われる。そ
れ故、４対の相補データ線Ｄ０〜Ｄ３を単位として１つ
のＹアドレスＹ４〜Ｙ７等が与えられる。
記のように８ビットの単位でのメモリアクセスに代え
て、４ビットの単位でのメモリアクセスが行われる。そ
れ故、４対の相補データ線Ｄ０〜Ｄ３を単位として１つ
のＹアドレスＹ４〜Ｙ７等が与えられる。
【００３３】この実施例では、上記４アドレス分Ｙ４〜
Ｙ７を単位として、言い換えるならば、４×４＝１６対
の相補データ線を単位として接地電位ＧＮＤが与えられ
たシールド配線が設けられるという前記図２の実施例と
同様なシールド方式による寄生容量の低減が行われる。
この４アドレス分の中では、ツイスト方式による寄生容
量の低減が行われる。すなわち、ＹアドレスＹ４の相補
データ線Ｄ３は前記図４の実施例のように１／２ツイス
トによる相補データ線され、これと隣接するＹアドレス
Ｙ５の相補データ線Ｄ０とは１／３ツイストによる相補
データ線とされる。同様に、ＹアドレスＹ５とＹ６及び
Ｙ６とＹ７との間の相補データ線Ｄ３と相補データ線Ｄ
０は前者が１／２ツイストによる相補データ線され、こ
れと隣接する後者が１／３ツイストによる相補データ線
とされる。
Ｙ７を単位として、言い換えるならば、４×４＝１６対
の相補データ線を単位として接地電位ＧＮＤが与えられ
たシールド配線が設けられるという前記図２の実施例と
同様なシールド方式による寄生容量の低減が行われる。
この４アドレス分の中では、ツイスト方式による寄生容
量の低減が行われる。すなわち、ＹアドレスＹ４の相補
データ線Ｄ３は前記図４の実施例のように１／２ツイス
トによる相補データ線され、これと隣接するＹアドレス
Ｙ５の相補データ線Ｄ０とは１／３ツイストによる相補
データ線とされる。同様に、ＹアドレスＹ５とＹ６及び
Ｙ６とＹ７との間の相補データ線Ｄ３と相補データ線Ｄ
０は前者が１／２ツイストによる相補データ線され、こ
れと隣接する後者が１／３ツイストによる相補データ線
とされる。
【００３４】この構成では、４アドレス分のうちの左端
のＹアドレスＹ４の相補データ線Ｄ０〜Ｄ２は、いずれ
もツイストなく平行に配置された相補データ線とされ、
右端のＹアドレスＹ７の相補データ線Ｄ１〜Ｄ３は、い
ずれもツイストなく平行に配置された相補データ線とさ
れる。
のＹアドレスＹ４の相補データ線Ｄ０〜Ｄ２は、いずれ
もツイストなく平行に配置された相補データ線とされ、
右端のＹアドレスＹ７の相補データ線Ｄ１〜Ｄ３は、い
ずれもツイストなく平行に配置された相補データ線とさ
れる。
【００３５】上記のような相補データ線のツイストのた
めに、その交差部分にはメモリセルが形成されない。す
なわち、メモリセル１個分程度のスペースを設けて、相
補データ線を交差させるようにするものである。それ
故、一対の相補データ線においては、それがツイストさ
れるか否かに係わらずに相補データ線の中間部と１／３
及び２／３の箇所との合計３箇所分にメモリセルに対応
した空きスペースが設けられる。前記のように１対の相
補データ線には１０００個を超えるメモリセルが接続さ
れるから、３程度増加しても全体に及ぼす影響は無視で
きる。
めに、その交差部分にはメモリセルが形成されない。す
なわち、メモリセル１個分程度のスペースを設けて、相
補データ線を交差させるようにするものである。それ
故、一対の相補データ線においては、それがツイストさ
れるか否かに係わらずに相補データ線の中間部と１／３
及び２／３の箇所との合計３箇所分にメモリセルに対応
した空きスペースが設けられる。前記のように１対の相
補データ線には１０００個を超えるメモリセルが接続さ
れるから、３程度増加しても全体に及ぼす影響は無視で
きる。
【００３６】ツイストが行われない相補データ線におい
ても、上記ツイストが行われる相補データ線と同じ箇所
にメモリセルに対応した空きスペースが設けられる。こ
のような空きスペースを設けることにより、ワード線の
ピッチを合わせて構成することができる。この実施例で
は、上記のような空きスペースを利用して、同図におい
て破線で示すように上記シールド線からワード線方向
（行方向）に延長される接地線を設ける。この接地線
は、列方向に延びるメモリセルの基準電圧ＶＳＳを与え
る接地線に接続されてメモリセルの電源インピーダンス
を低くするように用いる。
ても、上記ツイストが行われる相補データ線と同じ箇所
にメモリセルに対応した空きスペースが設けられる。こ
のような空きスペースを設けることにより、ワード線の
ピッチを合わせて構成することができる。この実施例で
は、上記のような空きスペースを利用して、同図におい
て破線で示すように上記シールド線からワード線方向
（行方向）に延長される接地線を設ける。この接地線
は、列方向に延びるメモリセルの基準電圧ＶＳＳを与え
る接地線に接続されてメモリセルの電源インピーダンス
を低くするように用いる。
【００３７】メモリセルを構成するＮチャンネル型の駆
動ＭＯＳＦＥＴ及び転送ゲートＭＯＳＦＥＴは、Ｐ型の
ウェル領域に形成される。このＰ型のウェル領域には、
回路の接地電位のようなバイアス電圧を与える必要があ
る。そこで、上記のシールド線は、寄生容量を減らす作
用を持たせるとともに、シールド線の下方向の絶縁膜等
を適宜に除去して基板に接続する埋込配線等を設けて基
板電位の供給に用いるものである。この場合も、上記の
ような列方向に延長されるシールド線とともに行方向に
延長される接地線においても、メモリセルの駆動ＭＯＳ
ＦＥＴのソースに供給される接地線と、Ｐ型ウェル領域
に接地電位を与える接地線として利用する。
動ＭＯＳＦＥＴ及び転送ゲートＭＯＳＦＥＴは、Ｐ型の
ウェル領域に形成される。このＰ型のウェル領域には、
回路の接地電位のようなバイアス電圧を与える必要があ
る。そこで、上記のシールド線は、寄生容量を減らす作
用を持たせるとともに、シールド線の下方向の絶縁膜等
を適宜に除去して基板に接続する埋込配線等を設けて基
板電位の供給に用いるものである。この場合も、上記の
ような列方向に延長されるシールド線とともに行方向に
延長される接地線においても、メモリセルの駆動ＭＯＳ
ＦＥＴのソースに供給される接地線と、Ｐ型ウェル領域
に接地電位を与える接地線として利用する。
【００３８】この構成では、メモリセルの駆動ＭＯＳＦ
ＥＴのソースに供給される基準電位の安定化によって安
定した情報保持動作を行わせることができる。また、ウ
ェル電位が変化すると基板効果によりメモリセルを構成
する駆動ＭＯＳＦＥＴ及び転送ゲートＭＯＳＦＥＴのし
きい値電圧が変動する。この実施例のようにシールド線
及びそこから行方向に延びる接地線により比較的短い間
隔でＰ型ウェル領域に接地電位が与えられることによ
り、駆動ＭＯＳＦＥＴ及び転送ゲートＭＯＳＦＥＴのし
きい値電圧の安定化、ひいてはメモリセルの動作の安定
化を図ることができる。
ＥＴのソースに供給される基準電位の安定化によって安
定した情報保持動作を行わせることができる。また、ウ
ェル電位が変化すると基板効果によりメモリセルを構成
する駆動ＭＯＳＦＥＴ及び転送ゲートＭＯＳＦＥＴのし
きい値電圧が変動する。この実施例のようにシールド線
及びそこから行方向に延びる接地線により比較的短い間
隔でＰ型ウェル領域に接地電位が与えられることによ
り、駆動ＭＯＳＦＥＴ及び転送ゲートＭＯＳＦＥＴのし
きい値電圧の安定化、ひいてはメモリセルの動作の安定
化を図ることができる。
【００３９】図６には、この発明に係るスタティック型
ＲＡＭの一実施例の回路図が示されている。同図には、
一対の相補データ線とそれに関連する負荷回路ＬＣ、Ｙ
スイッチ回路、センスアンプ等が代表として例示的に示
されている。
ＲＡＭの一実施例の回路図が示されている。同図には、
一対の相補データ線とそれに関連する負荷回路ＬＣ、Ｙ
スイッチ回路、センスアンプ等が代表として例示的に示
されている。
【００４０】相補データ線ＤＢとＤＴは、前記のように
相補関係にある第１データ線と第２データ線に対応して
いる。負荷回路ＬＣは、そのゲートとドレインが接続さ
れて比較的大きなオン抵抗値を持つようにされた一対の
Ｎチャンネル型ＭＯＳＦＥＴと、そのゲートに制御信号
ＬＣＢが供給され、書き込み動作以外のときに比較的小
さなオン抵抗値を持ってオン状態にされる一対のＮチャ
ンネル型ＭＯＳＦＥＴから構成される。
相補関係にある第１データ線と第２データ線に対応して
いる。負荷回路ＬＣは、そのゲートとドレインが接続さ
れて比較的大きなオン抵抗値を持つようにされた一対の
Ｎチャンネル型ＭＯＳＦＥＴと、そのゲートに制御信号
ＬＣＢが供給され、書き込み動作以外のときに比較的小
さなオン抵抗値を持ってオン状態にされる一対のＮチャ
ンネル型ＭＯＳＦＥＴから構成される。
【００４１】この負荷回路ＬＣには、ライトリカバリ回
路が設けられる。すなわち、書き込み動作のときに相補
データ線ＤＢとＤＴに供給された大振幅の書き込みレベ
ルが残っていると、次の反転書き込み動作又は反転読み
出し動作を遅くしてしまう。ライトリカバリ回路は、書
き込み動作が終了したタイミングで発生される制御信号
ＷＲＥＱＢを受けてオン状態にされるＰチャンネル型Ｍ
ＯＳＦＥＴにより相補データ線ＤＢとＤＴの短絡を行う
とともに、ゲートとドレインが接続されたＮチャンネル
型ＭＯＳＦＥＴのゲート，ソース間電圧をバイアス電圧
として相補データ線ＤＢとＤＴに供給する。上記ライト
リカバリ回路のダイオード形態にされたＮチャンネル型
ＭＯＳＦＥＴは、相補データ線ＤＴとＤＢに設けられる
上記大きなオン抵抗値を持つ負荷ＭＯＳＦＥＴに比べて
大きな電流供給能力を持つようにされる。これにより、
比較的短い時間で書き込み信号が供給された相補データ
線ＤＢとＤＴを等しい電圧にしつつ、上記Ｎチャンネル
型ＭＯＳＦＥＴのゲート，ソース間電圧に対応したバイ
アス電圧に設定できる。
路が設けられる。すなわち、書き込み動作のときに相補
データ線ＤＢとＤＴに供給された大振幅の書き込みレベ
ルが残っていると、次の反転書き込み動作又は反転読み
出し動作を遅くしてしまう。ライトリカバリ回路は、書
き込み動作が終了したタイミングで発生される制御信号
ＷＲＥＱＢを受けてオン状態にされるＰチャンネル型Ｍ
ＯＳＦＥＴにより相補データ線ＤＢとＤＴの短絡を行う
とともに、ゲートとドレインが接続されたＮチャンネル
型ＭＯＳＦＥＴのゲート，ソース間電圧をバイアス電圧
として相補データ線ＤＢとＤＴに供給する。上記ライト
リカバリ回路のダイオード形態にされたＮチャンネル型
ＭＯＳＦＥＴは、相補データ線ＤＴとＤＢに設けられる
上記大きなオン抵抗値を持つ負荷ＭＯＳＦＥＴに比べて
大きな電流供給能力を持つようにされる。これにより、
比較的短い時間で書き込み信号が供給された相補データ
線ＤＢとＤＴを等しい電圧にしつつ、上記Ｎチャンネル
型ＭＯＳＦＥＴのゲート，ソース間電圧に対応したバイ
アス電圧に設定できる。
【００４２】メモリセルＭＣは、ゲートとドレインとが
交差接続されたＮチャンネル型の駆動ＭＯＳＦＥＴと、
そのドレインと電源電圧との間に設けられた高抵抗手段
と、上記駆動ＭＯＳＦＥＴの交差接続されたドレイン，
ゲートと相補データ線ＤＢ，ＤＴとの間に設けられたア
ドレス選択用のＮチャンネル型の転送ゲートＭＯＳＦＥ
Ｔから構成される。転送ゲートＭＯＳＦＥＴのゲート
は、上記相補データ線ＤＢ，ＤＴと直交するように横方
向に延長されるワード線Ｗ０，Ｗ１等に接続される。上
記高抵抗手段は、特に制限されないが、高抵抗値を持つ
ポリシリコン層により形成される。この構成に代えて、
後述するようにポリシリコン層に形成されたＰチャンネ
ル型ＭＯＳＦＥＴを用いるものであってもよい。このよ
うなＰチャンネル型ＭＯＳＦＥＴを用いた場合には、メ
モリセルＭＣの小型化とオン状態にされた駆動ＭＯＳＦ
ＥＴと、そのドレインに設けられるＰチャンネル型ＭＯ
ＳＦＥＴとの間での直流電流を理論的には無くすことが
できるものとなる。
交差接続されたＮチャンネル型の駆動ＭＯＳＦＥＴと、
そのドレインと電源電圧との間に設けられた高抵抗手段
と、上記駆動ＭＯＳＦＥＴの交差接続されたドレイン，
ゲートと相補データ線ＤＢ，ＤＴとの間に設けられたア
ドレス選択用のＮチャンネル型の転送ゲートＭＯＳＦＥ
Ｔから構成される。転送ゲートＭＯＳＦＥＴのゲート
は、上記相補データ線ＤＢ，ＤＴと直交するように横方
向に延長されるワード線Ｗ０，Ｗ１等に接続される。上
記高抵抗手段は、特に制限されないが、高抵抗値を持つ
ポリシリコン層により形成される。この構成に代えて、
後述するようにポリシリコン層に形成されたＰチャンネ
ル型ＭＯＳＦＥＴを用いるものであってもよい。このよ
うなＰチャンネル型ＭＯＳＦＥＴを用いた場合には、メ
モリセルＭＣの小型化とオン状態にされた駆動ＭＯＳＦ
ＥＴと、そのドレインに設けられるＰチャンネル型ＭＯ
ＳＦＥＴとの間での直流電流を理論的には無くすことが
できるものとなる。
【００４３】相補データ線ＤＢ，ＤＴは、Ｙスイッチ回
路を構成するＣＭＯＳスイッチを介して共通相補データ
線ＣＤＢ，ＣＤＴに接続される。ＣＭＯＳスイッチを構
成するＰチャンネル型ＭＯＳＦＥＴのゲートには、選択
時にロウレベルにされるＹ選択信号ＹＢが供給され、Ｎ
チャンネル型ＭＯＳＦＥＴのゲートには選択時にハイレ
ベルにされるＹ選択信号ＹＴが供給される。上記信号Ｙ
Ｂは、信号ＹＴを受けるインバータ回路の出力信号を用
いて形成できる。
路を構成するＣＭＯＳスイッチを介して共通相補データ
線ＣＤＢ，ＣＤＴに接続される。ＣＭＯＳスイッチを構
成するＰチャンネル型ＭＯＳＦＥＴのゲートには、選択
時にロウレベルにされるＹ選択信号ＹＢが供給され、Ｎ
チャンネル型ＭＯＳＦＥＴのゲートには選択時にハイレ
ベルにされるＹ選択信号ＹＴが供給される。上記信号Ｙ
Ｂは、信号ＹＴを受けるインバータ回路の出力信号を用
いて形成できる。
【００４４】上記共通相補データ線ＣＤＢ，ＣＤＴに
は、イコライズ回路と書き込み回路が設けられる。イコ
ライズ回路は、制御信号ＣＤＱＭにより活性化されて共
通相補データ線ＣＤＢ，ＣＤＴに所定のバイアス電圧を
供給する回路と、上記制御信号ＣＤＱＭを受けるインバ
ータ回路により形成された制御信号ＣＤＱＭＢによりオ
ン状態にされて、共通相補データ線ＣＤＢとＣＤＴを短
絡して同電位にするＰチャンネル型のスイッチＭＯＳＦ
ＥＴから構成される。書き込み回路は、図外のデータ入
力バッファから供給される書き込み信号ＤＩＮと、書き
込み制御信号（書き込みマット選択信号）ＤＩＣＭとに
より相補の書き込み信号を形成する回路と、上記選択信
号ＤＩＣＭを受けて上記書き込み信号を共通相補データ
線ＣＤＢとＣＤＴに供給するスイッチＭＯＳＦＥＴから
構成される。
は、イコライズ回路と書き込み回路が設けられる。イコ
ライズ回路は、制御信号ＣＤＱＭにより活性化されて共
通相補データ線ＣＤＢ，ＣＤＴに所定のバイアス電圧を
供給する回路と、上記制御信号ＣＤＱＭを受けるインバ
ータ回路により形成された制御信号ＣＤＱＭＢによりオ
ン状態にされて、共通相補データ線ＣＤＢとＣＤＴを短
絡して同電位にするＰチャンネル型のスイッチＭＯＳＦ
ＥＴから構成される。書き込み回路は、図外のデータ入
力バッファから供給される書き込み信号ＤＩＮと、書き
込み制御信号（書き込みマット選択信号）ＤＩＣＭとに
より相補の書き込み信号を形成する回路と、上記選択信
号ＤＩＣＭを受けて上記書き込み信号を共通相補データ
線ＣＤＢとＣＤＴに供給するスイッチＭＯＳＦＥＴから
構成される。
【００４５】共通相補データ線ＣＤＢとＣＤＴは、セン
スアンプの入力端子に接続される。センスアンプは、制
御信号ＳＡＭ１により活性化されるシングルエンドの差
動増幅回路を２個組み合わせて共通相補データ線ＣＤＢ
とＣＤＴに対応したダブルエンドの差動出力を形成し、
それを制御信号ＳＡＭ３により活性化されるＮチャンネ
ル型の差動ＭＯＳＦＥＴに供給する。この差動ＭＯＳＦ
ＥＴのドレインには、ゲートとドレインとが交差接続さ
れたＰチャンネル型ＭＯＳＦＥＴが設けられる。これに
より、制御信号ＳＡＭ３により活性化される増幅回路
は、ラッチ回路を構成して高感度の増幅動作を行う。制
御信号ＳＡＭ２は、ＣＭＯＳスイッチを制御して上記高
感度のラッチ回路の入力を短絡して誤動作防止を行う。
上記制御信号ＳＡＭ１〜ＳＡＭ３は、後述するタイミン
グ信号ＳＡにより時系列的に順次発生されて、高感度で
高速のセンスアンプ動作を行うようにされる。
スアンプの入力端子に接続される。センスアンプは、制
御信号ＳＡＭ１により活性化されるシングルエンドの差
動増幅回路を２個組み合わせて共通相補データ線ＣＤＢ
とＣＤＴに対応したダブルエンドの差動出力を形成し、
それを制御信号ＳＡＭ３により活性化されるＮチャンネ
ル型の差動ＭＯＳＦＥＴに供給する。この差動ＭＯＳＦ
ＥＴのドレインには、ゲートとドレインとが交差接続さ
れたＰチャンネル型ＭＯＳＦＥＴが設けられる。これに
より、制御信号ＳＡＭ３により活性化される増幅回路
は、ラッチ回路を構成して高感度の増幅動作を行う。制
御信号ＳＡＭ２は、ＣＭＯＳスイッチを制御して上記高
感度のラッチ回路の入力を短絡して誤動作防止を行う。
上記制御信号ＳＡＭ１〜ＳＡＭ３は、後述するタイミン
グ信号ＳＡにより時系列的に順次発生されて、高感度で
高速のセンスアンプ動作を行うようにされる。
【００４６】制御信号ＭＰＸは、出力選択回路を構成す
るＣＭＯＳスイッチの制御信号とされ、上記選択された
メモリマットのセンスアンプの増幅信号をデータバスＤ
ＢＴ，ＤＢＢを通して図外のデータ出力バッファＤＯＢ
に伝える。データバスＤＢＴとＤＢＢは、ＲＡＭチップ
内に設けられたデータバスであり、大記憶容量化に伴っ
て後述するように複数個設けられたメモリマット又はメ
モリブロックに対して共通の信号伝達経路として用いら
れる。すなわち、上記のような出力選択回路を通して選
択されたメモリマット又はメモリブロックの読み出し信
号がデータ出力バッファＤＯＢに伝えられる。
るＣＭＯＳスイッチの制御信号とされ、上記選択された
メモリマットのセンスアンプの増幅信号をデータバスＤ
ＢＴ，ＤＢＢを通して図外のデータ出力バッファＤＯＢ
に伝える。データバスＤＢＴとＤＢＢは、ＲＡＭチップ
内に設けられたデータバスであり、大記憶容量化に伴っ
て後述するように複数個設けられたメモリマット又はメ
モリブロックに対して共通の信号伝達経路として用いら
れる。すなわち、上記のような出力選択回路を通して選
択されたメモリマット又はメモリブロックの読み出し信
号がデータ出力バッファＤＯＢに伝えられる。
【００４７】図７には、図６のスタティック型ＲＡＭの
動作の一例を説明するためのタイミング図が示されてい
る。チップ選択状態においてアドレス信号が変化させら
れると、アドレス信号変化検出回路がこれを検出して信
号変化検出信号ＡＴＤを短い一定期間ロウレベルにす
る。この信号ＡＴＤのロウレベルへの立ち下がりを受け
て、センスアンプ制御信号ＳＡがロウレベルにされ、上
記アドレスに対応したワード線ＷＬがハイレベルにされ
る。
動作の一例を説明するためのタイミング図が示されてい
る。チップ選択状態においてアドレス信号が変化させら
れると、アドレス信号変化検出回路がこれを検出して信
号変化検出信号ＡＴＤを短い一定期間ロウレベルにす
る。この信号ＡＴＤのロウレベルへの立ち下がりを受け
て、センスアンプ制御信号ＳＡがロウレベルにされ、上
記アドレスに対応したワード線ＷＬがハイレベルにされ
る。
【００４８】センスアンプ制御信号ＳＡがロウレベルに
変化すると、共通相補データ線のイコライズ信号ＣＤＱ
Ｍが短い一定時間ハイレベルにされる。これにより、共
通相補データ線ＣＤＢとＣＤＴが短絡されるとともに、
センスアンプの最も感度の高い領域にバイアスされる。
上記信号ＳＡのロウレベルに応じて制御信号ＳＡＭ１が
ハイレベルにされる。これにより、センスアンプを構成
する初段増幅回路が活性化されて、メモリセルＭＣから
相補データ線ＤＢ，ＤＴ、Ｙスイッチ回路を通して共通
相補データ線ＣＤＢ，ＣＤＴに読み出された読み出し信
号の増幅動作が開始される。ただし、イコライズ信号Ｃ
ＤＱＭがハイレベルの期間は、共通相補データ線ＣＤ
Ｂ，ＣＤＴが短絡されているので実質的な読み出し動作
とその増幅動作は行われない。
変化すると、共通相補データ線のイコライズ信号ＣＤＱ
Ｍが短い一定時間ハイレベルにされる。これにより、共
通相補データ線ＣＤＢとＣＤＴが短絡されるとともに、
センスアンプの最も感度の高い領域にバイアスされる。
上記信号ＳＡのロウレベルに応じて制御信号ＳＡＭ１が
ハイレベルにされる。これにより、センスアンプを構成
する初段増幅回路が活性化されて、メモリセルＭＣから
相補データ線ＤＢ，ＤＴ、Ｙスイッチ回路を通して共通
相補データ線ＣＤＢ，ＣＤＴに読み出された読み出し信
号の増幅動作が開始される。ただし、イコライズ信号Ｃ
ＤＱＭがハイレベルの期間は、共通相補データ線ＣＤ
Ｂ，ＣＤＴが短絡されているので実質的な読み出し動作
とその増幅動作は行われない。
【００４９】共通相補データ線ＣＤＢ，ＣＤＴのイコラ
イズの終了を待って制御信号ＳＡＭ２がハイレベルにさ
れる。これにより、センスアンプの初段増幅回路が実質
的な増幅動作を開始するとともに、その出力ノードを短
絡していたＣＭＯＳスイッチがオフ状態にされて増幅信
号が出力される。この信号ＳＡＭ２のハイレベルへの変
化により、信号ＳＡＭ３Ｂがロウレベルに変化し、ラッ
チ回路の出力短絡を開放するとともに、その反転信号で
ある信号ＳＡＭ３によってラッチ回路が活性化される。
この信号ＳＡＭ３Ｂのロウレベルにより信号ＭＰＸがハ
イレベルにされて、上記センスアンプの増幅信号がデー
タ出力バッファに伝えられて読み出し動作が終了する。
イズの終了を待って制御信号ＳＡＭ２がハイレベルにさ
れる。これにより、センスアンプの初段増幅回路が実質
的な増幅動作を開始するとともに、その出力ノードを短
絡していたＣＭＯＳスイッチがオフ状態にされて増幅信
号が出力される。この信号ＳＡＭ２のハイレベルへの変
化により、信号ＳＡＭ３Ｂがロウレベルに変化し、ラッ
チ回路の出力短絡を開放するとともに、その反転信号で
ある信号ＳＡＭ３によってラッチ回路が活性化される。
この信号ＳＡＭ３Ｂのロウレベルにより信号ＭＰＸがハ
イレベルにされて、上記センスアンプの増幅信号がデー
タ出力バッファに伝えられて読み出し動作が終了する。
【００５０】このような読み出し動作では、例えば図１
のようなメモリアレイにおいて、アドレスＹ１が選択の
ときに相補データ線Ｄ７とそれに隣接するアドレスＹ２
の相補データ線Ｄ０において同じワード線に接続された
メモリセルＭＣからの読み出し信号が現れる。この実施
例では、ワード線は上記のようなセンスアンプの増幅動
作の終了をまって信号ＡＴＤに基づいてワード線ＷＬは
非選択状態にされる。このようにワード線ＷＬを非選択
にして低消費電力化を図るようにしても、センスアンプ
の出力段がラッチ回路となっているので読み出し信号が
失われることはない。
のようなメモリアレイにおいて、アドレスＹ１が選択の
ときに相補データ線Ｄ７とそれに隣接するアドレスＹ２
の相補データ線Ｄ０において同じワード線に接続された
メモリセルＭＣからの読み出し信号が現れる。この実施
例では、ワード線は上記のようなセンスアンプの増幅動
作の終了をまって信号ＡＴＤに基づいてワード線ＷＬは
非選択状態にされる。このようにワード線ＷＬを非選択
にして低消費電力化を図るようにしても、センスアンプ
の出力段がラッチ回路となっているので読み出し信号が
失われることはない。
【００５１】上記の読み出し動作に引き続いてライトイ
ネーブル信号ＷＥＢのロウレベルにより書き込み動作を
行うと、再び同じワード線ＷＬが選択状態にされ、制御
信号ＬＣＢがロウレベルにされる。この信号ＬＣＢのロ
ウレベルにより相補データ線の負荷回路ＬＣは、高い抵
抗値を持つようにされる。そして、書き込み用のマット
選択信号ＤＩＣＭのハイレベル、ＤＩＣＭＢのロウレベ
ルにより書き込み信号ＤＩＮに対応して共通相補データ
線ＣＤＢ，ＣＤＴ及び相補データ線ＤＢ，ＤＴに大きな
信号振幅の書き込み信号が伝えられる。
ネーブル信号ＷＥＢのロウレベルにより書き込み動作を
行うと、再び同じワード線ＷＬが選択状態にされ、制御
信号ＬＣＢがロウレベルにされる。この信号ＬＣＢのロ
ウレベルにより相補データ線の負荷回路ＬＣは、高い抵
抗値を持つようにされる。そして、書き込み用のマット
選択信号ＤＩＣＭのハイレベル、ＤＩＣＭＢのロウレベ
ルにより書き込み信号ＤＩＮに対応して共通相補データ
線ＣＤＢ，ＣＤＴ及び相補データ線ＤＢ，ＤＴに大きな
信号振幅の書き込み信号が伝えられる。
【００５２】このような書き込み動作では、例えば図１
のようなメモリアレイにおいて、上記読み出し動作と同
様にアドレスＹ１が選択のときに相補データ線Ｄ７の反
転データ線Ｄ７Ｂにロウレベルが伝えられ、対策前のよ
うに大きな寄生容量が存在する場合にはそれに隣接する
アドレスＹ２の相補データ線Ｄ０の非反転データ線Ｄ０
Ｔにノイズが乗って前記読み出し動作の場合、言い換え
るならば、メモリセルの記憶情報とは逆に非反転データ
線Ｄ０Ｔと反転データ線Ｄ０Ｂとが逆転してしまい、非
選択のメモリセルに対して誤書き込みが行われることな
る。これに対して、この実施例のように寄生容量を低減
ないしシールド配線によって理論的に無くすと、隣接す
るアドレスＹ２の相補データ線Ｄ０は同じワード線に接
続されたメモリセルＭＣからの読み出し信号が現れるも
のとなる。
のようなメモリアレイにおいて、上記読み出し動作と同
様にアドレスＹ１が選択のときに相補データ線Ｄ７の反
転データ線Ｄ７Ｂにロウレベルが伝えられ、対策前のよ
うに大きな寄生容量が存在する場合にはそれに隣接する
アドレスＹ２の相補データ線Ｄ０の非反転データ線Ｄ０
Ｔにノイズが乗って前記読み出し動作の場合、言い換え
るならば、メモリセルの記憶情報とは逆に非反転データ
線Ｄ０Ｔと反転データ線Ｄ０Ｂとが逆転してしまい、非
選択のメモリセルに対して誤書き込みが行われることな
る。これに対して、この実施例のように寄生容量を低減
ないしシールド配線によって理論的に無くすと、隣接す
るアドレスＹ２の相補データ線Ｄ０は同じワード線に接
続されたメモリセルＭＣからの読み出し信号が現れるも
のとなる。
【００５３】ライトイネーブル信号ＷＥＢのハイレベル
により書き込み動作が終了し、書き込み系の信号ＬＣ
Ｂ、ＤＩＣＭ、ＤＩＣＭＢ等がリセットされる。この書
き込み動作の終了タイミングにおいて、ライトリカバリ
信号ＷＲＥＱＢが発生されて書き込みが行われることに
よって大きなレベル差を持つようにされた相補データ線
が高速に所定のバイアス電圧に等しくされる。
により書き込み動作が終了し、書き込み系の信号ＬＣ
Ｂ、ＤＩＣＭ、ＤＩＣＭＢ等がリセットされる。この書
き込み動作の終了タイミングにおいて、ライトリカバリ
信号ＷＲＥＱＢが発生されて書き込みが行われることに
よって大きなレベル差を持つようにされた相補データ線
が高速に所定のバイアス電圧に等しくされる。
【００５４】図８には、この発明に係るスタティック型
ＲＡＭの一実施例のブロック図が示されている。同図の
各回路ブロックは、半導体チップ上における実際の幾何
学的な配置に合わせて描かれている。
ＲＡＭの一実施例のブロック図が示されている。同図の
各回路ブロックは、半導体チップ上における実際の幾何
学的な配置に合わせて描かれている。
【００５５】この実施例のスタティック型ＲＡＭは、約
５１２Ｋ×８ビット（約４Ｍビット）のような大容量の
ものである。半導体チップ１は、図示しないが、ＤＩ
Ｐ，ＳＯＪ等リードが対向する２辺に配列されるデュア
ルインライン方式を採用する樹脂封止型半導体集積装置
で封止される。半導体チップ１は、平面形状がスリムな
長方形状に形成される。例えば、その長辺の長さは１７
ｍｍで短辺の長さは７ｍｍのようにされる。
５１２Ｋ×８ビット（約４Ｍビット）のような大容量の
ものである。半導体チップ１は、図示しないが、ＤＩ
Ｐ，ＳＯＪ等リードが対向する２辺に配列されるデュア
ルインライン方式を採用する樹脂封止型半導体集積装置
で封止される。半導体チップ１は、平面形状がスリムな
長方形状に形成される。例えば、その長辺の長さは１７
ｍｍで短辺の長さは７ｍｍのようにされる。
【００５６】半導体チップ１の長方形状の互いに対向す
る長辺にそった周辺領域のそれぞれには、複数個の外部
端子（ボンディングパッド）ＢＰが配置される。この外
部端子ＢＰは、リード（インナーリード）に接続され
る。複数個の外部端子ＢＰのそれぞれには、例えばアド
レス信号、チップセレクト信号、アウトプットイネーブ
ク信号、ライトイネーブル信号、入出力データ信号等が
印加される。また、外部端子ＢＰには、電源電圧ＶＣ
Ｃ、回路の基準電圧ＶＳＳのそれぞれが供給される。電
源電圧ＶＣＣは、例えば５Ｖのような動作電圧であり、
基準電圧ＶＳＳは回路の接地電位０Ｖ（ＧＮＤ）であ
る。
る長辺にそった周辺領域のそれぞれには、複数個の外部
端子（ボンディングパッド）ＢＰが配置される。この外
部端子ＢＰは、リード（インナーリード）に接続され
る。複数個の外部端子ＢＰのそれぞれには、例えばアド
レス信号、チップセレクト信号、アウトプットイネーブ
ク信号、ライトイネーブル信号、入出力データ信号等が
印加される。また、外部端子ＢＰには、電源電圧ＶＣ
Ｃ、回路の基準電圧ＶＳＳのそれぞれが供給される。電
源電圧ＶＣＣは、例えば５Ｖのような動作電圧であり、
基準電圧ＶＳＳは回路の接地電位０Ｖ（ＧＮＤ）であ
る。
【００５７】半導体チップ１の中央部には、４個の大メ
モリブロックＬＭＢが配置される。これら４個の大メモ
リブロックＬＭＢのそれぞれは、４個のメモリブロック
ＭＢに分割される。この４個に分割されたメモリブロッ
クＭＢは大メモリブロックＬＭＢ内において列方向に配
置される。
モリブロックＬＭＢが配置される。これら４個の大メモ
リブロックＬＭＢのそれぞれは、４個のメモリブロック
ＭＢに分割される。この４個に分割されたメモリブロッ
クＭＢは大メモリブロックＬＭＢ内において列方向に配
置される。
【００５８】上記４個のメモリブロックＬＭＢのそれぞ
れの上側には負荷回路ＬＯＡＤが配置される。４個の大
メモリブロックＬＭＢのそれぞれの下側にはＹデコーダ
回路ＹＤＥＣ、Ｙスイッチ回路Ｙ−ＳＷ、センスアンプ
ＳＡが配置される。４個の大メモリブロックＬＭＢのう
ち、半導体チップの左側に配置された２個の大メモリブ
ロックＬＭＢ間には、Ｘデコーダ回路ＸＤＥＣが配置さ
れる。同様に、右側に配置された２個の大メモリブロッ
クＬＭＢ間にはＸデコーダ回路ＸＤＥＣが配置される。
上記４個の大メモリブロックＬＭＢのうち、半導体チッ
プ１の最も右側に配置された大メモリブロックＬＭＢの
右側には冗長回路ＳＭＢが配置される。
れの上側には負荷回路ＬＯＡＤが配置される。４個の大
メモリブロックＬＭＢのそれぞれの下側にはＹデコーダ
回路ＹＤＥＣ、Ｙスイッチ回路Ｙ−ＳＷ、センスアンプ
ＳＡが配置される。４個の大メモリブロックＬＭＢのう
ち、半導体チップの左側に配置された２個の大メモリブ
ロックＬＭＢ間には、Ｘデコーダ回路ＸＤＥＣが配置さ
れる。同様に、右側に配置された２個の大メモリブロッ
クＬＭＢ間にはＸデコーダ回路ＸＤＥＣが配置される。
上記４個の大メモリブロックＬＭＢのうち、半導体チッ
プ１の最も右側に配置された大メモリブロックＬＭＢの
右側には冗長回路ＳＭＢが配置される。
【００５９】図９には、１つのメモリブロックＭＢの一
実施例のブロック図が示されている。同図においても、
各回路ブロックは半導体チップの幾何学的な配置に合わ
せて描かれている。
実施例のブロック図が示されている。同図においても、
各回路ブロックは半導体チップの幾何学的な配置に合わ
せて描かれている。
【００６０】上記大メモリブロックＬＭＢが４個に分割
されてなるメモリブロックＭＢのそれぞれは、４個のメ
モリアレイＭＡＹにより構成される。この４個のメモリ
アレイＭＡＹは、メモリブロックＭＢにおいて列方向に
配列される。つまり、スタティック型ＲＡＭは、４個の
大メモリブロックＬＭＢをそれぞれ４個のメモリブロッ
クＭＢに分割し、この４個のメモリブロックＭＢをそれ
ぞれ４個のメモリアレイＭＡＹで構成する。これによ
り、半導体チップ１には、全体で６４個のメモリアレイ
ＭＡＹが列方向に並んで配置される。
されてなるメモリブロックＭＢのそれぞれは、４個のメ
モリアレイＭＡＹにより構成される。この４個のメモリ
アレイＭＡＹは、メモリブロックＭＢにおいて列方向に
配列される。つまり、スタティック型ＲＡＭは、４個の
大メモリブロックＬＭＢをそれぞれ４個のメモリブロッ
クＭＢに分割し、この４個のメモリブロックＭＢをそれ
ぞれ４個のメモリアレイＭＡＹで構成する。これによ
り、半導体チップ１には、全体で６４個のメモリアレイ
ＭＡＹが列方向に並んで配置される。
【００６１】図１１には、１つのメモリアレイＭＡＹの
一実施例のブロック図が示されている。同図において
も、各回路ブロックは半導体チップの幾何学的な配置に
合わせて描かれている。
一実施例のブロック図が示されている。同図において
も、各回路ブロックは半導体チップの幾何学的な配置に
合わせて描かれている。
【００６２】１つのメモリアレイＭＡＹは、更に４個の
小メモリアレイＳＭＡＹに分割される。この４個に分割
された小メモリアレイＳＭＡＹは、それぞれ列方向に並
んで配置される。小メモリアレイＳＭＡＹは、列方向
（ワード線の延長方向）に配列された１６個のメモリセ
ルＭＣにより構成される。つまり、１個のメモリアレイ
ＭＡＹは、列方向に１６個のメモリセルを配列してなる
４個の小メモリアレイＳＭＡＹにより構成されるので、
合計で６４個のメモリセルＭＣが配列される。メモリア
レイＭＡＹは、相補データ線に１０２８個のメモリセル
が配列される。このうち、１０２４個のメモリセルＭＣ
が正規のメモリセルであり、残り４個のメモリセルは冗
長用として設けられる。
小メモリアレイＳＭＡＹに分割される。この４個に分割
された小メモリアレイＳＭＡＹは、それぞれ列方向に並
んで配置される。小メモリアレイＳＭＡＹは、列方向
（ワード線の延長方向）に配列された１６個のメモリセ
ルＭＣにより構成される。つまり、１個のメモリアレイ
ＭＡＹは、列方向に１６個のメモリセルを配列してなる
４個の小メモリアレイＳＭＡＹにより構成されるので、
合計で６４個のメモリセルＭＣが配列される。メモリア
レイＭＡＹは、相補データ線に１０２８個のメモリセル
が配列される。このうち、１０２４個のメモリセルＭＣ
が正規のメモリセルであり、残り４個のメモリセルは冗
長用として設けられる。
【００６３】図９において、メモリブロックＭＢ内の左
側の２個のメモリアレイＭＡＹと右側の２個のメモリア
レイＭＡＹとの間には、ワードデコーダ回路ＷＤＥＣが
配置される。図８に示す半導体チップ１の左側に配置さ
れた２個の大メモリブロックＬＭＢの合計８個のメモリ
ブロックＭＢのワードデコーダ回路ＷＤＥＣは、この２
個の大メモリブロックＬＭＢ間に配置されたＸデコーダ
回路ＸＤＥＣで選択される。同様に、右側配置された２
個の大メモリブロックＬＭＢの合計８個のメモリブロッ
クＭＢのワードデコーダ回路ＷＤＥＣは、この２個の大
メモリブロックＬＭＢ間に配置されたＸデコーダ回路Ｘ
ＤＥＣで選択される。つまり、１個のＸデコーダ回路Ｘ
ＤＥＣは、８個のメモリブロックＭＢの合計８個のワー
ドデコーダ回路ＷＤＥＣのうちの１つを選択する。
側の２個のメモリアレイＭＡＹと右側の２個のメモリア
レイＭＡＹとの間には、ワードデコーダ回路ＷＤＥＣが
配置される。図８に示す半導体チップ１の左側に配置さ
れた２個の大メモリブロックＬＭＢの合計８個のメモリ
ブロックＭＢのワードデコーダ回路ＷＤＥＣは、この２
個の大メモリブロックＬＭＢ間に配置されたＸデコーダ
回路ＸＤＥＣで選択される。同様に、右側配置された２
個の大メモリブロックＬＭＢの合計８個のメモリブロッ
クＭＢのワードデコーダ回路ＷＤＥＣは、この２個の大
メモリブロックＬＭＢ間に配置されたＸデコーダ回路Ｘ
ＤＥＣで選択される。つまり、１個のＸデコーダ回路Ｘ
ＤＥＣは、８個のメモリブロックＭＢの合計８個のワー
ドデコーダ回路ＷＤＥＣのうちの１つを選択する。
【００６４】図１１に示すように、ワードデコーダ回路
ＷＤＥＣは、メインワード線ＭＷＬを介してＸデコーダ
回路ＸＤＥＣで選択される。ワードデコーダ回路ＷＤＥ
Ｃは、それ毎に配置されたアドレス信号線ＡＬで選択さ
れる。メインワード線ＭＷＬは、メモリアレイＭＡＹ上
を列方向に延在し、４個（４ビット）のメモリセルＭＣ
毎に行方向に複数本配置される。つまり、メインワード
線ＭＷＬは、１個のメモリブロックＭＢにおいて、ワー
ドデコーダＷＤＥＣの右側に配置された２個のメモリア
レイＭＡＹの５１２個のメモリセルＭＣと、左側に配置
された２個のメモリアレイＭＡＹの５１２個のメモリセ
ルＭＣとの合計１０２４個のメモリセルを選択する。
ＷＤＥＣは、メインワード線ＭＷＬを介してＸデコーダ
回路ＸＤＥＣで選択される。ワードデコーダ回路ＷＤＥ
Ｃは、それ毎に配置されたアドレス信号線ＡＬで選択さ
れる。メインワード線ＭＷＬは、メモリアレイＭＡＹ上
を列方向に延在し、４個（４ビット）のメモリセルＭＣ
毎に行方向に複数本配置される。つまり、メインワード
線ＭＷＬは、１個のメモリブロックＭＢにおいて、ワー
ドデコーダＷＤＥＣの右側に配置された２個のメモリア
レイＭＡＹの５１２個のメモリセルＭＣと、左側に配置
された２個のメモリアレイＭＡＹの５１２個のメモリセ
ルＭＣとの合計１０２４個のメモリセルを選択する。
【００６５】アドレス信号線ＡＬは、行方向に延在して
列方向に複数本配置される。アドレス信号線ＡＬは、メ
モリブロックＭＢにおいて、ワードデコーダ回路ＷＤＥ
Ｃの右側に配置された２個のメモリアレイＭＡＹのメモ
リセルＭＣを選択するのに８本と、左側に配置された２
個のメモリアレイＭＡＹのメモリセルＭＣを選択するの
に８本との合計１６本配置される。
列方向に複数本配置される。アドレス信号線ＡＬは、メ
モリブロックＭＢにおいて、ワードデコーダ回路ＷＤＥ
Ｃの右側に配置された２個のメモリアレイＭＡＹのメモ
リセルＭＣを選択するのに８本と、左側に配置された２
個のメモリアレイＭＡＹのメモリセルＭＣを選択するの
に８本との合計１６本配置される。
【００６６】図９及び図１１に示すように、メモリブロ
ックＭＢにおいて、ワードデコーダ回路ＷＤＥＣは、４
個のメモリアレイＭＡＹのうちの１つのメモリアレイＭ
ＡＹを延在する第１ワード線ＷＬ１及び第２ワード線Ｗ
Ｌ２を選択する。第１ワード線ＷＬ１及び第２ワード線
ＷＬ２は、メモリアレイＭＡＹ毎（４個の小メモリアレ
イＳＭＡＹ毎）に配置される。第１ワード線ＷＬ１、第
２ワード線ＷＬ２のそれぞれは、互いに離隔し、かつ実
質的に平行に列方向に延長される。この第１ワード線Ｗ
Ｌ１及び第２ワード線ＷＬ２は、行方向に配列された１
のメモリセルＭＣ毎に配置される。つまり、１個のメモ
リセルには、同一選択信号が印加される２本の第１ワー
ド線ＷＬ１及び第２ワード線ＷＬ２が延在する。
ックＭＢにおいて、ワードデコーダ回路ＷＤＥＣは、４
個のメモリアレイＭＡＹのうちの１つのメモリアレイＭ
ＡＹを延在する第１ワード線ＷＬ１及び第２ワード線Ｗ
Ｌ２を選択する。第１ワード線ＷＬ１及び第２ワード線
ＷＬ２は、メモリアレイＭＡＹ毎（４個の小メモリアレ
イＳＭＡＹ毎）に配置される。第１ワード線ＷＬ１、第
２ワード線ＷＬ２のそれぞれは、互いに離隔し、かつ実
質的に平行に列方向に延長される。この第１ワード線Ｗ
Ｌ１及び第２ワード線ＷＬ２は、行方向に配列された１
のメモリセルＭＣ毎に配置される。つまり、１個のメモ
リセルには、同一選択信号が印加される２本の第１ワー
ド線ＷＬ１及び第２ワード線ＷＬ２が延在する。
【００６７】前記ワードデコーダ回路ＷＤＥＣの右側に
配置された２個のメモリアレイＭＡＹのうち、ワードデ
コーダ回路ＷＤＥＣに隣接するメモリアレイＭＡＹを延
在する第１ワード線ＷＬ１及び第２ワード線ＷＬ２は、
短い長さの第２サブワード線ＳＷＬ２を介してワードデ
コーダ回路ＷＤＥＣにより選択される。ワードデコーダ
回路ＷＤＥＣから離れたメモリアレイＭＡＹを延在する
第１ワード線ＷＬ１と第２ワード線ＷＬ２は、長い長さ
の第１サブワード線ＳＷＬ１を介してワードデコーダ回
路ＷＤＥＣで選択される。
配置された２個のメモリアレイＭＡＹのうち、ワードデ
コーダ回路ＷＤＥＣに隣接するメモリアレイＭＡＹを延
在する第１ワード線ＷＬ１及び第２ワード線ＷＬ２は、
短い長さの第２サブワード線ＳＷＬ２を介してワードデ
コーダ回路ＷＤＥＣにより選択される。ワードデコーダ
回路ＷＤＥＣから離れたメモリアレイＭＡＹを延在する
第１ワード線ＷＬ１と第２ワード線ＷＬ２は、長い長さ
の第１サブワード線ＳＷＬ１を介してワードデコーダ回
路ＷＤＥＣで選択される。
【００６８】第１サブワード線ＳＷＬ１と第２サブワー
ド線ＳＷＬ２のそれぞれは、互いに離間し、かつ平行に
列方向に延長される。第１サブワード線ＳＷＬ１及び第
２サブワード線ＳＷＬ２は、前記第１ワード線ＷＬ１及
び第２ワード線ＷＬ２と同様に、行方向に配列された１
個のメモリセルＭＣ毎に配置される。前記第１サブワー
ド線ＳＷＬ１は、１個のメモリアレイＭＡＹ上を延在
し、その他のメモリアレイＭＡＹに配置された第１ワー
ド線ＷＬ１及び第２ワード線ＷＬ２とワードデコーダ回
路ＷＤＥＣとを接続する。
ド線ＳＷＬ２のそれぞれは、互いに離間し、かつ平行に
列方向に延長される。第１サブワード線ＳＷＬ１及び第
２サブワード線ＳＷＬ２は、前記第１ワード線ＷＬ１及
び第２ワード線ＷＬ２と同様に、行方向に配列された１
個のメモリセルＭＣ毎に配置される。前記第１サブワー
ド線ＳＷＬ１は、１個のメモリアレイＭＡＹ上を延在
し、その他のメモリアレイＭＡＹに配置された第１ワー
ド線ＷＬ１及び第２ワード線ＷＬ２とワードデコーダ回
路ＷＤＥＣとを接続する。
【００６９】ワードデコーダ回路ＷＤＥＣの左側に配置
された２個のメモリアレイＭＡＹのそれぞれには、右側
のメモリアレイＭＡＹと同様に第１ワード線ＷＬ１及び
第２ワード線ＷＬ２が配置される。この第１ワード線Ｗ
Ｌ１及び第２ワード線ＷＬ２は、第１サブワード線ＳＷ
Ｌ１又は第２サブワード線ＳＷＬ２を介してワードデコ
ーダ回路ＷＤＥＣに接続される。なお、上記第２サブワ
ード線ＳＷＬ２は、その長さが短いから、それを廃止し
て第１ワード線ＷＬ１及び第２ワード線ＷＬ２を直接ワ
ードデコーダＷＤＥＣに接続してもよい。
された２個のメモリアレイＭＡＹのそれぞれには、右側
のメモリアレイＭＡＹと同様に第１ワード線ＷＬ１及び
第２ワード線ＷＬ２が配置される。この第１ワード線Ｗ
Ｌ１及び第２ワード線ＷＬ２は、第１サブワード線ＳＷ
Ｌ１又は第２サブワード線ＳＷＬ２を介してワードデコ
ーダ回路ＷＤＥＣに接続される。なお、上記第２サブワ
ード線ＳＷＬ２は、その長さが短いから、それを廃止し
て第１ワード線ＷＬ１及び第２ワード線ＷＬ２を直接ワ
ードデコーダＷＤＥＣに接続してもよい。
【００７０】図９に示すように、メモリブロックＭＢに
おいて、４個のメモリアレイＭＡＹのそれぞれの上側に
は、それぞれに対応して分割されてなる負荷ＬＯＡＤが
配置される。この負荷ＬＯＡＤは、前記図１ないし図６
の負荷回路ＬＣに対応している。４個のメモリアレイＭ
ＡＹのそれぞれの下側には、それぞれ毎に分割されてな
るＹデコーダ回路ＹＤＥＣ、Ｙスイッチ回路Ｙ−ＳＷが
配置される。４個のメモリアレイＭＡＹのそれぞれの下
側には、それぞれ毎に分割されて配置されるセンスアン
プＳＡが設けられる。センスアンプＳＡは、特に制限さ
れないが、１個のメモリアレイＭＡＹに対して４個配置
され、４ビットの情報をパラレルに読み出すことができ
る。
おいて、４個のメモリアレイＭＡＹのそれぞれの上側に
は、それぞれに対応して分割されてなる負荷ＬＯＡＤが
配置される。この負荷ＬＯＡＤは、前記図１ないし図６
の負荷回路ＬＣに対応している。４個のメモリアレイＭ
ＡＹのそれぞれの下側には、それぞれ毎に分割されてな
るＹデコーダ回路ＹＤＥＣ、Ｙスイッチ回路Ｙ−ＳＷが
配置される。４個のメモリアレイＭＡＹのそれぞれの下
側には、それぞれ毎に分割されて配置されるセンスアン
プＳＡが設けられる。センスアンプＳＡは、特に制限さ
れないが、１個のメモリアレイＭＡＹに対して４個配置
され、４ビットの情報をパラレルに読み出すことができ
る。
【００７１】ワードデコーダ回路ＷＤＥＣの下側には、
コントロール回路ＣＣが配置される。メモリブロックＭ
Ｂにおいて、ワードデコーダ回路ＷＤＥＣの左側、右側
のそれぞれに配置されたメモリアレイＭＡＹは、図示し
ないが、メモリアレイＭＡＹ間を接続するつなぎセルが
配置される。
コントロール回路ＣＣが配置される。メモリブロックＭ
Ｂにおいて、ワードデコーダ回路ＷＤＥＣの左側、右側
のそれぞれに配置されたメモリアレイＭＡＹは、図示し
ないが、メモリアレイＭＡＹ間を接続するつなぎセルが
配置される。
【００７２】図９及び図１１のメモリブロックＭＢにお
いて、メモリアレイＭＡＹには、相補データ線ＤＬが配
置される。相補データ線ＤＬは、前記メインワード線Ｍ
ＷＬ、サブワード線ＳＷＬ、ワード線ＷＬのそれぞれの
延長方向とは交差（実質的に直交する）する行方向に配
置される。相補データ線ＤＬは、互いに離間し、かつ平
行に行方向に延長される第１データ線ＤＬ１及び第２デ
ータ線ＤＬ２の２本により構成される。この相補データ
線ＤＬは、図１１に示すように、列方向に配列されたメ
モリセルＭＣ毎に設けられる。相補データ線ＤＬの上側
の一端は、負荷回路ＬＯＡＤに接続され、下端はＹスイ
ッチ回路Ｙ−ＳＷを介してセンスアンプＳＡに接続され
る。
いて、メモリアレイＭＡＹには、相補データ線ＤＬが配
置される。相補データ線ＤＬは、前記メインワード線Ｍ
ＷＬ、サブワード線ＳＷＬ、ワード線ＷＬのそれぞれの
延長方向とは交差（実質的に直交する）する行方向に配
置される。相補データ線ＤＬは、互いに離間し、かつ平
行に行方向に延長される第１データ線ＤＬ１及び第２デ
ータ線ＤＬ２の２本により構成される。この相補データ
線ＤＬは、図１１に示すように、列方向に配列されたメ
モリセルＭＣ毎に設けられる。相補データ線ＤＬの上側
の一端は、負荷回路ＬＯＡＤに接続され、下端はＹスイ
ッチ回路Ｙ−ＳＷを介してセンスアンプＳＡに接続され
る。
【００７３】図１における大メモリブロックＬＭＢの右
側に配置された冗長回路ＳＭＢは、図１０の要部拡大ブ
ロック図に示されているように、冗長用メモリアレイＭ
ＡＹＳが配置される。この冗長用メモリアレイＭＡＹＳ
には、前述のメモリアレイＭＡＹに配置されたメモリセ
ルＭＣと同一構造にされたメモリセルＭＣが複数個配置
される。これに限定されないが、冗長用メモリアレイＭ
ＡＹＳは、列方向に３２個（３２ビット）のメモリセル
ＭＣが配置され、行方向には１０２８個のメモリセルＭ
Ｃが配置される。
側に配置された冗長回路ＳＭＢは、図１０の要部拡大ブ
ロック図に示されているように、冗長用メモリアレイＭ
ＡＹＳが配置される。この冗長用メモリアレイＭＡＹＳ
には、前述のメモリアレイＭＡＹに配置されたメモリセ
ルＭＣと同一構造にされたメモリセルＭＣが複数個配置
される。これに限定されないが、冗長用メモリアレイＭ
ＡＹＳは、列方向に３２個（３２ビット）のメモリセル
ＭＣが配置され、行方向には１０２８個のメモリセルＭ
Ｃが配置される。
【００７４】冗長用メモリアレイＭＡＹＳの上側には、
冗長用の負荷ＬＯＡＤが配置される。冗長用メモリアレ
イＭＡＹＳの左側には、冗長用ワードデコーダ回路ＷＤ
ＥＣＳが配置される。冗長用メモリアレイＭＡＹＳの下
側には、冗長用Ｙスイッチ回路Ｙ−ＳＷが配置される。
冗長用の負荷ＬＯＡＤが配置される。冗長用メモリアレ
イＭＡＹＳの左側には、冗長用ワードデコーダ回路ＷＤ
ＥＣＳが配置される。冗長用メモリアレイＭＡＹＳの下
側には、冗長用Ｙスイッチ回路Ｙ−ＳＷが配置される。
【００７５】上記のように、図８ないし図１１に示され
たスタティック型ＲＡＭでは、Ｘデコーダ回路ＸＤＥＣ
でメインワード線ＭＷＬを介して大メモリブロックＬＭ
Ｂに配置されたワードデコーダ回路ＷＤＥＣのうちの１
つを選択し、この選択されたワードデコーダ回路ＷＤＥ
ＣでメモリアレイＭＡＹの第１ワード線ＷＬ１と第２ワ
ード線ＷＬ２を選択する。つまり、この実施例のスタテ
ィック型ＲＡＭでは、第１ワード線ＷＬ１及び第２ワー
ド線ＷＬ２をその延長方向に複数個分割し、この複数個
に分割されたうちの１組の第１ワード線ＷＬ１と第２ワ
ード線ＷＬ２をワードデコーダ回路ＷＤＥＣ及びＸデコ
ーダ回路ＸＤＥＣで選択するという、デバイデッドワー
ドチイン方式にされる。
たスタティック型ＲＡＭでは、Ｘデコーダ回路ＸＤＥＣ
でメインワード線ＭＷＬを介して大メモリブロックＬＭ
Ｂに配置されたワードデコーダ回路ＷＤＥＣのうちの１
つを選択し、この選択されたワードデコーダ回路ＷＤＥ
ＣでメモリアレイＭＡＹの第１ワード線ＷＬ１と第２ワ
ード線ＷＬ２を選択する。つまり、この実施例のスタテ
ィック型ＲＡＭでは、第１ワード線ＷＬ１及び第２ワー
ド線ＷＬ２をその延長方向に複数個分割し、この複数個
に分割されたうちの１組の第１ワード線ＷＬ１と第２ワ
ード線ＷＬ２をワードデコーダ回路ＷＤＥＣ及びＸデコ
ーダ回路ＸＤＥＣで選択するという、デバイデッドワー
ドチイン方式にされる。
【００７６】前記ワードデコーダ回路ＷＤＥＣの一端側
に配置された２個のうちの一方のメモリアレイＭＡＹを
延在する第１ワード線ＷＬ１と第２ワード線ＷＬ２を第
２サブワード線ＳＷＬ２を介してワードデコーダ回路Ｗ
ＤＥＣに接続し、他方のメモリアレイＭＡＹを延在する
第１ワード線ＷＬ１と第２ワード線ＷＬ２を第１サブワ
ード線ＳＷＬ１を介してワードデコーダ回路ＷＤＥＣに
接続する。つまり、この実施例のスタティック型ＲＡＭ
は、メモリアレイＭＡＹにそれ毎に分割されたワード線
ＷＬ及び分割された複数のワード線ＷＬ間を接続するサ
ブワード線ＳＷＬを配置するという、ダブルワードライ
ン方式にされる。
に配置された２個のうちの一方のメモリアレイＭＡＹを
延在する第１ワード線ＷＬ１と第２ワード線ＷＬ２を第
２サブワード線ＳＷＬ２を介してワードデコーダ回路Ｗ
ＤＥＣに接続し、他方のメモリアレイＭＡＹを延在する
第１ワード線ＷＬ１と第２ワード線ＷＬ２を第１サブワ
ード線ＳＷＬ１を介してワードデコーダ回路ＷＤＥＣに
接続する。つまり、この実施例のスタティック型ＲＡＭ
は、メモリアレイＭＡＹにそれ毎に分割されたワード線
ＷＬ及び分割された複数のワード線ＷＬ間を接続するサ
ブワード線ＳＷＬを配置するという、ダブルワードライ
ン方式にされる。
【００７７】このように、メモリアレイＭＡＹに配列さ
れたメモリセルＭＣがワード線ＷＬを介在させてＸデコ
ーダ回路ＸＤＥＣで選択されるスタティック型ＲＡＭに
おいて、Ｘデコーダ回路ＸＤＥＣと、このＸデコーダ回
路ＸＤＥＣにメインワード線ＭＷＬを介在させて接続さ
れ、かつ選択される、メインワード線ＭＷＬの延在方向
に配置されたワードデコーダ回路ＷＤＥＣと、このワー
ドデコーダ回路ＷＤＥＣに第１のワード線ＷＬ（第１、
第２ワード線ＷＬ１，ＷＬ２）を介在させて、又は第２
サブワード線ＳＷＬ２と第１のワード線ＷＬのそれぞれ
を順次介在させて接続され、かつ選択されるメモリセル
ＭＣが配列された第１メモリアレイＭＡＹ、前記ワード
デコーダ回路ＷＤＥＣに第１メモリアレイＭＡＹ上を第
１のワード線ＷＬ又は第２サブワード線ＳＷＬ２と同一
延長方向に延在する第１サブワード線ＳＷＬ１、第２の
ワード線ＷＬ（第１、第２ワード線ＷＬ１，ＷＬ２）の
それぞれを順次介在させて接続され、かつ選択されるメ
モリセルＭＣが配列された第２メモリアレイＭＡＹを備
える。
れたメモリセルＭＣがワード線ＷＬを介在させてＸデコ
ーダ回路ＸＤＥＣで選択されるスタティック型ＲＡＭに
おいて、Ｘデコーダ回路ＸＤＥＣと、このＸデコーダ回
路ＸＤＥＣにメインワード線ＭＷＬを介在させて接続さ
れ、かつ選択される、メインワード線ＭＷＬの延在方向
に配置されたワードデコーダ回路ＷＤＥＣと、このワー
ドデコーダ回路ＷＤＥＣに第１のワード線ＷＬ（第１、
第２ワード線ＷＬ１，ＷＬ２）を介在させて、又は第２
サブワード線ＳＷＬ２と第１のワード線ＷＬのそれぞれ
を順次介在させて接続され、かつ選択されるメモリセル
ＭＣが配列された第１メモリアレイＭＡＹ、前記ワード
デコーダ回路ＷＤＥＣに第１メモリアレイＭＡＹ上を第
１のワード線ＷＬ又は第２サブワード線ＳＷＬ２と同一
延長方向に延在する第１サブワード線ＳＷＬ１、第２の
ワード線ＷＬ（第１、第２ワード線ＷＬ１，ＷＬ２）の
それぞれを順次介在させて接続され、かつ選択されるメ
モリセルＭＣが配列された第２メモリアレイＭＡＹを備
える。
【００７８】この構成により、Ｘデコーダ回路ＸＤＥＣ
により選択された、ワードデコーダ回路ＷＤＥＣに接続
される第１メモリアレイＭＡＹの第１のワード線ＷＬ又
は第２メモリアレイＭＡＹの第２のワード線ＷＬのみを
選択する（ロウレベルからハイレベルに立ち上げる）デ
バイデッドワードライン方式を採用することにより、ワ
ード線選択動作に必要な充電電流が低減できるから低消
費電力化が図られる。
により選択された、ワードデコーダ回路ＷＤＥＣに接続
される第１メモリアレイＭＡＹの第１のワード線ＷＬ又
は第２メモリアレイＭＡＹの第２のワード線ＷＬのみを
選択する（ロウレベルからハイレベルに立ち上げる）デ
バイデッドワードライン方式を採用することにより、ワ
ード線選択動作に必要な充電電流が低減できるから低消
費電力化が図られる。
【００７９】ワードデコーダ回路ＷＤＥＣで選択される
第１メモリアレイＭＡＹの第１のワード線ＷＬ、第２メ
モリアレイＭＡＹの第２のワード線ＷＬのそれぞれをメ
モリアレイＭＡＹ毎に分割し、第１のワード線ＷＬと第
２のワード線ＷＬのそれぞれの長さを短くし、かつそれ
ぞれをサブワード線ＳＷＬを介在させてワードデコーダ
回路ＷＤＥＣに接続するダブルワードライン方式を採用
することにより、サブワード線ＳＷＬに相当する分、ワ
ードデコーダ回路ＷＤＥＣとワード線ＷＬとの抵抗値を
低減し、ワード線ＷＬの充放電速度を速め、スタティッ
ク型ＲＡＭの動作の高速化が図られる。
第１メモリアレイＭＡＹの第１のワード線ＷＬ、第２メ
モリアレイＭＡＹの第２のワード線ＷＬのそれぞれをメ
モリアレイＭＡＹ毎に分割し、第１のワード線ＷＬと第
２のワード線ＷＬのそれぞれの長さを短くし、かつそれ
ぞれをサブワード線ＳＷＬを介在させてワードデコーダ
回路ＷＤＥＣに接続するダブルワードライン方式を採用
することにより、サブワード線ＳＷＬに相当する分、ワ
ードデコーダ回路ＷＤＥＣとワード線ＷＬとの抵抗値を
低減し、ワード線ＷＬの充放電速度を速め、スタティッ
ク型ＲＡＭの動作の高速化が図られる。
【００８０】図１２には、メモリセルＭＣ部の一実施例
の断面構造図が示されている。単結晶シリコンからなる
ｎ- 型半導体基板１の一部の領域の主面部には、ｐ-型
ウェル領域２が形成される。半導体基板１の他の領域の
主面部には、図示しないが、ｎ- 型ウェル領域３も形成
される。上記ｐ- 型ウェル領域２は、Ｎチャンネル型Ｍ
ＯＳＦＥＴの形成領域、つまりメモリアレイＭＡＹの形
成領域及び周辺回路の一部の領域に構成される。ｎ- 型
ウェル領域３は、Ｐチャンネル型ＭＯＳＦＥＴの形成領
域、つまり周辺回路等の他の領域において構成される。
の断面構造図が示されている。単結晶シリコンからなる
ｎ- 型半導体基板１の一部の領域の主面部には、ｐ-型
ウェル領域２が形成される。半導体基板１の他の領域の
主面部には、図示しないが、ｎ- 型ウェル領域３も形成
される。上記ｐ- 型ウェル領域２は、Ｎチャンネル型Ｍ
ＯＳＦＥＴの形成領域、つまりメモリアレイＭＡＹの形
成領域及び周辺回路の一部の領域に構成される。ｎ- 型
ウェル領域３は、Ｐチャンネル型ＭＯＳＦＥＴの形成領
域、つまり周辺回路等の他の領域において構成される。
【００８１】ｐ- 型ウェル領域２の非活性領域の主面上
には、素子分離領域（フィールド酸化膜）４が形成され
る。ｐ- 型ウェル領域２の非活性領域の主面上部、つま
り素子分離領域絶縁膜４の下には、ｐ型チャンネルスト
ッパー領域５が形成される。同様に、図示しないが、ｎ
- 型ウェル領域３の非活性領域の主面上には、素子分離
領域（フィールド酸化膜）４が形成される。ただし、ｎ
- 型ウェル領域３の非活性領域の主面部は、ｐ- 型ウェ
ル領域２に比べて反転領域が発生しにくく、素子分離が
確実に行えるので製造プロセスを簡単化するために基本
的にはチャンネルストッパー領域を設けない。
には、素子分離領域（フィールド酸化膜）４が形成され
る。ｐ- 型ウェル領域２の非活性領域の主面上部、つま
り素子分離領域絶縁膜４の下には、ｐ型チャンネルスト
ッパー領域５が形成される。同様に、図示しないが、ｎ
- 型ウェル領域３の非活性領域の主面上には、素子分離
領域（フィールド酸化膜）４が形成される。ただし、ｎ
- 型ウェル領域３の非活性領域の主面部は、ｐ- 型ウェ
ル領域２に比べて反転領域が発生しにくく、素子分離が
確実に行えるので製造プロセスを簡単化するために基本
的にはチャンネルストッパー領域を設けない。
【００８２】１のメモリセルＭＣは、ｐ- 型ウェル領域
２の活性化領域の主面に構成される。メモリセルＭＣの
うち、２個の駆動ＭＯＳＦＥＴＱｄ１とＱｄ２のそれぞ
れは、素子分離絶縁膜４で周囲を規定された領域内にお
いて、ｐ- 型ウェル領域の主面に形成される。駆動用Ｍ
ＯＳＦＥＴＱｄ１とＱｄ２のそれぞれは、主にｐ- 型ウ
ェル領域２、ゲート絶縁膜６、ゲート電極７、ソース領
域及びドレイン領域で構成される。
２の活性化領域の主面に構成される。メモリセルＭＣの
うち、２個の駆動ＭＯＳＦＥＴＱｄ１とＱｄ２のそれぞ
れは、素子分離絶縁膜４で周囲を規定された領域内にお
いて、ｐ- 型ウェル領域の主面に形成される。駆動用Ｍ
ＯＳＦＥＴＱｄ１とＱｄ２のそれぞれは、主にｐ- 型ウ
ェル領域２、ゲート絶縁膜６、ゲート電極７、ソース領
域及びドレイン領域で構成される。
【００８３】駆動ＭＯＳＦＥＴＱｄ１とＱｄ２は、ゲー
ト長（Ｌｇ）方向と列方向（ワード線ＷＬの延在方向）
と一致させて配置される。素子分離絶縁膜４（及びｐ型
チャンネルストッパー５）は、主にこの駆動ＭＯＳＦＥ
ＴＱｄ１とＱｄ２のそれぞれのゲート幅（Ｌｗ）方向を
規定する位置に構成される。
ト長（Ｌｇ）方向と列方向（ワード線ＷＬの延在方向）
と一致させて配置される。素子分離絶縁膜４（及びｐ型
チャンネルストッパー５）は、主にこの駆動ＭＯＳＦＥ
ＴＱｄ１とＱｄ２のそれぞれのゲート幅（Ｌｗ）方向を
規定する位置に構成される。
【００８４】ｐ- 型ウェル領域２は、駆動ＭＯＳＦＥＴ
Ｑｄ１，Ｑｄ２のチャンネル形成領域を構成する。ゲー
ト電極７は、活性領域においてｐ- 型ウェル領域２のチ
ャンネル形成領域上にゲート絶縁膜６を介して形成され
る。ゲート電極７の一端側は、少なくとも製造プロセス
におけるマクス合せ余裕寸法に相当する分、素子分離絶
縁膜４上を行方向に突出する。駆動ＭＯＳＦＥＴＱｄ１
のゲート電極７の他端側は、素子分離絶縁膜４上を介し
て駆動ＭＯＳＦＥＴＱｄ２のドレイン領域上まで行方向
に突出する。同様に、駆動ＭＯＳＦＥＴＱｄ２のゲート
電極７の他端側は、素子分離絶縁膜４上を介して駆動Ｍ
ＯＳＦＥＴＱｄ１のドレイン領域上まで行方向に突出す
る。
Ｑｄ１，Ｑｄ２のチャンネル形成領域を構成する。ゲー
ト電極７は、活性領域においてｐ- 型ウェル領域２のチ
ャンネル形成領域上にゲート絶縁膜６を介して形成され
る。ゲート電極７の一端側は、少なくとも製造プロセス
におけるマクス合せ余裕寸法に相当する分、素子分離絶
縁膜４上を行方向に突出する。駆動ＭＯＳＦＥＴＱｄ１
のゲート電極７の他端側は、素子分離絶縁膜４上を介し
て駆動ＭＯＳＦＥＴＱｄ２のドレイン領域上まで行方向
に突出する。同様に、駆動ＭＯＳＦＥＴＱｄ２のゲート
電極７の他端側は、素子分離絶縁膜４上を介して駆動Ｍ
ＯＳＦＥＴＱｄ１のドレイン領域上まで行方向に突出す
る。
【００８５】ゲート電極７は、第１層目のゲート材料形
成工程で形成され、例えば単層構造の多結晶シリコン膜
で形成される。この多結晶シリコン膜には、抵抗値を低
減させるｎ型不純物例えばＰ（又はＡｓ）が導入され
る。単層構造で構成されるゲート電極７は、その膜厚を
薄膜化できるので、上層の導電層の下地となる層間絶縁
膜の表面の平坦化を図られる。
成工程で形成され、例えば単層構造の多結晶シリコン膜
で形成される。この多結晶シリコン膜には、抵抗値を低
減させるｎ型不純物例えばＰ（又はＡｓ）が導入され
る。単層構造で構成されるゲート電極７は、その膜厚を
薄膜化できるので、上層の導電層の下地となる層間絶縁
膜の表面の平坦化を図られる。
【００８６】ソース領域及びドレイン領域は、低い不純
物濃度のｎ型半導体領域１０及びその主面部に設けられ
た高い不純物濃度のｎ+ 型半導体領域１１とで構成され
る。この不純物濃度が異なる２種類のｎ型半導体領域１
０とｎ+ 型半導体領域１１は、前記ゲート電極７のゲー
ト長方向の側部において、このゲート電極７（正確には
ゲート電極７と後述するサイドウォールスペーサ９）に
対して自己整合で形成される。駆動ＭＯＳＦＥＴＱｄ１
とＱｄ２のソース領域とドレイン領域は、所謂二重ドレ
イン（ＤＤＤ：Ｄouble Ｄiffused Ｄrain）構造で構成
される。
物濃度のｎ型半導体領域１０及びその主面部に設けられ
た高い不純物濃度のｎ+ 型半導体領域１１とで構成され
る。この不純物濃度が異なる２種類のｎ型半導体領域１
０とｎ+ 型半導体領域１１は、前記ゲート電極７のゲー
ト長方向の側部において、このゲート電極７（正確には
ゲート電極７と後述するサイドウォールスペーサ９）に
対して自己整合で形成される。駆動ＭＯＳＦＥＴＱｄ１
とＱｄ２のソース領域とドレイン領域は、所謂二重ドレ
イン（ＤＤＤ：Ｄouble Ｄiffused Ｄrain）構造で構成
される。
【００８７】ソース領域とドレイン領域は、半導体領域
１０を例えばＰにより形成し、半導体領域１１は、前記
Ｐに比べて拡散速度が遅いｎ型不純物、例えばＡｓを用
いて形成される。製造プロセスにおいて、同一マスクを
使用して同一製造工程で２種類のｎ型不純物を導入した
場合、ｎ+ 型半導体領域１１、ｎ型半導体領域１０のそ
れぞれの拡散距離は、２種類のｎ型不純物のそれぞれの
拡散速度に律則される。二重ドレイン構造を採用する駆
動ＭＯＳＦＥＴＱｄ１とＱｄ２において、ｎ+型半導体
領域１１とｎ型半導体領域１０のゲート長方向の実質的
な寸法は、ｎ型半導体領域１０の拡散距離からｎ+ 型半
導体領域１１の拡散距離を差し引いた寸法に相当する。
このｎ型半導体領域１０は、ゲート長方向の実質的な寸
法が後述するＬＤＤ（Ｌightly Ｄoped Ｄrain）構造
の低い不純物濃度のｎ型半導体領域のゲート長方向の寸
法に比べて小さく、しかもＬＤＤ構造の低い不純物濃度
のｎ型半導体領域に比べて不純物濃度が高い。
１０を例えばＰにより形成し、半導体領域１１は、前記
Ｐに比べて拡散速度が遅いｎ型不純物、例えばＡｓを用
いて形成される。製造プロセスにおいて、同一マスクを
使用して同一製造工程で２種類のｎ型不純物を導入した
場合、ｎ+ 型半導体領域１１、ｎ型半導体領域１０のそ
れぞれの拡散距離は、２種類のｎ型不純物のそれぞれの
拡散速度に律則される。二重ドレイン構造を採用する駆
動ＭＯＳＦＥＴＱｄ１とＱｄ２において、ｎ+型半導体
領域１１とｎ型半導体領域１０のゲート長方向の実質的
な寸法は、ｎ型半導体領域１０の拡散距離からｎ+ 型半
導体領域１１の拡散距離を差し引いた寸法に相当する。
このｎ型半導体領域１０は、ゲート長方向の実質的な寸
法が後述するＬＤＤ（Ｌightly Ｄoped Ｄrain）構造
の低い不純物濃度のｎ型半導体領域のゲート長方向の寸
法に比べて小さく、しかもＬＤＤ構造の低い不純物濃度
のｎ型半導体領域に比べて不純物濃度が高い。
【００８８】つまり、駆動ＭＯＳＦＥＴＱｄ１とＱｄ２
は、ソース─ドレイン間の電流経路において、ｎ型半導
体領域１０に付加される寄生抵抗がＬＤＤ構造のｎ型半
導体領域に比べて小さいので、後述するＬＤＤ構造を採
用する転送用ＭＯＳＦＥＴＱｔ１，Ｑｔ２に比べて駆動
能力（ドライバビリティ）を高くできる。
は、ソース─ドレイン間の電流経路において、ｎ型半導
体領域１０に付加される寄生抵抗がＬＤＤ構造のｎ型半
導体領域に比べて小さいので、後述するＬＤＤ構造を採
用する転送用ＭＯＳＦＥＴＱｔ１，Ｑｔ２に比べて駆動
能力（ドライバビリティ）を高くできる。
【００８９】ゲート電極７のゲート長方向の側壁には、
サイドウォールスペーサ９が構成される。サイドウォー
ルスペーサ９は、ゲート電極７に対して自己整合で形成
され、例えは酸化シリコン膜等の絶縁膜で形成される。
サイドウォールスペーサ９が構成される。サイドウォー
ルスペーサ９は、ゲート電極７に対して自己整合で形成
され、例えは酸化シリコン膜等の絶縁膜で形成される。
【００９０】ゲート電極７上部の上層の導電層（１３）
が配置された領域には、絶縁膜８Ａと８のそれぞれが順
次積層される。上側の絶縁膜８は、主に下層のゲート電
極７、上層の導電層（１３）のそれぞれを電気的に分離
し、例えば酸化シリコン膜で形成される。下側の絶縁膜
８Ａは、ゲート電極７の表面の酸化を防止する酸化マス
クとして構成され、例えば窒化シリコン膜で形成され
る。
が配置された領域には、絶縁膜８Ａと８のそれぞれが順
次積層される。上側の絶縁膜８は、主に下層のゲート電
極７、上層の導電層（１３）のそれぞれを電気的に分離
し、例えば酸化シリコン膜で形成される。下側の絶縁膜
８Ａは、ゲート電極７の表面の酸化を防止する酸化マス
クとして構成され、例えば窒化シリコン膜で形成され
る。
【００９１】図１３には、メモリセルＭＣの一実施例の
パターン図が示されている。メモリセルＭＣは、同図の
長方形の領域内に配置される。メモリセルＭＣの一方の
駆動ＭＯＳＦＥＴＱｄ１の平面形状は、メモリセルＭＣ
の中心点ＣＰに対する駆動ＭＯＳＦＥＴＱｄ２平面形状
と点対称で構成される。この中心点ＣＰは、説明のため
の便宜的なものである。
パターン図が示されている。メモリセルＭＣは、同図の
長方形の領域内に配置される。メモリセルＭＣの一方の
駆動ＭＯＳＦＥＴＱｄ１の平面形状は、メモリセルＭＣ
の中心点ＣＰに対する駆動ＭＯＳＦＥＴＱｄ２平面形状
と点対称で構成される。この中心点ＣＰは、説明のため
の便宜的なものである。
【００９２】図１４には、メモリアレイＭＡＹにおける
メモリセルの配列の一実施例のパターン図が示されてい
る。同図には、駆動ＭＯＳＦＥＴのみが代表として例示
的に示されている。メモリセルＭＣの駆動ＭＯＳＦＥＴ
Ｑｄ１とＱｄ２の平面形状は、列方向に隣接する他のメ
モリセルＭＣとの間のＹ１−Ｙ３軸又はＹ２−Ｙ４軸に
対する、上記他のメモリセルＭＣの駆動ＭＯＳＦＥＴＱ
ｄ１，Ｑｄ２のそれぞれの平面形状と線対称に構成され
る。同様に、メモリセルＭＣの駆動ＭＯＳＦＥＴＱｄ１
とＱｄ２の平面形状は、行方向に隣接する他のメモリセ
ルＭＣとの間のＸ１−Ｘ２軸又はＸ３−Ｘ４軸に対す
る、上記他のメモリセルＭＣの駆動ＭＯＳＦＥＴＱｄ
１，Ｑｄ２のそれぞれの平面形状と線対称に構成され
る。つまり、メモリセルＭＣの駆動ＭＯＳＦＥＴＱｄ１
とＱｄ２は、列方向及び行方向において線対称に形成さ
れる。
メモリセルの配列の一実施例のパターン図が示されてい
る。同図には、駆動ＭＯＳＦＥＴのみが代表として例示
的に示されている。メモリセルＭＣの駆動ＭＯＳＦＥＴ
Ｑｄ１とＱｄ２の平面形状は、列方向に隣接する他のメ
モリセルＭＣとの間のＹ１−Ｙ３軸又はＹ２−Ｙ４軸に
対する、上記他のメモリセルＭＣの駆動ＭＯＳＦＥＴＱ
ｄ１，Ｑｄ２のそれぞれの平面形状と線対称に構成され
る。同様に、メモリセルＭＣの駆動ＭＯＳＦＥＴＱｄ１
とＱｄ２の平面形状は、行方向に隣接する他のメモリセ
ルＭＣとの間のＸ１−Ｘ２軸又はＸ３−Ｘ４軸に対す
る、上記他のメモリセルＭＣの駆動ＭＯＳＦＥＴＱｄ
１，Ｑｄ２のそれぞれの平面形状と線対称に構成され
る。つまり、メモリセルＭＣの駆動ＭＯＳＦＥＴＱｄ１
とＱｄ２は、列方向及び行方向において線対称に形成さ
れる。
【００９３】列方向に配列されたメモリセルＭＣの駆動
ＭＯＳＦＥＴＱｄをうち、隣接するメモリセルＭＣの駆
動ＭＯＳＦＥＴＱｄのそれぞれの互いに向い合うソース
領域は一体的に構成される。つまり、隣接する一方のメ
モリセルの駆動ＭＯＳＦＥＴＱｄのソース領域で他方の
メモリセルＭＣの駆動ＭＯＳＦＥＴＱｄのソース領域を
構成し、駆動ＭＯＳＦＥＴＱｄのソース領域の占有面積
を小さくできる。この構成において、一方のメモリセル
ＭＣの駆動ＭＯＳＦＥＴＱｄのソース領域とそれと向い
合う他方のメモリセルＭＣの駆動ＭＯＳＦＥＴＱｄのソ
ース領域との間には、素子分離絶縁膜４が介在しないの
で、この素子分離絶縁膜４に相当する分メモリセルＭＣ
の占有面積を小さくできる。
ＭＯＳＦＥＴＱｄをうち、隣接するメモリセルＭＣの駆
動ＭＯＳＦＥＴＱｄのそれぞれの互いに向い合うソース
領域は一体的に構成される。つまり、隣接する一方のメ
モリセルの駆動ＭＯＳＦＥＴＱｄのソース領域で他方の
メモリセルＭＣの駆動ＭＯＳＦＥＴＱｄのソース領域を
構成し、駆動ＭＯＳＦＥＴＱｄのソース領域の占有面積
を小さくできる。この構成において、一方のメモリセル
ＭＣの駆動ＭＯＳＦＥＴＱｄのソース領域とそれと向い
合う他方のメモリセルＭＣの駆動ＭＯＳＦＥＴＱｄのソ
ース領域との間には、素子分離絶縁膜４が介在しないの
で、この素子分離絶縁膜４に相当する分メモリセルＭＣ
の占有面積を小さくできる。
【００９４】メモリセルＭＣの２個の転送ゲートＭＯＳ
ＦＥＴＱｔ１とＱｔ２は、図１２に示すように、素子分
離絶縁膜４で周囲を規定された領域内において、ｐ- 型
ウェル領域２の主面に形成される。転送ＭＯＳＦＥＴＱ
ｔ１とＱｔ２は、主にｐ- 型ウェル領域２、ゲート絶縁
膜１２、ゲート電極１３、ソース領域及びドレイン領域
から構成される。
ＦＥＴＱｔ１とＱｔ２は、図１２に示すように、素子分
離絶縁膜４で周囲を規定された領域内において、ｐ- 型
ウェル領域２の主面に形成される。転送ＭＯＳＦＥＴＱ
ｔ１とＱｔ２は、主にｐ- 型ウェル領域２、ゲート絶縁
膜１２、ゲート電極１３、ソース領域及びドレイン領域
から構成される。
【００９５】上記転送ゲートＭＯＳＦＥＴＱｔ１，Ｑｔ
２は、ゲート長方向と行方向（相補データ線ＤＬの延長
方向又はＹ方向）と一致させて配置される。すなわち、
転送ゲートＭＯＳＦＥＴＱｔ１，Ｑｔ２のゲート長方向
と駆動ＭＯＳＦＥＴＱｄ１，Ｑｄ２のゲート長方向とは
ほぼ直角に交差する。素子分離絶縁膜４（及びＰチャン
ネルストッパー領域５）は、主にこの転送ゲートＭＯＳ
ＦＥＴＱｔ１，Ｑｔ２のそれぞれのゲート幅（Ｌｗ）方
向を規定する位置に構成される。ｐ- 型ウェル領域２
は、転送ゲートＭＯＳＦＥＴＱｔ１，Ｑｔ２のチャンネ
ル形成領域を構成する。
２は、ゲート長方向と行方向（相補データ線ＤＬの延長
方向又はＹ方向）と一致させて配置される。すなわち、
転送ゲートＭＯＳＦＥＴＱｔ１，Ｑｔ２のゲート長方向
と駆動ＭＯＳＦＥＴＱｄ１，Ｑｄ２のゲート長方向とは
ほぼ直角に交差する。素子分離絶縁膜４（及びＰチャン
ネルストッパー領域５）は、主にこの転送ゲートＭＯＳ
ＦＥＴＱｔ１，Ｑｔ２のそれぞれのゲート幅（Ｌｗ）方
向を規定する位置に構成される。ｐ- 型ウェル領域２
は、転送ゲートＭＯＳＦＥＴＱｔ１，Ｑｔ２のチャンネ
ル形成領域を構成する。
【００９６】ゲート電極１３は、活性領域においてｐ-
型ウェル領域２のチャンネル形成領域上にゲート絶縁膜
１２を介して形成される。ゲート電極１３は、第２層目
のゲート材形成工程で形成され、例えば多結晶シリコン
膜１３Ａ及びその上に高融点金属シリサイド膜１３Ｂを
設けた積層構造で形成される。下層の多結晶シリコン膜
１３Ａには、抵抗値を低減するｎ型不純物、例えばＰ
（又はＡｓ）が導入される。上層の高融点金属ポリサイ
ド膜１３Ｂは、例えばＷＳｉｘ（ｘは例えば２）で形成
される。ゲート電極１３は、上層の高融点金属ポリサイ
ド１３Ｂの比抵抗値が下層の多結晶ポリシリコン膜１３
Ａに比べて小さいので、信号伝達速度の高速化が図られ
る。ゲート電極１３は、多結晶シリコン膜１３Ａ及び高
融点金属ポリサイド膜１３Ｂの積層構造で構成され、合
計ので断面面積を増加し、抵抗値を低減できるので、信
号伝達速度の高速化を図られる。おな、ゲート電極１３
の上層の高融点金属ポリサイド膜１３Ｂは、前記ＷＳｉ
ｘの他にＭｏＳｉｘ、ＴｉＳｉｘ又はＴａＳｉｘを使用
してもよい。
型ウェル領域２のチャンネル形成領域上にゲート絶縁膜
１２を介して形成される。ゲート電極１３は、第２層目
のゲート材形成工程で形成され、例えば多結晶シリコン
膜１３Ａ及びその上に高融点金属シリサイド膜１３Ｂを
設けた積層構造で形成される。下層の多結晶シリコン膜
１３Ａには、抵抗値を低減するｎ型不純物、例えばＰ
（又はＡｓ）が導入される。上層の高融点金属ポリサイ
ド膜１３Ｂは、例えばＷＳｉｘ（ｘは例えば２）で形成
される。ゲート電極１３は、上層の高融点金属ポリサイ
ド１３Ｂの比抵抗値が下層の多結晶ポリシリコン膜１３
Ａに比べて小さいので、信号伝達速度の高速化が図られ
る。ゲート電極１３は、多結晶シリコン膜１３Ａ及び高
融点金属ポリサイド膜１３Ｂの積層構造で構成され、合
計ので断面面積を増加し、抵抗値を低減できるので、信
号伝達速度の高速化を図られる。おな、ゲート電極１３
の上層の高融点金属ポリサイド膜１３Ｂは、前記ＷＳｉ
ｘの他にＭｏＳｉｘ、ＴｉＳｉｘ又はＴａＳｉｘを使用
してもよい。
【００９７】ゲート電極１３のゲート幅寸法は、駆動Ｍ
ＯＳＦＥＴＱｄのゲート電極７のゲート幅寸法に比べて
小さく構成される。すなわち、転送ゲートＭＯＳＦＥＴ
Ｑｔは、駆動ＭＯＳＦＥＴＱｄに比べて駆動能力を小さ
く構成し、βレシオを稼ぐことができる。メモリセルＭ
Ｃは、情報蓄積ノード領域に記憶された情報を安定に保
持できる。
ＯＳＦＥＴＱｄのゲート電極７のゲート幅寸法に比べて
小さく構成される。すなわち、転送ゲートＭＯＳＦＥＴ
Ｑｔは、駆動ＭＯＳＦＥＴＱｄに比べて駆動能力を小さ
く構成し、βレシオを稼ぐことができる。メモリセルＭ
Ｃは、情報蓄積ノード領域に記憶された情報を安定に保
持できる。
【００９８】ソース領域、ドレイン領域は、高い不純物
濃度のｎ+ 型半導体領域１８及びそれとチャンネル形成
領域との間に設けられた低い不純物濃度のｎ型半導体領
域１７で構成される。この不純物濃度が異なる２種類の
うち、ｎ型半導体領域１７は、ゲート電極１３のゲート
長方向の側部においてこのゲート電極１３に対して自己
整合で形成される。ｎ型半導体領域１７は、チャンネル
形成領域とのｐｎ整合部において不純物濃度勾配が緩く
なる、ｎ型不純物例えばＰで形成される。ｎ+型半導体
領域１８は、ゲート電極１３のゲート長方向の側部にお
いてサイドウォールスペーサ１６に対して自己整合で形
成される。つまり、転送ゲートＭＯＳＦＥＴＱｔ１，Ｑ
ｔ２は、ＬＤＤ構造で構成される。このＬＤＤ構造を採
用する転送ゲートＭＯＳＦＥＴｔ１，Ｑｔ２は、ドレイ
ン領域の近傍において電界強度を緩和できるので、ホッ
トキャリアの発生量を低減し、経時的なしきい値電圧の
変動を低減させる。
濃度のｎ+ 型半導体領域１８及びそれとチャンネル形成
領域との間に設けられた低い不純物濃度のｎ型半導体領
域１７で構成される。この不純物濃度が異なる２種類の
うち、ｎ型半導体領域１７は、ゲート電極１３のゲート
長方向の側部においてこのゲート電極１３に対して自己
整合で形成される。ｎ型半導体領域１７は、チャンネル
形成領域とのｐｎ整合部において不純物濃度勾配が緩く
なる、ｎ型不純物例えばＰで形成される。ｎ+型半導体
領域１８は、ゲート電極１３のゲート長方向の側部にお
いてサイドウォールスペーサ１６に対して自己整合で形
成される。つまり、転送ゲートＭＯＳＦＥＴＱｔ１，Ｑ
ｔ２は、ＬＤＤ構造で構成される。このＬＤＤ構造を採
用する転送ゲートＭＯＳＦＥＴｔ１，Ｑｔ２は、ドレイ
ン領域の近傍において電界強度を緩和できるので、ホッ
トキャリアの発生量を低減し、経時的なしきい値電圧の
変動を低減させる。
【００９９】ゲート電極１３の上部には、絶縁膜１５が
形成される。絶縁膜１５は、主に下層のゲート電極１
３、上層の導体層（２３）のそれぞれを電気的に分離
し、例えば酸化シリコン膜で形成される。この絶縁膜１
５は、前記ゲート電極７の上部に設けられた絶縁膜８に
比べて厚い膜厚に形成される。
形成される。絶縁膜１５は、主に下層のゲート電極１
３、上層の導体層（２３）のそれぞれを電気的に分離
し、例えば酸化シリコン膜で形成される。この絶縁膜１
５は、前記ゲート電極７の上部に設けられた絶縁膜８に
比べて厚い膜厚に形成される。
【０１００】転送ゲートＭＯＳＦＥＴＱｔ１の一方のソ
ース領域又はドレイン領域は、図１３に示すように駆動
ＭＯＳＦＥＴＱｄ１のドレイン領域に一体的に構成され
る。転送ゲートＭＯＳＦＥＴＱｔ１、駆動ＭＯＳＦＥＴ
Ｑｄ１は、ゲート長方向を交差させているので、一体に
構成された部分を中心に、駆動ＭＯＳＦＥＴＱｄ１の活
性領域は列方向（ゲート長方向）に向かって形成され、
転送ゲートＭＯＳＦＥＴＱｔ１の活性領域は行方向（ゲ
ート長方向）に向かって形成される。すなわち、転送ゲ
ートＭＯＳＦＥＴＱｔ１と駆動ＭＯＳＦＥＴＱｄ１のそ
れぞれの活性化領域は、平面形状がほぼＬ字形状に形成
される。
ース領域又はドレイン領域は、図１３に示すように駆動
ＭＯＳＦＥＴＱｄ１のドレイン領域に一体的に構成され
る。転送ゲートＭＯＳＦＥＴＱｔ１、駆動ＭＯＳＦＥＴ
Ｑｄ１は、ゲート長方向を交差させているので、一体に
構成された部分を中心に、駆動ＭＯＳＦＥＴＱｄ１の活
性領域は列方向（ゲート長方向）に向かって形成され、
転送ゲートＭＯＳＦＥＴＱｔ１の活性領域は行方向（ゲ
ート長方向）に向かって形成される。すなわち、転送ゲ
ートＭＯＳＦＥＴＱｔ１と駆動ＭＯＳＦＥＴＱｄ１のそ
れぞれの活性化領域は、平面形状がほぼＬ字形状に形成
される。
【０１０１】転送ゲートＭＯＳＦＥＴＱｔ１，Ｑｔ２の
平面形状は、メモリセルＭＣ内において、駆動ＭＯＳＦ
ＥＴＱｄ１，Ｑｄ２と同様に中心点ＣＰに対して点対称
に形成される。すなわち、図１３に示すように、メモリ
セルＭＣは、転送ゲートＭＯＳＦＥＴＱｔ１及びそれに
一体化された駆動ＭＯＳＦＥＴＱｄ１、転送ゲートＭＯ
ＳＦＥＴＱｔ２及びそれに一体化された駆動ＭＯＳＦＥ
ＴＱｄ２のそれぞれを中心点ＣＰに対して点対称に形成
される。メモリセルＭＣは、転送ゲートＭＯＳＦＥＴＱ
ｔ１，Ｑｔ２のそれぞれの間に駆動ＭＯＳＦＥＴＱｄ１
及びＱｄ２を配置し、この駆動ＭＯＳＦＥＴＱｄ１，Ｑ
ｄ２のそれぞれを向かい合わせて配置する。つまり、メ
モリセルＭＣの転送ゲートＭＯＳＦＥＴＱｔ１及び駆動
ＭＯＳＦＥＴＱｄ１、転送ゲートＭＯＳＦＥＴＱｔ２及
び駆動ＭＯＳＦＥＴＱｄ２は、駆動ＭＯＳＦＥＴＱｄ
１，Ｑｄ２のそれぞれの間の距離寸法のみで距離寸法を
律則する。この距離領域には素子分離絶縁膜４及びＰチ
ャンネルストッパ領域５が配置される。
平面形状は、メモリセルＭＣ内において、駆動ＭＯＳＦ
ＥＴＱｄ１，Ｑｄ２と同様に中心点ＣＰに対して点対称
に形成される。すなわち、図１３に示すように、メモリ
セルＭＣは、転送ゲートＭＯＳＦＥＴＱｔ１及びそれに
一体化された駆動ＭＯＳＦＥＴＱｄ１、転送ゲートＭＯ
ＳＦＥＴＱｔ２及びそれに一体化された駆動ＭＯＳＦＥ
ＴＱｄ２のそれぞれを中心点ＣＰに対して点対称に形成
される。メモリセルＭＣは、転送ゲートＭＯＳＦＥＴＱ
ｔ１，Ｑｔ２のそれぞれの間に駆動ＭＯＳＦＥＴＱｄ１
及びＱｄ２を配置し、この駆動ＭＯＳＦＥＴＱｄ１，Ｑ
ｄ２のそれぞれを向かい合わせて配置する。つまり、メ
モリセルＭＣの転送ゲートＭＯＳＦＥＴＱｔ１及び駆動
ＭＯＳＦＥＴＱｄ１、転送ゲートＭＯＳＦＥＴＱｔ２及
び駆動ＭＯＳＦＥＴＱｄ２は、駆動ＭＯＳＦＥＴＱｄ
１，Ｑｄ２のそれぞれの間の距離寸法のみで距離寸法を
律則する。この距離領域には素子分離絶縁膜４及びＰチ
ャンネルストッパ領域５が配置される。
【０１０２】メモリセルＭＣの転送ゲートＭＯＳＦＥＴ
Ｑｔ１，Ｑｔ２のゲート電極１３は、そのゲート幅方向
においてワード線（ＷＬ）１３に接続される。ワード線
１３は、ゲート電極１３と一体的に構成され、同一導電
層で形成される。メモリセルＭＣのうち、転送ゲートＭ
ＯＳＦＥＴＱｔ１のゲート電極１３は、第１ワード線
（ＷＬ１）１３に接続される。第１ワード線（ＷＬ１）
は、素子分離絶縁膜４上を列方向に実質的に直線的に延
長される。転送ゲートＭＯＳＦＥＴＱｔ２のゲート電極
１３は、第２ワード線（ＷＬ２）１３に接続され、列方
向に実質的に直線的に延長される。この実施例のメモリ
セルＭＣは、互いに離間し、かつ同一例方向に平行に延
長される２本の第１ワード線ＷＬ１と第２ワード線ＷＬ
２が配置される。
Ｑｔ１，Ｑｔ２のゲート電極１３は、そのゲート幅方向
においてワード線（ＷＬ）１３に接続される。ワード線
１３は、ゲート電極１３と一体的に構成され、同一導電
層で形成される。メモリセルＭＣのうち、転送ゲートＭ
ＯＳＦＥＴＱｔ１のゲート電極１３は、第１ワード線
（ＷＬ１）１３に接続される。第１ワード線（ＷＬ１）
は、素子分離絶縁膜４上を列方向に実質的に直線的に延
長される。転送ゲートＭＯＳＦＥＴＱｔ２のゲート電極
１３は、第２ワード線（ＷＬ２）１３に接続され、列方
向に実質的に直線的に延長される。この実施例のメモリ
セルＭＣは、互いに離間し、かつ同一例方向に平行に延
長される２本の第１ワード線ＷＬ１と第２ワード線ＷＬ
２が配置される。
【０１０３】上記メモリセルＭＣの第１ワード線ＷＬ１
と第２ワード線ＷＬ２の間には、基準電圧線（ソース
線：ＶＳＳ）１３が配置される。基準電圧線１３は、メ
モリセルＭＣにおいて１本配置され、メモリセルＭＣの
駆動ＭＯＳＦＥＴＱｄ１及びＱｄ２に共通ソース線とし
て構成される。この基準電圧線１３は、前記ワード線
（ＷＬ１，ＷＬ２）１３と同一導電層で構成され、ワー
ド線１３と離間し、かつ素子分離絶縁膜４上を列方向に
実質的に直線的に延長される。この基準電圧線１３は、
駆動ＭＯＳＦＥＴＱｄ１，Ｑｄ２のソース領域（ｎ+ 型
半導体領域１１）に接続される。
と第２ワード線ＷＬ２の間には、基準電圧線（ソース
線：ＶＳＳ）１３が配置される。基準電圧線１３は、メ
モリセルＭＣにおいて１本配置され、メモリセルＭＣの
駆動ＭＯＳＦＥＴＱｄ１及びＱｄ２に共通ソース線とし
て構成される。この基準電圧線１３は、前記ワード線
（ＷＬ１，ＷＬ２）１３と同一導電層で構成され、ワー
ド線１３と離間し、かつ素子分離絶縁膜４上を列方向に
実質的に直線的に延長される。この基準電圧線１３は、
駆動ＭＯＳＦＥＴＱｄ１，Ｑｄ２のソース領域（ｎ+ 型
半導体領域１１）に接続される。
【０１０４】メモリセルＭＣに配置された容量素子Ｃ
は、主に第１電極７、誘電体膜２１、第２電極２３のそ
れぞれを順次積層して構成される。この容量素子は、メ
モリセルＭＣの情報蓄積ノード領域間に直列に接続され
て配置される。メモリセルＭＣの２個の負荷ＭＯＳＦＥ
ＴＱｐ１，Ｑｐ２は、主にＮチャンネル型形成領域２６
Ｎ、ゲート絶縁膜２４、ゲート電極２３、それぞれ領域
２６Ｐ及びドレイン領域２６Ｐで構成される。
は、主に第１電極７、誘電体膜２１、第２電極２３のそ
れぞれを順次積層して構成される。この容量素子は、メ
モリセルＭＣの情報蓄積ノード領域間に直列に接続され
て配置される。メモリセルＭＣの２個の負荷ＭＯＳＦＥ
ＴＱｐ１，Ｑｐ２は、主にＮチャンネル型形成領域２６
Ｎ、ゲート絶縁膜２４、ゲート電極２３、それぞれ領域
２６Ｐ及びドレイン領域２６Ｐで構成される。
【０１０５】メモリセルＭＣの転送ゲートＭＯＳＦＥＴ
Ｑｔ１の他方の半導体領域１８は、相補データ線（Ｄ
Ｌ）３３に接続される。メモリセルＭＣの一方の転送ゲ
ートＭＯＳＦＥＴＱｔ１と相補データ線３３としての第
１データ線（ＤＬ１）に接続される。他方の転送ゲート
ＭＯＳＦＥＴＱｔ２は、相補データ線３３としての第２
データ線（ＤＬ２）に接続される。この転送ゲートＭＯ
ＳＦＥＴＱｔの他方の半導体領域と、対応する相補デー
タ線ＤＬ１，ＤＬ２との接続は、下層側から上層側に向
かって順次積層された中間導電層２３、２９、埋込型電
極３２を介して行われる。中間導電層２３は、層間絶縁
膜２１に構成される。中間導電層２３の一部は、サイド
ウォールスペーサ１６で規定された領域内において、層
間絶縁膜２１に形成された接続孔２２を通して転送ゲー
トＭＯＳＦＥＴＱｔ１の他方の半導体領域（１８）に接
続される。
Ｑｔ１の他方の半導体領域１８は、相補データ線（Ｄ
Ｌ）３３に接続される。メモリセルＭＣの一方の転送ゲ
ートＭＯＳＦＥＴＱｔ１と相補データ線３３としての第
１データ線（ＤＬ１）に接続される。他方の転送ゲート
ＭＯＳＦＥＴＱｔ２は、相補データ線３３としての第２
データ線（ＤＬ２）に接続される。この転送ゲートＭＯ
ＳＦＥＴＱｔの他方の半導体領域と、対応する相補デー
タ線ＤＬ１，ＤＬ２との接続は、下層側から上層側に向
かって順次積層された中間導電層２３、２９、埋込型電
極３２を介して行われる。中間導電層２３は、層間絶縁
膜２１に構成される。中間導電層２３の一部は、サイド
ウォールスペーサ１６で規定された領域内において、層
間絶縁膜２１に形成された接続孔２２を通して転送ゲー
トＭＯＳＦＥＴＱｔ１の他方の半導体領域（１８）に接
続される。
【０１０６】中間導電層２９は、層間絶縁膜２７上に形
成される。中間導電層２９の一端は、層間絶縁膜２７に
形成された接続孔２８を介して上記中間導電層２３に接
続される。この中間導電層２３は、上記のように転送ゲ
ートＭＯＳＦＥＴＱｔの他方の半導体領域に接続され
る。中間導電層２９の他端側は、列方向に引き出され、
層間絶縁膜３０に形成された接続孔３１内に埋込まれた
埋込型電極３２に接続される。この埋込型電極３２は、
相補データ線３３に接続される。
成される。中間導電層２９の一端は、層間絶縁膜２７に
形成された接続孔２８を介して上記中間導電層２３に接
続される。この中間導電層２３は、上記のように転送ゲ
ートＭＯＳＦＥＴＱｔの他方の半導体領域に接続され
る。中間導電層２９の他端側は、列方向に引き出され、
層間絶縁膜３０に形成された接続孔３１内に埋込まれた
埋込型電極３２に接続される。この埋込型電極３２は、
相補データ線３３に接続される。
【０１０７】転送ゲートＭＯＳＦＥＴＱｔ１の他方の半
導体領域に一端が接続される中間導電層２９は、転送ゲ
ートＭＯＳＦＥＴＱｔ２の他方の半導体領域上を行方向
に延在する相補データ線３３のうちの第１データ線ＤＬ
１下まで列方向に引き出され、この引き出された領域に
おいて第１データ線ＤＬに接続される。同様に、転送ゲ
ートＭＯＳＦＥＴＱｔ２の他方の半導体領域に一端側が
接続される中間導電層２９は、転送ゲートＭＯＳＦＥＴ
Ｑｔ１の他方の半導体領域上を行方向に延在する相補デ
ータ線３３のうちの第２データ線ＤＬ２下まで列方向に
引き出され、この引き出された領域において第２データ
線ＤＬ２に接続される。つまり、中間導電層２９は、メ
モリセルＭＣの転送ゲートＭＯＳＦＥＴＱｔ１，Ｑｔ２
のそれぞれと、それと列方向において反転位置に延在す
る第１データ線３３、第２データ線３３のそれぞれとを
接続する交差配線構造を構成する。３４は、ファイナル
パッシベーション膜である。
導体領域に一端が接続される中間導電層２９は、転送ゲ
ートＭＯＳＦＥＴＱｔ２の他方の半導体領域上を行方向
に延在する相補データ線３３のうちの第１データ線ＤＬ
１下まで列方向に引き出され、この引き出された領域に
おいて第１データ線ＤＬに接続される。同様に、転送ゲ
ートＭＯＳＦＥＴＱｔ２の他方の半導体領域に一端側が
接続される中間導電層２９は、転送ゲートＭＯＳＦＥＴ
Ｑｔ１の他方の半導体領域上を行方向に延在する相補デ
ータ線３３のうちの第２データ線ＤＬ２下まで列方向に
引き出され、この引き出された領域において第２データ
線ＤＬ２に接続される。つまり、中間導電層２９は、メ
モリセルＭＣの転送ゲートＭＯＳＦＥＴＱｔ１，Ｑｔ２
のそれぞれと、それと列方向において反転位置に延在す
る第１データ線３３、第２データ線３３のそれぞれとを
接続する交差配線構造を構成する。３４は、ファイナル
パッシベーション膜である。
【０１０８】図１２において、図２又は図５の実施例の
ようなシールド配線を設ける場合には、データ線３３と
同じ配線が用いられる。また、このシールド配線に接地
電位を供給して、メモリセルに対して基準電位を供給す
る配線としても用いる場合には、埋込配線３２や中間導
電層２９等を介して駆動ＭＯＳＦＥＴＱｄ１等ソース配
線１３に接続するようにすればよい。また、Ｐ型のウェ
ル領域２に接地電位を供給する場合には、ｐ+ のような
オーミックコンタクト領域を形成し、それに上記ソース
領域との接続と同様な配線１３等を設けて、上記同様に
シールド配線から接地電位を供給するようにすればよ
い。
ようなシールド配線を設ける場合には、データ線３３と
同じ配線が用いられる。また、このシールド配線に接地
電位を供給して、メモリセルに対して基準電位を供給す
る配線としても用いる場合には、埋込配線３２や中間導
電層２９等を介して駆動ＭＯＳＦＥＴＱｄ１等ソース配
線１３に接続するようにすればよい。また、Ｐ型のウェ
ル領域２に接地電位を供給する場合には、ｐ+ のような
オーミックコンタクト領域を形成し、それに上記ソース
領域との接続と同様な配線１３等を設けて、上記同様に
シールド配線から接地電位を供給するようにすればよ
い。
【０１０９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 互いに隣接する複数からなる相補データ線を一
括して選択する相補データ線選択回路を備えたスタティ
ック型ＲＡＭにおいて、複数からなる相補データ線を単
位として相補データ線間のピッチを広くして配置するこ
とにより、多数のメモリセルを接続させるためにデータ
線長を長くして高集積化を図りつつ、隣接データ線間の
寄生容量を低減できるので書き込みが行われるメモリセ
ルに隣接する非選択の隣接メモリセルへの誤書き込みが
防止できるという効果が得られる。
記の通りである。すなわち、 （１） 互いに隣接する複数からなる相補データ線を一
括して選択する相補データ線選択回路を備えたスタティ
ック型ＲＡＭにおいて、複数からなる相補データ線を単
位として相補データ線間のピッチを広くして配置するこ
とにより、多数のメモリセルを接続させるためにデータ
線長を長くして高集積化を図りつつ、隣接データ線間の
寄生容量を低減できるので書き込みが行われるメモリセ
ルに隣接する非選択の隣接メモリセルへの誤書き込みが
防止できるという効果が得られる。
【０１１０】（２） 互いに隣接する複数からなる相補
データ線を一括して選択する相補データ線選択回路を備
えたスタティック型ＲＡＭにおいて、複数からなる相補
データ線を単位として配置され、少なくともメモリセル
に対して書き込みが行われる時に交流的に接地電位が与
えられるシールド用配線を設けることにより、多数のメ
モリセルを接続させるためにデータ線長を長くして高集
積化を図りつつ、隣接データ線間の寄生容量を低減でき
るので書き込みが行われるメモリセルに隣接する非選択
の隣接メモリセルへの誤書き込みが防止できるという効
果が得られる。
データ線を一括して選択する相補データ線選択回路を備
えたスタティック型ＲＡＭにおいて、複数からなる相補
データ線を単位として配置され、少なくともメモリセル
に対して書き込みが行われる時に交流的に接地電位が与
えられるシールド用配線を設けることにより、多数のメ
モリセルを接続させるためにデータ線長を長くして高集
積化を図りつつ、隣接データ線間の寄生容量を低減でき
るので書き込みが行われるメモリセルに隣接する非選択
の隣接メモリセルへの誤書き込みが防止できるという効
果が得られる。
【０１１１】（３） 上記シールド用配線に定常的に回
路の接地電位が与えられるとともに、メモリセルに基準
電位線又はメモリセルを構成するＮチャンネル型ＭＯＳ
ＦＥＴが形成されるＰチャンネル型ウェル領域に接地電
位を供給する配線の一部としても利用することにより、
カップリングノイズの減少とメモリセルの動作の安定化
を図ることができるという効果が得られる。
路の接地電位が与えられるとともに、メモリセルに基準
電位線又はメモリセルを構成するＮチャンネル型ＭＯＳ
ＦＥＴが形成されるＰチャンネル型ウェル領域に接地電
位を供給する配線の一部としても利用することにより、
カップリングノイズの減少とメモリセルの動作の安定化
を図ることができるという効果が得られる。
【０１１２】（４） 互いに隣接する複数からなる相補
データ線を一括して選択する相補データ線選択回路を備
えたスタティック型ＲＡＭにおいて、複数からなる相補
データ線のうち右又は左端の相補データ線を中間部で交
差させることにより、多数のメモリセルを接続させるた
めにデータ線長を長くしかもそのピッチを犠牲にするこ
となくいっそうの高集積化を図りつつ、隣接データ線間
の寄生容量を低減できるので書き込みが行われるメモリ
セルに隣接する非選択の隣接メモリセルへの誤書き込み
が防止できるという効果が得られる。
データ線を一括して選択する相補データ線選択回路を備
えたスタティック型ＲＡＭにおいて、複数からなる相補
データ線のうち右又は左端の相補データ線を中間部で交
差させることにより、多数のメモリセルを接続させるた
めにデータ線長を長くしかもそのピッチを犠牲にするこ
となくいっそうの高集積化を図りつつ、隣接データ線間
の寄生容量を低減できるので書き込みが行われるメモリ
セルに隣接する非選択の隣接メモリセルへの誤書き込み
が防止できるという効果が得られる。
【０１１３】（５） Ｙアドレスに従い互いに隣接する
複数からなる相補データ線を一括して選択する相補デー
タ線選択回路を備えたスタティック型ＲＡＭにおいて、
複数からなる相補データ線のうち右又は左端の相補デー
タ線を中間部で交差させ、上記中間部で交差させられた
相補データ線に隣接し、他のＹアドレスが割り当てられ
た他の相補データ線を３等分された箇所で交差接続させ
ることにより、多数のメモリセルを接続させるためにデ
ータ線長を長くしかもそのピッチを犠牲にすることなく
いっそうの高集積化を図りつつ、隣接データ線間の寄生
容量も大幅に低減できるので書き込みが行われるメモリ
セルに隣接する非選択の隣接メモリセルへの誤書き込み
が防止できるという効果が得られる。
複数からなる相補データ線を一括して選択する相補デー
タ線選択回路を備えたスタティック型ＲＡＭにおいて、
複数からなる相補データ線のうち右又は左端の相補デー
タ線を中間部で交差させ、上記中間部で交差させられた
相補データ線に隣接し、他のＹアドレスが割り当てられ
た他の相補データ線を３等分された箇所で交差接続させ
ることにより、多数のメモリセルを接続させるためにデ
ータ線長を長くしかもそのピッチを犠牲にすることなく
いっそうの高集積化を図りつつ、隣接データ線間の寄生
容量も大幅に低減できるので書き込みが行われるメモリ
セルに隣接する非選択の隣接メモリセルへの誤書き込み
が防止できるという効果が得られる。
【０１１４】（６） Ｙアドレスに従い互いに隣接する
複数からなる相補データ線を一括して選択する相補デー
タ線選択回路を備えたスタティック型ＲＡＭにおいて、
複数からなるＹアドレスを１つの単位として定常的に回
路の接地電位又は電源電圧が供給されるシールド用配線
を配置し、上記一対のシールド用配線で挟まれた内部に
おいて複数からなる相補データ線のうち右又は左端の相
補データ線を中間部で交差させることにより、高集積化
とカップリングノイズの低減を図ることができるという
効果が得られる。
複数からなる相補データ線を一括して選択する相補デー
タ線選択回路を備えたスタティック型ＲＡＭにおいて、
複数からなるＹアドレスを１つの単位として定常的に回
路の接地電位又は電源電圧が供給されるシールド用配線
を配置し、上記一対のシールド用配線で挟まれた内部に
おいて複数からなる相補データ線のうち右又は左端の相
補データ線を中間部で交差させることにより、高集積化
とカップリングノイズの低減を図ることができるという
効果が得られる。
【０１１５】（７） Ｙアドレスに従い互いに隣接する
複数からなる相補データ線を一括して選択する相補デー
タ線選択回路を備えたスタティック型ＲＡＭにおいて、
複数からなるＹアドレスを１つの単位として定常的に回
路の接地電位又は電源電圧が供給されるシールド用配線
を配置し、上記一対のシールド用配線で挟まれた内部に
おいて複数からなる相補データ線のうち右又は左端の相
補データ線を中間部で交差させ、上記中間部で交差させ
られた相補データ線に隣接し、他のＹアドレスが割り当
てられた他の相補データ線を３等分された箇所で交差接
続させることにより、高集積化とカップリングノイズの
低減を図ることができるという効果が得られる。
複数からなる相補データ線を一括して選択する相補デー
タ線選択回路を備えたスタティック型ＲＡＭにおいて、
複数からなるＹアドレスを１つの単位として定常的に回
路の接地電位又は電源電圧が供給されるシールド用配線
を配置し、上記一対のシールド用配線で挟まれた内部に
おいて複数からなる相補データ線のうち右又は左端の相
補データ線を中間部で交差させ、上記中間部で交差させ
られた相補データ線に隣接し、他のＹアドレスが割り当
てられた他の相補データ線を３等分された箇所で交差接
続させることにより、高集積化とカップリングノイズの
低減を図ることができるという効果が得られる。
【０１１６】（８） （６）又は（７）のシールド用配
線から、相補データ線の交差部に対応してワード線方向
に延びてメモリセルに対する電源電圧又は接地電位を与
える配線の一部に接続することにより、メモリセルの動
作の安定化も合わせて図ることができるという効果が得
られる。
線から、相補データ線の交差部に対応してワード線方向
に延びてメモリセルに対する電源電圧又は接地電位を与
える配線の一部に接続することにより、メモリセルの動
作の安定化も合わせて図ることができるという効果が得
られる。
【０１１７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、１つ
のＹアドレスが割り当てられる相補データ線の数は、４
対や８対の他に１６対や３２対のようなワイドビット構
成であってもよい。例えば、３２ビット単位でのメモリ
アクセスが行われるワイドビット構成とした場合、１つ
のＹアドレス単位でのシールド線を配置することの他、
２等分又は４等分された相補データ線を単位としてシー
ルド線と同様な配線を走らせてメモリセルの基準電圧又
はウェル電位の安定化を図るようにするものであっても
よい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、１つ
のＹアドレスが割り当てられる相補データ線の数は、４
対や８対の他に１６対や３２対のようなワイドビット構
成であってもよい。例えば、３２ビット単位でのメモリ
アクセスが行われるワイドビット構成とした場合、１つ
のＹアドレス単位でのシールド線を配置することの他、
２等分又は４等分された相補データ線を単位としてシー
ルド線と同様な配線を走らせてメモリセルの基準電圧又
はウェル電位の安定化を図るようにするものであっても
よい。
【０１１８】スタティック型ＲＡＭの周辺回路は、ＣＭ
ＯＳ回路により構成されるものの他、ＣＭＯＳ回路にバ
イポーラ型トランジスタを組み合わせたＢｉ−ＣＭＯＳ
構成にするものであってもよい。メモリアレイやその周
辺回路のレイアウトは、種々の実施形態を採ることがで
きるものである。この発明は、スタティック型ＲＡＭに
広く利用でき、ゲートアレイ等のようなディジタル集積
回路に内蔵されるものであってもよい。
ＯＳ回路により構成されるものの他、ＣＭＯＳ回路にバ
イポーラ型トランジスタを組み合わせたＢｉ−ＣＭＯＳ
構成にするものであってもよい。メモリアレイやその周
辺回路のレイアウトは、種々の実施形態を採ることがで
きるものである。この発明は、スタティック型ＲＡＭに
広く利用でき、ゲートアレイ等のようなディジタル集積
回路に内蔵されるものであってもよい。
【０１１９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、互いに隣接する複数からな
る相補データ線を一括して選択する相補データ線選択回
路を備えたスタティック型ＲＡＭにおいて、複数からな
る相補データ線間のピッチを広くするか、シールド用配
線又は右又は左端の相補データ線を中間部で交差させる
ことにより、多数のメモリセルを接続させるためにデー
タ線長を長くして高集積化を図りつつ、隣接データ線間
の寄生容量を低減でき、大信号振幅での書き込動作が行
われるメモリセルに隣接する非選択のメモリセルへの誤
書き込みを防止することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、互いに隣接する複数からな
る相補データ線を一括して選択する相補データ線選択回
路を備えたスタティック型ＲＡＭにおいて、複数からな
る相補データ線間のピッチを広くするか、シールド用配
線又は右又は左端の相補データ線を中間部で交差させる
ことにより、多数のメモリセルを接続させるためにデー
タ線長を長くして高集積化を図りつつ、隣接データ線間
の寄生容量を低減でき、大信号振幅での書き込動作が行
われるメモリセルに隣接する非選択のメモリセルへの誤
書き込みを防止することができる。
【図１】この発明に係るスタティック型ＲＡＭの一実施
例を示す概略回路図である。
例を示す概略回路図である。
【図２】この発明に係るスタティック型ＲＡＭの他の一
実施例を示す概略回路図である。
実施例を示す概略回路図である。
【図３】この発明に係るスタティック型ＲＡＭの他の一
実施例を示す概略回路図である。
実施例を示す概略回路図である。
【図４】この発明に係るスタティック型ＲＡＭの他の一
実施例を示す概略回路図である。
実施例を示す概略回路図である。
【図５】この発明に係るスタティック型ＲＡＭの更に他
の一実施例を示す概略回路図である。
の一実施例を示す概略回路図である。
【図６】この発明に係るスタティック型ＲＡＭの一実施
例を示す具体的回路図である。
例を示す具体的回路図である。
【図７】図６のスタティック型ＲＡＭの動作の一例を説
明するためのタイミング図である。
明するためのタイミング図である。
【図８】この発明に係るスタティック型ＲＡＭにおける
チップ全体の一実施例を示すブロック図である。
チップ全体の一実施例を示すブロック図である。
【図９】図８の１つのメモリブロックＭＢの一実施例を
示すブロック図である。
示すブロック図である。
【図１０】冗長用メモリアレイの一実施例を示す要部拡
大ブロック図である。
大ブロック図である。
【図１１】図９の１つのメモリアレイＭＡＹの一実施例
を示すブロック図である。
を示すブロック図である。
【図１２】この発明が適用されるスタティック型ＲＡＭ
のメモリセルＭＣ部の一実施例を示すの断面構造図であ
る。
のメモリセルＭＣ部の一実施例を示すの断面構造図であ
る。
【図１３】上記メモリセルＭＣの一実施例を示すパター
ン図である。
ン図である。
【図１４】上記メモリアレイＭＡＹにおけるメモリセル
配列の一実施例を示すパターン図である。
配列の一実施例を示すパターン図である。
Ｄ０〜Ｄ７…相補データ線、ＣＤ０〜ＣＤ７…共通相補
データ線、ＹＤＥＣ１，ＹＤＥＣ２，ＹＤＥＣ４〜ＹＤ
ＥＣ７…Ｙデコーダ回路、ＬＣ…負荷回路、ＭＣ…メモ
リセル、１…半導体基板（ＲＡＭチップ）、２，３…ウ
ェル領域、４…素子分離絶縁膜、６，１２，２４…ゲー
ト絶縁膜、７，１３，２３，２６…ゲート材、１０，１
１，１７，１８，１９，２０…半導体領域、８，１５，
２１，２４，２７，３０…絶縁膜、９，１６…サイドウ
ォールスペーサ、１４，２２，２５，２８，３１…接続
孔、２９，３３…金属配線、Ｑｔ…転送ゲートＭＯＳＦ
ＥＴ、Ｑｄ…駆動ＭＯＳＦＥＴ、Ｑｐ…負荷ＭＯＳＦＥ
Ｔ、ＬＭＢ１〜ＬＭＢ４…大メモリブロック、ＭＢ…メ
モリブロック、ＬＯＡＤ…負荷、ＢＰ…ボンディングパ
ッド、Ｙ−ＳＷ…Ｙスイッチ回路、ＹＤＥＣ…Ｙデコー
ダ回路、ＳＡ…センスアンプ、ＸＤＥＣ…Ｘデコーダ回
路、ＭＷＬ…メインワード線、ＭＡＹ…メモリアレイ、
ＷＤＥＣ…ワードデコーダ回路。
データ線、ＹＤＥＣ１，ＹＤＥＣ２，ＹＤＥＣ４〜ＹＤ
ＥＣ７…Ｙデコーダ回路、ＬＣ…負荷回路、ＭＣ…メモ
リセル、１…半導体基板（ＲＡＭチップ）、２，３…ウ
ェル領域、４…素子分離絶縁膜、６，１２，２４…ゲー
ト絶縁膜、７，１３，２３，２６…ゲート材、１０，１
１，１７，１８，１９，２０…半導体領域、８，１５，
２１，２４，２７，３０…絶縁膜、９，１６…サイドウ
ォールスペーサ、１４，２２，２５，２８，３１…接続
孔、２９，３３…金属配線、Ｑｔ…転送ゲートＭＯＳＦ
ＥＴ、Ｑｄ…駆動ＭＯＳＦＥＴ、Ｑｐ…負荷ＭＯＳＦＥ
Ｔ、ＬＭＢ１〜ＬＭＢ４…大メモリブロック、ＭＢ…メ
モリブロック、ＬＯＡＤ…負荷、ＢＰ…ボンディングパ
ッド、Ｙ−ＳＷ…Ｙスイッチ回路、ＹＤＥＣ…Ｙデコー
ダ回路、ＳＡ…センスアンプ、ＸＤＥＣ…Ｘデコーダ回
路、ＭＷＬ…メインワード線、ＭＡＹ…メモリアレイ、
ＷＤＥＣ…ワードデコーダ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8728−4Ｍ Ｈ０１Ｌ 27/10 ３８１ (72)発明者 小倉 和智 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 白沢 孝幸 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 籾井 政人 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 玉井 博士 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内
Claims (10)
- 【請求項１】 互いに隣接する複数からなる相補データ
線を一括して選択する相補データ線選択回路を備え、複
数からなる相補データ線を単位として相補データ線間の
ピッチを広くして配置することを特徴とするスタティッ
ク型ＲＡＭ。 - 【請求項２】 互いに隣接する複数からなる相補データ
線を一括して選択する相補データ線選択回路と、複数か
らなる相補データ線を単位として配置され、少なくとも
メモリセルに対して書き込みが行われる時に固定電位が
与えられるシールド用配線を備えてなることを特徴とす
るスタティック型ＲＡＭ。 - 【請求項３】 上記シールド用配線には、定常的に回路
の接地電位が与えられるとともに、メモリセルに基準電
位線又はメモリセルを構成するＮチャンネル型ＭＯＳＦ
ＥＴが形成されるＰチャンネル型ウェル領域に接地電位
を供給する配線の一部としても利用されるものであるこ
とを特徴とする請求項２のスタティック型ＲＡＭ。 - 【請求項４】 互いに隣接する複数からなる相補データ
線を一括して選択する相補データ線選択回路を備え、複
数からなる相補データ線のうち右又は左端の相補データ
線を中間部で交差させることを特徴とするスタティック
型ＲＡＭ。 - 【請求項５】 Ｙアドレスに従い互いに隣接する複数か
らなる相補データ線を一括して選択する相補データ線選
択回路を備え、複数からなる相補データ線のうち右又は
左端の相補データ線を中間部で交差させ、上記中間部で
交差させられた相補データ線に隣接し、他のＹアドレス
が割り当てられた他の相補データ線を３等分された箇所
で交差接続させることを特徴とするスタティック型ＲＡ
Ｍ。 - 【請求項６】 Ｙアドレスに従い互いに隣接する複数か
らなる相補データ線を一括して選択する相補データ線選
択回路を備え、複数からなるＹアドレスを１つの単位と
して定常的に回路の接地電位又は電源電圧が供給される
シールド用配線を配置し、上記一対のシールド用配線で
挟まれた内部において複数からなる相補データ線のうち
右又は左端の相補データ線を中間部で交差させることを
特徴とするスタティック型ＲＡＭ。 - 【請求項７】 Ｙアドレスに従い互いに隣接する複数か
らなる相補データ線を一括して選択する相補データ線選
択回路を備え、複数からなるＹアドレスを１つの単位と
して定常的に回路の接地電位又は電源電圧が供給される
シールド用配線を配置し、上記一対のシールド用配線で
挟まれた内部において複数からなる相補データ線のうち
右又は左端の相補データ線を中間部で交差させ、上記中
間部で交差させられた相補データ線に隣接し、他のＹア
ドレスが割り当てられた他の相補データ線を３等分され
た箇所で交差接続させることを特徴とするスタティック
型ＲＡＭ。 - 【請求項８】 上記シールド用配線は、相補データ線の
交差部に対応してワード線方向に延びてメモリセルに対
する電源電圧又は接地電位を与える配線に接続されるも
のであることを特徴とする請求項６又は請求項７のスタ
ティック型ＲＡＭ。 - 【請求項９】 上記相補データ線に設けられる負荷回路
は、書き込み動作のときに負荷抵抗値が大きく変化させ
られるものであることを特徴とする請求項１、請求項
２、請求項３、請求項４、請求項５、請求項６、請求項
７又は請求項８のスタティック型ＲＡＭ。 - 【請求項１０】 メモリセルは、ゲートとドレインとが
交差接続された情報保持用の一対の駆動用Ｎチャンネル
型ＭＯＳＦＥＴと、実質的に高抵抗素子として作用する
Ｐチャンネル型負荷ＭＯＳＦＥＴと、上記駆動ＭＯＳＦ
ＥＴの交差接続されたゲート，ドレインの相補データ線
との間に設けられるＮチャンネル型の転送ゲートＭＯＳ
ＦＥＴからなるものであることを特徴とする請求項１、
請求項２、請求項３、請求項４、請求項５、請求項６、
請求項７、請求項８又は請求項９のスタティック型ＲＡ
Ｍ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4186106A JPH065081A (ja) | 1992-06-19 | 1992-06-19 | スタティック型ｒａｍ |
| KR1019930011124A KR940001410A (ko) | 1992-06-19 | 1993-06-17 | 스태이틱형 램 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4186106A JPH065081A (ja) | 1992-06-19 | 1992-06-19 | スタティック型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065081A true JPH065081A (ja) | 1994-01-14 |
Family
ID=16182471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4186106A Pending JPH065081A (ja) | 1992-06-19 | 1992-06-19 | スタティック型ｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH065081A (ja) |
| KR (1) | KR940001410A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061287A (en) * | 1998-02-27 | 2000-05-09 | Nec Corporation | Semiconductor memory device |
| KR20030009096A (ko) * | 2001-04-02 | 2003-01-29 | 닛폰 덴키(주) | 반도체 메모리 장치에 데이터를 기록하기 위한 방법 및반도체 메모리 장치 |
| KR100445632B1 (ko) * | 2001-09-26 | 2004-08-25 | 삼성전자주식회사 | 커플링 노이즈를 감소시킬 수 있는 배선 구조 |
| JP2009259373A (ja) * | 2008-03-27 | 2009-11-05 | Denso Corp | 半導体メモリ装置 |
| US8869676B2 (en) | 2008-09-25 | 2014-10-28 | Utilequip, Inc. | Fabric fluid-powered cylinder |
-
1992
- 1992-06-19 JP JP4186106A patent/JPH065081A/ja active Pending
-
1993
- 1993-06-17 KR KR1019930011124A patent/KR940001410A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061287A (en) * | 1998-02-27 | 2000-05-09 | Nec Corporation | Semiconductor memory device |
| KR20030009096A (ko) * | 2001-04-02 | 2003-01-29 | 닛폰 덴키(주) | 반도체 메모리 장치에 데이터를 기록하기 위한 방법 및반도체 메모리 장치 |
| KR100445632B1 (ko) * | 2001-09-26 | 2004-08-25 | 삼성전자주식회사 | 커플링 노이즈를 감소시킬 수 있는 배선 구조 |
| JP2009259373A (ja) * | 2008-03-27 | 2009-11-05 | Denso Corp | 半導体メモリ装置 |
| US8085579B2 (en) | 2008-03-27 | 2011-12-27 | Denso Corporation | Semiconductor memory device |
| US8869676B2 (en) | 2008-09-25 | 2014-10-28 | Utilequip, Inc. | Fabric fluid-powered cylinder |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001410A (ko) | 1994-01-11 |
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