JP2009259373A - 半導体メモリ装置 - Google Patents

Abstract

【課題】低消費電力時の消費電流を抑制しながら保持マージンを確保することを可能とする。
【解決手段】ＭＯＳトランジスタＴｒＲが、メモリセルＭを構成するＮＭＯＳトランジスタＴｎ１、Ｔｎ２と同一レイアウト構造（Ｌ）を備えており、低消費電力時においてノードＮ１の印加電圧から保持マージン電圧として抵抗Ｒ１の両端電圧を減圧すると共にＭＯＳトランジスタＴｒＲのしきい値電圧Ｖｔを減圧したノードＮ７の電圧を安定化してノードＮ２に印加する。
【選択図】図１

Description

本発明は、低消費電力時にデータを保持しながら電流消費を低減できるようにした半導体メモリ装置に関する。

半導体メモリ装置の技術分野においては、当該デバイスの低消費電流化が常に要求されている。そこで、当該メモリ装置の低消費電力時の消費電流を抑制するため、メモリセルを構成するメモリトランジスタのソースにバイアスを印加する技術が開発されている（例えば、特許文献１参照）。この特許文献１に開示された技術思想では、ソースに印加するバイアス電圧はメモリセルのデータを保持できるようにメモリトランジスタのしきい値電圧Ｖｔの最大バラツキを考慮し小さめに設定していることが想定される。

すると、基板のバイアス効果は小さいため、高温時または製造プロセスのバラツキでしきい値電圧Ｖｔが小さくなると、その保持マージンは過剰になるものの、待機時の消費電流の低減効果が少ない。逆に、待機時の消費電流を低減するため、ソースに印加するバイアス電圧を高めに設定すると、しきい値電圧Ｖｔが高くなったときに保持マージンが少なくなる。
特開２０００−１７４６１１号公報

近年、半導体メモリ装置の容量が大規模化し、プロセスの設計ルールが縮小化しているため、ＭＯＳトランジスタのオフリークによって待機時（低消費電力時）の消費電流が問題になる傾向にあり、メモリのデータを保持しつつ待機時の消費電流を抑制するための技術がますます必要となっている。

本発明は、上記事情に鑑みてなされたもので、その目的は、例えば低消費電力時の消費電流を抑制しながら保持マージンを確保することを可能とした半導体メモリ装置を提供することにある。

請求項１に係る発明によれば、ＳＲＡＭセルはメモリセルトランジスタを含んで構成され、調整回路は、ＳＲＡＭセルを構成するメモリセルトランジスタのしきい値電圧が変動したとしてもメモリセルトランジスタのオンマージンが常時一定レベルに確保できるようにメモリセルトランジスタのソースまたはバックゲートに印加する電圧を調整するため、基板バイアス効果によるメモリセルトランジスタのリーク電流を抑えて待機時の消費電流を抑制しながら保持マージンを確保することができる。

請求項２に係る発明によれば、ＳＲＡＭセルはメモリセルトランジスタを含んで構成されており、検出回路はメモリセルトランジスタのしきい値電圧を検出し、調整回路は検出回路の検出結果に基づいてメモリセルトランジスタのソースまたはバックゲートに印加する電圧を調整するため、請求項１における保持マージンの値を制御することができる。

請求項３に係る発明によれば、ＳＲＡＭセルを構成するメモリセルトランジスタのうちＰＭＯＳトランジスタのバックゲートとソースとに印加する電圧を独立して印加可能に構成されているため、ＰＭＯＳトランジスタに基板バイアス効果を与えることができ、メモリセルトランジスタのリーク電流を抑えて待機時の消費電流を低減できる。

請求項４に係る発明によれば、ＳＲＡＭセルを構成するメモリセルトランジスタのうちＮＭＯＳトランジスタのバックゲートとソースとに印加する電圧を独立して印加可能に構成されているため、ＮＭＯＳトランジスタに基板バイアス効果を与えることができ、メモリセルトランジスタのリーク電流を抑えて待機時の消費電流を低減できる。

請求項５に係る発明によれば、第１および第２ＰＭＯＳトランジスタのソースが第１ノードに共通接続されており、第１および第２ＮＭＯＳトランジスタのソースが第２ノードに共通接続されたＳＲＡＭセルにおいて、第３ＮＭＯＳトランジスタは、ＳＲＡＭセルを構成する第１および第２ＮＭＯＳトランジスタと同一レイアウト構造を備えており、低消費電力時において第３ＮＭＯＳトランジスタのしきい値電圧に基づいて第２ノードに電圧を印加するため、第１、第２ＮＭＯＳトランジスタのオフリークによる低消費電力時の消費電流を抑制することができ、しかも、第１および第２ＮＭＯＳトランジスタにおいてしきい値電圧のばらつきに関わらず、常にほぼ一定のオンマージンを確保することができる。

請求項６に係る発明によれば、第３ＮＭＯＳトランジスタが複数並列に接続されているため、第３ＮＭＯＳトランジスタのしきい値電圧を平均化して半導体チップ内のばらつきの影響を極力抑制できる。

請求項７に係る発明に示すように、第１ないし第３ＮＭＯＳトランジスタがメモリセル領域内に配列されていれば、第１ないし第３ＮＭＯＳトランジスタを容易に同一特性に構成することができ、各ＮＭＯＳトランジスタの特性をほぼ合致させることができる。

請求項８に係る発明によれば、第１の電圧印加回路は、第１ＮＭＯＳトランジスタのバックゲートおよび第２ＮＭＯＳトランジスタのバックゲートに印加する電圧よりも高い電圧を第２ノードに印加するため、バイアス効果によって第１、第２ＮＭＯＳトランジスタのオフリーク電流が低減され低消費電力時の消費電流を抑制することができる。

また、請求項９に係る発明によれば、第２の電圧印加回路は、第１の電圧印加回路が第２ノードに印加する電圧に応じて第１ノードに電圧を印加するため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでオンマージンを考慮したオフリーク電流の低減制御が同時に可能となる。

また、請求項１０に係る発明によれば、第２の電圧印加回路は、第１および第２ＰＭＯＳトランジスタと同一レイアウト構造を備えた第３ＰＭＯＳトランジスタを備え、当該第３ＰＭＯＳトランジスタのしきい値電圧に基づいて第１ノードに電圧を印加するため、第１および第２ＰＭＯＳトランジスタにおいてしきい値電圧のばらつきに関わらず、常にほぼ一定のオンマージンを確保することができる。

請求項１１に係る発明によれば、第３ＰＭＯＳトランジスタが複数並列に接続されているため、第３ＰＭＯＳトランジスタのしきい値電圧を平均化して半導体チップ内のばらつきの影響を極力抑制できる。

請求項１２に係る発明に示すように、第１ないし第３ＰＭＯＳトランジスタがメモリセル領域内に配列されていれば、第１ないし第３ＰＭＯＳトランジスタを同一特性に構成することが容易であり、各ＰＭＯＳトランジスタの特性をほぼ合致させることができる。請求項１３に係る発明によれば、第２の電圧印加回路は、第１ＰＭＯＳトランジスタのバックゲートおよびＰＭＯＳトランジスタのバックゲートに印加する電圧よりも低い電圧を第１ノードに印加するため、第１、第２ＰＭＯＳトランジスタのオフリーク電流による低消費電力時の消費電流を抑制することができる。請求項１４に係る発明に示すように、薄膜ＳＯＩ構造を適用すると良い。

（第１の実施形態）
以下、本発明を、ＳＲＡＭセルを用いた半導体メモリ装置に適用した第１の実施形態について図１ないし図２を参照しながら説明する。
図１は、フルＣＭＯＳ型のＳＲＡＭとソース電位を調整する調整回路の電気的構成を回路図によって示している。尚、この半導体メモリ装置は、車両内に搭載され所定電圧（例えば５Ｖ）の外部電源が供給されることによって動作するシステム内に構成されている装置を示している。

半導体メモリ装置としての半導体チップ１内には、メモリセルＭが例えば薄膜ＳＯＩ（Silicon On Insulator）基板（図示せず）上にマトリクス状に多数構成されている。図１には、メモリセルＭが示されている。このメモリセルＭは、メモリセル電源電圧ＶＣＣ（例えば１．２Ｖ）が与えられることによってデータを保持するようになっている。このメモリセルＭは、Ｎチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｔｎ１、Ｐチャネル型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｔｐ１の対によって構成される第１ＣＭＯＳインバータと、Ｎチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｔｎ２、Ｐチャネル型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｔｐ２の対によって構成される第２ＣＭＯＳインバータとの対により構成されている。

ＭＯＳトランジスタＴｐ１、Ｔｐ２は、そのソースが高電位のノードＮ１に共通接続されている。ＭＯＳトランジスタＴｐ１のドレインはＭＯＳトランジスタＴｎ１のドレインに接続されており、ＭＯＳトランジスタＴｐ２のドレインはＭＯＳトランジスタＴｎ２のドレインに接続されている。

ＭＯＳトランジスタＴｐ１、Ｔｎ１は、そのゲートが共通に接続されており、その共通接続点は、トランジスタＴｐ２のドレインとトランジスタＴｎ２のドレインとの間の共通接続点となるノードＮ３に接続されている。

ＭＯＳトランジスタＴｐ２、Ｔｎ２は、そのゲートが共通に接続されており、その共通接続点は、トランジスタＴｐ１のドレインとトランジスタＴｎ１のドレインとの間の共通接続点となるノードＮ４に接続されている。

メモリセル選択用のＮチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ、ＮＭＯＳＦＥＴ）Ｔｓ１は、ドレイン／ソースの一方がビット線ＢＬ１に接続されており、他方がノードＮ３に接続されている。メモリセル選択用のＮチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ、ＮＭＯＳＦＥＴ）Ｔｓ２は、ドレイン／ソースの一方がビット線ＢＬ２に接続されており、他方がノードＮ４に接続されている。

ＭＯＳトランジスタＴｐ１、Ｔｐ２のバックゲートは共に高電位側のノードＮ１に接続されており、ＭＯＳトランジスタＴｎ１、Ｔｎ２のバックゲートは共におり所定の低電位ノード（グランド）に接続されている。このようにして、各ＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｎ１、Ｔｎ２がメモリセルトランジスタを構成しており、当該トランジスタの組み合わせによってメモリセルＭが構成され、メモリセル領域内には当該メモリセルＭが多数構成されている。

ＭＯＳトランジスタＴｎ１、Ｔｎ２のソースは、所定のバイアス印加用のノードＮ２に共通に接続されている。このノードＮ２には、電圧印加回路としての調整回路Ｆの出力が接続されている。また、ノードＮ２とグランドとの間には、半導体チップ１内にコンデンサＣ１、半導体チップ１外にコンデンサＣ２が接続されている。これらのコンデンサＣ１、Ｃ２は、ノードＮ２の電位安定化用に設けられている。半導体チップ１外のコンデンサＣ２がノードＮ２に接続されているため、コンデンサ容量の大容量化を容易に実現できる。

また、ノードＮ２とグランドとの間には、システムの低消費電力モード（スタンバイモード）および動作モードなどの間のモード切替用のＮＭＯＳトランジスタＴｒｍがスイッチング素子として設けられており、メモリセルＭは動作時と低消費電力時とでモード切替可能に構成されている。

調整回路Ｆは、降圧電源回路ＶＧと、この降圧電源回路ＶＧの出力に接続されたＮチャネル型のＭＯＳトランジスタＴｒＲと、このＭＯＳトランジスタＴｒＲに一定の電流Ｉを流すためのカレントミラー回路ＣＭ１とを備えている。降圧電源回路ＶＧは、ノードＮ１の電圧を分圧する抵抗Ｒ１およびＲ２と、演算増幅器ＯＰ１と、Ｐチャネル型のＭＯＳトランジスタＴｒ１とを備えている。

抵抗Ｒ１およびＲ２は、ノードＮ１の電圧（例えば１．２Ｖ）を所定電圧（例えば０．９Ｖ）に分圧し、当該分圧電圧を演算増幅器ＯＰ１の反転入力端子に与える。この演算増幅器ＯＰ１は、電源電圧ＶＤ（例えば５Ｖ）から電源供給されており、ＰＭＯＳトランジスタＴｒ１を負荷とする差動アンプを構成している。すなわち、演算増幅器ＯＰ１の入力ノードとなるノードＮ５の電圧を参照電圧とし、降圧電源回路ＶＧの出力ノードとなるノードＮ６の電圧を出力電圧として、演算増幅器ＯＰ１は、これらの参照電圧と出力電圧との電位差を検出し、当該検出比較結果に応じてＰＭＯＳトランジスタＴｒ１に通ずる直流電圧電流を制御する。

Ｎチャネル型のＭＯＳトランジスタＴｒＲは、ノードＮ６にダイオード接続されており、メモリセル領域内にメモリセルＭを構成するＮＭＯＳトランジスタＴｎ１、Ｔｎ２に配列された状態でＮ個並列に接続されている。したがって、ＮＭＯＳトランジスタＴｒＲは、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２と並んでマトリクス状に配置されている。これらのＭＯＳトランジスタＴｒＲは、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２のしきい値電圧を検出するための回路として設けられており、ダミートランジスタ、計測用トランジスタ、検出回路として構成されている。

これらのＭＯＳトランジスタＴｒＲがメモリセル領域内に設けられている理由は、メモリセルトランジスタＴｎ１、Ｔｎ２と同一プロセス条件下で製造されると共に、メモリセルトランジスタＴｎ１、Ｔｎ２の温度特性とほぼ同一の特性を得るためであり、メモリセルトランジスタＴｎ１、Ｔｎ２のしきい値電圧Ｖｔのプロセス、温度などによるしきい値電圧特性などのばらつきの依存性をより精密に計測するためである。尚、図中、メモリセル領域内に同一特性を得るために併設されたトランジスタＴｎ１、Ｔｎ２、ＴｒＲには括弧付きで符号Ｌを付している。

カレントミラー回路ＣＭ１は、抵抗Ｒ３とダイオード接続されたＮチャネル型のＭＯＳトランジスタＴｒ４とを電源電圧ＶＤ−グランド間に直列接続すると共に、ＭＯＳトランジスタＴｒ４のゲートにＭＯＳトランジスタＴｒ３のゲートを共通に接続して構成されている。

ＭＯＳトランジスタＴｒＲとＭＯＳトランジスタＴｒ３とはノードＮ７において共通に接続されており、トランジスタＴｒＲのドレイン−ソース間に流れる電流を一定にするように構成されている。ＭＯＳトランジスタＴｒＲとＭＯＳトランジスタＴｒ３との共通接続点は、演算増幅器ＯＰ２の反転入力端子に接続されている。

演算増幅器ＯＰ２は、出力にＮチャネル型のＭＯＳトランジスタＴｒ２を接続して構成された差動アンプであり、非反転入力端子がノードＮ２に接続されている。演算増幅器ＯＰ２の反転入力端子に接続されたノードＮ７の電圧を参照電圧とし、非反転入力端子に接続されたノードＮ２の電圧を出力電圧として、演算増幅器ＯＰ２は、これらの参照電圧と出力電圧との電位差を検出し、当該検出比較結果に応じてＭＯＳトランジスタＴｒ２に通ずる直流電圧電流を制御することで、コンデンサＣ１、Ｃ２の両端電圧を調整し、ＭＯＳトランジスタＴｒｍのオフ時におけるノードＮ２の電圧を調整できる。このようにしてノードＮ２のソースに一定のバイアスを印加するように構成されている。

上記構成の作用について本実施形態に係る特徴部分を中心に説明する。
上述したメモリセルＭの構成を適用したときには、システムの低消費電力モード時やメモリセルＭの非アクセス時であっても、メモリセルＭ内にはリーク電流が流れる。特にプロセスの微細化が進むに従ってメモリセルトランジスタＴｎ１、Ｔｎ２のしきい値電圧Ｖｔが従来に比較して低く設定されるため、このオフリーク電流の影響が顕著に現れシステムの待機時電流が問題となる。

システムの低消費電力モード時あるいはメモリセルＭの非アクセス時には、外部からモード切替制御信号をＭＯＳトランジスタＴｒｍに与えることでＭＯＳトランジスタＴｒｍをオフする。メモリセルＭのノードＮ３のレベルが「Ｌ」、ノードＮ４のレベルが「Ｈ」となっている場合には、メモリセルＭ内には、ＭＯＳトランジスタＴｐ２のソース−ドレイン間にオフリーク電流Ｉｐ２が流れると共に、ＭＯＳトランジスタＴｎ１のドレイン−ソース間にオフリーク電流Ｉｎ１が流れる。これらのオフリーク電流の影響によってコンデンサＣ１、Ｃ２には電荷がチャージされるようになり、ノードＮ２の電位が上昇する。このとき調整回路ＦがノードＮ２に印加する正の電圧を決定する。

調整回路Ｆは、カレントミラー回路ＣＭ１の作用により、ＭＯＳトランジスタＴｒ４および抵抗Ｒ３にて決定される定電流ＩをＭＯＳトランジスタＴｒ１、ＴｒＲ、Ｔｒ３に流す。降圧電源回路ＶＧは、分圧抵抗Ｒ１およびＲ２の比に応じた電圧をノードＮ６に安定的に供給するが、演算増幅器ＯＰ２の反転入力端子のノードＮ７にはノードＮ６の電圧よりもＭＯＳトランジスタＴｒＲのしきい値電圧Ｖｔだけ低い電圧が与えられる。

例えば、低温条件下においてＭＯＳトランジスタＴｎ１、Ｔｎ２のしきい値電圧Ｖｔが大きいと、ＭＯＳトランジスタＴｒＲのしきい値電圧Ｖｔも同様に大きくなるため、ノードＮ７、ノードＮ２の電圧もこれに応じて共に低くなる。逆に、高温条件下においてＭＯＳトランジスタＴｎ１、Ｔｎ２のしきい値電圧Ｖｔが小さくなるときには、ＭＯＳトランジスタＴｒＲのしきい値電圧Ｖｔも同様に小さくなるため、降圧電源回路ＶＧ、ＭＯＳトランジスタＴｒＲの作用によってノードＮ７、ノードＮ２の電圧が共に高くなる。すると、温度の影響を生じたとしてもトランジスタＴｎ２は常に一定のオンマージンを確保できるようになる。これは、製造ばらつきが生じた場合でも同様の作用が得られる。

図２は、本実施形態と従来技術との保持マージンの対比を示している。例えば特許文献１に示される回路構成を従来技術として適用すると、Ｎチャネル型のＭＯＳトランジスタのソースに電位を印加してソース電位を上昇させることでリーク電流の低減が図られているものの、ＮＭＯＳトランジスタのしきい値電圧ＶTHOが小さいときにはソース印加電圧Ｖｂが小さくなる傾向があり、ＮＭＯＳトランジスタのしきい値電圧ＶTHOが大きいときにはソース印加電圧Ｖｂが大きくなる傾向がある。仮に、図２にイメージを示すように、たとえソース印加電圧Ｖｂがしきい値電圧ＶTHOの変化によらず一定であると仮定したとしても、温度または製造ばらつきの影響によるＮＭＯＳトランジスタのオンマージンの変化は避けられない。

本実施形態においては、調整回路Ｆは、メモリセルＭのＮＭＯＳトランジスタのしきい値電圧ＶTHOが変動したとしてもＮＭＯＳトランジスタのオンマージンが常時一定レベルに確保できるようにＮＭＯＳトランジスタのソースに印加する電圧を調整している。

本実施形態によれば、ＮＭＯＳトランジスタＴｎ１のしきい値電圧ＶTHOが小さい場合には、ソース印加電圧Ｖｂを大きくし、ＮＭＯＳトランジスタＴｎ１のしきい値電圧ＶTHOが大きい場合には、ソース印加電圧Ｖｂを小さくしているため、保持マージン（オンマージン）をほぼ一定に保つことができる。しかも、ＮＭＯＳトランジスタＴｎ１のオンによりしきい値電圧Ｖｔが小さく当該ＮＭＯＳトランジスタＴｎ１のオフリーク電流が大きい時には調整回路ＦがノードＮ２の印加電圧を大きくすることでＮＭＯＳトランジスタの基板バイアス効果が顕著に働き、従来技術に比較して効果的にリーク電流量を低減することができる。

また、ＭＯＳトランジスタＴｒＲは、メモリセルＭを構成するトランジスタＴｎ１、Ｔｎ２と同一レイアウト条件にて作成されており、定電流値をＮ倍（複数倍）に設定するように構成することで、ＭＯＳトランジスタＴｒＲに製造ばらつきが生じたとしても、しきい値電圧Ｖｔを平均化し、ばらつきを極力抑制して安定化することができる。

このようにして、バックゲートがグランドに接続されたＭＯＳトランジスタＴｎ１、Ｔｎ２のソースに正のバイアスが印加されるようになり、ＭＯＳトランジスタＴｎ１のしきい値電圧Ｖｔが増加し、当該ＭＯＳトランジスタＴｎ１のソース−ドレイン間に流れる電流が低下する。したがって、基板バイアス効果によって待機時のリーク電流を低減できる。
しかも、オフ（待機）時のリーク電流が存在したときのみ、ノードＮ２の電圧が上昇するため、オフリーク電流が存在しない場合には不用意にメモリセルＭの保持能力を落とすことがない。

本実施形態によれば、ＭＯＳトランジスタＴｒＲがメモリセルＭを構成するＮＭＯＳトランジスタＴｎ１、Ｔｎ２と同一レイアウト構造（Ｌ）を備えており、低消費電力時においてノードＮ１の印加電圧から保持マージン電圧として抵抗Ｒ１の両端電圧を減圧すると共にＭＯＳトランジスタＴｒＲのしきい値電圧Ｖｔを減圧したノードＮ７の電圧を安定化してノードＮ２に印加するように構成されているため、低消費電力時の消費電流を抑制することができる。しかも、ＭＯＳトランジスタＴｎ１の温度、プロセスのばらつきに関わらず、常にほぼ一定のオンマージンを確保できる。尚、メモリセルＭのデータ保持状態としてノードＮ３が「Ｌ」、ノードＮ４が「Ｈ」のときについて説明したが、ノードＮ３が「Ｈ」、ノードＮ４が「Ｌ」の場合も同様であるため、その説明を省略する。

ＭＯＳトランジスタＴｒＲは、複数並列に接続されているため、ＭＯＳトランジスタＴｒＲのしきい値電圧Ｖｔを平均化して当該ＭＯＳトランジスタＴｒＲのばらつきの影響を抑制できる。
ＭＯＳトランジスタＴｎ１、Ｔｎ２、ＴｒＲは共にメモリセル領域内に配列構成されているため、同一レイアウト構造を容易に構成することができ、同一特性のＭＯＳトランジスタを容易に形成できる。

特許文献１の技術思想では、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２のソースに固定電位を印加する場合には、しきい値電圧Ｖｔのばらつきを考慮して回路設計する必要があるが、本実施形態ではプロセス特性を考慮せずに回路構成することができる。

また、特許文献１の技術思想では、しきい値電圧Ｖｔのばらつきが最大のときに確保したい保持マージン電圧が得られるようにソースに印加する電圧を設定することが多い。したがって、しきい値電圧が最少になったとき（オフリーク電流が大きいとき）、保持マージン（メモリトランジスタのオンマージン）は過剰になってしまう。本実施形態によれば、しきい値電圧Ｖｔが最少になったとき（オフリーク電流が大きいとき）にも同じ保持マージンになるようにソース電位が上がり、基板バイアス効果を有効に働かせることができ従来に比較してリーク電流の低減効果が大きい。
また、調整回路Ｆは、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２のソースノードＮ２にバックゲートとは独立して電圧を印加しているため、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２に流れる電流を容易に調整でき、リーク電流の低減効果を大きくできる。

（第２の実施形態）
図３は、本発明の第２の実施形態を示すもので、前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分を中心に説明する。
図３に示すように、半導体チップ１に代わる半導体チップ１１内には、調整回路Ｆに代えて調整回路Ｆ２が構成されている。この調整回路Ｆ２は、調整回路Ｆの電気的構成に加えて下記の電気的構成を具備している。抵抗Ｒ２に代えてＮチャネル型のＭＯＳトランジスタＴｒ５が構成されている。ＭＯＳトランジスタＴｒ５のドレインは、抵抗Ｒ１に接続されており、そのソースはグランドに接続されている。ノードＮ１とグランドとの間には、抵抗Ｒ４およびＮチャネル型のＭＯＳトランジスタＴｒ６のドレイン−ソース間が直列接続されている。

他方、ノードＮ１とグランドとの間には、分圧用の抵抗Ｒ５およびＲ６が直列接続されており、これらの共通接続点となるノードＮ８は、演算増幅器ＯＰ３の反転入力端子に接続されている。演算増幅器ＯＰ３の非反転入力端子は、抵抗Ｒ４とＭＯＳトランジスタＴｒ６との共通接続点に接続されている。ＭＯＳトランジスタＴｒ５およびＴｒ６のゲートは互いに共通接続されており、この共通接続点は演算増幅器ＯＰ３の出力に接続されている。

このような回路において、抵抗Ｒ５およびＲ６の抵抗比を適切な所定値に設定し、演算増幅器ＯＰ３の反転入力端子の電圧を設定することで、ノードＮ８の電圧は適切な分圧電圧に常に固定される（例えば０．９Ｖ）。ここでＭＯＳトランジスタＴｒ５およびＴｒ６のゲートには同一電圧が印加されるため、抵抗Ｒ１およびＲ４の抵抗値が同一であれば、抵抗Ｒ１の両端電圧も常に一定となり、ノードＮ６の電圧は（電源電圧ＶＣＣ−抵抗Ｒ１の両端電圧）となり常に一定（例えば０．９Ｖ）となる。尚、抵抗Ｒ１の両端電圧は保持マージン（ＮＭＯＳトランジスタのオンマージン）電圧となり適宜設定される。

すると、ノードＮ７の電圧は、この電圧からＭＯＳトランジスタＴｒＲのしきい値電圧Ｖｔ（つまりＮＭＯＳトランジスタのしきい値電圧Ｖｔ）だけ降下した電圧となり、ＭＯＳトランジスタＴｎ１、Ｔｎ２のオフリーク電流が発生した場合のノードＮ２の電圧も（電源電圧ＶＣＣ−抵抗Ｒ１の両端電圧−ＭＯＳトランジスタＴｎ１またはＴｎ２のしきい値電圧Ｖｔ）に安定的に固定されるようになる。

これにより、メモリセルトランジスタＴｎ１、Ｔｎ２のしきい値電圧Ｖｔがプロセスや温度に応じてたとえバラついたとしても常に一定の保持マージンを確保することができ、そのマージン電圧は抵抗Ｒ５およびＲ６の抵抗比でノードＮ８の電圧を設定することによって自由に設定することができる。

（第３の実施形態）
図４および図５は、本発明の第３の実施形態を示すもので、前述実施形態と異なるところは、Ｎチャネル型のＭＯＳトランジスタ側のソースノードにバイアスを印加するのに加えて、メモリセルのＰチャネル型のＭＯＳトランジスタ側のソースノードにもバイアスを印加することで、よりリーク電流の低減効果を図ったものである。

図４は、半導体チップ１、１１に代わる半導体チップ２１を示している。この半導体チップ２１内には、前述実施形態にて説明した調整回路Ｆ２が構成されており、この調整回路Ｆ２によりノードＮ２に電位を印加するように構成されている。前述実施形態では、抵抗Ｒ５およびＲ６に電源を供給する接続部Ｔ１と、抵抗Ｒ１に電源を供給する接続部Ｔ２とは共に電源電圧ＶＣＣを供給する電源供給ノードＮ１に接続されていたが、本実施形態ではこれに代えて接続部Ｔ１が電源供給ノードＮ１０に電気的に接続されており、接続部Ｔ２が演算増幅器ＯＰ４によるボルテージフォロワの出力に接続されている。

ノードＮ１は、ＭＯＳトランジスタＴｐ１およびＴｐ２のソースの共通接続ノードとなっており、ノードＮ１０は電源電圧ＶＣＣの供給ノードとなっている。これらのノードＮ１とノードＮ１０との間には、スイッチング素子としてＭＯＳトランジスタＴｒｍ２が接続されている。また、ノードＮ１とノードＮ１０との間には、半導体チップ２１内にコンデンサＣ３が接続されており、半導体チップ２１の外側にコンデンサＣ４が接続されている。ＭＯＳトランジスタＴｒｍ２は、前述実施形態にて説明したＭＯＳトランジスタＴｒｍと同様にモード切替用に設けられており、低消費電力モード時又はＲＡＭの非アクセス時にはオフするように構成されている。

ノードＮ１とノードＮ１０との間には調整回路Ｆ３が構成されている。この調整回路Ｆ３は、演算増幅器ＯＰ４〜ＯＰ６、抵抗Ｒ７〜Ｒ１０、Ｐチャネル型のＭＯＳトランジスタＴｒ７〜Ｔｒ９を備えており、これにより、ノードＮ２の電圧に応じた電圧をノードＮ１に印加するように構成されている。演算増幅器ＯＰ４は、ノードＮ１の電圧が抵抗Ｒ８を介して非反転入力端子に入力されておりボルテージフォロワを構成している。演算増幅器ＯＰ５は、ノードＮ２の電圧が抵抗Ｒ７を介して非反転入力端子に入力されておりボルテージフォロワを構成している。

演算増幅器ＯＰ４の出力ノードＮ１１と演算増幅器ＯＰ５の出力ノードＮ１２との間には、ダイオード接続されたＰチャネル型のＭＯＳトランジスタＴｒ８と抵抗Ｒ９とが直列接続されている。ＭＯＳトランジスタＴｒ８のバックゲートはノードＮ１０に接続されている。ＭＯＳトランジスタＴｒ８およびＴｒ９のゲート、ソースはそれぞれ互いに共通接続されており、ＰＭＯＳトランジスタＴｒ９のドレインは抵抗Ｒ１０を介してグランドに接続されている。これにより、抵抗Ｒ９、Ｒ１０、ＭＯＳトランジスタＴｒ８、Ｔｒ９によってカレントミラー回路ＣＭ２が構成されている。

ＰＭＯＳトランジスタＴｒ８、Ｔｒ９は、前述実施形態にて説明したＭＯＳトランジスタＴｒＲと同様にメモリセル領域内に構成されている。これらのＰＭＯＳトランジスタＴｒ８、Ｔｒ９は、メモリセル領域内においてＰＭＯＳトランジスタＴｐ１、Ｔｐ２と配列して構成され、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２と同一プロセスによって製造され、同一レイアウト構造に構成されている。尚、これらのＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｒ８、Ｔｒ９はレイアウトが同一で特性がほぼ同様のため、図中には括弧付きで符号Ｌ２を付している。

ＰＭＯＳトランジスタＴｒ９と抵抗Ｒ１０との間の共通接続点は、演算増幅器ＯＰ６の非反転入力端子に接続されている。ノードＮ１０とグランドとの間には抵抗Ｒ７、Ｒ８が直列接続されており、この共通接続点は演算増幅器ＯＰ６の反転入力端子に接続されている。演算増幅器ＯＰ６の出力は、Ｐチャネル型のＭＯＳトランジスタＴｒ７のゲートに接続されている。ＭＯＳトランジスタＴｒ７のソース／ドレインはノードＮ１０とノードＮ１との間に接続されている。その他の電気的接続は、前述実施形態とほぼ同様であるためその説明を省略する。

上述構成の作用について説明する。システムの低消費電力モード時あるいはメモリセルＭの非アクセス時には、外部からモード切替制御信号を各ＭＯＳトランジスタＴｒｍ、Ｔｒｍ２のゲートに印加することに応じて当該ＭＯＳトランジスタＴｒｍ、Ｔｒｍ２をオフする。前述実施形態と同様に、メモリセルＭのノードＮ３のレベルが「Ｌ」、ノードＮ４のレベルが「Ｈ」となっている場合には、メモリセルＭ内には、ＰＭＯＳトランジスタＴｐ２のソース−ドレイン間にオフリーク電流Ｉｐ２が流れると共にＮＭＯＳトランジスタＴｎ１のドレイン−ソース間にオフリーク電流Ｉｎ１が流れる。

これらのリーク電流の影響によってコンデンサＣ１〜Ｃ４には電荷がチャージされるようになり、ノードＮ２の電位が０Ｖよりも上昇すると共にノードＮ１の電位が電源電圧ＶＣＣよりも低くなる。この場合、低電力消費モード時においてＰＭＯＳトランジスタＴｐ２は、そのバックゲートにバックバイアス（基板バイアス）として電源電圧ＶＣＣが印加されているため、ＮＭＯＳトランジスタＴｎ１と同様に当該ＰＭＯＳトランジスタＴｐ２も強力にオフされるようになりリーク電流をさらに低減できるようになる。またノードＮ１およびＮ２間の電圧を前述実施形態に比較して低くすることができリーク電流を低減できる。

図５（ａ）は、オフリーク低減効果をシミュレーションするための回路を示すと共に、図５（ｂ）は各トランジスタに流れるオフリーク電流のバックゲート電圧依存性を概略的に示している。これらの図５に示すように、ＰＭＯＳトランジスタＴｐ２のバックゲートに印加されるバイアスがＰＭＯＳトランジスタＴｐ１、Ｔｐ２のソースに印加する電圧ＶＣＣよりも高い電圧（ＶＣＣ＋ΔＶｓ）にすると、その増加量ΔＶｓに対してＰＭＯＳトランジスタＴｐ２のソース・ドレイン間に流れる電流Ｉｐ２が指数関数的に減少する。また、ＮＭＯＳトランジスタＴｎ１のソースに印加する電圧が当該ＮＭＯＳトランジスタＴｎ１のバックゲートの印加電圧（グランド（０Ｖ）電圧）よりも高い電圧（ΔＶｓ）にすると、その増加量ΔＶｓに対してトランジスタＴｎ１のドレイン・ソース間に流れる電流Ｉｎ１が指数関数的に減少する。

図４に示すように、調整回路Ｆ２が、ノードＮ２の電位をＭＯＳトランジスタＴｒ２により制御し、調整回路Ｆ３が、ノードＮ１の電位をＭＯＳトランジスタＴｒ７により制御する。調整回路Ｆ２の作用は、前述実施形態と同様であるため説明を省略する。調整回路Ｆ３は、抵抗Ｒ９およびＰＭＯＳトランジスタＴｒ８のソース−ドレイン間電圧によってノードＮ１１およびＮ１２間の電圧を決定する。

例えば、ＭＯＳトランジスタＴｐ２のしきい値電圧Ｖｔが大きいと、ＭＯＳトランジスタＴｒ８およびＴｒ９のしきい値電圧Ｖｔも同様に大きくなるため、抵抗Ｒ９に流れる電流Ｉ２が低下する。電流Ｉ２が低下すると抵抗Ｒ１０に流れる電流も低下するため、演算増幅器ＯＰ６の非反転入力端子に与えられる電圧が低下する。すると、ＭＯＳトランジスタＴｒ７のゲート印加電圧が低下しノードＮ１の電位が上昇する。逆に、ＭＯＳトランジスタＴｐ２のしきい値電圧Ｖｔが小さくなるときには、ＭＯＳトランジスタＴｒ８およびＴｒ９のしきい値電圧Ｖｔも同様に小さくなるため、演算増幅器ＯＰ６の非反転入力端子の印加電圧が増加する。すると、温度の影響でしきい値電圧が変化しても常に一定のオンマージンを確保できるようになる。これは、製造ばらつきが生じた場合でも同様の作用が得られる。

本実施形態によれば、調整回路Ｆ３はノードＮ２の印加電圧に応じてノードＮ１に印加する電圧を調整し、また、調整回路Ｆ２はノードＮ１の印加電圧に応じてノードＮ２に印加する電圧を調整して印加するため、ＮＭＯＳトランジスタ側と同時にＰＭＯＳトランジスタ側においてもＰＭＯＳトランジスタＴｐ２のソース電位を電源電位に比較して低くすることができ、ＰＭＯＳトランジスタＴｐ２に流れる電流Ｉｐ２を低減することができる。

また、ＰＭＯＳトランジスタＴｒ８、Ｔｒ９がメモリセルＭを構成するＰＭＯＳトランジスタＴｐ１、Ｔｐ２と同一レイアウト構造（Ｌ２）を備えており、調整回路Ｆ３がノードＮ２の電圧から抵抗Ｒ９に流れる電流に応じたＰＭＯＳトランジスタＴｐ１またはＴｐ２のオンマージン電圧を加えると共に、カレントミラー回路ＣＭ２に流れる電流Ｉ２に応じた電圧に基づいてＰＭＯＳトランジスタＴｒ７のゲートに印加する電圧を調整しているため、ＰＭＯＳトランジスタＴｐ２のソース電位を電源電位ＶＣＣに比較して低くすることができ、ＰＭＯＳトランジスタＴｐ１のオンマージンを一定に制御（Ｒ９、Ｒ１０、Ｒ８の両端電圧）しながらＰＭＯＳトランジスタＴｐ２に流れるオフリーク電流Ｉｐ２を低減することができる。

また、調整回路Ｆ３は、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２のソースノードＮ１にバックゲートとは独立して電圧を印加しているため、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２に流れる電流を容易に調整でき、リーク電流の低減効果を大きくできる。

（第４の実施形態）
図６は、本発明の第４の実施形態を示すもので、前述実施形態と異なるところは、Ｐチャネル型のＭＯＳトランジスタのバックゲートに印加する電圧を制御しているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について中心に説明する。

この図６は、半導体チップ１、１１、２１に代わる半導体チップ３１の電気的構成を概略的に示している。この図６に示すように、調整回路Ｆ３に代わる調整回路Ｆ４が構成されている。この調整回路Ｆ４は、調整回路Ｆ３に比較して演算増幅器ＯＰ４によるボルテージフォロワを構成することなく導通して構成している。ノードＮ１とノードＮ１０との間にはＭＯＳトランジスタＴｒｍ３のソース／ドレインが接続されている。このＭＯＳトランジスタＴｒｍ３は、前述実施形態のＴｒｍ、Ｔｒｍ２と同様のモード切替用のＭＯＳトランジスタである。

電源電圧ＶＣＣは、ノードＮ１に供給されている。ＰＭＯＳトランジスタＴｐ２、Ｔｐ１は、そのバックゲートがノードＮ１０に接続されている。演算増幅器ＯＰ６の出力はノードＮ１０に接続されている。ノードＮ１は抵抗Ｒ７に接続されていると共にＰＭＯＳトランジスタＴｒ８およびＴｒ９のソースに接続されている。第１の実施形態にて説明した調整回路ＦのノードＮ１を接続する端子Ｔ３は、図６に示す回路内のノードＮ１に接続されている。このようにして、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２のソースに電源電圧ＶＣＣを印加しながら、ＭＯＳトランジスタＴｐ１、Ｔｐ２のバックゲートに演算増幅器ＯＰ６を介して電圧を印加している。この場合、演算増幅器ＯＰ６の制御に応じてノードＮ１０の電圧が制御されるようになり、ＰＭＯＳトランジスタＴｐ１またはＴｐ２のオンマージンが常に一定になるようにＰＭＯＳトランジスタＴｐ１、Ｔｐ２のバックゲート電圧を制御する。このような実施形態においても前述実施形態とほぼ同様の作用効果を奏する。

尚、前述実施形態では、Ｎチャネル型のＭＯＳトランジスタＴｎ１、Ｔｎ２側のソースノードにバイアスを印加したり、当該電圧を印加するのに加えて、メモリセルのＰチャネル型のＭＯＳトランジスタＴｐ１、Ｔｐ２側のソースノードにもバイアスを印加する実施形態を示しているが、Ｐチャネル型のＭＯＳトランジスタＴｐ１、Ｔｐ２のソースノードのみにバイアスを印加する形態にも適用可能である。

＜レイアウト構造の一例＞
図７は、上記実施形態に係る補足説明を示す図であり、特にメモリセル領域内のレイアウト構造の一例を示した平面図である。図７に示すように、センスアンプＳＡは、各メモリセルＭのデータをセンスする。多数のメモリセルＭはマトリクス状に並設されており、このメモリセルＭの構造と同一レイアウト構造を有するダミーメモリセルＤＭが近接配置状態で複数構成されている。これらのダミーメモリセルＤＭは所定の一方向に配列されており、ダミーメモリセルＤＭ内には前述実施形態で説明したトランジスタＴｒＲ、Ｔｒ８、Ｔｒ９が構成されている。前述した調整回路Ｆ〜Ｆ４が各トランジスタＴｒ８、Ｔｒ９、ＴｒＲと共に構成されている。すなわち、このようなレイアウト構造を採用することで、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２とＰＭＯＳトランジスタＴｒ８、Ｔｒ９の特性を容易にほぼ同様の特性に合致させることができ、さらに、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２とＮＭＯＳトランジスタＴｒＲの特性を容易にほぼ同様の特性に合致させることができる。

本発明の第１の実施形態の半導体メモリ装置の内部の電気的構成図 しきい値電圧に対する保持マージンの変化を示す比較図 本発明の第２の実施形態における図１相当図 本発明の第３の実施形態における図１相当図 各ノードの印加電圧とトランジスタに流れる電流との関係を示す関係図 本発明の第４の実施形態における図１相当図 レイアウト構造を概略的に示す平面図（本発明の第１ないし第４の実施形態に係る補足説明図）

符号の説明

図面中、１、１１、２１、３１は半導体チップ（半導体メモリ装置）、Ｆ〜Ｆ４は調整回路（電圧印加回路）、Ｔｎ１、Ｔｎ２、ＴｒＲはＮＭＯＳトランジスタ、Ｔｐ１、Ｔｐ２、Ｔｒ８はＰＭＯＳトランジスタ、Ｍはメモリセル（ＳＲＡＭセル）を示す。

Claims (14)

1. メモリセルトランジスタを含んで構成されたＳＲＡＭセルと、
   このＳＲＡＭセルを構成するメモリセルトランジスタのしきい値電圧が変動したとしても前記メモリセルトランジスタのオンマージンが常時一定レベルに確保できるように前記メモリセルトランジスタのソースまたはバックゲートに印加する電圧を調整する調整回路とを備えたことを特徴とする半導体メモリ装置。
2. メモリセルトランジスタを含んで構成されたＳＲＡＭセルと、
   このＳＲＡＭセルを構成するメモリセルトランジスタのしきい値電圧を検出する検出回路と、
   この検出回路の検出結果に基づいて前記メモリセルトランジスタのソースまたはバックゲートに印加する電圧を調整する調整回路とを備えたことを特徴とする半導体メモリ装置。
3. 前記ＳＲＡＭセルを構成するメモリセルトランジスタのうちＰＭＯＳトランジスタのバックゲートとソースとに印加する電圧を独立して印加可能に構成されていることを特徴とする請求項１または２記載の半導体メモリ装置。
4. 前記ＳＲＡＭセルを構成するメモリセルトランジスタのうちＮＭＯＳトランジスタのバックゲートとソースとに印加する電圧を独立して印加可能に構成されていることを特徴とする請求項１ないし３の何れかに記載の半導体メモリ装置。
5. ソースが第１ノードに共通接続された第１および第２ＰＭＯＳトランジスタと、ソースが第２ノードに共通接続された第１および第２ＮＭＯＳトランジスタとを備え、前記第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタをＣＭＯＳインバータ接続して構成されると共に前記第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタをＣＭＯＳインバータ接続して構成されたＳＲＡＭセルと、
   前記ＳＲＡＭセルを構成する第１および第２ＮＭＯＳトランジスタと同一レイアウト構造を備えた第３ＮＭＯＳトランジスタと、
   低消費電力時において前記第３ＮＭＯＳトランジスタのしきい値電圧に基づいて第２ノードに電圧を印加する第１の電圧印加回路とを備えたことを特徴とする半導体メモリ装置。
6. 前記第３ＮＭＯＳトランジスタは、複数並列接続されていることを特徴とする請求項５記載の半導体メモリ装置。
7. 前記第１ないし第３ＮＭＯＳトランジスタは、メモリセル領域内に配列されていることを特徴とする請求項５または６記載の半導体メモリ装置。
8. 前記第１の電圧印加回路は、前記第１ＮＭＯＳトランジスタのバックゲートおよび第２ＮＭＯＳトランジスタのバックゲートに印加する電圧よりも高い電圧を第２ノードに印加することを特徴とする請求項５ないし７の何れかに記載の半導体メモリ装置。
9. 前記第１の電圧印加回路が第２ノードに印加する電圧に応じて第１ノードに電圧を印加する第２の電圧印加回路を備えたことを特徴とする請求項５ないし８の何れかに記載の半導体メモリ装置。
10. 前記第２の電圧印加回路は、第１および第２ＰＭＯＳトランジスタと同一レイアウト構造を備えた第３ＰＭＯＳトランジスタを備え、第３ＰＭＯＳトランジスタのしきい値電圧に基づいて第１ノードに電圧を印加することを特徴とする請求項９記載の半導体メモリ装置。
11. 前記第３ＰＭＯＳトランジスタは、複数並列接続されていることを特徴とする請求項１０記載の半導体メモリ装置。
12. 前記第１ないし第３ＰＭＯＳトランジスタは、メモリセル領域内に配列されていることを特徴とする請求項１０または１１記載の半導体メモリ装置。
13. 前記第２の電圧印加回路は、前記第１ＰＭＯＳトランジスタのバックゲートおよび第２ＰＭＯＳトランジスタのバックゲートに印加する電圧よりも低い電圧を第１ノードに印加することを特徴とする請求項９ないし１２の何れかに記載の半導体メモリ装置。
14. 薄膜ＳＯＩ（Silicon On Insulator）構造を適用して構成されていることを特徴とする請求項１ないし１３の何れかに記載の半導体メモリ装置。

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