JP2002216497A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 動作テストにおいてスタンバイ電流不良のメ
モリセルを検出できるスタティック型半導体記憶装置を
提供する。 【解決手段】 電圧供給回路７０は、抵抗素子７１と、
ＰチャネルＭＯＳトランジスタ７２と、ＮチャネルＭＯ
Ｓトランジスタ７３，７４とを備える。抵抗素子７１お
よびＰチャネルＭＯＳトランジスタ７２は電源ノード３
５とノード３８との間に並列に接続される。Ｎチャネル
ＭＯＳトランジスタ７３，７４はノード３８と接地ノー
ド３６との間に直列に接続される。電圧供給回路７０
は、Ｈレベルのテストモード信号ＴＥを受けてメモリセ
ルＭＣ１１のセルＶｃｃ線に接続されたノード３８にＮ
チャネルＭＯＳトランジスタ７３のしきい値電圧を供給
し、Ｌレベルのテストモード信号ＴＥを受けてノード３
８に外部電源電圧を供給する。
モリセルを検出できるスタティック型半導体記憶装置を
提供する。 【解決手段】 電圧供給回路７０は、抵抗素子７１と、
ＰチャネルＭＯＳトランジスタ７２と、ＮチャネルＭＯ
Ｓトランジスタ７３，７４とを備える。抵抗素子７１お
よびＰチャネルＭＯＳトランジスタ７２は電源ノード３
５とノード３８との間に並列に接続される。Ｎチャネル
ＭＯＳトランジスタ７３，７４はノード３８と接地ノー
ド３６との間に直列に接続される。電圧供給回路７０
は、Ｈレベルのテストモード信号ＴＥを受けてメモリセ
ルＭＣ１１のセルＶｃｃ線に接続されたノード３８にＮ
チャネルＭＯＳトランジスタ７３のしきい値電圧を供給
し、Ｌレベルのテストモード信号ＴＥを受けてノード３
８に外部電源電圧を供給する。
Description
【０００１】
【発明の属する技術分野】この発明は、スタンバイ電流
不良を検出可能なスタティック型半導体記憶装置に関す
る。
不良を検出可能なスタティック型半導体記憶装置に関す
る。
【０００２】
【従来の技術】図２３を参照して、スタティック型のメ
モリセル（ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ））１０は、ＰチャネルＭＯＳ
トランジスタ１，２と、ＮチャネルＭＯＳトランジスタ
３〜６と、記憶ノードＮ１，Ｎ２とを備える。Ｐチャネ
ルＭＯＳトランジスタ１，２は、電源ノード３５と、そ
れぞれ、記憶ノードＮ１，Ｎ２との間に接続される。Ｎ
チャネルＭＯＳトランジスタ３，４は、それぞれ、記憶
ノードＮ１，Ｎ２と接地ノード３６との間に接続され
る。そして、記憶ノードＮ１上の電圧はＰチャネルＭＯ
Ｓトランジスタ２およびＮチャネルＭＯＳトランジスタ
４のゲート端子に与えられ、記憶ノード上の電圧はＰチ
ャネルＭＯＳトランジスタ１およびＮチャネルＭＯＳト
ランジスタ３のゲート端子に与えられる。ＮチャネルＭ
ＯＳトランジスタ５は、記憶ノードＮ１とビット線ＢＬ
との間に接続され、ＮチャネルＭＯＳトランジスタ６
は、記憶ノードＮ２とビット線／ＢＬとの間に接続され
る。ＮチャネルＭＯＳトランジスタ５，６は、ワード線
（ＷＬ）によってオン・オフされる。
モリセル（ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ））１０は、ＰチャネルＭＯＳ
トランジスタ１，２と、ＮチャネルＭＯＳトランジスタ
３〜６と、記憶ノードＮ１，Ｎ２とを備える。Ｐチャネ
ルＭＯＳトランジスタ１，２は、電源ノード３５と、そ
れぞれ、記憶ノードＮ１，Ｎ２との間に接続される。Ｎ
チャネルＭＯＳトランジスタ３，４は、それぞれ、記憶
ノードＮ１，Ｎ２と接地ノード３６との間に接続され
る。そして、記憶ノードＮ１上の電圧はＰチャネルＭＯ
Ｓトランジスタ２およびＮチャネルＭＯＳトランジスタ
４のゲート端子に与えられ、記憶ノード上の電圧はＰチ
ャネルＭＯＳトランジスタ１およびＮチャネルＭＯＳト
ランジスタ３のゲート端子に与えられる。ＮチャネルＭ
ＯＳトランジスタ５は、記憶ノードＮ１とビット線ＢＬ
との間に接続され、ＮチャネルＭＯＳトランジスタ６
は、記憶ノードＮ２とビット線／ＢＬとの間に接続され
る。ＮチャネルＭＯＳトランジスタ５，６は、ワード線
（ＷＬ）によってオン・オフされる。
【０００３】メモリセル１０は、記憶ノードＮ１上の電
位がＨレベルであり、かつ、記憶ノードＮ２上の電位が
Ｌレベルのときデータ「１」を記憶し、記憶ノードＮ
１，Ｎ２上の電位が逆のときデータ「０」を記憶する。
位がＨレベルであり、かつ、記憶ノードＮ２上の電位が
Ｌレベルのときデータ「１」を記憶し、記憶ノードＮ
１，Ｎ２上の電位が逆のときデータ「０」を記憶する。
【０００４】メモリセル１０にデータ「１」が書込まれ
るとき、ビット線ＢＬ上の電位がＨレベルに保持され、
ビット線／ＢＬ上の電位がＬレベルに保持される。そし
て、ワード線（ＷＬ）が活性化されることによってＮチ
ャネルＭＯＳトランジスタ５，６がオンされ、記憶ノー
ドＮ１上の電位がビット線ＢＬ上の電位と同じＨレベル
になり、記憶ノードＮ２上の電位がビット線／ＢＬ上の
電位と同じＬレベルになる。そうすると、ＰチャネルＭ
ＯＳトランジスタ１はオンされ、ＮチャネルＭＯＳトラ
ンジスタ３がオフされるため、記憶ノードＮ１の電位は
Ｈレベルにラッチされる。また、ＰチャネルＭＯＳトラ
ンジスタ２はオフされ、ＮチャネルＭＯＳトランジスタ
４はオフされるため記憶ノードＮ２上の電位はＬレベル
にラッチされる。その後、ワード線（ＷＬ）が不活性化
されることによってＮチャネルＭＯＳトランジスタ５，
６がオフされ、記憶ノードＮ１上の電位がＨレベルに保
持され、記憶ノードＮ２上の電位がＬレベルに保持され
てデータ「１」がメモリセル１０に書込まれる。データ
「０」がメモリセル１０に書込まれるときは、ビット線
ＢＬ上の電位がＬレベルに保持され、ビット線／ＢＬ上
の電位がＨレベルに保持されるだけであり、書込動作は
データ「１」が書込まれる場合と同じである。
るとき、ビット線ＢＬ上の電位がＨレベルに保持され、
ビット線／ＢＬ上の電位がＬレベルに保持される。そし
て、ワード線（ＷＬ）が活性化されることによってＮチ
ャネルＭＯＳトランジスタ５，６がオンされ、記憶ノー
ドＮ１上の電位がビット線ＢＬ上の電位と同じＨレベル
になり、記憶ノードＮ２上の電位がビット線／ＢＬ上の
電位と同じＬレベルになる。そうすると、ＰチャネルＭ
ＯＳトランジスタ１はオンされ、ＮチャネルＭＯＳトラ
ンジスタ３がオフされるため、記憶ノードＮ１の電位は
Ｈレベルにラッチされる。また、ＰチャネルＭＯＳトラ
ンジスタ２はオフされ、ＮチャネルＭＯＳトランジスタ
４はオフされるため記憶ノードＮ２上の電位はＬレベル
にラッチされる。その後、ワード線（ＷＬ）が不活性化
されることによってＮチャネルＭＯＳトランジスタ５，
６がオフされ、記憶ノードＮ１上の電位がＨレベルに保
持され、記憶ノードＮ２上の電位がＬレベルに保持され
てデータ「１」がメモリセル１０に書込まれる。データ
「０」がメモリセル１０に書込まれるときは、ビット線
ＢＬ上の電位がＬレベルに保持され、ビット線／ＢＬ上
の電位がＨレベルに保持されるだけであり、書込動作は
データ「１」が書込まれる場合と同じである。
【０００５】メモリセル１０からデータ「１」を読出す
ときは、ワード線（ＷＬ）が活性化されることによって
ＮチャネルＭＯＳトランジスタ５，６がオンしてメモリ
セル１０が活性化される。そして、記憶ノードＮ１上の
電位はＨレベルであるためＰチャネルＭＯＳトランジス
タ２はオフし、ＮチャネルＭＯＳトランジスタ４はオン
し、ビット線／ＢＬからＮチャネルＭＯＳトランジスタ
４，６を介して接地ノード３６へ電流が流込み、ビット
線／ＢＬ上の電位はＬレベルになる。そうすると、Ｐチ
ャネルＭＯＳトランジスタ１がオンし、ＮチャネルＭＯ
Ｓトランジスタ３がオフするため、電源ノード３５から
ＰチャネルＭＯＳトランジスタ１およびＮチャネルＭＯ
Ｓトランジスタ５を介してビット線ＢＬへ電流が流込
み、ビット線ＢＬ上の電位はＨレベルになる。
ときは、ワード線（ＷＬ）が活性化されることによって
ＮチャネルＭＯＳトランジスタ５，６がオンしてメモリ
セル１０が活性化される。そして、記憶ノードＮ１上の
電位はＨレベルであるためＰチャネルＭＯＳトランジス
タ２はオフし、ＮチャネルＭＯＳトランジスタ４はオン
し、ビット線／ＢＬからＮチャネルＭＯＳトランジスタ
４，６を介して接地ノード３６へ電流が流込み、ビット
線／ＢＬ上の電位はＬレベルになる。そうすると、Ｐチ
ャネルＭＯＳトランジスタ１がオンし、ＮチャネルＭＯ
Ｓトランジスタ３がオフするため、電源ノード３５から
ＰチャネルＭＯＳトランジスタ１およびＮチャネルＭＯ
Ｓトランジスタ５を介してビット線ＢＬへ電流が流込
み、ビット線ＢＬ上の電位はＨレベルになる。
【０００６】メモリセル１０からデータ「０」が読出さ
れるときの動作も、データ「１」が読出されるときの動
作と同じである。
れるときの動作も、データ「１」が読出されるときの動
作と同じである。
【０００７】図２３から明らかなように、メモリセル１
０は、６個のＭＯＳトランジスタから成る、いわゆるフ
ルＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）型
のＳＲＡＭである。このタイプのメモリセルは、全てＭ
ＯＳトランジスタによって構成されるため、データを保
持した状態では直流電流が流れる経路が存在せず、サブ
ショルド電流や接合リーク電流等のごくわずかの電流
（１０-15Ａのオーダー）しか流れない。したがって、
このタイプのメモリセルにおいては、０．１μＡ程度の
スタンバイ電流を実現することができる。
０は、６個のＭＯＳトランジスタから成る、いわゆるフ
ルＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）型
のＳＲＡＭである。このタイプのメモリセルは、全てＭ
ＯＳトランジスタによって構成されるため、データを保
持した状態では直流電流が流れる経路が存在せず、サブ
ショルド電流や接合リーク電流等のごくわずかの電流
（１０-15Ａのオーダー）しか流れない。したがって、
このタイプのメモリセルにおいては、０．１μＡ程度の
スタンバイ電流を実現することができる。
【０００８】メモリセル１０は、出荷前に動作テストが
行なわれる。この動作テストは、メモリセル１０へのデ
ータの書込／読出テストと、保持テストとから成る。書
込／読出テストは、メモリセル１０に所定のデータを書
込み、その後、書込んだデータを読出し、その読出した
データが書込んだデータと一致するか否かによりメモリ
セルの良否を決定するテストである。また、保持テスト
は、書込／読出テストの後、メモリセル１０に印加する
電圧を通常動作時の外部電源電圧よりも低下させた低電
圧に保持し、一定時間経過後に、メモリセル１０からデ
ータの読出しを行ない、書込んだデータが保持されてい
るか否かによりメモリセルの良否を決定するテストであ
る。
行なわれる。この動作テストは、メモリセル１０へのデ
ータの書込／読出テストと、保持テストとから成る。書
込／読出テストは、メモリセル１０に所定のデータを書
込み、その後、書込んだデータを読出し、その読出した
データが書込んだデータと一致するか否かによりメモリ
セルの良否を決定するテストである。また、保持テスト
は、書込／読出テストの後、メモリセル１０に印加する
電圧を通常動作時の外部電源電圧よりも低下させた低電
圧に保持し、一定時間経過後に、メモリセル１０からデ
ータの読出しを行ない、書込んだデータが保持されてい
るか否かによりメモリセルの良否を決定するテストであ
る。
【０００９】動作テスト時にメモリセル１０に印加され
る電圧のプロファイルを示せば、図２４に示すようにな
る。期間Ｔ１の間に、外部電源電圧である３．３Ｖの電
圧がメモリセル１０に印加されて書込／読出テストが行
なわれる。そして、期間Ｔ２の間、メモリセル１０に印
加される電圧は３．３Ｖから１．０〜１．５Ｖの範囲へ
低下されて保持される。その後、期間Ｔ３の間に、メモ
リセル１０に外部電源電圧である３．３Ｖの電圧が印加
されてデータの読出しが行なわれる。
る電圧のプロファイルを示せば、図２４に示すようにな
る。期間Ｔ１の間に、外部電源電圧である３．３Ｖの電
圧がメモリセル１０に印加されて書込／読出テストが行
なわれる。そして、期間Ｔ２の間、メモリセル１０に印
加される電圧は３．３Ｖから１．０〜１．５Ｖの範囲へ
低下されて保持される。その後、期間Ｔ３の間に、メモ
リセル１０に外部電源電圧である３．３Ｖの電圧が印加
されてデータの読出しが行なわれる。
【００１０】
【発明が解決しようとする課題】しかし、メモリセル１
０に異物が付着しているときは、図２３に示すように電
源ノード３５と記憶ノードＮ２との間にリーク電流９１
が流れる。そして、記憶ノードＮ１がＨレベルに保持さ
れ、記憶ノードＮ２がＬレベルに保持されていると、Ｐ
チャネルＭＯＳトランジスタ２はオフし、ＮチャネルＭ
ＯＳトランジスタ４はオンされるため、ＮチャネルＭＯ
Ｓトランジスタ４を介して記憶ノードＮ２から接地ノー
ド３６へオン電流９２が流れる。この場合、異物による
リーク電流９１が数μＡ程度流れても、メモリセルに
３．３Ｖ程度の外部電源電圧を印加する通常動作条件に
おいてはオン電流は１０μＡ以上あり、ＳＲＡＭとして
は正常に動作するが、スタンバイ電流不良となる。した
がって、スタンバイ電流不良のメモリセルを動作テスト
において検出するには、図２３に示すＮチャネルＭＯＳ
トランジスタ４のオン電流を１μＡ以下にする必要があ
る。そして、ＮチャネルＭＯＳトランジスタ４のオン電
流を１μＡ以下にするには、保持テスト時にメモリセル
１０の電源ノード３５に印加する電圧をＮチャネルＭＯ
Ｓトランジスタ４のしきい値電圧Ｖｔｈ程度にする必要
がある。
０に異物が付着しているときは、図２３に示すように電
源ノード３５と記憶ノードＮ２との間にリーク電流９１
が流れる。そして、記憶ノードＮ１がＨレベルに保持さ
れ、記憶ノードＮ２がＬレベルに保持されていると、Ｐ
チャネルＭＯＳトランジスタ２はオフし、ＮチャネルＭ
ＯＳトランジスタ４はオンされるため、ＮチャネルＭＯ
Ｓトランジスタ４を介して記憶ノードＮ２から接地ノー
ド３６へオン電流９２が流れる。この場合、異物による
リーク電流９１が数μＡ程度流れても、メモリセルに
３．３Ｖ程度の外部電源電圧を印加する通常動作条件に
おいてはオン電流は１０μＡ以上あり、ＳＲＡＭとして
は正常に動作するが、スタンバイ電流不良となる。した
がって、スタンバイ電流不良のメモリセルを動作テスト
において検出するには、図２３に示すＮチャネルＭＯＳ
トランジスタ４のオン電流を１μＡ以下にする必要があ
る。そして、ＮチャネルＭＯＳトランジスタ４のオン電
流を１μＡ以下にするには、保持テスト時にメモリセル
１０の電源ノード３５に印加する電圧をＮチャネルＭＯ
Ｓトランジスタ４のしきい値電圧Ｖｔｈ程度にする必要
がある。
【００１１】しかし、しきい値電圧Ｖｔｈ程度の電圧を
外部からメモリセルに印加するのは、温度変動等の影響
により困難であり、リーク電流によるスタンバイ電流不
良のメモリセルを検出できないという問題がある。
外部からメモリセルに印加するのは、温度変動等の影響
により困難であり、リーク電流によるスタンバイ電流不
良のメモリセルを検出できないという問題がある。
【００１２】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、動作テストに
おいてスタンバイ電流不良のメモリセルを検出できるス
タティック型半導体記憶装置を提供することである。
ためになされたものであり、その目的は、動作テストに
おいてスタンバイ電流不良のメモリセルを検出できるス
タティック型半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】この発明によるスタティ
ック型半導体記憶装置は、第１のノードと、第２のノー
ドとの間に設けられたスタティック型の複数のメモリセ
ルと、制御信号を入力するための制御端子と、制御信号
の電圧レベルが所定の値よりも高いとき活性化されたテ
ストモード信号を発生し、電圧レベルが所定の値よりも
低いとき不活性化されたテストモード信号を発生するテ
ストモード信号発生回路と、活性化されたテストモード
信号を受けて第１のノードと第２のノードとの間の電圧
をテスト電圧に設定し、不活性化されたテストモード信
号を受けて第１のノードと第２のノードとの間の電圧を
外部電源電圧に設定する電圧設定回路とを備える。そし
て、テスト電圧は、０Ｖからメモリセルを構成するＭＯ
Ｓトランジスタのしきい値電圧の範囲である。
ック型半導体記憶装置は、第１のノードと、第２のノー
ドとの間に設けられたスタティック型の複数のメモリセ
ルと、制御信号を入力するための制御端子と、制御信号
の電圧レベルが所定の値よりも高いとき活性化されたテ
ストモード信号を発生し、電圧レベルが所定の値よりも
低いとき不活性化されたテストモード信号を発生するテ
ストモード信号発生回路と、活性化されたテストモード
信号を受けて第１のノードと第２のノードとの間の電圧
をテスト電圧に設定し、不活性化されたテストモード信
号を受けて第１のノードと第２のノードとの間の電圧を
外部電源電圧に設定する電圧設定回路とを備える。そし
て、テスト電圧は、０Ｖからメモリセルを構成するＭＯ
Ｓトランジスタのしきい値電圧の範囲である。
【００１４】この発明によるスタティック型半導体記憶
装置においては、通常動作時、メモリセルの両端に外部
電源電圧が印加され、テストモード時、メモリセルの両
端に０ＶからＭＯＳトランジスタのしきい値電圧の範囲
の電圧が印加される。
装置においては、通常動作時、メモリセルの両端に外部
電源電圧が印加され、テストモード時、メモリセルの両
端に０ＶからＭＯＳトランジスタのしきい値電圧の範囲
の電圧が印加される。
【００１５】したがって、この発明によれば、データの
保持テストによりスタンバイ電流不良のメモリセルを検
出できる。また、この発明によれば、スタティック型半
導体記憶装置の動作テストの時間を短縮できる。
保持テストによりスタンバイ電流不良のメモリセルを検
出できる。また、この発明によれば、スタティック型半
導体記憶装置の動作テストの時間を短縮できる。
【００１６】好ましくは、スタティック型半導体記憶装
置の電圧設定回路は、活性化されたテストモード信号を
受けて第１のノードにしきい値電圧を供給し、不活性化
されたテストモード信号を受けて第１のノードに外部電
源電圧を供給する電圧供給回路と、第２のノードに接地
電圧を供給する接地電圧供給端子とを含む。
置の電圧設定回路は、活性化されたテストモード信号を
受けて第１のノードにしきい値電圧を供給し、不活性化
されたテストモード信号を受けて第１のノードに外部電
源電圧を供給する電圧供給回路と、第２のノードに接地
電圧を供給する接地電圧供給端子とを含む。
【００１７】電圧設定回路は、電圧供給回路によりしき
い値電圧または外部電源電圧を第１のノードに供給し、
接地電圧供給端子によりメモリセルの第２のノードに接
地電圧を供給することによって、通常動作時、メモリセ
ルの両端の電圧を外部電源電圧に設定し、テストモード
時、メモリセルの両端の電圧をしきい値電圧に設定す
る。
い値電圧または外部電源電圧を第１のノードに供給し、
接地電圧供給端子によりメモリセルの第２のノードに接
地電圧を供給することによって、通常動作時、メモリセ
ルの両端の電圧を外部電源電圧に設定し、テストモード
時、メモリセルの両端の電圧をしきい値電圧に設定す
る。
【００１８】したがって、メモリセルのセルＶｃｃ線に
供給する電圧を切換えることによりスタンバイ電流不良
のメモリセルを検出可能なテストを行なうことができ
る。また、スタンバイ電流不良のメモリセルを短時間で
検出できる。
供給する電圧を切換えることによりスタンバイ電流不良
のメモリセルを検出可能なテストを行なうことができ
る。また、スタンバイ電流不良のメモリセルを短時間で
検出できる。
【００１９】好ましくは、電圧供給回路を構成するＭＯ
Ｓトランジスタは、メモリセルに含まれるＭＯＳトラン
ジスタと同じ形状および配置を有する。
Ｓトランジスタは、メモリセルに含まれるＭＯＳトラン
ジスタと同じ形状および配置を有する。
【００２０】メモリセルを構成するＭＯＳトランジスタ
の配置を変化させずに配線のみを変化させて電圧供給回
路を作製する。
の配置を変化させずに配線のみを変化させて電圧供給回
路を作製する。
【００２１】したがって、この発明によれば、メモリセ
ルの作製プロセスによってメモリセルと電圧供給回路と
を同時に作製できる。
ルの作製プロセスによってメモリセルと電圧供給回路と
を同時に作製できる。
【００２２】好ましくは、スタティック型半導体記憶装
置の電圧供給回路は、複数のメモリセルのうちの１個の
メモリセルに含まれるＭＯＳトランジスタを用いて構成
される。
置の電圧供給回路は、複数のメモリセルのうちの１個の
メモリセルに含まれるＭＯＳトランジスタを用いて構成
される。
【００２３】スタティック型半導体記憶装置に含まれる
複数のメモリセルのうち、１つのメモリセルを構成する
ＭＯＳトランジスタの配線を変化させることにより電圧
供給回路を作製する。
複数のメモリセルのうち、１つのメモリセルを構成する
ＭＯＳトランジスタの配線を変化させることにより電圧
供給回路を作製する。
【００２４】したがって、この発明によれば、テストモ
ード時に０Ｖからしきい値電圧の範囲の電圧をメモリセ
ルの両端に印加する電圧供給回路を面積を増加させるこ
となくスタティック型半導体記憶装置に内蔵できる。
ード時に０Ｖからしきい値電圧の範囲の電圧をメモリセ
ルの両端に印加する電圧供給回路を面積を増加させるこ
となくスタティック型半導体記憶装置に内蔵できる。
【００２５】好ましくは、電圧供給回路は、外部電源ノ
ードと第１のノードとの間に設けられた第１の導電型の
第１のＭＯＳトランジスタと、第１のノードと接地ノー
ドとの間に直列に接続された第２の導電型の第２および
第３のＭＯＳトランジスタと、外部電源ノードと第１の
ノードとの間に、第１のＭＯＳトランジスタと並列に接
続された抵抗素子とを含み、第１のＭＯＳトランジスタ
は、活性化されたテストモード信号を受けてオフされ、
不活性化されたテストモード信号を受けてオンされ、第
２のＭＯＳトランジスタは、第１のノードと第３のＭＯ
Ｓトランジスタとの間にダイオード接続され、第３のＭ
ＯＳトランジスタは、活性化されたテストモード信号を
受けてオンされ、不活性化されたテストモード信号を受
けてオフされる。
ードと第１のノードとの間に設けられた第１の導電型の
第１のＭＯＳトランジスタと、第１のノードと接地ノー
ドとの間に直列に接続された第２の導電型の第２および
第３のＭＯＳトランジスタと、外部電源ノードと第１の
ノードとの間に、第１のＭＯＳトランジスタと並列に接
続された抵抗素子とを含み、第１のＭＯＳトランジスタ
は、活性化されたテストモード信号を受けてオフされ、
不活性化されたテストモード信号を受けてオンされ、第
２のＭＯＳトランジスタは、第１のノードと第３のＭＯ
Ｓトランジスタとの間にダイオード接続され、第３のＭ
ＯＳトランジスタは、活性化されたテストモード信号を
受けてオンされ、不活性化されたテストモード信号を受
けてオフされる。
【００２６】活性化されたテストモード信号を受けて第
２のＭＯＳトランジスタが第１のノードにしきい値電圧
を供給し、不活性化されたテストモード信号を受けて第
１のＭＯＳトランジスタが第１のノードに外部電源電圧
を供給する。
２のＭＯＳトランジスタが第１のノードにしきい値電圧
を供給し、不活性化されたテストモード信号を受けて第
１のＭＯＳトランジスタが第１のノードに外部電源電圧
を供給する。
【００２７】したがって、この発明によれば、メモリセ
ルを構成するＭＯＳトランジスタを用いて電圧供給回路
を作製できる。その結果、メモリセルの第１のノードに
しきい値電圧を安定して供給できる。
ルを構成するＭＯＳトランジスタを用いて電圧供給回路
を作製できる。その結果、メモリセルの第１のノードに
しきい値電圧を安定して供給できる。
【００２８】好ましくは、電圧供給回路の抵抗素子は、
オン時の抵抗値がメモリセルを構成するＭＯＳトランジ
スタのオン時の抵抗値よりも大きい第１の導電型のＭＯ
Ｓトランジスタ、もしくは抵抗から成る。
オン時の抵抗値がメモリセルを構成するＭＯＳトランジ
スタのオン時の抵抗値よりも大きい第１の導電型のＭＯ
Ｓトランジスタ、もしくは抵抗から成る。
【００２９】メモリセルの作製プロセスと同じプロセス
において第１の導電型のＭＯＳトランジスタもしくは抵
抗が抵抗素子として作製され、電圧供給回路が作製され
る。
において第１の導電型のＭＯＳトランジスタもしくは抵
抗が抵抗素子として作製され、電圧供給回路が作製され
る。
【００３０】したがって、この発明によれば、抵抗素子
として第１の導電型のＭＯＳトランジスタが用いられた
ときは電圧供給回路を全てＭＯＳトランジスタによって
構成できる。また、抵抗素子として抵抗が用いられたと
きは、抵抗をＭＯＳトランジスタを作製した層の上に作
製すれば良く、電圧供給回路の占有面積を小さくでき
る。
として第１の導電型のＭＯＳトランジスタが用いられた
ときは電圧供給回路を全てＭＯＳトランジスタによって
構成できる。また、抵抗素子として抵抗が用いられたと
きは、抵抗をＭＯＳトランジスタを作製した層の上に作
製すれば良く、電圧供給回路の占有面積を小さくでき
る。
【００３１】好ましくは、スタティック型半導体記憶装
置の電圧設定回路は、活性化されたテストモード信号を
受けて第１のノードに接地電圧を供給し、不活性化され
たテストモード信号を受けて第１のノードに外部電源電
圧を供給する電圧供給回路と、第２のノードに接地電圧
を供給する接地電圧供給端子とを含む。
置の電圧設定回路は、活性化されたテストモード信号を
受けて第１のノードに接地電圧を供給し、不活性化され
たテストモード信号を受けて第１のノードに外部電源電
圧を供給する電圧供給回路と、第２のノードに接地電圧
を供給する接地電圧供給端子とを含む。
【００３２】電圧設定回路は、電圧供給回路により接地
電圧または外部電源電圧を第１のノードに供給し、接地
電圧供給端子によりメモリセルの第２のノードに接地電
圧を供給することによって、通常動作時、メモリセルの
両端の電圧を外部電源電圧に設定し、テストモード時、
メモリセルの両端の電圧を０Ｖに設定する。
電圧または外部電源電圧を第１のノードに供給し、接地
電圧供給端子によりメモリセルの第２のノードに接地電
圧を供給することによって、通常動作時、メモリセルの
両端の電圧を外部電源電圧に設定し、テストモード時、
メモリセルの両端の電圧を０Ｖに設定する。
【００３３】したがって、メモリセルのセルＶｃｃ線に
供給する電圧を切換えることによりスタンバイ電流不良
のメモリセルを検出可能なテストを行なうことができ
る。また、スタンバイ電流不良のメモリセルを短時間で
検出できる。
供給する電圧を切換えることによりスタンバイ電流不良
のメモリセルを検出可能なテストを行なうことができ
る。また、スタンバイ電流不良のメモリセルを短時間で
検出できる。
【００３４】好ましくは、スタティック型半導体記憶装
置の電圧供給回路は、外部電源ノードと第１のノードと
の間に設けられた第１の導電型の第１のＭＯＳトランジ
スタと、第１のノードと接地ノードとの間に接続された
第２の導電型の第２のＭＯＳトランジスタとを含み、第
１のＭＯＳトランジスタは、活性化されたテストモード
信号を受けてオフされ、不活性化されたテストモード信
号を受けてオンされ、第２のＭＯＳトランジスタは、活
性化されたテストモード信号を受けてオンされ、不活性
化されたテストモード信号を受けてオフされる。
置の電圧供給回路は、外部電源ノードと第１のノードと
の間に設けられた第１の導電型の第１のＭＯＳトランジ
スタと、第１のノードと接地ノードとの間に接続された
第２の導電型の第２のＭＯＳトランジスタとを含み、第
１のＭＯＳトランジスタは、活性化されたテストモード
信号を受けてオフされ、不活性化されたテストモード信
号を受けてオンされ、第２のＭＯＳトランジスタは、活
性化されたテストモード信号を受けてオンされ、不活性
化されたテストモード信号を受けてオフされる。
【００３５】活性化されたテストモード信号を受けて第
２のＭＯＳトランジスタが第１のノードに接地電圧を供
給し、不活性化されたテストモード信号を受けて第１の
ＭＯＳトランジスタが第１のノードに外部電源電圧を供
給する。
２のＭＯＳトランジスタが第１のノードに接地電圧を供
給し、不活性化されたテストモード信号を受けて第１の
ＭＯＳトランジスタが第１のノードに外部電源電圧を供
給する。
【００３６】したがって、この発明によれば、メモリセ
ルを構成するＭＯＳトランジスタを用いて電圧供給回路
を作製できる。その結果、テストモード時にメモリセル
の第１のノードにしきい値電圧を安定して供給できる。
ルを構成するＭＯＳトランジスタを用いて電圧供給回路
を作製できる。その結果、テストモード時にメモリセル
の第１のノードにしきい値電圧を安定して供給できる。
【００３７】好ましくは、スタティック型半導体記憶装
置の電圧設定回路は、第１のノードに外部電源電圧を供
給する電源電圧供給端子と、活性化されたテストモード
信号を受けて第２のノードに外部電源電圧からしきい値
電圧を差引いた電圧を供給し、不活性化されたテストモ
ード信号を受けて第２のノードに接地電圧を供給する電
圧供給回路とを含む。
置の電圧設定回路は、第１のノードに外部電源電圧を供
給する電源電圧供給端子と、活性化されたテストモード
信号を受けて第２のノードに外部電源電圧からしきい値
電圧を差引いた電圧を供給し、不活性化されたテストモ
ード信号を受けて第２のノードに接地電圧を供給する電
圧供給回路とを含む。
【００３８】電圧設定回路は、電源電圧供給端子により
メモリセルの第１のノードに外部電源電圧を供給し、電
圧供給回路により接地電圧または外部電源電圧からしき
い値電圧を差引いた電圧を第２のノードに供給すること
によって、通常動作時、メモリセルの両端の電圧を外部
電源電圧に設定し、テストモード時、メモリセルの両端
の電圧をしきい値電圧に設定する。
メモリセルの第１のノードに外部電源電圧を供給し、電
圧供給回路により接地電圧または外部電源電圧からしき
い値電圧を差引いた電圧を第２のノードに供給すること
によって、通常動作時、メモリセルの両端の電圧を外部
電源電圧に設定し、テストモード時、メモリセルの両端
の電圧をしきい値電圧に設定する。
【００３９】したがって、メモリセルのセルＧＮＤ線に
供給する電圧を切換えることによりスタンバイ電流不良
のメモリセルを検出可能なテストを行なうことができ
る。また、スタンバイ電流不良のメモリセルを短時間で
検出できる。
供給する電圧を切換えることによりスタンバイ電流不良
のメモリセルを検出可能なテストを行なうことができ
る。また、スタンバイ電流不良のメモリセルを短時間で
検出できる。
【００４０】好ましくは、スタティック型半導体記憶装
置の電圧供給回路を構成するＭＯＳトランジスタは、メ
モリセルに含まれるＭＯＳトランジスタと同じ形状およ
び配置を有する。
置の電圧供給回路を構成するＭＯＳトランジスタは、メ
モリセルに含まれるＭＯＳトランジスタと同じ形状およ
び配置を有する。
【００４１】メモリセルを構成するＭＯＳトランジスタ
の配置を変化させずに配線のみを変化させて電圧供給回
路を作製する。
の配置を変化させずに配線のみを変化させて電圧供給回
路を作製する。
【００４２】したがって、この発明によれば、メモリセ
ルの作製プロセスによってメモリセルと電圧供給回路と
を同時に作製できる。
ルの作製プロセスによってメモリセルと電圧供給回路と
を同時に作製できる。
【００４３】好ましくは、スタティック型半導体記憶装
置の電圧供給回路は、複数のメモリセルのうちの１個の
メモリセルに含まれるＭＯＳトランジスタを用いて構成
される。
置の電圧供給回路は、複数のメモリセルのうちの１個の
メモリセルに含まれるＭＯＳトランジスタを用いて構成
される。
【００４４】スタティック型半導体記憶装置に含まれる
複数のメモリセルのうち、１つのメモリセルを構成する
ＭＯＳトランジスタの配線を変化させることにより電圧
供給回路を作製する。
複数のメモリセルのうち、１つのメモリセルを構成する
ＭＯＳトランジスタの配線を変化させることにより電圧
供給回路を作製する。
【００４５】したがって、この発明によれば、テストモ
ード時に０Ｖからしきい値電圧の範囲の電圧をメモリセ
ルの両端に印加する電圧供給回路を面積を増加させるこ
となくスタティック型半導体記憶装置に内蔵できる。
ード時に０Ｖからしきい値電圧の範囲の電圧をメモリセ
ルの両端に印加する電圧供給回路を面積を増加させるこ
となくスタティック型半導体記憶装置に内蔵できる。
【００４６】好ましくは、スタティック型半導体記憶装
置の電圧供給回路は、外部電源ノードと第２のノードと
の間に直列に接続された第１の導電型の第１および第２
のＭＯＳトランジスタと、第２のノードと接地ノードと
の間に設けられた第２の導電型の第３のＭＯＳトランジ
スタと、第２のノードと接地ノードとの間に、第３のＭ
ＯＳトランジスタと並列に接続された抵抗素子とを含
み、第１のＭＯＳトランジスタは、活性化されたテスト
モード信号を受けてオンされ、不活性化されたテストモ
ード信号を受けてオフされ、第２のＭＯＳトランジスタ
は、第１のＭＯＳトランジスタと第１のノードとの間に
ダイオード接続され、第３のＭＯＳトランジスタは、活
性化されたテストモード信号を受けてオフされ、不活性
化されたテストモード信号を受けてオンされる。
置の電圧供給回路は、外部電源ノードと第２のノードと
の間に直列に接続された第１の導電型の第１および第２
のＭＯＳトランジスタと、第２のノードと接地ノードと
の間に設けられた第２の導電型の第３のＭＯＳトランジ
スタと、第２のノードと接地ノードとの間に、第３のＭ
ＯＳトランジスタと並列に接続された抵抗素子とを含
み、第１のＭＯＳトランジスタは、活性化されたテスト
モード信号を受けてオンされ、不活性化されたテストモ
ード信号を受けてオフされ、第２のＭＯＳトランジスタ
は、第１のＭＯＳトランジスタと第１のノードとの間に
ダイオード接続され、第３のＭＯＳトランジスタは、活
性化されたテストモード信号を受けてオフされ、不活性
化されたテストモード信号を受けてオンされる。
【００４７】活性化されたテストモード信号を受けて第
２のＭＯＳトランジスタが第２のノードに外部電源電圧
からしきい値電圧を差引いた電圧を供給し、不活性化さ
れたテストモード信号を受けて第３のＭＯＳトランジス
タが第２のノードに接地電圧を供給する。
２のＭＯＳトランジスタが第２のノードに外部電源電圧
からしきい値電圧を差引いた電圧を供給し、不活性化さ
れたテストモード信号を受けて第３のＭＯＳトランジス
タが第２のノードに接地電圧を供給する。
【００４８】したがって、この発明によれば、メモリセ
ルを構成するＭＯＳトランジスタを用いて電圧供給回路
を作製できる。その結果、テストモード時にメモリセル
の第２のノードに外部電源電圧からしきい値電圧を差引
いた電圧を安定して供給できる。
ルを構成するＭＯＳトランジスタを用いて電圧供給回路
を作製できる。その結果、テストモード時にメモリセル
の第２のノードに外部電源電圧からしきい値電圧を差引
いた電圧を安定して供給できる。
【００４９】好ましくは、電圧供給回路の抵抗素子は、
オン時の抵抗値がメモリセルを構成するＭＯＳトランジ
スタのオン時の抵抗値よりも大きい第２の導電型のＭＯ
Ｓトランジスタ、もしくは抵抗から成る。
オン時の抵抗値がメモリセルを構成するＭＯＳトランジ
スタのオン時の抵抗値よりも大きい第２の導電型のＭＯ
Ｓトランジスタ、もしくは抵抗から成る。
【００５０】メモリセルの作製プロセスと同じプロセス
において第２の導電型のＭＯＳトランジスタもしくは抵
抗が抵抗素子として作製され、電圧供給回路が作製され
る。
において第２の導電型のＭＯＳトランジスタもしくは抵
抗が抵抗素子として作製され、電圧供給回路が作製され
る。
【００５１】したがって、この発明によれば、抵抗素子
として第２の導電型のＭＯＳトランジスタが用いられた
ときは電圧供給回路を全てＭＯＳトランジスタによって
構成できる。また、抵抗素子として抵抗が用いられたと
きは、ＭＯＳトランジスタを作製した層の上に抵抗を作
製すれば良く、電圧供給回路の占有面積を小さくでき
る。
として第２の導電型のＭＯＳトランジスタが用いられた
ときは電圧供給回路を全てＭＯＳトランジスタによって
構成できる。また、抵抗素子として抵抗が用いられたと
きは、ＭＯＳトランジスタを作製した層の上に抵抗を作
製すれば良く、電圧供給回路の占有面積を小さくでき
る。
【００５２】好ましくは、スタティック型半導体記憶装
置の電圧設定回路は、第１のノードに外部電源電圧を供
給する電源電圧供給端子と、活性化されたテストモード
信号を受けて第２のノードに外部電源電圧を供給し、不
活性化されたテストモード信号を受けて第２のノードに
接地電圧を供給する電圧供給回路とを含む。
置の電圧設定回路は、第１のノードに外部電源電圧を供
給する電源電圧供給端子と、活性化されたテストモード
信号を受けて第２のノードに外部電源電圧を供給し、不
活性化されたテストモード信号を受けて第２のノードに
接地電圧を供給する電圧供給回路とを含む。
【００５３】電圧設定回路は、電源電圧供給端子により
メモリセルの第１のノードに外部電源電圧を供給し、電
圧供給回路により接地電圧または外部電源電圧を第２の
ノードに供給することによって、通常動作時、メモリセ
ルの両端の電圧を外部電源電圧に設定し、テストモード
時、メモリセルの両端の電圧を０Ｖに設定する。
メモリセルの第１のノードに外部電源電圧を供給し、電
圧供給回路により接地電圧または外部電源電圧を第２の
ノードに供給することによって、通常動作時、メモリセ
ルの両端の電圧を外部電源電圧に設定し、テストモード
時、メモリセルの両端の電圧を０Ｖに設定する。
【００５４】したがって、メモリセルのセルＧＮＤ線に
供給する電圧を切換えることによりスタンバイ電流不良
のメモリセルを検出可能なテストを行なうことができ
る。また、スタンバイ電流不良のメモリセルを短時間で
検出できる。
供給する電圧を切換えることによりスタンバイ電流不良
のメモリセルを検出可能なテストを行なうことができ
る。また、スタンバイ電流不良のメモリセルを短時間で
検出できる。
【００５５】好ましくは、スタティック型半導体記憶装
置の電圧供給回路は、外部電源ノードと第２のノードと
の間に設けられた第１の導電型の第１のＭＯＳトランジ
スタと、第２のノードと接地ノードとの間に設けられた
第２の導電型の第２のＭＯＳトランジスタとを含み、第
１のＭＯＳトランジスタは、活性化されたテストモード
信号を受けてオンされ、不活性化されたテストモード信
号を受けてオフされ、第２のＭＯＳトランジスタは、活
性化されたテストモード信号を受けてオフされ、不活性
化されたテストモード信号を受けてオンされる。
置の電圧供給回路は、外部電源ノードと第２のノードと
の間に設けられた第１の導電型の第１のＭＯＳトランジ
スタと、第２のノードと接地ノードとの間に設けられた
第２の導電型の第２のＭＯＳトランジスタとを含み、第
１のＭＯＳトランジスタは、活性化されたテストモード
信号を受けてオンされ、不活性化されたテストモード信
号を受けてオフされ、第２のＭＯＳトランジスタは、活
性化されたテストモード信号を受けてオフされ、不活性
化されたテストモード信号を受けてオンされる。
【００５６】活性化されたテストモード信号を受けて第
１のＭＯＳトランジスタがメモリセルの第２のノードに
外部電源電圧を供給し、不活性化されたテストモード信
号を受けて第２のＭＯＳトランジスタが第２のノードに
接地電圧を供給する。
１のＭＯＳトランジスタがメモリセルの第２のノードに
外部電源電圧を供給し、不活性化されたテストモード信
号を受けて第２のＭＯＳトランジスタが第２のノードに
接地電圧を供給する。
【００５７】したがって、この発明によれば、メモリセ
ルを構成するＭＯＳトランジスタを用いて電圧供給回路
を作製できる。その結果、テストモード時にメモリセル
の第２のノードに外部電源電圧を安定して供給できる。
ルを構成するＭＯＳトランジスタを用いて電圧供給回路
を作製できる。その結果、テストモード時にメモリセル
の第２のノードに外部電源電圧を安定して供給できる。
【００５８】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。
【００５９】［実施の形態１］図１を参照して、実施の
形態１によるスタティック型半導体記憶装置１００は、
電源端子１１と、接地端子１２と、クロック入力端子１
３と、アドレス信号入力端子１４と、制御信号入力端子
１５〜１７と、入出力端子１８と、レジスタ２０〜２３
と、行デコーダ３０と、制御回路４０と、列デコーダ５
０と、メモリセルアレイ６０と、電圧供給回路７０と、
ライトドライバ７０１と、センスアンプ７０２とを備え
る。
形態１によるスタティック型半導体記憶装置１００は、
電源端子１１と、接地端子１２と、クロック入力端子１
３と、アドレス信号入力端子１４と、制御信号入力端子
１５〜１７と、入出力端子１８と、レジスタ２０〜２３
と、行デコーダ３０と、制御回路４０と、列デコーダ５
０と、メモリセルアレイ６０と、電圧供給回路７０と、
ライトドライバ７０１と、センスアンプ７０２とを備え
る。
【００６０】電源端子１１は、外部電源電圧ｅｘｔＶｃ
ｃを入力するための端子である。接地端子１２は、接地
電圧ＧＮＤを入力するための端子である。クロック入力
端子１３は、クロックＣＬＫを入力するための端子であ
る。アドレス信号入力端子１４は、アドレス信号Ａ０〜
Ａｎを入力するための端子である。制御信号入力端子１
５は、チップ選択信号／ＣＳを入力するための端子であ
る。制御信号入力端子１６は、ライトイネーブル信号／
ＷＥを入力するための端子である。制御信号入力端子１
７は、出力イネーブル信号／ＯＥを入力するための端子
である。入出力端子１８は、データを入出力するための
端子である。
ｃを入力するための端子である。接地端子１２は、接地
電圧ＧＮＤを入力するための端子である。クロック入力
端子１３は、クロックＣＬＫを入力するための端子であ
る。アドレス信号入力端子１４は、アドレス信号Ａ０〜
Ａｎを入力するための端子である。制御信号入力端子１
５は、チップ選択信号／ＣＳを入力するための端子であ
る。制御信号入力端子１６は、ライトイネーブル信号／
ＷＥを入力するための端子である。制御信号入力端子１
７は、出力イネーブル信号／ＯＥを入力するための端子
である。入出力端子１８は、データを入出力するための
端子である。
【００６１】レジスタ２０は、クロック入力端子１３か
ら入力されたクロックＣＬＫに同期してアドレス信号入
力端子１４を介して入力されたアドレス信号Ａ０〜Ａｎ
をラッチし、アドレス信号Ａ０〜Ａｎを行デコーダ３０
および列デコーダ５０に選択的に与える。レジスタ２１
は、制御信号入力端子１５を介して入力されたチップ選
択信号／ＣＳ、制御信号入力端子１６を介して入力され
たライトイネーブル信号／ＷＥ、および制御信号入力端
子１７を介して入力された出力イネーブル信号／ＯＥ
を、クロック入力端子１３を介して入力されたクロック
ＣＬＫに同期してラッチして制御回路４０に与える。レ
ジスタ２２は、クロック入力端子１３を介して入力され
たクロックＣＬＫに同期して入出力端子１８を介して入
力された書込データＤｉｎをラッチし、そのラッチした
書込データＤｉｎをライトドライバ７０１に与える。レ
ジスタ２３は、クロック入力端子１３を介して入力され
たクロックＣＬＫに同期してセンスアンプ７０２からの
読出データＤｏｕｔをラッチし、そのラッチした読出デ
ータＤｏｕｔを入出力端子１８へ出力する。
ら入力されたクロックＣＬＫに同期してアドレス信号入
力端子１４を介して入力されたアドレス信号Ａ０〜Ａｎ
をラッチし、アドレス信号Ａ０〜Ａｎを行デコーダ３０
および列デコーダ５０に選択的に与える。レジスタ２１
は、制御信号入力端子１５を介して入力されたチップ選
択信号／ＣＳ、制御信号入力端子１６を介して入力され
たライトイネーブル信号／ＷＥ、および制御信号入力端
子１７を介して入力された出力イネーブル信号／ＯＥ
を、クロック入力端子１３を介して入力されたクロック
ＣＬＫに同期してラッチして制御回路４０に与える。レ
ジスタ２２は、クロック入力端子１３を介して入力され
たクロックＣＬＫに同期して入出力端子１８を介して入
力された書込データＤｉｎをラッチし、そのラッチした
書込データＤｉｎをライトドライバ７０１に与える。レ
ジスタ２３は、クロック入力端子１３を介して入力され
たクロックＣＬＫに同期してセンスアンプ７０２からの
読出データＤｏｕｔをラッチし、そのラッチした読出デ
ータＤｏｕｔを入出力端子１８へ出力する。
【００６２】行デコーダ３０は、レジスタ２０から入力
されたアドレス信号Ａ０〜Ａｎをデコードして行アドレ
スを生成し、その生成した行アドレスに従ってワード線
Ｗ１〜Ｗｎを選択的に活性化する。制御回路４０は、レ
ジスタ２１からのチップ選択信号／ＣＳ、ライトイネー
ブル信号／ＷＥ、および出力イネーブル信号／ＯＥに従
って所定の動作モードを選択し、スタティック型半導体
記憶装置１００を制御する。列デコーダ５０は、レジス
タ２０から入力されたアドレス信号Ａ０〜Ａｎをデコー
ドして列アドレスを生成し、その生成した列アドレスに
従って列選択線ＣＳＬ１〜ＣＳＬｍを選択的に活性化す
る。
されたアドレス信号Ａ０〜Ａｎをデコードして行アドレ
スを生成し、その生成した行アドレスに従ってワード線
Ｗ１〜Ｗｎを選択的に活性化する。制御回路４０は、レ
ジスタ２１からのチップ選択信号／ＣＳ、ライトイネー
ブル信号／ＷＥ、および出力イネーブル信号／ＯＥに従
って所定の動作モードを選択し、スタティック型半導体
記憶装置１００を制御する。列デコーダ５０は、レジス
タ２０から入力されたアドレス信号Ａ０〜Ａｎをデコー
ドして列アドレスを生成し、その生成した列アドレスに
従って列選択線ＣＳＬ１〜ＣＳＬｍを選択的に活性化す
る。
【００６３】メモリセルアレイ６０は、行列状に配置さ
れた複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜
ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍと、Ｎチャネル
ＭＯＳトランジスタ６１１〜６ｍ２と、ＰチャネルＭＯ
Ｓトランジスタ６０１〜６０ｍと、列選択ゲート６１〜
６ｍと、ワード線Ｗ１〜Ｗｎと、ビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍとを含む。複数のメモリセル
ＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，Ｍ
Ｃｎ１〜ＭＣｎｍは、図２２に示すメモリセル１０と同
じ構成から成り、データを記憶する。ＮチャネルＭＯＳ
トランジスタ６１１〜６ｍ２は、電源ノード３５とビッ
ト線ＢＬ１〜／ＢＬｍとの間にダイオード接続され、ビ
ット線の負荷として機能する。ＰチャネルＭＯＳトラン
ジスタ６０１〜６０ｍは、制御回路４０からのイコライ
ズ信号／ＢＬＥＱをゲート端子に受け、イコライズ信号
／ＢＬＥＱがＬ（論理ロー）レベルのときに、それぞ
れ、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを
イコライズする。列選択ゲート６１〜６ｍは、２つのＮ
チャネルＭＯＳトランジスタから成り、列選択信号ＣＳ
Ｌ１〜ＣＳＬｍによって、それぞれ、ビット線対ＢＬ
１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを入出力線対ＩＯ，／
ＩＯに接続する。
れた複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜
ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍと、Ｎチャネル
ＭＯＳトランジスタ６１１〜６ｍ２と、ＰチャネルＭＯ
Ｓトランジスタ６０１〜６０ｍと、列選択ゲート６１〜
６ｍと、ワード線Ｗ１〜Ｗｎと、ビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍとを含む。複数のメモリセル
ＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，Ｍ
Ｃｎ１〜ＭＣｎｍは、図２２に示すメモリセル１０と同
じ構成から成り、データを記憶する。ＮチャネルＭＯＳ
トランジスタ６１１〜６ｍ２は、電源ノード３５とビッ
ト線ＢＬ１〜／ＢＬｍとの間にダイオード接続され、ビ
ット線の負荷として機能する。ＰチャネルＭＯＳトラン
ジスタ６０１〜６０ｍは、制御回路４０からのイコライ
ズ信号／ＢＬＥＱをゲート端子に受け、イコライズ信号
／ＢＬＥＱがＬ（論理ロー）レベルのときに、それぞ
れ、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを
イコライズする。列選択ゲート６１〜６ｍは、２つのＮ
チャネルＭＯＳトランジスタから成り、列選択信号ＣＳ
Ｌ１〜ＣＳＬｍによって、それぞれ、ビット線対ＢＬ
１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを入出力線対ＩＯ，／
ＩＯに接続する。
【００６４】電圧供給回路７０は、後述する方法によっ
て、スタティック型半導体記憶装置１００が通常動作時
に複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜Ｍ
Ｃ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのセルＶｃｃ線に
外部電源電圧ｅｘｔＶｃｃを供給し、テストモード時に
複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ
２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのセルＶｃｃ線にし
きい値電圧Ｖｔｈを供給する。
て、スタティック型半導体記憶装置１００が通常動作時
に複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜Ｍ
Ｃ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのセルＶｃｃ線に
外部電源電圧ｅｘｔＶｃｃを供給し、テストモード時に
複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ
２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのセルＶｃｃ線にし
きい値電圧Ｖｔｈを供給する。
【００６５】ライトドライバ７０１は、レジスタ２２か
らの書込データＤｉｎを入出力線対ＩＯ，／ＩＯに書込
む。センスアンプ７０２は、メモリセルＭＣ１１〜ＭＣ
１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎ
ｍからビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ
および入出力線対ＩＯ，／ＩＯを介して読出された読出
データＤｏｕｔを増幅してレジスタ２３へ出力する。
らの書込データＤｉｎを入出力線対ＩＯ，／ＩＯに書込
む。センスアンプ７０２は、メモリセルＭＣ１１〜ＭＣ
１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎ
ｍからビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ
および入出力線対ＩＯ，／ＩＯを介して読出された読出
データＤｏｕｔを増幅してレジスタ２３へ出力する。
【００６６】図２を参照して、電圧供給回路７０は、抵
抗素子７１と、ＰチャネルＭＯＳトランジスタ７２と、
ＮチャネルＭＯＳトランジスタ７３，７４とを備える。
抵抗素子７１は、電源ノード３５とノード３８との間に
接続される。ＰチャネルＭＯＳトランジスタ７２は、電
源ノード３５とノード３８との間に接続される。この場
合、ＰチャネルＭＯＳトランジスタ７２のソースは電源
ノード３５に接続され、ドレインはノード３８に接続さ
れる。ＮチャネルＭＯＳトランジスタ７３，７４は、ノ
ード３８と接地ノード３６との間に直列に接続される。
そして、ＮチャネルＭＯＳトランジスタ７３は、ノード
３８とＮチャネルＭＯＳトランジスタ７４との間にダイ
オード接続される。この場合、ＮチャネルＭＯＳトラン
ジスタ７３のソースおよびゲートはノード３８に接続さ
れ、ＮチャネルＭＯＳトランジスタ７４のソースは接地
ノード３６に接続され、ドレインはＮチャネルＭＯＳト
ランジスタ７３のドレインに接続される。また、Ｐチャ
ネルＭＯＳトランジスタ７２およびＮチャネルＭＯＳト
ランジスタ７４は、そのゲート端子にテストモード信号
ＴＥを受ける。
抗素子７１と、ＰチャネルＭＯＳトランジスタ７２と、
ＮチャネルＭＯＳトランジスタ７３，７４とを備える。
抵抗素子７１は、電源ノード３５とノード３８との間に
接続される。ＰチャネルＭＯＳトランジスタ７２は、電
源ノード３５とノード３８との間に接続される。この場
合、ＰチャネルＭＯＳトランジスタ７２のソースは電源
ノード３５に接続され、ドレインはノード３８に接続さ
れる。ＮチャネルＭＯＳトランジスタ７３，７４は、ノ
ード３８と接地ノード３６との間に直列に接続される。
そして、ＮチャネルＭＯＳトランジスタ７３は、ノード
３８とＮチャネルＭＯＳトランジスタ７４との間にダイ
オード接続される。この場合、ＮチャネルＭＯＳトラン
ジスタ７３のソースおよびゲートはノード３８に接続さ
れ、ＮチャネルＭＯＳトランジスタ７４のソースは接地
ノード３６に接続され、ドレインはＮチャネルＭＯＳト
ランジスタ７３のドレインに接続される。また、Ｐチャ
ネルＭＯＳトランジスタ７２およびＮチャネルＭＯＳト
ランジスタ７４は、そのゲート端子にテストモード信号
ＴＥを受ける。
【００６７】テストモード信号ＴＥがＨ（論理ハイ）レ
ベルのとき、ＰチャネルＭＯＳトランジスタ７２はオフ
し、ＮチャネルＭＯＳトランジスタ７４はオンするた
め、抵抗素子７１は電源を供給し、ＮチャネルＭＯＳト
ランジスタ７３は、ノード３８にしきい値電圧Ｖｔｈを
供給する。また、テストモード信号ＴＥがＬレベルのと
き、ＰチャネルＭＯＳトランジスタ７２がオンし、Ｎチ
ャネルＭＯＳトランジスタ７４がオフするため、Ｐチャ
ネルＭＯＳトランジスタ７２は、ノード３８に外部電源
電圧ｅｘｔＶｃｃを供給する。
ベルのとき、ＰチャネルＭＯＳトランジスタ７２はオフ
し、ＮチャネルＭＯＳトランジスタ７４はオンするた
め、抵抗素子７１は電源を供給し、ＮチャネルＭＯＳト
ランジスタ７３は、ノード３８にしきい値電圧Ｖｔｈを
供給する。また、テストモード信号ＴＥがＬレベルのと
き、ＰチャネルＭＯＳトランジスタ７２がオンし、Ｎチ
ャネルＭＯＳトランジスタ７４がオフするため、Ｐチャ
ネルＭＯＳトランジスタ７２は、ノード３８に外部電源
電圧ｅｘｔＶｃｃを供給する。
【００６８】したがって、電圧供給回路７０は、テスト
モード信号ＴＥがＨレベル、すなわち、テストモード信
号が活性化されたときノード３８にＮチャネルＭＯＳト
ランジスタ７３のしきい値電圧Ｖｔｈを供給し、テスト
モード信号がＬレベル、すなわち、テストモード信号Ｔ
Ｅが不活性化されたときノード３８に外部電源電圧ｅｘ
ｔＶｃｃを供給する。
モード信号ＴＥがＨレベル、すなわち、テストモード信
号が活性化されたときノード３８にＮチャネルＭＯＳト
ランジスタ７３のしきい値電圧Ｖｔｈを供給し、テスト
モード信号がＬレベル、すなわち、テストモード信号Ｔ
Ｅが不活性化されたときノード３８に外部電源電圧ｅｘ
ｔＶｃｃを供給する。
【００６９】ノード３８は、複数のメモリセルＭＣ１
１，・・・のセルＶｃｃ線に接続されている。なお、図
２においては、簡略化のため１つのメモリセルＭＣ１１
と電圧供給回路７０との接続関係のみを示すが、他のメ
モリセルＭＣ１２〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・
・・，ＭＣｎ１〜ＭＣｎｍと電圧供給回路７０との接続
関係も図２に示す接続関係と同じである。Ｌレベルのテ
ストモード信号ＴＥが入力されると、電圧供給回路７０
は、外部電源電圧ｅｘｔＶｃｃをメモリセルＭＣ１１の
セルＶｃｃ線に供給するため、メモリセルＭＣ１１は、
通常動作条件でデータの書込、保持、および読出が行な
われる。Ｈレベルのテストモード信号ＴＥが入力される
と、電圧供給回路７０は、ＮチャネルＭＯＳトランジス
タ７３のしきい値電圧ＶｔｈをメモリセルＭＣ１１のセ
ルＶｃｃ線に供給するため、しきい値電圧Ｖｔｈがメモ
リセルＭＣ１１のセルＶｃｃ線に印加されて保持テスト
が行なわれる。メモリセルＭＣ１１を構成するＰチャネ
ルＭＯＳトランジスタ１，２およびＮチャネルＭＯＳト
ランジスタ３〜６のオフ電流は１０-15Ａ程度であり、
ＮチャネルＭＯＳトランジスタ７３のしきい値電圧Ｖｔ
ｈを印加したときのメモリセルＭＣ１１のオン電流は少
なくとも１０-8Ａ以上であるため、記憶ノードＮ２にお
けるオン／オフ比は、１０-8／１０-15＝１０7であり、
メモリセルＭＣ１１のセルＶｃｃ線に供給する電圧をし
きい値電圧Ｖｔｈまで低下させても正常なメモリセルは
記憶データを十分に保持できる。しかし、リーク電流が
１０-8Ａ以上であるとき、記憶ノードＮ２におけるオン
／オフ比が取れず、メモリセルは記憶データを保持する
ことができない。したがって、メモリセルＭＣ１１のセ
ルＶｃｃ線にＮチャネルＭＯＳトランジスタ７３のしき
い値電圧Ｖｔｈを印加してデータの保持テストを行なう
ことによってスタンバイ電流不良なメモリセルを抽出す
ることができる。
１，・・・のセルＶｃｃ線に接続されている。なお、図
２においては、簡略化のため１つのメモリセルＭＣ１１
と電圧供給回路７０との接続関係のみを示すが、他のメ
モリセルＭＣ１２〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・
・・，ＭＣｎ１〜ＭＣｎｍと電圧供給回路７０との接続
関係も図２に示す接続関係と同じである。Ｌレベルのテ
ストモード信号ＴＥが入力されると、電圧供給回路７０
は、外部電源電圧ｅｘｔＶｃｃをメモリセルＭＣ１１の
セルＶｃｃ線に供給するため、メモリセルＭＣ１１は、
通常動作条件でデータの書込、保持、および読出が行な
われる。Ｈレベルのテストモード信号ＴＥが入力される
と、電圧供給回路７０は、ＮチャネルＭＯＳトランジス
タ７３のしきい値電圧ＶｔｈをメモリセルＭＣ１１のセ
ルＶｃｃ線に供給するため、しきい値電圧Ｖｔｈがメモ
リセルＭＣ１１のセルＶｃｃ線に印加されて保持テスト
が行なわれる。メモリセルＭＣ１１を構成するＰチャネ
ルＭＯＳトランジスタ１，２およびＮチャネルＭＯＳト
ランジスタ３〜６のオフ電流は１０-15Ａ程度であり、
ＮチャネルＭＯＳトランジスタ７３のしきい値電圧Ｖｔ
ｈを印加したときのメモリセルＭＣ１１のオン電流は少
なくとも１０-8Ａ以上であるため、記憶ノードＮ２にお
けるオン／オフ比は、１０-8／１０-15＝１０7であり、
メモリセルＭＣ１１のセルＶｃｃ線に供給する電圧をし
きい値電圧Ｖｔｈまで低下させても正常なメモリセルは
記憶データを十分に保持できる。しかし、リーク電流が
１０-8Ａ以上であるとき、記憶ノードＮ２におけるオン
／オフ比が取れず、メモリセルは記憶データを保持する
ことができない。したがって、メモリセルＭＣ１１のセ
ルＶｃｃ線にＮチャネルＭＯＳトランジスタ７３のしき
い値電圧Ｖｔｈを印加してデータの保持テストを行なう
ことによってスタンバイ電流不良なメモリセルを抽出す
ることができる。
【００７０】制御回路４０は、図３に示すテストモード
信号発生回路４０Ａを含む。テストモード信号発生回路
４０Ａは、ＰチャネルＭＯＳトランジスタ４１，４４
と、ＮチャネルＭＯＳトランジスタ４２と、インバータ
４３，４５と、キャパシタ４６とを備える。Ｐチャネル
ＭＯＳトランジスタ４１とＮチャネルＭＯＳトランジス
タ４２とは制御信号入力端子１７と接地ノード３６との
間に直列に接続され、各々のゲート端子には外部電源電
圧ｅｘｔＶｃｃが印加される。ＮチャネルＭＯＳトラン
ジスタ４２は、ノード４７から接地ノード３６へ微小電
流を流出させるための高抵抗素子として使用される。イ
ンバータ４３，４５は、ノード４７と出力ノード４８と
の間に直列に接続される。ＰチャネルＭＯＳトランジス
タ４４は、電源ノード３５とノード４９との間に接続さ
れ、そのゲート端子は出力ノード４８に接続される。キ
ャパシタ４６は、出力ノード４８と接地ノード３６との
間に接続される。
信号発生回路４０Ａを含む。テストモード信号発生回路
４０Ａは、ＰチャネルＭＯＳトランジスタ４１，４４
と、ＮチャネルＭＯＳトランジスタ４２と、インバータ
４３，４５と、キャパシタ４６とを備える。Ｐチャネル
ＭＯＳトランジスタ４１とＮチャネルＭＯＳトランジス
タ４２とは制御信号入力端子１７と接地ノード３６との
間に直列に接続され、各々のゲート端子には外部電源電
圧ｅｘｔＶｃｃが印加される。ＮチャネルＭＯＳトラン
ジスタ４２は、ノード４７から接地ノード３６へ微小電
流を流出させるための高抵抗素子として使用される。イ
ンバータ４３，４５は、ノード４７と出力ノード４８と
の間に直列に接続される。ＰチャネルＭＯＳトランジス
タ４４は、電源ノード３５とノード４９との間に接続さ
れ、そのゲート端子は出力ノード４８に接続される。キ
ャパシタ４６は、出力ノード４８と接地ノード３６との
間に接続される。
【００７１】通常動作時、制御信号入力端子１７には、
外部電源電圧ｅｘｔＶｃｃまたは接地電圧ＧＮＤが出力
イネーブル信号／ＯＥとして印加される。この場合、Ｐ
チャネルＭＯＳトランジスタ４１は、ゲート端子に外部
電源電圧ｅｘｔＶｃｃが印加されているため非導通にな
り、ノード４７はＬレベルになる。その結果、出力ノー
ド４８は、Ｌレベルに保持される。
外部電源電圧ｅｘｔＶｃｃまたは接地電圧ＧＮＤが出力
イネーブル信号／ＯＥとして印加される。この場合、Ｐ
チャネルＭＯＳトランジスタ４１は、ゲート端子に外部
電源電圧ｅｘｔＶｃｃが印加されているため非導通にな
り、ノード４７はＬレベルになる。その結果、出力ノー
ド４８は、Ｌレベルに保持される。
【００７２】保持テストが行なわれるときは、制御信号
入力端子１７に外部電源電圧ｅｘｔＶｃｃよりも十分に
高いスーパーＶｃｃ電圧が印加される。そうすると、Ｐ
チャネルＭＯＳトランジスタ４１は導通し、ノード４７
はＨレベルとなり、出力ノード４８はＨレベルに保持さ
れる。
入力端子１７に外部電源電圧ｅｘｔＶｃｃよりも十分に
高いスーパーＶｃｃ電圧が印加される。そうすると、Ｐ
チャネルＭＯＳトランジスタ４１は導通し、ノード４７
はＨレベルとなり、出力ノード４８はＨレベルに保持さ
れる。
【００７３】このように、テストモード信号発生回路４
０Ａは、外部電源電圧ｅｘｔＶｃｃまたは接地電圧ＧＮ
Ｄが制御信号入力端子１７に印加されたときＬレベルの
テストモード信号ＴＥを発生し、外部電源電圧ｅｘｔＶ
ｃｃよりも高いスーパーＶｃｃ電圧が制御信号入力端子
１７に印加されるとＨレベルのテストモード信号ＴＥを
発生する。そして、テストモード信号発生回路４０Ａに
より発生されたテストモード信号ＴＥは、電圧供給回路
７０へ出力される。
０Ａは、外部電源電圧ｅｘｔＶｃｃまたは接地電圧ＧＮ
Ｄが制御信号入力端子１７に印加されたときＬレベルの
テストモード信号ＴＥを発生し、外部電源電圧ｅｘｔＶ
ｃｃよりも高いスーパーＶｃｃ電圧が制御信号入力端子
１７に印加されるとＨレベルのテストモード信号ＴＥを
発生する。そして、テストモード信号発生回路４０Ａに
より発生されたテストモード信号ＴＥは、電圧供給回路
７０へ出力される。
【００７４】再び、図１を参照して、スタティック型半
導体記憶装置１００におけるデータの書込動作および読
出動作について説明する。まず、書込動作について説明
する。外部電源電圧ｅｘｔＶｃｃが電源端子１１を介し
てスタティック型半導体記憶装置１００に供給され、接
地電圧ＧＮＤが接地端子１２を介してスタティック型半
導体記憶装置１００に供給され、クロックＣＬＫがクロ
ック入力端子１３を介して入力され、Ｌレベルのチップ
選択信号／ＣＳが制御信号入力端子１５を介して入力さ
れると、レジスト２１は、クロックＣＬＫに同期してチ
ップ選択信号／ＣＳをラッチして制御回路４０へ出力す
る。そして、制御回路４０は、Ｌレベルのチップ選択信
号／ＣＳを受けるとスタティック型半導体記憶装置１０
０が選択状態になる。その後、制御信号入力端子１６を
介してＬレベルのライトイネーブル信号／ＷＥが入力さ
れると、レジスタ２１はクロックＣＬＫに同期してＬレ
ベルのライトイネーブル信号／ＷＥをラッチして制御回
路４０へ出力する。制御回路４０は、Ｌレベルのライト
イネーブル信号／ＷＥに基づいて行デコーダ３０および
列デコーダ５０を活性化してスタティック型半導体記憶
装置１００をデータの書込が可能な状態にする。この場
合、制御信号入力端子１７を介して外部電源電圧ｅｘｔ
Ｖｃｃから成る出力イネーブル信号／ＷＥ、つまり、Ｈ
レベルの出力イネーブル信号／ＷＥが制御回路４０へ入
力され、制御回路４０に含まれるテスト信号発生回路４
０Ａは、上述したようにＬレベルのテスト信号ＴＥを電
圧供給回路７０へ出力し、電圧供給回路７０は、複数の
メモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，
・・・，ＭＣｎ１〜ＭＣｎｍのセルＶｃｃ線に外部電源
電圧ｅｘｔＶｃｃを供給する。
導体記憶装置１００におけるデータの書込動作および読
出動作について説明する。まず、書込動作について説明
する。外部電源電圧ｅｘｔＶｃｃが電源端子１１を介し
てスタティック型半導体記憶装置１００に供給され、接
地電圧ＧＮＤが接地端子１２を介してスタティック型半
導体記憶装置１００に供給され、クロックＣＬＫがクロ
ック入力端子１３を介して入力され、Ｌレベルのチップ
選択信号／ＣＳが制御信号入力端子１５を介して入力さ
れると、レジスト２１は、クロックＣＬＫに同期してチ
ップ選択信号／ＣＳをラッチして制御回路４０へ出力す
る。そして、制御回路４０は、Ｌレベルのチップ選択信
号／ＣＳを受けるとスタティック型半導体記憶装置１０
０が選択状態になる。その後、制御信号入力端子１６を
介してＬレベルのライトイネーブル信号／ＷＥが入力さ
れると、レジスタ２１はクロックＣＬＫに同期してＬレ
ベルのライトイネーブル信号／ＷＥをラッチして制御回
路４０へ出力する。制御回路４０は、Ｌレベルのライト
イネーブル信号／ＷＥに基づいて行デコーダ３０および
列デコーダ５０を活性化してスタティック型半導体記憶
装置１００をデータの書込が可能な状態にする。この場
合、制御信号入力端子１７を介して外部電源電圧ｅｘｔ
Ｖｃｃから成る出力イネーブル信号／ＷＥ、つまり、Ｈ
レベルの出力イネーブル信号／ＷＥが制御回路４０へ入
力され、制御回路４０に含まれるテスト信号発生回路４
０Ａは、上述したようにＬレベルのテスト信号ＴＥを電
圧供給回路７０へ出力し、電圧供給回路７０は、複数の
メモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，
・・・，ＭＣｎ１〜ＭＣｎｍのセルＶｃｃ線に外部電源
電圧ｅｘｔＶｃｃを供給する。
【００７５】その後、アドレス信号Ａ０〜Ａｎがアドレ
ス信号入力端子１４から入力されると、レジスタ２０は
クロックＣＬＫに同期してアドレス信号Ａ０〜Ａｎをラ
ッチし、そのラッチしたアドレス信号Ａ０〜Ａｎを行デ
コーダ３０と列デコーダ５０へ選択的に出力する。行デ
コーダ３０は、レジスタ２０からのアドレス信号Ａ０〜
Ａｎをデコードして行アドレスを生成し、その生成した
行アドレスに基づいてワード線Ｗ１〜Ｗｎを選択的に活
性化する。また、列デコーダ５０は、レジスタ２０から
のアドレス信号Ａ０〜Ａｎをデコードして列アドレスを
生成し、その生成した列アドレスに基づいて列選択線Ｓ
ＣＬ１〜ＳＣＬｍを選択的に活性化する。ここでは、た
とえば、ワード線Ｗ１および列選択線ＳＣＬ１が活性化
されたとする。そうすると、列選択ゲート６１を構成す
る２つのＮチャネルＭＯＳトランジスタがオンされ、ビ
ット線対ＢＬ１，／ＢＬ１が入出力線対ＩＯ，／ＩＯと
接続される。
ス信号入力端子１４から入力されると、レジスタ２０は
クロックＣＬＫに同期してアドレス信号Ａ０〜Ａｎをラ
ッチし、そのラッチしたアドレス信号Ａ０〜Ａｎを行デ
コーダ３０と列デコーダ５０へ選択的に出力する。行デ
コーダ３０は、レジスタ２０からのアドレス信号Ａ０〜
Ａｎをデコードして行アドレスを生成し、その生成した
行アドレスに基づいてワード線Ｗ１〜Ｗｎを選択的に活
性化する。また、列デコーダ５０は、レジスタ２０から
のアドレス信号Ａ０〜Ａｎをデコードして列アドレスを
生成し、その生成した列アドレスに基づいて列選択線Ｓ
ＣＬ１〜ＳＣＬｍを選択的に活性化する。ここでは、た
とえば、ワード線Ｗ１および列選択線ＳＣＬ１が活性化
されたとする。そうすると、列選択ゲート６１を構成す
る２つのＮチャネルＭＯＳトランジスタがオンされ、ビ
ット線対ＢＬ１，／ＢＬ１が入出力線対ＩＯ，／ＩＯと
接続される。
【００７６】入出力端子１８を介して書込データＤｉｎ
が入力されると、レジスタ２２は、クロックＣＬＫに同
期して書込データＤｉｎをラッチしてライトドライバ７
０１へ出力する。ライトドライバ７０１は、書込データ
Ｄｉｎに基づいて入出力線対ＩＯ，／ＩＯの一方をＨレ
ベルにし、他方をＬレベルにする。すなわち、書込デー
タＤｉｎが「１」であるとき、入出力線ＩＯをＨレベル
にし、入出力線／ＩＯをＬレベルにし、書込データＤｉ
ｎが「０」であるとき、入出力線ＩＯをＬレベルにし、
入出力線／ＩＯをＨレベルにする。
が入力されると、レジスタ２２は、クロックＣＬＫに同
期して書込データＤｉｎをラッチしてライトドライバ７
０１へ出力する。ライトドライバ７０１は、書込データ
Ｄｉｎに基づいて入出力線対ＩＯ，／ＩＯの一方をＨレ
ベルにし、他方をＬレベルにする。すなわち、書込デー
タＤｉｎが「１」であるとき、入出力線ＩＯをＨレベル
にし、入出力線／ＩＯをＬレベルにし、書込データＤｉ
ｎが「０」であるとき、入出力線ＩＯをＬレベルにし、
入出力線／ＩＯをＨレベルにする。
【００７７】そうすると、入出力線対ＩＯ，／ＩＯ上の
ＨレベルまたはＬレベルは、列選択ゲート６１を介して
ビット線対ＢＬ１，／ＢＬ１に伝達され、メモリセルＭ
Ｃ１１に書込データＤｉｎが書込まれる。
ＨレベルまたはＬレベルは、列選択ゲート６１を介して
ビット線対ＢＬ１，／ＢＬ１に伝達され、メモリセルＭ
Ｃ１１に書込データＤｉｎが書込まれる。
【００７８】次に、読出動作について説明する。書込動
作の場合と同様にＬレベルのチップ選択信号／ＣＳが制
御信号入力端子１５を介して入力され、スタティック型
半導体記憶装置１００が選択状態になった後、制御信号
入力端子１７を介して接地電圧ＧＮＤから成る出力イネ
ーブル信号／ＯＥ（Ｌレベルの出力イネーブル信号／Ｏ
Ｅ）が制御回路４０へ入力されると、制御回路４０は、
Ｌレベルの出力イネーブル信号／ＯＥに基づいて行デコ
ーダ３０および列デコーダ５０を活性化するとともにＬ
レベルのイコライズ信号／ＢＬＥＱを出力する。そし
て、ＰチャネルＭＯＳトランジスタ６０１〜６０ｍがオ
ンしてビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ
の各々の電位がイコライズされる。また、接地電圧ＧＮ
Ｄから成る出力イネーブル信号／ＯＥが入力されている
ため、制御回路４０に含まれるテストモード信号発生回
路４０Ａは、上述したようにＬレベルのテストモード信
号ＴＥを電圧供給回路７０へ出力し、電圧供給回路７０
は、複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜
ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのセルＶｃｃ線
に外部電源電圧ｅｘｔＶｃｃを供給する。
作の場合と同様にＬレベルのチップ選択信号／ＣＳが制
御信号入力端子１５を介して入力され、スタティック型
半導体記憶装置１００が選択状態になった後、制御信号
入力端子１７を介して接地電圧ＧＮＤから成る出力イネ
ーブル信号／ＯＥ（Ｌレベルの出力イネーブル信号／Ｏ
Ｅ）が制御回路４０へ入力されると、制御回路４０は、
Ｌレベルの出力イネーブル信号／ＯＥに基づいて行デコ
ーダ３０および列デコーダ５０を活性化するとともにＬ
レベルのイコライズ信号／ＢＬＥＱを出力する。そし
て、ＰチャネルＭＯＳトランジスタ６０１〜６０ｍがオ
ンしてビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ
の各々の電位がイコライズされる。また、接地電圧ＧＮ
Ｄから成る出力イネーブル信号／ＯＥが入力されている
ため、制御回路４０に含まれるテストモード信号発生回
路４０Ａは、上述したようにＬレベルのテストモード信
号ＴＥを電圧供給回路７０へ出力し、電圧供給回路７０
は、複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜
ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのセルＶｃｃ線
に外部電源電圧ｅｘｔＶｃｃを供給する。
【００７９】イコライズ信号／ＢＬＥＱがＨレベルにな
り、ＰチャネルＭＯＳトランジスタ６０１〜６０ｍがオ
フされた後、アドレス信号Ａ０〜Ａｎがアドレス信号入
力端子１４から入力されると、書込動作の場合と同様
に、ワード線Ｗ１〜Ｗｎおよび列選択線ＳＣＬ１〜ＳＣ
Ｌｍが選択的に活性化される。たとえば、ワード線Ｗ１
および列選択線ＳＣＬ１が活性化されたとすると、メモ
リセルＭＣ１１に記憶されたデータに基づいてビット線
対ＢＬ１，／ＢＬ１の一方がＨレベルになり、他方がＬ
レベルになる。メモリセルＭＣ１１に記憶されたデータ
が「１」のとき、ビット線ＢＬ１がＨレベルになり、ビ
ット線／ＢＬ１がＬレベルになり、メモリセルＭＣ１１
に記憶されたデータが「０」のとき、ビット線ＢＬ１が
Ｌレベルになり、ビット線／ＢＬ１がＨレベルになる。
ビット線対ＢＬ１，／ＢＬ１上のＨレベルまたはＬレベ
ルは列選択ゲート６１を介して入出力線対ＩＯ，／ＩＯ
へ伝達され、センスアンプ７０２は、ＨレベルまたはＬ
レベルの信号を受ける。
り、ＰチャネルＭＯＳトランジスタ６０１〜６０ｍがオ
フされた後、アドレス信号Ａ０〜Ａｎがアドレス信号入
力端子１４から入力されると、書込動作の場合と同様
に、ワード線Ｗ１〜Ｗｎおよび列選択線ＳＣＬ１〜ＳＣ
Ｌｍが選択的に活性化される。たとえば、ワード線Ｗ１
および列選択線ＳＣＬ１が活性化されたとすると、メモ
リセルＭＣ１１に記憶されたデータに基づいてビット線
対ＢＬ１，／ＢＬ１の一方がＨレベルになり、他方がＬ
レベルになる。メモリセルＭＣ１１に記憶されたデータ
が「１」のとき、ビット線ＢＬ１がＨレベルになり、ビ
ット線／ＢＬ１がＬレベルになり、メモリセルＭＣ１１
に記憶されたデータが「０」のとき、ビット線ＢＬ１が
Ｌレベルになり、ビット線／ＢＬ１がＨレベルになる。
ビット線対ＢＬ１，／ＢＬ１上のＨレベルまたはＬレベ
ルは列選択ゲート６１を介して入出力線対ＩＯ，／ＩＯ
へ伝達され、センスアンプ７０２は、ＨレベルまたはＬ
レベルの信号を受ける。
【００８０】センスアンプ７０２は、入出力線ＩＯ上の
電位と入出力線／ＩＯ上の電位とを比較し、比較結果に
応じた読出データＤｏｕｔをレジスタ２３へ出力する。
つまり、センスアンプ７０２は、入出力線ＩＯがＨレベ
ルであり、入出力線／ＩＯがＬレベルのとき読出データ
Ｄｏｕｔとして「１」をレジスタ７２へ出力し、入出力
線ＩＯがＬレベルであり、入出力線／ＩＯがＨレベルの
とき読出データＤｏｕｔとして「０」をレジスタ７２へ
出力する。レジスタ７２は、読出データＤｏｕｔを入出
力端子１８を介して外部へ出力する。これによって、デ
ータの読出動作が終了する。
電位と入出力線／ＩＯ上の電位とを比較し、比較結果に
応じた読出データＤｏｕｔをレジスタ２３へ出力する。
つまり、センスアンプ７０２は、入出力線ＩＯがＨレベ
ルであり、入出力線／ＩＯがＬレベルのとき読出データ
Ｄｏｕｔとして「１」をレジスタ７２へ出力し、入出力
線ＩＯがＬレベルであり、入出力線／ＩＯがＨレベルの
とき読出データＤｏｕｔとして「０」をレジスタ７２へ
出力する。レジスタ７２は、読出データＤｏｕｔを入出
力端子１８を介して外部へ出力する。これによって、デ
ータの読出動作が終了する。
【００８１】図４を参照して、実施の形態１における動
作テストについて説明する。期間Ｔ１においては、複数
のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２
ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのセルＶｃｃ線に外部
電源電圧ｅｘｔＶｃｃが電圧供給回路７０から供給され
てデータの書込および読出が行なわれる。そして、期間
Ｔ２において、制御信号入力端子１７にスーパーＶｃｃ
電圧が印加され、制御回路４０に含まれるテストモード
信号発生回路４０Ａは、Ｈレベルのテストモード信号Ｔ
Ｅを電圧供給回路７０へ出力する。そうすると、電圧供
給回路７０は、上述したようにＮチャネルＭＯＳトラン
ジスタ７３のしきい値電圧ＶｔｈをメモリセルのセルＶ
ｃｃ線へ供給する。これによって、メモリセルの両端に
しきい値電圧Ｖｔｈが印加される。この状態で一定時間
の間、放置される。
作テストについて説明する。期間Ｔ１においては、複数
のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２
ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのセルＶｃｃ線に外部
電源電圧ｅｘｔＶｃｃが電圧供給回路７０から供給され
てデータの書込および読出が行なわれる。そして、期間
Ｔ２において、制御信号入力端子１７にスーパーＶｃｃ
電圧が印加され、制御回路４０に含まれるテストモード
信号発生回路４０Ａは、Ｈレベルのテストモード信号Ｔ
Ｅを電圧供給回路７０へ出力する。そうすると、電圧供
給回路７０は、上述したようにＮチャネルＭＯＳトラン
ジスタ７３のしきい値電圧ＶｔｈをメモリセルのセルＶ
ｃｃ線へ供給する。これによって、メモリセルの両端に
しきい値電圧Ｖｔｈが印加される。この状態で一定時間
の間、放置される。
【００８２】その後、期間Ｔ３において、電圧供給回路
７０は、外部電源電圧ｅｘｔＶｃｃをメモリセルのセル
Ｖｃｃ線へ供給し、データの読出が行なわれる。そし
て、読出された読出データＤｏｕｔが書込データＤｉｎ
と比較され、保持テストにおいてスタンバイ電流不良の
メモリセルが抽出される。
７０は、外部電源電圧ｅｘｔＶｃｃをメモリセルのセル
Ｖｃｃ線へ供給し、データの読出が行なわれる。そし
て、読出された読出データＤｏｕｔが書込データＤｉｎ
と比較され、保持テストにおいてスタンバイ電流不良の
メモリセルが抽出される。
【００８３】したがって、実施の形態１の動作テストに
おいて、テストモード信号ＴＥを構成する電圧値、およ
びメモリセルのセルＶｃｃ線へ供給される電圧値は、図
５に示すように変化する。すなわち、図４に示す期間Ｔ
１，Ｔ３においては、電圧供給回路７０は、接地電圧Ｇ
ＮＤから成るテストモード信号ＴＥを受け、メモリセル
のセルＶｃｃ線に外部電源電圧ｅｘｔＶｃｃを供給す
る。一方、図４に示す期間Ｔ２においては、電圧供給回
路７０は、外部電源電圧ｅｘｔＶｃｃから成るテストモ
ード信号ＴＥを受け、ＮチャネルＭＯＳトランジスタ７
３のしきい値電圧ＶｔｈをメモリセルのセルＶｃｃ線へ
供給する。
おいて、テストモード信号ＴＥを構成する電圧値、およ
びメモリセルのセルＶｃｃ線へ供給される電圧値は、図
５に示すように変化する。すなわち、図４に示す期間Ｔ
１，Ｔ３においては、電圧供給回路７０は、接地電圧Ｇ
ＮＤから成るテストモード信号ＴＥを受け、メモリセル
のセルＶｃｃ線に外部電源電圧ｅｘｔＶｃｃを供給す
る。一方、図４に示す期間Ｔ２においては、電圧供給回
路７０は、外部電源電圧ｅｘｔＶｃｃから成るテストモ
ード信号ＴＥを受け、ＮチャネルＭＯＳトランジスタ７
３のしきい値電圧ＶｔｈをメモリセルのセルＶｃｃ線へ
供給する。
【００８４】このように、実施の形態１における保持テ
ストは、メモリセルのセルＶｃｃ線にＮチャネルＭＯＳ
トランジスタのしきい値電圧Ｖｔｈを供給して行なうこ
とを特徴とする。メモリセルのセルＶｃｃ線に供給する
電圧を通常使用時の外部電源電圧ｅｘｔＶｃｃからしき
い値電圧Ｖｔｈまで大きく低下させることによって保持
テストを数秒で行なうことができる。つまり、図４に示
す期間Ｔ２を数秒まで短縮することができる。その結
果、スタティック型半導体記憶装置１００の動作テスト
を効率的に行なうことができる。また、しきい値電圧Ｖ
ｔｈをメモリセルのセルＶｃｃ線へ供給するＮチャネル
ＭＯＳトランジスタ７３は、メモリセルを構成するＰチ
ャネルＭＯＳトランジスタ１，２およびＮチャネルＭＯ
Ｓトランジスタ３〜６と同じプロセスにおいて作製され
るため、ＮチャネルＭＯＳトランジスタ７３の特性はメ
モリセルを構成するＮチャネルＭＯＳトランジスタの特
性と同じであり、プロセス変動、温度変化があっても、
保持テスト時にしきい値電圧Ｖｔｈをメモリセルのセル
Ｖｃｃ線に正確に供給できる。
ストは、メモリセルのセルＶｃｃ線にＮチャネルＭＯＳ
トランジスタのしきい値電圧Ｖｔｈを供給して行なうこ
とを特徴とする。メモリセルのセルＶｃｃ線に供給する
電圧を通常使用時の外部電源電圧ｅｘｔＶｃｃからしき
い値電圧Ｖｔｈまで大きく低下させることによって保持
テストを数秒で行なうことができる。つまり、図４に示
す期間Ｔ２を数秒まで短縮することができる。その結
果、スタティック型半導体記憶装置１００の動作テスト
を効率的に行なうことができる。また、しきい値電圧Ｖ
ｔｈをメモリセルのセルＶｃｃ線へ供給するＮチャネル
ＭＯＳトランジスタ７３は、メモリセルを構成するＰチ
ャネルＭＯＳトランジスタ１，２およびＮチャネルＭＯ
Ｓトランジスタ３〜６と同じプロセスにおいて作製され
るため、ＮチャネルＭＯＳトランジスタ７３の特性はメ
モリセルを構成するＮチャネルＭＯＳトランジスタの特
性と同じであり、プロセス変動、温度変化があっても、
保持テスト時にしきい値電圧Ｖｔｈをメモリセルのセル
Ｖｃｃ線に正確に供給できる。
【００８５】なお、特開平１１−１８５４９８号公報に
は、外部電源電圧−３Ｖｔｈの電圧をメモリセルのセル
Ｖｃｃ線に供給して保持テストを行なう方法が開示され
ているが、特開平１１−１８５４９８号公報に開示され
た方法では、図２に示すメモリセルＭＣ１１のＮチャネ
ルＭＯＳトランジスタ４のオン電流が１０-8Ａよりもは
るかに大きくなり、この発明が目的とするリーク電流レ
ベル（１０-8Ａ）のスタンバイ電流不良のメモリセルを
保持テストにおいて検出することを実現できない。した
がって、本発明は、特開平１１−１８５４９８号公報に
開示された技術と思想を全く異にするものである。
は、外部電源電圧−３Ｖｔｈの電圧をメモリセルのセル
Ｖｃｃ線に供給して保持テストを行なう方法が開示され
ているが、特開平１１−１８５４９８号公報に開示され
た方法では、図２に示すメモリセルＭＣ１１のＮチャネ
ルＭＯＳトランジスタ４のオン電流が１０-8Ａよりもは
るかに大きくなり、この発明が目的とするリーク電流レ
ベル（１０-8Ａ）のスタンバイ電流不良のメモリセルを
保持テストにおいて検出することを実現できない。した
がって、本発明は、特開平１１−１８５４９８号公報に
開示された技術と思想を全く異にするものである。
【００８６】図６を参照して、図２に示す抵抗素子７１
は、電源ノード３５とノード３８との間に設けられたＰ
チャネルＭＯＳトランジスタ７１０から成る。Ｐチャネ
ルＭＯＳトランジスタ７１０は、そのゲート端子に接地
ノード３６からの接地電圧ＧＮＤを受け、オン抵抗がメ
モリセルを構成するＰチャネルＭＯＳトランジスタ１，
２およびＮチャネルＭＯＳトランジスタ３〜６よりも大
きいＭＯＳトランジスタである。
は、電源ノード３５とノード３８との間に設けられたＰ
チャネルＭＯＳトランジスタ７１０から成る。Ｐチャネ
ルＭＯＳトランジスタ７１０は、そのゲート端子に接地
ノード３６からの接地電圧ＧＮＤを受け、オン抵抗がメ
モリセルを構成するＰチャネルＭＯＳトランジスタ１，
２およびＮチャネルＭＯＳトランジスタ３〜６よりも大
きいＭＯＳトランジスタである。
【００８７】また、抵抗素子７１は、図６に示すＰチャ
ネルＭＯＳトランジスタ７１０に限らず、図７に示す電
源ノード３５とノード３８との間に設けられた抵抗７１
１であっても良い。抵抗７１１は、図６に示すＰチャネ
ルＭＯＳトランジスタ７１０のオン抵抗と同じ抵抗であ
る。また、抵抗７１１は、ＰチャネルＭＯＳトランジス
タ７２、およびＮチャネルＭＯＳトランジスタ７３，７
４の上層に形成される。これにより電圧供給回路７０の
占有面積を低減できる。
ネルＭＯＳトランジスタ７１０に限らず、図７に示す電
源ノード３５とノード３８との間に設けられた抵抗７１
１であっても良い。抵抗７１１は、図６に示すＰチャネ
ルＭＯＳトランジスタ７１０のオン抵抗と同じ抵抗であ
る。また、抵抗７１１は、ＰチャネルＭＯＳトランジス
タ７２、およびＮチャネルＭＯＳトランジスタ７３，７
４の上層に形成される。これにより電圧供給回路７０の
占有面積を低減できる。
【００８８】本発明における電圧供給回路は、図２に示
す電圧供給回路７０に限らず、図８に示す電圧供給回路
７０Ａであっても良い。電圧供給回路７０Ａは、電圧供
給回路７０から抵抗素子７１およびＮチャネルＭＯＳト
ランジスタ７３を削除したものに相当する。電圧供給回
路７０Ａは、Ｈレベルのテストモード信号ＴＥを受ける
とノード３８に０Ｖの電圧を供給し、Ｌレベルのテスト
モード信号ＴＥを受けると外部電源電圧ｅｘｔＶｃｃを
ノード３８へ供給する。したがって、電圧供給回路７０
Ａをスティック型半導体記憶装置１００に用いると、メ
モリセルの両端に印加する電圧を０Ｖにして保持テスト
を行なうことが可能である。これによって、保持テスト
の時間をｍｓｅｃのオーダーまで短縮することができ
る。また、電圧供給回路７０Ａを構成するＰチャネルＭ
ＯＳトランジスタ７２およびＮチャネルＭＯＳトランジ
スタ７４は、メモリセルを構成するＰチャネルＭＯＳト
ランジスタ１，２およびＮチャネルＭＯＳトランジスタ
３〜６と同じプロセスにおいて作製されるため、プロセ
ス変動、および温度変化があっても、メモリセルのセル
Ｖｃｃ線に０Ｖの電圧を正確に供給できる。
す電圧供給回路７０に限らず、図８に示す電圧供給回路
７０Ａであっても良い。電圧供給回路７０Ａは、電圧供
給回路７０から抵抗素子７１およびＮチャネルＭＯＳト
ランジスタ７３を削除したものに相当する。電圧供給回
路７０Ａは、Ｈレベルのテストモード信号ＴＥを受ける
とノード３８に０Ｖの電圧を供給し、Ｌレベルのテスト
モード信号ＴＥを受けると外部電源電圧ｅｘｔＶｃｃを
ノード３８へ供給する。したがって、電圧供給回路７０
Ａをスティック型半導体記憶装置１００に用いると、メ
モリセルの両端に印加する電圧を０Ｖにして保持テスト
を行なうことが可能である。これによって、保持テスト
の時間をｍｓｅｃのオーダーまで短縮することができ
る。また、電圧供給回路７０Ａを構成するＰチャネルＭ
ＯＳトランジスタ７２およびＮチャネルＭＯＳトランジ
スタ７４は、メモリセルを構成するＰチャネルＭＯＳト
ランジスタ１，２およびＮチャネルＭＯＳトランジスタ
３〜６と同じプロセスにおいて作製されるため、プロセ
ス変動、および温度変化があっても、メモリセルのセル
Ｖｃｃ線に０Ｖの電圧を正確に供給できる。
【００８９】接地端子１２は、複数のメモリセルＭＣ１
１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１
〜ＭＣｎｍに接地電圧ＧＮＤを供給するため、電圧供給
回路７０から外部電源電圧ｅｘｔＶｃｃまたはしきい値
電圧Ｖｔｈ（もしくは０Ｖ）がセルＶｃｃ線に供給され
ることによって、メモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ
２１〜ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍの両端の
電圧がしきい値電圧Ｖｔｈまたは０Ｖに設定される。し
たがって、電圧供給回路７０および接地端子１２は「電
圧設定回路」を構成する。
１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１
〜ＭＣｎｍに接地電圧ＧＮＤを供給するため、電圧供給
回路７０から外部電源電圧ｅｘｔＶｃｃまたはしきい値
電圧Ｖｔｈ（もしくは０Ｖ）がセルＶｃｃ線に供給され
ることによって、メモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ
２１〜ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍの両端の
電圧がしきい値電圧Ｖｔｈまたは０Ｖに設定される。し
たがって、電圧供給回路７０および接地端子１２は「電
圧設定回路」を構成する。
【００９０】実施の形態１によれば、スタティック型半
導体記憶装置は、通常動作時はメモリセルのセルＶｃｃ
線に外部電源電圧を供給し、テストモード時はメモリセ
ルＶｃｃ線に０ＶまたはＮチャネルＭＯＳトランジスタ
のしきい値電圧Ｖｔｈを供給する電圧供給回路を内蔵す
るので、保持テストにおいてスタンバイ電流不良のメモ
リセルを抽出できる。また、電圧供給回路を構成するＭ
ＯＳトランジスタは、メモリセルを構成するＭＯＳトラ
ンジスタと同じプロセスによって作製されるため、プロ
セス変動または温度変化が生じてもメモリセルの両端に
印加される電圧を０Ｖまたはしきい値電圧に正確に設定
できる。
導体記憶装置は、通常動作時はメモリセルのセルＶｃｃ
線に外部電源電圧を供給し、テストモード時はメモリセ
ルＶｃｃ線に０ＶまたはＮチャネルＭＯＳトランジスタ
のしきい値電圧Ｖｔｈを供給する電圧供給回路を内蔵す
るので、保持テストにおいてスタンバイ電流不良のメモ
リセルを抽出できる。また、電圧供給回路を構成するＭ
ＯＳトランジスタは、メモリセルを構成するＭＯＳトラ
ンジスタと同じプロセスによって作製されるため、プロ
セス変動または温度変化が生じてもメモリセルの両端に
印加される電圧を０Ｖまたはしきい値電圧に正確に設定
できる。
【００９１】［実施の形態２］図９を参照して、実施の
形態２によるスタティック型半導体記憶装置について説
明する。スタティック型半導体記憶装置２００は、図１
に示すスタティック型半導体記憶装置１００の電圧供給
回路７０をメモリセルアレイ６０内へ移動してメモリセ
ルアレイ６０をメモリセルアレイ６０Ｂに代えたもので
あり、それ以外はスタティック型半導体記憶装置１００
と同じである。メモリセルアレイ６０Ｂは、行列状に配
列された複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２
１〜ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのうちいず
れか１つのメモリセルを電圧供給回路７０に置換するこ
とによって作製される。
形態２によるスタティック型半導体記憶装置について説
明する。スタティック型半導体記憶装置２００は、図１
に示すスタティック型半導体記憶装置１００の電圧供給
回路７０をメモリセルアレイ６０内へ移動してメモリセ
ルアレイ６０をメモリセルアレイ６０Ｂに代えたもので
あり、それ以外はスタティック型半導体記憶装置１００
と同じである。メモリセルアレイ６０Ｂは、行列状に配
列された複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２
１〜ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのうちいず
れか１つのメモリセルを電圧供給回路７０に置換するこ
とによって作製される。
【００９２】図１０を参照して、電圧供給回路７０は、
メモリセルＭＣ１ｍを構成するＰチャネルＭＯＳトラン
ジスタ１，２およびＮチャネルＭＯＳトランジスタ３〜
６のうち、ＰチャネルＭＯＳトランジスタ２およびＮチ
ャネルＭＯＳトランジスタ４を用いて作製される。この
場合、ＰチャネルＭＯＳトランジスタ２およびＮチャネ
ルＭＯＳトランジスタ４の配置を変えない。Ｐチャネル
ＭＯＳトランジスタ２は、電源ノード３５とノード３８
との間に設けられる。そして、ＰチャネルＭＯＳトラン
ジスタ２は、そのゲート端子に接地ノード３６から接地
電圧ＧＮＤを受けるように配線される。ＮチャネルＭＯ
Ｓトランジスタ４は、ＮチャネルＭＯＳトランジスタ７
４とノード３８との間にダイオード接続される。したが
って、ＰチャネルＭＯＳトランジスタ２，７２およびＮ
チャネルＭＯＳトランジスタ４，７４によって電圧供給
回路７０が構成される。
メモリセルＭＣ１ｍを構成するＰチャネルＭＯＳトラン
ジスタ１，２およびＮチャネルＭＯＳトランジスタ３〜
６のうち、ＰチャネルＭＯＳトランジスタ２およびＮチ
ャネルＭＯＳトランジスタ４を用いて作製される。この
場合、ＰチャネルＭＯＳトランジスタ２およびＮチャネ
ルＭＯＳトランジスタ４の配置を変えない。Ｐチャネル
ＭＯＳトランジスタ２は、電源ノード３５とノード３８
との間に設けられる。そして、ＰチャネルＭＯＳトラン
ジスタ２は、そのゲート端子に接地ノード３６から接地
電圧ＧＮＤを受けるように配線される。ＮチャネルＭＯ
Ｓトランジスタ４は、ＮチャネルＭＯＳトランジスタ７
４とノード３８との間にダイオード接続される。したが
って、ＰチャネルＭＯＳトランジスタ２，７２およびＮ
チャネルＭＯＳトランジスタ４，７４によって電圧供給
回路７０が構成される。
【００９３】このように、実施の形態２においては、複
数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２
ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのうちの１つのメモリ
セルを構成するＭＯＳトランジスタの配置を変えずに電
圧供給回路７０を作製する。その結果、電圧供給回路７
０を構成するＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタの特性を、メモリセルＭＣ１
１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１
〜ＭＣｎｍを構成するＰチャネルＭＯＳトランジスタお
よびＮチャネルＭＯＳトランジスタの特性と同じにする
ことができ、電圧供給回路７０は、メモリセルＭＣ１１
〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１〜
ＭＣｎｍのセルＶｃｃ線にしきい値電圧Ｖｔｈをさらに
正確に供給できる。
数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２
ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのうちの１つのメモリ
セルを構成するＭＯＳトランジスタの配置を変えずに電
圧供給回路７０を作製する。その結果、電圧供給回路７
０を構成するＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタの特性を、メモリセルＭＣ１
１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１
〜ＭＣｎｍを構成するＰチャネルＭＯＳトランジスタお
よびＮチャネルＭＯＳトランジスタの特性と同じにする
ことができ、電圧供給回路７０は、メモリセルＭＣ１１
〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１〜
ＭＣｎｍのセルＶｃｃ線にしきい値電圧Ｖｔｈをさらに
正確に供給できる。
【００９４】実施の形態２においては、メモリセルＭＣ
１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ
１〜ＭＣｎｍのうちの１つのメモリセルを用いて電圧供
給回路７０Ａを作製することも可能である。すなわち、
図１１を参照して、電圧供給回路７０Ａは、メモリセル
ＭＣ１ｍを構成するＭＯＳトランジスタのうちＮチャネ
ルＭＯＳトランジスタ４を用いて作製される。つまり、
ＮチャネルＭＯＳトランジスタ４のドレイン端子をＰチ
ャネルＭＯＳトランジスタ２からノード３８へ接続し直
すことにより電圧供給回路７０Ａを作製する。
１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ
１〜ＭＣｎｍのうちの１つのメモリセルを用いて電圧供
給回路７０Ａを作製することも可能である。すなわち、
図１１を参照して、電圧供給回路７０Ａは、メモリセル
ＭＣ１ｍを構成するＭＯＳトランジスタのうちＮチャネ
ルＭＯＳトランジスタ４を用いて作製される。つまり、
ＮチャネルＭＯＳトランジスタ４のドレイン端子をＰチ
ャネルＭＯＳトランジスタ２からノード３８へ接続し直
すことにより電圧供給回路７０Ａを作製する。
【００９５】電圧供給回路７０，７０Ａをメモリセルア
レイ６０Ｂに含むスティック型半導体記憶装置２００に
おいても、実施の形態１において説明したのと同じ動作
によってデータの書込および読出と、保持テストが行な
われる。
レイ６０Ｂに含むスティック型半導体記憶装置２００に
おいても、実施の形態１において説明したのと同じ動作
によってデータの書込および読出と、保持テストが行な
われる。
【００９６】上記においては、電圧供給回路７０，７０
Ａは、複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１
〜ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのうちの１つ
のメモリセルを用いて作製されると説明したが、行方向
に配列された複数のメモリセルごとに、そのうちの１つ
のメモリセルを用いて電圧供給回路７０，７０Ａを作製
しても良い。その他は、実施の形態１と同じである。
Ａは、複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１
〜ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのうちの１つ
のメモリセルを用いて作製されると説明したが、行方向
に配列された複数のメモリセルごとに、そのうちの１つ
のメモリセルを用いて電圧供給回路７０，７０Ａを作製
しても良い。その他は、実施の形態１と同じである。
【００９７】実施の形態２によれば、スタティック型半
導体記憶装置は、通常動作時はメモリセルに外部電源電
圧を供給し、テストモード時はメモリセルに０Ｖまたは
ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈを
供給する電圧供給回路が複数のメモリセルのうちの１つ
のメモリセルを用いて作製されるので、プロセス変動ま
たは温度変化が生じても複数のメモリセルの両端に０Ｖ
またはしきい値電圧をさらに正確に印加できる。また、
電圧供給回路は、メモリセルアレイ中に作製されるの
で、スタティック型半導体記憶装置のサイズを小さくで
きる。
導体記憶装置は、通常動作時はメモリセルに外部電源電
圧を供給し、テストモード時はメモリセルに０Ｖまたは
ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈを
供給する電圧供給回路が複数のメモリセルのうちの１つ
のメモリセルを用いて作製されるので、プロセス変動ま
たは温度変化が生じても複数のメモリセルの両端に０Ｖ
またはしきい値電圧をさらに正確に印加できる。また、
電圧供給回路は、メモリセルアレイ中に作製されるの
で、スタティック型半導体記憶装置のサイズを小さくで
きる。
【００９８】［実施の形態３］図１２を参照して、実施
の形態３によるスタティック型半導体記憶装置３００
は、図１に示すスタティック型半導体記憶装置１００の
電圧供給回路７０を電圧供給回路７０Ｂに代え、制御回
路４０に含まれるテストモード信号発生回路４０Ａをテ
ストモード信号発生回路４０Ｂに代えたものであり、そ
の他はスタティック型半導体記憶装置１００と同じであ
る。
の形態３によるスタティック型半導体記憶装置３００
は、図１に示すスタティック型半導体記憶装置１００の
電圧供給回路７０を電圧供給回路７０Ｂに代え、制御回
路４０に含まれるテストモード信号発生回路４０Ａをテ
ストモード信号発生回路４０Ｂに代えたものであり、そ
の他はスタティック型半導体記憶装置１００と同じであ
る。
【００９９】電圧供給回路７０Ｂは、後述するようにテ
ストモード信号ＴＥに基づいて複数のメモリセルＭＣ１
１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１
〜ＭＣｎｍのセルＧＮＤ線に接地電圧ＧＮＤまたは外部
電源電圧からしきい値電圧を差引いたｅｘｔＶｃｃ−Ｖ
ｔｈを供給する。
ストモード信号ＴＥに基づいて複数のメモリセルＭＣ１
１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１
〜ＭＣｎｍのセルＧＮＤ線に接地電圧ＧＮＤまたは外部
電源電圧からしきい値電圧を差引いたｅｘｔＶｃｃ−Ｖ
ｔｈを供給する。
【０１００】図１３を参照して、電圧供給回路７０Ｂ
は、ＰチャネルＭＯＳトランジスタ７５，７６と、Ｎチ
ャネルＭＯＳトランジスタ７７と、抵抗素子７８とを備
える。ＰチャネルＭＯＳトランジスタ７５，７６は、電
源ノード３５とノード３９との間に直列に接続される。
ＰチャネルＭＯＳトランジスタ７６は、ＰチャネルＭＯ
Ｓトランジスタ７５とノード３９との間にダイオード接
続される。ＮチャネルＭＯＳトランジスタ７７は、ノー
ド３９と接地ノード３６との間に設けられる。Ｐチャネ
ルＭＯＳトランジスタ７５およびＮチャネルＭＯＳトラ
ンジスタ７７は、そのゲート端子にテストモード信号Ｔ
Ｅを受ける。
は、ＰチャネルＭＯＳトランジスタ７５，７６と、Ｎチ
ャネルＭＯＳトランジスタ７７と、抵抗素子７８とを備
える。ＰチャネルＭＯＳトランジスタ７５，７６は、電
源ノード３５とノード３９との間に直列に接続される。
ＰチャネルＭＯＳトランジスタ７６は、ＰチャネルＭＯ
Ｓトランジスタ７５とノード３９との間にダイオード接
続される。ＮチャネルＭＯＳトランジスタ７７は、ノー
ド３９と接地ノード３６との間に設けられる。Ｐチャネ
ルＭＯＳトランジスタ７５およびＮチャネルＭＯＳトラ
ンジスタ７７は、そのゲート端子にテストモード信号Ｔ
Ｅを受ける。
【０１０１】電圧供給回路７０Ｂは、Ｈレベルのテスト
モード信号ＴＥが入力されると、ＰチャネルＭＯＳトラ
ンジスタ７５がオフされ、ＮチャネルＭＯＳトランジス
タ７７がオンされてノード３９に接地電圧ＧＮＤを供給
する。また、電圧供給回路７０Ｂは、Ｌレベルのテスト
モード信号ＴＥが入力されると、ＰチャネルＭＯＳトラ
ンジスタ７５がオンされ、ＮチャネルＭＯＳトランジス
タ７７がオフされ、抵抗素子７８が電源を供給してノー
ド３９に外部電源電圧ｅｘｔＶｃｃからＰチャネルＭＯ
Ｓトランジスタ７６のしきい値電圧Ｖｔｈを差引いたｅ
ｘｔＶｃｃ−Ｖｔｈを供給する。そして、ノード３９
は、メモリセルＭＣ１１のセルＧＮＤ線に接続されてい
る。したがって、電圧供給回路７０Ｂは、テストモード
信号ＴＥの論理レベルに応じてメモリセルＭＣ１１のセ
ルＧＮＤ線に接地電圧ＧＮＤまたはｅｘｔＶｃｃ−Ｖｔ
ｈを供給する。
モード信号ＴＥが入力されると、ＰチャネルＭＯＳトラ
ンジスタ７５がオフされ、ＮチャネルＭＯＳトランジス
タ７７がオンされてノード３９に接地電圧ＧＮＤを供給
する。また、電圧供給回路７０Ｂは、Ｌレベルのテスト
モード信号ＴＥが入力されると、ＰチャネルＭＯＳトラ
ンジスタ７５がオンされ、ＮチャネルＭＯＳトランジス
タ７７がオフされ、抵抗素子７８が電源を供給してノー
ド３９に外部電源電圧ｅｘｔＶｃｃからＰチャネルＭＯ
Ｓトランジスタ７６のしきい値電圧Ｖｔｈを差引いたｅ
ｘｔＶｃｃ−Ｖｔｈを供給する。そして、ノード３９
は、メモリセルＭＣ１１のセルＧＮＤ線に接続されてい
る。したがって、電圧供給回路７０Ｂは、テストモード
信号ＴＥの論理レベルに応じてメモリセルＭＣ１１のセ
ルＧＮＤ線に接地電圧ＧＮＤまたはｅｘｔＶｃｃ−Ｖｔ
ｈを供給する。
【０１０２】制御回路４０は、図１４に示すテストモー
ド信号発生回路４０Ｂを含む。図１４を参照して、テス
トモード信号発生回路４０Ｂは、図３に示すテストモー
ド信号発生回路４０Ａのインバータ４５と出力ノード４
８との間にインバータ５１を追加し、ＰチャネルＭＯＳ
トランジスタ４４をＮチャネルＭＯＳトランジスタ５２
に代えたものである。
ド信号発生回路４０Ｂを含む。図１４を参照して、テス
トモード信号発生回路４０Ｂは、図３に示すテストモー
ド信号発生回路４０Ａのインバータ４５と出力ノード４
８との間にインバータ５１を追加し、ＰチャネルＭＯＳ
トランジスタ４４をＮチャネルＭＯＳトランジスタ５２
に代えたものである。
【０１０３】制御信号入力端子１７に接地電圧ＧＮＤま
たは外部電源電圧ｅｘｔＶｃｃが印加されるとき、Ｐチ
ャネルＭＯＳトランジスタ４１は非導通になるためノー
ド４７はＬレベルになり、出力ノード４８はＨレベルに
保持される。また、制御信号入力端子１７に外部電源電
圧ｅｘｔＶｃｃよりも高いスーパーＶｃｃが印加される
と、ＰチャネルＭＯＳトランジスタ４１は導通するため
ノード４７はＨレベルになり、出力ノード４８はＬレベ
ルに保持される。したがって、テストモード信号発生回
路４０Ｂは、制御信号入力端子１７に印加される電圧値
によりＨレベルまたはＬレベルのテストモード信号ＴＥ
を電圧供給回路７０Ｂへ出力する。
たは外部電源電圧ｅｘｔＶｃｃが印加されるとき、Ｐチ
ャネルＭＯＳトランジスタ４１は非導通になるためノー
ド４７はＬレベルになり、出力ノード４８はＨレベルに
保持される。また、制御信号入力端子１７に外部電源電
圧ｅｘｔＶｃｃよりも高いスーパーＶｃｃが印加される
と、ＰチャネルＭＯＳトランジスタ４１は導通するため
ノード４７はＨレベルになり、出力ノード４８はＬレベ
ルに保持される。したがって、テストモード信号発生回
路４０Ｂは、制御信号入力端子１７に印加される電圧値
によりＨレベルまたはＬレベルのテストモード信号ＴＥ
を電圧供給回路７０Ｂへ出力する。
【０１０４】図１５を参照して、実施の形態３における
動作テストについて説明する。期間Ｔ１においては、複
数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２
ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのセルＧＮＤ線に接地
電圧ＧＮＤが電圧供給回路７０Ｂから供給されてデータ
の書込および読出が行なわれる。そして、期間Ｔ２にお
いて、制御信号入力端子１７にスーパーＶｃｃ電圧が印
加され、制御回路４０に含まれるテストモード信号発生
回路４０Ｂは、Ｌレベルのテストモード信号ＴＥを電圧
供給回路７０Ｂへ出力する。そうすると、電圧供給回路
７０Ｂは、上述したように外部電源電圧ｅｘｔＶｃｃか
らＰチャネルＭＯＳトランジスタ７６のしきい値電圧Ｖ
ｔｈを差引いたｅｘｔＶｃｃ−Ｖｔｈをメモリセルのセ
ルＧＮＤ線へ供給する。これによって、メモリセルの両
端にしきい値電圧Ｖｔｈが印加される。この状態で一定
時間の間、放置される。
動作テストについて説明する。期間Ｔ１においては、複
数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２
ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのセルＧＮＤ線に接地
電圧ＧＮＤが電圧供給回路７０Ｂから供給されてデータ
の書込および読出が行なわれる。そして、期間Ｔ２にお
いて、制御信号入力端子１７にスーパーＶｃｃ電圧が印
加され、制御回路４０に含まれるテストモード信号発生
回路４０Ｂは、Ｌレベルのテストモード信号ＴＥを電圧
供給回路７０Ｂへ出力する。そうすると、電圧供給回路
７０Ｂは、上述したように外部電源電圧ｅｘｔＶｃｃか
らＰチャネルＭＯＳトランジスタ７６のしきい値電圧Ｖ
ｔｈを差引いたｅｘｔＶｃｃ−Ｖｔｈをメモリセルのセ
ルＧＮＤ線へ供給する。これによって、メモリセルの両
端にしきい値電圧Ｖｔｈが印加される。この状態で一定
時間の間、放置される。
【０１０５】その後、期間Ｔ３において、電圧供給回路
７０Ｂは、接地電圧ＧＮＤをメモリセルのセルＧＮＤ線
へ供給し、データの読出が行なわれる。そして、読出さ
れた読出データが書込データと比較され、保持テストに
おいてスタンバイ電流不良のメモリセルが抽出される。
７０Ｂは、接地電圧ＧＮＤをメモリセルのセルＧＮＤ線
へ供給し、データの読出が行なわれる。そして、読出さ
れた読出データが書込データと比較され、保持テストに
おいてスタンバイ電流不良のメモリセルが抽出される。
【０１０６】したがって、実施の形態３の動作テストに
おいて、テストモード信号ＴＥを構成する電圧値、およ
びメモリセルのセルＧＮＤ線へ供給される電圧値は、図
１６に示すように変化する。すなわち、図１５に示す期
間Ｔ１，Ｔ３においては、電圧供給回路７０Ｂは、外部
電源電圧ｅｘｔＶｃｃから成るテストモード信号ＴＥを
受け、メモリセルのセルＧＮＤ線に接地電圧ＧＮＤを供
給する。一方、図１５に示す期間Ｔ２においては、電圧
供給回路７０Ｂは、接地電圧ＧＮＤから成るテストモー
ド信号ＴＥを受け、外部電源電圧ｅｘｔＶｃｃからＰチ
ャネルＭＯＳトランジスタ７６のしきい値電圧Ｖｔｈを
差引いたｅｘｔＶｃｃ−ＶｔｈをメモリセルのセルＧＮ
Ｄ線へ供給する。
おいて、テストモード信号ＴＥを構成する電圧値、およ
びメモリセルのセルＧＮＤ線へ供給される電圧値は、図
１６に示すように変化する。すなわち、図１５に示す期
間Ｔ１，Ｔ３においては、電圧供給回路７０Ｂは、外部
電源電圧ｅｘｔＶｃｃから成るテストモード信号ＴＥを
受け、メモリセルのセルＧＮＤ線に接地電圧ＧＮＤを供
給する。一方、図１５に示す期間Ｔ２においては、電圧
供給回路７０Ｂは、接地電圧ＧＮＤから成るテストモー
ド信号ＴＥを受け、外部電源電圧ｅｘｔＶｃｃからＰチ
ャネルＭＯＳトランジスタ７６のしきい値電圧Ｖｔｈを
差引いたｅｘｔＶｃｃ−ＶｔｈをメモリセルのセルＧＮ
Ｄ線へ供給する。
【０１０７】このように、実施の形態３における保持テ
ストは、メモリセルのセルＧＮＤ線にｅｘｔＶｃｃ−Ｖ
ｔｈを供給して行なうことを特徴とする。メモリセルの
セルＧＮＤ線に供給する電圧を通常使用時の接地電圧Ｇ
ＮＤからｅｘｔＶｃｃ−Ｖｔｈまで大きく上昇させるこ
とによって保持テストを数秒で行なうことができる。つ
まり、図１５に示す期間Ｔ２を数秒まで短縮することが
できる。その結果、スタティック型半導体記憶装置３０
０の動作テストを効率的に行なうことができる。また、
電圧ｅｘｔＶｃｃ−ＶｔｈをメモリセルのセルＧＮＤ線
へ供給するＰチャネルＭＯＳトランジスタ７６は、メモ
リセルを構成するＰチャネルＭＯＳトランジスタ１，２
およびＮチャネルＭＯＳトランジスタ３〜６と同じプロ
セスにおいて作製されるため、ＰチャネルＭＯＳトラン
ジスタ７６の特性はメモリセルを構成するＰチャネルＭ
ＯＳトランジスタの特性と同じであり、プロセス変動、
温度変化があっても、保持テスト時に電圧ｅｘｔＶｃｃ
−ＶｔｈをメモリセルのセルＧＮＤ線に正確に供給でき
る。
ストは、メモリセルのセルＧＮＤ線にｅｘｔＶｃｃ−Ｖ
ｔｈを供給して行なうことを特徴とする。メモリセルの
セルＧＮＤ線に供給する電圧を通常使用時の接地電圧Ｇ
ＮＤからｅｘｔＶｃｃ−Ｖｔｈまで大きく上昇させるこ
とによって保持テストを数秒で行なうことができる。つ
まり、図１５に示す期間Ｔ２を数秒まで短縮することが
できる。その結果、スタティック型半導体記憶装置３０
０の動作テストを効率的に行なうことができる。また、
電圧ｅｘｔＶｃｃ−ＶｔｈをメモリセルのセルＧＮＤ線
へ供給するＰチャネルＭＯＳトランジスタ７６は、メモ
リセルを構成するＰチャネルＭＯＳトランジスタ１，２
およびＮチャネルＭＯＳトランジスタ３〜６と同じプロ
セスにおいて作製されるため、ＰチャネルＭＯＳトラン
ジスタ７６の特性はメモリセルを構成するＰチャネルＭ
ＯＳトランジスタの特性と同じであり、プロセス変動、
温度変化があっても、保持テスト時に電圧ｅｘｔＶｃｃ
−ＶｔｈをメモリセルのセルＧＮＤ線に正確に供給でき
る。
【０１０８】図１７を参照して、図１３に示す抵抗素子
７８は、ノード３９と接地ノード３９との間に設けられ
たＮチャネルＭＯＳトランジスタ７１２から成る。Ｎチ
ャネルＭＯＳトランジスタ７１２は、そのゲート端子に
電源ノード３５からの外部電源電圧ｅｘｔＶｃｃを受
け、オン抵抗がメモリセルを構成するＰチャネルＭＯＳ
トランジスタ１，２およびＮチャネルＭＯＳトランジス
タ３〜６よりも大きいＭＯＳトランジスタである。
７８は、ノード３９と接地ノード３９との間に設けられ
たＮチャネルＭＯＳトランジスタ７１２から成る。Ｎチ
ャネルＭＯＳトランジスタ７１２は、そのゲート端子に
電源ノード３５からの外部電源電圧ｅｘｔＶｃｃを受
け、オン抵抗がメモリセルを構成するＰチャネルＭＯＳ
トランジスタ１，２およびＮチャネルＭＯＳトランジス
タ３〜６よりも大きいＭＯＳトランジスタである。
【０１０９】また、抵抗素子７８は、図１７に示すＮチ
ャネルＭＯＳトランジスタ７１２に限らず、図１８に示
すノード３９と接地ノード３６との間に設けられた抵抗
７１３であっても良い。抵抗７１３は、図１７に示すＮ
チャネルＭＯＳトランジスタ７１２のオン抵抗と同じ抵
抗である。また、抵抗７１３は、ＰチャネルＭＯＳトラ
ンジスタ７５，７６、およびＮチャネルＭＯＳトランジ
スタ７７の上層に形成される。これにより電圧供給回路
７０Ｂの占有面積を低減できる。
ャネルＭＯＳトランジスタ７１２に限らず、図１８に示
すノード３９と接地ノード３６との間に設けられた抵抗
７１３であっても良い。抵抗７１３は、図１７に示すＮ
チャネルＭＯＳトランジスタ７１２のオン抵抗と同じ抵
抗である。また、抵抗７１３は、ＰチャネルＭＯＳトラ
ンジスタ７５，７６、およびＮチャネルＭＯＳトランジ
スタ７７の上層に形成される。これにより電圧供給回路
７０Ｂの占有面積を低減できる。
【０１１０】本発明における電圧供給回路は、図１３に
示す電圧供給回路７０Ｂに限らず、図１９に示す電圧供
給回路７０Ｃであっても良い。電圧供給回路７０Ｃは、
電圧供給回路７０Ｂから抵抗素子７８およびＰチャネル
ＭＯＳトランジスタ７６を削除したものに相当する。電
圧供給回路７０Ｃは、Ｈレベルのテストモード信号ＴＥ
を受けるとノード３９に０Ｖの電圧を供給し、Ｌレベル
のテストモード信号ＴＥを受けると外部電源電圧ｅｘｔ
Ｖｃｃをノード３９へ供給する。したがって、電圧供給
回路７０Ｃをスティック型半導体記憶装置１００に用い
ると、メモリセルの両端に印加する電圧を０Ｖにして保
持テストを行なうことが可能である。これによって、保
持テストの時間をｍｓｅｃのオーダーまで短縮すること
ができる。また、電圧供給回路７０Ｃを構成するＰチャ
ネルＭＯＳトランジスタ７５およびＮチャネルＭＯＳト
ランジスタ７７は、メモリセルを構成するＰチャネルＭ
ＯＳトランジスタ１，２およびＮチャネルＭＯＳトラン
ジスタ３〜６と同じプロセスにおいて作製されるため、
プロセス変動、および温度変化があっても、メモリセル
のセルＧＮＤ線にｅｘｔＶｃｃ−Ｖｔｈの電圧を正確に
供給できる。
示す電圧供給回路７０Ｂに限らず、図１９に示す電圧供
給回路７０Ｃであっても良い。電圧供給回路７０Ｃは、
電圧供給回路７０Ｂから抵抗素子７８およびＰチャネル
ＭＯＳトランジスタ７６を削除したものに相当する。電
圧供給回路７０Ｃは、Ｈレベルのテストモード信号ＴＥ
を受けるとノード３９に０Ｖの電圧を供給し、Ｌレベル
のテストモード信号ＴＥを受けると外部電源電圧ｅｘｔ
Ｖｃｃをノード３９へ供給する。したがって、電圧供給
回路７０Ｃをスティック型半導体記憶装置１００に用い
ると、メモリセルの両端に印加する電圧を０Ｖにして保
持テストを行なうことが可能である。これによって、保
持テストの時間をｍｓｅｃのオーダーまで短縮すること
ができる。また、電圧供給回路７０Ｃを構成するＰチャ
ネルＭＯＳトランジスタ７５およびＮチャネルＭＯＳト
ランジスタ７７は、メモリセルを構成するＰチャネルＭ
ＯＳトランジスタ１，２およびＮチャネルＭＯＳトラン
ジスタ３〜６と同じプロセスにおいて作製されるため、
プロセス変動、および温度変化があっても、メモリセル
のセルＧＮＤ線にｅｘｔＶｃｃ−Ｖｔｈの電圧を正確に
供給できる。
【０１１１】電源端子１１は、複数のメモリセルＭＣ１
１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１
〜ＭＣｎｍに外部電源電圧ｅｘｔＶｃｃを供給するた
め、電圧供給回路７０Ｂ，７０Ｃから接地電圧ＧＮＤま
たは電圧ｅｘｔＶｃｃ−Ｖｔｈ（もしくは外部電源電圧
ｅｘｔＶｃｃ）が供給されることによって、メモリセル
ＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，Ｍ
Ｃｎ１〜ＭＣｎｍの両端の電圧がしきい値電圧Ｖｔｈま
たは０Ｖに設定される。したがって、電圧供給回路７０
Ｂ，７０Ｃおよび電源端子１１は「電圧設定回路」を構
成する。
１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１
〜ＭＣｎｍに外部電源電圧ｅｘｔＶｃｃを供給するた
め、電圧供給回路７０Ｂ，７０Ｃから接地電圧ＧＮＤま
たは電圧ｅｘｔＶｃｃ−Ｖｔｈ（もしくは外部電源電圧
ｅｘｔＶｃｃ）が供給されることによって、メモリセル
ＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，Ｍ
Ｃｎ１〜ＭＣｎｍの両端の電圧がしきい値電圧Ｖｔｈま
たは０Ｖに設定される。したがって、電圧供給回路７０
Ｂ，７０Ｃおよび電源端子１１は「電圧設定回路」を構
成する。
【０１１２】実施の形態３によれば、スタティック型半
導体記憶装置は、通常動作時はメモリセルのセルＧＮＤ
線に接地電圧を供給し、テストモード時はメモリセルに
外部電源電圧ｅｘｔＶｃｃまたは電圧ｅｘｔＶｃｃ−Ｖ
ｔｈを供給する電圧供給回路を内蔵するので、保持テス
トにおいてスタンバイ電流不良のメモリセルを抽出でき
る。また、電圧供給回路を構成するＭＯＳトランジスタ
は、メモリセルを構成するＭＯＳトランジスタと同じプ
ロセスによって作製されるため、プロセス変動または温
度変化が生じてもメモリセルの両端に印加される電圧を
０Ｖまたはしきい値電圧に正確に設定できる。その他
は、実施の形態１と同じである。
導体記憶装置は、通常動作時はメモリセルのセルＧＮＤ
線に接地電圧を供給し、テストモード時はメモリセルに
外部電源電圧ｅｘｔＶｃｃまたは電圧ｅｘｔＶｃｃ−Ｖ
ｔｈを供給する電圧供給回路を内蔵するので、保持テス
トにおいてスタンバイ電流不良のメモリセルを抽出でき
る。また、電圧供給回路を構成するＭＯＳトランジスタ
は、メモリセルを構成するＭＯＳトランジスタと同じプ
ロセスによって作製されるため、プロセス変動または温
度変化が生じてもメモリセルの両端に印加される電圧を
０Ｖまたはしきい値電圧に正確に設定できる。その他
は、実施の形態１と同じである。
【０１１３】［実施の形態４］図２０を参照して、実施
の形態４によるスタティック型半導体記憶装置について
説明する。スタティック型半導体記憶装置４００は、図
１２に示すスタティック型半導体記憶装置３００の電圧
供給回路７０Ｂをメモリセルアレイ６０内へ移動してメ
モリセルアレイ６０をメモリセルアレイ６０Ｃに代えた
ものであり、それ以外はスタティック型半導体記憶装置
３００と同じである。メモリセルアレイ６０Ｃは、行列
状に配列された複数のメモリセルＭＣ１１〜ＭＣ１ｍ，
ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのう
ちいずれか１つのメモリセルを電圧供給回路７０Ｂに置
換えることによって作製される。
の形態４によるスタティック型半導体記憶装置について
説明する。スタティック型半導体記憶装置４００は、図
１２に示すスタティック型半導体記憶装置３００の電圧
供給回路７０Ｂをメモリセルアレイ６０内へ移動してメ
モリセルアレイ６０をメモリセルアレイ６０Ｃに代えた
ものであり、それ以外はスタティック型半導体記憶装置
３００と同じである。メモリセルアレイ６０Ｃは、行列
状に配列された複数のメモリセルＭＣ１１〜ＭＣ１ｍ，
ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのう
ちいずれか１つのメモリセルを電圧供給回路７０Ｂに置
換えることによって作製される。
【０１１４】図２１を参照して、電圧供給回路７０Ｂ
は、メモリセルＭＣ１ｍを構成するＰチャネルＭＯＳト
ランジスタ１，２およびＮチャネルＭＯＳトランジスタ
３〜６のうち、ＰチャネルＭＯＳトランジスタ２および
ＮチャネルＭＯＳトランジスタ４を用いて作製される。
この場合、ＰチャネルＭＯＳトランジスタ２およびＮチ
ャネルＭＯＳトランジスタ４の配置を変えない。Ｐチャ
ネルＭＯＳトランジスタ２は、ＰチャネルＭＯＳトラン
ジスタ７５とノード３９との間にダイオード接続され
る。ＮチャネルＭＯＳトランジスタ４は、接地ノード３
６とノード３９との間に設けられる。そして、Ｎチャネ
ルＭＯＳトランジスタ４は、そのゲート端子に外部電源
電圧ｅｘｔＶｃｃを受ける。したがって、ＰチャネルＭ
ＯＳトランジスタ２，７５およびＮチャネルＭＯＳトラ
ンジスタ４，７７によって電圧供給回路７０Ｂが構成さ
れる。
は、メモリセルＭＣ１ｍを構成するＰチャネルＭＯＳト
ランジスタ１，２およびＮチャネルＭＯＳトランジスタ
３〜６のうち、ＰチャネルＭＯＳトランジスタ２および
ＮチャネルＭＯＳトランジスタ４を用いて作製される。
この場合、ＰチャネルＭＯＳトランジスタ２およびＮチ
ャネルＭＯＳトランジスタ４の配置を変えない。Ｐチャ
ネルＭＯＳトランジスタ２は、ＰチャネルＭＯＳトラン
ジスタ７５とノード３９との間にダイオード接続され
る。ＮチャネルＭＯＳトランジスタ４は、接地ノード３
６とノード３９との間に設けられる。そして、Ｎチャネ
ルＭＯＳトランジスタ４は、そのゲート端子に外部電源
電圧ｅｘｔＶｃｃを受ける。したがって、ＰチャネルＭ
ＯＳトランジスタ２，７５およびＮチャネルＭＯＳトラ
ンジスタ４，７７によって電圧供給回路７０Ｂが構成さ
れる。
【０１１５】このように、実施の形態４においては、複
数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２
ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのうちの１つのメモリ
セルを構成するＭＯＳトランジスタの配置を変えずに電
圧供給回路７０Ｂを作製する。その結果、電圧供給回路
７０Ｂを構成するＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタの特性を、メモリセルＭ
Ｃ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣ
ｎ１〜ＭＣｎｍを構成するＰチャネルＭＯＳトランジス
タおよびＮチャネルＭＯＳトランジスタの特性と同じに
することができ、電圧供給回路７０Ｂは、メモリセルＭ
Ｃ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣ
ｎ１〜ＭＣｎｍのセルＧＮＤ線に電圧ｅｘｔＶｃｃ−Ｖ
ｔｈをさらに正確に供給できる。
数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２
ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのうちの１つのメモリ
セルを構成するＭＯＳトランジスタの配置を変えずに電
圧供給回路７０Ｂを作製する。その結果、電圧供給回路
７０Ｂを構成するＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタの特性を、メモリセルＭ
Ｃ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣ
ｎ１〜ＭＣｎｍを構成するＰチャネルＭＯＳトランジス
タおよびＮチャネルＭＯＳトランジスタの特性と同じに
することができ、電圧供給回路７０Ｂは、メモリセルＭ
Ｃ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣ
ｎ１〜ＭＣｎｍのセルＧＮＤ線に電圧ｅｘｔＶｃｃ−Ｖ
ｔｈをさらに正確に供給できる。
【０１１６】実施の形態４においては、メモリセルＭＣ
１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ
１〜ＭＣｎｍのうちの１つのメモリセルを用いて電圧供
給回路７０Ｃを作製することも可能である。すなわち、
図２２を参照して、電圧供給回路７０Ｃは、メモリセル
ＭＣ１ｍを構成するＭＯＳトランジスタのうちＮチャネ
ルＭＯＳトランジスタ４を用いて作製される。つまり、
ＮチャネルＭＯＳトランジスタ４のドレイン端子をＰチ
ャネルＭＯＳトランジスタ２からノード３９へ接続し直
すことにより電圧供給回路７０Ｃを作製する。
１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ
１〜ＭＣｎｍのうちの１つのメモリセルを用いて電圧供
給回路７０Ｃを作製することも可能である。すなわち、
図２２を参照して、電圧供給回路７０Ｃは、メモリセル
ＭＣ１ｍを構成するＭＯＳトランジスタのうちＮチャネ
ルＭＯＳトランジスタ４を用いて作製される。つまり、
ＮチャネルＭＯＳトランジスタ４のドレイン端子をＰチ
ャネルＭＯＳトランジスタ２からノード３９へ接続し直
すことにより電圧供給回路７０Ｃを作製する。
【０１１７】電圧供給回路７０Ｂ，７０Ｃをメモリセル
アレイ６０Ｃに含むスティック型半導体記憶装置４００
においても、実施の形態１において説明したのと同じ動
作によってデータの書込および読出と、保持テストが行
なわれる。
アレイ６０Ｃに含むスティック型半導体記憶装置４００
においても、実施の形態１において説明したのと同じ動
作によってデータの書込および読出と、保持テストが行
なわれる。
【０１１８】上記においては、電圧供給回路７０Ｂ，７
０Ｃは、複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２
１〜ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのうちの１
つのメモリセルを用いて作製されると説明したが、行方
向に配列された複数のメモリセルごとに、そのうちの１
つのメモリセルを用いて電圧供給回路７０Ｂ，７０Ｃを
作製しても良い。その他は、実施の形態３と同じであ
る。
０Ｃは、複数のメモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２
１〜ＭＣ２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍのうちの１
つのメモリセルを用いて作製されると説明したが、行方
向に配列された複数のメモリセルごとに、そのうちの１
つのメモリセルを用いて電圧供給回路７０Ｂ，７０Ｃを
作製しても良い。その他は、実施の形態３と同じであ
る。
【０１１９】実施の形態４によれば、スタティック型半
導体記憶装置は、通常動作時はメモリセルに接地電圧を
供給し、テストモード時はメモリセルのセルＧＮＤ線に
電圧ｅｘｔＶｃｃ−Ｖｔｈまたは０Ｖを供給する電圧供
給回路が複数のメモリセルのうちの１つのメモリセルを
用いて作製されるので、プロセス変動または温度変化が
生じても複数のメモリセルの両端に０ＶまたはｅｘｔＶ
ｃｃ−Ｖｔｈをさらに正確に印加できる。また、電圧供
給回路は、メモリセルアレイ中に作製されるので、スタ
ティック型半導体記憶装置のサイズを小さくできる。
導体記憶装置は、通常動作時はメモリセルに接地電圧を
供給し、テストモード時はメモリセルのセルＧＮＤ線に
電圧ｅｘｔＶｃｃ−Ｖｔｈまたは０Ｖを供給する電圧供
給回路が複数のメモリセルのうちの１つのメモリセルを
用いて作製されるので、プロセス変動または温度変化が
生じても複数のメモリセルの両端に０ＶまたはｅｘｔＶ
ｃｃ−Ｖｔｈをさらに正確に印加できる。また、電圧供
給回路は、メモリセルアレイ中に作製されるので、スタ
ティック型半導体記憶装置のサイズを小さくできる。
【０１２０】上記においては、複数のメモリセルＭＣ１
１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１
〜ＭＣｎｍの両端に０ＶまたはＭＯＳトランジスタのし
きい値電圧Ｖｔｈを印加してスタティック型メモリセル
の保持テストを行なうとして説明したが、本発明におい
ては、メモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ
２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍの両端に印加される
電圧は、０Ｖからしきい値電圧Ｖｔｈの範囲であれば良
い。この場合、図２に示す電圧供給回路７０において
は、ノード３８とＮチャネルＭＯＳトランジスタ７４と
の間に複数のＮチャネルＭＯＳトランジスタを並列する
ことにより電圧供給回路７０は、メモリセルＭＣ１１の
セルＶｃｃ線に０Ｖとしきい値電圧Ｖｔｈとの間の電圧
をメモリセルＭＣ１１のセルＶｃｃ線に供給可能であ
る。また、図１０に示す回路図において、メモリセルＭ
Ｃ１ｍを構成するＮチャネルＭＯＳトランジスタ３をノ
ード３８とＮチャネルＭＯＳトランジスタ７４との間に
ＮチャネルＭＯＳトランジスタ４と並列に接続すること
によって電圧供給回路７０は０Ｖとしきい値電圧Ｖｔｈ
との間の電圧をセルＶｃｃ線に供給可能である。
１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｍ，・・・，ＭＣｎ１
〜ＭＣｎｍの両端に０ＶまたはＭＯＳトランジスタのし
きい値電圧Ｖｔｈを印加してスタティック型メモリセル
の保持テストを行なうとして説明したが、本発明におい
ては、メモリセルＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ
２ｍ，・・・，ＭＣｎ１〜ＭＣｎｍの両端に印加される
電圧は、０Ｖからしきい値電圧Ｖｔｈの範囲であれば良
い。この場合、図２に示す電圧供給回路７０において
は、ノード３８とＮチャネルＭＯＳトランジスタ７４と
の間に複数のＮチャネルＭＯＳトランジスタを並列する
ことにより電圧供給回路７０は、メモリセルＭＣ１１の
セルＶｃｃ線に０Ｖとしきい値電圧Ｖｔｈとの間の電圧
をメモリセルＭＣ１１のセルＶｃｃ線に供給可能であ
る。また、図１０に示す回路図において、メモリセルＭ
Ｃ１ｍを構成するＮチャネルＭＯＳトランジスタ３をノ
ード３８とＮチャネルＭＯＳトランジスタ７４との間に
ＮチャネルＭＯＳトランジスタ４と並列に接続すること
によって電圧供給回路７０は０Ｖとしきい値電圧Ｖｔｈ
との間の電圧をセルＶｃｃ線に供給可能である。
【０１２１】さらに、図１３に示す電圧供給回路７０Ｂ
のノード３９とＰチャネルＭＯＳトランジスタ７５との
間に複数のＰチャネルＭＯＳトランジスタを並列に接続
することによって電圧供給回路７０Ｂは、メモリセルＭ
Ｃ１１のセルＧＮＤ線にｅｘｔＶｃｃ−Ｖｔｈからｅｘ
ｔＶｃｃの範囲の電圧を供給可能である。また、さら
に、図２１に示す回路図において、ＰチャネルＭＯＳト
ランジスタ１をＰチャネルＭＯＳトランジスタ７５とノ
ード３９との間にＰチャネルＭＯＳトランジスタ２に並
列に接続することによって電圧供給回路７０Ｂは、メモ
リセルＭＣ１１のセルＧＮＤ線にｅｘｔＶｃｃ−Ｖｔｈ
とｅｘｔＶｃｃとの間の電圧を供給可能である。
のノード３９とＰチャネルＭＯＳトランジスタ７５との
間に複数のＰチャネルＭＯＳトランジスタを並列に接続
することによって電圧供給回路７０Ｂは、メモリセルＭ
Ｃ１１のセルＧＮＤ線にｅｘｔＶｃｃ−Ｖｔｈからｅｘ
ｔＶｃｃの範囲の電圧を供給可能である。また、さら
に、図２１に示す回路図において、ＰチャネルＭＯＳト
ランジスタ１をＰチャネルＭＯＳトランジスタ７５とノ
ード３９との間にＰチャネルＭＯＳトランジスタ２に並
列に接続することによって電圧供給回路７０Ｂは、メモ
リセルＭＣ１１のセルＧＮＤ線にｅｘｔＶｃｃ−Ｖｔｈ
とｅｘｔＶｃｃとの間の電圧を供給可能である。
【０１２２】このように、本発明の実施の形態によれ
ば、メモリセルの両端に０ＶからＭＯＳトランジスタの
しきい値電圧の範囲の電圧を印加して保持テストを行な
うので、スタンバイ電流不良のメモリセルを抽出でき
る。
ば、メモリセルの両端に０ＶからＭＯＳトランジスタの
しきい値電圧の範囲の電圧を印加して保持テストを行な
うので、スタンバイ電流不良のメモリセルを抽出でき
る。
【０１２３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
【０１２４】
【発明の効果】この発明によれば、スタティック型半導
体記憶装置は、テストモード信号の活性化／不活性化に
応じて、メモリセルの両端の電圧を、それぞれ、０Ｖか
らＭＯＳトランジスタのしきい値電圧の範囲、または外
部電源電圧に設定する電圧設定回路を内蔵するので、安
定してスタンバイ電流不良のメモリセルを抽出できる。
体記憶装置は、テストモード信号の活性化／不活性化に
応じて、メモリセルの両端の電圧を、それぞれ、０Ｖか
らＭＯＳトランジスタのしきい値電圧の範囲、または外
部電源電圧に設定する電圧設定回路を内蔵するので、安
定してスタンバイ電流不良のメモリセルを抽出できる。
【図１】 この発明の実施の形態１によるスタティック
型半導体記憶装置の概略ブロック図である。
型半導体記憶装置の概略ブロック図である。
【図２】 図１に示すスタティック型半導体記憶装置の
電圧供給回路およびメモリセルの回路図である。
電圧供給回路およびメモリセルの回路図である。
【図３】 図１に示すスタティック型半導体記憶装置の
制御回路に含まれるテストモード信号発生回路の回路図
である。
制御回路に含まれるテストモード信号発生回路の回路図
である。
【図４】 実施の形態１における動作テスト時にメモリ
セルに供給される電圧のタイミング図である。
セルに供給される電圧のタイミング図である。
【図５】 図１に示すスタティック型半導体記憶装置の
通常動作時およびテスト時におけるテストモード信号を
構成する電圧およびメモリセルのセルＶｃｃ線に供給さ
れる電圧のタイミング図である。
通常動作時およびテスト時におけるテストモード信号を
構成する電圧およびメモリセルのセルＶｃｃ線に供給さ
れる電圧のタイミング図である。
【図６】 図２に示す電圧供給回路の抵抗素子の具体例
を示す回路図である。
を示す回路図である。
【図７】 図２に示す電圧供給回路の抵抗素子の他の具
体例を示す回路図である。
体例を示す回路図である。
【図８】 図１に示すスタティック型半導体記憶装置の
電圧供給回路の他の回路図である。
電圧供給回路の他の回路図である。
【図９】 実施の形態２による半導体記憶装置の概略ブ
ロック図である。
ロック図である。
【図１０】 図９に示すスタティック型半導体記憶装置
の電圧供給回路およびメモリセルの回路図である。
の電圧供給回路およびメモリセルの回路図である。
【図１１】 図９に示すスタティック型半導体記憶装置
のメモリセルの回路図と電圧供給回路の他の回路図であ
る。
のメモリセルの回路図と電圧供給回路の他の回路図であ
る。
【図１２】 実施の形態３によるスタティック型半導体
記憶装置の概略ブロック図である。
記憶装置の概略ブロック図である。
【図１３】 図１２に示すスタティック型半導体記憶装
置の電圧供給回路およびメモリセルの回路図である。
置の電圧供給回路およびメモリセルの回路図である。
【図１４】 図１２に示すスタティック型半導体記憶装
置の制御回路に含まれるテストモード信号発生回路の回
路図である。
置の制御回路に含まれるテストモード信号発生回路の回
路図である。
【図１５】 実施の形態３における動作テスト時にメモ
リセルに供給される電圧のタイミング図である。
リセルに供給される電圧のタイミング図である。
【図１６】 図１２に示すスタティック型半導体記憶装
置の通常動作時およびテスト時におけるテストモード信
号を構成する電圧およびメモリセルのセルＧＮＤ線に供
給される電圧のタイミング図である。
置の通常動作時およびテスト時におけるテストモード信
号を構成する電圧およびメモリセルのセルＧＮＤ線に供
給される電圧のタイミング図である。
【図１７】 図１３に示す電圧供給回路の抵抗素子の具
体例を示す回路図である。
体例を示す回路図である。
【図１８】 図１３に示す電圧供給回路の抵抗素子の他
の具体例を示す回路図である。
の具体例を示す回路図である。
【図１９】 図１２に示すスタティック型半導体記憶装
置の電圧供給回路の他の回路図である。
置の電圧供給回路の他の回路図である。
【図２０】 実施の形態４によるスタティック型半導体
記憶装置の概略ブロック図である。
記憶装置の概略ブロック図である。
【図２１】 図２０に示すスタティック型半導体記憶装
置の電圧供給回路およびメモリセルの回路図である。
置の電圧供給回路およびメモリセルの回路図である。
【図２２】 図２０に示すスタティック型半導体記憶装
置のメモリセルの回路図と電圧供給回路の他の回路図で
ある。
置のメモリセルの回路図と電圧供給回路の他の回路図で
ある。
【図２３】 スタティック型メモリセルの回路図であ
る。
る。
【図２４】 スタティック型メモリセルの動作テスト時
にメモリセルに印加される電圧のタイミング図である。
にメモリセルに印加される電圧のタイミング図である。
１，２，４１，４４，７２，７５，７６，６０１〜６０
ｍ，７１０ ＰチャネルＭＯＳトランジスタ、３〜６，
４２，５２，７３，７４，７７，６１１〜６ｍ２，７１
２ ＮチャネルＭＯＳトランジスタ、１０ メモリセ
ル、１１ 電源端子、１２ 接地端子、１３ クロック
入力端子、１４ アドレス信号入力端子、１５〜１７
制御信号入力端子、１８ 入出力端子、２０〜２３ レ
ジスタ、３０ 行デコーダ、３５ 電源ノード、３６
接地ノード、３８，３９，４７〜４９ ノード、４０
制御回路、４０Ａ，４０Ｂ テストモード信号発生回
路、４３，４５，５１ インバータ、４６ キャパシ
タ、５０ 列デコーダ、６０，６０Ｂ，６０Ｃ メモリ
セルアレイ、６１〜６ｍ 列選択ゲート、７０，７０
Ａ，７０Ｂ，７０Ｃ 電圧供給回路、７１，７８ 抵抗
素子、１００，２００，３００ スタティック型半導体
記憶装置、７０１ ライトドライバ、７０２ センスア
ンプ、７１１，７１３ 抵抗。
ｍ，７１０ ＰチャネルＭＯＳトランジスタ、３〜６，
４２，５２，７３，７４，７７，６１１〜６ｍ２，７１
２ ＮチャネルＭＯＳトランジスタ、１０ メモリセ
ル、１１ 電源端子、１２ 接地端子、１３ クロック
入力端子、１４ アドレス信号入力端子、１５〜１７
制御信号入力端子、１８ 入出力端子、２０〜２３ レ
ジスタ、３０ 行デコーダ、３５ 電源ノード、３６
接地ノード、３８，３９，４７〜４９ ノード、４０
制御回路、４０Ａ，４０Ｂ テストモード信号発生回
路、４３，４５，５１ インバータ、４６ キャパシ
タ、５０ 列デコーダ、６０，６０Ｂ，６０Ｃ メモリ
セルアレイ、６１〜６ｍ 列選択ゲート、７０，７０
Ａ，７０Ｂ，７０Ｃ 電圧供給回路、７１，７８ 抵抗
素子、１００，２００，３００ スタティック型半導体
記憶装置、７０１ ライトドライバ、７０２ センスア
ンプ、７１１，７１３ 抵抗。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AC03 AD01 AG09 AK07 AK16 AL11 5B015 HH04 JJ11 KB74 MM07 RR06 5L106 AA02 DD11 FF01
Claims (15)
- 【請求項１】 第１のノードと、第２のノードとの間に
設けられたスタティック型の複数のメモリセルと、 制御信号を入力するための制御端子と、 前記制御信号の電圧レベルが所定の値よりも高いとき活
性化されたテストモード信号を発生し、前記電圧レベル
が前記所定の値よりも低いとき不活性化されたテストモ
ード信号を発生するテストモード信号発生回路と、 前記活性化されたテストモード信号を受けて前記第１の
ノードと前記第２のノードとの間の電圧をテスト電圧に
設定し、前記不活性化されたテストモード信号を受けて
前記第１のノードと前記第２のノードとの間の電圧を外
部電源電圧に設定する電圧設定回路とを備え、 前記テスト電圧は、０Ｖから前記メモリセルを構成する
ＭＯＳトランジスタのしきい値電圧の範囲である、スタ
ティック型半導体記憶装置。 - 【請求項２】 前記電圧設定回路は、 前記活性化されたテストモード信号を受けて前記第１の
ノードに前記しきい値電圧を供給し、前記不活性化され
たテストモード信号を受けて前記第１のノードに前記外
部電源電圧を供給する電圧供給回路と、 前記第２のノードに接地電圧を供給する接地電圧供給端
子とを含む、請求項１に記載のスタティック型半導体記
憶装置。 - 【請求項３】 前記電圧供給回路を構成するＭＯＳトラ
ンジスタは、メモリセルに含まれるＭＯＳトランジスタ
と同じ形状および配置を有する、請求項２に記載のスタ
ティック型半導体記憶装置。 - 【請求項４】 前記電圧供給回路は、前記複数のメモリ
セルのうちの１個のメモリセルに含まれるＭＯＳトラン
ジスタを用いて構成される、請求項３に記載のスタティ
ック型半導体記憶装置。 - 【請求項５】 前記電圧供給回路は、 外部電源ノードと前記第１のノードとの間に設けられた
第１の導電型の第１のＭＯＳトランジスタと、 前記第１のノードと接地ノードとの間に直列に接続され
た第２の導電型の第２および第３のＭＯＳトランジスタ
と、 前記外部電源ノードと前記第１のノードとの間に、前記
第１のＭＯＳトランジスタと並列に接続された抵抗素子
とを含み、 前記第１のＭＯＳトランジスタは、前記活性化されたテ
ストモード信号を受けてオフされ、前記不活性化された
テストモード信号を受けてオンされ、 前記第２のＭＯＳトランジスタは、前記第１のノードと
前記第３のＭＯＳトランジスタとの間にダイオード接続
され、 前記第３のＭＯＳトランジスタは、前記活性化されたテ
ストモード信号を受けてオンされ、前記不活性化された
テストモード信号を受けてオフされる、請求項２に記載
のスタティック型半導体記憶装置。 - 【請求項６】 前記抵抗素子は、オン時の抵抗値が前記
メモリセルを構成するＭＯＳトランジスタのオン時の抵
抗値よりも大きい第１の導電型のＭＯＳトランジスタ、
もしくは抵抗から成る、請求項５に記載のスタティック
型半導体記憶装置。 - 【請求項７】 前記電圧設定回路は、 前記活性化されたテストモード信号を受けて前記第１の
ノードに接地電圧を供給し、前記不活性化されたテスト
モード信号を受けて前記第１のノードに前記外部電源電
圧を供給する電圧供給回路と、 前記第２のノードに前記接地電圧を供給する接地電圧供
給端子とを含む、請求項１に記載のスタティック型半導
体記憶装置。 - 【請求項８】 前記電圧供給回路は、 外部電源ノードと前記第１のノードとの間に設けられた
第１の導電型の第１のＭＯＳトランジスタと、 前記第１のノードと接地ノードとの間に接続された第２
の導電型の第２のＭＯＳトランジスタとを含み、 前記第１のＭＯＳトランジスタは、前記活性化されたテ
ストモード信号を受けてオフされ、前記不活性化された
テストモード信号を受けてオンされ、 前記第２のＭＯＳトランジスタは、前記活性化されたテ
ストモード信号を受けてオンされ、前記不活性化された
テストモード信号を受けてオフされる、請求項７に記載
のスタティック型半導体記憶装置。 - 【請求項９】 前記電圧設定回路は、 前記第１のノードに前記外部電源電圧を供給する電源電
圧供給端子と、 前記活性化されたテストモード信号を受けて前記第２の
ノードに前記外部電源電圧から前記しきい値電圧を差引
いた電圧を供給し、前記不活性化されたテストモード信
号を受けて前記第２のノードに接地電圧を供給する電圧
供給回路とを含む、請求項１に記載のスタティック型半
導体記憶装置。 - 【請求項１０】 前記電圧供給回路を構成するＭＯＳト
ランジスタは、メモリセルに含まれるＭＯＳトランジス
タと同じ形状および配置を有する、請求項９に記載のス
タティック型半導体記憶装置。 - 【請求項１１】 前記電圧供給回路は、前記複数のメモ
リセルのうちの１個のメモリセルに含まれるＭＯＳトラ
ンジスタを用いて構成される、請求項１０に記載のスタ
ティック型半導体記憶装置。 - 【請求項１２】 前記電圧供給回路は、 外部電源ノードと前記第２のノードとの間に直列に接続
された第１の導電型の第１および第２のＭＯＳトランジ
スタと、 前記第２のノードと接地ノードとの間に設けられた第２
の導電型の第３のＭＯＳトランジスタと、 前記第２のノードと前記接地ノードとの間に、前記第３
のＭＯＳトランジスタと並列に接続された抵抗素子とを
含み、 前記第１のＭＯＳトランジスタは、前記活性化されたテ
ストモード信号を受けてオンされ、前記不活性化された
テストモード信号を受けてオフされ、 前記第２のＭＯＳトランジスタは、前記第１のＭＯＳト
ランジスタと前記第１のノードとの間にダイオード接続
され、 前記第３のＭＯＳトランジスタは、前記活性化されたテ
ストモード信号を受けてオフされ、前記不活性化された
テストモード信号を受けてオンされる、請求項９に記載
のスタティック型半導体記憶装置。 - 【請求項１３】 前記抵抗素子は、オン時の抵抗値が前
記メモリセルを構成するＭＯＳトランジスタのオン時の
抵抗値よりも大きい第２の導電型のＭＯＳトランジス
タ、もしくは抵抗から成る、請求項１２に記載のスタテ
ィック型半導体記憶装置。 - 【請求項１４】 前記電圧設定回路は、 前記第１のノードに前記外部電源電圧を供給する電源電
圧供給端子と、 前記活性化されたテストモード信号を受けて前記第２の
ノードに前記外部電源電圧を供給し、前記不活性化され
たテストモード信号を受けて前記第２のノードに接地電
圧を供給する電圧供給回路とを含む、請求項１に記載の
スタティック型半導体記憶装置。 - 【請求項１５】 前記電圧供給回路は、 外部電源ノードと前記第２のノードとの間に設けられた
第１の導電型の第１のＭＯＳトランジスタと、 前記第２のノードと接地ノードとの間に設けられた第２
の導電型の第２のＭＯＳトランジスタとを含み、 前記第１のＭＯＳトランジスタは、前記活性化されたテ
ストモード信号を受けてオンされ、前記不活性化された
テストモード信号を受けてオフされ、 前記第２のＭＯＳトランジスタは、前記活性化されたテ
ストモード信号を受けてオフされ、前記不活性化された
テストモード信号を受けてオンされる、請求項１４に記
載のスタティック型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001014042A JP2002216497A (ja) | 2001-01-23 | 2001-01-23 | スタティック型半導体記憶装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001014042A JP2002216497A (ja) | 2001-01-23 | 2001-01-23 | スタティック型半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=18880785
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001014042A Pending JP2002216497A (ja) | 2001-01-23 | 2001-01-23 | スタティック型半導体記憶装置 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (2)
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|---|---|---|---|---|
| JP2004199763A (ja) * | 2002-12-18 | 2004-07-15 | Renesas Technology Corp | 半導体集積回路装置 |
| JP4844619B2 (ja) * | 2008-03-27 | 2011-12-28 | 株式会社デンソー | 半導体メモリ装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720991A (en) * | 1980-07-15 | 1982-02-03 | Nec Corp | Margin measuring method |
| JPS5769584A (en) * | 1980-10-15 | 1982-04-28 | Toshiba Corp | Non-volatile semiconductor memory |
| JPH0346193A (ja) | 1989-07-13 | 1991-02-27 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| JPH05101696A (ja) | 1991-09-26 | 1993-04-23 | Mitsubishi Electric Corp | スタテイツク型半導体記憶装置およびこの半導体記憶装置のテスト方法 |
| JPH0668694A (ja) | 1992-08-18 | 1994-03-11 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
| US5463585A (en) * | 1993-04-14 | 1995-10-31 | Nec Corporation | Semiconductor device incorporating voltage reduction circuit therein |
| JPH10144096A (ja) | 1996-11-14 | 1998-05-29 | Mitsubishi Electric Corp | スタティック型半導体記憶装置およびそのテスト方法 |
| JPH11185498A (ja) | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
-
2001
- 2001-01-23 JP JP2001014042A patent/JP2002216497A/ja active Pending
- 2001-07-26 US US09/912,593 patent/US6535441B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020097617A1 (en) | 2002-07-25 |
| US6535441B2 (en) | 2003-03-18 |
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